JP2000221926A - Latch circuit and liquid crystal display device mounting the same - Google Patents
Latch circuit and liquid crystal display device mounting the sameInfo
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、ラッチ回路および
これを搭載した液晶表示装置に関し、特にＣＭＯＳラッ
チセルを基本構成とし、レベルシフト機能を持つラッチ
回路およびこのラッチ回路を走査系の構成回路の一つと
して搭載したいわゆる駆動回路一体型液晶表示装置に関
する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a latch circuit and a liquid crystal display device having the same, and more particularly to a latch circuit having a CMOS latch cell as a basic structure and having a level shift function, and a latch circuit comprising a scanning system. The present invention relates to a so-called drive circuit integrated type liquid crystal display device mounted as one.
【０００２】[0002]
【従来の技術】ＣＭＯＳで構成されるレベルシフト機能
を持つラッチ回路の従来例１を図１０に示す。この従来
例１に係るラッチ回路は、第１，第２の入力信号ｉｎ
１，ｉｎ２をラッチパルスに応答して取り込む第１，第
２のスイッチ１０１，１０２と、これらスイッチ１０
１，１０２によって取り込まれた各信号をラッチするＣ
ＭＯＳラッチセル１０３と、このＣＭＯＳラッチセル１
０３のラッチデータのレベルをシフトするレベルシフト
回路１０４とを有する構成となっている。2. Description of the Related Art FIG. 10 shows a conventional example 1 of a latch circuit having a level shift function composed of CMOS. The latch circuit according to the conventional example 1 includes first and second input signals in.
1 and 2 for taking in in response to a latch pulse.
C that latches each signal captured by
MOS latch cell 103 and CMOS latch cell 1
03, and a level shift circuit 104 for shifting the level of the latch data.
【０００３】ここで、ＣＭＯＳラッチセル１０３は、正
電源電圧ＶＤＤの電源ライン１０５と負電源側電圧（例
えば、グランドレベル）ＶＳＳ１の電源ライン１０６と
の間に並列に接続された２つのＣＭＯＳインバータ１０
７，１０８からなり、一方のＣＭＯＳインバータ１０７
の入力端と他方のＣＭＯＳインバータ１０８の出力端と
が接続され、他方のＣＭＯＳインバータ１０８の入力端
と一方のＭＯＳインバータ１０７の出力端とが接続され
た回路構成となっている。The CMOS latch cell 103 includes two CMOS inverters 10 connected in parallel between a power supply line 105 of a positive power supply voltage VDD and a power supply line 106 of a negative power supply side voltage (eg, ground level) VSS1.
7 and 108, and one of the CMOS inverters 107
Is connected to the output terminal of the other CMOS inverter 108, and the input terminal of the other CMOS inverter 108 is connected to the output terminal of the one MOS inverter 107.
【０００４】また レベルシフト回路１０４は、電源ラ
イン１０５と電源電圧ＶＳＳ１よりも低い電源電圧（負
電源電圧）ＶＳＳ２の電源ライン１０９との間に接続さ
れ、ＣＭＯＳラッチセル１０３でラッチされたデータの
低レベル側を、電源電圧ＶＳＳ１から電源電圧ＶＳＳ２
にレベルシフトする。A level shift circuit 104 is connected between a power supply line 105 and a power supply line 109 of a power supply voltage VSS2 (negative power supply voltage) lower than the power supply voltage VSS1, and a low level of data latched by the CMOS latch cell 103 is provided. From the power supply voltage VSS1 to the power supply voltage VSS2
Level shift to.
【０００５】上記構成の従来例１に係るラッチ回路にお
いて、ｉｎ１としてＶＤＤ〜ＶＳＳ１の低電圧振幅の信
号が入力され、ｉｎ２として信号ｉｎ１の反転信号が入
力されるものとする。この低電圧振幅の信号ｉｎ１，ｉ
ｎ２は、ラッチパルスに応答してスイッチ１０１，１０
２がオンすることによってＣＭＯＳラッチセル１０３に
ラッチされ、その後レベルシフト回路１０４によってＶ
ＤＤ〜ＶＳＳ２（ＶＳＳ２＜ＶＳＳ１）の振幅の信号に
レベルシフトされ、出力信号ｏｕｔ１，ｏｕｔ２として
導出される。In the latch circuit according to the first conventional example having the above configuration, it is assumed that a signal having a low voltage amplitude of VDD to VSS1 is input as in1, and an inverted signal of the signal in1 is input as in2. The low voltage amplitude signals in1, i
n2 are switches 101, 10 in response to the latch pulse.
2 is turned on and latched by the CMOS latch cell 103, and then the level shift circuit 104
The signal is level-shifted to a signal having an amplitude of DD to VSS2 (VSS2 <VSS1), and is derived as output signals out1 and out2.
【０００６】図１１に、レベルシフト機能を持つラッチ
回路の従来例２を示す。この従来例２に係るラッチ回路
は、第１，第２の入力信号ｉｎ１，ｉｎ２をラッチパル
スに応答して取り込む第１，第２のスイッチ２０１，２
０２と、これらスイッチ２０１，２０２によって取り込
まれた各信号をラッチするＣＭＯＳラッチセル２０３と
を有する構成となっている。FIG. 11 shows a second conventional latch circuit having a level shift function. The latch circuit according to the second conventional example includes first and second switches 201 and 201 that take in first and second input signals in1 and in2 in response to a latch pulse.
02, and a CMOS latch cell 203 that latches each signal captured by the switches 201 and 202.
【０００７】ここで、ＣＭＯＳラッチセル２０３は、電
源ライン２０４と電源電圧ＶＳＳ１よりも低い電源電圧
ＶＳＳ２の電源ライン２０５との間に並列に接続された
２つのＣＭＯＳインバータ２０６，２０７からなり、一
方のＣＭＯＳインバータ２０６の入力端と他方のＣＭＯ
Ｓインバータ２０７の出力端とが接続され、他方のＣＭ
ＯＳインバータ２０７の入力端と一方のＭＯＳインバー
タ２０６の出力端とが接続された回路構成となってい
る。Here, the CMOS latch cell 203 comprises two CMOS inverters 206 and 207 connected in parallel between a power supply line 204 and a power supply line 205 of a power supply voltage VSS2 lower than the power supply voltage VSS1, and one of the CMOS inverters 206 and 207 is provided. The input terminal of the inverter 206 and the other CMO
The output of the S inverter 207 is connected to the other CM.
The circuit configuration is such that the input terminal of the OS inverter 207 and the output terminal of one MOS inverter 206 are connected.
【０００８】上記構成の従来例２に係るラッチ回路にお
いて、ｉｎ１としてＶＤＤ〜ＶＳＳ１の低電圧振幅の信
号が入力され、ｉｎ２として信号ｉｎ１の反転信号が入
力されるものとする。この低電圧振幅の信号ｉｎ１，ｉ
ｎ２は、ラッチパルスに応答してスイッチ１０１，１０
２がオンすることによってＣＭＯＳラッチセル１０３に
ＶＤＤ〜ＶＳＳ２の振幅の信号としてラッチされ、この
振幅の信号がそのまま出力信号ｏｕｔ１，ｏｕｔ２とし
て導出される。In the latch circuit according to Conventional Example 2 having the above configuration, it is assumed that a signal having a low voltage amplitude of VDD to VSS1 is input as in1, and an inverted signal of the signal in1 is input as in2. The low voltage amplitude signals in1, i
n2 are switches 101, 10 in response to the latch pulse.
2 is turned on, the signal is latched by the CMOS latch cell 103 as a signal having an amplitude of VDD to VSS2, and the signal of this amplitude is directly derived as output signals out1 and out2.
【０００９】[0009]
【発明が解決しようとする課題】しかしながら、上述し
た従来例１に係るラッチ回路では、ＣＭＯＳラッチセル
１０３の後段にレベルシフト回路１０４を配する必要が
あることから、本ラッチ回路を構成する素子数が多くな
るため、小面積化が困難であるという問題点がある。一
方、従来例２に係るラッチ回路にあっては、従来例１に
係るラッチ回路に比べてレベルシフト回路を別途設ける
必要がない分だけ少ない素子数で実現できる反面、低電
圧振幅の信号で強制的に高電圧振幅の信号用のラッチを
書き換えなければならないため、前段の信号バッファの
サイズが大きくなり、やはり小面積化が困難になるとい
う問題点がある。However, in the above-described latch circuit according to the conventional example 1, since the level shift circuit 104 needs to be provided at the subsequent stage of the CMOS latch cell 103, the number of elements constituting this latch circuit is small. Therefore, there is a problem that it is difficult to reduce the area. On the other hand, the latch circuit according to the conventional example 2 can be realized with a smaller number of elements as compared with the latch circuit according to the conventional example 1 because there is no need to separately provide a level shift circuit. Since it is necessary to rewrite the latch for a signal with a high voltage amplitude, the size of the signal buffer in the preceding stage becomes large, which also makes it difficult to reduce the area.
【００１０】ところで、各画素のスイッチング素子とし
てポリシリコンＴＦＴ（thin filmtransistor；薄膜ト
ランジスタ）が２次元マトリクス状に配置されたガラス
基板（液晶パネル）上に、デジタルインターフェース駆
動回路をポリシリコンＴＦＴで画素部と一体形成してな
る駆動回路一体型液晶表示装置において、その作成に際
して上記ラッチ回路の小面積化は、駆動回路を形成する
画素部の周辺領域（額縁）の狭幅化を図る上で重要なポ
イントとなる。On a glass substrate (liquid crystal panel) on which polysilicon TFTs (thin film transistors) are arranged in a two-dimensional matrix as switching elements of each pixel, a digital interface driving circuit is formed by a polysilicon TFT and a pixel portion. In a drive circuit integrated type liquid crystal display device formed integrally, the reduction in the area of the latch circuit when manufacturing the liquid crystal display device is important in reducing the width of the peripheral region (frame) of the pixel portion forming the drive circuit. Becomes
【００１１】すなわち、駆動回路一体型液晶表示装置に
おいて、上述したラッチ回路は、各コラム線／各ビット
に対応して設けられるラッチ回路として不可欠であり、
このラッチ回路として水平方向のドット数×ビット数の
数だけ必要となるため、ラッチ回路を小面積化できない
ことは、結果として、液晶パネルの額縁の幅が広がると
いう問題につながる。That is, in the driving circuit integrated type liquid crystal display device, the above-described latch circuit is indispensable as a latch circuit provided corresponding to each column line / bit.
Since this latch circuit requires the number of dots × the number of bits in the horizontal direction, the area of the latch circuit cannot be reduced. As a result, the width of the frame of the liquid crystal panel is increased.
【００１２】また、上述したレベルシフト機能を持つラ
ッチ回路を搭載した駆動回路一体型液晶表示装置におい
て、第２の電源（上記の例では、ＶＳＳ２電源）に流れ
る電流を極力小さくしたい場合がある。例えば、ＴＦＴ
で作成され駆動回路一体型液晶表示装置において、上記
ラッチ回路を水平駆動系の構成回路の一つとして搭載
し、同時に第２の電源発生回路をＴＦＴで作成しようと
する場合である。In the liquid crystal display device integrated with a drive circuit having the above-described latch circuit having a level shift function, there is a case where it is desired to minimize the current flowing to the second power supply (VSS2 power supply in the above example). For example, TFT
In the liquid crystal display device integrated with a driving circuit, the latch circuit is mounted as one of the components of a horizontal driving system, and at the same time, the second power generation circuit is to be formed by a TFT.
【００１３】この場合、レベルシフト機能を持つラッチ
回路が多数必要になるため、第２の電源発生回路へ流れ
る電流の総量が大きくなる。一方、電流容量を十分に確
保できる電源発生回路をＴＦＴで作成するのは非常に難
しい。結局、ＴＦＴでガラス基板上に第２の電源発生回
路を一体形成するのが困難となり、周辺回路の面積が増
大するという問題につながる。In this case, since a large number of latch circuits having a level shift function are required, the total amount of current flowing to the second power supply generation circuit increases. On the other hand, it is very difficult to create a power supply circuit that can secure a sufficient current capacity using TFTs. As a result, it is difficult to integrally form the second power supply circuit on the glass substrate with the TFT, which leads to a problem that the area of the peripheral circuit increases.
【００１４】なお、従来例１，２に係るラッチ回路で
は、ＶＤＤ〜ＶＳＳ１の低電圧振幅の信号ｉｎ１，ｉｎ
２をＶＤＤ〜ＶＳＳ２の振幅の信号にレベルシフトを行
う構成となっているが、さらに第３の電源の電源電圧Ｖ
ＤＤ２（ＶＤＤ２＞ＶＤＤ）へのレベルシフトを行う場
合もある。In the latch circuits according to the conventional examples 1 and 2, the signals in1 and in with low voltage amplitudes of VDD to VSS1 are used.
2 is level-shifted to a signal having an amplitude of VDD to VSS2.
In some cases, the level is shifted to DD2 (VDD2> VDD).
【００１５】その従来例を図１２および図１３に示す。
図１２は図１０に対応した従来例３であり、図１３は図
１１に対応した従来例４である。従来例３に係るラッチ
回路は、レベルシフト回路１０４の後段に、電源電圧Ｖ
ＤＤよりも高い電源電圧ＶＤＤ２の電源ライン１１０と
電源電圧ＶＳＳ２の電源ライン１０９との間に接続され
た第２のレベルシフト回路１１１を備えた構成となって
いる。一方、従来例４に係るラッチ回路は、ＣＭＯＳラ
ッチセル２０３そのものが、電源電圧ＶＤＤよりも高い
電源電圧ＶＤＤ２の電源ライン２０８と電源電圧ＶＳＳ
２の電源ライン２０５との間に接続された構成となって
いる。FIGS. 12 and 13 show the conventional example.
12 shows a third conventional example corresponding to FIG. 10, and FIG. 13 shows a fourth conventional example corresponding to FIG. The latch circuit according to Conventional Example 3 includes a power supply voltage V
The configuration includes a second level shift circuit 111 connected between a power supply line 110 of a power supply voltage VDD2 higher than DD and a power supply line 109 of a power supply voltage VSS2. On the other hand, in the latch circuit according to the conventional example 4, the CMOS latch cell 203 itself includes the power supply line 208 having the power supply voltage VDD2 higher than the power supply voltage VDD and the power supply voltage VSS.
2 is connected to the power supply line 205.
【００１６】この従来例３に係るラッチ回路および従来
例４に係るラッチ回路の場合にも、先述した従来例１に
係るラッチ回路および従来例２に係るラッチ回路の場合
と同様の問題点を持つことになる。The latch circuit according to the third conventional example and the latch circuit according to the fourth conventional example also have the same problems as those of the latch circuit according to the first conventional example and the latch circuit according to the second conventional example. Will be.
【００１７】本発明は、上記課題に鑑みてなされたもの
であり、その目的とするところは、電源に流れる電流を
抑制することができるとともに、小面積化が可能なラッ
チ回路およびこれを搭載した液晶表示装置を提供するこ
とにある。SUMMARY OF THE INVENTION The present invention has been made in view of the above problems, and an object of the present invention is to provide a latch circuit capable of suppressing a current flowing through a power supply and reducing the area, and mounting the same. It is to provide a liquid crystal display device.
【００１８】[0018]
【課題を解決するための手段】本発明によるラッチ回路
は、ＣＭＯＳラッチセルを基本構成とし、このＣＭＯＳ
ラッチセルの正電源側および負電源側の少なくとも一方
に設けられて、電源電圧が異なる第１，第２の電源をそ
れぞれ選択する第１，第２のスイッチと、ＣＭＯＳラッ
チセルのラッチ動作および出力動作の各期間に応じて第
１，第２のスイッチをスイッチング制御する制御手段と
を備えた構成となっている。The latch circuit according to the present invention has a CMOS latch cell as its basic configuration.
First and second switches provided on at least one of the positive power supply side and the negative power supply side of the latch cell to select first and second power supplies having different power supply voltages, respectively, and a latch operation and an output operation of the CMOS latch cell. And control means for controlling switching of the first and second switches according to each period.
【００１９】本発明による液晶表示装置は、走査系を含
む駆動回路を画素部と同一基板上に一体形成してなる駆
動回路一体型液晶表示装置であって、走査系の構成回路
の一つを、上記構成のラッチ回路を用いて構成してい
る。A liquid crystal display device according to the present invention is a drive circuit integrated type liquid crystal display device in which a drive circuit including a scanning system is formed integrally with a pixel portion on the same substrate. , Using the latch circuit having the above configuration.
【００２０】上記構成のラッチ回路およびこれを搭載し
た液晶表示装置において、ラッチ動作の期間では、第１
のスイッチをオン（閉）させることで、第１の電源のも
とにラッチ動作が行われ、入力信号がＣＭＯＳラッチセ
ルにサンプリングラッチされる。次に、出力動作の期間
では、第２のスイッチのオンさせることで、第１の電源
とは電源電圧の異なる第２の電源のもとにレベル変換
（レベルシフト）および出力動作が行われる。その結
果、第１の電源電圧によって決まる振幅の信号が、第２
の電源電圧によって決まる振幅の信号として導出され
る。In the latch circuit having the above configuration and the liquid crystal display device having the same, in the latch operation period, the first
Is turned on (closed), the latch operation is performed under the first power supply, and the input signal is sampled and latched in the CMOS latch cell. Next, in the period of the output operation, by turning on the second switch, the level conversion (level shift) and the output operation are performed under the second power supply having a power supply voltage different from that of the first power supply. As a result, a signal having an amplitude determined by the first power supply voltage
Is derived as a signal having an amplitude determined by the power supply voltage.
【００２１】[0021]
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照しつつ詳細に説明する。Embodiments of the present invention will be described below in detail with reference to the drawings.
【００２２】図１は、本発明の第１実施形態に係るラッ
チ回路の構成の一例を示す回路図である。この第１実施
形態に係るラッチ回路は、各々のゲートおよびドレイン
がそれぞれ共通に接続されたＮチャネルＭＯＳ（以下、
単にＮＭＯＳと記す）トランジスタＱｎ１１およびＰチ
ャネルＭＯＳ（以下、単にＰＭＯＳと記す）トランジス
タＱｐ１１からなるＣＭＯＳインバータ１１と、各々の
ゲートおよびドレインがそれぞれ共通に接続されたＮＭ
ＯＳトランジスタＱｎ１２およびＰＭＯＳトランジスタ
Ｑｐ１２からなるＣＭＯＳインバータ１２とが、互いに
並列に接続されてなるＣＭＯＳラッチセル１０を基本構
成としている。FIG. 1 is a circuit diagram showing an example of the configuration of the latch circuit according to the first embodiment of the present invention. The latch circuit according to the first embodiment has an N-channel MOS (hereinafter, referred to as an N-channel MOS) whose gate and drain are connected in common.
A CMOS inverter 11 including a transistor Qn11 and a P-channel MOS (hereinafter simply referred to as PMOS) transistor Qp11, and an NM in which each gate and drain are commonly connected.
The basic configuration is a CMOS latch cell 10 in which a CMOS inverter 12 including an OS transistor Qn12 and a PMOS transistor Qp12 is connected in parallel with each other.
【００２３】このＣＭＯＳラッチセル１０において、Ｃ
ＭＯＳインバータ１１の入力端、即ちＭＯＳトランジス
タＱｎ１１，Ｑｐ１１のゲート共通接続点と、ＣＭＯＳ
インバータ１２の出力端、即ちＭＯＳトランジスタＱｎ
１２，Ｑｐ１２のドレイン共通接続点とが接続され、さ
らにＣＭＯＳインバータ１２の入力端、即ちＭＯＳトラ
ンジスタＱｎ１２，Ｑｐ１２のゲート共通接続点とＣＭ
ＯＳインバータ１１の出力端、即ちＭＯＳトランジスタ
Ｑｎ１１，Ｑｐ１１のドレイン共通接続点とが接続され
ている。In this CMOS latch cell 10, C
An input terminal of the MOS inverter 11, that is, a common connection point of the gates of the MOS transistors Qn11 and Qp11, and a CMOS
The output terminal of the inverter 12, that is, the MOS transistor Qn
12 and Qp12 are connected to the common drain connection point. Further, the input terminal of the CMOS inverter 12, that is, the gate common connection point of the MOS transistors Qn12 and Qp12 and the CM
The output terminal of the OS inverter 11, that is, the common drain connection point of the MOS transistors Qn11 and Qp11 is connected.
【００２４】ＣＭＯＳインバータ１１の入力端と第１回
路入力端子１３との間にスイッチ１５が接続され、ＣＭ
ＯＳインバータ１２の入力端と第２回路入力端子１４と
の間にスイッチ１６が接続されている。また、ＣＭＯＳ
インバータ１２の出力端は第１回路出力端子１７に、Ｃ
ＭＯＳインバータ１１の出力端は第２回路出力端子１８
にそれぞれ接続されている。そして、これら回路出力端
子１７，１８を通して互いに逆極性（逆相）の２つの出
力信号ｏｕｔ１，ｏｕｔ２が導出される。A switch 15 is connected between the input terminal of the CMOS inverter 11 and the first circuit input terminal 13, and a CM
A switch 16 is connected between the input terminal of the OS inverter 12 and the second circuit input terminal 14. Also, CMOS
The output terminal of the inverter 12 is connected to the first circuit output terminal 17 by C
The output terminal of the MOS inverter 11 is connected to a second circuit output terminal 18.
Connected to each other. Then, two output signals out1 and out2 having opposite polarities (opposite phases) are derived through these circuit output terminals 17 and 18.
【００２５】このＣＭＯＳラッチセル１０の正電源側、
即ちノードＡは正の電源電圧ＶＤＤの電源ライン１９に
直接接続されている。また、負電源側、即ちノードＢは
スイッチ２０を介して負電源側電圧（例えば、グランド
レベル）ＶＳＳ１の電源ライン２２に接続されるととも
に、スイッチ２１を介して電源電圧ＶＳＳ１よりも低い
電源電圧（負電源電圧）ＶＳＳ２の電源ライン２３に接
続されている。The positive power supply side of the CMOS latch cell 10
That is, the node A is directly connected to the power supply line 19 of the positive power supply voltage VDD. Further, the negative power supply side, that is, the node B, is connected to the power supply line 22 of the negative power supply side voltage (for example, ground level) VSS1 via the switch 20, and the power supply voltage (lower than the power supply voltage VSS1 via the switch 21). (Negative power supply voltage) VSS2.
【００２６】スイッチ２０はスイッチ１５，１６と共
に、図示せぬ制御回路から入力端子２４に入力されるア
ウトプットイネーブルパルスｏｅ１によってスイッチン
グ制御される。一方、スイッチ２１は、上記制御回路か
ら入力端子２５に入力されるアウトプットイネーブルパ
ルスｏｅ２によってスイッチング制御される。The switching of the switch 20, together with the switches 15 and 16, is controlled by an output enable pulse oe1 input to an input terminal 24 from a control circuit (not shown). On the other hand, the switching of the switch 21 is controlled by an output enable pulse oe2 input to the input terminal 25 from the control circuit.
【００２７】上記構成の第１実施形態に係るラッチ回路
において、第１回路入力端子１３にはＶＤＤ〜ＶＳＳ１
の振幅を持つ信号ｉｎ１が入力され、第２回路入力端子
１４には入力信号ｉｎ１の反転信号ｉｎ２が入力される
ものとする。ここで、第１実施形態に係るラッチ回路の
回路動作について、図２のタイミングチャートを用いて
説明する。In the latch circuit according to the first embodiment having the above configuration, the first circuit input terminal 13 has VDD to VSS1
Is input, and the inverted signal in2 of the input signal in1 is input to the second circuit input terminal 14. Here, the circuit operation of the latch circuit according to the first embodiment will be described with reference to the timing chart of FIG.
【００２８】先ず、アクティブ“Ｈ”のアウトプットイ
ネーブルパルスｏｅ１が入力端子２４に入力されると、
これに応答してスイッチ１５，１６がオン（閉）状態と
なって入力信号ｉｎ１，ｉｎ２をサンプリングし、ＣＭ
ＯＳラッチセル１０へ伝達する。これにより、入力信号
ｉｎ１，ｉｎ２は、ＶＤＤ〜ＶＳＳ１の振幅で一旦ＣＭ
ＯＳラッチセル１０にラッチされる。First, when an active "H" output enable pulse oe1 is input to the input terminal 24,
In response, the switches 15 and 16 are turned on (closed) to sample the input signals in1 and in2, and
The signal is transmitted to the OS latch cell 10. As a result, the input signals in1 and in2 are temporarily set to the CMs with the amplitudes of VDD to VSS1.
It is latched by the OS latch cell 10.
【００２９】このラッチ動作の期間では、スイッチ２０
がアウトプットイネーブルパルスｏｅ１に応答してオン
状態にある一方、アウトプットイネーブルパルスｏｅ２
がアウトプットイネーブルパルスｏｅ１の逆極性
（“Ｌ”レベル）にあることから、スイッチ２１がオフ
（開）状態にあるため、ＣＭＯＳラッチセル１０の負電
源側は電源電圧ＶＳＳ１の電源ライン２２に接続される
ことになる。During the period of the latch operation, the switch 20
Is in the ON state in response to the output enable pulse oe1, while the output enable pulse oe2 is
Is in the opposite polarity ("L" level) of the output enable pulse oe1, and the switch 21 is off (open). Therefore, the negative power supply side of the CMOS latch cell 10 is connected to the power supply line 22 of the power supply voltage VSS1. Will be.
【００３０】次に、アウトプットイネーブルパルスｏｅ
１が“Ｌ”レベルに遷移するとともに、アウトプットイ
ネーブルパルスｏｅ２が“Ｈ”レベルに遷移することに
よって出力動作の期間に移行する。この期間では、スイ
ッチ２０がオフ状態、スイッチ２１がオン状態となるた
め、ＣＭＯＳラッチセル１０の負電源側は電源電圧ＶＳ
Ｓ２の電源ライン２３に接続されることになる。Next, the output enable pulse oe
1 transitions to the “L” level and the output enable pulse oe2 transitions to the “H” level. In this period, the switch 20 is turned off and the switch 21 is turned on, so that the negative power supply side of the CMOS latch cell 10 is connected to the power supply voltage VS
This is connected to the power supply line 23 of S2.
【００３１】これにより、ＣＭＯＳラッチセル１０にお
いて、それまでＶＤＤ〜ＶＳＳ１の振幅でラッチされて
いた信号が、ＶＤＤ〜ＶＳＳ２の振幅を持つことにな
る。そして、このＶＤＤ〜ＶＳＳ２の振幅の信号が信号
ｏｕｔ１，ｏｕｔ２として出力されることになる。その
結果、ＶＤＤ〜ＶＳＳ１の振幅を持つ信号ｉｎ１，ｉｎ
２をサンプリングラッチし、ＶＤＤ〜ＶＳＳ２の振幅を
持つ信号ｏｕｔ１，ｏｕｔ２にレベル変換（レベルシフ
ト）することができる。As a result, in the CMOS latch cell 10, the signal which has been latched at the amplitude of VDD to VSS1 until now has the amplitude of VDD to VSS2. Then, signals having amplitudes of VDD to VSS2 are output as signals out1 and out2. As a result, signals in1, in having amplitudes of VDD to VSS1
2 can be sampled and latched, and level-converted (level-shifted) into signals out1 and out2 having amplitudes of VDD to VSS2.
【００３２】上述したように、第１実施形態に係るラッ
チ回路では、ＣＭＯＳラッチセル１０を基本構成とし、
レベルシフト機能を持つラッチ回路において、ＣＭＯＳ
ラッチセル１０の負電源側にＶＳＳ１電源とＶＳＳ２電
源を選択する２つのスイッチ２０，２１を設け、これら
スイッチ２０，２１をＣＭＯＳラッチセル１０のラッチ
動作および出力動作の各期間に応じてスイッチング制御
するようにしたことにより、ＣＭＯＳラッチセル１０が
ラッチ動作の期間ではＶＳＳ１電源で動作し、出力動作
の期間ではＶＳＳ２電源で動作することになる。As described above, in the latch circuit according to the first embodiment, the CMOS latch cell 10 has a basic configuration,
In a latch circuit having a level shift function, a CMOS
Two switches 20 and 21 for selecting the VSS1 power supply and the VSS2 power supply are provided on the negative power supply side of the latch cell 10, and the switches 20 and 21 are controlled so as to perform switching control according to each period of the latch operation and the output operation of the CMOS latch cell 10. As a result, the CMOS latch cell 10 operates with the VSS1 power supply during the latch operation, and operates with the VSS2 power supply during the output operation.
【００３３】これにより、ＶＳＳ１／ＶＳＳ２の電源に
流れる電流を抑制することができ、特に出力負荷を充電
するための充電電流の多くはＶＤＤ電源からＶＳＳ１電
源に向かって流れるため、ＶＳＳ２電源に流れる電流が
非常に少ない。しかも、少ない回路素子数でラッチ動作
およびレベルシフト動作を実現できるとともに、低電圧
振幅の信号で強制的に高電圧振幅の信号用のラッチを書
き換える必要がなく、前段の信号バッファのサイズが小
さくて済むため、小面積化のレベルシフト機能付きラッ
チ回路を実現できることになる。As a result, the current flowing through the power supply of VSS1 / VSS2 can be suppressed. In particular, since most of the charging current for charging the output load flows from the VDD power supply toward the VSS1 power supply, the current flowing through the VSS2 power supply can be suppressed. But very few. In addition, the latch operation and the level shift operation can be realized with a small number of circuit elements, and there is no need to forcibly rewrite the latch for the signal with the high voltage amplitude with the signal with the low voltage amplitude. Therefore, a latch circuit with a level shift function with a reduced area can be realized.
【００３４】図３に、別のタイミング例を示す。図３の
タイミング例では、アウトプットイネーブルパルスｏｅ
２の立ち下がりがアウトプットイネーブルパルスｏｅ１
の立ち上がりよりも若干早く、アウトプットイネーブル
パルスｏｅ２の立ち上がりがアウトプットイネーブルパ
ルスｏｅ１の立ち下がりよりも若干遅くなっている。こ
のようなタイミング関係にすることで、ＶＳＳ２電源へ
流れ込む電流を確実に減らすことができる。FIG. 3 shows another example of the timing. In the timing example of FIG. 3, the output enable pulse oe
2 is the output enable pulse oe1
, The rise of the output enable pulse oe2 is slightly later than the fall of the output enable pulse oe1. With such a timing relationship, the current flowing into the VSS2 power supply can be reliably reduced.
【００３５】図４は、第１実施形態に係るラッチ回路の
具体例を示す回路図であり、図中、図１と同等部分には
同一符号を付して示している。この具体例に係るラッチ
回路では、図１のスイッチ１５，１６，２０，２１とし
て、ＮＭＯＳトランジスタＱｎ１３，Ｑｎ１４，Ｑｎ１
５，Ｑｎ１６を用い、トランジスタＱｎ１３，Ｑｎ１
４，Ｑｎ１５の各ゲートにアウトプットイネーブルパル
スｏｅ１を、トランジスタＱｎ１６のゲートにアウトプ
ットイネーブルパルスｏｅ２をそれぞれ印加するように
した構成となっている。FIG. 4 is a circuit diagram showing a specific example of the latch circuit according to the first embodiment. In the figure, the same parts as those in FIG. 1 are denoted by the same reference numerals. In the latch circuit according to this specific example, the NMOS transistors Qn13, Qn14, Qn1 are used as the switches 15, 16, 20, 21 in FIG.
5, Qn16 and transistors Qn13, Qn1
4, the output enable pulse oe1 is applied to each gate of Qn15, and the output enable pulse oe2 is applied to the gate of the transistor Qn16.
【００３６】このように、スイッチ１５，１６，２０，
２１をトランジスタで実現した場合にも、その回路の動
作は図１の回路の場合と同じである。また、タイミング
例についても図２および図３と同じである。なお、本具
体例では、スイッチ１５，１６，２０，２１をＮＭＯＳ
で実現しているが、アウトプットイネーブルパルスｏｅ
１，ｏｅ２がアクティブ“Ｌ”の場合には、その極性は
逆になることは明らかである。Thus, the switches 15, 16, 20,
When the transistor 21 is realized by a transistor, the operation of the circuit is the same as that of the circuit of FIG. Also, the timing example is the same as in FIGS. In this specific example, the switches 15, 16, 20, 21 are NMOS
Output enable pulse oe
When 1, oe2 is active "L", the polarities are obviously reversed.
【００３７】図５は、本発明の第２実施形態に係るラッ
チ回路の構成の一例を示す回路図である。この第２実施
形態に係るラッチ回路は、各々のゲートおよびドレイン
がそれぞれ共通に接続されたＮＭＯＳトランジスタＱｎ
３１およびＰＭＯＳトランジスタＱｐ３１からなるＣＭ
ＯＳインバータ３１と、各々のゲートおよびドレインが
それぞれ共通に接続されたＮＭＯＳトランジスタＱｎ３
２およびＰＭＯＳトランジスタＱｐ３２からなるＣＭＯ
Ｓインバータ３２とが、互いに並列に接続されてなるＣ
ＭＯＳラッチセル３０を基本構成としている。FIG. 5 is a circuit diagram showing an example of the configuration of the latch circuit according to the second embodiment of the present invention. The latch circuit according to the second embodiment has an NMOS transistor Qn in which each gate and drain are connected in common.
CM composed of a PMOS transistor 31 and a PMOS transistor Qp31
An OS inverter 31 and an NMOS transistor Qn3 having a gate and a drain connected to each other in common
CMO consisting of two transistors and a PMOS transistor Qp32
And an S inverter 32 connected in parallel with each other.
The MOS latch cell 30 has a basic configuration.
【００３８】このＣＭＯＳラッチセル３０において、Ｃ
ＭＯＳインバータ３１の入力端、即ちＭＯＳトランジス
タＱｎ３１，Ｑｐ３１のゲート共通接続点と、ＣＭＯＳ
インバータ３２の出力端、即ちＭＯＳトランジスタＱｎ
３２，Ｑｐ３２のドレイン共通接続点とが接続され、さ
らにＣＭＯＳインバータ３２の入力端、即ちＭＯＳトラ
ンジスタＱｎ３２，Ｑｐ３２のゲート共通接続点とＣＭ
ＯＳインバータ３１の出力端、即ちＭＯＳトランジスタ
Ｑｎ３１，Ｑｐ３１のドレイン共通接続点とが接続され
ている。In this CMOS latch cell 30, C
An input terminal of the MOS inverter 31, that is, a common connection point of the gates of the MOS transistors Qn31 and Qp31, and a CMOS
The output terminal of the inverter 32, that is, the MOS transistor Qn
32, Qp32, and a common connection point of the CMOS inverter 32, that is, a common connection point of the gates of the MOS transistors Qn32, Qp32 and the CM.
The output terminal of the OS inverter 31, that is, the common drain connection point of the MOS transistors Qn31 and Qp31 is connected.
【００３９】ＣＭＯＳインバータ３１の入力端と第１回
路入力端子３３との間にスイッチ３５が接続され、ＣＭ
ＯＳインバータ３２の入力端と第２回路入力端子３４と
の間にスイッチ３６が接続されている。また、ＣＭＯＳ
インバータ３２の出力端は第１回路出力端子３７に、Ｃ
ＭＯＳインバータ３１の出力端は第２回路出力端子３８
にそれぞれ接続されている。そして、これら回路出力端
子３７，３８を通して互いに逆極性（逆相）の２つの出
力信号ｏｕｔ１，ｏｕｔ２が導出される。A switch 35 is connected between the input terminal of the CMOS inverter 31 and the first circuit input terminal 33,
A switch 36 is connected between the input terminal of the OS inverter 32 and the second circuit input terminal 34. Also, CMOS
The output terminal of the inverter 32 is connected to the first circuit output terminal 37,
The output terminal of the MOS inverter 31 is connected to a second circuit output terminal 38.
Connected to each other. Then, two output signals out1 and out2 having opposite polarities (opposite phases) are derived through these circuit output terminals 37 and 38.
【００４０】このＣＭＯＳラッチセル３０の正電源側、
即ちノードＡはスイッチ３９を介して正電源電圧ＶＤＤ
１の電源ライン４１に接続されるとともに、スイッチ４
０を介して電源電圧ＶＤＤ１よりも高い電源電圧ＶＤＤ
２の電源ライン４２に接続されている。また、負電源
側、即ちノードＢは負電源側電圧（例えば、グランドレ
ベル）ＶＳＳの電源ライン４３に直接接続されている。The positive power supply side of the CMOS latch cell 30
That is, the node A is connected to the positive power supply voltage VDD through the switch 39.
1 and a switch 4
0, the power supply voltage VDD higher than the power supply voltage VDD1.
2 power supply lines 42. Further, the negative power supply side, that is, the node B, is directly connected to the power supply line 43 of the negative power supply side voltage (for example, ground level) VSS.
【００４１】スイッチ３９はスイッチ３５，３６と共
に、図示せぬ制御回路から入力端子４４に入力されるア
ウトプットイネーブルパルスｏｅ１によってスイッチン
グ制御される。一方、スイッチ４０は、上記制御回路か
ら入力端子４５に入力されるアウトプットイネーブルパ
ルスｏｅ２によってスイッチング制御される。The switching of the switch 39, together with the switches 35 and 36, is controlled by an output enable pulse oe1 input to an input terminal 44 from a control circuit (not shown). On the other hand, the switching of the switch 40 is controlled by an output enable pulse oe2 input to the input terminal 45 from the control circuit.
【００４２】上記構成の第２実施形態に係るラッチ回路
において、第１回路入力端子３３にはＶＤＤ１〜ＶＳＳ
の振幅を持つ信号ｉｎ１が入力され、第２回路入力端子
３４には入力信号ｉｎ１の反転信号ｉｎ２が入力される
ものとする。また、アウトプットイネーブルパルスｏｅ
１，ｏｅ２としては、第１実施形態に係るラッチ回路の
場合と同様に、図２又は図３のタイミング関係にあるパ
ルスが入力される。In the latch circuit according to the second embodiment having the above configuration, the first circuit input terminal 33 has VDD1 to VSS
, And an inverted signal in2 of the input signal in1 is input to the second circuit input terminal. Output enable pulse oe
As 1 and oe2, similarly to the latch circuit according to the first embodiment, pulses having the timing relationship of FIG. 2 or FIG. 3 are input.
【００４３】これにより、第２実施形態に係るラッチ回
路では、基本的に、第１実施形態に係るラッチ回路と同
じ動作が行われる。すなわち、アウトプットイネーブル
パルスｏｅ１がアクティブのラッチ動作の期間では、Ｖ
ＤＤ１電源のもとで動作し、ＶＤＤ１〜ＶＳＳの振幅を
持つ信号ｉｎ１，ｉｎ２がスイッチ３５，３６を通して
ＣＭＯＳラッチセル３０に同じ振幅で一旦ラッチされ
る。Thus, in the latch circuit according to the second embodiment, basically the same operation as that of the latch circuit according to the first embodiment is performed. That is, during the latch operation in which the output enable pulse oe1 is active, V
Operating under the power supply DD1, the signals in1 and in2 having the amplitudes of VDD1 to VSS are temporarily latched by the CMOS latch cell 30 through the switches 35 and 36 at the same amplitude.
【００４４】次に、アウトプットイネーブルパルスｏｅ
２がアクティブの出力動作の期間では、ＣＭＯＳラッチ
セル３０の正側の電源がＶＤＤ１電源からＶＤＤ２電源
に切り換わるため、ＶＤＤ１〜ＶＳＳの振幅を持つ信号
がＶＤＤ２〜ＶＳＳの振幅の信号にレベルシフトされ、
これが出力信号ｏｕｔ１，ｏｕｔ２として導出されるこ
とになる。Next, the output enable pulse oe
2 is active output operation, the power supply on the positive side of the CMOS latch cell 30 switches from the VDD1 power supply to the VDD2 power supply, so that the signal having the amplitude of VDD1 to VSS is level-shifted to the signal of amplitude of VDD2 to VSS,
This will be derived as output signals out1 and out2.
【００４５】上述したように、第２実施形態に係るラッ
チ回路では、ＣＭＯＳラッチセル３０の正電源側に電源
選択用の２つのスイッチ３９，４０を設け、これらスイ
ッチ３９，４０をＣＭＯＳラッチセル３０のラッチ動作
および出力動作の各期間に応じてスイッチング制御する
ことにより、ラッチ動作の期間ではＶＤＤ１電源で動作
し、出力動作の期間ではＶＤＤ２電源で動作することに
なるため、第１実施形態の場合と同様に、ＶＤＤ１／Ｖ
ＤＤ２の電源に流れる電流を抑制することができ、しか
も少ない回路素子数で構成できるとともに、低電圧振幅
の信号で強制的に高電圧振幅の信号用のラッチを書き換
える必要がなく、前段の信号バッファのサイズが小さく
て済むため、小面積化が可能となる。As described above, in the latch circuit according to the second embodiment, two switches 39 and 40 for selecting a power supply are provided on the positive power supply side of the CMOS latch cell 30, and these switches 39 and 40 are connected to the latch of the CMOS latch cell 30. By performing switching control in accordance with each period of the operation and the output operation, the operation is performed by the VDD1 power supply during the latch operation, and the operation is performed by the VDD2 power supply during the output operation. Therefore, the same as in the first embodiment. And VDD1 / V
The current flowing through the power supply of the DD2 can be suppressed, the number of circuit elements can be reduced, and it is not necessary to forcibly rewrite the latch for the high-voltage amplitude signal with the low-voltage amplitude signal. Can be reduced in size, so that the area can be reduced.
【００４６】図６は、本発明の第３実施形態に係るラッ
チ回路の構成の一例を示す回路図である。この第３実施
形態に係るラッチ回路は、各々のゲートおよびドレイン
がそれぞれ共通に接続されたＮＭＯＳトランジスタＱｎ
５１およびＰＭＯＳトランジスタＱｐ５１からなるＣＭ
ＯＳインバータ５１と、各々のゲートおよびドレインが
それぞれ共通に接続されたＮＭＯＳトランジスタＱｎ５
２およびＰＭＯＳトランジスタＱｐ５２からなるＣＭＯ
Ｓインバータ５２とが、互いに並列に接続されてなるＣ
ＭＯＳラッチセル５０を基本構成としている。FIG. 6 is a circuit diagram showing an example of the configuration of the latch circuit according to the third embodiment of the present invention. The latch circuit according to the third embodiment has an NMOS transistor Qn in which each gate and drain are connected in common.
CM consisting of a CMOS transistor 51 and a PMOS transistor Qp51
An OS inverter 51, and an NMOS transistor Qn5 whose gate and drain are connected in common
CMO composed of a MOS transistor Q2 and a PMOS transistor Qp52
And an S inverter 52 connected in parallel with each other.
The MOS latch cell 50 has a basic configuration.
【００４７】このＣＭＯＳラッチセル５０において、Ｃ
ＭＯＳインバータ５１の入力端、即ちＭＯＳトランジス
タＱｎ５１，Ｑｐ５１のゲート共通接続点と、ＣＭＯＳ
インバータ５２の出力端、即ちＭＯＳトランジスタＱｎ
５２，Ｑｐ５２のドレイン共通接続点とが接続され、さ
らにＣＭＯＳインバータ５２の入力端、即ちＭＯＳトラ
ンジスタＱｎ５２，Ｑｐ５２のゲート共通接続点とＣＭ
ＯＳインバータ５１の出力端、即ちＭＯＳトランジスタ
Ｑｎ５１，Ｑｐ５１のドレイン共通接続点とが接続され
ている。In this CMOS latch cell 50, C
An input terminal of the MOS inverter 51, that is, a common connection point of the gates of the MOS transistors Qn51 and Qp51, and a CMOS
The output terminal of the inverter 52, that is, the MOS transistor Qn
52, Qp52 are connected to the common drain connection point, and furthermore, the input terminal of the CMOS inverter 52, that is, the gate common connection point of the MOS transistors Qn52, Qp52 and the CM
The output terminal of the OS inverter 51, that is, the common drain connection point of the MOS transistors Qn51 and Qp51 is connected.
【００４８】ＣＭＯＳインバータ５１の入力端と第１回
路入力端子５３との間にスイッチ５５が接続され、ＣＭ
ＯＳインバータ５２の入力端と第２回路入力端子５４と
の間にスイッチ５６が接続されている。また、ＣＭＯＳ
インバータ５２の出力端は第１回路出力端子５７に、Ｃ
ＭＯＳインバータ５１の出力端は第２回路出力端子５８
にそれぞれ接続されている。そして、これら回路出力端
子５７，５８を通して互いに逆極性（逆相）の２つの出
力信号ｏｕｔ１，ｏｕｔ２が導出される。A switch 55 is connected between the input terminal of the CMOS inverter 51 and the first circuit input terminal 53,
A switch 56 is connected between the input terminal of the OS inverter 52 and the second circuit input terminal 54. Also, CMOS
The output terminal of the inverter 52 is connected to the first circuit output
The output terminal of the MOS inverter 51 is connected to a second circuit output terminal 58.
Connected to each other. Then, two output signals out1 and out2 having opposite polarities (opposite phases) are derived through these circuit output terminals 57 and 58.
【００４９】このＣＭＯＳラッチセル５０の正電源側、
即ちノードＡはスイッチ５９を介して正電源電圧ＶＤＤ
１の電源ライン６１に接続されるとともに、スイッチ６
０を介して電源電圧ＶＤＤ１よりも高い電源電圧ＶＤＤ
２の電源ライン６２に接続されている。また、負電源
側、即ちノードＢはスイッチ６３を介して負電源側電圧
（例えば、グランドレベル）ＶＳＳ１の電源ライン６５
に接続されるとともに、スイッチ６４を介して電源電圧
ＶＳＳ１よりも低い電源電圧（負電源電圧）ＶＳＳ２の
電源ライン６６に接続されている。The positive power supply side of this CMOS latch cell 50,
That is, the node A is connected to the positive power supply voltage VDD through the switch 59.
1 and the switch 6
0, the power supply voltage VDD higher than the power supply voltage VDD1.
2 power supply line 62. Further, the negative power supply side, that is, the node B is connected to the power supply line 65 of the negative power supply side voltage (for example, ground level) VSS1 through the switch 63.
And a power supply line 66 of a power supply voltage (negative power supply voltage) VSS2 lower than the power supply voltage VSS1 via a switch 64.
【００５０】スイッチ５９，６３はスイッチ５５，５６
と共に、図示せぬ制御回路から入力端子６７に入力され
るアウトプットイネーブルパルスｏｅ１によってスイッ
チング制御される。一方、スイッチ６０，６４は、上記
制御回路から入力端子６８に入力されるアウトプットイ
ネーブルパルスｏｅ２によってスイッチング制御され
る。Switches 59 and 63 are switches 55 and 56
At the same time, switching is controlled by an output enable pulse oe1 input to the input terminal 67 from a control circuit (not shown). On the other hand, the switching of the switches 60 and 64 is controlled by an output enable pulse oe2 input to the input terminal 68 from the control circuit.
【００５１】上記構成の第３実施形態に係るラッチ回路
において、第１回路入力端子５３にはＶＤＤ１〜ＶＳＳ
の振幅を持つ信号ｉｎ１が入力され、第２回路入力端子
５４には入力信号ｉｎ１の反転信号ｉｎ２が入力される
ものとする。また、アウトプットイネーブルパルスｏｅ
１，ｏｅ２としては、第１，第２実施形態に係るラッチ
回路の場合と同様に、図２又は図３のタイミング関係に
あるパルスが入力される。In the latch circuit according to the third embodiment having the above configuration, the first circuit input terminal 53 has VDD1 to VSS
, And an inverted signal in2 of the input signal in1 is input to the second circuit input terminal 54. Output enable pulse oe
As 1 and oe2, similarly to the case of the latch circuits according to the first and second embodiments, pulses having the timing relationship of FIG. 2 or FIG. 3 are input.
【００５２】これにより、第３実施形態に係るラッチ回
路では、基本的に、第１，第２実施形態に係るラッチ回
路と同じ動作が行われる。すなわち、アウトプットイネ
ーブルパルスｏｅ１がアクティブのラッチ動作の期間で
は、ＶＤＤ１，ＶＳＳ１の各電源のもとで動作し、ＶＤ
Ｄ１〜ＶＳＳ１の振幅を持つ信号ｉｎ１，ｉｎ２がスイ
ッチ５５，５６を通してＣＭＯＳラッチセル５０に同じ
振幅で一旦ラッチされる。Thus, the latch circuit according to the third embodiment basically performs the same operation as the latch circuits according to the first and second embodiments. That is, during the period of the latch operation in which the output enable pulse oe1 is active, the operation is performed under the power supplies VDD1 and VSS1, and
Signals in1 and in2 having amplitudes of D1 to VSS1 are temporarily latched by CMOS latch cell 50 through switches 55 and 56 with the same amplitude.
【００５３】次に、アウトプットイネーブルパルスｏｅ
２がアクティブの出力動作の期間では、ＣＭＯＳラッチ
セル５０の正側の電源がＶＤＤ１電源からＶＤＤ２電源
に切り換わるとともに、負側の電源がＶＳＳ１電源から
ＶＳＳ２電源に切り換わるため、ＶＤＤ１〜ＶＳＳ１の
振幅を持つ信号がＶＤＤ２〜ＶＳＳ２の振幅の信号にレ
ベルシフトされ、これが出力信号ｏｕｔ１，ｏｕｔ２と
して導出されることになる。Next, the output enable pulse oe
2 is an active output operation period, since the positive power supply of the CMOS latch cell 50 switches from the VDD1 power supply to the VDD2 power supply and the negative power supply switches from the VSS1 power supply to the VSS2 power supply, the amplitude of VDD1 to VSS1 is reduced. The held signal is level-shifted to a signal having an amplitude of VDD2 to VSS2, which is derived as output signals out1 and out2.
【００５４】上述したように、第３実施形態に係るラッ
チ回路では、ＣＭＯＳラッチセル５０の正電源側および
負電源側にそれぞれ２つのスイッチ５９，６０およびス
イッチ６３，６４を電源選択用として設け、これらスイ
ッチ５９，６０およびスイッチ６３，６４をＣＭＯＳラ
ッチセル５０のラッチ動作および出力動作の各期間に応
じてスイッチング制御することにより、ラッチ動作の期
間ではＶＤＤ１，ＶＳＳ１の各電源で動作し、出力動作
の期間ではＶＤＤ２，ＶＳＳ２の各電源で動作すること
になるため、第１，第２実施形態の場合と同様に、各電
源に流れる電流を抑制することができ、しかも少ない回
路素子数で構成できるとともに、低電圧振幅の信号で強
制的に高電圧振幅の信号用のラッチを書き換える必要が
なく、前段の信号バッファのサイズが小さくて済むた
め、小面積化が可能となる。As described above, in the latch circuit according to the third embodiment, two switches 59 and 60 and switches 63 and 64 are provided on the positive power supply side and the negative power supply side of the CMOS latch cell 50, respectively, for power supply selection. By controlling the switches 59 and 60 and the switches 63 and 64 in accordance with the respective periods of the latch operation and the output operation of the CMOS latch cell 50, the operation is performed with the power supplies VDD1 and VSS1 during the latch operation, and the output operation is performed. In this case, since the power supply operates with the power supplies VDD2 and VSS2, the current flowing through each power supply can be suppressed as in the first and second embodiments, and can be configured with a small number of circuit elements. There is no need to forcibly rewrite the latch for the high-voltage signal with the low-voltage signal, and The size of Ffa is be small, the area can be reduced.
【００５５】なお、上記第２，第３実施形態に係るラッ
チ回路についても、第１実施形態の具体例（図４を参
照）と同様に、図５におけるスイッチ３５，３６，３
９，４０および図６におけるスイッチ５５，５６，５
９，６０，６３，６４をトランジスタで実現可能であ
る。ただし、図５におけるスイッチ３９，４０および図
６におけるスイッチ５９，６０としては、ＰＭＯＳトラ
ンジスタが好ましく、この場合はこれらをスイッチング
する信号としてアウトプットイネーブルパルスｏｅ１，
ｏｅ２の各反転信号を用いることになる。The switches 35, 36, 3 in FIG. 5 are also provided for the latch circuits according to the second and third embodiments, similarly to the specific example of the first embodiment (see FIG. 4).
9, 40 and the switches 55, 56, 5 in FIG.
9, 60, 63 and 64 can be realized by transistors. However, the switches 39 and 40 in FIG. 5 and the switches 59 and 60 in FIG. 6 are preferably PMOS transistors. In this case, the output enable pulse oe1,
oe2 will be used.
【００５６】また、第１，第２，第３実施形態に係るラ
ッチ回路では、互いに反転信号である２つの出力信号ｏ
ｕｔ１，ｏｕｔ２を導出する構成としたが、いずれか一
方の出力信号のみを導出する構成であっても良い。In the latch circuits according to the first, second, and third embodiments, two output signals o, which are inverted signals from each other, are output.
Although the configuration is such that ut1 and out2 are derived, the configuration may be such that only one of the output signals is derived.
【００５７】以上説明した本発明の第１，第２，第３実
施形態に係るレベルシフト機能付きラッチ回路は、例え
ば、各画素のスイッチング素子としてポリシリコンＴＦ
Ｔが２次元マトリクス状に配置されたガラス基板上に、
デジタルインターフェース駆動回路をポリシリコンＴＦ
Ｔで画素部と一体形成してなる駆動回路一体型液晶表示
装置において、その水平駆動系の第２ラッチ回路として
用いられる。図７に、駆動回路一体型液晶表示装置の構
成の一例を示す。The latch circuit with the level shift function according to the first, second, and third embodiments of the present invention described above includes, for example, a polysilicon TF as a switching element of each pixel.
On a glass substrate in which T is arranged in a two-dimensional matrix,
Polysilicon TF for digital interface drive circuit
It is used as a second latch circuit of a horizontal drive system in a drive circuit integrated type liquid crystal display device formed integrally with a pixel portion at T. FIG. 7 illustrates an example of a configuration of a liquid crystal display device with an integrated drive circuit.
【００５８】図７において、画素が２次元マトリクス状
に配置されてなる有効画素領域７１の例えば上側に水平
駆動系７２が配され、また例えば左側に垂直駆動系７３
が配され、ポリシリコンＴＦＴで有効画素領域７１と共
にガラス基板上に一体形成された構成となっている。水
平駆動系７２は、水平シフトレジスタ７２１、サンプリ
ング＆第１ラッチ回路７２２、第２ラッチ回路７２３お
よびＤＡ（デジタルアナログ）コンバータ７２４によっ
て構成されている。垂直駆動系７３は、シフトレジスタ
を含む垂直ドライバ７３１によって構成されている。In FIG. 7, a horizontal drive system 72 is disposed, for example, above an effective pixel area 71 in which pixels are arranged in a two-dimensional matrix, and a vertical drive system 73 is disposed, for example, on the left side.
Are arranged integrally with the effective pixel region 71 on a glass substrate by using a polysilicon TFT. The horizontal drive system 72 includes a horizontal shift register 721, a sampling and first latch circuit 722, a second latch circuit 723, and a DA (digital-analog) converter 724. The vertical drive system 73 includes a vertical driver 731 including a shift register.
【００５９】水平駆動系７２において、水平シフトレジ
スタ７２１には、水平転送パルスとして水平スタートパ
ルスＨＳＴおよび水平クロックパルスＨＣＫが与えられ
る。すると、水平シフトレジスタ７２１は、水平スター
トパルスＨＳＴに応答して水平クロックパルスＨＣＫの
周期で各段から順次シフトパルスを出力することによっ
て水平走査を行う。サンプリング＆第１ラッチ回路７２
２は、水平シフトレジスタ７２１から出力されるシフト
パルスに応答してデジタルデータを順次サンプリング
し、さらにサンプリングしたデータを有効画素領域７１
の各コラム線ごとにラッチする。In the horizontal drive system 72, the horizontal shift register 721 is supplied with a horizontal start pulse HST and a horizontal clock pulse HCK as horizontal transfer pulses. Then, the horizontal shift register 721 performs horizontal scanning by sequentially outputting shift pulses from each stage at the cycle of the horizontal clock pulse HCK in response to the horizontal start pulse HST. Sampling & first latch circuit 72
2 sequentially samples digital data in response to a shift pulse output from the horizontal shift register 721 and further converts the sampled data into an effective pixel area 71.
Latch for each column line.
【００６０】第２ラッチ回路７２３は、サンプリング＆
第１ラッチ回路７２２でラッチされたコラム線に対応す
るラッチデータを、１Ｈ（Ｈは水平走査期間）周期で与
えられるラッチ信号に応答して１Ｈごとに再ラッチす
る。ＤＡコンバータ７２４は、第２ラッチ回路７２３に
再ラッチされたデジタルデータを各コラム線ごとにアナ
ログ信号に変換し、このアナログ信号を対応するコラム
線に供給する。The second latch circuit 723 performs sampling &
The latch data corresponding to the column line latched by the first latch circuit 722 is re-latched every 1H in response to a latch signal given in a 1H (H is a horizontal scanning period) cycle. The DA converter 724 converts the digital data re-latched by the second latch circuit 723 into an analog signal for each column line, and supplies the analog signal to the corresponding column line.
【００６１】上記構成の駆動回路一体型液晶表示装置に
おいて、第２ラッチ回路７２３として、本発明の第１，
第２，第３実施形態に係るレベルシフト機能付きラッチ
回路が用いられるのである。第２ラッチ回路７２３に
は、バッファ７４を介してラッチパルスが与えられる。
また、水平走査系７２および垂直駆動系７３を含む駆動
回路と同様に、第２の電源ＶＤＤ２／ＶＳＳ２を発生す
る第２の電源発生回路７５が、ポリシリコンＴＦＴで画
素部と一体形成される。In the liquid crystal display device integrated with a driving circuit having the above-described structure, the second latch circuit 723 is used as the first and second latch circuits of the present invention.
The latch circuit with the level shift function according to the second and third embodiments is used. A latch pulse is applied to the second latch circuit 723 via the buffer 74.
Further, similarly to the drive circuit including the horizontal scanning system 72 and the vertical drive system 73, a second power supply generation circuit 75 for generating the second power supply VDD2 / VSS2 is formed integrally with the pixel portion by a polysilicon TFT.
【００６２】このように、小面積で実現でき、低消費電
力のレベルシフト機能付きラッチ回路を第２ラッチ回路
７２３として搭載することにより、当該ラッチ回路７２
３を含む水平駆動系７２や垂直駆動系７３などの駆動回
路および第２の電源発生回路７５を、有効画素領域７１
と同一基板上に作成する際に、当該駆動回路を配する有
効画素領域７１の周辺領域（額縁）を狭くできるととも
に、低消費電力の駆動回路一体型液晶表示装置を実現で
きることになる。As described above, by mounting the low-power-consumption latch circuit having a level shift function as the second latch circuit 723 with a small area, the latch circuit 72 can be realized.
3 and a drive circuit such as a horizontal drive system 72 and a vertical drive system 73 including the second power supply generation circuit 75.
When the liquid crystal display device is formed on the same substrate, the peripheral region (frame) of the effective pixel region 71 in which the driving circuit is arranged can be narrowed, and a driving circuit integrated liquid crystal display device with low power consumption can be realized.
【００６３】以下に、駆動回路一体型液晶表示装置への
適用の具体例について説明する。図８は、本発明の第１
実施形態に係るラッチ回路（図１を参照）を第２ラッチ
回路７２３として用いた場合の具体例を示すブロック図
であり、例えば３ビットのデジタルデータｂ０，ｂ１，
ｂ２を入力する場合の例を示している。A specific example of application to a drive circuit integrated type liquid crystal display device will be described below. FIG. 8 shows the first embodiment of the present invention.
FIG. 4 is a block diagram illustrating a specific example in which the latch circuit according to the embodiment (see FIG. 1) is used as a second latch circuit 723; for example, 3-bit digital data b0, b1,
The example in the case of inputting b2 is shown.
【００６４】図８から明らかなように、デジタルデータ
ｂ０，ｂ１，ｂ２の各ビットごとにサンプリングラッチ
回路７２２-1，７２２-2，７２２-3が、さらにその後段
にラッチ回路７２３-1，７２３-2，７２３-3がそれぞれ
設けられている。サンプリングラッチ回路７２２-1，７
２２-2，７２２-3は、デジタルデータｂ０，ｂ１，ｂ２
の各ビットデータを入力とし、水平シフトレジスタ７２
（図７を参照）から出力されるサンプリングパルスにし
たがって、各入力データのサンプリングを行うようにな
っている。As is clear from FIG. 8, the sampling latch circuits 722-1, 722-2, 722-3 are provided for each bit of the digital data b0, b1, b2, and the latch circuits 723-1, 723 are provided at the subsequent stage. -2, 723-3 are provided. Sampling latch circuits 722-1 and 72-1
22-2, 722-3 are digital data b0, b1, b2
Of the horizontal shift register 72
Each input data is sampled in accordance with a sampling pulse output from (see FIG. 7).
【００６５】一方、ラッチ回路７２３-1，７２３-2，７
２３-3には、サンプリングラッチ回路７２２-1，７２２
-2，７２２-3から各サンプリングデータが供給されると
ともに、外部から入力されるラッチパルスに基づいてバ
ッファ７４から出力されるアウトプットイネーブルパル
スｏｅ１，ｏｅ２がラッチパルスとして入力され、さら
に第２の電源発生回路７５からＶＳＳ２電源が負側の第
２の電源として供給される構成となっている。On the other hand, the latch circuits 723-1, 723-2, 7
23-3 includes sampling latch circuits 722-1 and 722.
-2 and 722-3, each sampling data is supplied, and output enable pulses oe1 and oe2 output from the buffer 74 based on a latch pulse input from the outside are input as latch pulses. The power supply generation circuit 75 is configured to supply the VSS2 power as the second power on the negative side.
【００６６】これにより、ラッチ回路７２３-1，７２３
-2，７２３-3は、前段のサンプリングラッチ回路７２２
-1，７２２-2，７２２-3の各サンプリングデータをアウ
トプットイネーブルパルスｏｅ１に応答してサンプリン
グラッチした後、データの同時化（線順次化）と次段の
ＤＡ変換に必要な信号振幅へのレベル変換をアウトプッ
トイネーブルパルスｏｅ２のタイミングで行い、しかる
後ＤＡコンバータ７２４を通して有効画素領域７１の対
応するコラム線へ出力する。Thus, the latch circuits 723-1 and 723
-2,723-3 is the sampling latch circuit 722 of the previous stage.
After sampling and latching each sampling data of -1, 722-2 and 722-3 in response to the output enable pulse oe <b> 1, the data is synchronized with the data (sequential line conversion) and the signal amplitude required for the next stage of DA conversion. Is converted at the timing of the output enable pulse oe2, and then output to the corresponding column line of the effective pixel area 71 through the DA converter 724.
【００６７】このように、第２ラッチ回路７２３を含む
水平駆動系７２や垂直駆動系７３の駆動回路と共に、第
２の電源発生回路７５をＴＦＴで一体形成する構成の駆
動回路一体型液晶表示装置において、第２ラッチ回路７
２３として本発明の第１実施形態に係るラッチ回路を用
いることにより、当該ラッチ回路ではラッチ動作／出力
動作の各期間で電源を使い分けるようにしているため、
第２の電源発生回路７５に流れる電流を抑制できる。こ
れにより、第２の電源発生回路７５の液晶パネルへの内
蔵（一体形成）化が容易になるとともに、第２ラッチ回
路７２３を小面積にて実現できるため、液晶パネルの狭
額縁化が可能となる。As described above, the driving circuit integrated type liquid crystal display device in which the second power generation circuit 75 is formed integrally with the TFT together with the driving circuits of the horizontal driving system 72 and the vertical driving system 73 including the second latch circuit 723. , The second latch circuit 7
Since the latch circuit according to the first embodiment of the present invention is used as 23, the power supply is selectively used in each period of the latch operation / output operation in the latch circuit.
The current flowing through the second power supply generation circuit 75 can be suppressed. This facilitates the incorporation (integral formation) of the second power supply generation circuit 75 into the liquid crystal panel, and also allows the second latch circuit 723 to be realized with a small area, thereby making it possible to narrow the frame of the liquid crystal panel. Become.
【００６８】図９は、図８の変形例を示すブロック図で
あり、図中、図８と同等部分には同一符号を付してい
る。この変形例では、各ラッチ回路７２３-1，７２３-
2，７２３-3の負電源側のスイッチ（図１のスイッチ２
０，２１に相当）としてスイッチ７６，７７を設け、こ
のスイッチ７６，７７を各回路７２３-1，７２３-2，７
２３-3間で共用した構成となっている。FIG. 9 is a block diagram showing a modification of FIG. 8. In the drawing, the same parts as those in FIG. 8 are denoted by the same reference numerals. In this modification, each of the latch circuits 723-1 and 723-
2,723-3 switch on the negative power supply side (switch 2 in FIG. 1)
0 and 21), switches 76 and 77 are provided, and the switches 76 and 77 are connected to the respective circuits 723-1, 723-2, 7
The configuration is shared between 23-3.
【００６９】この構成によれば、デジタルデータが例え
ば３ビットの例では、図１の回路をそのまま用いた場合
には、３ビットに対応した３個のラッチ回路の各々に対
して負電源側のスイッチが２個、計６個の電源切り換え
用のスイッチが必要であるのに対して、３個のラッチ回
路に対して２個のスイッチで済み、電源切り換え用のス
イッチを４個削減できることになるため、さらなる小面
積化が可能となり、よって液晶パネルのより狭額縁化が
実現できることになる。According to this configuration, in the case where the digital data is, for example, 3 bits, when the circuit of FIG. 1 is used as it is, each of the three latch circuits corresponding to 3 bits has a negative power supply side. While two switches, a total of six power supply switching switches, are required, two switches are required for three latch circuits, and four power supply switching switches can be reduced. Therefore, the area can be further reduced, and the frame of the liquid crystal panel can be narrowed.
【００７０】なお、本例では、第２ラッチ回路７２３と
して、第１実施形態に係るラッチ回路を用いるとした
が、第２，第３実施形態に係るラッチ回路を用いること
も可能であり、同様の作用効果を得ることができる。In this example, the latch circuit according to the first embodiment is used as the second latch circuit 723. However, the latch circuits according to the second and third embodiments can be used. The operation and effect of the present invention can be obtained.
【００７１】また、本例では、本発明に係るレベルシフ
ト機能付きラッチ回路を、駆動回路一体型液晶表示装置
における水平駆動系７２の第２ラッチ回路７２３に適用
した場合を例にとって説明したが、これに限られるもの
ではなく、シリコン基板上に形成されたＴＦＴを用いた
回路システム全般に適用可能である。In this embodiment, the case where the latch circuit with the level shift function according to the present invention is applied to the second latch circuit 723 of the horizontal drive system 72 in the drive circuit integrated type liquid crystal display device has been described as an example. The present invention is not limited to this, and is applicable to all circuit systems using TFTs formed on a silicon substrate.
【００７２】[0072]
【発明の効果】以上説明したように、本発明によれば、
ＣＭＯＳラッチセルの正側および負側の電源の少なくと
も一方側に、電源を選択するためのスイッチを２つ用意
し、これらスイッチをラッチ動作／出力動作の各期間に
応じてスイッチング制御するようにしたことにより、各
電源に流れる電流を抑制することができ、しかも少ない
回路素子数で構成できるため、小面積にて実現できるこ
とになる。As described above, according to the present invention,
Two switches for selecting a power supply are provided on at least one of the positive power supply and the negative power supply of the CMOS latch cell, and the switches are controlled in accordance with each period of the latch operation / output operation. As a result, the current flowing through each power supply can be suppressed, and the circuit can be configured with a small number of circuit elements.
【図１】本発明の第１実施形態に係るラッチ回路の構成
の一例を示す回路図である。FIG. 1 is a circuit diagram showing an example of a configuration of a latch circuit according to a first embodiment of the present invention.
【図２】第１実施形態に係るラッチ回路の回路動作を説
明するためのタイミングチャートである。FIG. 2 is a timing chart for explaining a circuit operation of the latch circuit according to the first embodiment.
【図３】別のタイミング例を示すタイミングチャートで
ある。FIG. 3 is a timing chart showing another example of timing.
【図４】第１実施形態に係るラッチ回路の具体例を示す
回路図である。FIG. 4 is a circuit diagram showing a specific example of the latch circuit according to the first embodiment.
【図５】本発明の第２実施形態に係るラッチ回路の構成
の一例を示す回路図である。FIG. 5 is a circuit diagram showing an example of a configuration of a latch circuit according to a second embodiment of the present invention.
【図６】本発明の第３実施形態に係るラッチ回路の構成
の一例を示す回路図である。FIG. 6 is a circuit diagram illustrating an example of a configuration of a latch circuit according to a third embodiment of the present invention.
【図７】本発明に係る駆動回路一体型液晶表示装置の構
成の一例を示すブロック図である。FIG. 7 is a block diagram showing an example of a configuration of a drive circuit integrated liquid crystal display device according to the present invention.
【図８】第２ラッチ回路に適用した場合の具体例を示す
ブロック図である。FIG. 8 is a block diagram showing a specific example when applied to a second latch circuit.
【図９】図８の変形例を示すブロック図である。FIG. 9 is a block diagram showing a modification of FIG.
【図１０】従来例１の回路図である。FIG. 10 is a circuit diagram of Conventional Example 1.
【図１１】従来例２の回路図である。FIG. 11 is a circuit diagram of a second conventional example.
【図１２】従来例３の回路図である。FIG. 12 is a circuit diagram of a third conventional example.
【図１３】従来例４の回路図である。FIG. 13 is a circuit diagram of a conventional example 4.
１０，３０，５０…ＣＭＯＳラッチセル、１１，１２，
３１，３２，５１，５２…ＣＭＯＳインバータ、２０，
２１，６３，６４…負側電源切り換え用スイッチ、３
９，４０，５９，６０…正側電源切り換え用スイッチ、
７１…有効画素領域、７２…水平駆動系、７３…垂直駆
動系、７２３…第２ラッチ回路10, 30, 50 ... CMOS latch cell, 11, 12,
31, 32, 51, 52 ... CMOS inverter, 20,
21, 63, 64 ... Negative power switch, 3
9, 40, 59, 60 ... positive side power supply switch,
71: effective pixel area, 72: horizontal drive system, 73: vertical drive system, 723: second latch circuit
Claims (8)
なくとも一方に設けられて、電源電圧が異なる第１，第
２の電源をそれぞれ選択する第１，第２のスイッチと、 前記ＣＭＯＳラッチセルのラッチ動作および出力動作の
各期間に応じて前記第１，第２のスイッチをスイッチン
グ制御する制御手段とを備えたことを特徴とするラッチ
回路。1. A CMOS latch cell having a basic configuration, provided on at least one of a positive power supply side and a negative power supply side of the CMOS latch cell, for selecting first and second power supplies having different power supply voltages, respectively. A latch circuit comprising: a second switch; and control means for controlling switching of the first and second switches in accordance with each period of a latch operation and an output operation of the CMOS latch cell.
タによって実現されていることを特徴とする請求項１記
載のラッチ回路。2. The latch circuit according to claim 1, wherein said first and second switches are realized by transistors.
されており、この複数個のラッチ回路に対して前記第
１，第２のスイッチが共用されていることを特徴とする
ラッチ回路。3. A latch circuit comprising a plurality of latch circuits according to claim 1, wherein the first and second switches are shared by the plurality of latch circuits.
スタを用いて作成されていることを特徴とする請求項１
記載のラッチ回路。4. The semiconductor device according to claim 1, wherein the thin film transistor is formed using a thin film transistor formed on a glass substrate.
A latch circuit as described.
ジスタを用いて作成されていることを特徴とする請求項
１記載のラッチ回路。5. The latch circuit according to claim 1, wherein the latch circuit is formed using a thin film transistor formed on a silicon substrate.
板上に一体形成してなる液晶表示装置であって、 前記走査系を、ＣＭＯＳラッチセルを基本構成とし、前
記ＣＭＯＳラッチセルの正電源側および負電源側の少な
くとも一方に設けられて、電源電圧が異なる第１，第２
の電源をそれぞれ選択する第１，第２のスイッチと、前
記ＣＭＯＳラッチセルのラッチ動作および出力動作の各
期間に応じて前記第１，第２のスイッチをスイッチング
制御する制御手段とを備えたラッチ回路を用いて構成し
たことを特徴とする液晶表示装置。6. A liquid crystal display device in which a drive circuit including a scanning system is integrally formed on a same substrate as a pixel portion, wherein the scanning system has a CMOS latch cell as a basic configuration, and a positive power supply side of the CMOS latch cell. And at least one of the first and second negative power supplies having different power supply voltages.
And a control circuit for controlling switching of the first and second switches in accordance with each period of the latch operation and the output operation of the CMOS latch cell. A liquid crystal display device characterized by comprising:
タによって実現されていることを特徴とする請求項６記
載の液晶表示装置。7. The liquid crystal display device according to claim 6, wherein said first and second switches are realized by transistors.
ト数に対応して複数個配置されており、この複数個のラ
ッチ回路に対して前記第１，第２のスイッチが共用され
ていることを特徴とする請求項６記載の液晶表示装置。8. A plurality of latch circuits are arranged corresponding to the number of bits of digital data, and the first and second switches are shared by the plurality of latch circuits. The liquid crystal display device according to claim 6, wherein
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