JP2003110025A - 半導体集積回路装置、配線生成方法及び配線生成装置 - Google Patents

Abstract

(57)【要約】 【課題】 複数の分岐配線にクロック信号を分配する際
にクロックスキューを低減できるクロック配線を提供す
る。 【解決手段】 半導体集積回路装置は、その直線方向を
平行にして並んだ複数の直線部分１３ａ〜１３ｃを含
み、その配線上のある点からその複数の直線部分をそれ
ぞれの直線方向に沿って順々に経由してその配線上の別
の点に通じる経路が形成されるクロック配線１３を備え
る。クロック配線１３は、さらに、その経路上に複数の
直線部分の一つをその直線方向の一方向きで伝搬するク
ロック信号を、その直線方向の逆向きに折り返して複数
の直線部分の別の一つへ伝搬させる部分１３ｄ、１３ｅ
を少なくとも１つ有し、クロック信号が分配される複数
の分岐配線１４ａ〜１４ｆの少なくとも２つは異なる直
線部分に接続する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、複数の分岐配線
にクロック信号を分配するクロック配線を有した半導体
集積回路装置に関するものである。またこの発明は、複
数の分岐配線にクロック信号を分配するためのクロック
配線を生成する配線生成方法および配線生成装置に関す
るものである。

【０００２】

【従来の技術】図１に、半導体集積回路装置におけるク
ロック信号を回路に供給するためのクロック配線の従来
技術による構成を示す。中間クロック幹線３は基幹クロ
ック幹線１からプリドライバ２を介して接続され、さら
に複数の分岐配線４ａ〜４ｆが中間クロック幹線３から
分岐する。分岐配線４ａ〜４ｂの各々にはラッチ回路が
接続されている。

【０００３】プリドライバ２を介して基幹クロック幹線
１から中間クロック幹線３にクロック信号が伝搬する。
分岐配線４ａ〜４ｆにはそれぞれメインドライバ５ａ〜
５ｆが挿入され、メインドライバ５ａ〜５ｆは、中間ク
ロック幹線３からクロック信号を受けてそれぞれ分岐配
線４ａ〜４ｆのラッチ回路に接続する配線部分をドライ
ブする。以上の構成により、基幹クロック幹線１、中間
クロック幹線３および分岐配線４ａ〜４ｆを介してクロ
ック信号が各ラッチ回路へ分配される。

【０００４】

【発明が解決しようとする課題】中間クロック幹線３が
図示するように直線状に形成され、分岐配線４ａ〜４ｄ
はその最短の配線で中間クロック幹線３から分岐する。
この場合、分岐配線４ａ〜４ｆに接続されるラッチ回路
の個数に差異があると、これが分岐配線への接続容量の
差となり、これが原因でクロックスキューとなる。例え
ば、最大数のラッチ回路が接続された分岐配線４ａにお
いて分岐点より最遠に接続されるラッチ回路と、最小数
のラッチ回路が接続された分岐配線４ｆにおいて分岐点
より最近に接続されるラッチ回路とでクロック信号を受
ける時間に大きな差が生じる。許容範囲を超えるクロッ
クスキューが生じた場合には、回路又は配線のレイアウ
トを変更するなどを要する。

【０００５】従って本発明は、複数の分岐配線にクロッ
ク信号を分配する際、クロックスキューを低減できるク
ロック配線を有する半導体集積回路装置を提供すること
にある。また本発明は、クロックスキューを低減できる
クロック配線を生成するための配線生成方法および配線
生成装置を提供することにある。

【０００６】

【課題を解決するための手段】この発明による半導体集
積装置は、その直線方向を平行にして並ぶ複数の直線部
分を含み、その配線上のある点からその複数の直線部分
をそれぞれの直線方向に沿って順々に経由してその配線
上の別の点に通じる経路が形成されるクロック配線を備
える。このクロック配線は、さらに、その経路上に複数
の直線部分の一つをその直線方向の一方向きで伝搬する
クロック信号を、その直線方向の逆向きに折り返して複
数の直線部分の別の一つへ伝搬させる部分を少なくとも
１つ含む。各々記憶回路にクロック信号を供給する複数
の分岐配線は、複数の直線部分のうちの第１の直線部分
と接続する第１の分岐配線と、前記複数の直線部分のう
ちの前記第１の直線部分とは異なる第２の直線部分と接
続する第２の分岐配線とを含む。

【０００７】第１の分岐配線の第１の直線部分への接続
点と、第２の分岐配線の第２の直線部分への接続点とで
クロック信号が到達する時間に差が生じるので、この差
を利用して各分岐配線に分配されたクロック信号のクロ
ックスキューを容易に抑えることができる。

【０００８】半導体集積回路装置が半導体基板の主表面
上に回路が集積して形成されたとき、前記第２の分岐配
線は、前記第１の直線部分と前記半導体基板の主表面に
垂直な方向で対向して交差する。

【０００９】クロック配線は、前記経路がその間を結ぶ
第１の端と第２の端とを有し、クロック信号を前記クロ
ック配線の第１の端と第２の端との中間点に供給される
ようにしてもよい。

【００１０】また半導体集積回路装置に複数の直線部分
のうちの２つの直線部分の一方がその入力に接続され、
他方がその出力に接続される遅延素子を設ける。若しく
は、クロック配線を前記複数の分岐配線に比べて高抵抗
の材料で形成する。これによりクロック配線の配線の長
さを短縮することが可能になる。

【００１１】一方、複数の分岐配線の各々をクロック配
線の複数の直線部分のいずれとも半導体基板の主表面に
垂直な方向に離れて対向させる。そして半導体基板の主
表面に垂直な方向に通じるコンタクトを介して複数の直
線部分のいずれか一つと接続する。クロックスキューを
調整する場合、分岐配線のレイアウトを変更する必要は
なくコンタクトを設ける位置を変更すればよい。

【００１２】またこの発明による半導体集積回路装置
は、その直線方向を平行にして並ぶ複数の第１の直線部
分を含み、その配線上のある点から複数の第１の直線部
分をそれぞれの直線方向に沿って順々に経由してその配
線上の別の点に通じる第１の経路が形成される第１のク
ロック配線、その直線方向を平行にして並ぶ複数の第２
の直線部分を含み、その配線上のある点から複数の第２
の直線部分をそれぞれの直線方向に沿って順々に経由し
てその配線上の別の点に通じる第２の経路が形成される
第２のクロック配線、および、その出力が第２のクロッ
ク配線に接続され、入力する信号を遅延して出力する遅
延回路を備える。

【００１３】第１のクロック配線は、その第１の経路上
に複数の第１の直線部分の一つをその直線方向の一方向
きで伝搬するクロック信号を、該直線方向の逆向きに折
り返して複数の第１の直線部分の別の一つへ伝搬させる
部分を少なくとも１つ含む。第２のクロック配線も、そ
の第２の経路上に複数の第２の直線部分の一つをその直
線方向の一方向きで伝搬するクロック信号を、該直線方
向の逆向きに折り返して複数の第２の直線部分の別の一
つへ伝搬させる部分を少なくとも１つ含む。複数の第１
の直線部分と複数の第２の直線部分とは、その直線方向
を平行にして配列して、複数の分岐配線がこの複数の第
１および第２の直線部分のうちの一つと接続する分岐配
線と、複数の第１および第２の直線部分のうちの別の一
つと接続する分岐配線とを含む。

【００１４】少なくとも２つの分岐配線が複数の第１お
よび第２の直線部分のうちの少なくとも２つの異なる直
線部分へそれぞれ接続する接続点においてクロック信号
が到達する時間に差が生じるので、この差を利用して各
分岐配線に分配されたクロック信号のクロックスキュー
を容易に抑えることができる

【００１５】また、複数の分岐配線の各々は、複数の第
１および第２の直線部分のいずれとも半導体基板の主表
面に垂直な方向に離れて対向し、半導体基板の主表面に
垂直な方向に通じるコンタクトを介して複数の第１の直
線部分および複数の第２の直線部分のいずれか一つと接
続する。クロックスキューを調整する場合、分岐配線の
レイアウトを変更する必要はなくコンタクトを設ける位
置を変更すればよい。

【００１６】この発明による配線生成方法および配線生
成装置は、分岐配線上のある点からその点より最遠に接
続される記憶回路までクロック信号が伝搬する遅延時間
を複数の分岐配線各々について算出する第１のステップ
と、クロック配線として、その直線方向を平行にして並
んだ複数の直線部分を含み、該クロック配線上のある点
から複数の直線部分をそれぞれの直線方向に沿って順々
に経由して該クロック配線上の別の点に通じる経路が得
られる形状の折り返し配線を１個または複数個生成して
配置する第２のステップと、複数の分岐配線のそれぞれ
遅延時間に基づいて、複数の分岐配線が１個または複数
個の折り返し配線から分岐する分岐点を算出する第３の
ステップと含む。

【００１７】各分岐配線の遅延時間を考慮して折り返し
配線への各分岐配線の分岐点を決定するので、折り返し
配線上の分岐点によってクロック信号が到達する時間の
差が生じることを利用してクロックスキューを容易に抑
えることができる。

【００１８】特に前記第２のステップは、算出された前
記複数の分岐配線のそれぞれ遅延時間から最大の遅延時
間を抽出し、折り返し配線の一端から一端までの配線長
を算出するステップを含む。また第２のステップは、第
１のステップで算出された遅延時間に基づき、生成すべ
き折り返し配線の個数を求めるステップを含んでもよ
い。

【００１９】一方、第３のステップは、前記複数の分岐
配線の各々のある点から複数の直線部分が並ぶ方向に沿
って伸びる直線と折り返し配線の複数の直線部分とそれ
ぞれ交差する点のなかから、各分岐配線が折り返し配線
から分岐する分岐点を決定するとよい。

【００２０】

【発明の実施の形態】以下この発明の実施の形態を、図
面を参照しながら説明する。なお、図において同一のも
の又は相当のものには同一の符号を付している。

【００２１】実施の形態１．図２は、この発明の実施の
形態１による半導体集積回路装置を示す構成図である。
半導体集積回路装置は、基幹クロック幹線１１、プリド
ライバ１２、中間クロック幹線１３、複数本の分岐配線
１４ａ〜１４ｅ、メインドライバ１５ａ〜１５ｅ、組合
わせ回路１６ａ〜１６ｅ、論理ゲート１７ａ〜１７ｄ、
および複数個のラッチ回路１８ａ〜１８ｆを含む。

【００２２】プリドライバ１２とメインドライバ１５ａ
〜１５ｆとの間の配線領域を設け、その配線領域に中間
クロック幹線１３が配置される。

【００２３】中間クロック幹線１３は、方向Ｘに沿って
配列し各々は方向Ｘに垂直な方向Ｙに延びる複数の直線
部分１３ａ〜１３ｃと、直線部分１３ａ、１３ｂの一方
の端どうしを方向Ｘに接続する折り返し部分１３ｄと、
直線部分１３ｂの他方の端と直線部分１３ｃの一方の端
とを方向Ｘに接続する折り返し部分１３ｅとを有する折
り返し配線である。つまり、中間クロック幹線１３は、
端部Ａから複数の直線部分をその直線方向（Ｙ方向）に
沿って順々に経由して端部Ｂに通じる経路が形成され
る。

【００２４】複数の分岐配線１４ａ〜１４ｆは、中間ク
ロック幹線１３から分岐してクロック信号を複数のラッ
チ回路１８ａ〜１８ｆに分配する。各分岐配線には１個
又はそれ以上の個数のラッチ回路が接続される。図にお
いては、分岐配線１４ａには８個のラッチ回路１８ａが
共通して接続され、分岐配線１４ｂには２個のラッチ回
路１８ｂが共通して接続され、分岐配線１４ｃには４個
のラッチ回路１８ｃが共通して接続され、分岐配線１４
ｄには８個のラッチ回路１８ｄが共通して接続され、分
岐配線１４ｅには４個のラッチ回路１８ｅが共通して接
続され、分岐配線１４ｆには２個のラッチ回路１８ｆが
共通して接続される。

【００２５】プリドライバ１２は、基幹クロック幹線１
１からクロック信号を受けて中間クロック幹線１３をド
ライブすることにより、クロック信号を中間クロック幹
線１３に供給する。ここではプリドライバ１２は、入力
するクロック信号と同相（論理レベルが同じ）のクロッ
ク信号を出力する。

【００２６】分岐配線１４ａ〜１４ｆ上には、それぞれ
メインドライバ１５ａ〜１５ｆが挿入され、各ドライバ
１５ａ〜１５ｆは中間クロック幹線１３からクロック信
号を受けてラッチ回路が接続する配線部分をドライブす
ることにより、ラッチ回路にクロック信号を供給する。
ここではドライバ１５ａ、１５ｄ、１５ｆは入力するク
ロック信号と同相のクロック信号を出力する一方、ドラ
イバ１５ｂ、１５ｃ、１５ｅは入力するクロック信号と
反転（論理レベルが逆）のクロック信号を出力するもの
である。

【００２７】ドライバ１２、１５ａ〜１５ｆの各々は、
例えば、１個の又は複数個が直列接続するＣＭＯＳイン
バータ回路で構成される。

【００２８】組合わせ回路１６ａ〜１６ｅの各々は、Ｎ
ＡＮＤ論理ゲート、ＮＯＲ論理ゲート、インバータ回路
などの複数個の論理ゲートの組合わせで構成される。組
合わせ回路１６ａは、分岐配線１４ａに接続する８個の
ラッチ回路１８ａにそれぞれ保持されるべき合計８ビッ
トのデータを出力する。組合わせ回路１６ｂは、８個の
ラッチ回路１８ａに保持されたデータを受け、所定の論
理演算を行って６個のラッチ回路１８ｂ、１８ｃにそれ
ぞれ１ビットずつ出力する。組合わせ回路１６ｃは、４
個のラッチ回路１８ｂ、および２個のラッチ回路１８ｃ
に保持されたデータを受け、所定の論理演算を行って８
個のラッチ回路１７ｄにそれぞれ１ビットずつを出力す
る。

【００２９】組合わせ回路１６ｄは、８個のラッチ回路
１７ｄに保持されたデータを受け、所定の論理演算を行
って４個のラッチ回路１７ｅにそれぞれ１ビットずつを
出力する。組合わせ回路１６ｅは、４個のラッチ回路１
７ｅに保持されたデータを受け、所定の論理演算を行っ
て２個のラッチ回路１７ｆにそれぞれ１ビットずつを出
力する。

【００３０】各ラッチ回路１７ａ〜１７ｆは、分岐配線
から与えられるクロック信号の立上り（又は立下り）に
同期して受け取る１ビットのデータをとり込んで保持す
るが、本実施の形態では、分岐配線の一部にゲーテッド
クロックを考慮し、分岐配線線１４ａ、１４ｃ、１４
ｄ、１４ｅ上には、それぞれに接続するラッチ回路への
データ書き込みを許可、禁止を制御する回路（ＮＡＮＤ
論理ゲート１７ａ〜１７ｄ）が挿入されている。

【００３１】ＮＡＮＤ論理ゲート１７ａは、ライトイネ
ーブル信号ＷＥ１がＬレベルのときに限りその出力の論
理をＨレベルに固定するため、８個のラッチ回路１７ａ
への書きこみは行われない。ＮＡＮＤ論理ゲート１７ｂ
は、ライトイネーブル信号ＷＥ２がＬレベルのときに限
りその出力の論理をＨレベルに固定するため、４個のラ
ッチ回路１７ｃへの書きこみは行われない。ＮＡＮＤ論
理ゲート１７ｃは、ライトイネーブル信号ＷＥ３がＬレ
ベルのときに限りその出力の論理をＨレベルに固定する
ため、８個のラッチ回路１７ｄへの書きこみは行われな
い。ＮＡＮＤ論理ゲート１７ｄは、ライトイネーブル信
号ＷＥ４がＬレベルのときに限りその出力の論理をＨレ
ベルに固定するため、４個のラッチ回路１７ａへの書き
こみは行われない。

【００３２】このような書き込み制御を行うＮＡＮＤ論
理ゲートは、全分岐配線１４ａ〜１４ｆのすべてに挿入
される場合もあるし、そのいずれにも挿入されない場合
もある。

【００３３】図に示す半導体集積回路装置は、単一のシ
リコン基板の一主面上に集積して形成される。シリコン
基板の上の層間絶縁膜内にアルミニウム又は銅を主成分
とする複数の配線層が層状に形成され、基幹クロック幹
線１１および中間クロック幹線１３は、その複数の配線
層のうちの第１の配線層で形成され、複数の分割配線１
４ａ〜１４ｆおよびプリドライバ１２を介して基幹クロ
ック幹線１１と中間クロック幹線１３とを接続する配線
は第１の配線層とは異なる第２の配線層で形成される。

【００３４】プリドライバ１２の出力は、シリコン基板
の主面に垂直な方向に延びるビアコンタクト２０を介し
て中間クロック幹線１３の直線部分１３ａの両端の間に
接続される。従って、クロック信号はビアコンタクト２
０から端部Ｂに向かってクロック幹線１３を伝搬し、そ
の伝搬路上に一つの直線部分を方向Ｙの一方の向きから
伝搬するクロック信号を方向Ｙの逆向きに折り返して別
の直線部分へ伝搬させる折り返し部分が２つ存在する。
またクロック信号はビアコンタクト２０から端部Ａに向
かって直線部分１３ａを伝搬する。

【００３５】各分岐配線１４ａ〜１４ｆもまた、ビアコ
ンタクトを介してシリコン基板の主面に垂直な方向に中
間クロック幹線と接続される。

【００３６】分岐配線１４ａ〜１４ｆは、その接続する
ラッチの個数が相違する分岐配線を少なくとも２つ含ん
でいる。よって中間クロック幹線１３上の分岐点からそ
の分岐点に最遠のラッチ回路にクロック信号が到達する
までの時間が分岐配線によって異なる。本実施の形態で
は分岐配線に接続されるラッチ回路の個数と分岐配線の
全配線長とを考慮し、クロックスキューが小さくなるよ
うに各分岐配線の中間クロック幹線１３からの分岐点が
次のように決定されている。

【００３７】直線Ｌ１〜Ｌ６は、分岐配線１４ａ〜１４
ｆ上のそれぞれ点ａ〜ｆを通過する方向Ｘに延びる仮想
上の直線で、点ａ〜ｆは各直線Ｌ１〜Ｌ６が複数の直線
部分１３ａ〜１３ｃのいずれにも交差する位置に存在す
る。各分岐配線１４ａ〜１４ｆの分岐点の候補は、各々
の直線Ｌ１〜Ｌ６が直線部分１３ａ〜１３ｃと交わる３
つの箇所とする。

【００３８】一つの分岐配線に接続するラッチの数が大
きいことが、クロック信号の伝搬遅延を大きくする原因
の一つである。よって、接続されるラッチ回路の数が最
大である分岐配線１４ａ、１４ｄは、プリドライバ１２
の出力から分岐点より最遠に接続されるラッチ回路まで
のクロック信号の到達時間が最短になるように中間クロ
ック幹線１３と接続する。分岐配線１４ａ、１４ｄはプ
リドライバ１２から最も近い直線部分１３ａに接続され
る。直線Ｌ１、Ｌ４のそれぞれと直線部分１３ａとの交
点に、ビアコンタクト２１ａ、２１ｄを設けてその接続
点とする。

【００３９】分岐配線１４ａ、１４ｄは、点ａ、ｄから
方向Ｘに沿って少なくともそれぞれビアコンタクト２１
ａ、２１ｄまで延びてビアコンタクト２１、２１ｄを介
して直線部分１３ａと接続する。分岐配線１４ａ、１４
ｄの各々は直線部分１３ｂ、１３ｃとはコンタクトを介
して接続されず、基板主面に垂直な方向（方向Ｘ、Ｙと
垂直な方向）に絶縁膜を間に挟んで対向して直線部分１
３ｂ、１３ｃと交差する。

【００４０】この分岐点が決定した分岐配線に関するパ
ラメータを用いて、他の分岐配線の分岐点を決定する。
その決定条件は次のとおりである。ある分岐配線におい
て、プリドライバ１２からその分岐点に最近のラッチ回
路にクロック信号が到達する時間を最近到達時間とし、
プリドライバ１２からその分岐点に最遠のラッチ回路に
クロック信号が到達する時間を最遠到達時間とする。

【００４１】最大数のラッチ回路が接続する分岐配線に
おける最近到達時間および最遠到達時間は分岐点が決ま
ったことで算出できる。その最近到達時間および最遠到
達時間をＴ１、Ｔ２（Ｔ１＜Ｔ２）とする。図１のよう
に最大数のラッチ回路が接続される分岐配線が２個以上
（配線１４ａ、１４ｆ）あるときは、これらの分岐配線
のそれぞれ最近到達時間のうち短い方をＴ１とし、これ
らの分岐配線のそれぞれ最遠到達時間のうち長い方をＴ
２とする。

【００４２】この時間Ｔ１、Ｔ２をパラメータとし、最
大数のラッチ回路が接続する分岐配線の他のすべての分
岐配線についての最近到達時間を時間Ｔ１以上とし且つ
最遠到達時間を時間Ｔ２以下とする、という条件を満た
す或いはこの条件に近づけるように、他の分岐配線の分
岐点を決定する（接続するラッチ回路の数が１個の分岐
配線については最近到達時間と最遠到達時間とは等し
い）。

【００４３】本実施の形態にある中間クロック幹線１３
を用いれば、この条件に実現するためのレイアウト設計
は、従来技術に比べて容易になる。まず、最小数のラッ
チ回路の接続する分岐配線１４ｂ、１４ｆは、分岐点を
出発して最遠のラッチ回路にクロック信号が到達する時
間が他の分岐配線より小さいので、図のように、プリド
ライバ１２から最も遠い直線部分１３ｃに接続するとよ
い。直線Ｌ２、Ｌ６のそれぞれと直線部分１３ｃとの交
点にビアコンタクト２１ｂ、２１ｆを設けてその接続点
とする。分岐配線１４ｂ、１４ｆは、点ｂ、ｆから方向
Ｘに沿って少なくともビアコンタクト２１ｂ、２１ｆま
でそれぞれ延び、そのビアコンタクト２１ｂ、２１ｆを
介して直線部分１３ｃと接続する。

【００４４】接続するラッチ回路の数が中間のものであ
る分岐配線１４ｃ、１４ｅは、例えば、プリドライバ１
２から中間の距離にある直線部分１３ｂに接続するとよ
い。直線Ｌ３、Ｌ５のそれぞれと直線部分１３ｂとの交
点にビアコンタクト２１ｃ、２１ｅを設けて分岐点とす
る。分岐配線１４ｃ、１４ｅは、直線部分１３ｃと交差
し、点ｃ、ｅから方向Ｘに沿って少なくともビアコンタ
クト２１ｃ、２１ｅまでそれぞれ延び、そのビアコンタ
クト２１ｃ、２１ｅを介して直線部分１３ｂと接続す
る。分岐配線１４ｃ、１４ｅは直線部分１３ｃとはコン
タクトで接続されず、方向Ｘ、Ｙと垂直な方向に絶縁膜
を間に挟んで対向し直線部分１３ｃと交差する。

【００４５】クロック幹線１３上のビアコンタクト２０
から端部Ｂへ通じる経路においては、ビアコンタクト２
１ｄ、２１ｅ、２１ｃ、２１ｂ、２１ｆの順でにクロッ
ク号が分岐点に早く到達する。

【００４６】ここで、中間クロック幹線１３の配線長
（端Ａから端Ｂまでの配線上の距離）は、接続するラッ
チ回路の数が最大の分岐配線上のメインドライバからそ
の最遠にあるラッチ回路の入力にクロック信号が到達す
る時間に相当する長さ又はそれ以上にするのがよい。つ
まり、プリドライバ１２の出力が端Ａに接続され且つ分
岐配線がクロック幹線１３に接続されていないと仮定し
たときに、端Ａから端Ｂまでクロック信号が到達する時
間が、最大数のラッチ回路が接続する分岐配線上のメイ
ンドライバを出発してその最遠にあるラッチ回路の入力
にクロック信号が到達する時間以上となるようにする。

【００４７】このように、異なる個数のラッチ回路を接
続する２つ以上の分岐配線を含んだ複数の分岐配線１４
ａ〜１４ｆにおいて、接続するラッチ回路の数が多い分
岐配線は、それが少ない分岐配線に比べてクロック幹線
１３での分岐点にクロック信号が到達する時間を早くす
るように、各分岐配線の中間クロック幹線１３への分岐
点を複数の直線部分から決定することにより、クロック
スキューを低減させることができる。本実施の形態のよ
うに、分岐配線が接続するクロック幹線１３が折り返し
配線により構成され、相対向する少なくとも２つの直線
部分の間でクロック信号の伝搬する時間を相違させるこ
とができる。このため、クロックスキューを調整する際
には、分岐配線の分岐点を隣接する他の直線部分に変更
する等の簡単なレイアウト変更で済む。

【００４８】図１に示す中間クロック幹線１３は必要に
応じて、端部Ａ、Ｂの一方又は両方からさらに延びて、
図示しない他のラッチ回路にクロックを分配するクロッ
ク配線が形成されてもよい。また一方クロック幹線１３
において、１つの経路上の折り返し数は２つ、すなわ
ち、相対向する直線部分は３つであるが、これに限定さ
れない。必要に応じて対向する直線部分を２つ、あるい
は４つ以上に変更してもよい。

【００４９】またラッチ回路に限ることなく、分岐配線
の接続する記憶回路はフリップフロップ回路でもよい。

【００５０】実施の形態２．図３は、本発明の実施の形
態２による半導体集積回路装置の構成図である。本実施
の形態では、プリドライバ１２の出力は中間クロック幹
線１３の中央に接続する。すなわち、プリドライバ１２
を中間クロック幹線１３に接続するビアコンタクト２０
から配線上の一方の端Ａまでの距離と、ビアコンタクト
２０から他方の端Ｂまでの距離とを等しくする。クロッ
ク信号は、ビアコンタクト２０から端部Ｂに向かってク
ロック幹線１３を伝搬し、その伝搬路上に一つの直線部
分を方向Ｙの一方の向きから伝搬するクロック信号を方
向Ｙの逆向きに折り返して別の直線部分へ伝搬させる折
り返し部分が１つ存在する。またクロック信号はビアコ
ンタクト２０から端部Ａに向かってもクロック幹線１３
を伝搬し、その伝搬路上に別の折り返し部分が１つ存在
する。

【００５１】そして、クロックスキューを低減するため
に、ビアコンタクトの位置を変更し、分岐配線１４ａ、
１４ｄはそれぞれビアコンタクト２１ａ、２１ｄを介し
て直線部分１３ｂから分岐し、分岐配線１４ｃ、１４ｆ
はそれぞれビアコンタクト２１ｃ、２１ｆを介して直線
部分１３ｃから分岐し、分岐配線１４ｂ、１４ｅはそれ
ぞれビアコンタクト２１ｂ、２１ｅを介して分岐配線１
４ａに接続される。ビアコンタクト２０から端Ａに向か
う経路に沿って、ビアコンタクトが２１ｄ、２１ｅ、２
１ｂの順で形成され、ビアコンタクト２０から端Ｂに向
かう経路に沿って、ビアコンタクトが２１ａ、２１ｃ、
２１ｆの順で形成される。その他の構成については、実
施の形態１と同一である。

【００５２】この実施の形態では、特に、中間クロック
幹線１３とプリドライバ１２とからなるセル（「折り返
しドライバセル」と呼ぶ）が、レイアウト設計のセルラ
イブラリとして予め用意されている。中間クロック幹線
１３の配線長の異なるもの、プリドライバ１２のサイズ
種類の異なるもの、等の複数種類の折り返しドライバセ
ルが用意されている。クロック信号が分配される回路に
応じて、好ましい折り返しドライバセルを選択する。

【００５３】実施の形態２では、実施の形態１と同様の
効果を得るのに加え、中間クロック幹線１３とプリドラ
イバ１２とをセル化することにより、レイアウト設計の
作業時間の短縮が可能になる。セル化する際には、図２
のように、プリドライバ１２の出力を中間クロック幹線
１３の中間点に接続したものが好ましい。しかしこれに
限定されることなく、中間クロック幹線１３の他の部分
にプリドライバを接続してもよい。

【００５４】実施の形態３．図４は本発明の実施の形態
３による半導体集積回路の構成図である。中間クロック
幹線１３は、折り返しが１回のみで相対向して並ぶ２つ
の直線部分１３ｇ、１３ｈを有した折り返し配線であ
る。プリドライ１２の出力はビアコンタクト２０を介し
て直線部分１３ｇの両端の間の１箇所に接続される。ク
ロックスキューが低減するように、分岐配線１４ａ〜１
４ｆは、この２つの直線部分１３ｇ、１３ｈのいずれか
に接続される。分岐配線１４ａ〜１４ｆの分岐点の決定
手法は実施の形態１と同様である。

【００５５】本実施の形態ではたとえば、分岐配線１４
ａ、１４ｄがプリドライバ１２の出力が接続される直線
部分１３ｇにビアコンタクト２１ａ、２１ｄを介して接
続され、その他の分岐配線は直線部分１３ｈにビアコン
タクトを介して接続される。

【００５６】中間クロック幹線１３の折り返し部１３ｊ
と直線部分１３ｈとの間に遅延素子４０が接続されてい
る。遅延素子４０は、直線部分１３ｇ、折り返し部分１
３ｊから伝搬したクロック信号を遅延させて直線部分１
３ｈに供給する。遅延素子４０は例えば直列に接続され
た偶数個のＣＭＯＳインバータ回路で構成される。

【００５７】中間クロック幹線１３の配線長（端Ａから
端Ｂまでの配線上の距離）は、接続するラッチ回路の数
が最大の分岐配線上のメインドライバからその最遠にあ
るラッチ回路の入力にクロック信号が到達する時間に相
当する長さ又はそれ以上にするのがよい。つまり、プリ
ドライバ１２の出力が端Ａに接続され且つ分岐配線がク
ロック幹線１３に接続されていないと仮定したときに、
端Ａから端Ｂまでクロック信号が到達する時間が、最大
数のラッチ回路が接続する分岐配線上のメインドライバ
を出発してその最遠にあるラッチ回路の入力にクロック
信号が到達する時間ｔ以上となるようにする。このとき
遅延素子４０によるクロックの遅延時間は、時間ｔの半
分程度にするのがよい。その他の構成については実施の
形態１と同様である。

【００５８】この実施の形態によると、遅延素子４０を
設けたことにより、中間クロック幹線１３の配線長を小
さくすることができ、折り返し数も減らせる。よって、
レイアウトの縮小化に寄与する。

【００５９】実施の形態４．図５は、本発明の実施の形
態４による半導体集積回路装置である。中間クロック幹
線１３は、第１および第２のクロック幹線５１、５２を
含む。第１のクロック幹線５１は、その直線方向を平行
にして並び各々方向Ｙに延びる直線部分５１ａ〜５１ｃ
と、直線部分５１ａ、５１ｂの一端同士を方向Ｘにつな
ぐ折り返し部５１ｄと、直線部分５１ｂの他端と直線部
分５１ｃの一端とを方向Ｘにつなぐ折り返し部５１ｅと
を有する折り返し配線である。直線部分５１ａ、５１ｃ
の他端がクロック幹線５１の端部Ａ１、Ｂ１となり、ク
ロック幹線５１は端部Ａ１からＢ１へ通じる経路を構成
する。

【００６０】第２のクロック幹線５２は、その直線方向
を平行にして並び方向Ｙに延びる直線部分５２ａ〜５２
ｃと、直線部分５２ａ、５２ｂの一端同士を方向Ｘにつ
なぐ折り返し部５２ｄと、直線部分５２ｂの他端と直線
部分５２ｃの一端とを方向Ｘにつなぐ折り返し部５２ｅ
とを有する折り返し配線である。直線部分５２ａ、５２
ｃの他端が、クロック幹線５１の端部Ａ２、Ｂ２とな
り、クロック幹線５２は端部Ａ２からＢ２へ通じる経路
を構成する。

【００６１】第１および第２のクロック幹線５２は、そ
の経路が並設された状態で２回折り返されて形成されて
おり、６個の直線部分５１ａ〜５１ｃ、５２ａ〜５２ｃ
が方向Ｘに相対向した構成となる。

【００６２】プリドライバ１２の出力はビアコンタクト
２０を介してクロック幹線５１の端部Ａ１に接続され
る。クロック信号は端部Ａ１からクロック幹線５１に沿
って端部Ｂ１まで伝搬し、その間にクロック信号の伝搬
方向方向Ｙの一方の向きから逆向きに折り返す折り返し
部分が２箇所設けられる。

【００６３】本実施の形態の半導体集積回路装置は、プ
リドライバ１２の出力と第２のクロック幹線５２の端部
Ａ２との間に接続された遅延素子６０を備える。遅延素
子６０は、プリドライバ１２から受けるクロック信号を
遅延させて第２のクロック幹線５２の端部Ｂ２に与え
る。遅延素子６０による遅延時間は、クロック信号が第
１のクロック幹線５１上を端部Ａ１からＢ１まで伝搬す
る時間と少なくとも同一とする。よって、クロック信号
はクロック幹線５１の端部Ｂ１に到達した後に端部Ａ２
を出発し、端部Ｂ２までクロック幹線５２上を伝搬す
る。クロック幹線５２上のクロック信号の伝搬路に折り
返し部分が２箇所設けられる。

【００６４】以上により、クロック信号が伝搬する時間
は、直線部分５１ａ、５１ｂ、５１ｃ、５２ａ、５２
ｂ、５２ｃの順で早くなる。

【００６５】クロックスキュー低減のための、分岐配線
１４ａ〜１４ｆの分岐点の決定手法は実施の形態１の場
合と同様である。その結果、例えば、図に示すように、
最大数のラッチ回路を接続する分岐配線１４ａ、１４ｄ
は第１のクロック幹線５１の直線部分５１ａから分岐
し、最小数のラッチ回路を接続する分岐配線１４ｂ、１
４ｆは、第２のクロック幹線５２の直線部分５２ｃ、残
りの分岐配線１４ｃ、１４ｅは、第２のクロック幹線５
２の直線部分５２ａとし、分岐配線１４ａ、１４ｄ、１
４ｃ、１４ｅ、１４ｂ、１４ｆの順にその分岐点にクロ
ック信号が到達する時間が早い。

【００６６】この場合、クロック幹線５１、５２の各々
の配線長は、接続するラッチ回路の数が最大の分岐配線
上のメインドライバからその最遠にあるラッチ回路の入
力にクロック信号が到達する時間に相当する長さの半分
程度又はそれ以上にするのがよい。つまり、端部Ａ１か
ら端部Ｂ１までクロック信号が到達する時間及び端部Ａ
１から端部Ｂ１までクロック信号が到達する時間のいず
れもが、最大数のラッチ回路が接続する分岐配線上のメ
インドライバを出発してその最遠にあるラッチ回路の入
力にクロック信号が到達する時間の半分程度となるよう
にする。その他の構成については実施の形態１と同様で
ある。

【００６７】このように、中間クロック幹線１３は複数
本の折り返し配線を含み、それぞれの折り返し配線の直
線部分が互いに平行に対向するように構成されること
で、分岐配線が接続する分岐点の選択が広がり、より細
やかなクロックスキューの調整ができる。

【００６８】また遅延素子６０は、クロック信号を遅延
させる機能と、第２のクロック幹線５２を駆動するドラ
イバの機能とに兼用される。

【００６９】中間クロック幹線１３は、２本の折り返し
配線を並設して形成したが、それより多い本数の折り返
し配線を並接し、各折り返し配線でクロック信号の伝搬
時間を調整する遅延素子を適宜設けてもよい。またこの
実施の形態では、折り返し配線を配線経路に沿って互い
に並接したが、直線部分が相対向して配列する構成あれ
ばの複数の折り返し配線の配置方法は任意である。たと
えば図２のような一つの折り返し配線を単純に複数個Ｘ
方向に隣接して並べるだけでもよい。

【００７０】実施の形態５．図６は、本発明の実施の形
態５による半導体集積回路装置の構成図である。中間ク
ロック幹線１３は、相対向して配列した２つの直線部分
１３ｋ、１３ｍ、および直線部分１３ｋ、１３ｍのそれ
ぞれ一端をその対向方向に繋ぐ折り返し部１３ｎとを有
する折り返し配線である。直線部分１３ｋ、１３ｍのそ
れぞれ他方端が中間クロック幹線１３の端部Ａ、Ｂとな
る。端部Ａから端部Ｂまでに通じる一つの経路が中間ク
ロック幹線１３に形成される。プリドライ１２の出力は
ビアコンタクト２０を介して直線部分１３ｋの両端の間
の１箇所に接続される。

【００７１】中間クロック幹線１３は経路を１回折り返
しただけのものであるが、これをポリシリコンなどの高
抵抗の材料で形成される。

【００７２】たとえば、ラッチ回路１７ａ〜１７ｆおよ
び組合わせ回路１６ａ〜１６ｅ内の組合わせ回路を構成
する電界効果トランジスタのゲート電極は通常ポリシリ
コンで構成される。中間クロック幹線１３はゲート電極
と同一工程によりポリシリコンにより形成される。一
方、分岐配線１４ａ〜１４ｆは、実施の形態１と同様
に、アルミニウム又は銅を含む同一の配線層により形成
され、中間クロック幹線１３より低抵抗材料である。

【００７３】クロックスキューが低減するように、分岐
配線１４ａ〜１４ｆは、この２つの直線部分１３ｇ、１
３ｈのいずれかに接続される。分岐配線１４ａ〜１４ｆ
の分岐点の決定手法は実施の形態１と同様である。本実
施の形態では、分岐配線１４ａ、１４ｄがプリドライバ
１２の出力が接続される直線部分１３ｇにビアコンタク
ト２１ａ、２１ｄを介して接続され、その他の分岐配線
は直線部分１３ｈにビアコンタクトを介して接続され
る。

【００７４】中間クロック幹線１３の配線長（端Ａから
端Ｂまでの配線上の距離）は、接続するラッチ回路の数
が最大の分岐配線上のメインドライバからその最遠にあ
るラッチ回路の入力にクロック信号が到達する時間に相
当する長さ又はそれ以上にするのがよい。つまり、プリ
ドライバ１２の出力が端Ａに接続され且つ分岐配線がク
ロック幹線１３に接続されていないと仮定したときに、
端Ａから端Ｂまでクロック信号が到達する時間が、最大
数のラッチ回路が接続する分岐配線上のメインドライバ
を出発してその最遠にあるラッチ回路の入力にクロック
信号が到達する時間以上となるようにする。その他の構
成については実施の形態１と同様である。

【００７５】この実施の形態では、折り返し構造をなす
中間クロック幹線１３をたとえば分岐配線１４ａ〜１４
ｆよりも高抵抗材料で構成されることにより、中間クロ
ック幹線１３上におけるクロック信号の伝搬速度が遅く
なる。逆に言えば、中間クロック幹線１３の配線長を短
くすることができるから、レイアウトを縮小することが
できる。

【００７６】実施の形態６．図７は、本発明の実施の形
態６による半導体集積回路装置の構成図である。実施の
形態１と異なるのは、分岐配線１４ａ〜１４ｆの各端部
が中間クロック幹線１３の直線部分１３ａと交差する位
置まで達している点にある。従って、分岐配線１４ａ〜
１４ｆの各々は直線部分１３ａ〜１３ｃのいずれとも、
基板に垂直な方向に間をあけて対向する部分を有する。
たとえば、回路パターンを転写するためのマスクを作成
した後に、クロックスキューの再調整を要するとき、ビ
アコンタクトの位置を変更するのみで調整が行なえる。

【００７７】つまり、全直線部分１３ａ〜１３ｃの上方
には分岐配線１４ａ〜１４ｆが存在する。従ってビアコ
ンタクトの位置を変更する際にビアコンタクトを形成す
るためのマスクパターンのデータを改変するだけでよ
く、分岐配線１４ａ〜１４ｆを形成するためのマスクパ
ターンのデータまで変更する必要がない。これにより、
マスク作成費用が削減できる。

【００７８】この実施の形態のように、分岐配線１４ａ
〜１４ｆを基板主面に垂直な方向に間をあけてすべての
直線部分と対向するように冗長に引き延ばす構成は、実
施の形態２〜４の各々にも適用することができる。たと
えば実施の形態４（図５）であれば、分岐配線１４ａ〜
１４ｆの各々を直線部分５１ｂ、５２ａ、５２ｂ、５１
ｂ、５１ｃ、５２ｃと交差して、直線部分５１ａまで冗
長に延まず。

【００７９】実施の形態７．上記実施の形態１〜５に適
用された本発明を、レイアウト状況に応じて組合わせて
用いても、クロックスキューの低減に効果があることは
明らかである。

【００８０】実施の形態８．図８に本発明の実施の形態
８によるクロック信号を伝搬する配線の生成方法を示す
フローチャート図である。このクロック配線生成方法は
コンピュータ（配線生成装置）がプログラムを実行する
ことにより実現される。配線生成装置は従来のよく知ら
れた自動配置配線装置に組み込まれてもよいし、フルカ
スタムレイアウトエディタに組み込まれてもよい。

【００８１】（ステップＳ１）：レイアウトデータの入
力 レイアウトエディタなどで作成されたレイアウトデータ
が生成装置に入力される。図９が入力されたレイアウト
データによる回路の一例であり、複数本（１７本）の分
岐配線６１〜７７と、これらの分岐配線に接続された複
数のラッチ回路と、複数の組み合わせ回路と、複数本の
分岐配線６１〜７７にそれぞれ挿入された１７個のメイ
ンドライバと、一部の１１本の分岐配線にそれぞれ挿入
された１１個のＮＡＮＤ論理ゲートとがレイアウトされ
た状態を概略的に示したものである。

【００８２】分岐配線６１、６６、６７、７２、７３の
各々には８個のラッチ回路が、分岐配線６３、６４、６
９、７０、７５，７６の各々には４個のラッチ回路が、
残りの分岐配線６２，６５、６８、７１、７４、７７の
各々には２個のラッチ回路が、それぞれ接続されてい
る。これらの分岐配線に基幹クロック幹線上のクロック
信号を分配するための中間クロック幹線が生成される。
クロックスキューが低減されるように、中間クロック幹
線としては、上述の実施の形態１〜６と同様、方向Ｘに
対向させてその直線方向を平行にして配列し各々方向Ｙ
に延びる複数の直線部分を有し、これら直線部分を順々
にその直線方向に沿って順々に経由する一つの経路が形
成される折り返し配線である。

【００８３】（ステップＳ２）：各種情報の設定 レイアウト中のクロックピン名ＣＬＫを指定する。図９
においては、各分岐配線の端部が隣接して方向Ｙに並ん
でおり、各端部にピン名ＣＬＫが付けられる。クロック
ピンが隣接して配置され他のピンと離散的に存在する場
合、折り返し配線の配置領域を指定する。図９において
１７個のクロックピンが隣接して配置されており、図示
しない他のクロックピンとは離れているものとする。従
って１７個のクロックピンに隣接して折り返し配線の配
置領域が設定される。この配置領域の指定がなかったと
きは、クロックピンのピン位置情報から折り返し配線の
配置領域を自動規定する。

【００８４】さらに、折り返し配線をドライブするため
のプリドライバの立上り時間Ｔｒと立下り時間Ｔｆを指
定する。立上り時間Ｔｒはプリドライバが配線をＬレベ
ルからＨレベルへ変化させる時間であり、立下がり時間
Ｔｆはプリドライバが配線をＨレベルからＬレベルへ変
化させる時間である。図１０にここまでのプログラム実
施結果を示す。ステップＳ２の各情報の指定は、集積回
路の設計者が配線生成装置にデータを入力することによ
り行われる。

【００８５】（ステップＳ３）：クロックピンの位置抽
出 ステップＳ２で設定されたクロックピン名よりクロック
のピン位置を、例えば二次元座標により抽出する。

【００８６】（ステップＳ４）：各分岐配線の遅延時間
算出 分岐配線６１〜７７の各々における、クロックピンから
それぞれのメインドライバに最近のラッチ回路にクロッ
ク信号が伝搬する遅延時間Ｔｎと、クロックピンからそ
れぞれのメインドライバに最遠のラッチ回路にクロック
信号が伝搬する遅延時間Ｔｘとを算出する。

【００８７】（ステップＳ５）：最大遅延を有する分岐
配線の抽出 分岐配線６１〜７７のそれぞれ遅延時間Ｔｘを比較し、
そのなかで最大の遅延時間とその最大遅延を有する分岐
配線とを抽出する。

【００８８】（ステップＳ６）：折り返し配線の配線長
の算出 折り返し配線の配線長が、ステップＳ５で抽出した最大
遅延の分岐配線の遅延時間Ｔｘから算出される。その配
線長は、折り返し配線の端から端までクロック信号の伝
搬する時間が最大遅延の分岐配線の遅延時間Ｔｘと等し
い又はそれより大きくなるような長さとする。また折り
返し配線の一定間隔毎に区切った場合のその一定間隔を
クロック信号が伝搬する時間（Ｔａ／ｎに相当し，以下
「配線遅延データ」と称す。Ｔａは折り返し配線の一端
から他端にクロック信号が伝搬する遅延時間、ｎは区切
った数を示す。）を算出する。

【００８９】（ステップＳ７）：折り返し配線の配線位
置、及び折り返し数の算出 大きな遅延時間を有する分岐配線の配置状況を考慮し
て、折り返し配線の個数、折り返し配線の配線位置およ
び折り返し配線の折り返し数を算出する。

【００９０】ステップＳ２で得た各分岐配線の遅延デー
タを基に折り返し配線の数を決定する。その際に大きな
遅延時間を有する分岐配線がどこに分布しているかを判
断してその個数が決定され、その決定した個数に従い１
個または複数個の折り返し配線が生成される。ステップ
Ｓ４で算出した各分岐配線の遅延時間Ｔｘがある定めら
れた値以上かどうかを判断し、遅延時間Ｔｘがその値以
上の分岐配線を抽出する。この抽出された分岐配線を２
つ含むように複数の分岐配線をいくつかのグループにグ
ループ化し、各グループに一つの折り返し配線を設け
る。

【００９１】図１０において、分岐配線６１から７７の
方に数えて、分岐配線６１からどの分岐配線までを一つ
グループとするかを決定する。分岐配線６６は遅延時間
Ｔｘが定められた値以上のもので分岐配線６１から最も
隣接した分岐配線であるとする。分岐配線６１、６６が
一つのグループに含めるべき２つの分岐配線であり、分
岐配線６１〜６６に対して一つの折り返し配線が与えら
れる。

【００９２】次いで分岐配線６７から７７の方に数え
て、分岐配線６７からどの分岐配線までを一つグループ
とするかを決定する。分岐配線６７、７２が定められた
値以上の遅延時間を持つもので且つ分岐配線７２が分岐
配線６７から最も隣接した分岐配線であるとする。分岐
配線６７、７２が一つのグループに含めるべき２つの分
岐配線であり、分岐配線６７〜７２に対して一つの折り
返し配線が与えられる。

【００９３】次いで分岐配線７３から７７の方に数え
て、分岐配線７３からどの分岐配線までを一つグループ
とするかを決定する。分岐配線７３〜７７において、遅
延時間Ｔｘが定められた値以上であるものが分岐配線７
３のみであるとする。このようにグループ化されていな
い残りの分岐配線について、その定められた値数以上の
遅延時間Ｔｘをもつ分岐配線が１個以下のときは、その
残りの分岐配線全部を一つのグループとする。よって、
分岐配線７３〜７７に対して一つの折り返し配線が与え
られる。

【００９４】以上により、図１０の例に対しては３本の
折り返し配線が設けられる。いずれの分岐配線の遅延時
間Ｔｘが定められた値以下であるならば、１個の折り返
し配線を設けるだけにしてもよい。

【００９５】分岐配線のクロックピンの位置データおよ
び配置領域データに基づき、各折り返し配線の配置位置
および折り返し数を決める。各折り返し配線の配線長
は、ステップＳ６で算出された配線長に従う。

【００９６】（ステップＳ８）：折り返し配線の生成 ステップＳ７で決定された配線位置に、算出された配線
長および折り返し数による折り返し配線を生成する。図
１１に、ここまでのプログラム実施結果を示す３つの折
り返し配線Ｋ１〜Ｋ３の各々は２箇所の折り返し数で互
いに並ぶ３個の直線部分を有するものである。分岐配線
６１〜６６は、対応する折り返し配線Ｋ１と接続し、分
岐配線６７〜７２は、対応する折り返し配線Ｋ２と接続
し、分岐配線７３〜７７は、対応する折り返し配線Ｋ３
と接続することになる。

【００９７】（ステップＳ９）：折り返し配線上の各分
岐配線の分岐点（接続点）の算出 ステップＳ４で算出した各分岐配線の遅延時間、ステッ
プＳ３で得たピン位置データを使って分岐配線の折り返
し配線から分岐、接続する分岐点を算出する。この実施
の形態では、各折り返し配線の一方の端から他方の端ま
での長さの中間点にプリドライバの出力からの配線が接
続されるものとする。以下（１）〜（３）に従って分岐
点の算出が行われる。 （１）各折り返し配線の中間点の位置座標とステップＳ
５で抽出された最大遅延の分岐配線のクロックピンの位
置座標から、その両者の距離が最短となる座標位置を算
出し、最大遅延の分岐配線の分岐点を決定する。

【００９８】図１１を参照して、たとえば、分岐配線６
６が最大遅延の分岐配線であるとする。分岐配線６６の
クロックピンから方向Ｘに沿って延びる直線と、分岐配
線６６が属するグループに対応して設けられた折り返し
配線の３つの直線部分との３つの交点から、分岐配線６
６のクロックピンと折り返し配線の中間点との距離が最
小の交点を分岐点として選択する。図１１の示す折り返
し配線上の点Ｘが分岐配線６６の分岐点となる。

【００９９】（２） ステップＳ４で算出した最大遅延
の分岐配線の遅延時間Ｔｎ、Ｔｘの各々に、折り返し配
線の中間点から遅延して最大遅延の分岐配線の分岐点を
介してそのクロックピンに到達するクロック信号の遅延
時間Ｔ０を加える。折り返し配線の中間点から最大遅延
の分岐配線の分岐点に最近のラッチ回路までクロック信
号が到達する時間Ａ＝（（最大遅延の分岐配線のＴｎ）
＋Ｔ０）と、折り返し配線の中間点から最大遅延の分岐
配線の分岐点に最遠のラッチ回路までクロック信号が到
達する時間Ｂ＝（（最大遅延の分岐配線のＴｘ）＋Ｔ
０）とが算出される。

【０１００】（３）最大遅延のものを除いた各分岐配線
におけるクロックピンの位置データと、ステップＳ４で
算出された最大遅延のものを除いた各分岐配線における
遅延時間Ｔｎ、Ｔｘと、上記の時間Ａ、Ｂと、ステップ
Ｓ６で算出された配線遅延データとに基づき、各分岐配
線の分岐点を決定する。

【０１０１】各分岐配線の分岐点は、各クロックピンを
通り方向Ｘに沿って延びる直線と、対応の折り返し配線
の有する３つの直線部分との３つの交点の中から選択さ
れる。具体的に、いずれの分岐配線の分岐点は、対応の
折り返し配線の中間点から分岐配線を介して分岐点に最
近に接続するラッチ回路までクロック信号が到達するま
での遅延時間（最近遅延時間）が時間Ａ以上となり且つ
対応の折り返し配線の中間点から分岐配線を介して分岐
点に最遠に接続するラッチ回路までクロック信号が到達
するまでの遅延時間（最遠遅延時間）が時間Ｂ以下とな
るように選ばれる。

【０１０２】（ステップＳ１０）：ビアコンタクトの生
成 ステップＳ９で決定された分岐配線の分岐点にビアコン
タクトを生成する。 （ステップＳ１１）：分岐配線への接続配線の生成 ビアコンタクトとクロックピンとの間を繋ぐ方向Ｘに沿
った配線を生成し、各分岐配線がビアコンタクトを介し
て対応の折り返し配線と接続される。図１２にここまで
のプログラム実施結果を示す。

【０１０３】（ステップＳ１２）：プリドライバのサイ
ズの算出 ステップＳ９にて算出された各分岐配線における最近遅
延時間、最遠遅延時間、遅延時間Ａ、Ｂと、ステップＳ
２で指定した立上り時間Ｔｒ、立下り時間Ｔｆとによ
り、プリドライバのドライバサイズを算出する。 （ステップＳ１３）：プリドライバの生成 折り返し配線上のプリドライバの接続点（折り返し配線
の中間点）の座標情報に基づき、３つの折り返し配線そ
れぞれに対応して、各々ステップＳ１２で算出されたド
ライバサイズを有する３つのプリドライバを生成する。

【０１０４】（ステップＳ１４）：折り返し配線とプリ
ドライバとの接続 折り返し配線とプリドライバとの接続点にビアコンタク
トを生成する。またプリドライバとビアコンタクトとの
接続配線を生成し、プリドライバと折り返し配線との接
続を行う。図１３に、ここまでのプログラム実施結果を
示す。 （ステップＳ１５）：レイアウトデータの出力 分岐配線にクロック信号を分配する折り返し配線を接続
したレイアウト構成を示すレイアウトデータを出力す
る。また実行結果を装置に備えられたディスプレイに表
示する。

【０１０５】以上のように、分岐配線にクロックを分配
する配線として折り返し配線を形成し、クロック信号が
到達する時間が折り返し配線の複数の直線部分によって
相違することを利用し、各分岐配線の遅延時間を考慮し
て折り返し配線への各分岐配線の分岐点を決定するの
で、分配されるクロック信号のクロックスキューを低減
することができる。

【０１０６】この実施の形態の配線生成方法により実施
の形態２と同様のクロック配線が示自動生成可能であ
る。この配線生成方法を実施の形態１、３〜６のクロッ
ク配線を生成する機能を配線生成装置にもたせることも
可能である。またこの実施の形態のクロック配線の配線
生成方法は、プログラムによる完全自動で実現してもよ
いし、ディスプレイ上のレイアウト図面を見ながら装置
とインタラクティブに設計者が操作するといういわば半
自動的で実現してもよい。

【０１０７】

【発明の効果】以上説明したように、この発明による半
導体集積回路装置、配線生成方法および配線生成装置
と、ある第１の方向に沿って配列し各々は第１の方向と
は垂直な第２の方向に延びる複数の直線部分を含み、そ
の配線上のある点から複数の直線部分をそれぞれの直線
方向に沿って順々に経由してその配線上の別の点に通じ
る経路が形成されるクロック配線を用いることによっ
て、複数の分岐配線に分配されるクロック信号のクロッ
クスキューを低減することが可能となる。

【図面の簡単な説明】

【図１】 従来技術による半導体集積回路装置を示す配
線構成図である。

【図２】 この発明の実施の形態１による半導体集積回
路装置を示す配線構成図である。

【図３】 この発明の実施の形態２による半導体集積回
路装置を示す配線構成図である。

【図４】 この発明の実施の形態３による半導体集積回
路装置を示す配線構成図である。

【図５】 この発明の実施の形態４による半導体集積回
路装置を示す配線構成図である。

【図６】 この発明の実施の形態５による半導体集積回
路装置を示す配線構成図である。

【図７】 この発明の実施の形態６による半導体集積回
路装置を示す配線構成図である。

【図８】 この発明の実施の形態７による配線生成方法
のフローを示すフローチャート図である。

【図９】 図８に示る入力されるレイアウトデータが示
す半導体集積回路装置の配線構成図である。

【図１０】 図８にしめすフローのステップ までで生
成される半導体集積回路装置の配線構成図である。

【図１１】 図８にしめすフローのステップ までで生
成される半導体集積回路装置の配線構成図である。

【図１２】 図８にしめすフローのステップ までで生
成される半導体集積回路装置の配線構成図である。

【図１３】 図８にしめすフローのステップ までで生
成される半導体集積回路装置の配線構成図である。

【符号の説明】

１２…プリドライバ、１３…中間クロック幹線（折り返
し配線）、１４ａ〜１４ｆ、６１〜７７…分岐配線、１
５ａ〜１５ｆ…メインドライバ、１６ａ〜１６ｆ…組合
わせ回路、１８ａ〜１８ｆ…ラッチ回路、２０、２１ａ
〜２１ｆ…ビアコンタクト

フロントページの続き Ｆターム(参考） 5B046 AA08 BA06 5F038 CD06 CD09 CD18 DF01 EZ09 EZ20 5F064 AA01 BB05 BB06 BB07 BB19 CC12 EE02 EE08 EE16 EE22 EE27 EE32 EE33 EE36 EE47 EE54 HH06 HH07 HH12 HH14

Claims (13)

【特許請求の範囲】
1. 【請求項１】 その直線方向を平行にして並ぶ複数の直
   線部分を含み、その配線上のある点から前記複数の直線
   部分をそれぞれの直線方向に沿って順々に経由してその
   配線上の別の点に通じる経路が形成されるクロック配
   線、 クロック信号に同期して動作する複数の記憶回路、およ
   び、 各々前記クロック配線から分岐して前記複数の記憶回路
   のうちの少なくとも一つにクロック信号を供給する複数
   の分岐配線を備え、 前記クロック配線は、その経路上に前記複数の直線部分
   の一つをその直線方向の一方向きで伝搬するクロック信
   号を、該直線方向の逆向きに折り返して前記複数の直線
   部分の別の一つへ伝搬させる部分を少なくとも１つ含
   み、 前記複数の分岐配線は、前記複数の直線部分のうちの第
   １の直線部分と接続する第１の分岐配線と、前記複数の
   直線部分のうちの前記第１の直線部分とは異なる第２の
   直線部分と接続する第２の分岐配線とを含む、半導体集
   積回路装置。
2. 【請求項２】 半導体基板の主表面上に回路が集積して
   形成される半導体集積回路装置であって、 前記第２の分岐配線は前記第１の直線部分と前記半導体
   基板の主表面に垂直な方向で対向して交差する請求項１
   記載の半導体集積回路装置。
3. 【請求項３】 前記クロック配線は、前記経路がその間
   を結ぶ第１の端と第２の端とを有し、 クロック信号が前記クロック配線の第１の端と第２の端
   との中間点に供給される請求項１記載の半導体集積回路
   装置。
4. 【請求項４】 前記複数の直線部分のうちの２つの直線
   部分の一方がその入力に接続され、他方がその出力に接
   続される遅延素子を含む、請求項１記載の半導体集積回
   路装置。
5. 【請求項５】 前記クロック配線は、前記複数の分岐配
   線に比べて高抵抗の材料で形成される、請求項１記載の
   半導体集積回路装置。
6. 【請求項６】 半導体基板の主表面上に回路が集積して
   形成される半導体集積回路装置であって、 前記複数の分岐配線の各々は、前記クロック配線の前記
   複数の直線部分のいずれとも前記半導体基板の主表面に
   垂直な方向に離れて対向し、前記半導体基板の主表面に
   垂直な方向に通じるコンタクトを介して前記複数の直線
   部分のいずれか一つと接続する、請求項１ないし請求項
   ５のいずれか一項記載の半導体集積回路装置。
7. 【請求項７】 その直線方向を平行にして並ぶ複数の第
   １の直線部分を含み、その配線上のある点から前記複数
   の第１の直線部分をそれぞれの直線方向に沿って順々に
   経由してその配線上の別の点に通じる第１の経路が形成
   される第１のクロック配線、 その直線方向を平行にして並ぶ複数の第２の直線部分を
   含み、その配線上のある点から前記複数の第２の直線部
   分をそれぞれの直線方向に沿って順々に経由してその配
   線上の別の点に通じる第２の経路が形成される第２のク
   ロック配線、 その入力が前記第１のクロック配線に接続され、その出
   力が前記第２のクロック配線に接続され、入力する信号
   を遅延して出力する遅延回路、 クロック信号に同期して動作する複数の記憶回路、及
   び、 各々は前記第１および第２のクロック幹線のいずれか一
   方と接続し、前記複数の記憶回路のうちの少なくとも一
   つにクロック信号を供給する複数の分岐配線を備え、 前記第１のクロック配線は、その第１の経路上に前記複
   数の第１の直線部分の一つをその直線方向の一方向きで
   伝搬するクロック信号を、該直線方向の逆向きに折り返
   して前記複数の第１の直線部分の別の一つへ伝搬させる
   部分を少なくとも１つ含み、 前記第２のクロック配線は、その第２の経路上に前記複
   数の第２の直線部分の一つをその直線方向の一方向きで
   伝搬するクロック信号を、該直線方向の逆向きに折り返
   して前記複数の第２の直線部分の別の一つへ伝搬させる
   部分を少なくとも１つ含み、 前記複数の第１の直線部分と前記複数の第２の直線部分
   とは、その直線方向を平行にして配列し、 前記複数の分岐配線は、前記複数の第１および第２の直
   線部分のうちの一つと接続する分岐配線と、前記複数の
   第１および第２の直線部分のうちの別の一つと接続する
   分岐配線とを含む、半導体集積回路装置。
8. 【請求項８】 半導体基板の主表面上に回路が集積して
   形成される半導体集積回路装置であって、 前記複数の分岐配線の各々は、前記クロック配線の前記
   複数の第１および第２の直線部分のいずれとも前記半導
   体基板の主表面に垂直な方向に離れて対向し、前記半導
   体基板の主表面に垂直な方向に通じるコンタクトを介し
   て前記複数の第１の直線部分および前記複数の第２の直
   線部分のいずれか一つと接続する、請求項７記載の半導
   体集積回路装置。
9. 【請求項９】 各々は少なくとも一つの記憶回路と接続
   する複数の分岐配線に接続し、クロック信号を前記複数
   の分岐配線に供給するためのクロック配線を生成する配
   線生成方法であって、 分岐配線上のある点からその点より最遠に接続される記
   憶回路までクロック信号が伝搬する遅延時間を前記複数
   の分岐配線各々について算出する第１のステップと、 前記クロック配線として、その直線方向を平行にして並
   んだ複数の直線部分を含み、該クロック配線上のある点
   から前記複数の直線部分をそれぞれの直線方向に沿って
   順々に経由して該クロック配線上の別の点に通じる経路
   が得られる形状の折り返し配線を１個または複数個生成
   して配置する第２のステップと、 前記複数の分岐配線のそれぞれ遅延時間に基づいて、前
   記複数の分岐配線が前記１個または複数個の折り返し配
   線から分岐する分岐点を算出する第３のステップと含
   む、配線生成方法。
10. 【請求項１０】 前記第２のステップは、算出された前
    記複数の分岐配線のそれぞれ遅延時間から最大の遅延時
    間を抽出し、前記折り返し配線の一端から一端までの配
    線長を算出するステップを含む、請求項９記載の配線生
    成方法。
11. 【請求項１１】 前記第２のステップは、前記第１のス
    テップで算出された遅延時間に基づき、前記生成すべき
    折り返し配線の個数を求めるステップを含む、請求項９
    又は請求項１０記載の配線生成方法。
12. 【請求項１２】 第３のステップは、前記複数の分岐配
    線の各々のある点から前記複数の直線部分が並んだ方向
    に沿って伸びる直線と前記折り返し配線の複数の直線部
    分とそれぞれ交差する点のなかから、各分岐配線が折り
    返し配線から分岐する分岐点を決定する、請求項９ない
    し請求項１１のいずれか一項記載の配線生成方法。
13. 【請求項１３】 プログラムを実行して、請求項９ない
    し請求項１１のいずれか一項記載の配線生成方法に従っ
    て配線を生成する配線生成装置。