JP2003109974A - Carbon nanotube gate field-effect transistor and method of manufacturing the same and fine-pattern formation method - Google Patents
Carbon nanotube gate field-effect transistor and method of manufacturing the same and fine-pattern formation methodInfo
- Publication number
- JP2003109974A JP2003109974A JP2001305566A JP2001305566A JP2003109974A JP 2003109974 A JP2003109974 A JP 2003109974A JP 2001305566 A JP2001305566 A JP 2001305566A JP 2001305566 A JP2001305566 A JP 2001305566A JP 2003109974 A JP2003109974 A JP 2003109974A
- Authority
- JP
- Japan
- Prior art keywords
- gate
- carbon nanotube
- effect transistor
- field effect
- channel
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、トランジスタに関
し、より詳しく言えば、金属的性質を示すカーボンナノ
チューブをゲート材料に用いた電界効果トランジスタに
関する。本発明はまた、カーボンナノチューブをドライ
エッチングのマスク材として利用する微細パターン形成
方法にも関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a transistor, and more particularly, to a field effect transistor using a carbon nanotube having a metallic property as a gate material. The present invention also relates to a fine pattern forming method using carbon nanotubes as a mask material for dry etching.
【０００２】[0002]
【従来の技術】半導体ＬＳＩの高密度化は、構成要素と
なる半導体素子や配線の微細加工技術によって押し進め
られてきた。半導体ＬＳＩの微細加工では、まずリソグ
ラフィ工程でもってパターン化したレジストをマスクに
して、下地をエッチングすることによって行う。そのた
め、解像度とエッチング耐性が共に高いことが、レジス
トに要求される特性である。しかしながら、従来の有機
高分子レジストでは、高分子サイズより小さい１０ｎｍ
級のパターンは解像できず、またドライエッチング耐性
も十分でないため、エッチングには別の膜へのパターン
転写が必要であった。2. Description of the Related Art The densification of semiconductor LSIs has been promoted by the fine processing technology of semiconductor elements and wirings as constituent elements. In fine processing of a semiconductor LSI, first, a resist patterned in a lithography process is used as a mask to etch the base. Therefore, high resolution and high etching resistance are properties required of the resist. However, the conventional organic polymer resist is 10 nm smaller than the polymer size.
Since a high-grade pattern could not be resolved and the dry etching resistance was not sufficient, it was necessary to transfer the pattern to another film for etching.
【０００３】[0003]
【発明が解決しようとする課題】現在、トランジスタの
最も短いゲート長として、電子線露光で作製したＭＯＳ
構造のトランジスタで８ｎｍが報告されている。この場
合、レジストの解像度がほぼ限界に達しているため、形
成されたゲートは寸法の揺らぎが大きくて直線性も悪
く、実用には向かない。一般にゲートの微細化は、トラ
ンジスタ単体の高速・高周波性能向上に最も有効であ
り、それゆえ１０ｎｍあるいはそれ以下の寸法のゲート
加工技術として、レジストの使用に代わる揺らぎの少な
い技術が切望されている。At present, the MOS transistor fabricated by electron beam exposure has the shortest gate length of a transistor.
8 nm has been reported for structured transistors. In this case, since the resolution of the resist has almost reached the limit, the formed gate has large dimensional fluctuation and poor linearity, and is not suitable for practical use. Generally, the miniaturization of the gate is most effective for improving the high-speed and high-frequency performance of the transistor alone. Therefore, as a gate processing technique with a size of 10 nm or less, a technique with less fluctuation, which substitutes for the use of a resist, is desired.
【０００４】高周波トランジスタとして現在最も高い性
能を持つものとして、ＩｎＰ基板上に作られたＨＥＭＴ
（高電子移動度トランジスタ）が知られている。遠藤ら
が報告した現在最高性能のＨＥＭＴは、ゲート長が２５
ｎｍでカットオフ周波数ｆTが約４００ＧＨｚに達して
いる（Ａ．Ｅｎｄｏｈ ｅｔ ａｌ．，ＩＰＲＭ’０
１，ｐｐ４４８−５１（２００１））。一方、高速光通
信ネットワークについては、ＴＤＭ方式で４０Ｇｂｐｓ
の通信速度が開発段階にあるが、将来的には８０、１６
０Ｇｂｐｓの実現が望まれている（図１）。その場合、
光変調系の通信で要求される電子デバイス特性として、
ｆTには一般に通信速度の４〜５倍の周波数が必要であ
ることから、例えば１６０Ｇｂｐｓの通信速度になれ
ば、６４０〜８００ＧＨｚのｆTが必要になると予測さ
れる。電子デバイスのｆTとゲート長との間にはある程
度の相関関係があることが知られており、それをグラフ
化したのが図２であるが、この図においてこれまでに実
現されているゲート長とそれに対応するｆTとの関係
（図中、実線で表示の範囲）を外挿すると、８００ＧＨ
ｚ程度のｆTを得るためにはゲート長は１０ｎｍを下回
らなくてはならないことが分かる。このように、近い将
来の高速通信の要請に応えるためには、ゲートの更なる
微細化が必須と考えられる。A HEMT formed on an InP substrate has the highest performance as a high frequency transistor at present.
(High electron mobility transistor) is known. The highest performance HEMT currently reported by Endo et al. Has a gate length of 25.
The cutoff frequency f T reaches about 400 GHz in nm (A. Endoh et al., IPRM'0.
1, pp 448-51 (2001)). On the other hand, for the high-speed optical communication network, 40 Gbps by the TDM method
Communication speed is in the development stage, but in the future 80, 16
Realization of 0 Gbps is desired (Fig. 1). In that case,
As electronic device characteristics required for optical modulation communication,
Since f T generally requires a frequency 4 to 5 times as high as the communication speed, it is predicted that f T of 640 to 800 GHz will be required at a communication speed of 160 Gbps, for example. It is known that there is a certain degree of correlation between f T and the gate length of an electronic device, and FIG. 2 is a graph showing this correlation. In this figure, the gates realized so far are shown. Extrapolating the relationship between the length and the corresponding f T (range shown by the solid line in the figure), it is 800 GH
It can be seen that the gate length must be less than 10 nm to obtain f T of about z. As described above, further miniaturization of the gate is considered to be essential to meet the demand for high-speed communication in the near future.
【０００５】本発明は、ゲートをこれまで以上に微細化
するという要望に応えようとするものであり、寸法の揺
らぎのない微細ゲートを備えた電界効果トランジスタを
提供することを目的とするものである。そのような微細
ゲートを始めとする微細構造の形成を可能にする微細パ
ターン形成方法を提供することも、本発明の目的であ
る。The present invention seeks to meet the demand for finer gates than ever before, and it is an object of the present invention to provide a field effect transistor having a fine gate with no dimensional fluctuation. is there. It is also an object of the present invention to provide a fine pattern forming method that enables formation of a fine structure including such a fine gate.
【０００６】[0006]
【課題を解決するための手段】本発明の電界効果トラン
ジスタは、微細なゲートの実現を可能にする材料とし
て、金属性のカーボンナノチューブを使用する。具体的
に言えば、本発明の電界効果トランジスタは、キャリ
ヤ、すなわちトランジスタ等の半導体装置において電気
伝導に寄与する電子又は正孔、を供給するソースと、キ
ャリヤを受け取るドレインと、それらの間の電流通路で
あるチャネルの導電率を変化させることによりチャネル
を流れる電流を制御する電流制御電極としてのゲートを
含む電界効果トランジスタであって、当該ゲートが金属
性のカーボンナノチューブで作られていることを特徴と
する電界効果トランジスタである。The field effect transistor of the present invention uses metallic carbon nanotubes as a material that enables the realization of a fine gate. Specifically, the field-effect transistor of the present invention includes a source for supplying carriers, that is, electrons or holes that contribute to electric conduction in a semiconductor device such as a transistor, a drain for receiving carriers, and a current between them. A field-effect transistor including a gate as a current control electrode for controlling a current flowing through a channel by changing the conductivity of the channel, which is characterized in that the gate is made of a metallic carbon nanotube. Is a field effect transistor.
【０００７】本発明の微細パターン形成方法では、カー
ボンナノチューブをエッチングのマスクとして使用する
ことにより、寸法の揺らぎのない微細パターンの形成を
可能にする。具体的には、本発明の微細パターン形成方
法は、下地層上にカーボンナノチューブを配置し、この
カーボンナノチューブをマスクとしてドライエッチング
を施すことにより当該ナノチューブの形状を下地層に転
写し、これにより下地層をパターニングすることを特徴
とする微細パターン形成方法である。In the fine pattern forming method of the present invention, by using carbon nanotubes as an etching mask, it becomes possible to form a fine pattern without dimensional fluctuation. Specifically, in the fine pattern forming method of the present invention, the carbon nanotubes are arranged on the underlayer, and the shape of the nanotubes is transferred to the underlayer by performing dry etching using the carbon nanotubes as a mask. A fine pattern forming method characterized by patterning a formation.
【０００８】[0008]
【発明の実施の形態】本発明では、電界効果トランジス
タのゲートの材料として、あるいはドライエッチングに
よるパターン形成のためのマスク材料として、自己組織
化によるナノ構造体であり炭素元素から構成される円筒
状の構造体であって、一般にカーボンナノチューブとし
て知られるものを使用する。BEST MODE FOR CARRYING OUT THE INVENTION In the present invention, as a material for a gate of a field effect transistor or as a mask material for forming a pattern by dry etching, a nanostructure formed by self-organization and composed of a carbon element is used. Which is generally known as a carbon nanotube.
【０００９】カーボンナノチューブは、その独特の特性
から最近注目を浴びている新しい炭素材料である。カー
ボンナノチューブは、炭素原子どうしがｓｐ２結合と呼
ばれる最も強い結合で６角形状につながって形成された
グラファイトシートを筒状に巻いたチューブ構造をして
いる。チューブの直径は最小０．４ｎｍ、長さは数１０
０μｍに達する。また、カーボンナノチューブは炭素原
子が自己組織的に成長して形成されたナノ構造体である
ため、寸法の揺らぎは極めて少ないという特徴がある。
更に、カーボンナノチューブは、カイラリティの違いに
よって電気伝導度が半導体的なものから金属的なものま
で、幅広く変化することも知られている。金属的な電気
伝導度を持つ金属性カーボンナノチューブの場合、格子
欠陥などがないと、電荷はナノチューブ内で無散乱（バ
リステック）伝導を示し、抵抗はその長さに依存しない
量子抵抗値（６．５Ω）を示すことが知られている。Carbon nanotubes are new carbon materials that have recently been receiving attention due to their unique properties. The carbon nanotube has a tubular structure in which a graphite sheet formed by connecting carbon atoms in a hexagonal shape with the strongest bond called sp2 bond is wound into a tubular shape. The minimum diameter of the tube is 0.4 nm, and the length is several tens.
It reaches 0 μm. In addition, since the carbon nanotube is a nanostructure formed by self-organizing growth of carbon atoms, there is a characteristic that dimensional fluctuation is extremely small.
Furthermore, it is also known that carbon nanotubes have a wide range of electrical conductivity from semiconductor-like to metal-like depending on the chirality. In the case of metallic carbon nanotubes, which have metallic electrical conductivity, if there are no lattice defects, the charge will show non-scattering (ballistic) conduction in the nanotube, and the resistance will not depend on its length. It is known to exhibit 0.5 Ω).
【００１０】カーボンナノチューブの作製には、従来は
アーク放電やレーザーアブレーションが用いられてきた
が、最近の研究でプラズマＣＶＤや熱ＣＶＤによっても
作製可能との報告がある。アーク放電などによる方法は
高純度のナノチューブの生産を可能にする方法ではある
が、半導体装置の製造には不向きである一方、ＣＶＤに
よる方法は、半導体装置への応用にとっての有効なもの
と言える。Conventionally, arc discharge or laser ablation has been used for the production of carbon nanotubes, but recent research has reported that it can be produced by plasma CVD or thermal CVD. Although a method using arc discharge or the like is a method that enables the production of high-purity nanotubes, it is not suitable for manufacturing semiconductor devices, while a method using CVD can be said to be effective for application to semiconductor devices.
【００１１】本発明は、特に１０ｎｍ以下の直径のカー
ボンナノチューブを、トランジスタのゲート電極あるい
はその加工技術に適用することで、寸法揺らぎのない微
細ゲートを備えた電界効果トランジスタを提供するもの
である。カーボンナノチューブをマスクに利用して微細
パターンを形成する加工技術は、トランジスタのゲート
に限らず、半導体装置その他で特に微細なパターンの形
成が求められる場合に適用可能である。The present invention provides a field effect transistor having a fine gate without dimension fluctuation by applying a carbon nanotube having a diameter of 10 nm or less to a gate electrode of a transistor or a processing technique thereof. The processing technique for forming a fine pattern using carbon nanotubes as a mask is applicable not only to the gate of a transistor but also to a semiconductor device or the like in which formation of a fine pattern is required.
【００１２】図３に、本発明による電界効果トランジス
タの第一の態様を示す。比較のために、図４に従来の電
界効果トランジスタを示す。図３及び図４を参照して説
明すると、従来の電界効果トランジスタ（図４）でも本
発明のもの（図３）でも、基板１１はＩｎＰで作られて
おり、その上にＨＥＭＴ（高電子移動度トランジスタ）
用ヘテロ接合構造が形成されている。具体的には、Ｉｎ
ＡｌＡｓバッファー層１２、ＩｎＧａＡｓチャネル層１
３、Ｓｉドナーのδドーピング１４が施されたＩｎＡｌ
Ａｓ電子供給層１５、ＩｎＰキャップ層１６、ｎ+−Ｉ
ｎＧａＡｓオーミック層１７が、ＭＢＥ（分子線エピタ
キシャル成長法）もしくはＭＯＣＶＤ（有機金属化学蒸
着法）によって順次結晶成長されている。ソース２１と
ドレイン２２にはオーム性電極としてＡｕＧｅ／Ｎｉ／
Ａｕが用いられ、約４５０℃の温度で低抵抗化のための
合金化処理が施されている。本発明の電界効果トランジ
スタ（図３）と従来の電界効果トランジスタ（図４）の
違いは、ゲート電極２３（本発明、図３）、２３’（従
来技術、図４）の材料として、後者ではＷＳｉなどが用
いられていたのに対し、前者では金属的性質を持つカー
ボンナノチューブが用いられている点にあり、このゲー
ト電極の構成のための材料の違いを反映して、ゲート電
極２３の形状も両者で異なっている。下記で説明するよ
うに、本発明におけるカーボンナノチューブはトランジ
スタの活性層の部位に配置されて、ゲートのいわゆる
「フィンガー」と呼ばれる部分を構成し、一方、それと
外部との電気的接続用の部分（すなわちゲート電極の引
き出し部）は、これまでのトランジスタと同様に形成さ
れ、従ってこれまでのものと同様の形状を持つ。そのた
め、本発明のトランジスタを示す図３のゲート２３は、
その後方でそのようなゲート電極引き出し部（図中、想
像線で表示されている）に接続している。ソース２１、
ドレイン２２、ゲート２３、２３’以外の部分の表面
は、表面パッシベーション膜としてＳｉＯ2の絶縁膜コ
ーティング２５、２６が施されている。FIG. 3 shows a first embodiment of the field effect transistor according to the present invention. For comparison, a conventional field effect transistor is shown in FIG. Referring to FIGS. 3 and 4, in both the conventional field effect transistor (FIG. 4) and the present invention (FIG. 3), the substrate 11 is made of InP, and a HEMT (high electron transfer) is formed on the substrate 11. Degree transistor)
A heterojunction structure is formed. Specifically, In
AlAs buffer layer 12, InGaAs channel layer 1
3. InAl with δ-doping 14 of Si donor
As electron supply layer 15, InP cap layer 16, n + -I
The nGaAs ohmic layer 17 is sequentially crystal-grown by MBE (molecular beam epitaxial growth method) or MOCVD (metalorganic chemical vapor deposition method). AuGe / Ni / is used as an ohmic electrode for the source 21 and the drain 22.
Au is used and is alloyed at a temperature of about 450 ° C. to reduce the resistance. The difference between the field effect transistor of the present invention (FIG. 3) and the conventional field effect transistor (FIG. 4) is that the material for the gate electrodes 23 (present invention, FIG. 3) and 23 ′ (prior art, FIG. 4) is Whereas WSi and the like were used, in the former, carbon nanotubes having metallic properties are used, and the shape of the gate electrode 23 is reflected by reflecting the difference in the materials for the construction of the gate electrode. Is also different in both. As will be described below, the carbon nanotubes of the present invention are arranged at the site of the active layer of the transistor to form the so-called "fingers" of the gate, while the parts for electrical connection with the outside ( That is, the gate electrode lead-out portion) is formed in the same manner as the conventional transistor, and therefore has the same shape as the conventional one. Therefore, the gate 23 of FIG. 3 showing the transistor of the present invention is
Later on, it is connected to such a gate electrode lead-out portion (indicated by an imaginary line in the figure). Source 21,
The surface of the portion other than the drain 22 and the gates 23 and 23 'is provided with insulating film coatings 25 and 26 of SiO 2 as a surface passivation film.
【００１３】従来の電界効果トランジスタにおけるゲー
ト電極２３’は、次にようにして製作される。図５
（ａ）は、先に言及した種々の層１２、１３、１５、１
６、１７を形成したＩｎＰ基板１１にソース２１、ドレ
イン２２、ＳｉＯ2膜２５を設けたところを示してい
る。次に、図５（ｂ）に示したように、この基板表面に
レジストパターン３１を形成し、これをマスクにＳｉＯ
2膜２５とｎ+−ＩｎＧａＡｓ層１７をエッチングして、
ゲート作製用の開口部３２を形成する。レジストパター
ン３１を除去してから、基板全面にＳｉＯ2膜２６を形
成する（図５（ｃ））。次に、図６（ａ）に示したよう
に、ゲート作製用のレジストパターン３４を形成し、こ
れをマスクにＳｉＯ2膜２６をエッチングして、開口３
５を形成する。レジストパターン３４を除去してから、
図６（ｂ）に示したようにＳｉＯ2膜２６の一部が露出
するように別のレジストパターン３６を形成し、これと
露出しているＳｉＯ2膜２６とをマスクにＩｎＰ層１６
をエッチングして、穴３７を形成する。次いで、ゲート
電極材料を堆積し、リフトオフ法を利用して図７に示し
たようにゲート電極２３’を形成する。続いて、ＳｉＯ
2膜２６の一部を除去してソース２１、ドレイン２２を
部分的に露出させて、図４で説明した従来技術による電
界効果トランジスタが得られる。このように、従来の電
界効果トランジスタのゲート電極２３’の作製にはリソ
グラフィ技術とリフトオフ法が用いられており、実用的
なゲート電極としては、最小で２５ｎｍのものまでしか
できていない。The gate electrode 23 'in the conventional field effect transistor is manufactured as follows. Figure 5
(A) shows the various layers 12, 13, 15, 1 mentioned above
It is shown that the source 21, the drain 22 and the SiO 2 film 25 are provided on the InP substrate 11 on which 6 and 17 are formed. Next, as shown in FIG. 5B, a resist pattern 31 is formed on the surface of the substrate, and the resist pattern 31 is used as a mask for SiO
2 The film 25 and the n + -InGaAs layer 17 are etched,
An opening 32 for forming a gate is formed. After removing the resist pattern 31, the SiO 2 film 26 is formed on the entire surface of the substrate (FIG. 5C). Next, as shown in FIG. 6A, a resist pattern 34 for forming a gate is formed, and the SiO 2 film 26 is etched using this as a mask to form the opening 3
5 is formed. After removing the resist pattern 34,
As shown in FIG. 6B, another resist pattern 36 is formed so that a part of the SiO 2 film 26 is exposed, and the InP layer 16 is formed using this and the exposed SiO 2 film 26 as a mask.
Are etched to form holes 37. Next, a gate electrode material is deposited and a lift-off method is used to form a gate electrode 23 'as shown in FIG. Then, SiO
The source 21 and the drain 22 are partially exposed by removing a part of the second film 26 to obtain the field effect transistor according to the conventional technique described with reference to FIG. As described above, the lithography technique and the lift-off method are used to manufacture the gate electrode 23 ′ of the conventional field effect transistor, and a practical gate electrode having a minimum thickness of 25 nm can be formed.
【００１４】図８は、従来の電界効果トランジスタの模
式上面図である。この図、及び以下で参照するトランジ
スタの同様の上面図においては、トランジスタの基本的
構成要素であるソース、ドレイン、ゲート、及び活性領
域（図中、その位置を４０で表示する）を、模式的に示
すことにする。FIG. 8 is a schematic top view of a conventional field effect transistor. In this figure and in similar top views of the transistors referred to below, the basic components of the transistor, the source, drain, gate, and active region (the position of which is indicated by 40 in the figure), are shown schematically. Will be shown in.
【００１５】図７は、図８のＡ−Ａ線断面に相当してお
り、図６（ｂ）に示したＳｉＯ2膜２６とその下のＩｎ
Ｐ層１６に設けられた穴３７の部分（この部分に、トラ
ンジスタの電流制御用ゲート電極が位置している）は、
図８では３７ｘで示した部分に相当しており、図から明
らかなようにこの部分は電界効果トランジスタの活性層
４０を横断するように形成されている。図８において、
この部分３７ｘの存在しない領域（図中の想像線３９よ
り上方の領域）の部分２３ａ’はゲート電極の引き出し
部に相当している。FIG. 7 corresponds to a cross section taken along the line AA of FIG. 8, and shows the SiO 2 film 26 shown in FIG.
The portion of the hole 37 provided in the P layer 16 (where the current control gate electrode of the transistor is located) is
In FIG. 8, it corresponds to the portion indicated by 37x, and as is clear from this figure, this portion is formed so as to cross the active layer 40 of the field effect transistor. In FIG.
A portion 23a 'in a region where the portion 37x does not exist (a region above the imaginary line 39 in the drawing) corresponds to the lead-out portion of the gate electrode.
【００１６】図３で説明した本発明の電界効果トランジ
スタの特徴であるゲート部分を取り出して、図９の斜視
図に示す。ゲート２３は、ＳｉＯ2膜２６の開口３５
（図６（ａ））とその下のＩｎＰ層１６に形成した穴３
７（図６（ｂ））に相当するところに位置するカーボン
ナノチューブ（簡単にするため、この図及び以下で参照
する図では円筒状として示す）から構成されている。こ
のカーボンナノチューブの一方の先端は、先に説明した
従来技術のトランジスタのゲート２３’の引き出し部２
３ａ’の作製と同様のやり方で形成されたゲート電極引
き出し部２３ａに接続している。このように、ゲート金
属に相当するカーボンナノチューブは、ゲート電極引き
出し部２３ａの根元から伸び出した構造となっている。The gate portion, which is the feature of the field effect transistor of the present invention described in FIG. 3, is taken out and shown in the perspective view of FIG. The gate 23 has an opening 35 in the SiO 2 film 26.
(FIG. 6A) and the holes 3 formed in the InP layer 16 thereunder
7 (FIG. 6 (b)) located at a position corresponding to 7 (FIG. 6 (b)) (for simplicity, shown as a cylindrical shape in this figure and the figures referred to below). One end of the carbon nanotube is connected to the lead-out portion 2 of the gate 23 'of the prior art transistor described above.
It is connected to the gate electrode lead-out portion 23a formed in the same manner as the fabrication of 3a '. As described above, the carbon nanotube corresponding to the gate metal has a structure extending from the root of the gate electrode lead portion 23a.
【００１７】図３に示した本発明の態様の電界効果トラ
ンジスタの製造を、図１０（ａ）、１０（ｂ）及び図１
１を参照して説明する。先に図５（ａ）〜（ｃ）、図６
（ａ）、（ｂ）及び図７を参照して説明した方法と同じ
やり方によりゲート電極を形成してから、カーボンナノ
チューブのゲート２３（「ゲートフィンガー」とも呼ば
れる）（図９）を形成しようとする領域のゲート金属を
パターニングにより取り除いてゲート電極引き出し部２
３ａを残し、次いでそれに用いたレジスト（図示せず）
を除去する（図１０（ａ））。図１０（ａ）に４１で示
された溝は、図６（ｂ）の穴３７に相当するものであ
り、カーボンナノチューブのゲートはこの溝内に形成さ
れる。次に、図１０（ｂ）に示したように別のレジスト
パターン４３を形成し、ゲート電極引き出し部２３ａの
根元に連絡するその開口部４４にカーボンナノチューブ
作製の触媒となるＮｉ、ＣｏあるいはＦｅなどの遷移金
属微粒子、あるいはそのような遷移金属の合金の微粒子
を堆積させる。レジストパターン４３を除去し、そして
図１１に示したように、堆積させた遷移金属触媒４５を
使用するＣＶＤ法によりゲートフィンガーとなるカーボ
ンナノチューブ４６を方向制御して成長させる。この成
長方向の制御は、カーボンナノチューブを成長させよう
とする方向に電界を印加しながら熱ＣＶＤ成長させるこ
とで達成できる。ここで使用する電界は直流電界であ
る。The fabrication of the field effect transistor of the embodiment of the present invention shown in FIG. 3 will be described with reference to FIGS. 10 (a), 10 (b) and FIG.
This will be described with reference to FIG. First, FIGS. 5A to 5C and FIG.
After forming the gate electrode in the same manner as described with reference to (a), (b) and FIG. 7, the carbon nanotube gate 23 (also called “gate finger”) (FIG. 9) is to be formed. The gate electrode lead-out portion 2
3a is left, and then the resist used for it (not shown)
Are removed (FIG. 10A). The groove indicated by 41 in FIG. 10A corresponds to the hole 37 in FIG. 6B, and the gate of the carbon nanotube is formed in this groove. Next, as shown in FIG. 10B, another resist pattern 43 is formed, and Ni, Co, Fe or the like, which serves as a catalyst for producing carbon nanotubes, is formed in the opening 44 communicating with the root of the gate electrode lead-out portion 23a. Of the transition metal fine particles or fine particles of an alloy of such a transition metal are deposited. The resist pattern 43 is removed, and as shown in FIG. 11, the carbon nanotubes 46 serving as gate fingers are directionally grown by the CVD method using the deposited transition metal catalyst 45. This control of the growth direction can be achieved by performing thermal CVD growth while applying an electric field in the direction in which the carbon nanotubes are to be grown. The electric field used here is a DC electric field.
【００１８】ゲートフィンガーのカーボンナノチューブ
を成長させるもう一つの方法を、図１２（ａ）と（ｂ）
を参照して説明する。図１２（ａ）に示したように、先
に説明したのと同様のやり方でＳｉＯ2膜２６とその下
のＩｎＰ層１６（図３）に形成した、カーボンナノチュ
ーブを成長させるための溝５１を作り、この溝５１の両
端に遷移金属触媒５２を堆積させ、そして電界を印加し
ながらＣＶＤ法でカーボンナノチューブ５３を成長させ
る。この場合には、交流電界を使用することで、カーボ
ンナノチューブ５３は溝５１の両端を起点として双方か
ら溝５１の中央に向かって成長し、最終的に中央で接続
して１本のチューブ５４になる（図１２（ｂ））。Another method for growing the carbon nanotubes of the gate finger is shown in FIGS. 12 (a) and 12 (b).
Will be described with reference to. As shown in FIG. 12A, a groove 51 for growing a carbon nanotube is formed in the SiO 2 film 26 and the underlying InP layer 16 (FIG. 3) in the same manner as described above. The transition metal catalyst 52 is deposited on both ends of the groove 51, and the carbon nanotubes 53 are grown by the CVD method while applying an electric field. In this case, by using an alternating electric field, the carbon nanotubes 53 grow from both ends of the groove 51 toward the center of the groove 51, and finally connect at the center to form one tube 54. (FIG. 12B).
【００１９】本発明の電界効果トランジスタのもう一つ
の態様では、半導体基板上に形成したＶ型の溝に収容さ
れたカーボンナノチューブをゲートとして使用する。こ
の場合は、半導体基板に設けたＶ型の溝の中でカーボン
ナノチューブを成長することで、カーボンナノチューブ
の位置及び方向制御性を高めることができる。ＩｎＰ基
板を用い、絶縁膜をマスクにＨＣｌガスによってこの基
板をエッチングすることで、面方位の違いによる高選択
エッチングが可能であり、ナノメートル級の尖った溝の
形成が可能である。更に、炭素が例えばＮｉのような金
属によってメッキできることを利用して、カーボンナノ
チューブの存在するＶ型溝内にそのような金属を埋め込
み、ゲートの低抵抗化を図ることができる。In another aspect of the field effect transistor of the present invention, carbon nanotubes housed in V-shaped grooves formed on a semiconductor substrate are used as gates. In this case, the position and direction controllability of the carbon nanotubes can be enhanced by growing the carbon nanotubes in the V-shaped groove provided in the semiconductor substrate. By using an InP substrate and etching this substrate with HCl gas using an insulating film as a mask, highly selective etching due to a difference in plane orientation is possible, and a nanometer-class sharp groove can be formed. Further, by utilizing the fact that carbon can be plated with a metal such as Ni, it is possible to embed such a metal in the V-shaped groove in which the carbon nanotubes are present to achieve a low resistance of the gate.
【００２０】この態様を図面を参照して説明することに
する。まず、先に図５（ａ）〜（ｃ）、図６（ａ）を参
照して説明したやり方で、ソース２１、ドレイン２２、
及び絶縁膜２６を備え、ＳｉＯ2の絶縁膜２６に開口３
５（図６（ａ））を設けた基板を用意する。次に、図１
３（ａ）に示したように、ゲート作製用のレジストパタ
ーン６１を形成し、そしてＨＣｌガスを使ってＩｎＰ層
１６を高温でドライエッチングする。このときのエッチ
ングマスクは、レジストパターン６１でなく、その開口
部に露出しているＳｉＯ2絶縁膜２６である。また、こ
の絶縁膜２６の開口パターンの長手方向（後にカーボン
ナノチューブを成長させる方向）は、予めＩｎＰ層１６
の（１１０）方向に合わせておく。ＩｎＰ層１６をこの
ように高温でドライエッチングすると、断面がＶ字型
で、Ｖ字の底が非常に尖った溝を自動的に形成できるこ
と、またこのＶ字型の溝の側面にはＩｎＰ結晶の（１１
１）Ｂ面が現れることが分かった。This aspect will be described with reference to the drawings. First, the source 21, the drain 22, and the source 21 are formed by the method described above with reference to FIGS. 5A to 5C and 6A.
And the insulating film 26, and the opening 3 is formed in the insulating film 26 of SiO 2.
A substrate provided with 5 (FIG. 6A) is prepared. Next, FIG.
As shown in FIG. 3A, a resist pattern 61 for forming a gate is formed, and the InP layer 16 is dry-etched at a high temperature using HCl gas. The etching mask at this time is not the resist pattern 61 but the SiO 2 insulating film 26 exposed in the opening. In addition, in the longitudinal direction of the opening pattern of the insulating film 26 (the direction in which the carbon nanotubes will be grown later), the InP layer 16 is previously formed.
(110) direction. When the InP layer 16 is dry-etched at such a high temperature, it is possible to automatically form a groove having a V-shaped cross section and a very V-shaped bottom, and the InP crystal is formed on the side surface of the V-shaped groove. Of (11
1) It was found that the B side appeared.
【００２１】続いて、ＩｎＰの成長原料ガス（トリメチ
ルインジウム、ホスフィン等）を供給してＩｎＰのＭＯ
ＣＶＤを行うと、Ｖ型溝の側壁の（１１１）Ｂ面には結
晶成長せず、溝の底の部分にだけ選択的に成長して尖っ
た底を埋めることができる。こうして形成されるＶ型溝
の底面の幅ＷLは、図１７に示したように、成長温度で
制御することができる。この技術を利用して、後にカー
ボンナノチューブをＶ型溝の底面に安定に成長させるの
に必要な底面の幅を持った溝６２（図１３（ｂ））を得
ることができる。Then, a growth source gas of InP (trimethylindium, phosphine, etc.) is supplied to supply MO of InP.
When CVD is performed, crystal growth does not occur on the (111) B plane of the side wall of the V-shaped groove, and only the bottom portion of the groove can be selectively grown to fill the sharp bottom. The bottom width W L of the V-shaped groove thus formed can be controlled by the growth temperature, as shown in FIG. By using this technique, it is possible to obtain a groove 62 (FIG. 13B) having a width of the bottom surface necessary for stably growing carbon nanotubes on the bottom surface of the V-shaped groove later.
【００２２】ＩｎＰ層１６に所定のＶ型溝６２（図１３
（ｂ））を形成後、レジストパターン６１をマスクにゲ
ート金属材料を堆積し、リフトオフ法を利用して、図７
を参照して説明したようにゲート６３を形成する。続い
て、ＳｉＯ2膜２６の一部をエッチングにより除去して
ソース２１、ドレイン２２を部分的に露出させる。次
に、先に図１０（ａ）、（ｂ）を参照して説明した事例
ではカーボンナノチューブを成長させる溝４１の断面が
矩形であったが、ここではＶ型溝６２（図１３（ｂ））
であることを除き、先の事例と同じようにして、Ｎｉ金
属触媒６６を使用しＶ型溝６２内にカーボンナノチュー
ブ６７を成長させる（図１４）。Ｎｉ金属触媒６６を用
意する前に、ゲート電極引き出し部６３ａ（図１４）と
なる部分を残してゲート金属を除去しておく。このとき
のカーボンナノチューブの成長方向の制御性は、印加さ
れた電界の作用に加えて、Ｖ型溝内をそれに沿って成長
することで、一層高められる。A predetermined V-shaped groove 62 (see FIG. 13) is formed in the InP layer 16.
After (b)) is formed, a gate metal material is deposited using the resist pattern 61 as a mask and a lift-off method is used to form the gate metal material shown in FIG.
The gate 63 is formed as described with reference to FIG. Then, a part of the SiO 2 film 26 is removed by etching to partially expose the source 21 and the drain 22. Next, in the case described above with reference to FIGS. 10A and 10B, the cross section of the groove 41 for growing the carbon nanotube is rectangular, but here, the V-shaped groove 62 (FIG. 13B) is used. )
In the same manner as in the previous case except that, the carbon nanotube 67 is grown in the V-shaped groove 62 using the Ni metal catalyst 66 (FIG. 14). Before preparing the Ni metal catalyst 66, the gate metal is removed leaving a portion to be the gate electrode lead portion 63a (FIG. 14). The controllability of the growth direction of the carbon nanotubes at this time is further enhanced by growing along the inside of the V-shaped groove in addition to the action of the applied electric field.
【００２３】図１５は、図１４のＢ−Ｂ断面に相当して
おり、そしてこの図においてはカーボンナノチューブ６
７の存在するＶ型溝内に後にＮｉ金属を埋め込むメッキ
の際のマスクとなるレジストパターン６８が示されてい
る。このレジストパターン６８をマスクにＮｉ電解メッ
キを行い、図１６に示したようにＶ型溝内にＮｉ金属６
９を埋め込み、その後レジストパターン６８を除去す
る。FIG. 15 corresponds to the BB cross section of FIG. 14, and in this figure the carbon nanotubes 6
7, there is shown a resist pattern 68 which serves as a mask in the plating for filling Ni metal into the V-shaped groove in which 7 is present. Ni electroplating is performed using this resist pattern 68 as a mask, and as shown in FIG.
9 is buried, and then the resist pattern 68 is removed.
【００２４】本発明で使用するカーボンナノチューブの
最小直径は０．４ｎｍであるから、本発明によって、将
来の高速・高周波トランジスタに不可欠である１０ｎｍ
以下のゲート長が実現可能になる。Since the minimum diameter of the carbon nanotubes used in the present invention is 0.4 nm, the present invention provides 10 nm which is indispensable for future high-speed and high-frequency transistors.
The following gate lengths can be realized.
【００２５】このように直径の小さなカーボンナノチュ
ーブをトランジスタのゲート自体として利用するのでな
く、ゲートの作製におけるマスクとして利用することも
可能であり、それによってもやはり１０ｎｍ以下のゲー
ト長の実現か可能になる。従来のようにレジストパター
ンをマスクに微細ゲートを製作した場合には、レジスト
パターン自体の寸法上の揺らぎが大きいため、そのよう
な微細パターンを満足に得ることはできない。その一方
で、エッチングによるマスクパターンの下地層への転写
に伴う揺らぎは、現在でもそれほど大きくはない。そこ
で、寸法あるいは形状の揺らぎの極めて小さいカーボン
ナノチューブをマスクとして利用すれば、それに応じて
寸法あるいは形状の揺らぎの極めて小さい微細ゲートを
得ることができる。カーボンナノチューブをマスクにゲ
ートを作製するためには、まず半導体基板上あるいはゲ
ート絶縁膜上にゲート金属膜を成長した後フッ素系のガ
ス、例えばＳＦ6、ＣＦ4などでゲート金属膜をドライエ
ッチングし、それから酸素系ドライエッチガスを使って
カーボンナノチューブのマスクを除去する。As described above, the carbon nanotube having a small diameter can be used not as the gate itself of the transistor but also as a mask in the fabrication of the gate, which also makes it possible to realize a gate length of 10 nm or less. Become. When a fine gate is manufactured using a resist pattern as a mask as in the prior art, such a fine pattern cannot be satisfactorily obtained because the dimensional fluctuation of the resist pattern itself is large. On the other hand, the fluctuation caused by the transfer of the mask pattern to the underlayer by etching is not so large even now. Therefore, if carbon nanotubes having extremely small fluctuations in size or shape are used as a mask, a fine gate with extremely small fluctuations in size or shape can be obtained accordingly. In order to form a gate by using carbon nanotubes as a mask, first, a gate metal film is grown on a semiconductor substrate or a gate insulating film, and then the gate metal film is dry-etched with a fluorine-based gas such as SF 6 or CF 4. Then, the carbon nanotube mask is removed using an oxygen-based dry etch gas.
【００２６】以下、本発明によりカーボンナノチューブ
をマスクとする電界効果トランジスタの作製を図面を参
照して説明する。まず、先に図５（ａ）〜（ｃ）、図６
（ａ）〜（ｂ）を参照して説明したやり方で、ソース２
１、ドレイン２２、及び絶縁膜２６を備え、絶縁膜２６
とその下のＩｎＰ層１６にゲート金属用の穴３７（図６
（ｂ））を設けた基板を用意する。次に、図１８（ａ）
に示したように、ゲート金属層８１を形成し、その上に
カーボンナノチューブ成長用のＮｉ触媒８２を用意す
る。続いて、直流電界を印加しながら熱ＣＶＤを行い、
カーボンナノチューブ８３を成長させる（図１８
（ｂ））。得られたカーボンナノチューブ８３をマスク
に、例えばＳＦ6を使ってゲート金属層８１をドライエ
ッチングし、そして酸素ドライエッチングによりカーボ
ンナノチューブを除去して、金属から形成された微細パ
ターンのゲート８４を得る（図１９（ａ））。次いで、
ゲート８４の一端にゲートの引き出し部８５を形成する
（図１９（ｂ））。Fabrication of a field effect transistor using carbon nanotubes as a mask according to the present invention will be described below with reference to the drawings. First, FIGS. 5A to 5C and FIG.
In the method described with reference to (a) and (b), the source 2
1, the drain 22, and the insulating film 26, and the insulating film 26
And a hole 37 (FIG. 6) for the gate metal in the InP layer 16 thereunder.
A substrate provided with (b)) is prepared. Next, FIG. 18 (a)
As shown in, a gate metal layer 81 is formed, and a Ni catalyst 82 for growing carbon nanotubes is prepared on the gate metal layer 81. Subsequently, thermal CVD is performed while applying a DC electric field,
Growth of carbon nanotubes 83 (FIG. 18)
(B)). Using the obtained carbon nanotubes 83 as a mask, the gate metal layer 81 is dry-etched by using, for example, SF 6 , and the carbon nanotubes are removed by oxygen dry etching to obtain a gate 84 having a fine pattern formed of metal ( FIG. 19A). Then
A gate lead portion 85 is formed at one end of the gate 84 (FIG. 19B).
【００２７】この方法を駆使し、１０ｎｍ以下でもレジ
ストによるリソグラフィの場合に問題となる寸法ゆらぎ
を回避し、高速・高周波トランジスタを実現できる。By making full use of this method, it is possible to realize a high-speed / high-frequency transistor even when the thickness is 10 nm or less, which avoids the dimensional fluctuation which is a problem in lithography by a resist.
【００２８】ここでは、ＨＥＭＴを例に本発明を説明し
ているが、本発明がそれ以外の種々のトランジスタに適
用可能なことは言うまでもない。一例を挙げれば、カー
ボンナノチューブのゲートを採用した本発明の電界効果
トランジスタでは、ゲートの数は一つに限らず、複数で
あってもよい。ゲートとなるカーボンナノチューブの成
長は、上述の説明で言及している熱ＣＶＤのほかに、プ
ラズマＣＶＤで行うことも可能である。熱ＣＶＤの場
合、触媒は成長の起点に残存するのに対し、プラズマＣ
ＶＤの場合、触媒は成長するチューブの先端に位置し、
チューブの成長とともに移動していく。また、カーボン
ナノチューブをマスクに微細パターンを形成する方法
が、ゲートの作製のみならず、例えばＳｉＯ2絶縁膜の
パターニングなどにも応用できることは容易に理解され
る。いずれの場合も、マスクであるカーボンナノチュー
ブとパターニングしようとする材料に応じて、適当なエ
ッチングガスを選べばよい。例えば、金属膜のエッチン
グにはＳＦ6、ＣＦ4など、シリコン酸化膜用にはＣＨＦ
3などを使用することができる。Although the present invention has been described here by taking the HEMT as an example, it goes without saying that the present invention can be applied to various other transistors. As an example, in the field-effect transistor of the present invention that employs a carbon nanotube gate, the number of gates is not limited to one, and may be plural. The growth of the carbon nanotube serving as the gate can be performed by plasma CVD in addition to the thermal CVD referred to in the above description. In the case of thermal CVD, while the catalyst remains at the starting point of growth, plasma C
In the case of VD, the catalyst is located at the tip of the growing tube,
It moves as the tube grows. Further, it is easily understood that the method of forming a fine pattern using carbon nanotubes as a mask can be applied not only to the fabrication of a gate but also to, for example, patterning of a SiO 2 insulating film. In either case, an appropriate etching gas may be selected according to the carbon nanotubes used as the mask and the material to be patterned. For example, SF 6 and CF 4 are used for etching a metal film, and CHF is used for a silicon oxide film.
3 and so on can be used.
【００２９】本発明は以上説明したとおりであるが、そ
の特徴を種々の態様とともに付記すれば、次のとおりで
ある。
（付記１）キャリヤを供給するソースと、キャリヤを受
け取るドレインと、それらの間の電流通路であるチャネ
ルの導電率を変化させることによりチャネルを流れる電
流を制御する電流制御電極としてのゲートを含む電界効
果トランジスタであって、当該ゲートが金属性のカーボ
ンナノチューブで作られていることを特徴とする電界効
果トランジスタ。
（付記２）前記カーボンナノチューブのゲートが金属材
料のゲート引き出し部に接続している、付記１記載の電
界効果トランジスタ。
（付記３）前記ゲート引き出し部がリソグラフィ技術に
より製作されている、付記２記載の電界効果トランジス
タ。
（付記４）前記カーボンナノチューブのゲートと前記金
属材料のゲート引き出し部とが、当該カーボンナノチュ
ーブのＣＶＤ成長のための触媒金属を介して接続されて
いる、付記２又は３記載の電界効果トランジスタ。
（付記５）前記触媒金属が遷移金属又はそれらの合金で
ある、付記４記載の電界効果トランジスタ。
（付記６）前記遷移金属がＮｉ、Ｃｏ又はＦｅである、
付記５記載の電界効果トランジスタ。
（付記７）前記ゲートのカーボンナノチューブが、チャ
ネル部分を含む基板に当該チャネルを横切って形成した
溝の中に位置している、付記１から６までのいずれかに
記載の電界効果トランジスタ。
（付記８）前記溝の断面形状が矩形である、付記７記載
の電界効果トランジスタ。
（付記９）前記溝の断面形状がＶ型である、付記７記載
の電界効果トランジスタ。
（付記１０）前記溝内のカーボンナノチューブの上に、
当該溝を埋める金属材料が位置している、付記９記載の
電界効果トランジスタ。
（付記１１）キャリヤを供給するソースと、キャリヤを
受け取るドレインと、それらの間の電流通路であるチャ
ネルの導電率を変化させることによりチャネルを流れる
電流を制御する電流制御電極としてのゲートを含む電界
効果トランジスタであり、当該ゲートが金属性のカーボ
ンナノチューブで作られている電界効果トランジスタの
製造方法であって、当該カーボンナノチューブのゲート
を電界印加条件下でのＣＶＤ法により成長させることを
特徴とする電界効果トランジスタの製造方法。
（付記１２）前記カーボンナノチューブのゲート成長
を、当該カーボンナノチューブのゲートに接続させるべ
き金属材料のゲート引き出し部の一部に付着させた触媒
を使用して行う、付記１１記載の方法。
（付記１３）直流電界を印加して、前記カーボンナノチ
ューブのゲートを前記ゲート引き出し部から一方向に成
長させる、付記１２記載の方法。
（付記１４）前記ゲート引き出し部の一部に付着させた
触媒のほかに、前記カーボンナノチューブの当該ゲート
引き出し部に接続するのと反対側の先端が位置する部位
に触媒を配置し、交流電界を印加して、両方の触媒の位
置を起点としてカーボンナノチューブを互いに向き合う
方向に成長させて接続させる、付記１２記載の方法。
（付記１５）前記カーボンナノチューブのゲートを、チ
ャネル部分を含む基板に当該チャネルを横切って形成し
た溝の中で成長させる、付記１１から１４までのいずれ
かに記載の方法。
（付記１６）前記溝の断面形状が矩形である、付記１５
記載の方法。
（付記１７）前記溝の断面形状がＶ型である、付記１６
記載の方法。
（付記１８）下地層上にカーボンナノチューブを配置
し、このカーボンナノチューブをマスクとしてドライエ
ッチングを施すことにより当該ナノチューブの形状を下
地層に転写し、これにより下地層をパターニングするこ
とを特徴とする微細パターン形成方法。
（付記１９）前記下地層が金属層である、付記１８記載
の方法。
（付記２０）前記金属層がトランジスタのゲートを形成
するためのものである、付記１９記載の方法。
（付記２１）前記下地層が絶縁層である、付記１９記載
の方法。The present invention is as described above, but the features thereof are as follows, together with various aspects. (Supplementary Note 1) An electric field including a source for supplying carriers, a drain for receiving carriers, and a gate as a current control electrode for controlling the current flowing through the channel by changing the conductivity of the channel which is a current path between them. A field effect transistor, wherein the gate is made of a metallic carbon nanotube. (Supplementary Note 2) The field effect transistor according to Supplementary Note 1, wherein the gate of the carbon nanotube is connected to a gate lead portion of a metal material. (Supplementary Note 3) The field effect transistor according to Supplementary Note 2, wherein the gate lead portion is manufactured by a lithography technique. (Supplementary note 4) The field effect transistor according to supplementary note 2 or 3, wherein the gate of the carbon nanotube and the gate lead portion of the metal material are connected via a catalytic metal for CVD growth of the carbon nanotube. (Supplementary Note 5) The field effect transistor according to Supplementary Note 4, wherein the catalyst metal is a transition metal or an alloy thereof. (Supplementary Note 6) The transition metal is Ni, Co, or Fe,
The field-effect transistor according to attachment 5. (Supplementary note 7) The field-effect transistor according to any one of supplementary notes 1 to 6, wherein the carbon nanotube of the gate is located in a groove formed across a channel in a substrate including a channel portion. (Supplementary Note 8) The field effect transistor according to Supplementary Note 7, wherein the groove has a rectangular cross-sectional shape. (Supplementary Note 9) The field effect transistor according to Supplementary Note 7, wherein the cross-sectional shape of the groove is V-shaped. (Supplementary Note 10) On the carbon nanotube in the groove,
10. The field effect transistor according to appendix 9, wherein a metal material filling the groove is located. (Supplementary Note 11) An electric field including a source for supplying carriers, a drain for receiving carriers, and a gate as a current control electrode for controlling the current flowing through the channel by changing the conductivity of the channel which is a current path between them. A method of manufacturing a field effect transistor, which is an effect transistor, the gate of which is made of a metallic carbon nanotube, wherein the gate of the carbon nanotube is grown by a CVD method under an electric field application condition. Method for manufacturing field effect transistor. (Supplementary note 12) The method according to supplementary note 11, wherein the gate growth of the carbon nanotubes is performed by using a catalyst attached to a part of a gate extraction portion of a metal material to be connected to the gates of the carbon nanotubes. (Supplementary note 13) The method according to supplementary note 12, wherein a direct current electric field is applied to grow the gate of the carbon nanotube in one direction from the gate extraction portion. (Supplementary Note 14) In addition to the catalyst attached to a part of the gate lead-out portion, a catalyst is arranged at a portion where the tip of the carbon nanotube opposite to the end connected to the gate lead-out portion is located, and an AC electric field 13. The method according to appendix 12, wherein the carbon nanotubes are applied to grow and connect in a direction facing each other with the positions of both catalysts as starting points. (Supplementary note 15) The method according to any one of supplementary notes 11 to 14, wherein the carbon nanotube gate is grown in a groove formed across the channel in a substrate including a channel portion. (Additional remark 16) The cross sectional shape of the groove is rectangular.
The method described. (Additional remark 17) The sectional shape of the groove is V-shaped.
The method described. (Supplementary Note 18) A carbon nanotube is arranged on an underlayer, and the shape of the nanotube is transferred to the underlayer by performing dry etching using the carbon nanotube as a mask, thereby patterning the underlayer. Pattern formation method. (Supplementary note 19) The method according to supplementary note 18, wherein the underlying layer is a metal layer. (Supplementary note 20) The method according to supplementary note 19, wherein the metal layer is for forming a gate of a transistor. (Supplementary Note 21) The method according to Supplementary Note 19, wherein the underlying layer is an insulating layer.
【００３０】[0030]
【発明の効果】以上説明したように、本発明は、寸法の
揺らぎのない微細ゲートを備えた電界効果トランジスタ
の提供に貢献することができる。また、本発明によれ
ば、そのような微細ゲートを始めとする微細構造の形成
を可能にする微細パターン形成方法の利用が可能とな
る。As described above, the present invention can contribute to the provision of a field effect transistor having a fine gate with no size fluctuation. Further, according to the present invention, it becomes possible to use a fine pattern forming method which enables formation of a fine structure including such a fine gate.
【図１】今後の光通信速度の予測を説明するグラフであ
る。FIG. 1 is a graph illustrating prediction of future optical communication speed.
【図２】電子デバイスのゲート長とカットオフ周波数ｆ
Tとの関係を説明するグラフである。FIG. 2 is a gate length and a cutoff frequency f of an electronic device.
It is a graph explaining the relationship with T.
【図３】ＨＥＭＴ構造を持つ、本発明による電界効果ト
ランジスタの一態様を説明する図である。FIG. 3 is a diagram illustrating one mode of a field effect transistor having a HEMT structure according to the present invention.
【図４】従来のＨＥＭＴ構造の電界効果トランジスタを
説明する図である。FIG. 4 is a diagram illustrating a conventional field effect transistor having a HEMT structure.
【図５】従来の電界効果トランジスタの製造を説明する
第一の図である。FIG. 5 is a first diagram illustrating manufacturing of a conventional field effect transistor.
【図６】従来の電界効果トランジスタの製造を説明する
第二の図である。FIG. 6 is a second diagram illustrating the manufacture of the conventional field effect transistor.
【図７】従来の電界効果トランジスタの製造を説明する
第三の図である。FIG. 7 is a third diagram illustrating the manufacture of the conventional field effect transistor.
【図８】従来の電界効果トランジスタの模式上面図であ
る。FIG. 8 is a schematic top view of a conventional field effect transistor.
【図９】本発明の電界効果トランジスタのゲート部分を
説明する斜視図である。FIG. 9 is a perspective view illustrating a gate portion of the field effect transistor of the present invention.
【図１０】本発明の電界効果トランジスタのゲートの製
作方法を説明する第一の図である。FIG. 10 is a first diagram illustrating a method of manufacturing a gate of a field effect transistor of the present invention.
【図１１】本発明の電界効果トランジスタのゲートの製
作方法を説明する第二の図である。FIG. 11 is a second diagram illustrating the method of manufacturing the gate of the field effect transistor of the present invention.
【図１２】本発明の電界効果トランジスタのゲートのも
う一つの製作方法を説明する図である。FIG. 12 is a diagram illustrating another method of manufacturing the gate of the field effect transistor of the present invention.
【図１３】ＨＥＭＴ構造を持つ、本発明によるもう一つ
の態様の電界効果トランジスタの製造を説明する第一の
図である。FIG. 13 is a first diagram illustrating the manufacture of a field effect transistor of another aspect according to the present invention having a HEMT structure.
【図１４】ＨＥＭＴ構造を持つ、本発明によるもう一つ
の態様の電界効果トランジスタの製造を説明する第二の
図である。FIG. 14 is a second diagram illustrating the production of another embodiment of a field effect transistor having a HEMT structure according to the present invention.
【図１５】ＨＥＭＴ構造を持つ、本発明によるもう一つ
の態様の電界効果トランジスタの製造を説明する第三の
図である。FIG. 15 is a third diagram illustrating the manufacture of another embodiment of a field effect transistor having a HEMT structure according to the present invention.
【図１６】ＨＥＭＴ構造を持つ、本発明によるもう一つ
の態様の電界効果トランジスタの製造を説明する第四の
図である。FIG. 16 is a fourth diagram illustrating the production of another embodiment of a field effect transistor having a HEMT structure according to the present invention.
【図１７】Ｖ型溝へのＭＯＣＶＤによる材料の埋め込み
の際に観測される温度とＶ型溝底面の幅との関係を示す
グラフである。FIG. 17 is a graph showing the relationship between the temperature and the width of the bottom surface of the V-shaped groove observed when the material is embedded in the V-shaped groove by MOCVD.
【図１８】本発明による微細パターン形成方法を説明す
る第一の図である。FIG. 18 is a first diagram illustrating a fine pattern forming method according to the present invention.
【図１９】本発明による微細パターン形成方法を説明す
る第二の図である。FIG. 19 is a second diagram illustrating a fine pattern forming method according to the present invention.
１１…基板 １６…キャップ層 １７…オーミック層 ２１…ソース ２２…ドレイン ２３、２３’、６３…ゲート ２５、２６…絶縁膜 ２３ａ、２３ａ’…ゲート電極引き出し部 ４０…活性層 ４１、５１…溝 ４５、５２、６６…金属触媒 ４６、５３、５４、６７…カーボンナノチューブ ６２…Ｖ型溝 ８１…ゲート金属層 ８２…金属触媒 ８３…カーボンナノチューブ ８４…ゲート ８５…ゲート引き出し部 11 ... Substrate 16 ... Cap layer 17 ... Ohmic layer 21 ... Source 22 ... Drain 23, 23 ', 63 ... Gate 25, 26 ... Insulating film 23a, 23a '... Gate electrode lead portion 40 ... Active layer 41, 51 ... Groove 45, 52, 66 ... Metal catalyst 46, 53, 54, 67 ... Carbon nanotube 62 ... V-shaped groove 81 ... Gate metal layer 82 ... Metal catalyst 83 ... Carbon nanotube 84 ... Gate 85 ... Gate drawer
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/06 ６０１ Ｈ０１Ｌ 29/80 Ｍ 29/417 29/50 Ｊ 29/43 21/302 Ｊ 29/778 29/62 Ｚ 29/812 Ｆターム(参考） 4K030 BA27 FA17 JA14 4M104 AA04 BB36 CC03 DD43 DD46 DD52 DD68 DD71 FF13 FF27 GG12 5F004 AA09 DA01 DA16 DA18 DB08 EA05 EB02 5F102 GB01 GC01 GD01 GJ06 GK04 GL04 GL08 GL20 GM08 GN04 GQ01 GR04 GS03 GS07 GT01 GT05 GT10 GV07 HC24 Continuation of front page (51) Int.Cl. 7 Identification code FI theme code (reference) H01L 29/06 601 H01L 29/80 M 29/417 29/50 J 29/43 21/302 J 29/778 29/62 Z 29/812 F term (reference) 4K030 BA27 FA17 JA14 4M104 AA04 BB36 CC03 DD43 DD46 DD52 DD68 DD71 FF13 FF27 GG12 5F004 AA09 DA01 DA16 DA18 DB08 EA05 EB02 5F102 GB01 GC01 GD01 G01 06 GT10 GV07 HC24
Claims (10)
を受け取るドレインと、それらの間の電流通路であるチ
ャネルの導電率を変化させることによりチャネルを流れ
る電流を制御する電流制御電極としてのゲートを含む電
界効果トランジスタであって、当該ゲートが金属性のカ
ーボンナノチューブで作られていることを特徴とする電
界効果トランジスタ。1. A source for supplying carriers, a drain for receiving carriers, and a gate as a current control electrode for controlling the current flowing through the channel by changing the conductivity of the channel which is a current path therebetween. A field effect transistor, wherein the gate is made of a metallic carbon nanotube.
属材料のゲート引き出し部に接続している、請求項１記
載の電界効果トランジスタ。2. The field effect transistor according to claim 1, wherein the gate of the carbon nanotube is connected to a gate lead portion made of a metal material.
記金属材料のゲート引き出し部とが、当該カーボンナノ
チューブのＣＶＤ成長のための触媒金属を介して接続さ
れている、請求項２記載の電界効果トランジスタ。3. The field effect transistor according to claim 2, wherein the gate of the carbon nanotube and the gate lead portion of the metal material are connected via a catalytic metal for CVD growth of the carbon nanotube.
チャネル部分を含む基板に当該チャネルを横切って形成
した断面形状がＶ型の溝の中に位置している、請求項１
から３までのいずれか一つに記載の電界効果トランジス
タ。4. The carbon nanotube of the gate,
The cross-sectional shape formed across the channel in the substrate including the channel portion is located in the V-shaped groove.
The field effect transistor according to any one of 1 to 3.
に、当該溝を埋める金属材料が位置している、請求項４
記載の電界効果トランジスタ。5. The metal material filling the groove is located on the carbon nanotube in the groove.
The field effect transistor described.
を受け取るドレインと、それらの間の電流通路であるチ
ャネルの導電率を変化させることによりチャネルを流れ
る電流を制御する電流制御電極としてのゲートを含む電
界効果トランジスタであり、当該ゲートが金属性のカー
ボンナノチューブで作られている電界効果トランジスタ
の製造方法であって、当該カーボンナノチューブのゲー
トを電界印加条件下でのＣＶＤ法により成長させること
を特徴とする電界効果トランジスタの製造方法。6. A source for supplying carriers, a drain for receiving carriers, and a gate as a current control electrode for controlling the current flowing through the channel by changing the conductivity of the channel which is a current path between them. A method of manufacturing a field effect transistor, the gate of which is made of metallic carbon nanotubes, wherein the gate of the carbon nanotube is grown by a CVD method under an electric field application condition. Of manufacturing a field effect transistor having the same.
を、当該カーボンナノチューブのゲートに接続させるべ
き金属材料のゲート引き出し部の一部に付着させた触媒
を使用して行う、請求項６記載の方法。7. The method according to claim 6, wherein the gate growth of the carbon nanotubes is performed by using a catalyst attached to a part of the gate lead portion of the metal material to be connected to the gates of the carbon nanotubes.
チューブのゲートを前記ゲート引き出し部から一方向に
成長させる、請求項７記載の方法。8. The method according to claim 7, wherein a gate of the carbon nanotube is grown in one direction from the gate lead portion by applying a DC electric field.
た触媒のほかに、前記カーボンナノチューブの当該ゲー
ト引き出し部に接続するのと反対側の先端が位置する部
位に触媒を配置し、交流電界を印加して、両方の触媒の
位置を起点としてカーボンナノチューブを互いに向き合
う方向に成長させて接続させる、請求項７記載の方法。9. In addition to the catalyst attached to a part of the gate lead-out portion, a catalyst is arranged at a portion where a tip of the carbon nanotube opposite to the end connected to the gate lead-out portion is located, and an AC electric field is applied. 8. The method according to claim 7, wherein the carbon nanotubes are grown in a direction in which they face each other and are connected to each other, by applying the above-mentioned.
置し、このカーボンナノチューブをマスクとしてドライ
エッチングを施すことにより当該ナノチューブの形状を
下地層に転写し、これにより下地層をパターニングする
ことを特徴とする微細パターン形成方法。10. The carbon nanotube is arranged on the underlayer, and the shape of the nanotube is transferred to the underlayer by performing dry etching using the carbon nanotube as a mask, thereby patterning the underlayer. Fine pattern forming method.
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001305566A JP3963686B2 (en) | 2001-10-01 | 2001-10-01 | Carbon nanotube gate high electron mobility transistor and manufacturing method thereof |
| US10/107,480 US7084507B2 (en) | 2001-05-02 | 2002-03-28 | Integrated circuit device and method of producing the same |
| US11/448,805 US7332810B2 (en) | 2001-05-02 | 2006-06-08 | Integrated circuit device and method of producing the same |
| US11/963,511 US7923283B2 (en) | 2001-05-02 | 2007-12-21 | Integrated circuit device and method of producing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001305566A JP3963686B2 (en) | 2001-10-01 | 2001-10-01 | Carbon nanotube gate high electron mobility transistor and manufacturing method thereof |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003109974A true JP2003109974A (en) | 2003-04-11 |
| JP3963686B2 JP3963686B2 (en) | 2007-08-22 |
Family
ID=19125337
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001305566A Expired - Fee Related JP3963686B2 (en) | 2001-05-02 | 2001-10-01 | Carbon nanotube gate high electron mobility transistor and manufacturing method thereof |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3963686B2 (en) |
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005203601A (en) * | 2004-01-16 | 2005-07-28 | Yuichi Ochiai | Quantum point contact, quantum dot, quantum thin wire, memory element and quantum computer |
| JP2006228864A (en) * | 2005-02-16 | 2006-08-31 | Nec Corp | T type structure nanotube, field effect transistor, and manufacturing method thereof |
| JP2007059637A (en) * | 2005-08-25 | 2007-03-08 | Fujitsu Ltd | Field effect transistor and its manufacturing method |
| JP2007188984A (en) * | 2006-01-12 | 2007-07-26 | Fujitsu Ltd | Field effect transistor and method of manufacturing same |
| KR100811266B1 (en) | 2006-09-01 | 2008-03-07 | 주식회사 하이닉스반도체 | Method of selective etch by using hard mask and method of forming isolation of memory device by using the same |
| JP2008140935A (en) * | 2006-11-30 | 2008-06-19 | Fujitsu Ltd | Compound semiconductor device |
| US7692238B2 (en) | 2003-05-22 | 2010-04-06 | Fujitsu Limited | Field effect transistor and its manufacturing method |
| JP2013145904A (en) * | 2013-03-04 | 2013-07-25 | Fujitsu Ltd | Method of manufacturing field-effect transistor |
| US8502277B2 (en) | 2003-08-29 | 2013-08-06 | Japan Science And Technology Agency | Field-effect transistor, single-electron transistor and sensor using the same |
| KR101399347B1 (en) | 2013-06-04 | 2014-05-27 | 고려대학교 산학협력단 | Process for preparing nano channel using carbon nano tube and nano structure using the same |
| JP2016058566A (en) * | 2014-09-10 | 2016-04-21 | 国立研究開発法人物質・材料研究機構 | Electronic semi-transparent mirror device |
| WO2016099668A1 (en) * | 2014-12-18 | 2016-06-23 | Northrop Grumman Systems Corporation | Cobalt-carbon eutectic metal alloy ohmic contact for carbon nanotube field effect transistors |
-
2001
- 2001-10-01 JP JP2001305566A patent/JP3963686B2/en not_active Expired - Fee Related
Cited By (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7692238B2 (en) | 2003-05-22 | 2010-04-06 | Fujitsu Limited | Field effect transistor and its manufacturing method |
| US7883968B2 (en) | 2003-05-22 | 2011-02-08 | Fujitsu Limited | Field effect transistor and its manufacturing method |
| US8502277B2 (en) | 2003-08-29 | 2013-08-06 | Japan Science And Technology Agency | Field-effect transistor, single-electron transistor and sensor using the same |
| US9506892B2 (en) | 2003-08-29 | 2016-11-29 | Japan Science And Technology Agency | Field-effect transistor, single-electron transistor and sensor using the same |
| US8772099B2 (en) | 2003-08-29 | 2014-07-08 | Japan Science And Technology Agency | Method of use of a field-effect transistor, single-electron transistor and sensor |
| US8766326B2 (en) | 2003-08-29 | 2014-07-01 | Japan Science And Technology Agency | Field-effect transistor, single-electron transistor and sensor |
| JP2005203601A (en) * | 2004-01-16 | 2005-07-28 | Yuichi Ochiai | Quantum point contact, quantum dot, quantum thin wire, memory element and quantum computer |
| JP2006228864A (en) * | 2005-02-16 | 2006-08-31 | Nec Corp | T type structure nanotube, field effect transistor, and manufacturing method thereof |
| JP2007059637A (en) * | 2005-08-25 | 2007-03-08 | Fujitsu Ltd | Field effect transistor and its manufacturing method |
| JP2007188984A (en) * | 2006-01-12 | 2007-07-26 | Fujitsu Ltd | Field effect transistor and method of manufacturing same |
| KR100811266B1 (en) | 2006-09-01 | 2008-03-07 | 주식회사 하이닉스반도체 | Method of selective etch by using hard mask and method of forming isolation of memory device by using the same |
| US7927961B2 (en) | 2006-09-01 | 2011-04-19 | Hynix Semiconductor Inc. | Selective etching method and method for forming an isolation structure of a memory device |
| JP2008140935A (en) * | 2006-11-30 | 2008-06-19 | Fujitsu Ltd | Compound semiconductor device |
| JP2013145904A (en) * | 2013-03-04 | 2013-07-25 | Fujitsu Ltd | Method of manufacturing field-effect transistor |
| KR101399347B1 (en) | 2013-06-04 | 2014-05-27 | 고려대학교 산학협력단 | Process for preparing nano channel using carbon nano tube and nano structure using the same |
| JP2016058566A (en) * | 2014-09-10 | 2016-04-21 | 国立研究開発法人物質・材料研究機構 | Electronic semi-transparent mirror device |
| WO2016099668A1 (en) * | 2014-12-18 | 2016-06-23 | Northrop Grumman Systems Corporation | Cobalt-carbon eutectic metal alloy ohmic contact for carbon nanotube field effect transistors |
| US9401488B2 (en) | 2014-12-18 | 2016-07-26 | Northrop Grumman Systems Corporation | Cobalt-carbon eutectic metal alloy ohmic contact for carbon nanotube field effect transistors |
| US9570695B2 (en) | 2014-12-18 | 2017-02-14 | Northrop Grumman Systems Corporation | Carbon mixture ohmic contact for carbon nanotube transistor devices |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3963686B2 (en) | 2007-08-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7923283B2 (en) | Integrated circuit device and method of producing the same | |
| TWI461350B (en) | Triodes using nanofabric articles and methods of making the same | |
| US6774052B2 (en) | Method of making nanotube permeable base transistor | |
| US7883968B2 (en) | Field effect transistor and its manufacturing method | |
| US6759693B2 (en) | Nanotube permeable base transistor | |
| US7361579B2 (en) | Method for selective chemical vapor deposition of nanotubes | |
| KR100571803B1 (en) | Semiconductor carbon nano tube functionalized by hydrogen, electronic device and method of fabrication thereof | |
| US7553472B2 (en) | Nanotube forming methods | |
| US20050215049A1 (en) | Semiconductor device and method of manufacturing the same | |
| KR100827524B1 (en) | Method for manufacturing semiconductor device | |
| JP3963686B2 (en) | Carbon nanotube gate high electron mobility transistor and manufacturing method thereof | |
| JP2002329723A (en) | Integrated circuit device and its manufacturing method | |
| JP4974263B2 (en) | Manufacturing method of semiconductor device | |
| JP5157074B2 (en) | Field effect transistor and manufacturing method thereof | |
| TWI552191B (en) | Connection structure and manufacturing method thereof, semiconductor device | |
| US6204102B1 (en) | Method of fabricating compound semiconductor devices using lift-off of insulating film | |
| JP2007081371A (en) | Method of manufacturing amorphous high electron mobility transistor | |
| JP2004532523A (en) | Heterostructure components | |
| JP2003086796A (en) | Semiconductor device consisting of cylindrical multilayer structure | |
| JP4234348B2 (en) | Inter-pattern wiring formation method | |
| KR101399347B1 (en) | Process for preparing nano channel using carbon nano tube and nano structure using the same | |
| US7436033B2 (en) | Tri-gated molecular field effect transistor and method of fabricating the same | |
| TWI744188B (en) | Fin field-effect transistor device and method of forming the same | |
| KR20020095800A (en) | Method for developing carbon nanotube horizontally | |
| KR100434271B1 (en) | Fabrication Method for Carbon Nanotube |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040915 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050811 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050830 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20051031 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070424 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070522 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110601 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120601 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120601 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130601 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140601 Year of fee payment: 7 |
|
| LAPS | Cancellation because of no payment of annual fees |