KR100811266B1 - Method of selective etch by using hard mask and method of forming isolation of memory device by using the same - Google Patents

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Abstract

반도체 기판 상에 터널 유전층을 형성하고, 터널 유전층 상에 전하저장층을 형성한 후, 전하저장층 상에 패드층을 형성한다. 패드층 상에 폴리머(polymer)에 탄소나노튜브(carbon nanotube)들을 혼합한 혼합물층의 패턴을 하드 마스크로 형성하고, 하드 마스크에 의해 노출된 패드층 및 전하저장층, 터널 유전층, 반도체 기판 부분을 순차적으로 선택 식각하여 전하저장층의 패턴 및 전하저장층의 패턴에 정렬된 트렌치(trench)를 형성한다. 트렌치를 채우는 절연층을 형성하고, 절연층을 패드층이 노출되게 평탄화하여 분리하는 단계를 포함하는 선택적 식각을 이용한 메모리 소자의 소자분리 형성 방법을 제시한다. A tunnel dielectric layer is formed on the semiconductor substrate, a charge storage layer is formed on the tunnel dielectric layer, and then a pad layer is formed on the charge storage layer. A pattern of a mixture layer in which carbon nanotubes are mixed with a polymer on a pad layer is formed as a hard mask, and the pad layer, the charge storage layer, the tunnel dielectric layer, and the semiconductor substrate portion exposed by the hard mask are formed. Selective etching is sequentially performed to form trenches aligned with the pattern of the charge storage layer and the pattern of the charge storage layer. A method of forming an isolation device for a memory device using selective etching includes forming an insulating layer filling a trench, and separating the insulating layer by planarizing the pad layer to expose the pad layer.

낸드 플래시, 전하저장층, 플로팅 게이트, 탄소나노튜브, 하드 마스크 NAND flash, charge storage layer, floating gate, carbon nanotube, hard mask

Description

하드 마스크를 이용한 선택적 식각 방법 및 이를 이용한 메모리 소자의 소자분리 형성 방법{Method of selective etch by using hard mask and method of forming isolation of memory device by using the same}Method of selective etching by using hard mask and method of forming isolation of memory device by using the same}

도 1 내지 도 3은 종래의 하드 마스크를 이용한 선택적 식각 방법을 설명하기 위해서 개략적으로 도시한 단면도들이다. 1 to 3 are cross-sectional views schematically illustrating a selective etching method using a conventional hard mask.

도 4 내지 도 7은 본 발명의 실시예에 따른 하드 마스크를 이용한 선택적 식각 방법 및 이를 이용한 메모리 소자의 소자분리 형성 방법을 설명하기 위해서 개략적으로 도시한 단면도들이다. 4 to 7 are cross-sectional views schematically illustrating a selective etching method using a hard mask and a method of forming a device isolation of a memory device using the same according to an embodiment of the present invention.

본 발명은 반도체 소자 제조에 관한 것으로, 특히, 하드 마스크(hard mask)를 이용한 선택적 식각 방법 및 이를 이용한 메모리(memory) 소자의 소자분리(isolation) 형성 방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor device manufacturing, and more particularly, to a selective etching method using a hard mask and a method for forming an isolation of a memory device using the same.

반도체 소자의 디자인 룰(design rule)이 급격히 축소되고 집적도가 증가함에 따라, 포토레지스트(photo resist)의 소모(loss)를 보다 방지하여 보다 미세한 패턴들을 형성하고자 하는 노력들이 시도되고 있다. 예컨대, 포토레지스트 식각 마 스크(etch mask) 보다 식각에 대해 저항하는 특성이 높은 보다 단단한 절연 물질, 예컨대, 실리콘 질화물(Si3N4)이나 실리콘 산질화물(SiON: Silicon OxyNitride)을 식각 마스크로 이용하는 시도가 이루어지고 있다. 이와 같이 포토레지스트 마스크에 비해 식각에 대한 저항이 높은 물질의 하드 마스크(hard mask)가 식각 과정에 도입되고 있다. As a design rule of a semiconductor device is rapidly reduced and the degree of integration increases, efforts have been made to form finer patterns by more preventing the loss of photoresist. For example, a harder insulating material having higher resistance to etching than a photoresist etch mask such as silicon nitride (Si 3 N 4 ) or silicon oxynitride (SiON: Silicon OxyNitride) may be used as an etching mask. Attempts are being made. As such, a hard mask of a material having a higher resistance to etching than a photoresist mask is introduced into the etching process.

그런데, 하드 마스크를 이용하여 식각하는 과정에서 수행되어야 할 식각량이 증가하고 보다 미세한 선폭의 패턴으로의 패터닝이 요구됨에 따라, 하드 마스크를 서로 다른 절연 물질층들을 포함하는 다층 구조로 도입하는 방법이 제시되고 있다. 특히, 낸드 플래시(NAND flash) 메모리 소자와 같이 트랜지스터 구조가 보다 복잡한 경우, 식각 공정은 단순화를 위해, 셀(cell) 소자분리를 위한 트렌치(trench) 식각 과정에 다층 구조의 하드 마스크가 도입되고 있다. However, as the amount of etching to be performed in the process of etching using the hard mask is increased and patterning into a finer line width pattern is required, a method of introducing the hard mask into a multilayer structure including different insulating material layers is proposed. It is becoming. In particular, when the transistor structure is more complex, such as a NAND flash memory device, a multi-layer hard mask is introduced in a trench etching process for cell device isolation to simplify the etching process. .

도 1 내지 도 3은 종래의 하드 마스크를 이용한 선택적 식각 방법을 설명하기 위해서 개략적으로 도시한 단면도들이다. 1 to 3 are cross-sectional views schematically illustrating a selective etching method using a conventional hard mask.

도 1 내지 도 3을 참조하면, 낸드 플래시 메모리 소자와 같은 비휘발성 메모리 소자의 경우, 전하저장층(charge storage layer) 또는 플로팅 게이트(floating gate) 상에 컨트롤 게이트(control gate)가 적층되어 트랜지스터 구조가 구현되고 있다. 이때, 전하저장층의 1차 패턴에 정렬되게 셀 분리를 위한 소자분리 구조가 형성되고 있다. 즉, 전하저장층을 1차 패터닝하는 선택적 식각 과정에서 노출되는 반도체 기판에 트렌치 식각 과정이 연이어 수행되어 공정 단계의 단순화를 구현하 고 있다. 이와 같이 다층의 식각 대상층을 선택적으로 식각하기 위해서, 다층 하드 마스크 구조가 도입된다. 1 to 3, in the case of a nonvolatile memory device such as a NAND flash memory device, a control gate is stacked on a charge storage layer or a floating gate to form a transistor structure. Is being implemented. At this time, the device isolation structure for cell separation is formed to be aligned with the primary pattern of the charge storage layer. That is, the trench etching process is successively performed on the semiconductor substrate exposed during the selective etching process of the primary patterning of the charge storage layer, thereby simplifying the process step. Thus, in order to selectively etch a multilayer etching target layer, a multilayer hard mask structure is introduced.

구체적으로, 도 1에 제시된 바와 같이, 반도체 기판(11) 상에 터널(tunnel) 유전층(12)이 산화물층을 포함하여 형성되고, 터널 유전층(12) 상에 전하저장층(13)이 예컨대 도전성 폴리실리콘층(polysilicon layer)을 포함하여 형성된다. 전하저장층(13) 상에 전하저장층(13) 등을 선택적으로 식각하기 위한 하드 마스크 구조가 도입된다. 이를 위해, 먼저, 전하저장층(13) 상에 소자분리층을 화학기계적연마(CMP) 등으로 평탄화할 때 연마 종료점 등으로 이용되는 패드층(pad layer: 14)이 바람직하게 실리콘 질화물층을 포함하여 형성된다. Specifically, as shown in FIG. 1, a tunnel dielectric layer 12 is formed on the semiconductor substrate 11 including an oxide layer, and a charge storage layer 13 is formed on the tunnel dielectric layer 12, for example, conductive. It is formed including a polysilicon layer (polysilicon layer). A hard mask structure for selectively etching the charge storage layer 13 or the like is introduced on the charge storage layer 13. To this end, first, a pad layer 14 used as a polishing end point when planarizing the device isolation layer on the charge storage layer 13 by chemical mechanical polishing (CMP) or the like preferably includes a silicon nitride layer. Is formed.

이러한 패드층(14) 상에 다층 하드 마스크(17) 구조가 도입된다. 이러한 하드 마스크(17)는 예컨대 각각 대략 800Å 두께의 실리콘 산화물층(15) 및 실리콘 산질화물층(SiON: 16)과 같은 서로 다른 절연층들이 순차적으로 적층된 다층 구조로 도입될 수 있다. 이후에, 선택적 식각을 위한 포토레지스트 패턴(18)이 대략 1700Å 두께 정도로 도입된다. The multilayer hard mask 17 structure is introduced on the pad layer 14. The hard mask 17 may be introduced in a multi-layered structure in which different insulating layers, such as a silicon oxide layer 15 and a silicon oxynitride layer (SiON) 16 each having a thickness of about 800 Å, are sequentially stacked. Thereafter, a photoresist pattern 18 for selective etching is introduced on the order of approximately 1700 mm thick.

이때, 포토레지스트 패턴(18)은, 도 1에 제시된 바와 같이, 다층 하드 마스크(17)의 패터닝을 위한 선택적 식각 또는 전하저장층(13)의 일차 패터닝을 위한 선택적 식각에서 식각 마스크로 이용되는 것으로 이해될 수 있다. 또한, 다층 하드 마스크(17)는 전하저장층(13)의 일차 패턴에 의해 노출되는 반도체 기판(11) 부분을 선택적으로 식각하는 과정에서, 도 2에 제시된 바와 같이, 식각 마스크로 이용되는 것으로 이해될 수 있다. In this case, as shown in FIG. 1, the photoresist pattern 18 may be used as an etching mask in selective etching for patterning the multilayer hard mask 17 or selective etching for primary patterning of the charge storage layer 13. Can be understood. In addition, the multilayer hard mask 17 is understood to be used as an etching mask, as shown in FIG. 2, in the process of selectively etching the portion of the semiconductor substrate 11 exposed by the primary pattern of the charge storage layer 13. Can be.

다층 하드 마스크(17)는 도 3에 제시된 바와 같이, 노출된 반도체 기판(11) 부분을 식각하여 트렌치(19)를 형성하는 선택적 식각 과정에서 식각 마스크로 이용된다. 따라서, 이러한 트렌치(19) 식각 시 식각에 대해 충분히 저항하기 위해서, 하드 마스크(17)는 충분한 두께로 서로 다른 식각 선택비를 구현하는 서로 다른 절연층들을 포함하여 구성되게 된다. 이때, 하측의 실리콘 산화물층(15)은 이러한 트렌치 식각 시 일부 두께 소실될 수 있다. 따라서, 실리콘 산화물층(15)의 두께는 잔류해야할 두께를 고려하여, 도 1에 제시된 바와 같이 충분히 두꺼운 두께로 도입되고 있다. As shown in FIG. 3, the multilayer hard mask 17 is used as an etching mask in the selective etching process of etching the exposed portion of the semiconductor substrate 11 to form the trench 19. Therefore, in order to sufficiently resist the etching during the etching of the trench 19, the hard mask 17 may include different insulating layers that realize different etching selectivity with a sufficient thickness. At this time, the lower portion of the silicon oxide layer 15 may lose some thickness during the trench etching. Therefore, the thickness of the silicon oxide layer 15 is introduced to a sufficiently thick thickness as shown in FIG. 1, in consideration of the thickness to remain.

따라서, 포토레지스트 패턴(18)은 다층의 두꺼운 하드 마스크(17)를 패터닝하는 식각 과정에서 식각 마스크로 정상적으로 작용하기 위해서, 식각 과정에 수반되는 식각 손상(damage)을 고려하여 충분히 두꺼운 두께로 도입되고 있다. 이와 같이 포토레지스트 패턴(18)의 두께가 두꺼워질 경우 이를 미세 패턴으로 노광 및 현상하기가 어려워지며, 또한 트렌치(18) 및 전하저장층(13)이 보다 정확한 선폭 크기로 제어되기가 어려워진다. 즉, 공정 마진(margin) 감소가 유발된다. 또한, 다층 하드 마스크(17)의 도입을 위해서는 서로 다른 다수의 절연층들의 증착 및 식각이 요구되므로, 전체 공정은 보다 복잡해지게 된다. Therefore, the photoresist pattern 18 is introduced to a sufficiently thick thickness in consideration of the etching damage accompanying the etching process in order to normally function as an etching mask in the etching process of patterning the multi-layer thick hard mask 17. have. As described above, when the thickness of the photoresist pattern 18 is thick, it is difficult to expose and develop the photoresist pattern 18 in a fine pattern, and also the trench 18 and the charge storage layer 13 are difficult to be controlled to a more accurate line width size. That is, process margin is reduced. In addition, since the deposition and etching of a plurality of different insulating layers are required to introduce the multilayer hard mask 17, the entire process becomes more complicated.

따라서, 전체 공정의 단순화 또는 미세 패턴의 보다 정교한 패터닝을 위해서는, 하드 마스크(17) 또는 포토레지스트 패턴(18)을 포함하는 식각 마스크의 전체 두께를 감소시키는 방법의 개발이 요구되고 있다. Therefore, in order to simplify the entire process or to more precise patterning of the fine patterns, development of a method of reducing the overall thickness of the etching mask including the hard mask 17 or the photoresist pattern 18 is required.

본 발명이 이루고자 하는 기술적 과제는, 포토레지스트 또는 하드 마스크를 포함하는 식각 마스크의 전체 두께를 줄일 수 있는 도입할 수 있는 선택적 식각 방법을 제시하는 데 있다. SUMMARY OF THE INVENTION The present invention has been made in an effort to provide a selective etching method capable of reducing the overall thickness of an etching mask including a photoresist or a hard mask.

본 발명이 이루고자 하는 다른 기술적 과제는, 포토레지스트 또는 하드 마스크를 포함하는 식각 마스크의 전체 두께를 줄일 수 있는 선택적 식각 방법 이용한 메모리 소자의 소자분리 형성 방법을 제시하는 데 있다. Another object of the present invention is to provide a method for forming a device isolation of a memory device using a selective etching method capable of reducing the overall thickness of an etching mask including a photoresist or a hard mask.

상기의 기술적 과제를 달성하기 위한 본 발명의 일 관점은, 폴리머(polymer)에 탄소나노튜브(carbon nanotube)들을 혼합하는 단계, 상기 탄소나노튜브-폴리머 혼합물을 식각 대상층 상에 도포하여 탄소나노튜브-폴리머 혼합물층을 형성하는 단계, 상기 탄소나노튜브-폴리머 혼합물층을 패터닝하여 상기 식각 대상층의 일부 영역을 선택적으로 노출하는 하드 마스크를 형성하는 단계, 및 상기 하드 마스크에 의해 노출된 상기 식각 대상층 영역을 선택적으로 식각하는 단계를 포함하는 선택적 식각 방법을 제시한다. One aspect of the present invention for achieving the above technical problem, the step of mixing carbon nanotubes (carbon nanotubes) in a polymer (polymer), the carbon nanotubes-polymer mixture is applied to the etching target layer carbon nanotubes- Forming a polymer mixture layer, patterning the carbon nanotube-polymer mixture layer to form a hard mask selectively exposing a portion of the etch target layer, and etching the region of the etch target layer exposed by the hard mask There is provided a selective etching method comprising the step of selectively etching.

또는, 반도체 기판 상에 터널 유전층을 형성하는 단계, 상기 터널 유전층 상에 전하저장층을 형성하는 단계, 상기 전하저장층 상에 패드층을 형성하는 단계, 상기 패드층 상에 폴리머(polymer)에 탄소나노튜브(carbon nanotube)들을 혼합한 혼합물층의 패턴을 하드 마스크로 형성하는 단계, 상기 하드 마스크에 의해 노출된 상기 패드층 및 상기 전하 저장층, 상기 터널 유전층, 상기 반도체 기판 부분을 순차적으로 선택 식각하여 상기 전하 저장층의 패턴 및 상기 전하 저장층의 패턴에 정렬된 트렌치(trench)를 형성하는 단계, 상기 트렌치를 채우는 절연층을 형성하는 단계, 및 상기 절연층을 상기 패드층이 노출되게 평탄화하여 분리하는 단계를 포함하는 것을 특징으로 하는 선택적 식각을 이용한 메모리 소자의 소자분리 형성 방법을 제시한다. Or forming a tunnel dielectric layer on the semiconductor substrate, forming a charge storage layer on the tunnel dielectric layer, forming a pad layer on the charge storage layer, and carbon in a polymer on the pad layer. Forming a pattern of a mixture layer of carbon nanotubes into a hard mask, and sequentially etching and etching the pad layer, the charge storage layer, the tunnel dielectric layer, and the semiconductor substrate portion exposed by the hard mask; Forming a trench aligned with the pattern of the charge storage layer and the pattern of the charge storage layer, forming an insulating layer filling the trench, and planarizing the insulating layer to expose the pad layer. Disclosed is a method of forming a device isolation of a memory device using a selective etching, characterized in that it comprises the step of separating.

이때, 상기 폴리머는 포토레지스트 물질을 포함할 수 있다. In this case, the polymer may include a photoresist material.

상기 하드 마스크를 형성하는 단계는 상기 포토레지스트 및 상기 탄소나노튜브의 혼합물의 층을 노광 및 현상하는 단계를 포함할 수 있다. The forming of the hard mask may include exposing and developing a layer of the mixture of the photoresist and the carbon nanotubes.

상기 폴리머는 유기반사방지코팅(organic ARC) 물질을 포함할 수 있다. The polymer may comprise an organic anti-reflective coating (organic ARC) material.

상기 패드층은 실리콘 질화물층을 포함하여 형성되고, 상기 패드층 및 상기 하드 마스크의 계면에 상기 실리콘 질화물층에 비해 얇은 두께의 실리콘 산화물층이 보조 하드 마스크로 더 형성될 수 있다. The pad layer may include a silicon nitride layer, and a silicon oxide layer having a thickness thinner than that of the silicon nitride layer may be further formed as an auxiliary hard mask at an interface between the pad layer and the hard mask.

상기 전하저장층은, 상기 터널 유전층을 터널링하여 주입된 전자를 저장하는 도전성 폴리실리콘층을 포함하여 플래시 메모리 소자의 컨트롤 게이트로 형성될 수 있다. The charge storage layer may be formed as a control gate of a flash memory device, including a conductive polysilicon layer storing electrons injected by tunneling the tunnel dielectric layer.

본 발명에 따르면, 포토레지스트 또는 하드 마스크를 포함하는 식각 마스크의 전체 두께를 줄일 수 있는 도입할 수 있는 선택적 식각 방법 및 이를 이용한 메모리 소자의 소자분리 형성 방법을 제시할 수 있다. According to the present invention, a selective etching method capable of reducing the overall thickness of an etching mask including a photoresist or a hard mask and a method of forming a device isolation of a memory device using the same can be provided.

이하, 첨부도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명의 범위가 아래에서 상술하는 실시예로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명의 실시예들은 당업계에서 평균적인 지식 을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것으로 해석되는 것이 바람직하다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, it should not be construed that the scope of the present invention is limited by the embodiments described below. Embodiments of the invention are preferably to be interpreted as being provided to those skilled in the art to more fully describe the invention.

본 발명의 실시예들에서는 탄소나노튜브(carbon nanotube)를 유기물 폴리머(polymer)와 혼합하고, 이러한 혼합물을 반도체 기판 상에 도포하여 탄소나노튜브-폴리머 혼합층을 형성하고, 이러한 탄소나노튜브-폴리머 혼합층을 하드 마스크(hard mask)로 이용하는 기술을 제시한다. 탄소나노튜브는 미시적으로 하나의 탄소 원소에 이웃하는 세 개의 탄소 원자가 결합되어 있으며, 이러한 탄소 원자간의 결합에 의해서 육각 환형이 이루어지고, 이러한 육각 환형이 벌집 형태로 반복된 평면이 말려 원통형을 이룬 형태를 가지게 형성된다. 이러한 원통형 구조는 그 직경이 일반적으로 수 ㎚ 내지 수십 ㎚일 수 있으며, 그 길이는 직경에 수십 배 내지 수천 배 이상으로 길게 형성될 수 있다. In embodiments of the present invention, carbon nanotubes are mixed with an organic polymer, and the mixture is coated on a semiconductor substrate to form a carbon nanotube-polymer mixed layer, and the carbon nanotube-polymer mixed layer The technique of using the as a hard mask (hard mask) is presented. Carbon nanotubes are microscopically bonded to three carbon atoms adjacent to one carbon element, and hexagonal rings are formed by the bonds between the carbon atoms, and the hexagonal rings are formed in a cylindrical shape by repetitive planes in a honeycomb form. It is formed to have. Such cylindrical structures may generally have a diameter of several nm to several tens of nm, and their length may be formed to be several tens to thousands or more of the diameter.

이러한 탄소나노튜브는 여러 전기적 독특한 특성을 가지며, 특히, 상온에서의 내화학성이 우수한 것으로 평가되며, 전기적으로나 열적으로 또는 마찰 등에 대한 내구성이 우수한 것으로 평가되고 있다. 이에 따라, 식각 플라즈마(plasma)나 전자빔(electron beam) 등에 대한 내구성이 폴리머 물질, 예컨대, 포토레지스트나 유기반사방지코팅물질(ARC) 등에 비해 우수한 것으로 평가되고 있다. 이러한 탄소나노튜브는 비정질 탄소(amorphous carbon)층에 비해 열적 특성이 우수하고 보다 단단하며, 더 높은 식각 내구성을 구현할 수 있는 것으로 평가된다. Such carbon nanotubes have various electrical unique characteristics, and in particular, are evaluated to have excellent chemical resistance at room temperature, and are evaluated to have excellent durability against electrical, thermal, or friction. Accordingly, the durability of the etching plasma, the electron beam, and the like is evaluated to be superior to that of a polymer material such as a photoresist, an organic antireflective coating material (ARC), and the like. The carbon nanotubes are considered to have superior thermal properties, harder, and higher etching durability than amorphous carbon layers.

이는 탄소나노튜브의 탄소 원자들끼리의 결합이 실질적으로 공유 결합인데 주로 기인하는 것으로 이해될 수 있다. 또한, 탄소나노튜브는 실리콘(Si)에 비해 열전도도가 월등히 높아 열 방출에 보다 유리하며, 이는 노광 시 수반되는 폴리머(예컨대, 포토레지스트)의 열화를 방지하는 데 유리하게 작용할 수 있다. This can be understood to be mainly due to the fact that the bond between the carbon atoms of the carbon nanotubes is substantially a covalent bond. In addition, carbon nanotubes have much higher thermal conductivity than silicon (Si), which is more advantageous for heat dissipation, which may advantageously prevent deterioration of a polymer (eg, photoresist) involved in exposure.

이러한 탄소나노튜브는 다중벽 나노튜브(multiwall nanotube)나 단일벽 나노튜브(single wall nanotube) 또는 나노튜브 로프(nanotube rope) 등을 포함하는 것으로 해석될 수 있다. Such carbon nanotubes may be interpreted to include multiwall nanotubes, single wall nanotubes, or nanotube ropes.

본 발명의 실시예에서는 이러한 탄소나노튜브들을 폴리머, 특히, 포토레지스트에 첨가하여 혼합한 혼합물을 반도체 기판 상에 도포하여, 하드 마스크로 이용한다. 이때, 포토레지스트는 KrF 광원용이나 ArF 광원용 포토레지스트일 수 있으며, 반도체 제조에 사용되는 포토리소그래피(photolithograhpy) 과정에 사용되는 레지스트 물질을 의미하는 것으로 해석될 수 있다. 이때, 폴리머는 여러 유기 레진(resin), 예컨대, 반사 방지층으로 이용되는 유기 ARC 물질로 대체될 수 있다. 또는 전자빔 레지스트 물질로 대체될 수도 있다. In an embodiment of the present invention, a mixture of such carbon nanotubes added to a polymer, in particular, a photoresist, is mixed onto a semiconductor substrate and used as a hard mask. In this case, the photoresist may be a photoresist for a KrF light source or an ArF light source, and may be interpreted to mean a resist material used for a photolithograhpy process used for semiconductor manufacturing. In this case, the polymer may be replaced with various organic resins such as an organic ARC material used as an antireflection layer. Or may be replaced with an electron beam resist material.

이때, 탄소나노튜브가 첨가되는 폴리머로 포토레지스트를 이용할 경우, 탄소나노튜브 - 포토레지스트 혼합물층이 노광 및 현상을 포함하는 포토리소그래피 과정에서 패터닝되므로, 별도의 패턴 형성 과정의 도입을 배제할 수 있어 추가 공정의 발생이 방지되는 유리한 점을 구현할 수 있다. 또한, 탄소나노튜브가 첨가되는 폴리머로 유기 ARC 물질을 이용할 경우, 유기 ARC의 패터닝 과정에서 패터닝되므로, 별도의 패터닝 공정 과정의 도입이 배제될 수 있다. In this case, when the photoresist is used as a polymer to which carbon nanotubes are added, the carbon nanotube-photoresist mixture layer is patterned in a photolithography process including exposure and development, and thus the introduction of a separate pattern formation process can be excluded. It is possible to implement the advantage that the occurrence of further processing is prevented. In addition, when the organic ARC material is used as the polymer to which carbon nanotubes are added, the organic ARC material is patterned in the patterning process of the organic ARC, and thus, the introduction of a separate patterning process may be excluded.

한편, 탄소나노튜브-포토레지스트 혼합물층을 포함하는 하드 마스크는, 종래의 하드 마스크로 이용되는 물질보다 단단하고 견고하여, 보다 얇게 도포되어도 식 각 마스크로서의 역할을 충분히 수행할 수 있다. 따라서, 종래의 포토레지스트의 상대적으로 높은 두께로 인한 공정 마진 감소를 방지할 수 있다. 또한, 탄소나노튜브는 하부의 막질에 직접 결합되지 않고, 실질적으로 폴리머층에 의해 하부 막질 상에 부착된 상태이므로, 폴리머층의 제거에 의해 하부 막질로부터 보다 용이하게 제거되게 된다. On the other hand, the hard mask including the carbon nanotube-photoresist mixture layer is harder and stronger than the material used as a conventional hard mask, and even if it is applied thinner, it can sufficiently serve as an etching mask. Thus, it is possible to prevent process margin reduction due to the relatively high thickness of the conventional photoresist. In addition, since the carbon nanotubes are not directly bonded to the film of the lower part and are substantially attached to the film of the lower part by the polymer layer, the carbon nanotubes are more easily removed from the lower film by removing the polymer layer.

폴리머층은 예컨대 신너(thinner)와 같은 유기 용제 등에 의해 제거될 수 있으므로, 탄소나노튜브 또한 폴리머층의 제거와 함께 제거되게 될 수 있다. 또한, 폴리머층, 예컨대, 포토레지스트층이 애슁(ashing)에 의해 제거됨에 따라, 함께 하부 막질 상으로부터 탈착 제거될 수 있다. 따라서, 탄소나노튜브-포토레지스트 혼합물층을 포함하는 하드 마스크의 제거가 보다 더 용이해질 수 있다. Since the polymer layer can be removed by, for example, an organic solvent such as thinner, carbon nanotubes can also be removed with the removal of the polymer layer. In addition, as the polymer layer, such as the photoresist layer, is removed by ashing, it can be desorbed and removed together from the underlying film phase. Thus, the removal of the hard mask including the carbon nanotube-photoresist mixture layer can be made easier.

도 4 내지 도 7은 본 발명의 실시예에 따른 하드 마스크를 이용한 선택적 식각 방법을 설명하기 위해서 개략적으로 도시한 단면도들이다. 본 발명의 실시예에서는 낸드 플래시 형태의 메모리 소자의 소자분리 형성 과정을 예로 들어 선택적 식각 방법을 보다 구체적으로 설명한다. 4 to 7 are cross-sectional views schematically illustrating a selective etching method using a hard mask according to an embodiment of the present invention. In the embodiment of the present invention, the selective etching method will be described in more detail by taking the device isolation formation process of the NAND flash memory device as an example.

도 4를 참조하면, 반도체 기판(110) 상에 플래시 메모리 소자에서의 전자 터널링(tunneling)을 위한 터널 유전층(120)을 형성한다. 터널 유전층(120)은 실리콘 산화물층을 포함하여 바람직하게 형성될 수 있다. 이후에, 터널 유전층(120) 상에 전하저장층(130)을 형성한다. 이때, 전하저장층(130)은 낸드형 플래시 메모리 소자의 경우 도전성 폴리실리콘층을 포함하여 바람직하게 형성될 수 있다. Referring to FIG. 4, a tunnel dielectric layer 120 is formed on the semiconductor substrate 110 for electron tunneling in a flash memory device. The tunnel dielectric layer 120 may preferably be formed including a silicon oxide layer. Thereafter, the charge storage layer 130 is formed on the tunnel dielectric layer 120. In this case, the charge storage layer 130 may be preferably formed by including a conductive polysilicon layer in the case of a NAND flash memory device.

전하저장층(130) 상에 소자분리 구조를 형성할 때 연마 종료점 검출 등을 위 한 패드층(140)을 형성한다. 패드층(140)은 실리콘 질화물층을 바람직하게 포함하여 형성될 수 있다. 패드층(140) 상에 버퍼(buffer) 또는 보조 하드 마스크로의 실리콘 산화물층(150)을 형성한다. 이때, 실리콘 산화물층(150)은 도 1 또는 도 2에 제시된 바와 달리 보다 얇은 두께로 형성될 수 있다. 종래의 경우와 달리 실리콘 산화물층(150)에 대한 손실이 본 발명의 실시예에서는 바람직하게 억제될 수 있으므로, 손실량을 고려하여 상대적으로 두껍게 형성하지 않고 보다 얇은 두께로 형성하는 것이 가능하다. When the device isolation structure is formed on the charge storage layer 130, a pad layer 140 is formed to detect the polishing endpoint. The pad layer 140 may be formed to preferably include a silicon nitride layer. A silicon oxide layer 150 is formed on the pad layer 140 as a buffer or an auxiliary hard mask. In this case, the silicon oxide layer 150 may be formed to a thinner thickness as shown in FIG. 1 or 2. Unlike the conventional case, since the loss to the silicon oxide layer 150 can be preferably suppressed in the embodiment of the present invention, it is possible to form a thinner thickness rather than relatively thick in consideration of the loss amount.

실리콘 산화물층(150) 상에 탄소 나노튜브(carbon nanotube: 161)들을 폴리머(polymer) 모재(matrix: 165)에 혼합한 혼합물의 층(160)을 형성한다. 이때, 탄소나노튜브(161)는 분말 상(phase)으로 준비될 수 있으며, 폴리머 모재(165)는 포토레지스트 또는 유기 ARC 물질 등과 같은 액상의 유기물로 준비될 수 있다. A layer 160 of a mixture of carbon nanotubes 161 mixed with a polymer matrix 165 is formed on the silicon oxide layer 150. In this case, the carbon nanotubes 161 may be prepared in a powder phase, and the polymer base material 165 may be prepared in a liquid organic material such as a photoresist or an organic ARC material.

탄소나노튜브(161)를 폴리머 모재(165)와 섞어 혼합한다. 특히, 폴리머 모재(165)는, 하드 마스크 패터닝을 위한 공정의 단순화를 위해, 노광 및 현상을 포함하는 포토리소그래피 과정으로 혼합물층(610)을 패터닝할 수 있도록, 포토레지스트 물질을 포함하는 것이 바람직하다. 이때, 노광에 사용되는 광원에 따라, 즉, ArF 또는 KrF, 전자빔(E-Beam) 등의 광원에 따라 포토레지스트 또는 레지스트 물질의 종류는 달라질 수 있다. 이러한 레지스트 물질이 달라짐에도 불구하고, 혼합물층(160)의 식각 플라즈마 등에 대한 저항성의 개선은 첨가되는 탄소나노튜브(161)에 주로 기인하는 것으로 이해될 수 있다. The carbon nanotubes 161 are mixed with the polymer base material 165 and mixed. In particular, the polymer base material 165 preferably includes a photoresist material so that the mixture layer 610 can be patterned by a photolithography process including exposure and development, to simplify the process for hard mask patterning. . In this case, the type of photoresist or resist material may vary depending on a light source used for exposure, that is, a light source such as ArF or KrF, an electron beam (E-Beam), or the like. Although the resist material is different, it may be understood that the improvement of the resistance of the mixture layer 160 to the etching plasma and the like is mainly due to the added carbon nanotubes 161.

이때, 첨가되는 탄소나노튜브(161)의 양이 증가될수록 혼합물의 층(160)의 내화학적 특성, 열적 또는 전기적 또는 마찰 내구성 등이 증가되고, 열 방출 효과 또는 전자빔에 대한 내구성이 증가되는 것으로 이해될 수 있다. 그럼에도 불구하고, 비용 또는 노광 과정 등을 고려하여 포토레지스트의 양은 공정에 따라 조절될 수 있다. In this case, as the amount of the carbon nanotubes 161 added increases, the chemical resistance, thermal or electrical or frictional durability of the layer 160 of the mixture increases, and the heat emission effect or durability of the electron beam increases. Can be. Nevertheless, the amount of photoresist may be adjusted according to the process in consideration of cost or exposure process.

포토레지스트의 폴리머 모재(165)에 바람직하게 탄소나노튜브(161)들을 혼합한 후, 혼합물을 도포하여 혼합물의 층(160)을 형성한다. 한편, 도시하지는 않았으나, ARC 물질 등과 같은 유기 레진(resin) 등을 폴리머 모재(165)로 이용할 경우, 혼합물의 층(160)을 도포한 후, 이러한 혼합물의 층(160)을 하드 마스크로 선택적 식각 또는 패터닝하기 위해 별도의 포토레지스트 패턴(도시되지 않음) 등이 도입될 수 있다. 따라서, 포토레지스트를 폴리머 모재(165) 사용할 경우 노광 및 현상 과정을 직접적으로 이용하여 혼합물층(160)을 패터닝할 수 있으므로, 공정 단계의 감소 등을 구현할 수 있다. The carbon nanotubes 161 are preferably mixed with the polymer base material 165 of the photoresist, and then the mixture is applied to form the layer 160 of the mixture. Although not shown, in the case of using an organic resin such as an ARC material or the like as the polymer base material 165, after applying the layer 160 of the mixture, the layer 160 of the mixture is selectively etched using a hard mask. Or a separate photoresist pattern (not shown) or the like may be introduced to pattern. Accordingly, when the photoresist is used as the polymer base material 165, the mixture layer 160 may be patterned by directly using an exposure and development process, thereby reducing process steps and the like.

도 5를 참조하면, 탄소나노튜브(161)-폴리머 모재(165)의 혼합물의 층(160)을 패터닝하여 하드 마스크(169)로 형성한다. 이때, 폴리머 모재(165)를 사용할 경우 노광 및 현상을 포함하는 포토리소그래피 과정으로 하드 마스크(169) 패터닝이 가능하다. Referring to FIG. 5, the layer 160 of the mixture of the carbon nanotubes 161 and the polymer base material 165 is patterned to form a hard mask 169. In this case, when the polymer base material 165 is used, the hard mask 169 may be patterned by a photolithography process including exposure and development.

하드 마스크(169) 패터닝 후, 하드 마스크(169)를 식각 마스크로 이용하여 노출된 하부 막질, 즉, 식각 대상층들을 순차적으로 선택 식각한다. 이에 따라, 실리콘 산화물층 패턴(159)을 포함하는 보조 하드 마스크(sub hard mask)가 패터닝되고, 순차적으로, 패드층 패턴(149)이 패터닝된다. 또한, 순차적 선택 식각에 의해 서 전하저장층 패턴(139)이 패터닝된다. 이러한 선택적 식각 과정은 하부의 터널 유전층(120)이 노출될 때까지 수행될 수 있다. After patterning the hard mask 169, the exposed lower layer, that is, the etching target layers are sequentially selected and etched using the hard mask 169 as an etching mask. Accordingly, a sub hard mask including the silicon oxide layer pattern 159 is patterned, and the pad layer pattern 149 is sequentially patterned. In addition, the charge storage layer pattern 139 is patterned by sequential selective etching. This selective etching process may be performed until the underlying tunnel dielectric layer 120 is exposed.

도 6을 도 5와 함께 참조하면, 노출된 터널 유전층(120) 부분을 하드 마스크(169)를 이용하여 선택 식각하고, 이에 따라, 노출되는 반도체 기판(110) 부분을 순차적으로 식각하여 반도체 기판(110)에 트렌치(119)를 형성한다. 이러한 트렌치(119)는 전하저장층 패턴(139)의 패터닝 과정에 수반된 선택적 식각에 의해 형성되므로, 전하저장층 패턴(139)에 자기 정렬(self align)되게 형성된다. 이러한 트렌치(119)는 전하저장층 패턴(139)들을 포함하는 트랜지스터 스택(transistor stack)을 메모리 셀 별로 분리시키는 소자분리 구조를 얕은소자분리(STI) 구조로 형성하는 데 이용되는 것으로 이해될 수 있다. Referring to FIG. 6 along with FIG. 5, the exposed tunnel dielectric layer 120 may be selectively etched using the hard mask 169, and thus, the exposed portions of the semiconductor substrate 110 may be sequentially etched. A trench 119 is formed in 110. Since the trench 119 is formed by selective etching accompanying the patterning process of the charge storage layer pattern 139, the trench 119 is formed to be self aligned with the charge storage layer pattern 139. The trench 119 may be understood to be used to form a device isolation structure having a shallow device isolation (STI) structure that separates a transistor stack including charge storage layer patterns 139 for each memory cell. .

한편, 이러한 선택 식각 과정 또는 패터닝 과정에서 식각 마스크로 작용하는 하드 마스크(169)는 식각 과정에 사용되는 식각 플라즈마에 대한 저항성 또는 내구성이 우수하여, 종래의 SiON 하드 마스크층의 도입이 배제될 수 있다. 즉, 다층의 하드 마스크 구조에서 일부 층들의 도입을 배제시킬 수 있다. 예컨대, SiON 하드 마스크층의 도입을 배제할 수 있다. 이는 하드 마스크(169)에 함유된 탄소나노튜브가 전자빔 식각이나 플라즈마 식각 시, 전자나 플라즈마에 대해 장벽 역할을 하기 때문에, 탄소나노튜브(161)를 함유하는 포토레지스트 폴리머 모재(165) 자체가 하드 마스크(169)로 이용될 수 있는 데 기인하는 것으로 이해될 수 있다. 즉, 탄소나노튜브(161)의 함유에 따라 보다 높은 식각 선택비를 하드 마스크(169)는 구현할 수 있다. Meanwhile, the hard mask 169 serving as an etch mask in the selective etching process or the patterning process is excellent in resistance or durability to the etching plasma used in the etching process, and thus, introduction of a conventional SiON hard mask layer may be excluded. . That is, it is possible to exclude the introduction of some layers in the multilayer hard mask structure. For example, introduction of a SiON hard mask layer can be excluded. This is because the carbon nanotubes contained in the hard mask 169 act as a barrier to electrons or plasma during electron beam etching or plasma etching, and thus the photoresist polymer base material 165 itself containing carbon nanotubes 161 is hard. It can be understood that it is due to being used as the mask 169. That is, the hard mask 169 may implement a higher etching selectivity according to the inclusion of the carbon nanotubes 161.

한편, 탄소나노튜브(161)의 첨가에 의해서, 포토레지스트 폴리머 모재(165)에 대한 식각 과정에 의한 소모 정도 또한 감소시킬 수 있다. 따라서, 하부의 식각 대상층들, 예컨대, 실리콘 산화물층(도 4의 150), 패드층(140) 또는 전하저장층(130) 등을 식각하는 데 요구되는, 포토레지스트 폴리머 모재(165)를 포함하는 혼합물층(160)의 두께 또한 종래의 포토레지스트 패턴의 두께에 비해 얇은 두께로 도입될 수 있다. On the other hand, by the addition of the carbon nanotubes 161, the degree of consumption by the etching process for the photoresist polymer base material 165 may also be reduced. Accordingly, the photoresist polymer base material 165, which is required to etch underlying etching target layers, for example, the silicon oxide layer (150 of FIG. 4), the pad layer 140, the charge storage layer 130, or the like, is included. The thickness of the mixture layer 160 may also be introduced to a thickness thinner than that of the conventional photoresist pattern.

따라서, 포토레지스트 폴리머 모재(165)를 포함하는 혼합물층(160)을 노광 및 현상하는 과정이 보다 정교하게 수행될 수 있어, 하드 마스크(도 5의 169)의 선폭(CD)의 제어 또한 보다 정교하게 이루어질 수 있다. 따라서, 보다 미세한 선폭의 하드 마스크(169)의 형성이 가능하며, 이에 따라, 보다 미세하고 정교한 선폭의 전하저장층 패턴(139)의 형성 및 트렌치(119)의 형성이 가능하다. Therefore, the process of exposing and developing the mixture layer 160 including the photoresist polymer base material 165 can be performed more precisely, so that the control of the line width CD of the hard mask 169 in FIG. 5 is also more precise. Can be done. Therefore, a finer line width hard mask 169 can be formed, whereby a finer and finer line width charge storage layer pattern 139 and a trench 119 can be formed.

또한, 하드 마스크(169)의 소모 정도가 크게 감소되므로, 하부의 실리콘 산화물층(도 4의 140)의 소모 또한 보다 효과적으로 방지될 수 있다. 따라서, 실리콘 산화물층(140)의 두께 또한 보다 얇게 도입될 수 있다. 따라서, 전체 층들의 스택의 높이(또는 두께) 또한 낮아질 수 있으므로, 혼합물층(160)의 두께는 더 얇게 도입될 수 있다. In addition, since the degree of consumption of the hard mask 169 is greatly reduced, the consumption of the lower silicon oxide layer (140 of FIG. 4) may also be more effectively prevented. Therefore, the thickness of the silicon oxide layer 140 may also be introduced thinner. Thus, the height (or thickness) of the stack of entire layers can also be lowered, so that the thickness of the mixture layer 160 can be introduced thinner.

한편, 하드 마스크(169) 내의 탄소나노튜브(161)들은 폴리머 모재(165)에 의해 고정된 상태로 존재하므로, 폴리머 모재(165)가 제거될 경우 함께 제거되게 된다. 즉, 탄소나노튜브(161)들은 하부 막질에 결합된 상태가 아니므로, 폴리머 모재(165)의 제거에 의해 용이하게 제거될 수 있다. 따라서, 폴리머 모재(165)를 포 토레지스트 등으로 형성할 경우, 포토레지스트의 제거 과정, 예컨대, 애슁 또는 신너 등과 같은 용제에 의한 습식 스트립(strip)에 의해서 하드 마스크(169)는 비교적 용이하게 제거될 수 있다. On the other hand, since the carbon nanotubes 161 in the hard mask 169 are fixed by the polymer base material 165, they are removed together when the polymer base material 165 is removed. That is, since the carbon nanotubes 161 are not bonded to the lower film, the carbon nanotubes 161 may be easily removed by removing the polymer base material 165. Therefore, when the polymer base material 165 is formed of a photoresist or the like, the hard mask 169 is relatively easily removed by a process of removing the photoresist, for example, a wet strip using a solvent such as ash or thinner. Can be.

도 7을 참조하면, 하드 마스크(169)의 제거 이후에, 트렌치(119)를 채우는 절연층(170)을 증착한 후, 패드층 패턴(149)을 연마 종료점을 바람직하게 이용하여, CMP 평탄화하여 분리한다. 이에 따라, 소자분리 구조가 형성된다. 이후에, 패드층 패턴(149)을 선택적으로 제거하고, 층간 유전층(도시되지 않음) 및 컨트롤 게이트를 형성하여, 플래시 메모리 소자를 형성할 수 있다. Referring to FIG. 7, after removal of the hard mask 169, an insulating layer 170 filling the trench 119 is deposited, and then the pad layer pattern 149 is preferably CMP planarized using a polishing endpoint. Separate. As a result, a device isolation structure is formed. Thereafter, the pad layer pattern 149 may be selectively removed, and an interlayer dielectric layer (not shown) and a control gate may be formed to form a flash memory device.

이제까지 본 발명의 실시예에서는 플래시 메모리 소자의 소자분리 구조를 형성하는 데 탄소나노튜브 함유 하드 마스크를 도입하는 식각 과정을 이용하는 기술을 설명하였지만, 본 발명의 실시예에 따른 하드 마스크를 이용한 선택적 식각 과정은 식각 대상층을 선택적으로 식각하는 보다 단순한 식각 과정에도 적용될 수 있다. 또한, 포토레지스트 물질 이외에 유기 ARC 물질에 탄소나노튜브를 첨가 혼합시킴으로써, 노광 시 난반사 방지 효과와 함께 하드 마스크의 역할을 수행하도록 유도하게 변형될 수도 있다. 이러한 경우, 탄소나노튜브 함유 유기 ARC층은 포토레지스트 패턴을 식각 마스크로 이용하는 선택적 식각 또는 패터닝 과정에 의해 하드 마스크로 패터닝될 수 있다. Until now, the embodiment of the present invention has described a technique of using an etching process of introducing a carbon nanotube-containing hard mask to form an isolation structure of a flash memory device, but the selective etching process using a hard mask according to an embodiment of the present invention. Can be applied to a simpler etching process that selectively etches the target object layer. In addition, by adding and mixing the carbon nanotubes with the organic ARC material in addition to the photoresist material, it may be modified to induce the role of the hard mask with the anti-reflective effect during exposure. In this case, the carbon nanotube-containing organic ARC layer may be patterned into a hard mask by a selective etching or patterning process using a photoresist pattern as an etching mask.

상술한 본 발명에 따르면, 탄소나노튜브를 함유하는 하드 마스크를 도입함으로써, 탄소나노튜브에 의한 식각 선택비의 증대를 구현할 수 있다. 이에 따라, 다 층 하드 마스크 구조를 이루는 일부 하드 마스크층의 배제 또는 두께 감소가 가능하여, 하드 마스크 전체 구조의 두께를 보다 얇게 도입할 수 있다. According to the present invention described above, by introducing a hard mask containing carbon nanotubes, it is possible to implement an increase in the etching selectivity by the carbon nanotubes. Accordingly, some hard mask layers constituting the multi-layer hard mask structure can be excluded or thickness can be reduced, and the thickness of the entire hard mask structure can be made thinner.

따라서, 하드 마스크 등의 식각을 위한 포토레지스트 패턴의 두께를 보다 얇게 도입할 수 있다. 또한, 하드 마스크를 포토레지스트에 탄소나노튜브들을 혼합하여 형성함으로써, 별도의 포토레지스트 패턴의 도입없이 노광 및 현상 과정에 의해 직접적으로 하드 마스크의 패터닝이 가능하다. 또한, 포토레지스트 패턴의 제거 과정으로 하드 마스크의 제거가 가능하다. 따라서, 공정 단계의 단순화 구현할 수 있다. Therefore, the thickness of the photoresist pattern for etching of a hard mask or the like can be introduced thinner. In addition, by forming a hard mask by mixing carbon nanotubes in the photoresist, it is possible to directly pattern the hard mask by the exposure and development process without introducing a separate photoresist pattern. In addition, the hard mask may be removed by removing the photoresist pattern. Thus, it is possible to implement a simplified process step.

더욱이, 전체 하드 마스크 구조 또는 탄소나노튜브 함유 하드 마스크층의 두께를 얇게 도입할 수 있어, 공정 마진, 특히 노광 마진의 효과적인 증가를 구현할 수 있다. 이에 따라, 보다 미세한 패턴으로의 패터닝이 유효하게 가능하다. 그러므로, 플래시 메모리 소자의 소자분리용 트렌치 형성 과정과 같이 매우 두꺼운 하드 마스크 구조의 도입이 요구되는 경우, 유효하게 공정 마진의 증가를 구현할 수 있다. Furthermore, the thickness of the entire hard mask structure or the carbon nanotube-containing hard mask layer can be introduced thinly, thereby realizing an effective increase in process margins, especially exposure margins. As a result, patterning into a finer pattern can be effectively performed. Therefore, when the introduction of a very thick hard mask structure is required, such as a trench isolation process for device isolation of a flash memory device, it is possible to effectively increase the process margin.

이상, 본 발명을 구체적인 실시예를 통하여 상세히 설명하였으나, 본 발명은 이에 한정되지 않고, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함이 명백하다. As mentioned above, although this invention was demonstrated in detail through the specific Example, this invention is not limited to this, It is clear that the deformation | transformation and improvement are possible by the person of ordinary skill in the art within the technical idea of this invention.

Claims (9)

삭제delete 삭제delete 유기반사방지코팅(organic ARC) 물질에 탄소나노튜브(carbon nanotube)들을 혼합하는 단계;Mixing carbon nanotubes with an organic anti-reflective coating (organic ARC) material; 상기 탄소나노튜브-유기반사방지코팅(organic ARC) 물질의 혼합물을 식각 대상층 상에 도포하여 탄소나노튜브-유기반사방지코팅(organic ARC) 물질 혼합물층을 형성하는 단계; Applying the mixture of the carbon nanotube-oil based anti-rust coating (organic ARC) material on an etch target layer to form a carbon nanotube-organic ARC material mixture layer; 상기 탄소나노튜브-유기반사방지코팅(organic ARC) 물질 혼합물층을 패터닝하여 상기 식각 대상층의 일부 영역을 선택적으로 노출하는 하드 마스크를 형성하는 단계; 및Patterning the CNT material mixture layer to form a hard mask selectively exposing a portion of the etch target layer; And 상기 하드 마스크에 의해 노출된 상기 식각 대상층 영역을 선택적으로 식각하는 단계를 포함하는 것을 특징으로 하는 선택적 식각 방법. Selectively etching the etching target layer region exposed by the hard mask. 반도체 기판 상에 터널 유전층을 형성하는 단계;Forming a tunnel dielectric layer on the semiconductor substrate; 상기 터널 유전층 상에 전하저장층을 형성하는 단계;Forming a charge storage layer on the tunnel dielectric layer; 상기 전하저장층 상에 패드층을 형성하는 단계;Forming a pad layer on the charge storage layer; 상기 패드층 상에 폴리머(polymer)에 탄소나노튜브(carbon nanotube)들을 혼합한 혼합물층의 패턴을 하드 마스크로 형성하는 단계;Forming a pattern of a mixture layer in which carbon nanotubes are mixed with a polymer on the pad layer as a hard mask; 상기 하드 마스크에 의해 노출된 상기 패드층 및 상기 전하저장층, 상기 터널 유전층, 상기 반도체 기판 부분을 순차적으로 선택 식각하여 상기 전하저장층의 패턴 및 상기 전하저장층의 패턴에 정렬된 트렌치(trench)를 형성하는 단계;A trench aligned with the pattern of the charge storage layer and the pattern of the charge storage layer by sequentially etching the pad layer, the charge storage layer, the tunnel dielectric layer, and the semiconductor substrate portion exposed by the hard mask. Forming a; 상기 트렌치를 채우는 절연층을 형성하는 단계; 및Forming an insulating layer filling the trench; And 상기 절연층을 상기 패드층이 노출되게 평탄화하여 분리하는 단계를 포함하는 것을 특징으로 하는 선택적 식각을 이용한 메모리 소자의 소자분리 형성 방법. And planarizing and separating the insulating layer to expose the pad layer. 제4항에 있어서, The method of claim 4, wherein 상기 폴리머는 포토레지스트 물질을 포함하는 것을 특징으로 하는 선택적 식각을 이용한 메모리 소자의 소자분리 형성 방법. The method of claim 1, wherein the polymer comprises a photoresist material. 제5항에 있어서, The method of claim 5, 상기 하드 마스크를 형성하는 단계는 상기 포토레지스트 및 상기 탄소나노튜브의 혼합물의 층을 노광 및 현상하는 단계를 포함하는 것을 특징으로 하는 선택적 식각을 이용한 메모리 소자의 소자분리 형성 방법. And forming the hard mask comprises exposing and developing a layer of the mixture of the photoresist and the carbon nanotubes. 제4항에 있어서, The method of claim 4, wherein 상기 폴리머는 유기반사방지코팅(organic ARC) 물질을 포함하는 것을 특징으로 하는 선택적 식각을 이용한 메모리 소자의 소자분리 형성 방법. The method of claim 1, wherein the polymer comprises an organic anti-reflective coating (organic ARC) material. 제4항에 있어서, The method of claim 4, wherein 상기 패드층은 실리콘 질화물층을 포함하여 형성되고The pad layer is formed including a silicon nitride layer 상기 패드층 및 상기 하드 마스크의 계면에 상기 실리콘 질화물층에 비해 얇은 두께의 실리콘 산화물층이 보조 하드 마스크로 더 형성되는 것을 특징으로 하는 선택적 식각을 이용한 메모리 소자의 소자분리 형성 방법. The silicon oxide layer having a thickness thinner than that of the silicon nitride layer at the interface between the pad layer and the hard mask is further formed as an auxiliary hard mask. 제4항에 있어서, The method of claim 4, wherein 상기 전하저장층은 The charge storage layer is 상기 터널 유전층을 터널링하여 주입된 전자를 저장하는 도전성 폴리실리콘층을 포함하여 플래시 메모리 소자의 컨트롤 게이트로 형성되는 것을 특징으로 하는 선택적 식각을 이용한 메모리 소자의 소자분리 형성 방법. And a conductive polysilicon layer for storing the injected electrons by tunneling the tunnel dielectric layer, and forming a control gate of a flash memory device.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10236185B2 (en) 2016-11-25 2019-03-19 Samsung Electronics Co., Ltd. Method of forming patterns for semiconductor device

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7956345B2 (en) * 2007-01-24 2011-06-07 Stmicroelectronics Asia Pacific Pte. Ltd. CNT devices, low-temperature fabrication of CNT and CNT photo-resists
US9494615B2 (en) * 2008-11-24 2016-11-15 Massachusetts Institute Of Technology Method of making and assembling capsulated nanostructures
US8227783B2 (en) * 2009-07-13 2012-07-24 Seagate Technology Llc Non-volatile resistive sense memory with praseodymium calcium manganese oxide
IT1400159B1 (en) * 2010-03-15 2013-05-17 St Microelectronics Srl HIGH-RESOLUTION PHOTOLYTOGRAPHY METHOD FOR THE CONSTRUCTION OF NANOSTRUCTURES, IN PARTICULAR IN THE MANUFACTURE OF INTEGRATED ELECTRONIC DEVICES
US8921183B2 (en) * 2010-12-08 2014-12-30 Nanya Technology Corporation Method for fabricating trench isolation structure
CN103359718B (en) * 2012-04-05 2015-07-01 清华大学 Preparation method of narrow graphene nanoribbons
KR102114950B1 (en) 2013-01-29 2020-05-26 삼성디스플레이 주식회사 Mask for layer deposition and deposition apparatus having the same
KR102287813B1 (en) * 2014-05-30 2021-08-10 삼성전자주식회사 Hardmask composition and method of forming patterning using the hardmask composition
KR102295525B1 (en) * 2015-01-16 2021-08-30 삼성전자 주식회사 Hard mask composition for spin coating
WO2016129927A1 (en) * 2015-02-13 2016-08-18 부산대학교 산학협력단 Hard-mask composition comprising solution processable carbon allotropes, method for manufacturing hard-mask using same, and hard-mask
KR20160100172A (en) * 2015-02-13 2016-08-23 부산대학교 산학협력단 Solution processible hard mask composition including carbon allotrope, method of manufacturing a hard mask using the solution processible hard mask composition, and hard mask
KR102515377B1 (en) 2015-12-24 2023-03-28 삼성전자주식회사 Composition for hard mask layer and carbon nanotube layer structure and method of forming patterns and method of manufacturing semiconductor device
KR102456578B1 (en) 2017-07-14 2022-10-20 삼성전자주식회사 Hardmask composition, method of manufacturing the same and method of forming patterned layer using hardmask composition
CN113363149B (en) * 2020-03-05 2023-02-21 中芯国际集成电路制造(深圳)有限公司 Method for forming semiconductor device

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11274470A (en) 1998-03-26 1999-10-08 Nec Corp Manufacture of single electronic element
JP2003109974A (en) 2001-10-01 2003-04-11 Fujitsu Ltd Carbon nanotube gate field-effect transistor and method of manufacturing the same and fine-pattern formation method
JP2004333805A (en) * 2003-05-07 2004-11-25 Fuji Xerox Co Ltd Resist composition
KR20060024726A (en) * 2004-09-14 2006-03-17 삼성전기주식회사 Fabrication method of field emitter electrode

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3515326B2 (en) 1996-06-07 2004-04-05 日本電信電話株式会社 Resist composition
AUPP976499A0 (en) * 1999-04-16 1999-05-06 Commonwealth Scientific And Industrial Research Organisation Multilayer carbon nanotube films
JP2001281864A (en) 2000-03-30 2001-10-10 Fuji Photo Film Co Ltd Resist composition for electron beam or x-ray
KR20040034251A (en) * 2002-10-21 2004-04-28 삼성에스디아이 주식회사 Field emission device
KR100947702B1 (en) * 2003-02-26 2010-03-16 삼성전자주식회사 Method for forming a patterned film and a polymeric complex of surface-modified carbon nanotubes having polymerizable moiety
KR100549103B1 (en) 2003-06-05 2006-02-06 한국과학기술원 Method for Fabricating a Carbon Nanotube Array
EP1510861A1 (en) * 2003-08-26 2005-03-02 Sony International (Europe) GmbH Method for patterning organic materials or combinations of organic and inorganic materials
KR20050049868A (en) * 2003-11-24 2005-05-27 삼성에스디아이 주식회사 Method for forming carbon nanotube emitter and method for manufacturing field emission display using the same
CN1585067A (en) * 2004-06-11 2005-02-23 华东师范大学 Preparing method for lattice nanometer carbon base thin-film cold cathode
US7153755B2 (en) * 2005-01-26 2006-12-26 Taiwan Semiconductor Manufacturing Co., Ltd. Process to improve programming of memory cells
CN100480169C (en) * 2005-09-29 2009-04-22 上海交通大学 Micrographic treatment of carbon nanometer tubes

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11274470A (en) 1998-03-26 1999-10-08 Nec Corp Manufacture of single electronic element
JP2003109974A (en) 2001-10-01 2003-04-11 Fujitsu Ltd Carbon nanotube gate field-effect transistor and method of manufacturing the same and fine-pattern formation method
JP2004333805A (en) * 2003-05-07 2004-11-25 Fuji Xerox Co Ltd Resist composition
KR20060024726A (en) * 2004-09-14 2006-03-17 삼성전기주식회사 Fabrication method of field emitter electrode

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10236185B2 (en) 2016-11-25 2019-03-19 Samsung Electronics Co., Ltd. Method of forming patterns for semiconductor device

Also Published As

Publication number Publication date
US7927961B2 (en) 2011-04-19
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