JP2003100894A - 集積回路チップ及びマルチチップパッケージ - Google Patents

集積回路チップ及びマルチチップパッケージ

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JP2003100894A JP2002201571A JP2002201571A JP2003100894A JP 2003100894 A JP2003100894 A JP 2003100894A JP 2002201571 A JP2002201571 A JP 2002201571A JP 2002201571 A JP2002201571 A JP 2002201571A JP 2003100894 A JP2003100894 A JP 2003100894A
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Ichiko Sai
一興 崔
Jeong-Jin Kim
正鎭 金
Hai-Jeong Sohn
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忠雨 李
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    • H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
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    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
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    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48235—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a via metallisation of the item
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Abstract

(57)【要約】 【課題】 チップサイズ縮小の限界を克服できる集積回
路チップを提供する。 【解決手段】 集積回路チップ１０は、セル領域Ａ
cell1、Ａcell2と周辺領域Ａ periを有する半導体基板１
１と、半導体基板１１上に形成されたチップパッド配線
パターン１２と、チップパッド配線パターン１２を覆う
保護膜１６と、チップパッド配線パターン１２と接続さ
れセル領域Ａcell1、Ａcell2上に形成された再配置チッ
プパッド１７とを備える。再配置チップパッド１７をセ
ル領域Ａcell1、Ａcell2の上部に形成し、周辺領域Ａ
periにおいてチップパッドの形成のために用意する領域
を設けないことによって、チップサイズを減少させるこ
とができる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置に関
し、より具体的には、チップパッドがセル領域(cell ar
ea)の上部に形成された集積回路チップ(integrated cir
cuit chip)及びそれを用いたマルチチップパッケージ(m
ulti chip package)に関する。
【０００２】
【従来の技術】電子産業において技術開発がだんだん小
型化している。半導体分野においても集積回路チップの
サイズを縮小することが要望され、小型化に対応するた
めに、チップパッドサイズの縮小とチップパッドピッチ
の減少に対する問題を解決するための多くの努力が進ん
でいる。
【０００３】ウェーハ組立工程(wafer fabrication)済
みの一般的な集積回路チップは、オン−チップ(on-chi
p)回路が設けられた半導体基板の活性面(active surfac
e)に電気信号の入出力端子の役目をするチップパッドが
形成され、そのチップパッドを除いた活性面には、窒化
膜のような保護膜が覆われた構造を有する。集積回路チ
ップは、チップパッドの形成位置によってセンターパッ
ド型(center pad type)とエッジパッド型(edge pad typ
e)とに区分される。
【０００４】図１は、一般的なセンターパッド型の集積
回路チップを示す平面図であり、図２は、図１の２−２
線に沿う断面図であり、図３は、一般的なエッジパッド
型の集積回路チップを示す平面図であり、図４は、図３
の４−４線に沿う断面図である。
【０００５】図１及び図２に示されているように、セン
ターパッド型の集積回路チップ１１０は、半導体基板１
１１の中央にチップパッド１１２の形成のための周辺領
域Ａ periが確保されており、集積回路が形成されるセル
領域（一点鎖線の内側領域であるＡcell1、Ａcell2）が
その外側に形成された構造である。そして、図３及び図
４に示されているように、エッジパッド型の集積回路チ
ップ１２０は、半導体基板１２１の端部にチップパッド
１２２の形成のための周辺領域Ａperi1、Ａper i2が確保
され、セル領域（一点鎖線の内側領域であるＡcell）が
その内側に形成された構造である。参照番号１１３及び
１２３は、保護膜である。
【０００６】しかしながら、前述した構造の集積回路チ
ップは、チップパッド配置形態に関係なく、チップサイ
ズ(chip size)縮小に限界がある。基本的に、セル領域
（Ａc ellまたはＡcell1、Ａcell2）と、チップパッド形
成のための周辺領域（ＡperiまたはＡperi1、Ａperi2）
とを具備しなければならないからである。現在、チップ
サイズの縮小は、前述したセル領域と、チップパッド形
成のための領域を含む周辺領域が確保された状態で、集
積度増加及びチップパッドサイズ減少により具現されて
いるだけである。すなわち、セル領域またはチップパッ
ド自体の形成のための周辺領域のサイズを減少させるこ
とによって、チップパッドサイズの減少を具現してい
る。
【０００７】また、前述した構造の集積回路チップは、
チップパッドサイズ及びパッドピッチ減少に限界があ
る。半導体技術の発展につれてチップパッドサイズ及び
チップパッドピッチが減少し、より小型で且つ多ピンの
集積回路チップの具現が可能になったが、集積回路チッ
プの信頼性を立証するために、半導体ウェーハ状態で進
行される電気的特性検査(Electric Die Sorting test)
と電気的相互連結(interconnection)が可能な基本的な
サイズを確保していなければならないからである。現
在、チップパッドサイズ減少傾向に対応せず、電気的特
性検査に用いられる探針の製作能力及び検査の正確性に
おいて技術的限界が現れ、電気的相互連結、例えばワイ
ヤーボンディング(wire bonding)とビームリードボンデ
ィング(beam lead bonding)の技術的限界が現れた。
【０００８】さらに、前述した構造の集積回路チップを
複数個備えて構成されるマルチチップパッケージの場
合、パッケージサイズの減少に制限があり、チップパッ
ドの位置制約によってパッケージ具現にいろいろな制約
がある。特に、センターパッド型集積回路チップの場
合、同種チップの積層が難しくて、ボンディングワイヤ
ーの長さが長くなる。
【０００９】
【発明が解決しようとする課題】従って、本発明の目的
は、上述したようなチップサイズ縮小の限界を克服でき
る集積回路チップを提供することにある。また、本発明
の他の目的は、チップパッドサイズとチップパッドピッ
チ減少の限界を克服できる集積回路チップを提供するこ
とにある。また、本発明のさらに他の目的は、チップパ
ッド配置構造によるマルチチップパッケージ具現の制約
を克服できるマルチチップパッケージを提供することに
ある。
【００１０】
【課題を解決するための手段】前記目的を達成するため
に、本発明に係る集積回路チップは、セル領域と周辺領
域を有する半導体基板と、その半導体基板上に形成され
たチップパッド配線パターンと、そのチップパッド配線
パターンを覆う保護膜と、チップパッド配線パターンと
接続され、セル領域上に形成された再配置チップパッド
とを備えることを特徴とする。再配置チップパッドをセ
ル領域の上部に形成し、周辺領域においてチップパッド
の形成のために用意する領域を設けないことによって、
チップサイズを減少させることができる。
【００１１】ここで、本発明に係る集積回路チップは、
保護膜を覆う層間絶縁膜を形成し、その上に再配置チッ
プパッドを形成することが望ましく、再配置チップパッ
ドが層間絶縁膜上に形成されるパッド再配線パターンと
同一層に形成されることが望ましい。層間絶縁膜は、半
導体基板を平坦化させ、複数層の絶縁膜からなることが
望ましくて、高密度プラズマ(High Density Plasma;HD
P)酸化膜、ベンゾシクロブテン(Benzocyclobutene;BCB)
膜、ポリベンゾオキサゾール(polybenzoxazole;PBO)膜
及びポリイミド(polyimide)膜のうち少なくともいずれ
か１つの膜質が好ましい。特に、高密度プラズマシリコ
ン酸化膜(High Density Plasma ＳｉＯ2膜；ＨＤＰ−Ｓ
ｉＯ2膜）が好ましい。そして、パッド再配線パターン
を覆う最終絶縁膜は、高密度プラズマ酸化膜とポリイミ
ド膜の少なくともいずれか１つであることが好ましい。
一方、層間絶縁膜としては、第１の層間絶縁膜と第２の
層間絶縁膜を全面にわたって形成するか、又はパッド再
配線パターンの再配置チップパッド領域が第１の層間絶
縁膜と接するようにして、部分的に形成することができ
る。
【００１２】また、本発明に係る他の集積回路チップ
は、セル領域と周辺領域を有する半導体基板と、周辺領
域に形成されたチップパッドと、半導体基板上に形成さ
れ、チップパッドを露出させる保護膜と、該保護膜上に
形成され、半導体基板を平坦化させる層間絶縁膜と、該
層間絶縁膜上に形成され、チップパッドと接続されたパ
ッド再配線パターンと、該パッド再配線パターンを覆う
最終絶縁膜と、セル領域上からパッド再配線パターンを
露出させて形成された再配置チップパッドとを備えるこ
とを特徴とする。好ましくは、チップパッドがセンター
パッド型配置構造を有し、再配置チップパッドがエッジ
パッド型配置構造を有する。
【００１３】また、本発明に係るマルチチップパッケー
ジは、前述したように、セル領域上に形成された再配置
チップパッドを含む本発明の集積回路チップの複数個が
基板上に垂直または水平に配置実装されており、集積回
路チップと基板とがワイヤーボンディングされることを
特徴とする。ここで、集積回路チップが同種チップであ
る場合、チップ間挿入物を介在して基板上に垂直に積層
することが好ましく、集積回路チップのサイズが相異な
る場合、まず、サイズが最も大きい集積回路チップを基
板に実装し、その集積回路チップ上にサイズが小さくな
る順に積層することが好ましい。
【００１４】また、本発明に係る他のマルチチップパッ
ケージは、前述したようなセル領域上に形成された再配
置チップパッドを含む本発明に係る複数の第１及び第２
のチップが、複数のリードを含むリードフレームに実装
されており、第１及び第２のチップの再配置チップパッ
ドがリードにワイヤーボンディングされることを特徴と
する。
【００１５】ダイパッドを有する一般的な形態のリード
フレームである場合、第１及び第２のチップは、ダイパ
ッドの上面及び下面に各々実装することが好ましい。第
１のチップ及び第２のチップ上に垂直に積層された複数
の集積回路チップをさらに備えることができる。
【００１６】
【発明の実施の形態】以下、添付の図面を参照して本発
明の実施例を一層詳細に説明する。図面において、膜の
厚さなどは、より明確な説明のために、強調されたもの
である。なお、図面において、同じ参照符号は、同じ構
成要素を示す。
【００１７】（第１実施例）図５乃至図８は、本発明に
係る集積回路チップの第１実施例を製造する工程を示す
断面図であり、図９は、本発明に係る集積回路チップの
第１実施例の平面図であり、図１０は、図８の”Ａ”部
分の他の連結構造を示す部分断面図であり、図１１は、
図９の集積回路チップにワイヤーボンディングが実施さ
れた状態を示す断面図である。
【００１８】図８及び図９に示された集積回路チップ１
０は、センターパッド型チップ設計による集積回路が形
成されたセル領域Ａcell1、Ａcell2の間に周辺領域Ａ
periを有する半導体基板１１と、該半導体基板１１上に
集積回路と接続されるチップパッド配線パターン１２と
を含む。チップパッド配線パターン１２は、従来のチッ
プパッドが形成される層に所定のパターンを有するライ
ン形態で形成され、一端が周辺領域Ａperiに位置する。
周辺領域Ａperiの幅は、チップパッド領域が確保されて
いなくて、ライン形態である一部のチップパッド配線パ
ターン１２だけが存在するので、従来と比べて狭くなっ
ている。これにより、半導体基板１１は、チップパッド
領域のために必要な幅だけ減少された全体幅を有する。
【００１９】ここで、周辺領域Ａperiに位置するチップ
パッド配線パターン部分は、必要に応じて別途の周辺回
路の形成時に使用するためのもので、不要な場合には、
チップパッド配線パターン１２が周辺領域に位置せず、
セル領域Ａcell1、Ａcell2にのみ位置させることができ
る。また、チップパッド配線パターン１２と半導体基板
の集積回路との接続は、セル領域Ａcell1、Ａcell2や周
辺領域Ａperiのいずれにおいても可能である。チップパ
ッド配線パターン１２の材質としては、電気伝導性に優
れた金属、例えばアルミニウム材質を使うことができ
る。
【００２０】半導体基板１１上には、チップパッド配線
パターン１２を覆う保護膜１６と、該保護膜１６を覆う
層間絶縁膜１３とが形成されている。層間絶縁膜１３
は、後述する再配置チップパッド１７にワイヤーボンデ
ィングまたはビームリードボンディング(beam lead bon
ding)のような電気的相互連結がなされる過程で加えら
れる物理的ストレスを支持できるように、絶縁及び強度
に優れた材質で構成される。層間絶縁膜としては、高密
度プラズマ(High Density Plasma;HDP)酸化膜、ベンゾ
シクロブテン(Benzocyclobutene;BCB)膜、ポリベンゾオ
キサゾール(polybenzoxazole;PBO)膜及びポリイミド(po
lyimide)膜が好ましい。それらのうち、層間絶縁膜１３
としては、物理的ストレスに対して優秀な強度を有する
シラン、酸素及びアルゴンガスを使用する高密度プラズ
マ酸化膜、例えば、高密度プラズマシリコン酸化膜（Ｈ
ＤＰ−ＳｉＯ2膜）が好ましい。
【００２１】層間絶縁膜１３上には、パッド再配線パタ
ーン１５が所定のパターンで形成されている。パッド再
配線パターン１５は、再配置チップパッド１７の位置を
セル領域上部に再配置する配線パターンである。パッド
再配線パターン１５の一端は、層間絶縁膜１３から露出
されるチップパッド配線パターン１２と接続され、他端
は、半導体基板１１の端部においてセル領域上部に一定
のサイズを有するようにサイズが拡張された領域を有す
る。チップパッド配線パターン１２との接続は、図８
の”Ａ”に示されているように、層間絶縁膜１３に所定
のサイズの孔を形成し、その孔にパッド再配線パターン
１５の一部が入るように、ビアホール形態で接続した
り、図１０に示されているように、最小限のサイズを有
するチップパッド形態でチップパッド配線パターン１２
を露出させ、そのチップパッド配線パターン１２の露出
された部分を覆うようにして接続させることができる。
パッド再配線パターン１５は、詳細に図示していない
が、３００〜５００Å厚さのチタニウム（Ｔｉ）と、そ
の上に約１５０００Å厚さのアルミニウム（Ａｌ）及び
その上に３００〜５００Å厚さの窒化チタニウム（Ｔｉ
Ｎ）等、３つの層で構成することが好ましい。場合によ
って、銅、アルミニウム、亜鉛、鉄、白金、コバルト、
鉛、ニッケル、またはそれらの合金を使用することがで
きる。
【００２２】そして、層間絶縁膜１３上には、パッド再
配線パターン１５を覆い、パッド再配線パターン１５の
一定部分を露出させる最終絶縁膜１８が形成されてい
る。最終絶縁膜１８から露出されるパッド再配線パター
ン部分が再配置チップパッド１７として定義され、パッ
ド再配線パターン１５と再配置チップパッド１７は、同
一層に位置する。一方、再配置チップパッド１７は、半
導体基板１１端部のセル領域Ａcell1、Ａcell2の上部に
配置されている。この再配線チップパッド１７に、図１
１に示されているように、電気的相互連結手段、例え
ば、ボンディングワイヤー９９を接合することができ
る。再配置チップパッド１７の形成位置は、電気的相互
連結を考慮して必要によって異ならせることができる。
【００２３】ここで、再配置チップパッド１７は、対向
する両端部にそれぞれ一列に配置されていることを図示
しているが、４端部すべてに配列される形態及びジグザ
グ(zigzag)形態など、多様な配列形態を有することがで
きる。一方、最終絶縁膜１８は、ＨＤＰ−ＳｉＯ2膜や
ＨＤＰ−ＳｉＮ膜のような高密度プラズマ酸化膜で構成
することができ、αパーティクル(particle)から内部回
路を保護できるように、ポリイミド膜をＨＤＰ−ＳｉＯ
2膜上にさらに形成することができる。
【００２４】このような集積回路チップは、再配置チッ
プパッドが半導体基板の周辺領域に形成されずに、セル
領域上部に位置する。したがって、セル領域の幅が同じ
状態で、周辺領域Ａperiの幅が従来のチップパッドを形
成するための領域の幅だけ減少されることができるの
で、集積回路チップの全体幅は、従来と比べて減少す
る。セル領域の幅は、従来と同様である。もちろん、セ
ル領域上部のパッド再配線パターン及び最終絶縁膜によ
って厚さが増加するが、幅の減少分に対して厚さの増加
分が大きくなくて、全体チップサイズが減少する。層間
絶縁膜により、セル領域上部に形成される再配置チップ
パッドに電気的相互連結、例えばワイヤーボンディング
が実施される時に加えられる物理的ストレスを支持する
ことができるので、再配置チップパッド下部の集積回路
には損傷を与えない。
【００２５】また、前述した集積回路チップは、センタ
ーパッド型回路設計された集積回路チップがエッジパッ
ド型の集積回路チップ形態に変更された構造である。セ
ンターパッド型からエッジパッド型の集積回路チップに
変更されて、チップパッド間の間隔が増加され、電気的
特性検査で探針の接触が一層容易になされ得る。そし
て、このような構造的変更により、一般的に電気的特性
がエッジパッド型と比べて優れると知られたセンターパ
ッド型の集積回路チップをエッジパッド型構造に転換し
て、ＬＯＣ（Ｌｅａｄ Ｏｎ Ｃｈｉｐ）形態でない通
常的な形態のパッケージに具現することができる。さら
に、再配置チップパッドの形成位置を層間絶縁膜上部の
任意の位置に所定の配列を有するようにすることがで
き、チップサイズ減少によるチップパッドの微細ピッチ
化と、集積度向上及び多ピン化に対する対処が容易であ
る。
【００２６】このような集積回路チップは、半導体ウェ
ーハ状態で次のような工程により製造される。まず、一
般的なウェーハ状態で、図５に示したように、セル領域
Ａcell1、Ａc ell2に集積回路の形成が完了したシリコン
のような半導体基板１１上に、チップパッド配線パター
ン１２を形成し、保護膜１６を覆う。所定のウェーハ組
立工程を経て集積回路が形成された半導体基板１１上
に、感光膜パターンをマスクとして使用したメッキ方
法、又はスパッタリングのような蒸着方法により、所定
パターンのチップパッド配線パターン１２を集積回路と
選択的に連結して形成することができる。ここで、チッ
プパッド配線パターン１２は、セル領域Ａcell1、Ａc
ell2の上部及び周辺領域Ａperiに位置していることを図
示しているが、セル領域Ａcell1、Ａcell2にのみ位置す
るようにすることができる。
【００２７】次に、保護膜１６上に、図６に示したよう
に、層間絶縁膜１３を形成する段階を進行する。層間絶
縁膜１３は、前述したように、電気的相互連結で加えら
れる物理的なストレスが下部の集積回路に伝達されるこ
とを防止できるように、強度が優秀であり、層間絶縁機
能を担当するＨＤＰ−ＳｉＯ2膜を形成する。これによ
り、一定の程度以上の物理的なストレスが加えられて
も、下部の集積回路を保護することができる。また、層
間絶縁膜１３は、半導体基板１１の上部の平坦化作用を
も発揮する。チップパッド配線パターン１２を露出させ
る開口部１４は、セル領域Ａcell1、Ａcell2上部に形成
されるか、周辺領域Ａperiに位置した部分に形成され
る。
【００２８】図６では、層間絶縁膜１３を形成する段階
が１段階に行われることを図示しているが、２次にわた
って進行することもできる。２次にわたって層間絶縁膜
１３を形成した後、平坦化段階をさらに進行することが
できる。平坦化段階をさらに進行することによって、層
間絶縁膜１３の平坦度が向上し、その上に形成されるパ
ッド再配線パターン１５も平坦度が向上する。これによ
り、再配置チップパッド（図８の１７）にワイヤーボン
ディングのような電気的な相互連結が進行される時、ボ
ンディングワイヤーまたはビームリード等との接合不良
が防止され、結合力が向上する。平坦化段階は、公知の
化学的機械的研磨により行うことができる。
【００２９】層間絶縁膜１３が形成されると、図７に示
したように、層間絶縁膜１３の開口部１４によりチップ
パッド配線パターン１２の露出された部分に接続される
パッド再配線パターン１５を層間絶縁膜１３上に所定の
パターンで形成する段階を進行する。パッド再配線パタ
ーン１５は、チップパッド配線パターン１２のようにメ
ッキ、スパッタリングのような蒸着により所望のパター
ンで得ることができる。
【００３０】パッド再配線パターン１５が形成される
と、次の段階として最終絶縁膜１８を形成する。パッド
再配線パターン１５を含んで層間絶縁膜１３の全面に
は、図８に示したように、セル領域端部上のパッド再配
線パターン１５の一部を露出させて、再配置チップパッ
ド１７を形成する最終絶縁膜１８を形成する。最終絶縁
膜１８は、パッド再配線パターン１５とその下部の集積
回路を保護できるように、層間絶縁膜１３と同様にＨＤ
Ｐ−ＳｉＯ2材質が使用され、外部環境から集積回路を
保護する。最終絶縁膜１８は、強度補強及び外部環境か
らの保護のために、まず、ＨＤＰ−ＳｉＯ2膜を形成
し、その上にαパーティクルからの保護のために、ポリ
イミド膜を形成することによって、２つの層に具現する
ことができる。
【００３１】（第２実施例）図１２は、本発明に係る集
積回路チップの第２実施例の製造工程を示す断面図であ
る。図１２に示された集積回路チップ３０は、保護膜１
６上に第１の層間絶縁膜１３、その上に第２の層間絶縁
膜２０ａが形成されており、その上にパッド再配線パタ
ーン１５が形成された構造である。誘電体層機能をする
第２の層間絶縁膜２０ａを、第１の層間絶縁膜１３とパ
ッド再配線パターン１５との間に形成して、集積回路チ
ップ３０の電気的特性、例えばキャパシタンスが低くな
るようにしている。第２の層間絶縁膜２０ａの厚さは、
キャパシタンス特性及び強度補強を考慮して、適正水
準、例えば約２〜５０μｍに設定される。第２の層間絶
縁膜２０ａには、主としてベンゾシクロブテン、ポリベ
ンゾオキサゾール、ポリイミドなどの物質を使うことが
できる。
【００３２】このような集積回路チップ３０は、次のよ
うな工程によって製造される。但し、半導体基板１１上
に第１の層間絶縁膜が形成される段階までは、前述した
第１実施例の製造方法と同様で、それについての図示及
び説明を省略する。半導体基板１１のセル領域
Ａcell1、Ａcell2に、半導体基板５２の集積回路と接続
されるチップパッド配線パターン１２が形成され、その
チップパッド配線パターン１２の一部が開放されるよう
に、保護膜１６が形成され、その上に第１の層間絶縁膜
１３が形成された状態で、第２の層間絶縁膜２０ａを形
成する。第２の層間絶縁膜２０ａは、通常的なスピンコ
ーティング方法と写真工程によって形成することができ
る。この際、第１の層間絶縁膜１３上に第２の層間絶縁
膜２０ａを形成し、第１の層間絶縁膜１３から露出され
る部分を除去して、チップパッド配線パターン１２を露
出させる。そして、第２の層間絶縁膜２０ａ上にチップ
パッド配線パターン１２と接続されるパッド再配線パタ
ーン１５を形成し、最終絶縁膜１８を形成して再配置チ
ップパッド１７をセル領域上に形成する。ここで、第２
の層間絶縁膜２０ａ及び最終絶縁膜１８には、ポリイミ
ドを使うことができる。
【００３３】（第３実施例）図１３乃至図１５は、本発
明に係る集積回路チップの第３実施例の製造工程を示す
断面図である。図１３に示された集積回路チップ５０
は、前述した第２実施例の集積回路チップ３０と同様
に、第２の層間絶縁膜２０ｂが第１の層間絶縁膜１３上
に形成されているが、第２実施例の集積回路チップ３０
とは異なって、再配置チップパッド１７が第１の層間絶
縁膜１３上に形成されている構造である。集積回路チッ
プ５０の特性によって電気的相互連結する時に加えられ
る物理的ストレスによるクッション(cushion)現象が生
じないように、第２の層間絶縁膜２０ｂの再配置チップ
パッド１７の下部が除去されている形態である。
【００３４】このような集積回路チップ５０は、第２実
施例の製造方法における第２の層間絶縁膜２０ａを形成
する段階が、図１３に示されたように、第２の層間絶縁
膜２０ｂを、再配置チップパッド１７が形成されるべき
位置の第１の層間絶縁膜１３が開放されるように除去し
た状態で、後続工程として、図１４に示されたように、
パッド再配線パターン１５を形成し、図１５に示された
ように、パッド再配線パターン１５の一定部分が露出さ
れるように最終絶縁膜１８を形成して得ることができ
る。露出される部分が再配置チップパッド１７となる。
【００３５】（第４実施例）図１６は、本発明に係る集
積回路チップの第４実施例を示す断面図である。上述し
た実施例とは異なって、図１６に示された集積回路チッ
プ８０は、センターパッド型に配置されたチップパッド
１２が周辺領域Ａperiに位置する。保護膜１６は、チッ
プパッド１２を露出させ、半導体基板８１上に形成され
ている。通常、ウェーハ組立工程が完了した状態の集積
回路チップがこのような状態を有する。保護膜１６上に
は、層間絶縁膜１３が半導体基板８１の上部を平坦化さ
せるように形成されている。層間絶縁膜１３上に形成さ
れたパッド再配線パターン１５がチップパッド１２と接
続され、最終絶縁膜１８がパッド再配線パターン１５を
覆う。最終絶縁膜１８からセル領域Ａcell1、Ａcell2上
に露出されるパッド再配線パターン１５の部分として再
配置チップパッド１７が形成されている。再配置チップ
パッド１７は、集積回路チップ８０の端部に形成される
エッジパッド型配置構造を有する。
【００３６】このような集積回路チップは、前述した実
施例と異なって、チップサイズ減少に有利な構造的利点
はないが、センターパッド型集積回路チップをエッジパ
ッド型に転換する構造的変更によって、チップパッドの
配置制限を克服することができ、チップパッドサイズと
チップパッドピッチ減少の限界を克服することができ
る。
【００３７】（第５実施例）図１７は、本発明に係る集
積回路チップの第５実施例を示す断面図である。図１７
に示された集積回路チップ９０は、第４実施例と同様
に、センターパッド型に配置されたチップパッド１２が
周辺領域Ａperiに位置し、保護膜１６が、チップパッド
１２を露出させるように、半導体基板８１上に形成され
ている。しかしながら、第４実施例と異なって、保護膜
１６上に第１の層間絶縁膜１３と第２の層間絶縁膜２０
が半導体基板８１の上部を平坦化させながら形成されて
いる。第２の層間絶縁膜２０上にパッド再配線パターン
１５が形成され、第１の層間絶縁膜１３と第２の層間絶
縁膜２０を貫通してチップパッド１２と接続されてい
る。第２の層間絶縁膜１３上にパッド再配線パターン１
５を覆う最終絶縁膜１８が形成されており、最終絶縁膜
１８からセル領域Ａcell1、Ａcell2上に露出されるパッ
ド再配線パターン１５の部分として再配置チップパッド
１７が形成された構造は、第４実施例と同様である。
【００３８】このような集積回路チップにおいて、再配
置チップパッドの下部に、第１の層間絶縁膜と第２の層
間絶縁膜とからなる２層の層間絶縁膜構造によって再配
置チップパッドに電気的な連結過程で加えられる物理的
ストレスを分散及び支持できるようになる。また、再配
置チップパッドが層間絶縁膜による複数の平坦化過程を
経て形成され、ワイヤーボンディングのような外部との
電気的な連結におけるボンディング安定性を向上させる
ことができる。一方、本発明に係る集積回路チップの実
施例を適用して多様な形態のマルチチップパッケージ具
現が可能である。
【００３９】（マルチチップパッケージの第１実施例）
図１８は、本発明に係るマルチチップパッケージの第１
実施例を示す断面図である。図１８に示されたマルチチ
ップパッケージ２００は、前述したセル領域上に再配置
チップパッド２１７ａ、２１７ｂが形成された本発明に
従う集積回路チップである互いに同種の第１のチップ２
１０ａと第２のチップ２１０ｂが基板２５１上に垂直に
積層されている構造である。第１、第２チップ２１０
ａ、２１０ｂと基板２５１間の電気的な連結は、ボンデ
ィングワイヤー２５７を用いたワイヤーボンディングに
よりなされている。ここで、第１のチップ２１０ａと第
２のチップ２１０ｂは、いずれもセンターパッド型集積
回路設計構造を有し、セル領域上に形成された再配置チ
ップパッド２１７ａ、２１７ｂがチップ端部に形成され
ているエッジパッド型配置構造を有する。第１のチップ
２１０ａは、基板２５１上に接着剤２６１で実装され、
第２のチップ２１０ｂは、第１のチップ２１０ａ上にチ
ップ間挿入物２６３を介在して実装されている。チップ
間挿入物２６３は、第１のチップ２１０ａと基板２５１
とを連結するボンディングワイヤー２５７の空間を確保
する。ここで、基板２５１としては、印刷回路基板やテ
ープ配線基板などを適用することができる。
【００４０】基板２５１の上部は、エポキシ成形樹脂で
形成される封止部２５９により、第１のチップ２１０ａ
と第２のチップ２１０ｂ及びボンディングワイヤー２５
７並びにそれらの電気的連結部分が封止されて、外部環
境から保護される。そして、基板２５１の下部に、外部
接続端子としてはんだボール２７１が形成されている。
参照符号２５３は、基板２５１に形成される基板ボンデ
ィングパッドである。
【００４１】本実施例のマルチチップパッケージは、セ
ル領域上に再配置チップパッドが形成された複数の集積
回路チップを含んで単一のパッケージに構成されること
によって、メモリ容量の増大及び入出力ピン数の増加に
対応することができる。また、再配置チップパッドがエ
ッジパッド型配置構造を有する本発明に従う集積回路チ
ップが適用されて、チップパッドが中央に形成されたセ
ンターパッド型集積回路チップのチップパッド配置構造
による積層制約を克服することができる。
【００４２】（マルチチップパッケージの第２実施例）
図１９は、本発明に係るマルチチップパッケージの第２
実施例を示す断面図である。図１９に示されたマルチチ
ップパッケージ３００は、上述のような本発明に従う集
積回路チップである再配置チップパッド３１７ａ、３１
７ｂがセル領域上に形成された第１のチップ３１０ａと
第２のチップ３１０ｂが基板３５１上に水平に配置さ
れ、チップ３１０ａ、３１０ｂと基板３５１とがボンデ
ィングワイヤー３５７でワイヤーボンディングされて電
気的に連結された構造を有する。参照符号３５３は、基
板配線パターン、３５９は、封止部、３６１は、接着
剤、３７１は、はんだボールである。
【００４３】本実施例のマルチチップパッケージは、セ
ル領域上に再配置チップパッドが形成された複数の集積
回路チップを水平に配置して、単一のパッケージに構成
されることによって、メモリ容量の増大及び入出力ピン
数の増加に対応することができる。
【００４４】（マルチチップパッケージの第３実施例）
図２０は、本発明に係るマルチチップパッケージの第３
実施例を示す断面図である。図２０に示されたマルチチ
ップパッケージ４００は、第１実施例のマルチチップパ
ッケージが同種のチップで構成されることと異なって、
再配置チップパッド４１７ａ、４１７ｂ、４１７ｃがセ
ル領域上に形成されており、サイズが異なる異種のチッ
プである本発明に従う集積回路チップ４１０ａ、４１０
ｂ、４１０ｃが垂直に積層された構造である。集積回路
チップ４１０ａ、４１０ｂ、４１０ｃは、チップサイズ
が大きい集積回路チップ４１０ａからチップサイズが小
さな集積回路チップ４１０ｃの順に垂直に基板４５１上
に積層されている。集積回路チップ４１０ａ、４１０
ｂ、４１０ｃと基板４５１とは、ボンディングワイヤー
４５７により電気的に連結される。ここで、第１実施例
と異なって、別のチップ間挿入物を必要としない。
【００４５】本実施例のマルチチップパッケージは、同
種のチップだけでなく異種のチップで具現することが可
能である。センターパッド型チップパッドを有する集積
回路チップがエッジパッド型再配置チップパッドを有す
る集積回路チップに転換されて、垂直に複数個が積層可
能であり、ボンディングワイヤーの長さが短くなる。
【００４６】（マルチチップパッケージの第４実施例）
図２１は、本発明に係るマルチチップパッケージの第４
実施例を示す断面図である。図２１に示されたマルチチ
ップパッケージ５００は、チップ実装手段としてリード
フレームを利用し、２つの集積回路チップ５１０ａ、５
１０ｂを内在するいわゆるデュアルダイパッケージ(Dua
l Die package;DDP)と呼ばれる形態のパッケージであっ
て、ＬＯＣ(Lead On Chip)構造のパッケージ形態であ
る。第１のチップ５１０ａは、チップパッド５１７ａが
チップ中央に形成されたセンターパッド型であり、第２
のチップ５１０ｂは、チップパッドの再配置により形成
された再配置チップパッド５１７ｂがチップ端部に形成
されたエッジパッド型である。
【００４７】別途に集積回路チップの実装のためのダイ
パッドが設けなく、対向するリードが一般的なリードフ
レームのリードより延設されたＬＯＣ型リードフレーム
リード５５１の裏面に接着テープ５６３で第１のチップ
５１０ａが取り付けられている。第１のチップ５１０ａ
のチップパッド５１７ａが対向するリード５５１の間に
位置し、ボンディングワイヤー５５７ａにより、対応す
るリード５５１の上面にワイヤーボンディングされてい
る。第１のチップ５１０ａの背面には、第２のチップ５
１０ｂが接着剤５６１で取り付けられている。第２のチ
ップ５１０ｂの再配置チップパッド５５７ｂは、リード
５５１の下面に取り付けられている。第１のチップ５１
０ａと第２のチップ５１０ｂ及びボンディングワイヤー
５５１並びにそれらの接合部分は、封止部５５９で封止
されている。
【００４８】このようなデュアルダイパッケージ形態の
マルチチップパッケージのように、本発明に従うマルチ
チップパッケージは、センターパッド型チップとエッジ
パッド型再配置チップを用いてパッケージを具現できる
ことを示す。さらに、ＬＯＣ型パッケージ構造により、
大型の集積回路チップを内在できるようになる。
【００４９】（マルチチップパッケージの第５実施例）
図２２は、本発明に係るマルチチップパッケージの第５
実施例を示す断面図である。図２２に示されたマルチチ
ップパッケージ６００は、ダイパッド６５３を有する一
般的なリードフレームを利用し、２つの集積回路チップ
６１０ａ、６１０ｂを内在するデュアルダイパッケージ
(Dual Die package;DDP)である。第１のチップ６１０ａ
と第２のチップ６１９は、チップパッドの再配置により
形成された再配置チップパッド６１７ａ、６１７ｂがチ
ップ端部に形成されたエッジパッド型である。
【００５０】ダイパッド６５３の上面と下面にそれぞれ
第１のチップ６１０ａと第２のチップ６１０ｂが接着剤
６６１で取り付けられている。第１のチップ６１０ａの
再配置チップパッド６１７ａがボンディングワイヤー６
５７ａでリード６５１の上面にワイヤーボンディングさ
れており、第２のチップ６１０ｂの再配置チップパッド
６１７ｂがボンディングワイヤー６５７ｂでリード６５
１の下面にワイヤーボンディングされている。第１のチ
ップ６１０ａと第２のチップ６１０ｂ及びボンディング
ワイヤー６５７ａ、６５７ｂ並びにそれらの接合部分
は、封止部６５９で封止されている。
【００５１】このようなデュアルダイパッケージ形態の
マルチチップパッケージは、センターパッド型の集積回
路チップをエッジパッド型の再配置チップパッドを有す
るように変更して、ダイパッドの上面と下面に集積回路
チップが取り付けられた一般的な形態のパッケージを具
現できることを示す。
【００５２】（マルチチップパッケージの第６実施例）
図２３は、本発明に係るマルチチップパッケージの第６
実施例を示す断面図である。図２３に示されたマルチチ
ップパッケージ７００は、ダイパッド７５３を有する一
般的なリードフレームを用いて互いに異なる複数の集積
回路チップを内在するＴＳＯＰ(Thin Small Outline Pa
ckage)形態である。ダイパッド７５３の上面には、第１
のチップ７１０ａの背面が取り付けられており、第１の
チップ７１０ａの上面には、第２のチップ７１０ｂが取
り付けられている。ダイパッド７５３の下面には、第３
チップ７１０ｃの背面が取り付けられており、第３チッ
プ７１０ｃの上面には、第４チップ７１０ｄの裏面が取
り付けられている。いずれもダイパッド７５３を中心に
上下チップ７１０ａ〜７１０ｄは、互いに再配置チップ
パッド７１７ａ〜７１７ｄが反対方向に向く。ここで、
第１のチップ７１０ａ及び第２のチップ７１０ｂ、そし
て第３のチップ７１０ｃ及び第４のチップ７１０ｄは、
サイズが異なる異種の集積回路チップであって、センタ
ーパッド型チップパッド構造からエッジパッド型再配置
チップパッドを有する構造に変更された集積回路チップ
である。
【００５３】第１のチップ７１０ａと第２のチップ７１
０ｂの再配置チップパッド７１７ａ、７１７ｂは、ボン
ディングワイヤー７５７ａ、７５７ｂでリード７５１の
上面にワイヤーボンディングされており、第３チップ７
１０ｃと第４チップ７１０ｄの再配置チップパッド７１
７ｃ、７１７ｄは、ボンディングワイヤー７５７ｃ、７
５７ｄでリード７５１の下面にワイヤーボンディングさ
れている。集積回路チップ７１０ａ〜７１０ｄとボンデ
ィングワイヤー７５７ａ〜７５７ｄ及びそれらの接合部
分は、封止部７５３により封止されている。参照符号７
６１、７６２、７６３、７６４は、接着剤である。
【００５４】このようなマルチチップパッケージから明
らかなように、本発明に従うマルチチップパッケージ
は、センターパッド型のチップパッド配置構造の集積回
路チップを、エッジパッド型再配置チップパッドを有す
る集積回路チップの構造を有するように変更して、ＴＳ
ＯＰパッケージ具現が可能であることを示す。ここで、
ダイパッドの上下にそれぞれ２個ずつの集積回路チップ
が実装されていることを例示しているが、これに限らな
い。
【００５５】
【発明の効果】以上説明したように、本発明に係る集積
回路チップ及びマルチチップパッケージによれば、チッ
プパッドが半導体基板のセル領域外側の周辺領域で除去
され、セル領域上部の他の層に移動して、周辺領域の幅
が減少することによって、チップサイズを縮小すること
ができる。これにより、同一口径のウェーハから得られ
る集積回路チップの数が増加し、チップ設計自由度が増
加する。
【００５６】また、センターパッド型チップを、エッジ
パッド型のパッド配置構造を有するように転換して、特
定の集積回路チップで多様な形態のパッケージ具現が可
能となる。特に、センターパッド型として回路設計され
た集積回路チップを、ＬＯＣ型パッケージでない一般的
なパッケージ構造に転換することができるので、製造コ
ストの節減を図ることができる。
【００５７】また、チップパッドの下部の層間絶縁膜に
より、電気的特性検査のための探針との接触及びワイヤ
ーボンディングまたはビームリードボンディングなど、
電気的相互連結過程で加えられる物理的ストレスに起因
したチップパッドまたはその下部の集積回路損傷及び接
合力低下を防止することができる。特に、ＨＤＰ−Ｓｉ
Ｏ2膜を形成することによって、一層優秀な効果を得る
ことができる。
【００５８】また、セル領域外側領域においてセル領域
上部により大きい面積を有するようにチップパッドを形
成することができるから、電気的特性検査の限界を克服
することができる。さらに、センターパッド型の集積回
路チップをエッジパッド型に転換すれば、チップパッド
間の間隔が増加し、探針の製作限界をある程度克服する
ことができる。
【００５９】さらに、本発明に係るマルチチップパッケ
ージは、パッケージレベルでのメモリ容量の増大及び同
種または異種チップとの積層による単一のパッケージ化
により、実装面積の節減など多様な効果を得ることがで
きる。
【図面の簡単な説明】
【図１】一般的なセンターパッド型の集積回路チップを
示す平面図である。
【図２】図１の２−２線断面図である。
【図３】一般的なエッジパッド型の集積回路チップを示
す平面図である。
【図４】図３の４−４線断面図である。
【図５】本発明に係る集積回路チップの第１実施例の製
造工程を示す断面図である。
【図６】本発明に係る集積回路チップの第１実施例の製
造工程を示す断面図である。
【図７】本発明に係る集積回路チップの第１実施例の製
造工程を示す断面図である。
【図８】本発明に係る集積回路チップの第１実施例の製
造工程を示す断面図である。
【図９】本発明に係る集積回路チップの第１実施例の平
面図である。
【図１０】図８の”Ａ”部分の他の連結構造を示す部分
断面図である。
【図１１】図９の集積回路チップにワイヤーボンディン
グが実施された状態を示す断面図である。
【図１２】本発明に係る集積回路チップの第２実施例の
製造工程を示す断面図である。
【図１３】本発明に係る集積回路チップの第３実施例の
製造工程を示す断面図である。
【図１４】本発明に係る集積回路チップの第３実施例の
製造工程を示す断面図である。
【図１５】本発明に係る集積回路チップの第３実施例の
製造工程を示す断面図である。
【図１６】本発明に係る集積回路チップの第４実施例を
示す断面図である。
【図１７】本発明に係る集積回路チップの第５実施例を
示す断面図である。
【図１８】本発明に係るマルチチップパッケージの第１
実施例を示す断面図である。
【図１９】本発明に係るマルチチップパッケージの第２
実施例を示す断面図である。
【図２０】本発明に係るマルチチップパッケージの第３
実施例を示す断面図である。
【図２１】本発明に係るマルチチップパッケージの第４
実施例を示す断面図である。
【図２２】本発明に係るマルチチップパッケージの第５
実施例を示す断面図である。
【図２３】本発明に係るマルチチップパッケージの第６
実施例を示す断面図である。
【符号の説明】
１０、３０、５０、８０、９０ 集積回路チップ １１ 半導体基板 １２ チップパッド配線パターン １３ 第１の層間絶縁膜 １４ 開口部 １５ パッド再配線パターン １６ 保護膜 １７ 再配置チップパッド １８ 最終絶縁膜 ２０ａ、２０ｂ 第２の層間絶縁膜 ２００、３００、４００、５００、６００、７００ マ
ルチチップパッケージ ２５１、３５１、４５１ 基板 ２５３、３５３、４５３ 基板回路パターン ２５７、３５７、４５７、５５７ａ、５５７ｂ、６５７
ａ、６５７ｂ、７５７ａ、７５７ｂ、７５７ｃ、７５７
ｄ ボンディングワイヤー ２５９、３５９、４５９、５５９、６５９、７５９ 封
止部 ２６１、３６１、４６１、５６１、６６１、７６１、７
６２、７６３、７６４接着剤 ２６３ チップ間挿入物 ２７１、３７１、４７１ はんだボール ５５１、６５１、７５１ リード ５６３ 接着テープ ６５３、７５３ ダイパッド
───────────────────────────────────────────────────── フロントページの続き (72)発明者 金 正鎭 大韓民国忠清南道天安市双龍洞住公アパー ト７団地303棟702号 (72)発明者 孫 海鼎 大韓民国京畿道水原市八達区霊通洞シンウ ォンアパート645棟1702号 (72)発明者 李 忠雨 大韓民国京畿道水原市八達区霊通洞シンウ ォンアパート643棟901号 Ｆターム(参考） 5F033 HH07 HH08 HH11 HH15 HH16 HH18 HH33 JJ01 JJ07 JJ08 JJ11 JJ15 JJ16 JJ18 JJ33 KK08 MM05 MM13 NN06 NN07 PP15 PP27 PP28 QQ08 QQ09 QQ10 QQ37 QQ48 RR04 RR21 RR22 SS15 SS22 TT02 TT04 UU04 VV07 XX01 XX19 XX24 XX34 5F038 BE07 CA05 CA10 EZ07 EZ14 EZ20

Claims (29)

    【特許請求の範囲】
  1. 【請求項１】 セル領域と周辺領域を有する半導体基板
    と、 前記半導体基板上に形成されたチップパッド配線パター
    ンと、 前記チップパッド配線パターンを覆う保護膜と、前記チ
    ップパッド配線パターンと接続され、前記セル領域上に
    形成された再配置チップパッドと、 を備えることを特徴とする集積回路チップ。
  2. 【請求項２】 前記保護膜を覆う層間絶縁膜をさらに備
    え、前記再配置チップパッドは、前記層間絶縁膜上に形
    成されることを特徴とする請求項１に記載の集積回路チ
    ップ。
  3. 【請求項３】 前記層間絶縁膜は、前記半導体基板を平
    坦化させ、複数層の絶縁膜からなることを特徴とする請
    求項２に記載の集積回路チップ。
  4. 【請求項４】 前記再配置チップパッドは、前記半導体
    基板の端部に位置することを特徴とする請求項１に記載
    の集積回路チップ。
  5. 【請求項５】 前記層間絶縁膜上に形成される前記再配
    置チップパッドを露出させる最終絶縁膜をさらに備える
    ことを特徴とする請求項１に記載の集積回路チップ。
  6. 【請求項６】 前記半導体基板は、センターパッド型集
    積回路設計構造を有し、前記再配置チップパッドは、前
    記半導体基板の端部においてセル領域上部に形成される
    ことを特徴とする請求項１に記載の集積回路チップ。
  7. 【請求項７】 前記チップパッド配線パターンは、前記
    半導体基板のセル領域上部にのみ形成されることを特徴
    とする請求項１に記載の集積回路チップ。
  8. 【請求項８】 セル領域と周辺領域を有する半導体基板
    と、 前記周辺領域に形成されたチップパッドと、 前記半導体基板上に形成され、前記チップパッドを露出
    させる保護膜と、 前記保護膜上に形成された層間絶縁膜と、 前記層間絶縁膜上に形成され、前記チップパッドと接続
    されたパッド再配線パターンと、 前記パッド再配線パターンを覆う最終絶縁膜と、 前記セル領域上から前記パッド再配線パターンを露出さ
    せて形成された再配置チップパッドと、 を備えることを特徴とする集積回路チップ。
  9. 【請求項９】 前記層間絶縁膜は、前記半導体基板を平
    坦化させ、複数の層からなることを特徴とする請求項８
    に記載の集積回路チップ。
  10. 【請求項１０】 前記層間絶縁膜は、第１の層間絶縁膜
    と、第２の層間絶縁膜とからなることを特徴とする請求
    項９に記載の集積回路チップ。
  11. 【請求項１１】 前記層間絶縁膜は、高密度プラズマ酸
    化膜、ベンゾシクロブテン膜、ポリベンゾオキサゾール
    膜及びポリイミド膜から選ばれる少なくとも１つの膜質
    であることを特徴とする請求項８に記載の集積回路チッ
    プ。
  12. 【請求項１２】 前記層間絶縁膜は、高密度プラズマシ
    リコン酸化膜であることを特徴とする請求項８に記載の
    集積回路チップ。
  13. 【請求項１３】 前記最終絶縁膜は、高密度プラズマ酸
    化膜及びポリイミド膜の少なくともいずれか１つである
    ことを特徴とする請求項８に記載の集積回路チップ。
  14. 【請求項１４】 前記チップパッドは、センターパッド
    型チップパッド配置構造を有することを特徴とする請求
    項８に記載の集積回路チップ。
  15. 【請求項１５】 前記再配置チップパッドは、前記半導
    体基板の端部に位置することを特徴とする請求項８に記
    載の集積回路チップ。
  16. 【請求項１６】 セル領域と周辺領域を有する半導体基
    板と、 前記周辺領域に形成されたチップパッドと、 前記半導体基板上に形成され、前記チップパッドを露出
    させる保護膜と、 前記保護膜上に形成され、前記半導体基板を平坦化させ
    る第１の層間絶縁膜と、 前記第１の層間絶縁膜上に形成され、前記半導体基板を
    平坦化させる第２の層間絶縁膜と、 前記第２の層間絶縁膜上に形成され、前記チップパッド
    と接続されたパッド再配線パターンと、 前記パッド再配線パターンを覆う最終絶縁膜と、 前記セル領域上から前記パッド再配線パターンを露出さ
    せて形成された再配置チップパッドと、 を備えることを特徴とする集積回路チップ。
  17. 【請求項１７】 前記チップパッドは、センターパッド
    型配置構造を有し、再配置チップパッドは、エッジパッ
    ド型配置構造を有することを特徴とする請求項１６に記
    載の集積回路チップ。
  18. 【請求項１８】 前記第１の層間絶縁膜は、高密度プラ
    ズマ酸化膜であることを特徴とする請求項１６に記載の
    集積回路チップ。
  19. 【請求項１９】 前記第２の層間絶縁膜は、ベンゾシク
    ロブテン膜、ポリベンゾオキサゾール膜、ポリイミド膜
    のうちいずれか１つであることを特徴とする請求項１６
    に記載の集積回路チップ。
  20. 【請求項２０】 セル領域と周辺領域を有する半導体基
    板と、前記半導体基板の周辺領域に形成されたチップパ
    ッドと、前記半導体基板上に形成され前記チップパッド
    を露出させる保護膜と、前記チップパッドに接続され前
    記セル領域上に形成された再配置チップパッドとを備え
    る集積回路チップが複数個基板に実装されており、 前記集積回路チップと前記基板とがワイヤーボンディン
    グされることを特徴とするマルチチップパッケージ。
  21. 【請求項２１】 前記集積回路チップは、垂直に積層さ
    れることを特徴とする請求項２０に記載のマルチチップ
    パッケージ。
  22. 【請求項２２】 前記集積回路チップは、セル領域上に
    形成された再配置チップパッドがチップ端部に形成され
    ているエッジパッド型配置構造を有することを特徴とす
    る請求項２１に記載のマルチチップパッケージ。
  23. 【請求項２３】 前記集積回路チップは、同種のチップ
    であり、チップ間挿入物を介在して基板上に垂直に積層
    されることを特徴とする請求項２１に記載のマルチチッ
    プパッケージ。
  24. 【請求項２４】 前記集積回路チップは、サイズが相異
    なるチップであり、サイズが大きい集積回路チップから
    前記基板に実装されることを特徴とする請求項２１に記
    載のマルチチップパッケージ。
  25. 【請求項２５】 前記基板は、テープ配線基板及び印刷
    回路基板のいずれか１つであることを特徴とする請求項
    ２０に記載のマルチチップパッケージ。
  26. 【請求項２６】 前記集積回路チップは、基板に水平配
    置されることを特徴とする請求項２０に記載のマルチチ
    ップパッケージ。
  27. 【請求項２７】 セル領域と周辺領域を有する半導体基
    板と、前記半導体基板の周辺領域に形成されたチップパ
    ッドと、前記半導体基板上に形成され前記チップパッド
    を露出させる保護膜と、前記チップパッドの配線パター
    ンに接続され前記セル領域上に形成された再配置チップ
    パッドとを備える複数の第１のチップと第２のチップ
    が、複数のリードを含むリードフレームに実装されてお
    り、 前記第１のチップ及び第２のチップの再配置チップパッ
    ドが、前記リードにワイヤーボンディングされることを
    特徴とするマルチチップパッケージ。
  28. 【請求項２８】 前記リードフレームは、ダイパッドを
    有するリードフレームであり、前記第１のチップ及び前
    記第２のチップは、ダイパッドの上面及び下面に各々実
    装されることを特徴とする請求項２７に記載のマルチチ
    ップパッケージ。
  29. 【請求項２９】 前記第１のチップと第２のチップ上に
    垂直に積層された複数の集積回路チップをさらに備える
    ことを特徴とする請求項２８に記載のマルチチップパッ
    ケージ。
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