JP2003100894A - 集積回路チップ及びマルチチップパッケージ - Google Patents
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- H01L2224/05117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
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- H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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- H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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- H01L2224/05617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
- H01L2224/05624—Aluminium [Al] as principal constituent
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- H01L2224/05647—Copper [Cu] as principal constituent
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- H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/05655—Nickel [Ni] as principal constituent
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- H01L2224/05657—Cobalt [Co] as principal constituent
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- H01L2224/0566—Iron [Fe] as principal constituent
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- H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
- H01L2224/05669—Platinum [Pt] as principal constituent
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- H01L2224/321—Disposition
- H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
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- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
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- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48095—Kinked
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- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
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- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48235—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a via metallisation of the item
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- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
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- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/4826—Connecting between the body and an opposite side of the item with respect to the body
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- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/484—Connecting portions
- H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
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- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/484—Connecting portions
- H01L2224/4847—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond
- H01L2224/48471—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond the other connecting portion not on the bonding area being a ball bond, i.e. wedge-to-ball, reverse stitch
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- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
- H01L2224/49113—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting different bonding areas on the semiconductor or solid-state body to a common bonding area outside the body, e.g. converging wires
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- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73215—Layer and wire connectors
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- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
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- H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
- H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
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- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
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Abstract
路チップを提供する。 【解決手段】 集積回路チップ10は、セル領域A
cell1、Acell2と周辺領域A periを有する半導体基板1
1と、半導体基板11上に形成されたチップパッド配線
パターン12と、チップパッド配線パターン12を覆う
保護膜16と、チップパッド配線パターン12と接続さ
れセル領域Acell1、Acell2上に形成された再配置チッ
プパッド17とを備える。再配置チップパッド17をセ
ル領域Acell1、Acell2の上部に形成し、周辺領域A
periにおいてチップパッドの形成のために用意する領域
を設けないことによって、チップサイズを減少させるこ
とができる。
Description
し、より具体的には、チップパッドがセル領域(cell ar
ea)の上部に形成された集積回路チップ(integrated cir
cuit chip)及びそれを用いたマルチチップパッケージ(m
ulti chip package)に関する。
型化している。半導体分野においても集積回路チップの
サイズを縮小することが要望され、小型化に対応するた
めに、チップパッドサイズの縮小とチップパッドピッチ
の減少に対する問題を解決するための多くの努力が進ん
でいる。
みの一般的な集積回路チップは、オン−チップ(on-chi
p)回路が設けられた半導体基板の活性面(active surfac
e)に電気信号の入出力端子の役目をするチップパッドが
形成され、そのチップパッドを除いた活性面には、窒化
膜のような保護膜が覆われた構造を有する。集積回路チ
ップは、チップパッドの形成位置によってセンターパッ
ド型(center pad type)とエッジパッド型(edge pad typ
e)とに区分される。
回路チップを示す平面図であり、図2は、図1の2−2
線に沿う断面図であり、図3は、一般的なエッジパッド
型の集積回路チップを示す平面図であり、図4は、図3
の4−4線に沿う断面図である。
ターパッド型の集積回路チップ110は、半導体基板1
11の中央にチップパッド112の形成のための周辺領
域A periが確保されており、集積回路が形成されるセル
領域(一点鎖線の内側領域であるAcell1、Acell2)が
その外側に形成された構造である。そして、図3及び図
4に示されているように、エッジパッド型の集積回路チ
ップ120は、半導体基板121の端部にチップパッド
122の形成のための周辺領域Aperi1、Aper i2が確保
され、セル領域(一点鎖線の内側領域であるAcell)が
その内側に形成された構造である。参照番号113及び
123は、保護膜である。
ップは、チップパッド配置形態に関係なく、チップサイ
ズ(chip size)縮小に限界がある。基本的に、セル領域
(Ac ellまたはAcell1、Acell2)と、チップパッド形
成のための周辺領域(AperiまたはAperi1、Aperi2)
とを具備しなければならないからである。現在、チップ
サイズの縮小は、前述したセル領域と、チップパッド形
成のための領域を含む周辺領域が確保された状態で、集
積度増加及びチップパッドサイズ減少により具現されて
いるだけである。すなわち、セル領域またはチップパッ
ド自体の形成のための周辺領域のサイズを減少させるこ
とによって、チップパッドサイズの減少を具現してい
る。
チップパッドサイズ及びパッドピッチ減少に限界があ
る。半導体技術の発展につれてチップパッドサイズ及び
チップパッドピッチが減少し、より小型で且つ多ピンの
集積回路チップの具現が可能になったが、集積回路チッ
プの信頼性を立証するために、半導体ウェーハ状態で進
行される電気的特性検査(Electric Die Sorting test)
と電気的相互連結(interconnection)が可能な基本的な
サイズを確保していなければならないからである。現
在、チップパッドサイズ減少傾向に対応せず、電気的特
性検査に用いられる探針の製作能力及び検査の正確性に
おいて技術的限界が現れ、電気的相互連結、例えばワイ
ヤーボンディング(wire bonding)とビームリードボンデ
ィング(beam lead bonding)の技術的限界が現れた。
複数個備えて構成されるマルチチップパッケージの場
合、パッケージサイズの減少に制限があり、チップパッ
ドの位置制約によってパッケージ具現にいろいろな制約
がある。特に、センターパッド型集積回路チップの場
合、同種チップの積層が難しくて、ボンディングワイヤ
ーの長さが長くなる。
は、上述したようなチップサイズ縮小の限界を克服でき
る集積回路チップを提供することにある。また、本発明
の他の目的は、チップパッドサイズとチップパッドピッ
チ減少の限界を克服できる集積回路チップを提供するこ
とにある。また、本発明のさらに他の目的は、チップパ
ッド配置構造によるマルチチップパッケージ具現の制約
を克服できるマルチチップパッケージを提供することに
ある。
に、本発明に係る集積回路チップは、セル領域と周辺領
域を有する半導体基板と、その半導体基板上に形成され
たチップパッド配線パターンと、そのチップパッド配線
パターンを覆う保護膜と、チップパッド配線パターンと
接続され、セル領域上に形成された再配置チップパッド
とを備えることを特徴とする。再配置チップパッドをセ
ル領域の上部に形成し、周辺領域においてチップパッド
の形成のために用意する領域を設けないことによって、
チップサイズを減少させることができる。
保護膜を覆う層間絶縁膜を形成し、その上に再配置チッ
プパッドを形成することが望ましく、再配置チップパッ
ドが層間絶縁膜上に形成されるパッド再配線パターンと
同一層に形成されることが望ましい。層間絶縁膜は、半
導体基板を平坦化させ、複数層の絶縁膜からなることが
望ましくて、高密度プラズマ(High Density Plasma;HD
P)酸化膜、ベンゾシクロブテン(Benzocyclobutene;BCB)
膜、ポリベンゾオキサゾール(polybenzoxazole;PBO)膜
及びポリイミド(polyimide)膜のうち少なくともいずれ
か1つの膜質が好ましい。特に、高密度プラズマシリコ
ン酸化膜(High Density Plasma SiO2膜;HDP−S
iO2膜)が好ましい。そして、パッド再配線パターン
を覆う最終絶縁膜は、高密度プラズマ酸化膜とポリイミ
ド膜の少なくともいずれか1つであることが好ましい。
一方、層間絶縁膜としては、第1の層間絶縁膜と第2の
層間絶縁膜を全面にわたって形成するか、又はパッド再
配線パターンの再配置チップパッド領域が第1の層間絶
縁膜と接するようにして、部分的に形成することができ
る。
は、セル領域と周辺領域を有する半導体基板と、周辺領
域に形成されたチップパッドと、半導体基板上に形成さ
れ、チップパッドを露出させる保護膜と、該保護膜上に
形成され、半導体基板を平坦化させる層間絶縁膜と、該
層間絶縁膜上に形成され、チップパッドと接続されたパ
ッド再配線パターンと、該パッド再配線パターンを覆う
最終絶縁膜と、セル領域上からパッド再配線パターンを
露出させて形成された再配置チップパッドとを備えるこ
とを特徴とする。好ましくは、チップパッドがセンター
パッド型配置構造を有し、再配置チップパッドがエッジ
パッド型配置構造を有する。
ジは、前述したように、セル領域上に形成された再配置
チップパッドを含む本発明の集積回路チップの複数個が
基板上に垂直または水平に配置実装されており、集積回
路チップと基板とがワイヤーボンディングされることを
特徴とする。ここで、集積回路チップが同種チップであ
る場合、チップ間挿入物を介在して基板上に垂直に積層
することが好ましく、集積回路チップのサイズが相異な
る場合、まず、サイズが最も大きい集積回路チップを基
板に実装し、その集積回路チップ上にサイズが小さくな
る順に積層することが好ましい。
ケージは、前述したようなセル領域上に形成された再配
置チップパッドを含む本発明に係る複数の第1及び第2
のチップが、複数のリードを含むリードフレームに実装
されており、第1及び第2のチップの再配置チップパッ
ドがリードにワイヤーボンディングされることを特徴と
する。
フレームである場合、第1及び第2のチップは、ダイパ
ッドの上面及び下面に各々実装することが好ましい。第
1のチップ及び第2のチップ上に垂直に積層された複数
の集積回路チップをさらに備えることができる。
明の実施例を一層詳細に説明する。図面において、膜の
厚さなどは、より明確な説明のために、強調されたもの
である。なお、図面において、同じ参照符号は、同じ構
成要素を示す。
係る集積回路チップの第1実施例を製造する工程を示す
断面図であり、図9は、本発明に係る集積回路チップの
第1実施例の平面図であり、図10は、図8の”A”部
分の他の連結構造を示す部分断面図であり、図11は、
図9の集積回路チップにワイヤーボンディングが実施さ
れた状態を示す断面図である。
0は、センターパッド型チップ設計による集積回路が形
成されたセル領域Acell1、Acell2の間に周辺領域A
periを有する半導体基板11と、該半導体基板11上に
集積回路と接続されるチップパッド配線パターン12と
を含む。チップパッド配線パターン12は、従来のチッ
プパッドが形成される層に所定のパターンを有するライ
ン形態で形成され、一端が周辺領域Aperiに位置する。
周辺領域Aperiの幅は、チップパッド領域が確保されて
いなくて、ライン形態である一部のチップパッド配線パ
ターン12だけが存在するので、従来と比べて狭くなっ
ている。これにより、半導体基板11は、チップパッド
領域のために必要な幅だけ減少された全体幅を有する。
パッド配線パターン部分は、必要に応じて別途の周辺回
路の形成時に使用するためのもので、不要な場合には、
チップパッド配線パターン12が周辺領域に位置せず、
セル領域Acell1、Acell2にのみ位置させることができ
る。また、チップパッド配線パターン12と半導体基板
の集積回路との接続は、セル領域Acell1、Acell2や周
辺領域Aperiのいずれにおいても可能である。チップパ
ッド配線パターン12の材質としては、電気伝導性に優
れた金属、例えばアルミニウム材質を使うことができ
る。
パターン12を覆う保護膜16と、該保護膜16を覆う
層間絶縁膜13とが形成されている。層間絶縁膜13
は、後述する再配置チップパッド17にワイヤーボンデ
ィングまたはビームリードボンディング(beam lead bon
ding)のような電気的相互連結がなされる過程で加えら
れる物理的ストレスを支持できるように、絶縁及び強度
に優れた材質で構成される。層間絶縁膜としては、高密
度プラズマ(High Density Plasma;HDP)酸化膜、ベンゾ
シクロブテン(Benzocyclobutene;BCB)膜、ポリベンゾオ
キサゾール(polybenzoxazole;PBO)膜及びポリイミド(po
lyimide)膜が好ましい。それらのうち、層間絶縁膜13
としては、物理的ストレスに対して優秀な強度を有する
シラン、酸素及びアルゴンガスを使用する高密度プラズ
マ酸化膜、例えば、高密度プラズマシリコン酸化膜(H
DP−SiO2膜)が好ましい。
ーン15が所定のパターンで形成されている。パッド再
配線パターン15は、再配置チップパッド17の位置を
セル領域上部に再配置する配線パターンである。パッド
再配線パターン15の一端は、層間絶縁膜13から露出
されるチップパッド配線パターン12と接続され、他端
は、半導体基板11の端部においてセル領域上部に一定
のサイズを有するようにサイズが拡張された領域を有す
る。チップパッド配線パターン12との接続は、図8
の”A”に示されているように、層間絶縁膜13に所定
のサイズの孔を形成し、その孔にパッド再配線パターン
15の一部が入るように、ビアホール形態で接続した
り、図10に示されているように、最小限のサイズを有
するチップパッド形態でチップパッド配線パターン12
を露出させ、そのチップパッド配線パターン12の露出
された部分を覆うようにして接続させることができる。
パッド再配線パターン15は、詳細に図示していない
が、300〜500Å厚さのチタニウム(Ti)と、そ
の上に約15000Å厚さのアルミニウム(Al)及び
その上に300〜500Å厚さの窒化チタニウム(Ti
N)等、3つの層で構成することが好ましい。場合によ
って、銅、アルミニウム、亜鉛、鉄、白金、コバルト、
鉛、ニッケル、またはそれらの合金を使用することがで
きる。
配線パターン15を覆い、パッド再配線パターン15の
一定部分を露出させる最終絶縁膜18が形成されてい
る。最終絶縁膜18から露出されるパッド再配線パター
ン部分が再配置チップパッド17として定義され、パッ
ド再配線パターン15と再配置チップパッド17は、同
一層に位置する。一方、再配置チップパッド17は、半
導体基板11端部のセル領域Acell1、Acell2の上部に
配置されている。この再配線チップパッド17に、図1
1に示されているように、電気的相互連結手段、例え
ば、ボンディングワイヤー99を接合することができ
る。再配置チップパッド17の形成位置は、電気的相互
連結を考慮して必要によって異ならせることができる。
する両端部にそれぞれ一列に配置されていることを図示
しているが、4端部すべてに配列される形態及びジグザ
グ(zigzag)形態など、多様な配列形態を有することがで
きる。一方、最終絶縁膜18は、HDP−SiO2膜や
HDP−SiN膜のような高密度プラズマ酸化膜で構成
することができ、αパーティクル(particle)から内部回
路を保護できるように、ポリイミド膜をHDP−SiO
2膜上にさらに形成することができる。
プパッドが半導体基板の周辺領域に形成されずに、セル
領域上部に位置する。したがって、セル領域の幅が同じ
状態で、周辺領域Aperiの幅が従来のチップパッドを形
成するための領域の幅だけ減少されることができるの
で、集積回路チップの全体幅は、従来と比べて減少す
る。セル領域の幅は、従来と同様である。もちろん、セ
ル領域上部のパッド再配線パターン及び最終絶縁膜によ
って厚さが増加するが、幅の減少分に対して厚さの増加
分が大きくなくて、全体チップサイズが減少する。層間
絶縁膜により、セル領域上部に形成される再配置チップ
パッドに電気的相互連結、例えばワイヤーボンディング
が実施される時に加えられる物理的ストレスを支持する
ことができるので、再配置チップパッド下部の集積回路
には損傷を与えない。
ーパッド型回路設計された集積回路チップがエッジパッ
ド型の集積回路チップ形態に変更された構造である。セ
ンターパッド型からエッジパッド型の集積回路チップに
変更されて、チップパッド間の間隔が増加され、電気的
特性検査で探針の接触が一層容易になされ得る。そし
て、このような構造的変更により、一般的に電気的特性
がエッジパッド型と比べて優れると知られたセンターパ
ッド型の集積回路チップをエッジパッド型構造に転換し
て、LOC(Lead On Chip)形態でない通
常的な形態のパッケージに具現することができる。さら
に、再配置チップパッドの形成位置を層間絶縁膜上部の
任意の位置に所定の配列を有するようにすることがで
き、チップサイズ減少によるチップパッドの微細ピッチ
化と、集積度向上及び多ピン化に対する対処が容易であ
る。
ーハ状態で次のような工程により製造される。まず、一
般的なウェーハ状態で、図5に示したように、セル領域
Acell1、Ac ell2に集積回路の形成が完了したシリコン
のような半導体基板11上に、チップパッド配線パター
ン12を形成し、保護膜16を覆う。所定のウェーハ組
立工程を経て集積回路が形成された半導体基板11上
に、感光膜パターンをマスクとして使用したメッキ方
法、又はスパッタリングのような蒸着方法により、所定
パターンのチップパッド配線パターン12を集積回路と
選択的に連結して形成することができる。ここで、チッ
プパッド配線パターン12は、セル領域Acell1、Ac
ell2の上部及び周辺領域Aperiに位置していることを図
示しているが、セル領域Acell1、Acell2にのみ位置す
るようにすることができる。
に、層間絶縁膜13を形成する段階を進行する。層間絶
縁膜13は、前述したように、電気的相互連結で加えら
れる物理的なストレスが下部の集積回路に伝達されるこ
とを防止できるように、強度が優秀であり、層間絶縁機
能を担当するHDP−SiO2膜を形成する。これによ
り、一定の程度以上の物理的なストレスが加えられて
も、下部の集積回路を保護することができる。また、層
間絶縁膜13は、半導体基板11の上部の平坦化作用を
も発揮する。チップパッド配線パターン12を露出させ
る開口部14は、セル領域Acell1、Acell2上部に形成
されるか、周辺領域Aperiに位置した部分に形成され
る。
が1段階に行われることを図示しているが、2次にわた
って進行することもできる。2次にわたって層間絶縁膜
13を形成した後、平坦化段階をさらに進行することが
できる。平坦化段階をさらに進行することによって、層
間絶縁膜13の平坦度が向上し、その上に形成されるパ
ッド再配線パターン15も平坦度が向上する。これによ
り、再配置チップパッド(図8の17)にワイヤーボン
ディングのような電気的な相互連結が進行される時、ボ
ンディングワイヤーまたはビームリード等との接合不良
が防止され、結合力が向上する。平坦化段階は、公知の
化学的機械的研磨により行うことができる。
したように、層間絶縁膜13の開口部14によりチップ
パッド配線パターン12の露出された部分に接続される
パッド再配線パターン15を層間絶縁膜13上に所定の
パターンで形成する段階を進行する。パッド再配線パタ
ーン15は、チップパッド配線パターン12のようにメ
ッキ、スパッタリングのような蒸着により所望のパター
ンで得ることができる。
と、次の段階として最終絶縁膜18を形成する。パッド
再配線パターン15を含んで層間絶縁膜13の全面に
は、図8に示したように、セル領域端部上のパッド再配
線パターン15の一部を露出させて、再配置チップパッ
ド17を形成する最終絶縁膜18を形成する。最終絶縁
膜18は、パッド再配線パターン15とその下部の集積
回路を保護できるように、層間絶縁膜13と同様にHD
P−SiO2材質が使用され、外部環境から集積回路を
保護する。最終絶縁膜18は、強度補強及び外部環境か
らの保護のために、まず、HDP−SiO2膜を形成
し、その上にαパーティクルからの保護のために、ポリ
イミド膜を形成することによって、2つの層に具現する
ことができる。
積回路チップの第2実施例の製造工程を示す断面図であ
る。図12に示された集積回路チップ30は、保護膜1
6上に第1の層間絶縁膜13、その上に第2の層間絶縁
膜20aが形成されており、その上にパッド再配線パタ
ーン15が形成された構造である。誘電体層機能をする
第2の層間絶縁膜20aを、第1の層間絶縁膜13とパ
ッド再配線パターン15との間に形成して、集積回路チ
ップ30の電気的特性、例えばキャパシタンスが低くな
るようにしている。第2の層間絶縁膜20aの厚さは、
キャパシタンス特性及び強度補強を考慮して、適正水
準、例えば約2〜50μmに設定される。第2の層間絶
縁膜20aには、主としてベンゾシクロブテン、ポリベ
ンゾオキサゾール、ポリイミドなどの物質を使うことが
できる。
うな工程によって製造される。但し、半導体基板11上
に第1の層間絶縁膜が形成される段階までは、前述した
第1実施例の製造方法と同様で、それについての図示及
び説明を省略する。半導体基板11のセル領域
Acell1、Acell2に、半導体基板52の集積回路と接続
されるチップパッド配線パターン12が形成され、その
チップパッド配線パターン12の一部が開放されるよう
に、保護膜16が形成され、その上に第1の層間絶縁膜
13が形成された状態で、第2の層間絶縁膜20aを形
成する。第2の層間絶縁膜20aは、通常的なスピンコ
ーティング方法と写真工程によって形成することができ
る。この際、第1の層間絶縁膜13上に第2の層間絶縁
膜20aを形成し、第1の層間絶縁膜13から露出され
る部分を除去して、チップパッド配線パターン12を露
出させる。そして、第2の層間絶縁膜20a上にチップ
パッド配線パターン12と接続されるパッド再配線パタ
ーン15を形成し、最終絶縁膜18を形成して再配置チ
ップパッド17をセル領域上に形成する。ここで、第2
の層間絶縁膜20a及び最終絶縁膜18には、ポリイミ
ドを使うことができる。
明に係る集積回路チップの第3実施例の製造工程を示す
断面図である。図13に示された集積回路チップ50
は、前述した第2実施例の集積回路チップ30と同様
に、第2の層間絶縁膜20bが第1の層間絶縁膜13上
に形成されているが、第2実施例の集積回路チップ30
とは異なって、再配置チップパッド17が第1の層間絶
縁膜13上に形成されている構造である。集積回路チッ
プ50の特性によって電気的相互連結する時に加えられ
る物理的ストレスによるクッション(cushion)現象が生
じないように、第2の層間絶縁膜20bの再配置チップ
パッド17の下部が除去されている形態である。
施例の製造方法における第2の層間絶縁膜20aを形成
する段階が、図13に示されたように、第2の層間絶縁
膜20bを、再配置チップパッド17が形成されるべき
位置の第1の層間絶縁膜13が開放されるように除去し
た状態で、後続工程として、図14に示されたように、
パッド再配線パターン15を形成し、図15に示された
ように、パッド再配線パターン15の一定部分が露出さ
れるように最終絶縁膜18を形成して得ることができ
る。露出される部分が再配置チップパッド17となる。
積回路チップの第4実施例を示す断面図である。上述し
た実施例とは異なって、図16に示された集積回路チッ
プ80は、センターパッド型に配置されたチップパッド
12が周辺領域Aperiに位置する。保護膜16は、チッ
プパッド12を露出させ、半導体基板81上に形成され
ている。通常、ウェーハ組立工程が完了した状態の集積
回路チップがこのような状態を有する。保護膜16上に
は、層間絶縁膜13が半導体基板81の上部を平坦化さ
せるように形成されている。層間絶縁膜13上に形成さ
れたパッド再配線パターン15がチップパッド12と接
続され、最終絶縁膜18がパッド再配線パターン15を
覆う。最終絶縁膜18からセル領域Acell1、Acell2上
に露出されるパッド再配線パターン15の部分として再
配置チップパッド17が形成されている。再配置チップ
パッド17は、集積回路チップ80の端部に形成される
エッジパッド型配置構造を有する。
施例と異なって、チップサイズ減少に有利な構造的利点
はないが、センターパッド型集積回路チップをエッジパ
ッド型に転換する構造的変更によって、チップパッドの
配置制限を克服することができ、チップパッドサイズと
チップパッドピッチ減少の限界を克服することができ
る。
積回路チップの第5実施例を示す断面図である。図17
に示された集積回路チップ90は、第4実施例と同様
に、センターパッド型に配置されたチップパッド12が
周辺領域Aperiに位置し、保護膜16が、チップパッド
12を露出させるように、半導体基板81上に形成され
ている。しかしながら、第4実施例と異なって、保護膜
16上に第1の層間絶縁膜13と第2の層間絶縁膜20
が半導体基板81の上部を平坦化させながら形成されて
いる。第2の層間絶縁膜20上にパッド再配線パターン
15が形成され、第1の層間絶縁膜13と第2の層間絶
縁膜20を貫通してチップパッド12と接続されてい
る。第2の層間絶縁膜13上にパッド再配線パターン1
5を覆う最終絶縁膜18が形成されており、最終絶縁膜
18からセル領域Acell1、Acell2上に露出されるパッ
ド再配線パターン15の部分として再配置チップパッド
17が形成された構造は、第4実施例と同様である。
置チップパッドの下部に、第1の層間絶縁膜と第2の層
間絶縁膜とからなる2層の層間絶縁膜構造によって再配
置チップパッドに電気的な連結過程で加えられる物理的
ストレスを分散及び支持できるようになる。また、再配
置チップパッドが層間絶縁膜による複数の平坦化過程を
経て形成され、ワイヤーボンディングのような外部との
電気的な連結におけるボンディング安定性を向上させる
ことができる。一方、本発明に係る集積回路チップの実
施例を適用して多様な形態のマルチチップパッケージ具
現が可能である。
図18は、本発明に係るマルチチップパッケージの第1
実施例を示す断面図である。図18に示されたマルチチ
ップパッケージ200は、前述したセル領域上に再配置
チップパッド217a、217bが形成された本発明に
従う集積回路チップである互いに同種の第1のチップ2
10aと第2のチップ210bが基板251上に垂直に
積層されている構造である。第1、第2チップ210
a、210bと基板251間の電気的な連結は、ボンデ
ィングワイヤー257を用いたワイヤーボンディングに
よりなされている。ここで、第1のチップ210aと第
2のチップ210bは、いずれもセンターパッド型集積
回路設計構造を有し、セル領域上に形成された再配置チ
ップパッド217a、217bがチップ端部に形成され
ているエッジパッド型配置構造を有する。第1のチップ
210aは、基板251上に接着剤261で実装され、
第2のチップ210bは、第1のチップ210a上にチ
ップ間挿入物263を介在して実装されている。チップ
間挿入物263は、第1のチップ210aと基板251
とを連結するボンディングワイヤー257の空間を確保
する。ここで、基板251としては、印刷回路基板やテ
ープ配線基板などを適用することができる。
形成される封止部259により、第1のチップ210a
と第2のチップ210b及びボンディングワイヤー25
7並びにそれらの電気的連結部分が封止されて、外部環
境から保護される。そして、基板251の下部に、外部
接続端子としてはんだボール271が形成されている。
参照符号253は、基板251に形成される基板ボンデ
ィングパッドである。
ル領域上に再配置チップパッドが形成された複数の集積
回路チップを含んで単一のパッケージに構成されること
によって、メモリ容量の増大及び入出力ピン数の増加に
対応することができる。また、再配置チップパッドがエ
ッジパッド型配置構造を有する本発明に従う集積回路チ
ップが適用されて、チップパッドが中央に形成されたセ
ンターパッド型集積回路チップのチップパッド配置構造
による積層制約を克服することができる。
図19は、本発明に係るマルチチップパッケージの第2
実施例を示す断面図である。図19に示されたマルチチ
ップパッケージ300は、上述のような本発明に従う集
積回路チップである再配置チップパッド317a、31
7bがセル領域上に形成された第1のチップ310aと
第2のチップ310bが基板351上に水平に配置さ
れ、チップ310a、310bと基板351とがボンデ
ィングワイヤー357でワイヤーボンディングされて電
気的に連結された構造を有する。参照符号353は、基
板配線パターン、359は、封止部、361は、接着
剤、371は、はんだボールである。
ル領域上に再配置チップパッドが形成された複数の集積
回路チップを水平に配置して、単一のパッケージに構成
されることによって、メモリ容量の増大及び入出力ピン
数の増加に対応することができる。
図20は、本発明に係るマルチチップパッケージの第3
実施例を示す断面図である。図20に示されたマルチチ
ップパッケージ400は、第1実施例のマルチチップパ
ッケージが同種のチップで構成されることと異なって、
再配置チップパッド417a、417b、417cがセ
ル領域上に形成されており、サイズが異なる異種のチッ
プである本発明に従う集積回路チップ410a、410
b、410cが垂直に積層された構造である。集積回路
チップ410a、410b、410cは、チップサイズ
が大きい集積回路チップ410aからチップサイズが小
さな集積回路チップ410cの順に垂直に基板451上
に積層されている。集積回路チップ410a、410
b、410cと基板451とは、ボンディングワイヤー
457により電気的に連結される。ここで、第1実施例
と異なって、別のチップ間挿入物を必要としない。
種のチップだけでなく異種のチップで具現することが可
能である。センターパッド型チップパッドを有する集積
回路チップがエッジパッド型再配置チップパッドを有す
る集積回路チップに転換されて、垂直に複数個が積層可
能であり、ボンディングワイヤーの長さが短くなる。
図21は、本発明に係るマルチチップパッケージの第4
実施例を示す断面図である。図21に示されたマルチチ
ップパッケージ500は、チップ実装手段としてリード
フレームを利用し、2つの集積回路チップ510a、5
10bを内在するいわゆるデュアルダイパッケージ(Dua
l Die package;DDP)と呼ばれる形態のパッケージであっ
て、LOC(Lead On Chip)構造のパッケージ形態であ
る。第1のチップ510aは、チップパッド517aが
チップ中央に形成されたセンターパッド型であり、第2
のチップ510bは、チップパッドの再配置により形成
された再配置チップパッド517bがチップ端部に形成
されたエッジパッド型である。
パッドが設けなく、対向するリードが一般的なリードフ
レームのリードより延設されたLOC型リードフレーム
リード551の裏面に接着テープ563で第1のチップ
510aが取り付けられている。第1のチップ510a
のチップパッド517aが対向するリード551の間に
位置し、ボンディングワイヤー557aにより、対応す
るリード551の上面にワイヤーボンディングされてい
る。第1のチップ510aの背面には、第2のチップ5
10bが接着剤561で取り付けられている。第2のチ
ップ510bの再配置チップパッド557bは、リード
551の下面に取り付けられている。第1のチップ51
0aと第2のチップ510b及びボンディングワイヤー
551並びにそれらの接合部分は、封止部559で封止
されている。
マルチチップパッケージのように、本発明に従うマルチ
チップパッケージは、センターパッド型チップとエッジ
パッド型再配置チップを用いてパッケージを具現できる
ことを示す。さらに、LOC型パッケージ構造により、
大型の集積回路チップを内在できるようになる。
図22は、本発明に係るマルチチップパッケージの第5
実施例を示す断面図である。図22に示されたマルチチ
ップパッケージ600は、ダイパッド653を有する一
般的なリードフレームを利用し、2つの集積回路チップ
610a、610bを内在するデュアルダイパッケージ
(Dual Die package;DDP)である。第1のチップ610a
と第2のチップ619は、チップパッドの再配置により
形成された再配置チップパッド617a、617bがチ
ップ端部に形成されたエッジパッド型である。
第1のチップ610aと第2のチップ610bが接着剤
661で取り付けられている。第1のチップ610aの
再配置チップパッド617aがボンディングワイヤー6
57aでリード651の上面にワイヤーボンディングさ
れており、第2のチップ610bの再配置チップパッド
617bがボンディングワイヤー657bでリード65
1の下面にワイヤーボンディングされている。第1のチ
ップ610aと第2のチップ610b及びボンディング
ワイヤー657a、657b並びにそれらの接合部分
は、封止部659で封止されている。
マルチチップパッケージは、センターパッド型の集積回
路チップをエッジパッド型の再配置チップパッドを有す
るように変更して、ダイパッドの上面と下面に集積回路
チップが取り付けられた一般的な形態のパッケージを具
現できることを示す。
図23は、本発明に係るマルチチップパッケージの第6
実施例を示す断面図である。図23に示されたマルチチ
ップパッケージ700は、ダイパッド753を有する一
般的なリードフレームを用いて互いに異なる複数の集積
回路チップを内在するTSOP(Thin Small Outline Pa
ckage)形態である。ダイパッド753の上面には、第1
のチップ710aの背面が取り付けられており、第1の
チップ710aの上面には、第2のチップ710bが取
り付けられている。ダイパッド753の下面には、第3
チップ710cの背面が取り付けられており、第3チッ
プ710cの上面には、第4チップ710dの裏面が取
り付けられている。いずれもダイパッド753を中心に
上下チップ710a〜710dは、互いに再配置チップ
パッド717a〜717dが反対方向に向く。ここで、
第1のチップ710a及び第2のチップ710b、そし
て第3のチップ710c及び第4のチップ710dは、
サイズが異なる異種の集積回路チップであって、センタ
ーパッド型チップパッド構造からエッジパッド型再配置
チップパッドを有する構造に変更された集積回路チップ
である。
0bの再配置チップパッド717a、717bは、ボン
ディングワイヤー757a、757bでリード751の
上面にワイヤーボンディングされており、第3チップ7
10cと第4チップ710dの再配置チップパッド71
7c、717dは、ボンディングワイヤー757c、7
57dでリード751の下面にワイヤーボンディングさ
れている。集積回路チップ710a〜710dとボンデ
ィングワイヤー757a〜757d及びそれらの接合部
分は、封止部753により封止されている。参照符号7
61、762、763、764は、接着剤である。
らかなように、本発明に従うマルチチップパッケージ
は、センターパッド型のチップパッド配置構造の集積回
路チップを、エッジパッド型再配置チップパッドを有す
る集積回路チップの構造を有するように変更して、TS
OPパッケージ具現が可能であることを示す。ここで、
ダイパッドの上下にそれぞれ2個ずつの集積回路チップ
が実装されていることを例示しているが、これに限らな
い。
回路チップ及びマルチチップパッケージによれば、チッ
プパッドが半導体基板のセル領域外側の周辺領域で除去
され、セル領域上部の他の層に移動して、周辺領域の幅
が減少することによって、チップサイズを縮小すること
ができる。これにより、同一口径のウェーハから得られ
る集積回路チップの数が増加し、チップ設計自由度が増
加する。
パッド型のパッド配置構造を有するように転換して、特
定の集積回路チップで多様な形態のパッケージ具現が可
能となる。特に、センターパッド型として回路設計され
た集積回路チップを、LOC型パッケージでない一般的
なパッケージ構造に転換することができるので、製造コ
ストの節減を図ることができる。
より、電気的特性検査のための探針との接触及びワイヤ
ーボンディングまたはビームリードボンディングなど、
電気的相互連結過程で加えられる物理的ストレスに起因
したチップパッドまたはその下部の集積回路損傷及び接
合力低下を防止することができる。特に、HDP−Si
O2膜を形成することによって、一層優秀な効果を得る
ことができる。
上部により大きい面積を有するようにチップパッドを形
成することができるから、電気的特性検査の限界を克服
することができる。さらに、センターパッド型の集積回
路チップをエッジパッド型に転換すれば、チップパッド
間の間隔が増加し、探針の製作限界をある程度克服する
ことができる。
ージは、パッケージレベルでのメモリ容量の増大及び同
種または異種チップとの積層による単一のパッケージ化
により、実装面積の節減など多様な効果を得ることがで
きる。
示す平面図である。
す平面図である。
造工程を示す断面図である。
造工程を示す断面図である。
造工程を示す断面図である。
造工程を示す断面図である。
面図である。
断面図である。
グが実施された状態を示す断面図である。
製造工程を示す断面図である。
製造工程を示す断面図である。
製造工程を示す断面図である。
製造工程を示す断面図である。
示す断面図である。
示す断面図である。
実施例を示す断面図である。
実施例を示す断面図である。
実施例を示す断面図である。
実施例を示す断面図である。
実施例を示す断面図である。
実施例を示す断面図である。
ルチチップパッケージ 251、351、451 基板 253、353、453 基板回路パターン 257、357、457、557a、557b、657
a、657b、757a、757b、757c、757
d ボンディングワイヤー 259、359、459、559、659、759 封
止部 261、361、461、561、661、761、7
62、763、764接着剤 263 チップ間挿入物 271、371、471 はんだボール 551、651、751 リード 563 接着テープ 653、753 ダイパッド
Claims (29)
- 【請求項1】 セル領域と周辺領域を有する半導体基板
と、 前記半導体基板上に形成されたチップパッド配線パター
ンと、 前記チップパッド配線パターンを覆う保護膜と、前記チ
ップパッド配線パターンと接続され、前記セル領域上に
形成された再配置チップパッドと、 を備えることを特徴とする集積回路チップ。 - 【請求項2】 前記保護膜を覆う層間絶縁膜をさらに備
え、前記再配置チップパッドは、前記層間絶縁膜上に形
成されることを特徴とする請求項1に記載の集積回路チ
ップ。 - 【請求項3】 前記層間絶縁膜は、前記半導体基板を平
坦化させ、複数層の絶縁膜からなることを特徴とする請
求項2に記載の集積回路チップ。 - 【請求項4】 前記再配置チップパッドは、前記半導体
基板の端部に位置することを特徴とする請求項1に記載
の集積回路チップ。 - 【請求項5】 前記層間絶縁膜上に形成される前記再配
置チップパッドを露出させる最終絶縁膜をさらに備える
ことを特徴とする請求項1に記載の集積回路チップ。 - 【請求項6】 前記半導体基板は、センターパッド型集
積回路設計構造を有し、前記再配置チップパッドは、前
記半導体基板の端部においてセル領域上部に形成される
ことを特徴とする請求項1に記載の集積回路チップ。 - 【請求項7】 前記チップパッド配線パターンは、前記
半導体基板のセル領域上部にのみ形成されることを特徴
とする請求項1に記載の集積回路チップ。 - 【請求項8】 セル領域と周辺領域を有する半導体基板
と、 前記周辺領域に形成されたチップパッドと、 前記半導体基板上に形成され、前記チップパッドを露出
させる保護膜と、 前記保護膜上に形成された層間絶縁膜と、 前記層間絶縁膜上に形成され、前記チップパッドと接続
されたパッド再配線パターンと、 前記パッド再配線パターンを覆う最終絶縁膜と、 前記セル領域上から前記パッド再配線パターンを露出さ
せて形成された再配置チップパッドと、 を備えることを特徴とする集積回路チップ。 - 【請求項9】 前記層間絶縁膜は、前記半導体基板を平
坦化させ、複数の層からなることを特徴とする請求項8
に記載の集積回路チップ。 - 【請求項10】 前記層間絶縁膜は、第1の層間絶縁膜
と、第2の層間絶縁膜とからなることを特徴とする請求
項9に記載の集積回路チップ。 - 【請求項11】 前記層間絶縁膜は、高密度プラズマ酸
化膜、ベンゾシクロブテン膜、ポリベンゾオキサゾール
膜及びポリイミド膜から選ばれる少なくとも1つの膜質
であることを特徴とする請求項8に記載の集積回路チッ
プ。 - 【請求項12】 前記層間絶縁膜は、高密度プラズマシ
リコン酸化膜であることを特徴とする請求項8に記載の
集積回路チップ。 - 【請求項13】 前記最終絶縁膜は、高密度プラズマ酸
化膜及びポリイミド膜の少なくともいずれか1つである
ことを特徴とする請求項8に記載の集積回路チップ。 - 【請求項14】 前記チップパッドは、センターパッド
型チップパッド配置構造を有することを特徴とする請求
項8に記載の集積回路チップ。 - 【請求項15】 前記再配置チップパッドは、前記半導
体基板の端部に位置することを特徴とする請求項8に記
載の集積回路チップ。 - 【請求項16】 セル領域と周辺領域を有する半導体基
板と、 前記周辺領域に形成されたチップパッドと、 前記半導体基板上に形成され、前記チップパッドを露出
させる保護膜と、 前記保護膜上に形成され、前記半導体基板を平坦化させ
る第1の層間絶縁膜と、 前記第1の層間絶縁膜上に形成され、前記半導体基板を
平坦化させる第2の層間絶縁膜と、 前記第2の層間絶縁膜上に形成され、前記チップパッド
と接続されたパッド再配線パターンと、 前記パッド再配線パターンを覆う最終絶縁膜と、 前記セル領域上から前記パッド再配線パターンを露出さ
せて形成された再配置チップパッドと、 を備えることを特徴とする集積回路チップ。 - 【請求項17】 前記チップパッドは、センターパッド
型配置構造を有し、再配置チップパッドは、エッジパッ
ド型配置構造を有することを特徴とする請求項16に記
載の集積回路チップ。 - 【請求項18】 前記第1の層間絶縁膜は、高密度プラ
ズマ酸化膜であることを特徴とする請求項16に記載の
集積回路チップ。 - 【請求項19】 前記第2の層間絶縁膜は、ベンゾシク
ロブテン膜、ポリベンゾオキサゾール膜、ポリイミド膜
のうちいずれか1つであることを特徴とする請求項16
に記載の集積回路チップ。 - 【請求項20】 セル領域と周辺領域を有する半導体基
板と、前記半導体基板の周辺領域に形成されたチップパ
ッドと、前記半導体基板上に形成され前記チップパッド
を露出させる保護膜と、前記チップパッドに接続され前
記セル領域上に形成された再配置チップパッドとを備え
る集積回路チップが複数個基板に実装されており、 前記集積回路チップと前記基板とがワイヤーボンディン
グされることを特徴とするマルチチップパッケージ。 - 【請求項21】 前記集積回路チップは、垂直に積層さ
れることを特徴とする請求項20に記載のマルチチップ
パッケージ。 - 【請求項22】 前記集積回路チップは、セル領域上に
形成された再配置チップパッドがチップ端部に形成され
ているエッジパッド型配置構造を有することを特徴とす
る請求項21に記載のマルチチップパッケージ。 - 【請求項23】 前記集積回路チップは、同種のチップ
であり、チップ間挿入物を介在して基板上に垂直に積層
されることを特徴とする請求項21に記載のマルチチッ
プパッケージ。 - 【請求項24】 前記集積回路チップは、サイズが相異
なるチップであり、サイズが大きい集積回路チップから
前記基板に実装されることを特徴とする請求項21に記
載のマルチチップパッケージ。 - 【請求項25】 前記基板は、テープ配線基板及び印刷
回路基板のいずれか1つであることを特徴とする請求項
20に記載のマルチチップパッケージ。 - 【請求項26】 前記集積回路チップは、基板に水平配
置されることを特徴とする請求項20に記載のマルチチ
ップパッケージ。 - 【請求項27】 セル領域と周辺領域を有する半導体基
板と、前記半導体基板の周辺領域に形成されたチップパ
ッドと、前記半導体基板上に形成され前記チップパッド
を露出させる保護膜と、前記チップパッドの配線パター
ンに接続され前記セル領域上に形成された再配置チップ
パッドとを備える複数の第1のチップと第2のチップ
が、複数のリードを含むリードフレームに実装されてお
り、 前記第1のチップ及び第2のチップの再配置チップパッ
ドが、前記リードにワイヤーボンディングされることを
特徴とするマルチチップパッケージ。 - 【請求項28】 前記リードフレームは、ダイパッドを
有するリードフレームであり、前記第1のチップ及び前
記第2のチップは、ダイパッドの上面及び下面に各々実
装されることを特徴とする請求項27に記載のマルチチ
ップパッケージ。 - 【請求項29】 前記第1のチップと第2のチップ上に
垂直に積層された複数の集積回路チップをさらに備える
ことを特徴とする請求項28に記載のマルチチップパッ
ケージ。
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