JP2003100659A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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Abstract
(57)【要約】
【課題】 コンタクト層を備えた半導体装置において、
コンタクト抵抗を低減させるとともに接合リークを抑え
る。 【解決手段】 シリコン半導体基板1に形成された導電
層3と、導電層3の表層に形成されたコバルトシリサイ
ド膜4,7と、シリコン半導体基板1上を覆う層間絶縁
膜5と、層間絶縁膜5のコンタクトホール6を充填し、
コバルトシリサイド膜4と電気的に接続されたバリアメ
タル膜8及びタングステン膜9を備え、コンタクトホー
ル6の底におけるコバルトシリサイド膜4,7の下面の
位置をコンタクトホール6の外側におけるコバルトシリ
サイド膜4の下面の位置よりも低くした。コンタクトホ
ール6の底部に必要な膜厚のコバルトシリサイド膜を確
保することができ、コンタクト抵抗を低減させるととも
に接合リークを抑えることができる。
コンタクト抵抗を低減させるとともに接合リークを抑え
る。 【解決手段】 シリコン半導体基板1に形成された導電
層3と、導電層3の表層に形成されたコバルトシリサイ
ド膜4,7と、シリコン半導体基板1上を覆う層間絶縁
膜5と、層間絶縁膜5のコンタクトホール6を充填し、
コバルトシリサイド膜4と電気的に接続されたバリアメ
タル膜8及びタングステン膜9を備え、コンタクトホー
ル6の底におけるコバルトシリサイド膜4,7の下面の
位置をコンタクトホール6の外側におけるコバルトシリ
サイド膜4の下面の位置よりも低くした。コンタクトホ
ール6の底部に必要な膜厚のコバルトシリサイド膜を確
保することができ、コンタクト抵抗を低減させるととも
に接合リークを抑えることができる。
Description
【0001】
【発明の属する技術分野】この発明は、半導体装置及び
その製造方法に関し、特に半導体基板やパッド電極と接
続されるコンタクトプラグ層を備えた半導体装置に関す
るものである。
その製造方法に関し、特に半導体基板やパッド電極と接
続されるコンタクトプラグ層を備えた半導体装置に関す
るものである。
【0002】
【従来の技術】半導体装置の製造プロセスにおいては、
半導体基板とコンタクト層との接続部位など、異なる導
電材料同士が接触する部位に拡散防止のためのバリアメ
タル膜を設けている。
半導体基板とコンタクト層との接続部位など、異なる導
電材料同士が接触する部位に拡散防止のためのバリアメ
タル膜を設けている。
【0003】図7に基づいて、バリアメタル膜を備えた
従来の半導体装置の製造方法を説明する。図7は、例え
ばMOSトランジスタのソース/ドレイン拡散層と接続
されるコンタクトプラグの形成方法を示している。ここ
では、活性領域上にゲート酸化膜、ゲート電極を形成す
る工程については簡単のため説明を省略する。先ず、図
7(a)に示すように、シリコン半導体基板101上に
いわゆるシャロートレンチ法によって素子分離領域10
2を形成する。次に、シリコン半導体基板101上にシ
リコン半導体基板101と逆導電型の不純物からなる導
電層103を形成し、導電層103上にコンタクト層と
して一般的なコバルトシリサイド膜104を形成する。
導電層103はソース/ドレイン拡散層として機能す
る。その後、CVD法によりシリコン半導体基板101
上の全面に層間絶縁膜105を形成する。
従来の半導体装置の製造方法を説明する。図7は、例え
ばMOSトランジスタのソース/ドレイン拡散層と接続
されるコンタクトプラグの形成方法を示している。ここ
では、活性領域上にゲート酸化膜、ゲート電極を形成す
る工程については簡単のため説明を省略する。先ず、図
7(a)に示すように、シリコン半導体基板101上に
いわゆるシャロートレンチ法によって素子分離領域10
2を形成する。次に、シリコン半導体基板101上にシ
リコン半導体基板101と逆導電型の不純物からなる導
電層103を形成し、導電層103上にコンタクト層と
して一般的なコバルトシリサイド膜104を形成する。
導電層103はソース/ドレイン拡散層として機能す
る。その後、CVD法によりシリコン半導体基板101
上の全面に層間絶縁膜105を形成する。
【0004】次に、図7(b)に示すように、層間絶縁
膜105を選択的にエッチングしてコンタクトホール1
06を形成する。
膜105を選択的にエッチングしてコンタクトホール1
06を形成する。
【0005】次に、図7(c)に示すように、温度40
0℃〜600℃程度の条件下で四塩化チタン(TiCl
4)を用いた無機CVD法による成膜を行うことで、チ
タン膜と窒化チタン(チタンナイトライド)膜を下層か
らこの順に形成し、この2つの膜の積層膜からなるバリ
アメタル膜107を形成する。その後、フッ化タングス
テン(WF6)を用いたCVD法によりタングステン膜
108を形成し、層間絶縁膜105上でバリアメタル層
107、タングステン膜108からなる上層配線をパタ
ーニングする。
0℃〜600℃程度の条件下で四塩化チタン(TiCl
4)を用いた無機CVD法による成膜を行うことで、チ
タン膜と窒化チタン(チタンナイトライド)膜を下層か
らこの順に形成し、この2つの膜の積層膜からなるバリ
アメタル膜107を形成する。その後、フッ化タングス
テン(WF6)を用いたCVD法によりタングステン膜
108を形成し、層間絶縁膜105上でバリアメタル層
107、タングステン膜108からなる上層配線をパタ
ーニングする。
【0006】図8は、別の従来の半導体装置の製造方法
を示す概略断面図である。この半導体装置は、DRAM
とロジック回路を同一基板上に混載したものである。
を示す概略断面図である。この半導体装置は、DRAM
とロジック回路を同一基板上に混載したものである。
【0007】通常、DRAM−ロジック混載デバイスに
おいては、ロジック領域にはトランジスタの高性能化の
ために活性領域上にシリサイド膜を形成し、DRAMセ
ル領域には接合リーク削減のため活性領域上にシリサイ
ド膜を形成しないようにしている。
おいては、ロジック領域にはトランジスタの高性能化の
ために活性領域上にシリサイド膜を形成し、DRAMセ
ル領域には接合リーク削減のため活性領域上にシリサイ
ド膜を形成しないようにしている。
【0008】そして、図8に示すように、DRAMセル
領域では、トランジスタとビット線を接続する場合に、
トランジスタのソース/ドレイン拡散層上に多結晶シリ
コン膜からなるシリコンプラグ(パッド電極)を形成
し、このシリコンプラグと上部に形成したビット線を接
続することが行われている。以下、図8の半導体装置の
製造方法を説明する。なお、図8においても、活性領域
上のゲート酸化膜、ゲート電極の形成工程についての説
明は省略する。
領域では、トランジスタとビット線を接続する場合に、
トランジスタのソース/ドレイン拡散層上に多結晶シリ
コン膜からなるシリコンプラグ(パッド電極)を形成
し、このシリコンプラグと上部に形成したビット線を接
続することが行われている。以下、図8の半導体装置の
製造方法を説明する。なお、図8においても、活性領域
上のゲート酸化膜、ゲート電極の形成工程についての説
明は省略する。
【0009】先ず、図8(a)に示すように、シリコン
半導体基板201上にいわゆるシャロートレンチ法によ
って素子分離領域202を形成する。次に、シリコン半
導体基板201上にシリコン半導体基板201と逆導電
型の不純物からなる導電層203を形成する。導電層2
03はソース/ドレイン拡散層として機能する。そし
て、ロジック領域220において、導電膜203上にコ
ンタクト層として一般的なコバルトシリサイド膜204
を形成する。その後、シリコン半導体基板201上の全
面に層間絶縁膜205を形成し、DRAMセル領域22
1において、層間絶縁膜204の一部を選択的にエッチ
ングしてコンタクトホール206を形成する。
半導体基板201上にいわゆるシャロートレンチ法によ
って素子分離領域202を形成する。次に、シリコン半
導体基板201上にシリコン半導体基板201と逆導電
型の不純物からなる導電層203を形成する。導電層2
03はソース/ドレイン拡散層として機能する。そし
て、ロジック領域220において、導電膜203上にコ
ンタクト層として一般的なコバルトシリサイド膜204
を形成する。その後、シリコン半導体基板201上の全
面に層間絶縁膜205を形成し、DRAMセル領域22
1において、層間絶縁膜204の一部を選択的にエッチ
ングしてコンタクトホール206を形成する。
【0010】次に、図8(b)に示すように、CVD法
によりシリコン半導体基板201上に導電膜203と同
一逆導電型の不純物を含有した多結晶シリコン膜を形成
し、この多結晶シリコン膜を層間絶縁膜205上でエッ
チバックまたはCMP法によって除去し、シリコンプラ
グ207を形成する。
によりシリコン半導体基板201上に導電膜203と同
一逆導電型の不純物を含有した多結晶シリコン膜を形成
し、この多結晶シリコン膜を層間絶縁膜205上でエッ
チバックまたはCMP法によって除去し、シリコンプラ
グ207を形成する。
【0011】次に、図8(c)に示すように、CVD法
により層間絶縁膜205上に更に層間絶縁膜208を形
成し、ロジック領域220上とDRAMセル領域221
上にコンタクトホール209,210を同時に形成す
る。
により層間絶縁膜205上に更に層間絶縁膜208を形
成し、ロジック領域220上とDRAMセル領域221
上にコンタクトホール209,210を同時に形成す
る。
【0012】次に、図8(d)に示すように、温度40
0℃〜600℃程度の条件下で四塩化チタンを用いた無
機CVD法による成膜を行うことで、シリコン半導体基
板201上にチタン膜と窒化チタン膜を下層からこの順
に形成し、この2つの膜の積層膜からなるバリアメタル
膜211を形成する。その後、フッ化タングステンを用
いたCVD法によりタングステン膜212を形成し、層
間絶縁膜208上でバリアメタル膜211、タングステ
ン膜212からなる上層配線をパターニングする。
0℃〜600℃程度の条件下で四塩化チタンを用いた無
機CVD法による成膜を行うことで、シリコン半導体基
板201上にチタン膜と窒化チタン膜を下層からこの順
に形成し、この2つの膜の積層膜からなるバリアメタル
膜211を形成する。その後、フッ化タングステンを用
いたCVD法によりタングステン膜212を形成し、層
間絶縁膜208上でバリアメタル膜211、タングステ
ン膜212からなる上層配線をパターニングする。
【0013】
【発明が解決しようとする課題】しかしながら、上述し
た従来の半導体装置では、以下に示すような問題が生じ
ていた。図7の半導体装置では、コンタクトホール10
6を形成する際のエッチングによって、コンタクトホー
ル106の底部のコバルトシリサイド膜104がエッチ
ングされてしまい、コンタクトホール106の底部にお
けるコバルトシリサイド膜104の膜厚がそれ以外の領
域よりも薄くなるという問題は生じていた。更に、コン
タクトホール106形成の際のオーバーエッチング量が
大きいと、コンタクトホール106がコバルトシリサイ
ド膜104を突き抜けて下層の導電層103に達してし
まうという問題が生じていた。
た従来の半導体装置では、以下に示すような問題が生じ
ていた。図7の半導体装置では、コンタクトホール10
6を形成する際のエッチングによって、コンタクトホー
ル106の底部のコバルトシリサイド膜104がエッチ
ングされてしまい、コンタクトホール106の底部にお
けるコバルトシリサイド膜104の膜厚がそれ以外の領
域よりも薄くなるという問題は生じていた。更に、コン
タクトホール106形成の際のオーバーエッチング量が
大きいと、コンタクトホール106がコバルトシリサイ
ド膜104を突き抜けて下層の導電層103に達してし
まうという問題が生じていた。
【0014】このため、バリアメタル膜107、タング
ステン膜108からなる上層配線と下層のコバルトシリ
サイド膜104とのコンタクト抵抗が高くなり、電気的
特性が劣化するという問題が生じていた。一方、コンタ
クト抵抗の上昇を防止するため、コバルトシリサイド膜
104の膜厚を厚くすると接合リークが劣化するという
別の問題が生じていた。
ステン膜108からなる上層配線と下層のコバルトシリ
サイド膜104とのコンタクト抵抗が高くなり、電気的
特性が劣化するという問題が生じていた。一方、コンタ
クト抵抗の上昇を防止するため、コバルトシリサイド膜
104の膜厚を厚くすると接合リークが劣化するという
別の問題が生じていた。
【0015】また、図8の半導体装置においては、導電
層203と電気的に接続されるビット線は、ロジック領
域220のシリサイド膜204上とDRAMセル領域2
21のシリコンパッド207上の双方において安定した
コンタクト抵抗が要求される。しかし、近年の半導体装
置の高集積化によりコンタクトホールのアスペクト比が
増大し、スパッタ法による成膜ではカバレッジ性が悪い
ため、深いコンタクトホール209内のシリサイド膜2
04上でコンタクト抵抗を安定させることが困難となっ
ていた。
層203と電気的に接続されるビット線は、ロジック領
域220のシリサイド膜204上とDRAMセル領域2
21のシリコンパッド207上の双方において安定した
コンタクト抵抗が要求される。しかし、近年の半導体装
置の高集積化によりコンタクトホールのアスペクト比が
増大し、スパッタ法による成膜ではカバレッジ性が悪い
ため、深いコンタクトホール209内のシリサイド膜2
04上でコンタクト抵抗を安定させることが困難となっ
ていた。
【0016】一方、バリアメタル膜211のカバレッジ
性の向上のため、上述したように温度400℃〜600
℃程度の条件下で、四塩化チタンを用いた無機CVD法
によってバリアメタル膜211を成膜することが行われ
ている。この方法では、ロジック領域220での深いコ
ンタクトホール209の底部におけるコンタクト特性を
向上させることはできるが、シリコンパッド207上の
コンタクトホール210で新たな問題が発生するという
欠点がある。
性の向上のため、上述したように温度400℃〜600
℃程度の条件下で、四塩化チタンを用いた無機CVD法
によってバリアメタル膜211を成膜することが行われ
ている。この方法では、ロジック領域220での深いコ
ンタクトホール209の底部におけるコンタクト特性を
向上させることはできるが、シリコンパッド207上の
コンタクトホール210で新たな問題が発生するという
欠点がある。
【0017】この問題は、温度400℃〜600℃程度
の条件下で、四塩化チタンを用いた無機CVD法によっ
てバリアメタル膜211を成膜すると、バリアメタル膜
211の成膜と同時にシリコンパッド207とバリアメ
タル膜211が反応し、コンタクトホール210の直下
でシリコンパッド207を構成する多結晶シリコンの欠
落が生じ、コンタクトホール210がオープンになると
いう問題である。この現象はバリアメタル膜211の膜
厚に依存しており、バリアメタル膜211の膜厚が厚い
ほど問題は顕著に発生する。
の条件下で、四塩化チタンを用いた無機CVD法によっ
てバリアメタル膜211を成膜すると、バリアメタル膜
211の成膜と同時にシリコンパッド207とバリアメ
タル膜211が反応し、コンタクトホール210の直下
でシリコンパッド207を構成する多結晶シリコンの欠
落が生じ、コンタクトホール210がオープンになると
いう問題である。この現象はバリアメタル膜211の膜
厚に依存しており、バリアメタル膜211の膜厚が厚い
ほど問題は顕著に発生する。
【0018】この発明は、上述のような問題点を解決す
るためになされたものであり、この発明の第1の目的
は、コンタクト抵抗を低減させるとともに接合リークを
抑えることのできるコンタクト層を備えた半導体装置を
提供することにある。
るためになされたものであり、この発明の第1の目的
は、コンタクト抵抗を低減させるとともに接合リークを
抑えることのできるコンタクト層を備えた半導体装置を
提供することにある。
【0019】また、この発明の第2の目的は、DRAM
とロジックを混載した半導体装置において、ロジック領
域におけるコンタクト抵抗を安定化するとともに、DR
AM領域においてコンタクトがオープンになることを抑
止することにある。
とロジックを混載した半導体装置において、ロジック領
域におけるコンタクト抵抗を安定化するとともに、DR
AM領域においてコンタクトがオープンになることを抑
止することにある。
【0020】
【課題を解決するための手段】この発明の半導体装置
は、半導体基板に形成された第1の不純物拡散層と、前
記不純物拡散層の表層に形成された第1の低抵抗膜と、
前記半導体基板上を覆う絶縁膜と、前記絶縁膜の第1の
開口を充填し、前記低抵抗膜と電気的に接続された第1
の導電膜とを備え、前記第1の開口の底における前記第
1の低抵抗膜の下面の位置が前記第1の開口の外側にお
ける前記第1の低抵抗膜の下面の位置よりも低いもので
ある。ここで、第1及び第2の低抵抗膜はコバルトシリ
サイド、チタンシリサイド、タングステンシリサイドな
どのシリサイド膜とするのが好適である。
は、半導体基板に形成された第1の不純物拡散層と、前
記不純物拡散層の表層に形成された第1の低抵抗膜と、
前記半導体基板上を覆う絶縁膜と、前記絶縁膜の第1の
開口を充填し、前記低抵抗膜と電気的に接続された第1
の導電膜とを備え、前記第1の開口の底における前記第
1の低抵抗膜の下面の位置が前記第1の開口の外側にお
ける前記第1の低抵抗膜の下面の位置よりも低いもので
ある。ここで、第1及び第2の低抵抗膜はコバルトシリ
サイド、チタンシリサイド、タングステンシリサイドな
どのシリサイド膜とするのが好適である。
【0021】また、前記第1の開口の底における前記第
1の低抵抗膜の膜厚が前記第1の開口の外側における前
記第1の低抵抗膜の膜厚と異なるものである。
1の低抵抗膜の膜厚が前記第1の開口の外側における前
記第1の低抵抗膜の膜厚と異なるものである。
【0022】また、前記第1の開口の底における前記第
1の低抵抗膜の膜厚が前記第1の開口の外側における前
記第1の低抵抗膜の膜厚よりも厚いものである。
1の低抵抗膜の膜厚が前記第1の開口の外側における前
記第1の低抵抗膜の膜厚よりも厚いものである。
【0023】また、前記第1の不純物拡散層が形成され
た領域とは別の領域における前記半導体基板上に形成さ
れた第2の不純物拡散層と、前記第2の不純物拡散層上
に形成されたパッド電極と、前記パッド電極の表層に形
成された第2の低抵抗膜と、前記パッド電極上に形成さ
れ、前記第2の低抵抗膜を介して前記パッド電極と電気
的に接続された第2の導電膜とを更に備えたものであ
る。ここで、パッド電極は多結晶シリコン膜から構成
し、第2の低抵抗膜はコバルトシリサイド、チタンシリ
サイド、タングステンシリサイドなどのシリサイド膜と
するのが好適である。
た領域とは別の領域における前記半導体基板上に形成さ
れた第2の不純物拡散層と、前記第2の不純物拡散層上
に形成されたパッド電極と、前記パッド電極の表層に形
成された第2の低抵抗膜と、前記パッド電極上に形成さ
れ、前記第2の低抵抗膜を介して前記パッド電極と電気
的に接続された第2の導電膜とを更に備えたものであ
る。ここで、パッド電極は多結晶シリコン膜から構成
し、第2の低抵抗膜はコバルトシリサイド、チタンシリ
サイド、タングステンシリサイドなどのシリサイド膜と
するのが好適である。
【0024】また、前記第1の不純物拡散層が形成され
た領域がロジック領域であり、前記第2の不純物拡散層
が形成された領域がメモリセル領域である。
た領域がロジック領域であり、前記第2の不純物拡散層
が形成された領域がメモリセル領域である。
【0025】また、前記第2の導電膜は前記絶縁膜に形
成された第2の開口を介して前記パッド電極と電気的に
接続されており、前記絶縁膜上において、前記第1の導
電膜と前記第2の導電膜のそれぞれによって同一の膜厚
の配線パターンが形成されているものである。
成された第2の開口を介して前記パッド電極と電気的に
接続されており、前記絶縁膜上において、前記第1の導
電膜と前記第2の導電膜のそれぞれによって同一の膜厚
の配線パターンが形成されているものである。
【0026】また、前記第1の導電膜と前記第2の導電
膜が同一材料からなるものである。
膜が同一材料からなるものである。
【0027】また、前記絶縁膜の表面の凹部に形成さ
れ、前記第1の導電膜と抵抗率の異なる第3の低抵抗膜
を更に備え、前記第3の低抵抗膜上及び前記絶縁膜上に
前記第1の導電膜が所定のパターンで延在しており、前
記第3の低抵抗膜上で分断された前記第1の導電膜が前
記第3の低抵抗膜を介して電気的に接続されているもの
である。ここで、第3の低抵抗膜はコバルトシリサイ
ド、チタンシリサイド、タングステンシリサイドなどの
シリサイド膜とするのが好適である。
れ、前記第1の導電膜と抵抗率の異なる第3の低抵抗膜
を更に備え、前記第3の低抵抗膜上及び前記絶縁膜上に
前記第1の導電膜が所定のパターンで延在しており、前
記第3の低抵抗膜上で分断された前記第1の導電膜が前
記第3の低抵抗膜を介して電気的に接続されているもの
である。ここで、第3の低抵抗膜はコバルトシリサイ
ド、チタンシリサイド、タングステンシリサイドなどの
シリサイド膜とするのが好適である。
【0028】また、前記第1の導電膜は、バリアメタル
膜と高融点金属膜が下層からこの順に積層された積層膜
である。また、前記第2の導電膜は、バリアメタル膜と
高融点金属膜が下層からこの順に積層された積層膜であ
る。ここで、高融点金属膜はタングステン、コバルト、
チタンなどの膜が好ましく、バリアメタル膜はこれらの
高融点金属膜を窒化したものが好適である。
膜と高融点金属膜が下層からこの順に積層された積層膜
である。また、前記第2の導電膜は、バリアメタル膜と
高融点金属膜が下層からこの順に積層された積層膜であ
る。ここで、高融点金属膜はタングステン、コバルト、
チタンなどの膜が好ましく、バリアメタル膜はこれらの
高融点金属膜を窒化したものが好適である。
【0029】また、この発明の半導体装置の製造方法
は、半導体基板上に不純物を導入して不純物拡散層を形
成する工程と、前記不純物拡散層の表層に第1の低抵抗
膜を形成する工程と、前記不純物拡散層上を含む前記半
導体基板上に絶縁膜を形成する工程と、前記絶縁膜を選
択的に除去して前記第1の低抵抗膜に到達する開口を形
成する工程と、前記開口の底及び内壁に第1の導電膜を
形成する工程と、熱処理を施して前記第1の導電膜と前
記半導体基板を反応させ、前記第1の低抵抗膜の下層に
第2の低抵抗膜を形成する工程と、前記熱処理で反応し
なかった前記第1の導電膜を除去する工程と、少なくと
も前記開口の底及び内壁にバリアメタル膜を形成する工
程と、前記バリアメタル上に第2の導電膜を形成する工
程とを備えたものである。ここで、高融点金属膜として
タングステン、コバルト、チタンなどの膜を用いるのが
好ましく、第2の導電膜としてはこれらの高融点金属膜
の窒化物を用いるのが好適である。
は、半導体基板上に不純物を導入して不純物拡散層を形
成する工程と、前記不純物拡散層の表層に第1の低抵抗
膜を形成する工程と、前記不純物拡散層上を含む前記半
導体基板上に絶縁膜を形成する工程と、前記絶縁膜を選
択的に除去して前記第1の低抵抗膜に到達する開口を形
成する工程と、前記開口の底及び内壁に第1の導電膜を
形成する工程と、熱処理を施して前記第1の導電膜と前
記半導体基板を反応させ、前記第1の低抵抗膜の下層に
第2の低抵抗膜を形成する工程と、前記熱処理で反応し
なかった前記第1の導電膜を除去する工程と、少なくと
も前記開口の底及び内壁にバリアメタル膜を形成する工
程と、前記バリアメタル上に第2の導電膜を形成する工
程とを備えたものである。ここで、高融点金属膜として
タングステン、コバルト、チタンなどの膜を用いるのが
好ましく、第2の導電膜としてはこれらの高融点金属膜
の窒化物を用いるのが好適である。
【0030】また、前記第1の低抵抗膜をシリサイド
膜、前記第1の導電膜を高融点金属膜とし、前記熱処理
を施す工程において前記第2の低抵抗膜としてシリサイ
ド膜を形成するものである。
膜、前記第1の導電膜を高融点金属膜とし、前記熱処理
を施す工程において前記第2の低抵抗膜としてシリサイ
ド膜を形成するものである。
【0031】また、この発明の半導体装置の製造方法
は、半導体基板上に不純物を導入して不純物拡散層を形
成する工程と、前記不純物拡散層の表層に第1の低抵抗
膜を形成する工程と、前記不純物拡散層上を含む前記半
導体基板上に絶縁膜を形成する工程と、前記絶縁膜を選
択的に所定の厚さだけ除去して凹部を形成する工程と、
前記凹部に第1の導電膜を埋め込む工程と、前記絶縁膜
を選択的に除去して前記第1の低抵抗膜に到達する開口
を形成する工程と、前記開口の底及び内壁並びに前記第
1の導電膜上に第2の導電膜を形成する工程と、熱処理
を施して前記第2の導電膜と前記半導体基板及び前記第
1の導電膜を反応させ、前記第1の低抵抗膜の下層に第
2の低抵抗膜を形成するとともに前記第1の導電膜の表
層に第3の低抵抗膜を形成する工程と、前記熱処理で反
応しなかった前記第2の導電膜を除去する工程と、前記
開口の底及び内壁並びに前記第3の低抵抗膜上を覆うよ
うにバリアメタル膜を形成する工程と、前記バリアメタ
ル上に第3の導電膜を形成する工程と、少なくとも前記
第3の低抵抗膜の領域内で前記バリアメタル膜及び前記
第3の導電膜を分断する工程とを備えたものである。こ
こで、高融点金属膜としてタングステン、コバルト、チ
タンなどの膜を用いるのが好ましく、第3の導電膜とし
てはこれらの高融点金属膜の窒化物を用いるのが好適で
ある。
は、半導体基板上に不純物を導入して不純物拡散層を形
成する工程と、前記不純物拡散層の表層に第1の低抵抗
膜を形成する工程と、前記不純物拡散層上を含む前記半
導体基板上に絶縁膜を形成する工程と、前記絶縁膜を選
択的に所定の厚さだけ除去して凹部を形成する工程と、
前記凹部に第1の導電膜を埋め込む工程と、前記絶縁膜
を選択的に除去して前記第1の低抵抗膜に到達する開口
を形成する工程と、前記開口の底及び内壁並びに前記第
1の導電膜上に第2の導電膜を形成する工程と、熱処理
を施して前記第2の導電膜と前記半導体基板及び前記第
1の導電膜を反応させ、前記第1の低抵抗膜の下層に第
2の低抵抗膜を形成するとともに前記第1の導電膜の表
層に第3の低抵抗膜を形成する工程と、前記熱処理で反
応しなかった前記第2の導電膜を除去する工程と、前記
開口の底及び内壁並びに前記第3の低抵抗膜上を覆うよ
うにバリアメタル膜を形成する工程と、前記バリアメタ
ル上に第3の導電膜を形成する工程と、少なくとも前記
第3の低抵抗膜の領域内で前記バリアメタル膜及び前記
第3の導電膜を分断する工程とを備えたものである。こ
こで、高融点金属膜としてタングステン、コバルト、チ
タンなどの膜を用いるのが好ましく、第3の導電膜とし
てはこれらの高融点金属膜の窒化物を用いるのが好適で
ある。
【0032】また、この発明の半導体装置の製造方法
は、半導体基板上の第1及び第2の領域のそれぞれに不
純物を導入して不純物拡散層を形成する工程と、前記第
1の領域において、前記不純物拡散層の表層に第1の低
抵抗膜を形成する工程と、前記不純物拡散層上を含む前
記半導体基板上に第1の絶縁膜を形成する工程と、前記
第2の領域において、前記絶縁膜を選択的に除去して前
記不純物拡散層に到達する第1の開口を形成する工程
と、前記第1の開口内に第1の導電膜を充填する工程
と、前記第1及び第2の領域において、前記第1の絶縁
膜及び前記第1の導電膜上に第2の絶縁膜を形成する工
程と、前記第2及び第1の絶縁膜を選択的に除去して、
前記第1の領域において前記第1の低抵抗膜に到達する
第2の開口を形成し、前記第2の領域において前記第1
の導電膜に到達する第3の開口を形成する工程と、前記
第2及び第3の開口の底並びに内壁に第2の導電膜を形
成する工程と、熱処理を施して前記第1の領域において
前記第2の導電膜と前記半導体基板を反応させて前記第
1の低抵抗膜の下層に第2の低抵抗膜を形成し、同時に
前記第2の領域において前記第2の導電膜と前記第1の
導電膜を反応させて前記第1の導電膜の表層に第3の低
抵抗膜を形成する工程と、前記熱処理で反応しなかった
前記第2の導電膜を除去する工程と、前記第2の絶縁膜
上及び前記第2並びに第3の開口の底及び内壁にバリア
メタル膜を形成する工程と、前記バリアメタル上に第3
の導電膜を形成する工程とを備えたものである。ここ
で、高融点金属膜としてタングステン、コバルト、チタ
ンなどの膜を用いるのが好ましく、第3の導電膜として
はこれらの高融点金属膜の窒化物を用いるのが好適であ
る。
は、半導体基板上の第1及び第2の領域のそれぞれに不
純物を導入して不純物拡散層を形成する工程と、前記第
1の領域において、前記不純物拡散層の表層に第1の低
抵抗膜を形成する工程と、前記不純物拡散層上を含む前
記半導体基板上に第1の絶縁膜を形成する工程と、前記
第2の領域において、前記絶縁膜を選択的に除去して前
記不純物拡散層に到達する第1の開口を形成する工程
と、前記第1の開口内に第1の導電膜を充填する工程
と、前記第1及び第2の領域において、前記第1の絶縁
膜及び前記第1の導電膜上に第2の絶縁膜を形成する工
程と、前記第2及び第1の絶縁膜を選択的に除去して、
前記第1の領域において前記第1の低抵抗膜に到達する
第2の開口を形成し、前記第2の領域において前記第1
の導電膜に到達する第3の開口を形成する工程と、前記
第2及び第3の開口の底並びに内壁に第2の導電膜を形
成する工程と、熱処理を施して前記第1の領域において
前記第2の導電膜と前記半導体基板を反応させて前記第
1の低抵抗膜の下層に第2の低抵抗膜を形成し、同時に
前記第2の領域において前記第2の導電膜と前記第1の
導電膜を反応させて前記第1の導電膜の表層に第3の低
抵抗膜を形成する工程と、前記熱処理で反応しなかった
前記第2の導電膜を除去する工程と、前記第2の絶縁膜
上及び前記第2並びに第3の開口の底及び内壁にバリア
メタル膜を形成する工程と、前記バリアメタル上に第3
の導電膜を形成する工程とを備えたものである。ここ
で、高融点金属膜としてタングステン、コバルト、チタ
ンなどの膜を用いるのが好ましく、第3の導電膜として
はこれらの高融点金属膜の窒化物を用いるのが好適であ
る。
【0033】また、前記第1の低抵抗膜をシリサイド
膜、前記第1の導電膜を多結晶シリコン膜、前記第2の
導電膜を高融点金属膜とし、前記熱処理を施す工程にお
いて前記第2及び第3の低抵抗膜としてシリサイド膜を
形成するものである。
膜、前記第1の導電膜を多結晶シリコン膜、前記第2の
導電膜を高融点金属膜とし、前記熱処理を施す工程にお
いて前記第2及び第3の低抵抗膜としてシリサイド膜を
形成するものである。
【0034】また、前記バリアメタル膜を形成する工程
において、無機CVD法を用いて、チタン膜と窒化チタ
ン膜が下層からこの順に積層された積層膜として前記バ
リアメタル膜を形成するものである。
において、無機CVD法を用いて、チタン膜と窒化チタ
ン膜が下層からこの順に積層された積層膜として前記バ
リアメタル膜を形成するものである。
【0035】
【発明の実施の形態】実施の形態1.図1及び図2はこ
の発明の実施の形態1にかかる半導体装置の製造方法を
工程順に示す概略断面図である。以下、図1及び図2に
基づいて、実施の形態1の半導体装置の製造方法と構成
をともに説明する。なお、以下の説明では、活性領域上
にゲート酸化膜、ゲート電極を形成する工程については
簡単のため説明を省略する。
の発明の実施の形態1にかかる半導体装置の製造方法を
工程順に示す概略断面図である。以下、図1及び図2に
基づいて、実施の形態1の半導体装置の製造方法と構成
をともに説明する。なお、以下の説明では、活性領域上
にゲート酸化膜、ゲート電極を形成する工程については
簡単のため説明を省略する。
【0036】先ず、図1(a)に示すように、シリコン
半導体基板1上にいわゆるシャロートレンチ法によって
素子分離領域2を形成する。次に、シリコン半導体基板
1の表層にシリコン半導体基板1と逆導電型の不純物を
導入して導電層(不純物拡散層)3を形成し、導電層3
上にコンタクト層として一般的なコバルトシリサイド膜
4を形成する。導電層3はソース/ドレイン拡散層とし
て機能する。その後、CVD法によりシリコン半導体基
板1上の全面に層間絶縁膜5を形成する。
半導体基板1上にいわゆるシャロートレンチ法によって
素子分離領域2を形成する。次に、シリコン半導体基板
1の表層にシリコン半導体基板1と逆導電型の不純物を
導入して導電層(不純物拡散層)3を形成し、導電層3
上にコンタクト層として一般的なコバルトシリサイド膜
4を形成する。導電層3はソース/ドレイン拡散層とし
て機能する。その後、CVD法によりシリコン半導体基
板1上の全面に層間絶縁膜5を形成する。
【0037】次に、図1(b)に示すように、層間絶縁
膜5を選択的にエッチングしてコバルトシリサイド膜4
に達するコンタクトホール6を形成する。
膜5を選択的にエッチングしてコバルトシリサイド膜4
に達するコンタクトホール6を形成する。
【0038】次に、図1(c)に示すように、スパッタ
法によりコンタクトホール6内、層間絶縁膜5上を覆う
ようにコバルト膜12を形成する。
法によりコンタクトホール6内、層間絶縁膜5上を覆う
ようにコバルト膜12を形成する。
【0039】次に、図2(a)に示すように、温度40
0℃〜550℃程度の条件で赤外線アニール(Rapid th
ermal anneal)を行い、導電層3のシリコンとコバルト
膜12を反応させてコバルトシリサイド膜7を形成す
る。その後、硫酸と過酸化水素水の混合液により未反応
のコバルト膜12を除去する。これにより、コンタクト
ホール6の底のみにコバルトシリサイド膜7が残存す
る。
0℃〜550℃程度の条件で赤外線アニール(Rapid th
ermal anneal)を行い、導電層3のシリコンとコバルト
膜12を反応させてコバルトシリサイド膜7を形成す
る。その後、硫酸と過酸化水素水の混合液により未反応
のコバルト膜12を除去する。これにより、コンタクト
ホール6の底のみにコバルトシリサイド膜7が残存す
る。
【0040】このように、導電層3上に新たにコバルト
シリサイド膜7を形成することにより、コンタクトホー
ル6の底部におけるコバルトシリサイド膜の膜厚を他の
領域よりも厚くすることができる。これは、シリサイド
反応の際、コバルト膜12中のコバルトがコバルトシリ
サイド膜4からシリコン半導体基板1の導電層3に向か
って拡散し、コンタクトホール6の底部のコバルトシリ
サイド膜7の下面がコンタクトホール6の底以外のコバ
ルトシリサイド膜4の下面よりも低い位置となるためで
ある。これにより、コンタクトホール6の底においてコ
ンタクト抵抗を低減させることができる。
シリサイド膜7を形成することにより、コンタクトホー
ル6の底部におけるコバルトシリサイド膜の膜厚を他の
領域よりも厚くすることができる。これは、シリサイド
反応の際、コバルト膜12中のコバルトがコバルトシリ
サイド膜4からシリコン半導体基板1の導電層3に向か
って拡散し、コンタクトホール6の底部のコバルトシリ
サイド膜7の下面がコンタクトホール6の底以外のコバ
ルトシリサイド膜4の下面よりも低い位置となるためで
ある。これにより、コンタクトホール6の底においてコ
ンタクト抵抗を低減させることができる。
【0041】次に、図2(b)に示すように、温度40
0℃〜600℃程度の条件下で四塩化チタン(TiCl
4)を用いた無機CVD法による成膜を行うことで、チ
タン膜と窒化チタン(チタンナイトライド)膜を下層か
らこの順に形成し、この2つの膜の積層膜からなるバリ
アメタル膜8を形成する。その後、フッ化タングステン
(WF6)を用いたCVD法によりタングステン膜9を
形成し、層間絶縁膜5上でバリアメタル層8、タングス
テン膜9からなる上層配線をパターニングする。
0℃〜600℃程度の条件下で四塩化チタン(TiCl
4)を用いた無機CVD法による成膜を行うことで、チ
タン膜と窒化チタン(チタンナイトライド)膜を下層か
らこの順に形成し、この2つの膜の積層膜からなるバリ
アメタル膜8を形成する。その後、フッ化タングステン
(WF6)を用いたCVD法によりタングステン膜9を
形成し、層間絶縁膜5上でバリアメタル層8、タングス
テン膜9からなる上層配線をパターニングする。
【0042】以上説明したように実施の形態1によれ
ば、コンタクトホール6の底におけるコバルトシリサイ
ド膜7の下面の高さ位置をコバルトシリサイド膜4の下
面の高さ位置よりも低くすることができるため、コンタ
クトホール6内のコンタクト抵抗を低減させることがで
きる。
ば、コンタクトホール6の底におけるコバルトシリサイ
ド膜7の下面の高さ位置をコバルトシリサイド膜4の下
面の高さ位置よりも低くすることができるため、コンタ
クトホール6内のコンタクト抵抗を低減させることがで
きる。
【0043】また、コンタクトホール6を形成した後に
コバルトシリサイド膜7を形成するようにしたため、コ
ンタクトホール6の底におけるコバルトシリサイド膜の
膜厚を制御することが可能となる。これにより、コンタ
クトホール6のエッチングの際にオーバーエッチングが
生じても、必要な膜厚のコバルトシリサイド膜をコンタ
クトホール6の底部に残すことができる。従って、コン
タクトホール6を形成する際のオーバエッチング量に制
約を受けることなく、コンタクトホール6底部のコバル
トシリサイド膜の膜厚を決定することができる。
コバルトシリサイド膜7を形成するようにしたため、コ
ンタクトホール6の底におけるコバルトシリサイド膜の
膜厚を制御することが可能となる。これにより、コンタ
クトホール6のエッチングの際にオーバーエッチングが
生じても、必要な膜厚のコバルトシリサイド膜をコンタ
クトホール6の底部に残すことができる。従って、コン
タクトホール6を形成する際のオーバエッチング量に制
約を受けることなく、コンタクトホール6底部のコバル
トシリサイド膜の膜厚を決定することができる。
【0044】更に、コバルトシリサイド膜7をコンタク
トホール6の底のみに形成し、側壁部には形成しないよ
うにすることができる。従って、コンタクトホール6の
内径を最大限に用いてプラグとなる導電膜を充填するこ
とができ、コンタクトホール6が微細なものであっても
コンタクトホール6内における垂直方向の抵抗を低減さ
せることができる。
トホール6の底のみに形成し、側壁部には形成しないよ
うにすることができる。従って、コンタクトホール6の
内径を最大限に用いてプラグとなる導電膜を充填するこ
とができ、コンタクトホール6が微細なものであっても
コンタクトホール6内における垂直方向の抵抗を低減さ
せることができる。
【0045】実施の形態2.図3及び図4はこの発明の
実施の形態2にかかる半導体装置の製造方法を工程順に
示す概略断面図である。実施の形態2は、この発明をD
RAMとロジックを混載した半導体装置に適用したもの
であり、シリコン半導体基板21上のロジック領域10
とDRAMセル領域11のそれぞれに上層からのコンタ
クトが設けられる。以下、図3及び図4に基づいて、実
施の形態2の半導体装置の製造方法と構成をともに説明
する。なお、以下の説明では、活性領域上にゲート酸化
膜、ゲート電極を形成する工程については簡単のため説
明を省略する。
実施の形態2にかかる半導体装置の製造方法を工程順に
示す概略断面図である。実施の形態2は、この発明をD
RAMとロジックを混載した半導体装置に適用したもの
であり、シリコン半導体基板21上のロジック領域10
とDRAMセル領域11のそれぞれに上層からのコンタ
クトが設けられる。以下、図3及び図4に基づいて、実
施の形態2の半導体装置の製造方法と構成をともに説明
する。なお、以下の説明では、活性領域上にゲート酸化
膜、ゲート電極を形成する工程については簡単のため説
明を省略する。
【0046】先ず、図3(a)に示すように、シリコン
半導体基板21上にいわゆるシャロートレンチ法によっ
て素子分離領域22を形成する。次に、シリコン半導体
基板21の表層にシリコン半導体基板21と逆導電型の
不純物を導入して導電層23を形成する。導電層23は
ソース/ドレイン拡散層として機能する。そして、ロジ
ック領域10において、導電膜23上にコンタクト層と
して一般的なコバルトシリサイド膜24を形成する。そ
の後、シリコン半導体基板21上の全面に層間絶縁膜2
5を形成し、DRAMセル領域11において、層間絶縁
膜25の一部を選択的にエッチングしてコンタクトホー
ル26を形成する。
半導体基板21上にいわゆるシャロートレンチ法によっ
て素子分離領域22を形成する。次に、シリコン半導体
基板21の表層にシリコン半導体基板21と逆導電型の
不純物を導入して導電層23を形成する。導電層23は
ソース/ドレイン拡散層として機能する。そして、ロジ
ック領域10において、導電膜23上にコンタクト層と
して一般的なコバルトシリサイド膜24を形成する。そ
の後、シリコン半導体基板21上の全面に層間絶縁膜2
5を形成し、DRAMセル領域11において、層間絶縁
膜25の一部を選択的にエッチングしてコンタクトホー
ル26を形成する。
【0047】次に、図3(b)に示すように、CVD法
によりシリコン半導体基板21上に導電膜23と同一逆
導電型の不純物を含有した多結晶シリコン膜を形成し、
コンタクトホール26を埋め込む。その後、エッチバッ
ク法、化学機械研磨(CMP)法などの方法によってこ
の多結晶シリコン膜を層間絶縁膜25上で除去し、シリ
コンプラグ27を形成する。
によりシリコン半導体基板21上に導電膜23と同一逆
導電型の不純物を含有した多結晶シリコン膜を形成し、
コンタクトホール26を埋め込む。その後、エッチバッ
ク法、化学機械研磨(CMP)法などの方法によってこ
の多結晶シリコン膜を層間絶縁膜25上で除去し、シリ
コンプラグ27を形成する。
【0048】次に、図3(c)に示すように、CVD法
により層間絶縁膜25上に更に層間絶縁膜28を形成
し、フォトリソグラフィー及びこれに続くドライエッチ
ングにより、ロジック領域10上とDRAMセル領域1
1上にコンタクトホール29,30を同時に形成する。
コンタクトホール29はコバルトシリサイド膜24に達
し、コンタクトホール30はシリコンプラグ27に達す
る。
により層間絶縁膜25上に更に層間絶縁膜28を形成
し、フォトリソグラフィー及びこれに続くドライエッチ
ングにより、ロジック領域10上とDRAMセル領域1
1上にコンタクトホール29,30を同時に形成する。
コンタクトホール29はコバルトシリサイド膜24に達
し、コンタクトホール30はシリコンプラグ27に達す
る。
【0049】次に、図4(a)に示すように、スパッタ
法を用いてシリコン半導体基板21上の全面にコバルト
膜31を形成する。これにより、コンタクトホール2
9,30内と層間絶縁膜25上がコバルト膜31によっ
て覆われる。
法を用いてシリコン半導体基板21上の全面にコバルト
膜31を形成する。これにより、コンタクトホール2
9,30内と層間絶縁膜25上がコバルト膜31によっ
て覆われる。
【0050】次に、図4(b)に示すように、温度40
0℃〜550℃程度の条件で赤外線アニールを行う。こ
れにより、ロジック領域10において、導電層23のシ
リコンとコバルト膜31とが反応してコバルトシリサイ
ド膜32が形成される。また、DRAM領域11におい
ては、シリコンプラグ27のシリコンとコバルト膜31
とが反応してコバルトシリサイド膜33が形成される。
0℃〜550℃程度の条件で赤外線アニールを行う。こ
れにより、ロジック領域10において、導電層23のシ
リコンとコバルト膜31とが反応してコバルトシリサイ
ド膜32が形成される。また、DRAM領域11におい
ては、シリコンプラグ27のシリコンとコバルト膜31
とが反応してコバルトシリサイド膜33が形成される。
【0051】その後、硫酸と過酸化水素水の混合液によ
り未反応のコバルト膜31を除去する。これにより、コ
ンタクトホール29及びコンタクトホール30の底のみ
にコバルトシリサイド膜32,33が残存する。
り未反応のコバルト膜31を除去する。これにより、コ
ンタクトホール29及びコンタクトホール30の底のみ
にコバルトシリサイド膜32,33が残存する。
【0052】これにより、ロジック領域10において
は、実施の形態1と同様にコンタクトホール29の底に
おけるコバルトシリサイド膜32の下面の高さ位置をコ
バルトシリサイド膜24の下面の高さ位置よりも低くす
ることができるため、コンタクトホール29内のコンタ
クト抵抗を低減させることができる。
は、実施の形態1と同様にコンタクトホール29の底に
おけるコバルトシリサイド膜32の下面の高さ位置をコ
バルトシリサイド膜24の下面の高さ位置よりも低くす
ることができるため、コンタクトホール29内のコンタ
クト抵抗を低減させることができる。
【0053】また、コンタクトホール29を形成した後
にコバルトシリサイド膜32を形成するようにしたた
め、コンタクトホール29の底におけるコバルトシリサ
イド膜の膜厚を制御することが可能となる。これによ
り、コンタクトホール29のエッチングの際に、オーバ
ーエッチングが生じても、必要な膜厚のコバルトシリサ
イド膜をコンタクトホール29の底部に残すことができ
る。従って、コンタクトホール29を形成する際のオー
バエッチング量に制約を受けることなく、コンタクトホ
ール29底部のコバルトシリサイド膜の膜厚を決定する
ことができる。
にコバルトシリサイド膜32を形成するようにしたた
め、コンタクトホール29の底におけるコバルトシリサ
イド膜の膜厚を制御することが可能となる。これによ
り、コンタクトホール29のエッチングの際に、オーバ
ーエッチングが生じても、必要な膜厚のコバルトシリサ
イド膜をコンタクトホール29の底部に残すことができ
る。従って、コンタクトホール29を形成する際のオー
バエッチング量に制約を受けることなく、コンタクトホ
ール29底部のコバルトシリサイド膜の膜厚を決定する
ことができる。
【0054】次に、図4(c)に示すように、温度40
0℃〜600℃程度の条件下で四塩化チタンを用いた無
機CVD法による成膜を行うことで、シリコン半導体基
板21上にチタン膜と窒化チタン膜を下層からこの順に
形成し、この2つの膜の積層膜からなるバリアメタル膜
34を形成する。その後、フッ化タングステンを用いた
CVD法によりタングステン膜35を形成し、層間絶縁
膜28上でバリアメタル膜34、タングステン膜35か
らなる上層配線をパターニングする。
0℃〜600℃程度の条件下で四塩化チタンを用いた無
機CVD法による成膜を行うことで、シリコン半導体基
板21上にチタン膜と窒化チタン膜を下層からこの順に
形成し、この2つの膜の積層膜からなるバリアメタル膜
34を形成する。その後、フッ化タングステンを用いた
CVD法によりタングステン膜35を形成し、層間絶縁
膜28上でバリアメタル膜34、タングステン膜35か
らなる上層配線をパターニングする。
【0055】以上説明したように実施の形態2によれ
ば、シリコンプラグ27上にバリアメタル膜34を形成
する場合に、先にコバルトシリサイド膜33を形成して
シリコンプラグ27上を覆っているため、シリコンプラ
グ27の表面が露出することを抑止できる。従って、バ
リアメタル膜34を形成する際に、シリコンプラグ27
のシリコンとバリアメタル膜34が反応してしまうこと
を抑止できる。
ば、シリコンプラグ27上にバリアメタル膜34を形成
する場合に、先にコバルトシリサイド膜33を形成して
シリコンプラグ27上を覆っているため、シリコンプラ
グ27の表面が露出することを抑止できる。従って、バ
リアメタル膜34を形成する際に、シリコンプラグ27
のシリコンとバリアメタル膜34が反応してしまうこと
を抑止できる。
【0056】そして、シリコンプラグ27とバリアメタ
ル膜34が反応しないため、コンタクトホール30の直
下に多結晶シリコン膜の欠落が発生することを抑止でき
る。従って、コンタクトホール30がオープンになるこ
とを確実に抑止できる。
ル膜34が反応しないため、コンタクトホール30の直
下に多結晶シリコン膜の欠落が発生することを抑止でき
る。従って、コンタクトホール30がオープンになるこ
とを確実に抑止できる。
【0057】更に、コンタクトホールのアスペクト比が
大きい場合であっても、熱的に安定な条件下で無機CV
D法によりバリアメタル膜34を成膜することができる
ため、特にアスペクト比の大きいコンタクトホール29
内に安定してバリアメタル膜34を成膜することができ
る。従って、アスペクト比の大きいコンタクトホール2
9の底における抵抗を安定させることができる。
大きい場合であっても、熱的に安定な条件下で無機CV
D法によりバリアメタル膜34を成膜することができる
ため、特にアスペクト比の大きいコンタクトホール29
内に安定してバリアメタル膜34を成膜することができ
る。従って、アスペクト比の大きいコンタクトホール2
9の底における抵抗を安定させることができる。
【0058】また、熱的に安定な条件下で無機CVD法
によりバリアメタル膜34を成膜することができるた
め、アスペクト比の大きいコンタクトホール29と比較
的アスペクト比の小さいコンタクトホール30内に共通
してバリアメタル膜34を形成することができる。従っ
て、煩雑な製造工程を経ることなく双方のコンタクトホ
ール内に同時にバリアメタル膜34を形成することがで
き、製造プロセスを簡略化してコストを低減させること
ができる。従って、実施の形態2によれば、ロジック領
域10及びDRAMセル領域11の双方においてコンタ
クト抵抗を低減させることができる。
によりバリアメタル膜34を成膜することができるた
め、アスペクト比の大きいコンタクトホール29と比較
的アスペクト比の小さいコンタクトホール30内に共通
してバリアメタル膜34を形成することができる。従っ
て、煩雑な製造工程を経ることなく双方のコンタクトホ
ール内に同時にバリアメタル膜34を形成することがで
き、製造プロセスを簡略化してコストを低減させること
ができる。従って、実施の形態2によれば、ロジック領
域10及びDRAMセル領域11の双方においてコンタ
クト抵抗を低減させることができる。
【0059】実施の形態3.図5及び図6はこの発明の
実施の形態3にかかる半導体装置の製造方法を工程順に
示す概略断面図である。以下、図5及び図6に基づい
て、実施の形態3の半導体装置の製造方法と構成をとも
に説明する。なお、以下の説明では、活性領域上にゲー
ト酸化膜、ゲート電極を形成する工程については簡単の
ため説明を省略する。
実施の形態3にかかる半導体装置の製造方法を工程順に
示す概略断面図である。以下、図5及び図6に基づい
て、実施の形態3の半導体装置の製造方法と構成をとも
に説明する。なお、以下の説明では、活性領域上にゲー
ト酸化膜、ゲート電極を形成する工程については簡単の
ため説明を省略する。
【0060】先ず、図5(a)に示すように、シリコン
半導体基板41上にいわゆるシャロートレンチ法によっ
て素子分離領域42を形成する。次に、シリコン半導体
基板41上にシリコン半導体基板41と逆導電型の不純
物を導入して導電層43を形成し、導電層43上にコン
タクト層として一般的なコバルトシリサイド膜44を形
成する。導電層43はソース/ドレイン拡散層として機
能する。その後、CVD法によりシリコン半導体基板4
1上の全面に層間絶縁膜45を形成する。
半導体基板41上にいわゆるシャロートレンチ法によっ
て素子分離領域42を形成する。次に、シリコン半導体
基板41上にシリコン半導体基板41と逆導電型の不純
物を導入して導電層43を形成し、導電層43上にコン
タクト層として一般的なコバルトシリサイド膜44を形
成する。導電層43はソース/ドレイン拡散層として機
能する。その後、CVD法によりシリコン半導体基板4
1上の全面に層間絶縁膜45を形成する。
【0061】次に、図5(b)に示すように、層間絶縁
膜45を選択的にエッチングすることにより、溝46を
形成する。
膜45を選択的にエッチングすることにより、溝46を
形成する。
【0062】次に、図5(c)に示すように、CVD法
により層間絶縁膜45上に多結晶シリコン膜47を形成
し、化学機械研磨法を用いて研磨する。これにより、溝
46内のみに多結晶シリコン膜47を残存させる。
により層間絶縁膜45上に多結晶シリコン膜47を形成
し、化学機械研磨法を用いて研磨する。これにより、溝
46内のみに多結晶シリコン膜47を残存させる。
【0063】次に、図6(a)に示すように、層間絶縁
膜45を選択的に除去してコバルトシリサイド膜44に
達するコンタクトホール48を形成する。その後、スパ
ッタ法によりコバルト膜49を成膜する。これにより、
コンタクトホール48内と層間絶縁膜45及び多結晶シ
リコン膜47の表面がコバルト膜49によって覆われ
る。
膜45を選択的に除去してコバルトシリサイド膜44に
達するコンタクトホール48を形成する。その後、スパ
ッタ法によりコバルト膜49を成膜する。これにより、
コンタクトホール48内と層間絶縁膜45及び多結晶シ
リコン膜47の表面がコバルト膜49によって覆われ
る。
【0064】次に、図6(b)に示すように、温度40
0℃〜550℃程度の条件で赤外線アニールを行う。こ
れにより、導電層43のシリコンとコバルト膜49とが
反応してコバルトシリサイド膜50が形成される。ま
た、多結晶シリコン膜47とコバルト膜49とが反応し
てコバルトシリサイド51が形成される。その後、硫酸
と過酸化水素水の混合液により導電層43と接触してい
ない未反応のコバルト膜49を除去する。これにより、
コンタクトホール48の底と、多結晶シリコン膜47上
のみにコバルトシリサイド膜50,51が残存する。
0℃〜550℃程度の条件で赤外線アニールを行う。こ
れにより、導電層43のシリコンとコバルト膜49とが
反応してコバルトシリサイド膜50が形成される。ま
た、多結晶シリコン膜47とコバルト膜49とが反応し
てコバルトシリサイド51が形成される。その後、硫酸
と過酸化水素水の混合液により導電層43と接触してい
ない未反応のコバルト膜49を除去する。これにより、
コンタクトホール48の底と、多結晶シリコン膜47上
のみにコバルトシリサイド膜50,51が残存する。
【0065】次に、図6(c)に示すように、温度40
0℃〜600℃程度の条件下で四塩化チタンを用いた無
機CVD法による成膜を行うことで、シリコン半導体基
板41上にチタン膜と窒化チタン膜を下層からこの順に
形成し、この2つの膜の積層膜からなるバリアメタル膜
52を形成する。その後、フッ化タングステンを用いた
CVD法によりタングステン膜53を形成し、層間絶縁
膜45上でバリアメタル膜52、タングステン膜53か
らなる上層配線54をパターニングする。この際、上層
配線54を分割するようにパターニングし、上層配線5
4同士をコバルトシリサイド膜51で電気的に接続す
る。これにより、層間絶縁膜45上に抵抗値の異なる2
種類の配線膜を設けることができる。
0℃〜600℃程度の条件下で四塩化チタンを用いた無
機CVD法による成膜を行うことで、シリコン半導体基
板41上にチタン膜と窒化チタン膜を下層からこの順に
形成し、この2つの膜の積層膜からなるバリアメタル膜
52を形成する。その後、フッ化タングステンを用いた
CVD法によりタングステン膜53を形成し、層間絶縁
膜45上でバリアメタル膜52、タングステン膜53か
らなる上層配線54をパターニングする。この際、上層
配線54を分割するようにパターニングし、上層配線5
4同士をコバルトシリサイド膜51で電気的に接続す
る。これにより、層間絶縁膜45上に抵抗値の異なる2
種類の配線膜を設けることができる。
【0066】実施の形態3によれば、実施の形態1と同
様に、コンタクトホール48の底におけるコバルトシリ
サイド膜50の下面の高さ位置をコバルトシリサイド膜
44の下面の高さ位置よりも低くすることができるた
め、コンタクトホール48の底部において導電層43と
バリアメタル膜52の接触抵抗を低減させるとともに、
抵抗値を安定化させることができる。また、コンタクト
ホール48を形成した後にコバルトシリサイド膜50を
形成するようにしたため、コンタクトホール48の底に
おけるコバルトシリサイド膜の膜厚を制御することが可
能となる。これにより、コンタクトホール48のエッチ
ングの際にオーバーエッチングが生じても、必要な膜厚
のコバルトシリサイド膜をコンタクトホール48の底部
に残すことができる。従って、コンタクトホール48を
形成する際のオーバエッチング量に制約を受けることな
く、コンタクトホール48底部のコバルトシリサイド膜
の膜厚を決定することができる。
様に、コンタクトホール48の底におけるコバルトシリ
サイド膜50の下面の高さ位置をコバルトシリサイド膜
44の下面の高さ位置よりも低くすることができるた
め、コンタクトホール48の底部において導電層43と
バリアメタル膜52の接触抵抗を低減させるとともに、
抵抗値を安定化させることができる。また、コンタクト
ホール48を形成した後にコバルトシリサイド膜50を
形成するようにしたため、コンタクトホール48の底に
おけるコバルトシリサイド膜の膜厚を制御することが可
能となる。これにより、コンタクトホール48のエッチ
ングの際にオーバーエッチングが生じても、必要な膜厚
のコバルトシリサイド膜をコンタクトホール48の底部
に残すことができる。従って、コンタクトホール48を
形成する際のオーバエッチング量に制約を受けることな
く、コンタクトホール48底部のコバルトシリサイド膜
の膜厚を決定することができる。
【0067】更に、実施の形態3においては、層間絶縁
膜45上にコバルトシリサイド膜51を形成したことに
より、更なるコンタクトホールの形成を行うことなく、
上層配線54同士を接続することができる。これによ
り、同一層の配線膜を異なる抵抗値を有する複数の配線
膜から構成することが可能となる。また、上層配線54
をパターニングするためのエッチング時に上層配線54
とコバルトシリサイド膜51との選択比を容易に得るこ
とができる。
膜45上にコバルトシリサイド膜51を形成したことに
より、更なるコンタクトホールの形成を行うことなく、
上層配線54同士を接続することができる。これによ
り、同一層の配線膜を異なる抵抗値を有する複数の配線
膜から構成することが可能となる。また、上層配線54
をパターニングするためのエッチング時に上層配線54
とコバルトシリサイド膜51との選択比を容易に得るこ
とができる。
【0068】なお、上述した各実施の形態において、コ
バルト膜12,31,49の代わりにチタン膜、タング
ステン膜などの他の高融点金属膜を用いてもよく、コバ
ルト膜12,31,49と同様の効果を得ることができ
る。また、コバルトシリサイド膜4,24,44の代わ
りに、チタン膜、タングステン膜などの他の高融点金属
膜をシリサイド化した膜を用いてもよい。
バルト膜12,31,49の代わりにチタン膜、タング
ステン膜などの他の高融点金属膜を用いてもよく、コバ
ルト膜12,31,49と同様の効果を得ることができ
る。また、コバルトシリサイド膜4,24,44の代わ
りに、チタン膜、タングステン膜などの他の高融点金属
膜をシリサイド化した膜を用いてもよい。
【0069】
【発明の効果】この発明は、以上説明したように構成さ
れているので、以下に示すような効果を奏する。
れているので、以下に示すような効果を奏する。
【0070】この発明の半導体装置によれば、第1の開
口の底における第1の低抵抗膜の下面の位置を第1の開
口の外側における第1の低抵抗膜の下面の位置よりも低
くしたことにより、第1の開口をエッチングする際にオ
ーバーエッチングが生じても、必要な膜厚の第1の低抵
抗膜を第1の開口の底部に残すことができる。これによ
り、第1の開口内のコンタクト抵抗を低減させることが
できる。
口の底における第1の低抵抗膜の下面の位置を第1の開
口の外側における第1の低抵抗膜の下面の位置よりも低
くしたことにより、第1の開口をエッチングする際にオ
ーバーエッチングが生じても、必要な膜厚の第1の低抵
抗膜を第1の開口の底部に残すことができる。これによ
り、第1の開口内のコンタクト抵抗を低減させることが
できる。
【0071】また、第1の開口の底における第1の低抵
抗膜の膜厚を第1の開口の外側における第1の低抵抗膜
の膜厚と異なるようにしたため、第1の開口をエッチン
グする際にオーバーエッチングが生じても、必要な膜厚
の第1の低抵抗膜を第1の開口の底部に残すことができ
る。これにより、第1の開口内のコンタクト抵抗を低減
させることができる。
抗膜の膜厚を第1の開口の外側における第1の低抵抗膜
の膜厚と異なるようにしたため、第1の開口をエッチン
グする際にオーバーエッチングが生じても、必要な膜厚
の第1の低抵抗膜を第1の開口の底部に残すことができ
る。これにより、第1の開口内のコンタクト抵抗を低減
させることができる。
【0072】また、第1の開口の底における第1の低抵
抗膜の膜厚を第1の開口の外側における第1の低抵抗膜
の膜厚よりも厚くしたことにより、第1の開口をエッチ
ングする際にオーバーエッチングが生じても、必要な膜
厚の第1の低抵抗膜を第1の開口の底部に残すことがで
きる。これにより、第1の開口内のコンタクト抵抗を低
減させることができる。
抗膜の膜厚を第1の開口の外側における第1の低抵抗膜
の膜厚よりも厚くしたことにより、第1の開口をエッチ
ングする際にオーバーエッチングが生じても、必要な膜
厚の第1の低抵抗膜を第1の開口の底部に残すことがで
きる。これにより、第1の開口内のコンタクト抵抗を低
減させることができる。
【0073】また、パッド電極上に形成した第2の低抵
抗膜を介してパッド電極と第2の導電膜とを電気的に接
続したため、パッド電極と第2の導電膜が反応してしま
うことを抑止でき、パッド電極に欠落が発生することを
抑止できる。
抗膜を介してパッド電極と第2の導電膜とを電気的に接
続したため、パッド電極と第2の導電膜が反応してしま
うことを抑止でき、パッド電極に欠落が発生することを
抑止できる。
【0074】また、第1の不純物拡散層が形成された領
域をロジック領域とし、第2の不純物拡散層が形成され
た領域をメモリセル領域とすることにより、ロジック領
域で第1の開口内のコンタクト抵抗を低減させるととも
に、メモリセル領域でパッド電極に欠落が発生すること
を抑止できる。
域をロジック領域とし、第2の不純物拡散層が形成され
た領域をメモリセル領域とすることにより、ロジック領
域で第1の開口内のコンタクト抵抗を低減させるととも
に、メモリセル領域でパッド電極に欠落が発生すること
を抑止できる。
【0075】また、絶縁膜上において、第1の導電膜と
第2の導電膜を同一膜厚の配線パターンとして形成する
ことにより、第1及び第2の導電膜を同一プロセスで形
成することができ、工程を簡略化してコストを低減する
ことができる。
第2の導電膜を同一膜厚の配線パターンとして形成する
ことにより、第1及び第2の導電膜を同一プロセスで形
成することができ、工程を簡略化してコストを低減する
ことができる。
【0076】また、絶縁膜上において、第1の導電膜と
第2の導電膜を同一材料の配線パターンとして形成する
ことにより、第1及び第2の導電膜を同一プロセスで形
成することができ、工程を簡略化してコストを低減する
ことができる。
第2の導電膜を同一材料の配線パターンとして形成する
ことにより、第1及び第2の導電膜を同一プロセスで形
成することができ、工程を簡略化してコストを低減する
ことができる。
【0077】また、絶縁膜上の凹部に第3の低抵抗膜を
形成し、第3の低抵抗膜上まで第1の導電膜を延在さ
せ、絶縁膜上で分断された第1の導電膜を第3の低抵抗
膜を介して電気的に接続したことにより、コンタクトホ
ールを設けることなく、絶縁膜上にパターン形成された
第1の導電膜を相互に接続することができる。また、絶
縁膜上に抵抗率の異なる第3の低抵抗膜と第1の導電膜
を設けることができる。
形成し、第3の低抵抗膜上まで第1の導電膜を延在さ
せ、絶縁膜上で分断された第1の導電膜を第3の低抵抗
膜を介して電気的に接続したことにより、コンタクトホ
ールを設けることなく、絶縁膜上にパターン形成された
第1の導電膜を相互に接続することができる。また、絶
縁膜上に抵抗率の異なる第3の低抵抗膜と第1の導電膜
を設けることができる。
【0078】また、第1の導電膜又は第2の導電膜を、
バリアメタル膜と高融点金属膜が下層からこの順に積層
された積層膜とすることにより、高融点金属膜が他の膜
へ拡散してしまうことを抑止できる。
バリアメタル膜と高融点金属膜が下層からこの順に積層
された積層膜とすることにより、高融点金属膜が他の膜
へ拡散してしまうことを抑止できる。
【0079】この発明の半導体装置の製造方法によれ
ば、開口を形成した後に第1の導電膜と半導体基板を反
応させ、第1の低抵抗膜の下層に第2の低抵抗膜を形成
するため、開口をエッチングする際にオーバーエッチン
グが生じても、必要な膜厚の低抵抗膜を開口の底部に残
すことができる。これにより、開口内のコンタクト抵抗
を低減させることができる。
ば、開口を形成した後に第1の導電膜と半導体基板を反
応させ、第1の低抵抗膜の下層に第2の低抵抗膜を形成
するため、開口をエッチングする際にオーバーエッチン
グが生じても、必要な膜厚の低抵抗膜を開口の底部に残
すことができる。これにより、開口内のコンタクト抵抗
を低減させることができる。
【0080】また、第1の低抵抗膜をシリサイド膜と
し、熱処理によって第2の低抵抗膜としてのシリサイド
膜を形成するため、シリサイドからなる第1の低抵抗膜
の下層に連続してシリサイド膜を形成できる。
し、熱処理によって第2の低抵抗膜としてのシリサイド
膜を形成するため、シリサイドからなる第1の低抵抗膜
の下層に連続してシリサイド膜を形成できる。
【0081】また、この発明の半導体装置の製造方法に
よれば、第3の低抵抗膜上に形成したバリアメタル膜及
び第3の導電膜を第3の低抵抗膜の領域内で分断したた
め、コンタクトホールを設けることなく、第3の低抵抗
膜を介して分断したバリアメタル膜及び第3の導電膜を
電気的に接続できる。これにより、バリアメタル膜及び
第3の導電膜からなる配線層とは抵抗率の異なる第3の
低抵抗膜を絶縁膜上に設けることができる。
よれば、第3の低抵抗膜上に形成したバリアメタル膜及
び第3の導電膜を第3の低抵抗膜の領域内で分断したた
め、コンタクトホールを設けることなく、第3の低抵抗
膜を介して分断したバリアメタル膜及び第3の導電膜を
電気的に接続できる。これにより、バリアメタル膜及び
第3の導電膜からなる配線層とは抵抗率の異なる第3の
低抵抗膜を絶縁膜上に設けることができる。
【0082】また、この発明の半導体装置の製造方法に
よれば、第1の領域において第1の低抵抗膜の下層に第
2の低抵抗膜を形成し、同時に第2の領域において第1
の導電膜上に第3の低抵抗膜を形成したため、第1の領
域で第2の開口内のコンタクト抵抗を低減させるととも
に、第2の領域で第1の導電膜からなるパッド電極に欠
落が発生することを抑止できる。
よれば、第1の領域において第1の低抵抗膜の下層に第
2の低抵抗膜を形成し、同時に第2の領域において第1
の導電膜上に第3の低抵抗膜を形成したため、第1の領
域で第2の開口内のコンタクト抵抗を低減させるととも
に、第2の領域で第1の導電膜からなるパッド電極に欠
落が発生することを抑止できる。
【0083】また、第1の低抵抗膜をシリサイド膜と
し、熱処理によって第2の低抵抗膜としてのシリサイド
膜を形成するため、シリサイドからなる第1の低抵抗膜
の下層に連続してシリサイド膜を形成できる。また、第
2の導電膜を高融点金属膜とし、第1の導電膜を多結晶
シリコン膜としたため、熱処理によって第1の導電膜上
に第3の低抵抗膜としてのシリサイド膜を形成すること
ができる。
し、熱処理によって第2の低抵抗膜としてのシリサイド
膜を形成するため、シリサイドからなる第1の低抵抗膜
の下層に連続してシリサイド膜を形成できる。また、第
2の導電膜を高融点金属膜とし、第1の導電膜を多結晶
シリコン膜としたため、熱処理によって第1の導電膜上
に第3の低抵抗膜としてのシリサイド膜を形成すること
ができる。
【0084】また、無機CVD法を用いてバリアメタル
膜を形成することにより、アスペクト比の大きい第2の
開口内に確実にバリアメタル膜を形成することができ
る。
膜を形成することにより、アスペクト比の大きい第2の
開口内に確実にバリアメタル膜を形成することができ
る。
【図1】 この発明の実施の形態1にかかる半導体装置
の製造方法を工程順に示す概略断面図である。
の製造方法を工程順に示す概略断面図である。
【図2】 図1に続いて、この発明の実施の形態1にか
かる半導体装置の製造方法を工程順に示す概略断面図で
ある。
かる半導体装置の製造方法を工程順に示す概略断面図で
ある。
【図3】 この発明の実施の形態2にかかる半導体装置
の製造方法を工程順に示す概略断面図である。
の製造方法を工程順に示す概略断面図である。
【図4】 図3に続いて、この発明の実施の形態2にか
かる半導体装置の製造方法を工程順に示す概略断面図で
ある。
かる半導体装置の製造方法を工程順に示す概略断面図で
ある。
【図5】 この発明の実施の形態3にかかる半導体装置
の製造方法を工程順に示す概略断面図である。
の製造方法を工程順に示す概略断面図である。
【図6】 図5に続いて、この発明の実施の形態3にか
かる半導体装置の製造方法を工程順に示す概略断面図で
ある。
かる半導体装置の製造方法を工程順に示す概略断面図で
ある。
【図7】 従来の半導体装置の製造方法を工程順に示す
概略断面図である。
概略断面図である。
【図8】 従来の半導体装置の製造方法を工程順に示す
概略断面図である。
概略断面図である。
1,21,41 シリコン半導体基板、 2,22,4
2 素子分離領域、3,23,43 導電層、 5,2
5,28,45 層間絶縁膜、 6,26,29,3
0,48 コンタクトホール、 4,7,24,32,
33,50,51 コバルトシリサイド膜、 8,3
4,52 バリアメタル膜、 9,35,53 タング
ステン膜、 12,31,49 コバルト膜、 27
シリコンプラグ、 46 溝、 47 多結晶シリコン
膜、 54 上層配線。
2 素子分離領域、3,23,43 導電層、 5,2
5,28,45 層間絶縁膜、 6,26,29,3
0,48 コンタクトホール、 4,7,24,32,
33,50,51 コバルトシリサイド膜、 8,3
4,52 バリアメタル膜、 9,35,53 タング
ステン膜、 12,31,49 コバルト膜、 27
シリコンプラグ、 46 溝、 47 多結晶シリコン
膜、 54 上層配線。
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 FI テーマコート゛(参考)
H01L 27/108 H01L 27/10 621Z
Fターム(参考) 4M104 AA01 BB01 BB04 BB14 BB18
BB20 BB24 BB25 BB28 BB39
CC01 DD06 DD21 DD37 DD43
DD45 DD75 DD78 DD79 DD80
DD84 EE05 EE12 FF17 FF18
FF22 FF26 GG16 HH13 HH15
5F033 HH15 HH18 HH19 HH25 HH27
HH28 HH33 JJ01 JJ04 JJ18
JJ19 JJ33 KK25 LL01 MM01
MM05 MM08 MM13 NN06 NN07
NN08 NN20 PP04 PP06 PP15
QQ08 QQ09 QQ10 QQ31 QQ37
QQ48 QQ70 QQ73 QQ82 SS11
TT01 VV16 XX02 XX04 XX09
5F083 AD21 GA02 GA06 JA35 JA39
JA40 MA06 MA19 NA01 PR05
PR34 PR39 PR40 PR42 PR52
PR57 ZA12
Claims (16)
- 【請求項1】 半導体基板に形成された第1の不純物拡
散層と、 前記不純物拡散層の表層に形成された第1の低抵抗膜
と、 前記半導体基板上を覆う絶縁膜と、 前記絶縁膜の第1の開口を充填し、前記低抵抗膜と電気
的に接続された第1の導電膜とを備え、 前記第1の開口の底における前記第1の低抵抗膜の下面
の位置が前記第1の開口の外側における前記第1の低抵
抗膜の下面の位置よりも低いことを特徴とする半導体装
置。 - 【請求項2】 前記第1の開口の底における前記第1の
低抵抗膜の膜厚が前記第1の開口の外側における前記第
1の低抵抗膜の膜厚と異なることを特徴とする請求項1
記載の半導体装置。 - 【請求項3】 前記第1の開口の底における前記第1の
低抵抗膜の膜厚が前記第1の開口の外側における前記第
1の低抵抗膜の膜厚よりも厚いことを特徴とする請求項
2記載の半導体装置。 - 【請求項4】 前記第1の不純物拡散層が形成された領
域とは別の領域における前記半導体基板上に形成された
第2の不純物拡散層と、 前記第2の不純物拡散層上に形成されたパッド電極と、 前記パッド電極の表層に形成された第2の低抵抗膜と、 前記パッド電極上に形成され、前記第2の低抵抗膜を介
して前記パッド電極と電気的に接続された第2の導電膜
とを更に備えたことを特徴とする請求項1〜3のいずれ
かに記載の半導体装置。 - 【請求項5】 前記第1の不純物拡散層が形成された領
域がロジック領域であり、前記第2の不純物拡散層が形
成された領域がメモリセル領域であることを特徴とする
請求項4記載の半導体装置。 - 【請求項6】 前記第2の導電膜は前記絶縁膜に形成さ
れた第2の開口を介して前記パッド電極と電気的に接続
されており、 前記絶縁膜上において、前記第1の導電膜と前記第2の
導電膜のそれぞれによって同一の膜厚の配線パターンが
形成されていることを特徴とする請求項4又は5記載の
半導体装置。 - 【請求項7】 前記第1の導電膜と前記第2の導電膜が
同一材料からなることを特徴とする請求項6記載の半導
体装置。 - 【請求項8】 前記絶縁膜の表面の凹部に形成され、前
記第1の導電膜と抵抗率の異なる第3の低抵抗膜を更に
備え、 前記第3の低抵抗膜上及び前記絶縁膜上に前記第1の導
電膜が所定のパターンで延在しており、 前記第3の低抵抗膜上で分断された前記第1の導電膜が
前記第3の低抵抗膜を介して電気的に接続されているこ
とを特徴とする請求項1〜3のいずれかに記載の半導体
装置。 - 【請求項9】 前記第1の導電膜は、バリアメタル膜と
高融点金属膜が下層からこの順に積層された積層膜であ
ることを特徴とする請求項1〜8のいずれかに記載の半
導体装置。 - 【請求項10】 前記第2の導電膜は、バリアメタル膜
と高融点金属膜が下層からこの順に積層された積層膜で
あることを特徴とする請求項4〜9のいずれかに記載の
半導体装置。 - 【請求項11】 半導体基板上に不純物を導入して不純
物拡散層を形成する工程と、 前記不純物拡散層の表層に第1の低抵抗膜を形成する工
程と、 前記不純物拡散層上を含む前記半導体基板上に絶縁膜を
形成する工程と、 前記絶縁膜を選択的に除去して前記第1の低抵抗膜に到
達する開口を形成する工程と、 前記開口の底及び内壁に第1の導電膜を形成する工程
と、 熱処理を施して前記第1の導電膜と前記半導体基板を反
応させ、前記第1の低抵抗膜の下層に第2の低抵抗膜を
形成する工程と、 前記熱処理で反応しなかった前記第1の導電膜を除去す
る工程と、 少なくとも前記開口の底及び内壁にバリアメタル膜を形
成する工程と、 前記バリアメタル上に第2の導電膜を形成する工程とを
備えたことを特徴とする半導体装置の製造方法。 - 【請求項12】 前記第1の低抵抗膜をシリサイド膜、
前記第1の導電膜を高融点金属膜とし、前記熱処理を施
す工程において前記第2の低抵抗膜としてシリサイド膜
を形成することを特徴とする請求項11記載の半導体装
置の製造方法。 - 【請求項13】 半導体基板上に不純物を導入して不純
物拡散層を形成する工程と、 前記不純物拡散層の表層に第1の低抵抗膜を形成する工
程と、 前記不純物拡散層上を含む前記半導体基板上に絶縁膜を
形成する工程と、 前記絶縁膜を選択的に所定の厚さだけ除去して凹部を形
成する工程と、 前記凹部に第1の導電膜を埋め込む工程と、 前記絶縁膜を選択的に除去して前記第1の低抵抗膜に到
達する開口を形成する工程と、 前記開口の底及び内壁並びに前記第1の導電膜上に第2
の導電膜を形成する工程と、 熱処理を施して前記第2の導電膜と前記半導体基板及び
前記第1の導電膜を反応させ、前記第1の低抵抗膜の下
層に第2の低抵抗膜を形成するとともに前記第1の導電
膜の表層に第3の低抵抗膜を形成する工程と、 前記熱処理で反応しなかった前記第2の導電膜を除去す
る工程と、 前記開口の底及び内壁並びに前記第3の低抵抗膜上を覆
うようにバリアメタル膜を形成する工程と、 前記バリアメタル上に第3の導電膜を形成する工程と、 少なくとも前記第3の低抵抗膜の領域内で前記バリアメ
タル膜及び前記第3の導電膜を分断する工程とを備えた
ことを特徴とする半導体装置の製造方法。 - 【請求項14】 半導体基板上の第1及び第2の領域の
それぞれに不純物を導入して不純物拡散層を形成する工
程と、 前記第1の領域において、前記不純物拡散層の表層に第
1の低抵抗膜を形成する工程と、 前記不純物拡散層上を含む前記半導体基板上に第1の絶
縁膜を形成する工程と、 前記第2の領域において、前記絶縁膜を選択的に除去し
て前記不純物拡散層に到達する第1の開口を形成する工
程と、 前記第1の開口内に第1の導電膜を充填する工程と、 前記第1及び第2の領域において、前記第1の絶縁膜及
び前記第1の導電膜上に第2の絶縁膜を形成する工程
と、 前記第2及び第1の絶縁膜を選択的に除去して、前記第
1の領域において前記第1の低抵抗膜に到達する第2の
開口を形成し、前記第2の領域において前記第1の導電
膜に到達する第3の開口を形成する工程と、 前記第2及び第3の開口の底並びに内壁に第2の導電膜
を形成する工程と、 熱処理を施して前記第1の領域において前記第2の導電
膜と前記半導体基板を反応させて前記第1の低抵抗膜の
下層に第2の低抵抗膜を形成し、同時に前記第2の領域
において前記第2の導電膜と前記第1の導電膜を反応さ
せて前記第1の導電膜の表層に第3の低抵抗膜を形成す
る工程と、 前記熱処理で反応しなかった前記第2の導電膜を除去す
る工程と、 前記第2の絶縁膜上及び前記第2並びに第3の開口の底
及び内壁にバリアメタル膜を形成する工程と、 前記バリアメタル上に第3の導電膜を形成する工程とを
備えたことを特徴とする半導体装置の製造方法。 - 【請求項15】 前記第1の低抵抗膜をシリサイド膜、
前記第1の導電膜を多結晶シリコン膜、前記第2の導電
膜を高融点金属膜とし、前記熱処理を施す工程において
前記第2及び第3の低抵抗膜としてシリサイド膜を形成
することを特徴とする請求項13又は14記載の半導体
装置の製造方法。 - 【請求項16】 前記バリアメタル膜を形成する工程に
おいて、無機CVD法を用いて、チタン膜と窒化チタン
膜が下層からこの順に積層された積層膜として前記バリ
アメタル膜を形成することを特徴とする請求項11〜1
5のいずれかに記載の半導体装置の製造方法。
Priority Applications (6)
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JP2001297499A JP2003100659A (ja) | 2001-09-27 | 2001-09-27 | 半導体装置及びその製造方法 |
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CN (1) | CN1201393C (ja) |
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TW (1) | TW558742B (ja) |
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