JP2003092362A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2003092362A JP2003092362A JP2001280944A JP2001280944A JP2003092362A JP 2003092362 A JP2003092362 A JP 2003092362A JP 2001280944 A JP2001280944 A JP 2001280944A JP 2001280944 A JP2001280944 A JP 2001280944A JP 2003092362 A JP2003092362 A JP 2003092362A
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Abstract
(57)【要約】
【課題】 同一半導体基板上に形成される通常耐圧ＭＯ
Ｓトランジスタと高耐圧ＭＯＳトランジスタのリーク不
良を防止する。 【解決手段】 高耐圧ＭＯＳトランジスタの厚い第１の
酸化膜９をドライエッチングする際にソースドレイン形
成領域に発生したエッチング・ダメージ層１１を除去す
るための工程を設ける。ＳＣ１洗浄（ＲＣＡ洗浄）を施
し、エッチング・ダメージ層１１が形成されたシリコン
基板１を１０Å〜２０Åだけエッチングする。
Ｓトランジスタと高耐圧ＭＯＳトランジスタのリーク不
良を防止する。 【解決手段】 高耐圧ＭＯＳトランジスタの厚い第１の
酸化膜９をドライエッチングする際にソースドレイン形
成領域に発生したエッチング・ダメージ層１１を除去す
るための工程を設ける。ＳＣ１洗浄（ＲＣＡ洗浄）を施
し、エッチング・ダメージ層１１が形成されたシリコン
基板１を１０Å〜２０Åだけエッチングする。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特にゲート酸化膜の膜厚が異なる２種類の
ＭＯＳトランジスタを同一の半導体基板上に有する半導
体装置の製造方法に関する。
方法に関し、特にゲート酸化膜の膜厚が異なる２種類の
ＭＯＳトランジスタを同一の半導体基板上に有する半導
体装置の製造方法に関する。
【０００２】
【従来の技術】例えばＬＣＤや有機ＥＬ等の表示デバイ
スの駆動用ＬＳＩにおいては、３Ｖ〜５Ｖ系の電源電圧
で動作するロジック部と、１５Ｖ〜４５Ｖの高電源電圧
で動作するドライバー部とを有している。また、マイク
ロコンピュータにおいても１５Ｖ程度の電圧信号が入力
される入力端子（例えばテスト端子）を有しているもの
がある。
スの駆動用ＬＳＩにおいては、３Ｖ〜５Ｖ系の電源電圧
で動作するロジック部と、１５Ｖ〜４５Ｖの高電源電圧
で動作するドライバー部とを有している。また、マイク
ロコンピュータにおいても１５Ｖ程度の電圧信号が入力
される入力端子（例えばテスト端子）を有しているもの
がある。
【０００３】このようなＬＳＩにおいて、高電源電圧が
印加されるか、高電圧信号が入力される条件下で動作す
る高耐圧ＭＯＳトランジスタは、ゲート絶縁耐圧を確保
するために、そのゲート酸化膜を厚く形成する必要があ
る。一方、低電源電圧の条件下で動作する通常耐圧ＭＯ
Ｓトランジスタは、高速動作と微細化を可能にするため
に、ＭＯＳトランジスタのスケーリング則に従ってゲー
ト酸化膜を薄く形成する必要がある。
印加されるか、高電圧信号が入力される条件下で動作す
る高耐圧ＭＯＳトランジスタは、ゲート絶縁耐圧を確保
するために、そのゲート酸化膜を厚く形成する必要があ
る。一方、低電源電圧の条件下で動作する通常耐圧ＭＯ
Ｓトランジスタは、高速動作と微細化を可能にするため
に、ＭＯＳトランジスタのスケーリング則に従ってゲー
ト酸化膜を薄く形成する必要がある。
【０００４】したがって、このような駆動用ＬＳＩやマ
イクロコンピュータを１チップ化するために、同一の半
導体基板上にゲート酸化膜の異なる、高耐圧ＭＯＳトラ
ンジスタと通常耐圧ＭＯＳトランジスタとを集積化して
いる。
イクロコンピュータを１チップ化するために、同一の半
導体基板上にゲート酸化膜の異なる、高耐圧ＭＯＳトラ
ンジスタと通常耐圧ＭＯＳトランジスタとを集積化して
いる。
【０００５】以下、図４乃至図１２を参照しながら従来
例に係る半導体装置の製造方法について説明する。
例に係る半導体装置の製造方法について説明する。
【０００６】まず図４に示すように、Ｐ型の半導体基板
１（例えばシリコン基板）上に熱酸化により、１２０ｎ
ｍの膜厚を有する第１の酸化膜２(SiO2膜)を形成する。
１（例えばシリコン基板）上に熱酸化により、１２０ｎ
ｍの膜厚を有する第１の酸化膜２(SiO2膜)を形成する。
【０００７】次に、図５に示すように、通常耐圧ＭＯＳ
トランジスタ形成領域の第１の酸化膜２を、公知のフォ
トリソグラフィーを用いて選択的に除去する。一方、隣
接する高耐圧ＭＯＳトランジスタ形成領域には第１の酸
化膜２を残している。
トランジスタ形成領域の第１の酸化膜２を、公知のフォ
トリソグラフィーを用いて選択的に除去する。一方、隣
接する高耐圧ＭＯＳトランジスタ形成領域には第１の酸
化膜２を残している。
【０００８】次に、図６に示すように、熱酸化により通
常耐圧ＭＯＳトランジスタ形成領域に第２の酸化膜３
（SiO2膜）を形成する。この第２の酸化膜３は、第１の
酸化膜２より薄く形成される。その膜厚は例えば３３ｎ
ｍ程度である。なお、第１の酸化膜２はこの熱酸化工程
により若干厚くなる。
常耐圧ＭＯＳトランジスタ形成領域に第２の酸化膜３
（SiO2膜）を形成する。この第２の酸化膜３は、第１の
酸化膜２より薄く形成される。その膜厚は例えば３３ｎ
ｍ程度である。なお、第１の酸化膜２はこの熱酸化工程
により若干厚くなる。
【０００９】次に、図７に示すように、全面にＬＰＣＶ
Ｄ法によりポリシリコン層４を形成する。その膜厚は例
えば４４０ｎｍ程度である。なお、ポリシリコン層４の
代わりに、アモリファスシリコン層を形成しても良い。
Ｄ法によりポリシリコン層４を形成する。その膜厚は例
えば４４０ｎｍ程度である。なお、ポリシリコン層４の
代わりに、アモリファスシリコン層を形成しても良い。
【００１０】次に、図８に示すように、高耐圧ＭＯＳト
ランジスタの形成領域のポリシリコン層４上に、第１の
フォトレジスト層５を形成する。この第１のフォトレジ
スト層５は後のポリシリコン層エッチング時のゲート電
極形成用マスクである。また、通常耐圧ＭＯＳトランジ
スタの形成領域のポリシリコン層４上に、第１のフォト
レジスト層６を形成する。この第１のフォトレジスト層
６は後のポリシリコン層をエッチングする時に用いられ
るゲート電極形成用マスクである。ここで、第１のフォ
トレジスト層５は第１のフォトレジスト層６に比して幅
広に形成される。これは高耐圧ＭＯＳトランジスタのチ
ャネル長を長くして、ソースドレイン耐圧を確保するた
めである。
ランジスタの形成領域のポリシリコン層４上に、第１の
フォトレジスト層５を形成する。この第１のフォトレジ
スト層５は後のポリシリコン層エッチング時のゲート電
極形成用マスクである。また、通常耐圧ＭＯＳトランジ
スタの形成領域のポリシリコン層４上に、第１のフォト
レジスト層６を形成する。この第１のフォトレジスト層
６は後のポリシリコン層をエッチングする時に用いられ
るゲート電極形成用マスクである。ここで、第１のフォ
トレジスト層５は第１のフォトレジスト層６に比して幅
広に形成される。これは高耐圧ＭＯＳトランジスタのチ
ャネル長を長くして、ソースドレイン耐圧を確保するた
めである。
【００１１】次に、図９に示すように、第１のフォトレ
ジスト層５、６をマスクとしてポリシリコン層４をエッ
チングすることにより、高耐圧ＭＯＳトランジスタの第
１のゲート電極７と、通常耐圧ＭＯＳトランジスタの第
２のゲート電極８を形成する。
ジスト層５、６をマスクとしてポリシリコン層４をエッ
チングすることにより、高耐圧ＭＯＳトランジスタの第
１のゲート電極７と、通常耐圧ＭＯＳトランジスタの第
２のゲート電極８を形成する。
【００１２】次に、図１０に示すように、後のソース・
ドレイン層形成用のイオン注入工程に備えて、第１の酸
化膜２をドライエッチングする。このドライエッチング
後の残膜２Ａの膜厚は２０ｎｍ程度を狙いとする。その
結果、第１のゲート電極７の下には、１２０ｎｍの膜厚
を有する第１のゲート酸化膜９が形成される。また、第
２のゲート電極８の下には、３３ｎｍの膜厚を有する第
２のゲート酸化膜１０が形成される。
ドレイン層形成用のイオン注入工程に備えて、第１の酸
化膜２をドライエッチングする。このドライエッチング
後の残膜２Ａの膜厚は２０ｎｍ程度を狙いとする。その
結果、第１のゲート電極７の下には、１２０ｎｍの膜厚
を有する第１のゲート酸化膜９が形成される。また、第
２のゲート電極８の下には、３３ｎｍの膜厚を有する第
２のゲート酸化膜１０が形成される。
【００１３】次に、図１１に示すように、第１のフォト
レジスト層５、６をレジスト剥離液により除去する。
レジスト層５、６をレジスト剥離液により除去する。
【００１４】そして、図１２に示すように、低濃度のイ
オン注入により、第１のゲート電極７に隣接する半導体
基板１の表面に、ｎ−型ソース層１２及びｎ−型ドレイ
ン層１３を形成する。さらに、高濃度のイオン注入によ
り、第２のゲート電極８に隣接する半導体基板１の表面
に、ｎ＋型ソース層１４及びｎ＋型ドレイン層１５を形
成する。これと同時に、第１のゲート電極７から離れた
半導体基板１の表面にｎ＋型ソース層１６及びｎ＋型ド
レイン層１７を形成する。
オン注入により、第１のゲート電極７に隣接する半導体
基板１の表面に、ｎ−型ソース層１２及びｎ−型ドレイ
ン層１３を形成する。さらに、高濃度のイオン注入によ
り、第２のゲート電極８に隣接する半導体基板１の表面
に、ｎ＋型ソース層１４及びｎ＋型ドレイン層１５を形
成する。これと同時に、第１のゲート電極７から離れた
半導体基板１の表面にｎ＋型ソース層１６及びｎ＋型ド
レイン層１７を形成する。
【００１５】ここで、高耐圧ＭＯＳトランジスタ形成領
域において、第１のゲート酸化膜９の形成された領域を
除いて、薄い残膜２Ａが形成されているだけなので、上
記イオン注入を低加速エネルギーにて行うことができ
る。
域において、第１のゲート酸化膜９の形成された領域を
除いて、薄い残膜２Ａが形成されているだけなので、上
記イオン注入を低加速エネルギーにて行うことができ
る。
【００１６】これにより、１２０ｎｍ程度の厚い第１の
ゲート酸化膜９を有する高耐圧ＭＯＳトランジスタと、
３３ｎｍ程度の薄い第２のゲート酸化膜１０を有する通
常耐圧ＭＯＳトランジスタが形成される。
ゲート酸化膜９を有する高耐圧ＭＯＳトランジスタと、
３３ｎｍ程度の薄い第２のゲート酸化膜１０を有する通
常耐圧ＭＯＳトランジスタが形成される。
【００１７】
【発明が解決しようとする課題】しかしながら、本発明
者が検討したところ、上述した半導体装置の製造方法で
は２つの欠点があった。
者が検討したところ、上述した半導体装置の製造方法で
は２つの欠点があった。
【００１８】第１に、図１０に示した第１の酸化膜２を
エッチングする工程においては、ドライエッチングが用
いられる。このとき、３３ｎｍと薄い第２の酸化膜３
は、その前のポリシリコン・エッチング工程においてオ
ーバーエッチングが施されるので、殆どがエッチングさ
れてしまい残っていない。
エッチングする工程においては、ドライエッチングが用
いられる。このとき、３３ｎｍと薄い第２の酸化膜３
は、その前のポリシリコン・エッチング工程においてオ
ーバーエッチングが施されるので、殆どがエッチングさ
れてしまい残っていない。
【００１９】このため、第１の酸化膜２をドライエッチ
ングする間に、通常耐圧ＭＯＳトランジスタのソース・
ドレイン形成領域は半導体基板１が露出された状態でエ
ッチング・プラズマに曝される。このため、ソース・ド
レイン形成領域の表面にはエッチング・ダメージ層１１
が形成される。その結果、通常耐圧ＭＯＳトランジスタ
はこのエッチング・ダメージ層１１の影響によりリーク
不良が発生するという問題があった。
ングする間に、通常耐圧ＭＯＳトランジスタのソース・
ドレイン形成領域は半導体基板１が露出された状態でエ
ッチング・プラズマに曝される。このため、ソース・ド
レイン形成領域の表面にはエッチング・ダメージ層１１
が形成される。その結果、通常耐圧ＭＯＳトランジスタ
はこのエッチング・ダメージ層１１の影響によりリーク
不良が発生するという問題があった。
【００２０】第２に、図１０に示した第１の酸化膜２を
エッチングする工程において、エッチングのエンドポイ
ントとして、例えば２０ｎｍの残膜２Ａを狙いとしてい
る。しかしながら、エッチングのばらつきにより、局所
的には高耐圧ＭＯＳトランジスタの形成領域の半導体基
板１が露出してしまい、ソース・ドレイン形成領域の表
面にはエッチング・ダメージ層（不図示）が形成される
ことがあった。このため、高耐圧ＭＯＳトランジスタに
ついても、ソース・ドレイン層に結晶欠陥が発生し、リ
ーク不良を招くという問題があった。
エッチングする工程において、エッチングのエンドポイ
ントとして、例えば２０ｎｍの残膜２Ａを狙いとしてい
る。しかしながら、エッチングのばらつきにより、局所
的には高耐圧ＭＯＳトランジスタの形成領域の半導体基
板１が露出してしまい、ソース・ドレイン形成領域の表
面にはエッチング・ダメージ層（不図示）が形成される
ことがあった。このため、高耐圧ＭＯＳトランジスタに
ついても、ソース・ドレイン層に結晶欠陥が発生し、リ
ーク不良を招くという問題があった。
【００２１】そこで、本発明の目的は、ゲート酸化膜の
厚膜が異なる２種類のＭＯＳトランジスタ、すなわち高
耐圧ＭＯＳトランジスタと通常耐圧ＭＯＳトランジスタ
を同一の半導体基板上に有する半導体装置において、通
常耐圧ＭＯＳトランジスタと高耐圧ＭＯＳトランジスタ
のリーク不良を防止し、信頼性の向上と歩留まりの向上
を図ることである。
厚膜が異なる２種類のＭＯＳトランジスタ、すなわち高
耐圧ＭＯＳトランジスタと通常耐圧ＭＯＳトランジスタ
を同一の半導体基板上に有する半導体装置において、通
常耐圧ＭＯＳトランジスタと高耐圧ＭＯＳトランジスタ
のリーク不良を防止し、信頼性の向上と歩留まりの向上
を図ることである。
【００２２】
【課題を解決するための手段】本発明は上述した課題を
解決するために為されたものであり、その特徴とすると
ころは、同一の半導体基板上にゲート酸化膜厚の異なる
第１のＭＯＳトランジスタと第２のＭＯＳトランジスタ
とを備えた半導体装置の製造方法において、前記第１の
ＭＯＳトランジスタ形成領域に第１の酸化膜を形成する
工程と、前記第２のＭＯＳトランジスタ形成領域に前記
第１の酸化膜より薄い第２の酸化膜を形成する工程と、
前記第１及び第２の酸化膜上にシリコン層を形成する工
程と、前記第１及び第２のＭＯＳトランジスタのゲート
電極形成領域上にフォトレジスト層を形成する工程と、
前記フォトレジスト層をマスクとして、前記シリコン層
をエッチングすることにより、前記第１のＭＯＳトラン
ジスタの第１のゲート電極及び前記第２のＭＯＳトラン
ジスタの第２のゲート電極を形成する工程と、前記フォ
トレジスト層をマスクとして、前記第１及び第２の酸化
膜をドライエッチングする工程と、前記ドライエッチン
グによって、少なくとも前記第２のＭＯＳトランジスタ
のソースドレイン形成領域に発生したエッチングダメー
ジ層を除去する工程と、イオン注入法により前記第１及
び第２のＭＯＳトランジスタのソース・ドレイン層を形
成する工程と、を有することである。
解決するために為されたものであり、その特徴とすると
ころは、同一の半導体基板上にゲート酸化膜厚の異なる
第１のＭＯＳトランジスタと第２のＭＯＳトランジスタ
とを備えた半導体装置の製造方法において、前記第１の
ＭＯＳトランジスタ形成領域に第１の酸化膜を形成する
工程と、前記第２のＭＯＳトランジスタ形成領域に前記
第１の酸化膜より薄い第２の酸化膜を形成する工程と、
前記第１及び第２の酸化膜上にシリコン層を形成する工
程と、前記第１及び第２のＭＯＳトランジスタのゲート
電極形成領域上にフォトレジスト層を形成する工程と、
前記フォトレジスト層をマスクとして、前記シリコン層
をエッチングすることにより、前記第１のＭＯＳトラン
ジスタの第１のゲート電極及び前記第２のＭＯＳトラン
ジスタの第２のゲート電極を形成する工程と、前記フォ
トレジスト層をマスクとして、前記第１及び第２の酸化
膜をドライエッチングする工程と、前記ドライエッチン
グによって、少なくとも前記第２のＭＯＳトランジスタ
のソースドレイン形成領域に発生したエッチングダメー
ジ層を除去する工程と、イオン注入法により前記第１及
び第２のＭＯＳトランジスタのソース・ドレイン層を形
成する工程と、を有することである。
【００２３】第１のゲート酸化膜となる第１の酸化膜は
ソース・ドレイン層形成領域上に厚く形成されるため、
イオン注入法によりソース・ドレイン層を形成する際の
障害となる。つまり、イオンが厚い第１の酸化膜を貫通
して半導体基板に達するには高加速エネルギーを必要と
する。このため、イオン注入のダメージが生じたり、安
価な低加速のイオン注入装置が使えないという問題があ
る。
ソース・ドレイン層形成領域上に厚く形成されるため、
イオン注入法によりソース・ドレイン層を形成する際の
障害となる。つまり、イオンが厚い第１の酸化膜を貫通
して半導体基板に達するには高加速エネルギーを必要と
する。このため、イオン注入のダメージが生じたり、安
価な低加速のイオン注入装置が使えないという問題があ
る。
【００２４】そこで、第１の酸化膜をある程度薄くエッ
チングすることが考えられるが、前述したように、第２
のＭＯＳトランジスタのソース・ドレイン形成領域の表
面にエッチング・ダメージ層が形成されため、ＭＯＳト
ランジスタのリーク不良が発生してしまう。
チングすることが考えられるが、前述したように、第２
のＭＯＳトランジスタのソース・ドレイン形成領域の表
面にエッチング・ダメージ層が形成されため、ＭＯＳト
ランジスタのリーク不良が発生してしまう。
【００２５】そこで、本発明は、ドライエッチングによ
って、少なくとも前記第２のＭＯＳトランジスタのソー
スドレイン形成領域に発生したエッチングダメージ層を
除去する工程を導入することにより課題解決を図った。
って、少なくとも前記第２のＭＯＳトランジスタのソー
スドレイン形成領域に発生したエッチングダメージ層を
除去する工程を導入することにより課題解決を図った。
【００２６】
【発明の実施の形態】次に本発明の半導体装置の実施形
態に係る半導体装置の製造方法を図４乃図１０、図１乃
至図３を参照しながら説明する。
態に係る半導体装置の製造方法を図４乃図１０、図１乃
至図３を参照しながら説明する。
【００２７】本実施形態において、「半導体基板１（例
えば、Ｐ型シリコン基板）上に熱酸化により、１２０ｎ
ｍの膜厚を有する第１の酸化膜２を形成する工程（図４
に示す）」から、「後のソース・ドレイン層形成用のイ
オン注入工程に備えて、第１の酸化膜２をドライエッチ
ングする工程（図１０に示す）」については、従来例と
同様のため説明を省略する。
えば、Ｐ型シリコン基板）上に熱酸化により、１２０ｎ
ｍの膜厚を有する第１の酸化膜２を形成する工程（図４
に示す）」から、「後のソース・ドレイン層形成用のイ
オン注入工程に備えて、第１の酸化膜２をドライエッチ
ングする工程（図１０に示す）」については、従来例と
同様のため説明を省略する。
【００２８】本発明の実施形態では、図１０に示した工
程の後に、図１の工程に進む。前述したように、図１０
に示した第１の酸化膜２のドライエッチング工程によ
り、通常耐圧ＭＯＳトランジスタのソース・ドレイン形
成領域は半導体基板１が露出された状態でエッチング・
プラズマに曝される。このため、ソース・ドレイン形成
領域の表面にはエッチング・ダメージ層１１が形成され
る。
程の後に、図１の工程に進む。前述したように、図１０
に示した第１の酸化膜２のドライエッチング工程によ
り、通常耐圧ＭＯＳトランジスタのソース・ドレイン形
成領域は半導体基板１が露出された状態でエッチング・
プラズマに曝される。このため、ソース・ドレイン形成
領域の表面にはエッチング・ダメージ層１１が形成され
る。
【００２９】また、上記ドライエッチングのばらつきに
より、局所的には高耐圧ＭＯＳトランジスタの形成領域
の半導体基板１が露出してしまい、ソース・ドレイン形
成領域の表面にはエッチング・ダメージ層（不図示）が
形成される場合があり、高耐圧ＭＯＳトランジスタにつ
いても、ソース・ドレイン層に結晶欠陥が発生し、リー
ク不良を招いてしまう。
より、局所的には高耐圧ＭＯＳトランジスタの形成領域
の半導体基板１が露出してしまい、ソース・ドレイン形
成領域の表面にはエッチング・ダメージ層（不図示）が
形成される場合があり、高耐圧ＭＯＳトランジスタにつ
いても、ソース・ドレイン層に結晶欠陥が発生し、リー
ク不良を招いてしまう。
【００３０】そこで、このようなエッチング・ダメージ
層１１を除去するための工程を設けることにした（図
１）。具体的には、７０℃程度のＳＣ１洗浄（ＲＣＡ洗
浄）を施し、エッチング・ダメージ層１１が形成された
シリコン基板１を１０Å〜２０Åだけエッチングする。
なお、ＳＣ１洗浄処理の時間に換算すると５分程度であ
る。ここで、ＳＣ１洗浄は洗浄処理ではあるが、一種の
ウエットエッチングでもある。ＳＣ１洗浄液の組成は、
例えば、ＮＨ4ＯＨ：Ｈ2Ｏ2：Ｈ2Ｏ＝１：１：５〜１０
である。
層１１を除去するための工程を設けることにした（図
１）。具体的には、７０℃程度のＳＣ１洗浄（ＲＣＡ洗
浄）を施し、エッチング・ダメージ層１１が形成された
シリコン基板１を１０Å〜２０Åだけエッチングする。
なお、ＳＣ１洗浄処理の時間に換算すると５分程度であ
る。ここで、ＳＣ１洗浄は洗浄処理ではあるが、一種の
ウエットエッチングでもある。ＳＣ１洗浄液の組成は、
例えば、ＮＨ4ＯＨ：Ｈ2Ｏ2：Ｈ2Ｏ＝１：１：５〜１０
である。
【００３１】エッチング・ダメージ層１１を除去するた
め他の方法は、酸化膜ドライエッチャーを用いたドライ
型ダメージ層除去方法である。これは、酸化膜ドライエ
ッチャー（例えばＡＭＥ８３１０）を用い、三フッ化窒
素ガス（ＮＦ3）とアルゴンガス（Ａｒ）の混合ガスを
用いて、ドライエッチングによりエッチング・ダメージ
層１１を除去する方法である。実験によれば、２０ｍＴ
〜４０ｍＴの圧力下において、三フッ化窒素ガス（ＮＦ
3）の流量を５〜２０ｓｃｃｍ、アルゴンガス（Ａｒ）
の流量を５０〜１００ｓｃｃｍとするのが好ましい。
め他の方法は、酸化膜ドライエッチャーを用いたドライ
型ダメージ層除去方法である。これは、酸化膜ドライエ
ッチャー（例えばＡＭＥ８３１０）を用い、三フッ化窒
素ガス（ＮＦ3）とアルゴンガス（Ａｒ）の混合ガスを
用いて、ドライエッチングによりエッチング・ダメージ
層１１を除去する方法である。実験によれば、２０ｍＴ
〜４０ｍＴの圧力下において、三フッ化窒素ガス（ＮＦ
3）の流量を５〜２０ｓｃｃｍ、アルゴンガス（Ａｒ）
の流量を５０〜１００ｓｃｃｍとするのが好ましい。
【００３２】また、上記のＳＣ１洗浄とドライ型ダメー
ジ層除去方法とを組み合わせることも有効である。すな
わち、ドライ型ダメージ層除去方法である程度エッチン
グ・ダメージ層１１を除去した後に、ＳＣ１洗浄により
完全に除去を行う方法である。
ジ層除去方法とを組み合わせることも有効である。すな
わち、ドライ型ダメージ層除去方法である程度エッチン
グ・ダメージ層１１を除去した後に、ＳＣ１洗浄により
完全に除去を行う方法である。
【００３３】ＳＣ１洗浄のみでは、処理時間が長くかか
ったり、ダメージ層除去効果が不充分であることが生じ
る。一方、ドライ型ダメージ層除去方法では処理時間は
短いが新たなダメージ層を発生させるおそれもある。そ
こで、この２つを組み合わせることにより、処理時間が
比較的短く、かつダメージ除去を確実に行うことができ
る。
ったり、ダメージ層除去効果が不充分であることが生じ
る。一方、ドライ型ダメージ層除去方法では処理時間は
短いが新たなダメージ層を発生させるおそれもある。そ
こで、この２つを組み合わせることにより、処理時間が
比較的短く、かつダメージ除去を確実に行うことができ
る。
【００３４】次に、図２に示すように、第１のフォトレ
ジスト層５、６をレジスト剥離液により除去する。
ジスト層５、６をレジスト剥離液により除去する。
【００３５】そして、低濃度のイオン注入により、第１
のゲート電極７に隣接する半導体基板１の表面に、ｎ−
型ソース層１２及びｎ−型ドレイン層１３を形成する。
イオン種としてはリン、注入量は目標とする耐圧による
が、１×１０13／cm2〜１×１０14／cm2である。イオン
の加速エネルギーは、第１の酸化膜２をエッチングした
結果、例えば３０ＫｅＶ〜７０ＫｅＶという低エネルギ
ーで足りる。
のゲート電極７に隣接する半導体基板１の表面に、ｎ−
型ソース層１２及びｎ−型ドレイン層１３を形成する。
イオン種としてはリン、注入量は目標とする耐圧による
が、１×１０13／cm2〜１×１０14／cm2である。イオン
の加速エネルギーは、第１の酸化膜２をエッチングした
結果、例えば３０ＫｅＶ〜７０ＫｅＶという低エネルギ
ーで足りる。
【００３６】さらに、高濃度のイオン注入により、第２
のゲート電極８に隣接する半導体基板１の表面に、ｎ＋
型ソース層１４及びｎ＋型ドレイン層１５を形成する。
これと同時に、第１のゲート電極７から離れた半導体基
板１の表面にｎ＋型ソース層１６及びｎ＋ドレイン層１
７を形成する。
のゲート電極８に隣接する半導体基板１の表面に、ｎ＋
型ソース層１４及びｎ＋型ドレイン層１５を形成する。
これと同時に、第１のゲート電極７から離れた半導体基
板１の表面にｎ＋型ソース層１６及びｎ＋ドレイン層１
７を形成する。
【００３７】イオン種としては砒素、注入量は、１×１
０15／cm2程度である。イオンの加速エネルギーは、第
１の酸化膜２をエッチングした結果、例えば３０ＫｅＶ
〜８０ＫｅＶという低エネルギーで足りる。
０15／cm2程度である。イオンの加速エネルギーは、第
１の酸化膜２をエッチングした結果、例えば３０ＫｅＶ
〜８０ＫｅＶという低エネルギーで足りる。
【００３８】こうして、１２０ｎｍ程度の厚い第１のゲ
ート酸化膜９を有する高耐圧ＭＯＳトランジスタと、３
３ｎｍ程度の薄い第２のゲート酸化膜１０を有する通常
耐圧ＭＯＳトランジスタが形成される。
ート酸化膜９を有する高耐圧ＭＯＳトランジスタと、３
３ｎｍ程度の薄い第２のゲート酸化膜１０を有する通常
耐圧ＭＯＳトランジスタが形成される。
【００３９】この高耐圧ＭＯＳトランジスタは、厚いゲ
ート酸化膜９を有しているので、３０Ｖ程度のゲート電
圧にも耐えられる。また、ｎ＋型ソース層１６及びｎ＋
型ドレイン層１７と第１のゲート電極７との間にオフセ
ット領域が設けられており、そのオフセット領域にｎ−
型ソース層１２及びｎ−型ドレイン層１３が形成されて
いるため、高いソース耐圧、ドレイン耐圧が得られる。
ート酸化膜９を有しているので、３０Ｖ程度のゲート電
圧にも耐えられる。また、ｎ＋型ソース層１６及びｎ＋
型ドレイン層１７と第１のゲート電極７との間にオフセ
ット領域が設けられており、そのオフセット領域にｎ−
型ソース層１２及びｎ−型ドレイン層１３が形成されて
いるため、高いソース耐圧、ドレイン耐圧が得られる。
【００４０】しかしながら、本発明はこのような高耐圧
ＭＯＳトランジスタの製造方法には限定されず、ゲート
耐圧のみが必要な場合には、ｎ−型ソース層１２及びｎ
−型ドレイン層１３を形成せず、ｎ＋型ソース層１６及
びｎ＋型ドレイン層１７を第１のゲート電極７に隣接さ
せてもよい。
ＭＯＳトランジスタの製造方法には限定されず、ゲート
耐圧のみが必要な場合には、ｎ−型ソース層１２及びｎ
−型ドレイン層１３を形成せず、ｎ＋型ソース層１６及
びｎ＋型ドレイン層１７を第１のゲート電極７に隣接さ
せてもよい。
【００４１】また、通常耐圧ＭＯＳトランジスタは、薄
い第２のゲート酸化膜１０を有しているので、高速化に
適しており、またショートチャネル効果を防止して微細
化するにも適している。微細化のためには、いわゆるＬ
ＤＤ構造とする工程を追加することもできる。
い第２のゲート酸化膜１０を有しているので、高速化に
適しており、またショートチャネル効果を防止して微細
化するにも適している。微細化のためには、いわゆるＬ
ＤＤ構造とする工程を追加することもできる。
【００４２】
【発明の効果】本発明の半導体装置の製造方法によれ
ば、ゲート酸化膜の厚膜が異なる２種類のＭＯＳトラン
ジスタ、すなわち高耐圧ＭＯＳトランジスタと通常耐圧
ＭＯＳトランジスタを同一の半導体基板上に有する半導
体装置において、通常耐圧ＭＯＳトランジスタと高耐圧
ＭＯＳトランジスタのリーク不良を防止し、信頼性の向
上と歩留まりの向上することができる。
ば、ゲート酸化膜の厚膜が異なる２種類のＭＯＳトラン
ジスタ、すなわち高耐圧ＭＯＳトランジスタと通常耐圧
ＭＯＳトランジスタを同一の半導体基板上に有する半導
体装置において、通常耐圧ＭＯＳトランジスタと高耐圧
ＭＯＳトランジスタのリーク不良を防止し、信頼性の向
上と歩留まりの向上することができる。
【図１】本発明の実施の形態に係る半導体装置の製造方
法を示す断面図である。
法を示す断面図である。
【図２】本発明の実施の形態に係る半導体装置の製造方
法を示す断面図である。
法を示す断面図である。
【図３】本発明の実施の形態に係る半導体装置の製造方
法を示す断面図である。
法を示す断面図である。
【図４】従来例に係る半導体装置の製造方法を示す断面
図である。
図である。
【図５】従来例に係る半導体装置の製造方法を示す断面
図である。
図である。
【図６】従来例に係る半導体装置の製造方法を示す断面
図である。
図である。
【図７】従来例に係る半導体装置の製造方法を示す断面
図である。
図である。
【図８】従来例に係る半導体装置の製造方法を示す断面
図である。
図である。
【図９】従来例に係る半導体装置の製造方法を示す断面
図である。
図である。
【図１０】従来例に係る半導体装置の製造方法を示す断
面図である。
面図である。
【図１１】従来例に係る半導体装置の製造方法を示す断
面図である。
面図である。
【図１２】従来例に係る半導体装置の製造方法を示す断
面図である。
面図である。
Claims (4)
- 【請求項１】 同一の半導体基板上にゲート酸化膜厚の
異なる第１のＭＯＳトランジスタと第２のＭＯＳトラン
ジスタとを備えた半導体装置の製造方法において、 前記第１のＭＯＳトランジスタ形成領域に第１の酸化膜
を形成する工程と、 前記第２のＭＯＳトランジスタ形成領域に前記第１の酸
化膜より薄い第２の酸化膜を形成する工程と、 前記第１及び第２の酸化膜上にシリコン層を形成する工
程と、 前記第１及び第２のＭＯＳトランジスタのゲート電極形
成領域上にフォトレジスト層を形成する工程と、 前記フォトレジスト層をマスクとして、前記シリコン層
をエッチングすることにより、前記第１のＭＯＳトラン
ジスタの第１のゲート電極及び前記第２のＭＯＳトラン
ジスタの第２のゲート電極を形成する工程と、 前記フォトレジスト層をマスクとして、前記第１及び第
２の酸化膜をドライエッチングする工程と、 前記ドライエッチングによって、少なくとも前記第２の
ＭＯＳトランジスタのソースドレイン形成領域に発生し
たエッチングダメージ層を除去する工程と、 イオン注入法により前記第１及び第２のＭＯＳトランジ
スタのソース・ドレイン層を形成する工程と、を有する
ことを特徴とする半導体装置の製造方法。 - 【請求項２】 前記エッチングダメージ層を除去する工
程は、ウエットエッチング工程であることを特徴とする
請求項１に記載の半導体装置の製造方法。 - 【請求項３】 前記エッチングダメージ層を除去する工
程は、ドライエッチング工程であることを特徴とする請
求項１に記載の半導体装置の製造方法。 - 【請求項４】 前記エッチングダメージ層を除去する工
程は、ドライエッチング工程とウエットエッチング工程
とから成ることを特徴とする請求項１に記載の半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001280944A JP2003092362A (ja) | 2001-09-17 | 2001-09-17 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001280944A JP2003092362A (ja) | 2001-09-17 | 2001-09-17 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003092362A true JP2003092362A (ja) | 2003-03-28 |
Family
ID=19104857
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001280944A Pending JP2003092362A (ja) | 2001-09-17 | 2001-09-17 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003092362A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006100579A (ja) * | 2004-09-29 | 2006-04-13 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
| JP2006324503A (ja) * | 2005-05-19 | 2006-11-30 | Toshiba Corp | 半導体装置の製造方法 |
-
2001
- 2001-09-17 JP JP2001280944A patent/JP2003092362A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006100579A (ja) * | 2004-09-29 | 2006-04-13 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
| JP2006324503A (ja) * | 2005-05-19 | 2006-11-30 | Toshiba Corp | 半導体装置の製造方法 |
| JP4718894B2 (ja) * | 2005-05-19 | 2011-07-06 | 株式会社東芝 | 半導体装置の製造方法 |
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