JP2003086625A - 電子部品素子、電子部品装置 - Google Patents

電子部品素子、電子部品装置

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JP2003086625A
JP2003086625A JP2001277820A JP2001277820A JP2003086625A JP 2003086625 A JP2003086625 A JP 2003086625A JP 2001277820 A JP2001277820 A JP 2001277820A JP 2001277820 A JP2001277820 A JP 2001277820A JP 2003086625 A JP2003086625 A JP 2003086625A
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electronic component
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alloy
upper electrode
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Kenji Sakaguchi
坂口  健二
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Murata Manufacturing Co Ltd
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Abstract

(57)【要約】 【課題】 歩留りを改善できる電子部品素子及びそれを
用いた電子部品装置を提供する。 【解決手段】 圧電基板3上に、素子電極と、該素子電
極と電気的に接続された電極パッドとしてのアース電極
8とを形成する。アース電極8上に、Auバンプ10と
接続される上部電極11と、アース電極8と上部電極1
1の間に形成された中間電極12とを形成する。上部電
極11は、中間電極12と接し、Al合金からなる第一
層11a、及び、Auバンプ10と接し、Alからなる
第二層11bの2層構造を有する。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、電子部品素子の素
子基板上に形成された金属バンプをセラミック等からな
るパッケージや回路基板等の電極パターンに押し付けて
接続するフェースダウン実装に好適な電子部品素子及び
それを有する電子部品装置に関するものである。
【0002】
【従来の技術】近年、電子部品装置の小型化、低背化に
伴い、電子部品装置に用いる電子部品素子の電極パッド
とパッケージの電極パターンとの接続方法として、ワイ
ヤによる接続に代えて、電子部品素子の機能面をパッケ
ージの接続面に対向させて直接実装するフェースダウン
方式による接続が開発されている。
【0003】このようなフェースダウン方式による、電
子部品素子の電極パッドとパッケージの電極パターンと
の接続には、接続の容易性や寸法制御性から金(Au)
バンプが良く用いられている。このようにフェースダウ
ン方式により電子部品素子を接続したパッケージの開口
にキャップ部(蓋部)をはんだ等による気密封止により
取り付けて電子部品装置が作製されている。
【0004】以下に、上記のようなAuバンプを用いた
フェースダウン実装による電子部品装置の一例としての
弾性表面波装置の一般的な構成について説明する。弾性
表面波装置に用いる弾性表面波素子においては、基板上
で、櫛形電極を0.1μm〜0.5μm程度の膜厚にて
形成する必要がある場合、櫛形電極に接続されている電
極パッドの膜厚も、櫛形電極の膜厚と同程度にしか形成
することができない。これは、電極パッドが、櫛形電極
と同時にフォトリソグラフィー法及びエッチング法或い
はリフトオフ法により形成されるからである。
【0005】このように膜厚が0.1μm〜0.5μm
程度の電極パッド上に直接Auバンプを形成し、Auバ
ンプを介して弾性表面波素子をパッケージ上にフェース
ダウン実装すると、電極パッド部分の強度が弱く、電極
パッドが剥がれる等して、十分な接合強度を得ることが
できないという問題を生じている。
【0006】そこで、特開2001−15540号公報
に記載の従来の弾性表面波素子は、図4に示すように、
圧電基板21上に形成されたアース用電極及び入出力用
電極といった電極パッド22上に対し、リフトオフ蒸着
法により、さらに膜厚1μm程度のAl又は略Al−1
wt%Cu合金からなる上部電極23をAlとの接着強
度の良いNiCr合金やTiからなる中間電極24と共
に有している。Alは、純度がほぼ100%のアルミニ
ウムを示し、Al−1wt%Cu合金は、アルミニウム
と銅とのAlCu合金中に、1重量(wt)%のCu
を、原子%にて言い換えると0.3原子%のCuを含む
ものを示す。
【0007】これにより、上記弾性表面波素子では、電
極パッド22上の厚さを、中間電極24及び上部電極2
3によって確保することにより、電極パッド22は、A
uを主成分とするバンプ電極26を介したパッケージ容
器28のパッケージ電極27に対する十分な接合強度を
得ることができる。
【0008】
【発明が解決しようとする課題】しかしながら、上記従
来では、上部電極23がAlまたはAlCu合金か
らなる単層の場合には、夫々以下の様な問題があった。
【0009】AlはAlCu合金と比鮫して柔らかい
ため、バンプボンド工程において、バンプ電極26の不
着不良は発生しない。硬さの指標であるビッカース硬度
はAl(30)<Au(80)<Al−1wt%Cu
(200)である(カッコ内が硬度を示す)。
【0010】しかしながら、キャップ部封止中の熱によ
りAu/Al相互拡散が進行しやすく、表1(上部電極
23の膜厚が1μmの時の不具合発生率(n= 200 pc
s))に示すように、金属間化合物を形成しやすい。こ
のため、バンプ電極26下に圧電基板21にクラックが
発生することがあった。
【0011】金属間化合物形成面は、表1に示すよう
に、電極パッド22上の上部電極23が、Al−Cu合
金の時に対して、Alの場合は約25%増加していた。
【0012】AlCu合金は逆に圧電基板21にクラ
ックが発生することはないが、バンプボンディング工程
において、表1に示すように、バンプ電極26の不着不
良が10%程度発生する。
【0013】
【表1】
【0014】上記表1中の*はバンプ電極26下に形成
されたAu/Al 金属間化合物を示す。 (1)バンプ電極26下に形成されたAu/Al金属間
化合物 金属間化合物形成→体積膨張[化合物Al2 Auの体積
は、(Al×2+Au)の約2倍]→応力蓄積→クラッ
ク発生というメカニズムでクラックが発生している。従
って、金属間化合物の形成領域を小さくすることがクラ
ック防止に有効である。ただし、接合のためにある程度
の金属間化合物の形成は不可欠である。
【0015】
【課題を解決するための手段】本発明の電子部品素子
は、上記課題を解決するために、素子基板と、該素子基
板上に形成された素子電極と、該素子電極と電気的に接
続された電極パッドと、電極パッド上に形成され金属バ
ンプと接続される上部電極と、該電極パッドと該上部電
極の間に形成された中間電極とを有し、フェースダウン
実装される電子部品素子であって、前記上部電極は、中
間電極と接するAl合金からなる第一層、及び、金属バ
ンプと接するAlからなる第二層の2層構造を有してい
ることを特徴としている。
【0016】上記構成によれば、上部電極の最上層をA
lとし、中間電極との界面にAl合金を配置したこと
で、電極パッド表面が、第二層により見かけ上、金属バ
ンプより柔らかくできるため、金属バンプとの密着性を
向上できる。
【0017】また、上記構成では、Al合金層によっ
て、電極パッド内の金属バンプの金属の拡散が抑制され
るため、Alと金属バンプの金属とにより形成される金
属間化合物の形成領域面積が小さくなり、上記金属間化
合物の体積変化による部分的な応力集中を緩和できる。
【0018】上記電子部品素子においては、前記金属バ
ンプの材料はAuであり、該中間電極は、Ti、Cr、
NiCr合金の内の少なくとも一種類の金属であり、該
Al合金は、Cu、W、Ti、Cr、Ta、Siからな
る群から少なくとも一つ選択されたマイグレーション抑
制性金属とAlとの合金であることが好ましい。
【0019】上記構成によれば、金属バンプ、中間電極
及びAl合金を上記のようにそれぞれ設定することによ
って、金属バンプとの密着性の向上、及び部分的な応力
集中の緩和を確実化できる。
【0020】上記電子部品素子では、前記Al合金にお
けるマイグレーション抑制性金属の濃度は、0.15原
子%から0.45原子%までの範囲内であることが望ま
しい。
【0021】上記構成によれば、マイグレーション抑制
性金属の濃度を、0.15原子%から0.45原子%ま
でに設定することによって、部分的な応力集中の緩和を
より確実化できる。
【0022】上記電子部品素子においては、前記Al層
の膜厚は該上部電極膜厚の1%以上75%以下であるこ
とが好ましく、5%以上50%以下であることがより好
ましい。
【0023】上記構成によれば、Al層の膜厚を上記の
ように設定することによって、金属バンプとの密着性の
向上、及び部分的な応力集中の緩和を確実化できる。
【0024】上記電子部品素子では、前記素子基板及び
素子電極は、弾性表面波素子のためのものであってもよ
い。上記構成によれば、素子基板に対する部分的な応力
集中を緩和して、上記素子基板におけるクラック発生を
軽減できて、弾性表面波素子の特性劣化を低減できる。
【0025】上記電子部品素子においては、前記上部電
極と中間電極はリフトオフ法で一括形成されていること
が望ましい。上記構成によれば、上部電極と中間電極は
リフトオフ法で一括形成することにより、上部電極及び
中間電極の形成を簡便化できる。
【0026】本発明の電子部品装置は、前記課題を解決
するために、上記の何れかに記載の電子部品素子をパッ
ケージ内にフェースダウン実装で収納したことを特徴と
している。
【0027】上記構成によれば、パッケージ内へのフェ
ースダウン実装に用いる金属バンプとの密着性の向上に
よる金属バンプの不着不良が軽減されると共に、部分的
な応力集中の緩和によって素子基板のクラック発生が抑
制された電子部品素子をパッケージ内にフェースダウン
実装で収納したので、特性に優れ、歩留りを改善でき
る。
【0028】
【発明の実施の形態】本発明の実施の形態に係る電子部
品素子としての弾性表面波素子及びそれを有する電子部
品装置としての弾性表面波装置について図1ないし図3
に基づいて説明すれば、以下の通りである。図2は、上
記弾性表面波素子の平面図であり、図3は弾性表面波素
子をパッケージに収納した弾性表面波装置の断面図であ
り、図1は、上記弾性表面波装置のバンプ部拡大図であ
る。
【0029】図1、3に示すように、弾性表面波装置1
は、セラミックからなるパッケージ9内に弾性表面波素
子2がフェースダウン実装されたものである。パッケー
ジ9は、弾性表面波素子2を収納できる内部空間を有す
る有底箱状のパッケージ本体9eを備えている。
【0030】図2に示すように、弾性表面波素子2は、
タンタル酸リチウムの圧電基板3と、圧電基板3上にA
lからなる膜厚100nm〜400nm程度の薄膜によ
って弾性表面波フィルタ4、5のIDT4a、5a及び
反射器4b、5bと、入力電極6及び出力電極7とアー
ス電極8上に中間電極12を介して形成された上部電極
11(図1)とで構成されている。
【0031】これらの電極のうち、弾性表面波フィルタ
4、5のIDT4a、5a及び反射器4b、5bは弾性
表面波素子2が機能するための素子電極であり、入力電
極6、出力電極7、アース電極8は、素子電極と、回路
基板やパッケージとを電気的かつ物理的に接続するため
の電極パッドである。
【0032】出力電極7、アース電極8上に、膜厚が、
例えば200nmのTi或いは、NiCr合金膜(Ni
Cr合金膜のCr濃度は25重量%)からなる中間電極
12を挟んで、膜厚が1μm程度の上部電極11が形成
されている。
【0033】弾性表面波装置1においては、上部電極1
1は、パッケージ本体9eの内底面に形成されたAuか
らなる電極パターン9a、9bとそれぞれAuバンプ
(金属バンプ)10により、電気的及び機械的に接続さ
れている。なお、パッケージ本体9eの外表面には、A
uからなる外部電極9c、9dが、電極パターン9a、
9bにそれぞれ接続されて設けられている。
【0034】そして、上部電極11は、中間電極12に
当接しAl合金からなる第一層11aと、Auバンプ1
0に当接しpure(純)Alからなる第二層11bとが互
いに積層された2層構造を有している。よって、中間電
極12、第一層11a、及び第二層11bは、この順に
て、電極パッドとしての例えばアース電極8上に積層さ
れていることになる。
【0035】次に、本発明における実施の形態に係る弾
性表面波素子の製造方法を説明する。まず、図2に示す
ように、圧電基板3上に膜厚300nm程度の膜厚から
なるAlまたはAl合金の櫛型電極を真空蒸着あるいは
スパッタ法、フォトリソグラフィー法及びエッチング法
あるいはリフトオフ法を用いて所定の形状にパターニン
グすることによって、各弾性表面波フィルタ4、5の各
IDT4a、5a及び反射器4b、5b、並びに電極パ
ッドである入力電極6、出力電極7及びアース電極8を
形成する。
【0036】次に、入力電極6及び出力電極7とアース
電極8上に、図1に示すように、リフトオフ法を用いた
真空蒸着により膜厚200nm程度でCrが25重量%
含まれるNiCrからなる中間電極12を形成し、続い
て、連続蒸着により中間電極12上に、所定の膜厚のA
l−1wt%Cu合金からなる上部電極11の第一層1
1aを形成し、更に連続蒸着により上記第一層11aの
上に所定の膜厚のAlからなる上部電極11の第二層1
1bを形成する。よって、中間電極12及び上部電極1
1は、リフトオフ法により一括に形成されている。この
とき、第一層11aと第二層11bとからなる上部電極
11の膜厚は1μm程度に設定されている。
【0037】このようにして形成された上部電極11上
にボールボンディング法によりAuバンプ10を形成す
る。具体的には、上部電極11上にAuワイヤの先端部
に形成されたボールを超音波を印加しながら圧着し、そ
の後、ボールの基端部分からAuワイヤを切断してAu
バンプ10を形成する。
【0038】以上のような工程を経て形成された弾性表
面波素子2を、図3に示すように、その上部電極11の
形成表面をパッケージ本体9e内の内底面上に形成され
た各電極パターン9a、9bにAuバンプ10を介して
対向させる。
【0039】続いて、弾性表面波素子2に対し超音波及
び熱を加えながら、弾性表面波素子2をパッケージ本体
9e内の内底面に向かって押圧して、弾性表面波素子2
と各電極パターン9a、9bとを互いに接続する(フェ
ースダウン実装、フリップチップ工法ともいう)。
【0040】次いで、パッケージ本体9eの開口部をキ
ャップ部9fにより覆い、開口部とキャップ部9fとの
間をはんだ等を用いて気密封止することによって弾性表
面波装置1が完成する。このような気密封止時には、A
uバンプ10、上部電極11、中間電極12、アース電
極8等、それが形成された圧電基板3部分にも気密封止
のための熱が印加される。
【0041】このような弾性表面波装置1において、表
2に示すように、上部電極11における、AlCu合金
からなる第一層11aと、Alからなる第二層11bと
の膜厚比を種々代えた各弾性表面波装置1を、それぞれ
200個(200 pcs )作製した。
【0042】
【表2】
【0043】上記表2に記載の膜厚比は、Al膜厚/AlC
u 膜厚を示し、Kはクラック発生率(%)を示し、Bは
バンプ不着発生率(%)を示す。
【0044】AlCu合金としては、AlCu合金中
に、1重量(wt)%(0.3原子%)のCuを含むも
のを用いた。AlCu合金中のCu含量は、第二層11
bとの親和性、及び硬度の点から、0.5wt%〜1.
5wt%の範囲内、原子%にて言い換えると0.15原
子%から0.45原子%までの範囲内が好ましい。
【0045】それらの、圧電基板3でのクラック発生率
(%)、Auバンプ10(金属バンプ)不着発生率
(%)を測定し、表2に測定結果を示した。表2及び前
述の表1の結果から、明らかなように、上部電極11
は、従来の単層だけよりも、AlCu合金とAlの2層
構造の方がよいことが判る。また、Al/AlCu合金
の全膜厚に対する、Alの膜厚の割合は、1%〜75%
が、より好ましくは5%〜50%がよいことが判る。
【0046】本発明では、上部電極11の最上層である
第二層11bをAlとし、中間電極12との界面側の第
一層11aをAl合金としたことで、電極パッドとして
のアース電極8の表面が、第二層11bにより見かけ
上、Auより柔らかくなったため、Auバンプ10との
密着性が向上し、また、Al合金層である第一層11a
によって、電極パッドとしてのアース電極8内へのAu
の拡散が抑制されるため、金属間化合物の形成領域面積
が小さくなり、部分的な体積変化による応力集中を緩和
できることが判った。
【0047】その結果、本発明では、Auバンプボンド
工程の歩留まりを90%からほぼ100%に改善できる
と共に、Auバンプ10下の圧電基板3のクラック発生
を完全に防止することができた。よって、製造工程にお
いて不具合のでない安定した条件で弾性表面波装置1を
製造することができ、信頼性の高い弾性表面波装置1を
提供できる。
【0048】なお、上記の実施の形態では、素子基板と
してタンタル酸リチウムからなる圧電基板3を用いて説
明したが、これに限るものではなく、例えば、ニオブ酸
リチウムや酸化亜鉛膜を設けた絶縁基板、水晶、ランガ
サイト等の圧電基板でも同様の効果を得られるものであ
る。
【0049】また、上記の実施の形態においては、第一
層11aのAl合金としてAlCu合金を用いた例を挙
げたが、Al合金に含まれるAl以外の金属としては、
Cuに限定されるものではなく、マイグレーション(mi
gration )抑制性金属であればよく、例えば、W、T
i、Cr、Ta、Siや、Cuを含め、それらを組み合
わせた金属を用いることができる。
【0050】さらに、上記の実施の形態では、中間電極
12として、Crが25重量%含まれるNiCrを用い
た例を挙げたが、上記に限定されるものではなく、他
に、Ti、Crを用いることができる。
【0051】また、上記の実施の形態においては、電子
部品素子として、弾性表面波素子2を用いた例を挙げた
が、Auバンプ10等の金属バンプを使用してフェース
ダウン実装されるものであれば、本発明を適用して同様
な効果を発揮できる。
【0052】
【発明の効果】本発明の電子部品素子は、以上のよう
に、フェースダウン実装される電子部品素子において、
素子基板の電極パッド上に中間電極と上部電極とが形成
され、上記上部電極が、中間電極と接するAl合金から
なる第一層、及び、金属バンプと接するAlからなる第
二層の2層構造を有している構成である。
【0053】それゆえ、上記構成では、上部電極の最上
層をAlとし、中間電極との界面にAl合金を配置した
ことで、電極パッド表面が、第二層により見かけ上、金
属バンプより柔らかくできるため、金属バンプとの密着
性が向上し、また、Al合金層によって、電極パッド内
の金属バンプの金属の拡散が抑制されるため、金属間化
合物の形成領域面積が小さくなり、部分的な体積変化に
よる応力集中を緩和できる。
【0054】その結果、上記構成においては、金属バン
プとの密着性の向上により金属バンプの不着発生を軽減
してバンプボンド工程の歩留まりを従来より改善できる
と共に、応力集中を緩和できることによって、金属バン
プ下の、素子基板におけるクラック発生を抑制すること
ができるという効果を奏する。
【図面の簡単な説明】
【図1】本発明の実施の形態に係る弾性表面波装置の要
部拡大断面図である。
【図2】上記弾性表面波装置の弾性表面波素子の概略平
面図である。
【図3】上記弾性表面波素子を有する弾性表面波装置の
概略断面図である。
【図4】従来の弾性表面波装置の要部拡大断面図であ
る。
【符号の説明】
3 圧電基板(素子基板) 8 電極パッド 10 金属バンプ 11 上部電極 11a 第一層 11b 第二層 12 中間電極

Claims (8)

    【特許請求の範囲】
  1. 【請求項1】素子基板と、該素子基板上に形成された素
    子電極と、該素子電極と電気的に接続された電極パッド
    と、電極パッド上に形成され金属バンプと接続される上
    部電極と、該電極パッドと該上部電極の間に形成された
    中間電極とを有し、フェースダウン実装される電子部品
    素子であって、 前記上部電極は、中間電極と接するAl合金からなる第
    一層、及び、金属バンプと接するAlからなる第二層の
    2層構造を有していることを特徴とする電子部品素子。
  2. 【請求項2】前記金属バンプの材料はAuであり、該中
    間電極は、Ti、Cr、NiCr合金の内少なくとも一
    種類の金属であり、該Al合金は、Cu、W、Ti、C
    r、Ta、Siからなる群から少なくとも一つ選択され
    たマイグレーション抑制性金属とAlとの合金であるこ
    とを特徴とする請求項1記載の電子部品素子。
  3. 【請求項3】前記Al合金におけるマイグレーション抑
    制性金属の濃度は、0.15原子%から0.45原子%
    までの範囲内であることを特徴とする請求項2記載の電
    子部品素子。
  4. 【請求項4】前記Al層の膜厚は該上部電極膜厚の1%
    以上75%以下であることを特徴とする請求項1ないし
    3の何れか1項に記載の電子部品素子。
  5. 【請求項5】前記Al層の膜厚は該上部電極膜厚の5%
    以上50%以下であることを特微とする請求項1ないし
    4の何れか1項に記載の電子部品素子。
  6. 【請求項6】前記素子基板及び素子電極は、弾性表面波
    素子のためのものであることを特徴とする請求項1ない
    し5の何れか1項に記載の電子部品素子。
  7. 【請求項7】前記上部電極と中間電極はリフトオフ法で
    一括形成されていることを特徴とする請求項1ないし6
    の何れか1項に記載の電子部品素子。
  8. 【請求項8】前記請求項1ないし7の何れか1項に記載
    の電子部品素子をパッケージ内にフェースダウン実装で
    収納したことを特徴とする電子部品装置。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005051498A (ja) * 2003-07-28 2005-02-24 Tdk Corp 表面弾性波素子、表面弾性波装置、表面弾性波デュプレクサ、及び表面弾性波素子の製造方法
US7352114B2 (en) 2003-07-17 2008-04-01 Tdk Corporation Surface acoustic wave element, surface acoustic wave device, surface acoustic wave duplexer, and method of manufacturing surface acoustic wave element
JP2011199119A (ja) * 2010-03-23 2011-10-06 Panasonic Corp 発光素子および発光装置
JP2014120770A (ja) * 2012-12-12 2014-06-30 Freescale Semiconductor Inc 集積型受動素子を含む集積回路およびその製造方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7352114B2 (en) 2003-07-17 2008-04-01 Tdk Corporation Surface acoustic wave element, surface acoustic wave device, surface acoustic wave duplexer, and method of manufacturing surface acoustic wave element
JP2005051498A (ja) * 2003-07-28 2005-02-24 Tdk Corp 表面弾性波素子、表面弾性波装置、表面弾性波デュプレクサ、及び表面弾性波素子の製造方法
JP2011199119A (ja) * 2010-03-23 2011-10-06 Panasonic Corp 発光素子および発光装置
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