JP2003085549A - 記憶装置およびそれを用いた画像処理装置 - Google Patents

Abstract

(57)【要約】 【課題】従来処理時間のかった領域成長のアルゴリズム
の高速化を図れ、リアルタイム動作をも可能とする記憶
装置および画像処理装置を提供する。 【解決手段】同一列の互いに隣接する２つのメモリセル
Ｍと、１つのフラグセルＦＣＬと、各々のメモリセルＭ
の記憶データに応じてフラグセルＦＣＬのフラグデータ
を行方向、列方向に隣接するメモリユニットＭＵのフラ
グセルＦＣＬに伝達する２つのトランスファーゲートＴ
Ｇを有するメモリユニットＭＵ１１〜ＭＵ８８がマトリ
クス状に配置されたメモリアレイ部５１を有し、隣接画
素の相関演算の結果である相関データを、全メモリセル
に書き込み、指定された位置（アドレス）から領域成長
の処理を開始してオブジェクトの抽出を行って、画像合
成器７に出力する領域成長回路５を設ける。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、たとえば領域成長
法というアルゴリズムを用いた画像信号処理に適用可能
な記憶装置およびそれを用いた画像処理装置に関するも
のである。

【０００２】

【従来の技術】画像信号処理手法の一つとして、領域成
長法というアルゴリズムが従来から知られている。この
領域成長法は、注目している小領域とそれに隣接する小
領域が、濃淡値や色など互いに同じ特徴をもっている場
合に、それらを一つの領域に統合する処理を順次実行す
ることにより、特徴が等しい領域を少しずつ成長させ、
最終的に画像全体の領域分割を行う手法である。この領
域成長法のアルゴリズムは、画像認識や画像処理の分野
で一般的に使われる技術で、主にオブジェクト抽出やエ
ッジ検出などに使われる。

【０００３】図２６および図２７は、従来のコンピュー
タを使った領域成長のアルゴリズム例を説明するための
図であって、図２６はそのフローチャート、図２７は画
素配列を示す図である。

【０００４】この従来のアルゴリズムでは、まず、フラ
グを０に設定する初期化を行い（ＳＴ１）、隣接画素の
相関フラグ演算を全画面に対して行う（ＳＴ２）。たと
えば図２７に示すように、黒印のポイントを中心に相関
の高い画素を抽出する。次に、指定したポイントに
「１」のフラグを立てる（ＳＴ３）。隣り合ったセル同
士のフラグが「１」と「０」で隣接画素の相関演算結果
が「１」ならば「０」を「１」の変更する（ＳＴ４）。
次に、フラグ「１」の数をカウントする。そして、前回
のカウント数と今回のカウント数が等しいか否かを判別
する（ＳＴ５）。ステップＳＴ５において、前回のカウ
ント数と今回のカウント数が等しくないと判別すると、
ステップ４の処理に戻り、等しくなったという判別結果
が得られるまで、ステップＳＴ４〜ＳＴ６の処理を繰り
返す。

【０００５】また、図２７の白い四角は相関スイッチが
オンを示し、黒い四角は相関スイッチがオフを示してい
る。

【０００６】

【発明が解決しようとする課題】しかしながら、上述し
た従来の信号処理方法では、ループ演算を何度も繰り返
し行う必要があったため、ＣＰＵの処理能力に大きな負
担となっていた。すなわち、従来のコンピュータ使った
領域成長では、アルゴリズムのＣＰＵに対する負荷は非
常に重く、リアルタイムに処理を行うことが困難であっ
た。

【０００７】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、領域成長のアルゴリズムを非常
に簡単なハードウエアによって高速に実現することが可
能な記憶装置およびそれを用いた画像処理装置を提供す
ることにある。

【０００８】

【課題を解決するための手段】上記目的を達成するた
め、本発明の第１の観点によれば、所定データを記憶す
る記憶装置であって、隣接データ間の相関データが書き
込まれる少なくとも一つのメモリセルと、フラグノード
を有し、セット信号を受けてまたは転送された相関があ
ること示すフラグデータを受けて上記フラグノードに当
該フラグデータを保持可能なフラグセルと、上記メモリ
セルに隣接データ間で、所定の相関関係があることを示
す相関データが記憶されている場合に、上記フラグセル
のフラグノードに対するフラグデータの転送経路を形成
する少なくとも一つのデータ転送手段とを含むメモリユ
ニットを有する。

【０００９】また、本発明の第１の観点では、上記フラ
グセルのフラグノードを所定のタイミングでリセットす
る手段を有する。

【００１０】また、本発明の第１の観点では、上記デー
タ転送手段は、上記メモリセルに隣接データ間で、所定
の相関関係がないことを示す相関データが記憶されてい
る場合に、上記フラグセルのフラグノードに対するフラ
グデータの転送経路を遮断状態に保持する。

【００１１】また、本発明の第１の観点では、上記デー
タ転送手段は、制御端子にメモリセルの記憶データを受
けて、当該記憶データレベルに応じて導通状態が制御さ
れるトランスファーゲートを含む。

【００１２】また、本発明の第１の観点では、上記デー
タ転送手段は、第１端子が上記フラグデータレベルに相
当する電源電位側に接続され、第２端子が転送先ノード
側に接続され、制御端子にメモリセルの記憶データを受
けて当該記憶データレベルに応じて上記第１端子と第２
端子間の導通状態が制御されるトランジスタを含む。

【００１３】また、本発明の第１の観点では、上記フラ
グセルは、上記フラグノードのデータレベルを反転する
インバータを含み、上記データ転送手段は、制御端子へ
の入力データレベルに応じて第１端子と第２端子間の導
通状態が制御される第１および第２のトランジスタを含
み、上記第１および第２のトランジスタは上記フラグデ
ータレベルに相当する電源電位と転送先ノード間に直列
に接続され、上記第１のトランジスタは、制御端子にメ
モリセルの記憶データを受けて当該記憶データレベルに
応じて上記第１端子と第２端子間の導通状態が制御さ
れ、上記第２のトランジスタは、上記インバータの出力
データを受けて、当該データのレベルに応じて上記第１
端子と第２端子間の導通状態が制御される。

【００１４】また、本発明の第１の観点では、上記デー
タ転送手段は、第１端子が上記フラグデータレベルに相
当する電源電位に接続され、第２端子が上記フラグセル
のフラグノードに接続され、制御端子にメモリセルの記
憶データを受けて当該記憶データレベルに応じて上記第
１端子と第２端子間の導通状態が制御されるトランジス
タを含む。

【００１５】また、本発明の第１の観点では、上記デー
タ転送手段は、制御端子への入力データレベルに応じて
第１端子と第２端子間の導通状態が制御される第１およ
び第２のトランジスタを含み、上記第１および第２のト
ランジスタは上記フラグデータレベルに相当する電源電
位と上記フラグセルのフラグノード間に直列に接続さ
れ、上記第１のトランジスタは、制御端子にメモリセル
の記憶データを受けて当該記憶データレベルに応じて上
記第１端子と第２端子間の導通状態が制御され、上記第
２のトランジスタは、上記転送されるフラグデータの反
転レベルのデータを受けた場合に上記第１端子と第２端
子間が導通状態に制御される。

【００１６】また、本発明の第１の観点では、上記フラ
グセルは、上記フラグノードのデータレベルを反転する
インバータを含み、上記データ転送手段は、制御端子へ
の入力データレベルに応じて第１端子と第２端子間の導
通状態が制御される第１、第２、第３、および第４のト
ランジスタを含み、上記第１および第２のトランジスタ
は上記フラグデータレベルに相当する電源電位と転送先
ノード間に直列に接続され、上記第１のトランジスタ
は、制御端子にメモリセルの記憶データを受けて当該記
憶データレベルに応じて上記第１端子と第２端子間の導
通状態が制御され、上記第２のトランジスタは、上記イ
ンバータの出力データを受けて、当該データのレベルに
応じて上記第１端子と第２端子間の導通状態が制御さ
れ、上記第３および第４のトランジスタは上記フラグデ
ータレベルに相当する電源電位と上記フラグセルのフラ
グノード間に直列に接続され、上記第３のトランジスタ
は、制御端子にメモリセルの記憶データを受けて当該記
憶データレベルに応じて上記第１端子と第２端子間の導
通状態が制御され、上記第４のトランジスタは、上記転
送されるフラグデータの反転レベルのデータを受けた場
合に上記第１端子と第２端子間が導通状態に制御され
る。

【００１７】本発明の第２の観点によれば、画像データ
を記憶する記憶装置であって、隣接画素の相関データが
書き込まれる少なくとも一つのメモリセルと、フラグノ
ードを有し、セット信号を受けてまたは転送された相関
があること示すフラグデータを受けて上記フラグノード
に当該フラグデータを保持可能で、かつ、上記フラグデ
ータを外部の処理回路に出力可能なフラグセルと、上記
メモリセルに隣接画素間で、所定の相関関係があること
を示す相関データが記憶されている場合に、上記フラグ
セルのフラグノードに対するフラグデータの転送経路を
形成する少なくとも一つのデータ転送手段とを含むメモ
リユニットを有する。

【００１８】また、本発明の第２の観点では、上記フラ
グセルのフラグノードを所定のタイミングでリセットす
る手段を有する。

【００１９】また、本発明の第２の観点では、上記相関
データは、画像の空間方向の相関データを含む。

【００２０】また、本発明の第２の観点では、上記相関
データは、画像の時間方向の相関データを含み、画像の
時間方向の相関データを記憶するメモリセルと、当該メ
モリセルの記憶データに応じてフラグデータの転送経路
の形成処理を行うデータ転送手段とを含む。

【００２１】また、本発明の第２の観点では、上記相関
データは、画像データの階層構造に対応する相関データ
を含む。

【００２２】また、本発明の第２の観点では、上記デー
タ転送手段は、上記メモリセルに隣接データ間で、所定
の相関関係がないことを示す相関データが記憶されてい
る場合に、上記フラグセルのフラグノードに対するフラ
グデータの転送経路を遮断状態に保持する。

【００２３】また、本発明の第２の観点では、上記デー
タ転送手段は、制御端子にメモリセルの記憶データを受
けて、当該記憶データレベルに応じて導通状態が制御さ
れるトランスファーゲートを含む。

【００２４】また、本発明の第２の観点では、上記デー
タ転送手段は、第１端子が上記フラグデータレベルに相
当する電源電位側に接続され、第２端子が転送先ノード
側に接続され、制御端子にメモリセルの記憶データを受
けて当該記憶データレベルに応じて上記第１端子と第２
端子間の導通状態が制御されるトランジスタを含む。

【００２５】また、本発明の第２の観点では、上記フラ
グセルは、上記フラグノードのデータレベルを反転させ
るインバータを含み、上記データ転送手段は、制御端子
への入力データレベルに応じて第１端子と第２端子間の
導通状態が制御される第１および第２のトランジスタを
含み、上記第１および第２のトランジスタは上記フラグ
データレベルに相当する電源電位と転送先ノード間に直
列に接続され、上記第１のトランジスタは、制御端子に
メモリセルの記憶データを受けて当該記憶データレベル
に応じて上記第１端子と第２端子間の導通状態が制御さ
れ、上記第２のトランジスタは、上記インバータの出力
データを受けて、当該データのレベルに応じて上記第１
端子と第２端子間の導通状態が制御される。

【００２６】また、本発明の第２の観点では、上記デー
タ転送手段は、第１端子が上記フラグデータレベルに相
当する電源電位に接続され、第２端子が上記フラグセル
のフラグノードに接続され、制御端子にメモリセルの記
憶データを受けて当該記憶データレベルに応じて上記第
１端子と第２端子間の導通状態が制御されるトランジス
タを含む。

【００２７】また、本発明の第２の観点では、上記デー
タ転送手段は、制御端子への入力データレベルに応じて
第１端子と第２端子間の導通状態が制御される第１およ
び第２のトランジスタを含み、上記第１および第２のト
ランジスタは上記フラグデータレベルに相当する電源電
位と上記フラグセルのフラグノード間に直列に接続さ
れ、上記第１のトランジスタは、制御端子にメモリセル
の記憶データを受けて当該記憶データレベルに応じて上
記第１端子と第２端子間の導通状態が制御され、上記第
２のトランジスタは、上記転送されるフラグデータの反
転レベルのデータを受けた場合に上記第１端子と第２端
子間が導通状態に制御される。

【００２８】また、本発明の第２の観点では、上記フラ
グセルは、上記フラグノードのデータレベルを反転する
インバータを含み、上記データ転送手段は、制御端子へ
の入力データレベルに応じて第１端子と第２端子間の導
通状態が制御される第１、第２、第３、および第４のト
ランジスタを含み、上記第１および第２のトランジスタ
は上記フラグデータレベルに相当する電源電位と転送先
ノード間に直列に接続され、上記第１のトランジスタ
は、制御端子にメモリセルの記憶データを受けて当該記
憶データレベルに応じて上記第１端子と第２端子間の導
通状態が制御され、上記第２のトランジスタは、上記イ
ンバータの出力データを受けて、当該データのレベルに
応じて上記第１端子と第２端子間の導通状態が制御さ
れ、上記第３および第４のトランジスタは上記フラグデ
ータレベルに相当する電源電位と上記フラグセルのフラ
グノード間に直列に接続され、上記第３のトランジスタ
は、制御端子にメモリセルの記憶データを受けて当該記
憶データレベルに応じて上記第１端子と第２端子間の導
通状態が制御され、上記第４のトランジスタは、上記転
送されるフラグデータの反転レベルのデータを受けた場
合に上記第１端子と第２端子間が導通状態に制御され
る。

【００２９】本発明の第３の観点によれば、画像データ
を記憶する記憶装置であって、隣接画素の相関データが
書き込まれる少なくとも一つのメモリセルと、フラグノ
ードを有し、セット信号を受けてまたは転送された相関
があること示すフラグデータを受けて上記フラグノード
に当該フラグデータを保持可能で、かつ、上記フラグデ
ータを外部の処理回路に出力可能なフラグセルと、上記
メモリセルに隣接画素間で、所定の相関関係があること
を示す相関データが記憶されている場合に、上記フラグ
セルのフラグノードに対するフラグデータの転送経路を
形成する少なくとも一つのデータ転送手段とを含む複数
のメモリユニットがマトリクス状に配置され、一のメモ
リユニットの上記データ転送手段は、当該一のメモリユ
ニットのフラグセルにおけるフラグノードと隣接するメ
モリセルユニットのフラグセルにおけるフラグノード間
に配置されている。

【００３０】また、本発明の第３の観点では、上記フラ
グセルのフラグノードを所定のタイミングでリセットす
る制御手段を有する。

【００３１】また、本発明の第３の観点では、上記制御
手段は、上記各メモリユニットの各メモリセルに相関デ
ータを書き込み、上記各メモリユニットのフラグセルに
おけるフラグノードをリセットした後、注目するメモリ
ユニットのフラグセルにセット信号を供給する。

【００３２】また、本発明の第３の観点では、上記メモ
リユニットは、当該メモリユニットのフラグセルにおけ
るフラグノードとマトリクスの行方向に隣接するメモリ
ユニットのフラグセルにおけるフラグノード間に配置さ
れた第１のデータ転送手段と、当該メモリユニットのフ
ラグセルにおけるフラグノードとマトリクスの列方向に
隣接するメモリユニットのフラグセルにおけるフラグノ
ード間に配置された第２のデータ転送手段とを含む。

【００３３】また、本発明の第３の観点では、上記相関
データは、画像の空間方向の相関データを含む。

【００３４】また、本発明の第３の観点では、上記メモ
リユニットの少なくとも一つは、当該メモリユニットの
フラグセルにおけるフラグノードとマトリクスの行方向
に隣接するメモリユニットのフラグセルにおけるフラグ
ノード間に配置された第１のデータ転送手段と、当該メ
モリユニットのフラグセルにおけるフラグノードとマト
リクスの列方向に隣接するメモリユニットのフラグセル
におけるフラグノード間に配置された第２のデータ転送
手段と、当該メモリユニットのフラグセルにおけるフラ
グノードとマトリクスの斜め向に隣接するメモリユニッ
トのフラグセルにおけるフラグノード間に配置された第
３のデータ転送手段とを含む。

【００３５】また、本発明の第３の観点では、上記相関
データは、画像の時間方向の相関データを含み、画像の
時間方向の相関データを記憶するメモリセルと、当該メ
モリセルの記憶データに応じてフラグデータの転送経路
の形成処理を行うデータ転送手段とを含む。

【００３６】また、本発明の第３の観点では、上記相関
データは、画像データの階層構造に対応する相関データ
を含む。

【００３７】また、本発明の第３の観点では、上記デー
タ転送手段は、上記メモリセルに隣接データ間で、所定
の相関関係がないことを示す相関データが記憶されてい
る場合に、上記フラグセルのフラグノードに対するフラ
グデータの転送経路を遮断状態に保持する。

【００３８】また、本発明の第３の観点では、上記デー
タ転送手段は、制御端子にメモリセルの記憶データを受
けて、当該記憶データレベルに応じて導通状態が制御さ
れるトランスファーゲートを含む。

【００３９】また、本発明の第３の観点では、上記デー
タ転送手段は、第１端子が上記フラグデータレベルに相
当する電源電位側に接続され、第２端子が隣接するメモ
リユニットのフラグセルにおけるフラグノード側に接続
され、制御端子にメモリセルの記憶データを受けて当該
記憶データレベルに応じて上記第１端子と第２端子間の
導通状態が制御されるトランジスタを含む。

【００４０】また、本発明の第３の観点では、上記各メ
モリユニットのフラグセルは、上記フラグノードのデー
タレベルを反転させるインバータを含み、上記データ転
送手段は、制御端子への入力データレベルに応じて第１
端子と第２端子間の導通状態が制御される第１および第
２のトランジスタを含み、上記第１および第２のトラン
ジスタは上記フラグデータレベルに相当する電源電位と
隣接するメモリユニットのフラグセルにおけるフラグノ
ード間に直列に接続され、上記第１のトランジスタは、
制御端子にメモリセルの記憶データを受けて当該記憶デ
ータレベルに応じて上記第１端子と第２端子間の導通状
態が制御され、上記第２のトランジスタは、上記インバ
ータの出力データを受けて、当該データのレベルに応じ
て上記第１端子と第２端子間の導通状態が制御される。

【００４１】また、本発明の第３の観点では、上記デー
タ転送手段は、第１端子が上記フラグデータレベルに相
当する電源電位に接続され、第２端子が上記フラグセル
のフラグノードに接続され、制御端子にメモリセルの記
憶データを受けて当該記憶データレベルに応じて上記第
１端子と第２端子間の導通状態が制御されるトランジス
タを含む。

【００４２】また、本発明の第３の観点では、上記デー
タ転送手段は、制御端子への入力データレベルに応じて
第１端子と第２端子間の導通状態が制御される第１およ
び第２のトランジスタを含み、上記第１および第２のト
ランジスタは上記フラグデータレベルに相当する電源電
位と上記フラグセルのフラグノード間に直列に接続さ
れ、上記第１のトランジスタは、制御端子にメモリセル
の記憶データを受けて当該記憶データレベルに応じて上
記第１端子と第２端子間の導通状態が制御され、上記第
２のトランジスタは、上記転送されるフラグデータの反
転レベルのデータを受けた場合に上記第１端子と第２端
子間が導通状態に制御される。

【００４３】また、本発明の第３の観点では、上記各メ
モリユニットのフラグセルは、上記フラグノードのデー
タレベルを反転するインバータを含み、上記データ転送
手段は、制御端子への入力データレベルに応じて第１端
子と第２端子間の導通状態が制御される第１、第２、第
３、および第４のトランジスタを含み、上記第１および
第２のトランジスタは上記フラグデータレベルに相当す
る電源電位と隣接するメモリユニットのフラグセルにお
けるフラグノード間に直列に接続され、上記第１のトラ
ンジスタは、制御端子にメモリセルの記憶データを受け
て当該記憶データレベルに応じて上記第１端子と第２端
子間の導通状態が制御され、上記第２のトランジスタ
は、自段のフラグセルの上記インバータの出力データを
受けて、当該データのレベルに応じて上記第１端子と第
２端子間の導通状態が制御され、上記第３および第４の
トランジスタは上記フラグデータレベルに相当する電源
電位と上記フラグセルのフラグノード間に直列に接続さ
れ、上記第３のトランジスタは、制御端子にメモリセル
の記憶データを受けて当該記憶データレベルに応じて上
記第１端子と第２端子間の導通状態が制御され、上記第
４のトランジスタは、上記隣接するメモリユニットのフ
ラグセルのインバータの出力データを受けて、当該デー
タのレベルに応じて上記第１端子と第２端子間の導通状
態が制御される。

【００４４】本発明の第４の観点によれば、注目してい
る小領域とそれに隣接する小領域が、互いに同じ特徴を
もっている場合に、それらを一つの領域に統合する処理
を順次実行することにより、特徴が等しい領域を少しず
つ成長させ、最終的に画像全体の領域分割を行う画像処
理装置であって、隣接画素間の相関演算を行い、隣接画
素間に相関関係があるか否かを示す相関データを出力す
る相関演算手段と、上記相関演算手段により出力された
隣接画素の相関データが書き込まれる少なくとも一つの
メモリセルと、フラグノードを有し、セット信号を受け
てまたは転送された相関があること示すフラグデータを
受けて上記フラグノードに当該フラグデータを保持可能
で、かつ、上記フラグデータを外部の処理回路に出力可
能なフラグセルと、上記メモリセルに隣接画素間で、所
定の相関関係があることを示す相関データが記憶されて
いる場合に、上記フラグセルのフラグノードに対するフ
ラグデータの転送経路を形成する少なくとも一つのデー
タ転送手段とを含むメモリユニットを有する記憶装置と
を含む。

【００４５】本発明の第５の観点によれば、注目してい
る小領域とそれに隣接する小領域が、互いに同じ特徴を
もっている場合に、それらを一つの領域に統合する処理
を順次実行することにより、特徴が等しい領域を少しず
つ成長させ、最終的に画像全体の領域分割を行う画像処
理装置であって、隣接画素間の相関演算を行い、隣接画
素間に相関関係があるか否かを示す相関データを出力す
る相関演算手段と、上記相関演算手段により出力された
隣接画素の相関データが書き込まれる少なくとも一つの
メモリセルと、フラグノードを有し、セット信号を受け
てまたは転送された相関があること示すフラグデータを
受けて上記フラグノードに当該フラグデータを保持可能
で、かつ、上記フラグデータを外部の処理回路に出力可
能なフラグセルと、上記メモリセルに隣接画素間で、所
定の相関関係があることを示す相関データが記憶されて
いる場合に、上記フラグセルのフラグノードに対するフ
ラグデータの転送経路を形成する少なくとも一つのデー
タ転送手段とを含む複数のメモリユニットがマトリクス
状に配置された記憶装置とを有し、上記記憶装置の一の
メモリユニットの上記データ転送手段は、当該一のメモ
リユニットのフラグセルにおけるフラグノードと隣接す
るメモリセルユニットのフラグセルにおけるフラグノー
ド間に配置されている。

【００４６】本発明によれば、まず、各メモリユニット
のメモリセルに全画素分の相関値のデータを書き込む。
次に、メモリセルに全画素分の相関値のデータが書き込
まれたならば、全メモリユニットのフラグセルのフラグ
ノードをリセットする。これにより、全メモリユニット
のフラグセルのフラグノードのデータがたとえば論理
「０」にリセットされ、これに伴い、全てのフラグ出力
が「０」にリセットされる。このリセット動作によっ
て、領域成長処理の準備動作が完了する。その後、たと
えばポインティング装置から指定された位置（アドレ
ス）の注目メモリユニットのフラグセルにセット信号を
供給し、フラグノードにたとえば論理「１」のフラグデ
ータをセットする。そして、注目メモリユニットを中心
として、メモリセルに接続されたトランスファーゲート
等のデータ転送手段を介して次々と注目メモリユニット
の「１」レベルが伝わっていくこととなる。「１」レベ
ルが伝達された各メモリユニットのフラグセルがらは、
データ「１」がフラグ出力として処理回路にに出力され
る。ここで、このメモリセルに接続されたトランスファ
ーゲート等のデータ転送手段がオフの状態であれば、こ
の領域成長の処理はそこで止まり処理は終了する。

【００４７】

【発明の実施の形態】図１は、本発明に係る記憶装置を
適用した画像処理装置の一実施形態を示すブロック図で
ある。本画像処理装置は、動画像を表示して、ポインテ
ィング装置で入力されたポイントのオブジェクトを領域
成長のアルゴリズムを用いて抽出し、抽出したオブジェ
クトの色を変える装置である。

【００４８】本画像処理装置１は、図１に示すように、
ラインメモリ２、相関演算器３、フレームメモリ４、領
域成長回路５、ポインティング装置６、画像合成器７、
および表示装置８を有している。

【００４９】ラインメモリ２は、次段の相関演算器３に
おいて相関演算を行うために、入力動画像信号ＳＭＩか
ら隣接画像データを取り出すために相関演算器３の入力
段に配置されている。たとえば、ラスタスキャン順に入
力された画像データから画像の上下のデータを取り出す
ためには、少なくとも２ライン分のラインメモリを必要
とする。

【００５０】相関演算器３は、ラインメモリ２に保持さ
れた隣接画像データの画素間の相関演算を行い、その結
果を信号Ｓ３として領域成長回路５に出力する。画像の
相関演算としては、隣接画素差分があるしきい値以下と
いう判定、または、色の三原色であるＲ（赤）、Ｇ
（緑）、Ｂ（青）のデータを使って差分を求めた値をし
きい値処理しても、また、単純な隣接画素の一致判定に
よる等の態様が可能である。

【００５１】ここで、相関演算器３の画像相関演算の具
体的な処理の例について、図２に関連付けて説明する。

【００５２】図２は、相関演算を説明するための図であ
って、画像データの位置関係を示す図である。ここで
は、図２における画素Ａと画素Ｂの相関演算について述
べる。

【００５３】相関演算の簡単な例としては、画素Ａと画
素Ｂの差分絶対値を求め、求めた差分絶対値が所定のし
きい値Ｘ以上であれば論理「１」、しきい値Ｘ以下であ
れば倫理「０」の演算結果とするというものである。こ
れを式で表すと次のようになる。

【００５４】

【数１】｜Ａ−Ｂ｜＞Ｘ

【００５５】また、さらに簡単な例としては、画素Ａと
画素Ｂの一致をみる方法、すなわち単純に隣接画素の一
致判定を行う方法もある。この場合は、隣接画素が一致
する場合は論理「１」、不一致の場合は論理「０」の演
算結果を得る。これをハードウェアで実現する場合に
は、排他的論理和（ＥＯＲ）回路によって、簡単に実現
できる。

【００５６】また、高度なアルゴリズムとしては、正規
化した後に差分絶対値を求める方法やｓｏｂｅｌの方法
などが適用可能である。

【００５７】ここまでは、注目画素Ａと右に隣接する画
素Ｂとの相関演算の方法について述べたが、左の画素Ｃ
および上下の画素Ｄ，Ｅについて同様の相関演算を行う
必要がある。この上下の相関演算を行うためにラインメ
モリ２が必要となる。上述したように、たとえば、ラス
タスキャン順に入力された画像データから画像の上下の
データを取り出すためには、少なくとも２ライン分のラ
インメモリを必要とする。

【００５８】フレームメモリ４は、実際に領域成長回路
５において領域成長の処理が行えるのは、１フレーム部
の相関演算が終了した後となることから、表示装置８の
時間調整のために１フレーム分、入力された動画像信号
ＳＭＩを遅延させて、時間調整を行って画像合成器７に
入力させる。

【００５９】領域成長回路５は、所定容量のメモリを有
し、相関演算器３による隣接画素の相関演算の結果であ
る“１”または“０”データを、メモリの所定のアドレ
スに書き込み、たとえば１フレーム分の相関データを書
き込んだ後、ポインティング装置６により入力された位
置（アドレス）から領域成長の処理を開始してオブジェ
クトの抽出を行って、画像合成器７に出力する。抽出さ
れたオブジェクトは、画像合成器７で、１フレーム分遅
延された画像データと合成され、表示装置８に出力され
て表示される。

【００６０】以下に、領域成長回路５の具体的な構成例
について、図面に関連付けて詳細に説明する。

【００６１】図３は、本発明に係る基本的な領域成長回
路であって、左右上下方向に領域成長が可能な領域成長
回路を示すブロック構成図である。

【００６２】領域成長回路５Ａは、図３に示すように、
メモリアレイ部５１、メモリ制御回路５２、Ｘデコーダ
５３、およびＹデコーダ５４を有している。

【００６３】メモリアレイ部５１は、たとえばＳＲＡＭ
により構成されたメモリセルＭがｍ×ｎ（図３の例で
は、８×１６）のマトリクス状に配置され、同一列の互
いに隣接する２つのメモリセルＭを含むメモリユニット
ＭＵがｍ×ｍ（図３の例では、８×８）のマトリクス状
に配置されている。Ｍ個×Ｎ個の配置数は、入力される
画像データの大きさ分とすることが望ましい。同一行に
配置された１６個のメモリセルＭはＸデコーダ５３によ
り駆動される同一のワード線ＷＬ０〜ＷＬ７にそれぞれ
接続されている。同様に、同一列に配置された８個のメ
モリセルＭはＹデコーダ５４により駆動されるビット線
対ＢＬ０，／ＢＬ０〜ＢＬ１５，／ＢＬ１５にそれぞれ
接続されている。

【００６４】具体的には、ワード線ＷＬ０には、第１行
に配置されたメモリセルＭ１１１，Ｍ１１２、Ｍ１２
１，Ｍ１２２、Ｍ１３１，Ｍ１３２、Ｍ１４１，Ｍ１４
２、Ｍ１５１，Ｍ１５２、Ｍ１６１，Ｍ１６２、Ｍ１７
１，Ｍ１７２、Ｍ１８１，Ｍ１８２が接続されている。
ワード線ＷＬ１には、第２行に配置されたメモリセルＭ
２１１，Ｍ２１２、Ｍ２２１，Ｍ２２２、Ｍ２３１，Ｍ
２３２、Ｍ２４１，Ｍ２４２、Ｍ２５１，Ｍ２５２、Ｍ
２６１，Ｍ２６２、Ｍ２７１，Ｍ２７２、Ｍ２８１，Ｍ
２８２が接続されている。ワード線ＷＬ２には、第３行
に配置されたメモリセルＭ３１１，Ｍ３１２、Ｍ３２
１，Ｍ３２２、Ｍ３３１，Ｍ３３２、Ｍ３４１，Ｍ３４
２、Ｍ３５１，Ｍ３５２、Ｍ３６１，Ｍ３６２、Ｍ３７
１，Ｍ３７２、Ｍ３８１，Ｍ３８２が接続されている。
ワード線ＷＬ３には、第４行に配置されたメモリセルＭ
４１１，Ｍ４１２、Ｍ４２１，Ｍ４２２、Ｍ４３１，Ｍ
４３２、Ｍ４４１，Ｍ４４２、Ｍ４５１，Ｍ４５２、Ｍ
４６１，Ｍ４６２、Ｍ４７１，Ｍ４７２、Ｍ４８１，Ｍ
４８２が接続されている。ワード線ＷＬ４には、第５行
に配置されたメモリセルＭ５１１，Ｍ５１２、Ｍ５２
１，Ｍ５２２、Ｍ５３１，Ｍ５３２、Ｍ５４１，Ｍ５４
２、Ｍ５５１，Ｍ５５２、Ｍ５６１，Ｍ５６２、Ｍ５７
１，Ｍ５７２、Ｍ５８１，Ｍ５８２が接続されている。
ワード線ＷＬ５には、第６行に配置されたメモリセルＭ
６１１，Ｍ６１２、Ｍ６２１，Ｍ６２２、Ｍ６３１，Ｍ
６３２、Ｍ６４１，Ｍ６４２、Ｍ６５１，Ｍ６５２、Ｍ
６６１，Ｍ６６２、Ｍ６７１，Ｍ６７２、Ｍ６８１，Ｍ
６８２が接続されている。ワード線ＷＬ６には、第７行
に配置されたメモリセルＭ７１１，Ｍ７１２、Ｍ７２
１，Ｍ７２２、Ｍ７３１，Ｍ７３２、Ｍ７４１，Ｍ７４
２、Ｍ７５１，Ｍ７５２、Ｍ７６１，Ｍ７６２、Ｍ７７
１，Ｍ７７２、Ｍ７８１，Ｍ７８２が接続されている。
ワード線ＷＬ７には、第８行に配置されたメモリセルＭ
８１１，Ｍ８１２、Ｍ８２１，Ｍ８２２、Ｍ８３１，Ｍ
８３２、Ｍ８４１，Ｍ８４２、Ｍ８５１，Ｍ８５２、Ｍ
８６１，Ｍ８６２、Ｍ８７１，Ｍ８７２、Ｍ８８１，Ｍ
８８２が接続されている。

【００６５】また、ビット線対ＢＬ０，／ＢＬ０には、
第１列に配置されたメモリセルＭ１１１、Ｍ２１１、Ｍ
３１１、Ｍ４１１、Ｍ５１１、Ｍ６１１、Ｍ７１１、Ｍ
８１１が接続されている。ビット線対ＢＬ１，／ＢＬ１
には、第２列に配置されたメモリセルＭ１１２、Ｍ２１
２、Ｍ３１２、Ｍ４１２、Ｍ５１２、Ｍ６１２、Ｍ７１
２、Ｍ８１２が接続されている。ビット線対ＢＬ２，／
ＢＬ２には、第３列に配置されたメモリセルＭ１２１、
Ｍ２２１、Ｍ３２１、Ｍ４２１、Ｍ５２１、Ｍ６２１、
Ｍ７２１、Ｍ８２１が接続されている。ビット線対ＢＬ
３，／ＢＬ３には、第４列に配置されたメモリセルＭ１
２２、Ｍ２２２、Ｍ３２２、Ｍ４２２、Ｍ５２２、Ｍ６
２２、Ｍ７２２、Ｍ８２２が接続されている。ビット線
対ＢＬ４，／ＢＬ４には、第５列に配置されたメモリセ
ルＭ１３１、Ｍ２３１、Ｍ３３１、Ｍ４３１、Ｍ５３
１、Ｍ６３１、Ｍ７３１、Ｍ８３１が接続されている。
ビット線対ＢＬ５，／ＢＬ５には、第６列に配置された
メモリセルＭ１３２、Ｍ２３２、Ｍ３３２、Ｍ４３２、
Ｍ５３２、Ｍ６３２、Ｍ７３２、Ｍ８３２が接続されて
いる。ビット線対ＢＬ６，／ＢＬ６には、第７列に配置
されたメモリセルＭ１４１、Ｍ２４１、Ｍ３４１、Ｍ４
４１、Ｍ５４１、Ｍ６４１、Ｍ７４１、Ｍ８４１が接続
されている。ビット線対ＢＬ７，／ＢＬ７には、第８列
に配置されたメモリセルＭ１４２、Ｍ２４２、Ｍ３４
２、Ｍ４４２、Ｍ５４２、Ｍ６４２、Ｍ７４２、Ｍ８４
２が接続されている。ビット線対ＢＬ８，／ＢＬ８に
は、第９列に配置されたメモリセルＭ１５１、Ｍ２５
１、Ｍ３５１、Ｍ４５１、Ｍ５５１、Ｍ６５１、Ｍ７５
１、Ｍ８５１が接続されている。ビット線対ＢＬ９，／
ＢＬ９には、第１０列に配置されたメモリセルＭ１５
２、Ｍ２５２、Ｍ３５２、Ｍ４５２、Ｍ５５２、Ｍ６５
２、Ｍ７５２、Ｍ８５２が接続されている。ビット線対
ＢＬ１０，／ＢＬ１０には、第１１列に配置されたメモ
リセルＭ１６１、Ｍ２６１、Ｍ３６１、Ｍ４６１、Ｍ５
６１、Ｍ６６１、Ｍ７６１、Ｍ８６１が接続されてい
る。ビット線対ＢＬ１１，／ＢＬ１１には、第１２列に
配置されたメモリセルＭ１６２、Ｍ２６２、Ｍ３６２、
Ｍ４６２、Ｍ５６２、Ｍ６６２、Ｍ７６２、Ｍ８６２が
接続されている。ビット線対ＢＬ１２，／ＢＬ１２に
は、第１３列に配置されたメモリセルＭ１７１、Ｍ２７
１、Ｍ３７１、Ｍ４７１、Ｍ５７１、Ｍ６７１、Ｍ７７
１、Ｍ８７１が接続されている。ビット線対ＢＬ１３，
／ＢＬ１３には、第１４列に配置されたメモリセルＭ１
７２、Ｍ２７２、Ｍ３７２、Ｍ４７２、Ｍ５７２、Ｍ６
７２、Ｍ７７２、Ｍ８７２が接続されている。ビット線
対ＢＬ１４，／ＢＬ１４には、第１５列に配置されたメ
モリセルＭ１８１、Ｍ２８１、Ｍ３８１、Ｍ４８１、Ｍ
５８１、Ｍ６８１、Ｍ７８１、Ｍ８８１が接続されてい
る。ビット線対ＢＬ１５，／ＢＬ１５には、第１６列に
配置されたメモリセルＭ１８２、Ｍ２８２、Ｍ３８２、
Ｍ４８２、Ｍ５８２、Ｍ６８２、Ｍ７８２、Ｍ８８２が
接続されている。

【００６６】そして、各メモリユニットＭＵは、同一列
の互いに隣接する２つのメモリセルＭと、１つのフラグ
セルＦＣＬと、各々のメモリセルＭの記憶データに応じ
てフラグセルＦＣＬのフラグデータを行方向、列方向に
隣接するメモリユニットＭＵのフラグセルＦＣＬに伝達
するデータ転送手段としての２つのトランスファーゲー
トＴＧにより構成されている。

【００６７】具体的には、第１行に配置されたメモリユ
ニットＭＵ１１は、メモリセルＭ１１１，Ｍ１１２、フ
ラグセルＦＣＬ１１、およびトランスファーゲートＴＧ
１１１，ＴＧ１１２により構成されている。メモリユニ
ットＭＵ１２は、メモリセルＭ１２１，Ｍ１２２、フラ
グセルＦＣＬ１２、およびトランスファーゲートＴＧ１
２１，ＴＧ１２２により構成されている。メモリユニッ
トＭＵ１３は、メモリセルＭ１３１，Ｍ１３２、フラグ
セルＦＣＬ１３、およびトランスファーゲートＴＧ１３
１，ＴＧ１３２により構成されている。メモリユニット
ＭＵ１４は、メモリセルＭ１４１，Ｍ１４２、フラグセ
ルＦＣＬ１４、およびトランスファーゲートＴＧ１４
１，ＴＧ１４２により構成されている。メモリユニット
ＭＵ１５は、メモリセルＭ１５１，Ｍ１５２、フラグセ
ルＦＣＬ１５、およびトランスファーゲートＴＧ１５
１，ＴＧ１５２により構成されている。メモリユニット
ＭＵ１６は、メモリセルＭ１６１，Ｍ１６２、フラグセ
ルＦＣＬ１６、およびトランスファーゲートＴＧ１６
１，ＴＧ１６２により構成されている。メモリユニット
ＭＵ１７は、メモリセルＭ１７１，Ｍ１７２、フラグセ
ルＦＣＬ１７、およびトランスファーゲートＴＧ１７
１，ＴＧ１７２により構成されている。メモリユニット
ＭＵ１８は、メモリセルＭ１８１，Ｍ１８２、フラグセ
ルＦＣＬ１８、およびトランスファーゲートＴＧ１８
１，ＴＧ１８２により構成されている。

【００６８】第２行に配置されたメモリユニットＭＵ２
１は、メモリセルＭ２１１，Ｍ２１２、フラグセルＦＣ
Ｌ２１、およびトランスファーゲートＴＧ２１１，ＴＧ
２１２により構成されている。メモリユニットＭＵ２２
は、メモリセルＭ２２１，Ｍ２２２、フラグセルＦＣＬ
２２、およびトランスファーゲートＴＧ２２１，ＴＧ２
２２により構成されている。メモリユニットＭＵ２３
は、メモリセルＭ２３１，Ｍ２３２、フラグセルＦＣＬ
２３、およびトランスファーゲートＴＧ２３１，ＴＧ２
３２により構成されている。メモリユニットＭＵ２４
は、メモリセルＭ２４１，Ｍ２４２、フラグセルＦＣＬ
２４、およびトランスファーゲートＴＧ２４１，ＴＧ２
４２により構成されている。メモリユニットＭＵ２５
は、メモリセルＭ２５１，Ｍ２５２、フラグセルＦＣＬ
２５、およびトランスファーゲートＴＧ２５１，ＴＧ２
５２により構成されている。メモリユニットＭＵ２６
は、メモリセルＭ２６１，Ｍ２６２、フラグセルＦＣＬ
２６、およびトランスファーゲートＴＧ２６１，ＴＧ２
６２により構成されている。メモリユニットＭＵ２７
は、メモリセルＭ２７１，Ｍ２７２、フラグセルＦＣＬ
２７、およびトランスファーゲートＴＧ２７１，ＴＧ２
７２により構成されている。メモリユニットＭＵ２８
は、メモリセルＭ２８１，Ｍ２８２、フラグセルＦＣＬ
２８、およびトランスファーゲートＴＧ２８１，ＴＧ２
８２により構成されている。

【００６９】以下同様にして、第８行に配置されたメモ
リユニットＭＵ８１は、メモリセルＭ８１１，Ｍ８１
２、フラグセルＦＣＬ８１、およびトランスファーゲー
トＴＧ８１１，ＴＧ８１２により構成されている。メモ
リユニットＭＵ８２は、メモリセルＭ８２１，Ｍ８２
２、フラグセルＦＣＬ８２、およびトランスファーゲー
トＴＧ８２１，ＴＧ８２２により構成されている。メモ
リユニットＭＵ８３は、メモリセルＭ８３１，Ｍ８３
２、フラグセルＦＣＬ８３、およびトランスファーゲー
トＴＧ８３１，ＴＧ８３２により構成されている。メモ
リユニットＭＵ８４は、メモリセルＭ８４１，Ｍ８４
２、フラグセルＦＣＬ８４、およびトランスファーゲー
トＴＧ８４１，ＴＧ８４２により構成されている。メモ
リユニットＭＵ８５は、メモリセルＭ８５１，Ｍ８５
２、フラグセルＦＣＬ８５、およびトランスファーゲー
トＴＧ８５１，ＴＧ８５２により構成されている。メモ
リユニットＭＵ８６は、メモリセルＭ８６１，Ｍ８６
２、フラグセルＦＣＬ８６、およびトランスファーゲー
トＴＧ８６１，ＴＧ８６２により構成されている。メモ
リユニットＭＵ８７は、メモリセルＭ８７１，Ｍ８７
２、フラグセルＦＣＬ８７、およびトランスファーゲー
トＴＧ８７１，ＴＧ８７２により構成されている。メモ
リユニットＭＵ８８は、メモリセルＭ８８１，Ｍ８８
２、フラグセルＦＣＬ８８、およびトランスファーゲー
トＴＧ８８１，ＴＧ８８２により構成されている。

【００７０】図４は、本発明に係る領域成長回路におけ
るメモリアレイ部のメモリユニットの具体的な構成例を
示す回路図である。なお、図４の例では、図３のメモリ
マトリクス構成のうち、簡単化のため２×２のメモリユ
ニットＭＵ１１，ＭＵ１２，ＭＵ２１，ＭＵ２２のみを
示している。以下では、これらメモリユニットＭＵ１
１，ＭＵ１２，ＭＵ２１，ＭＵ２２の具体的な回路構成
についてのみ説明する。その他のメモリユニットも同様
に構成される。

【００７１】メモリユニットＭＵ１１は、ＳＲＡＭから
なるメモリセルＭ１１１，Ｍ１１２、フラグセルＦＣＬ
１１、およびトランスファーゲートＴＧ１１１，ＴＧ１
１２により構成されている。

【００７２】メモリセルＭ１１１は、ｐチャネルＭＯＳ
（ＰＭＯＳ）トランジスタＰＴ１１１ａ，ＰＴ１１２
ａ、およびｎチャネルＭＯＳ（ＮＭＯＳ）トランジスタ
ＮＴ１１１ａ〜１１４ａを有している。電源電圧Ｖ_DDの
供給ラインと基準電圧（０Ｖ）Ｖ_SSの供給ラインとの間
に、負荷としてのＰＭＯＳトランジスタＰＴ１１１ａと
ＮＭＯＳトランジスタＮＴ１１１ａが直列に接続されて
いる。同様に、電源電圧Ｖ_DDの供給ラインと基準電圧
（０Ｖ）Ｖ_SSの供給ラインとの間に、負荷としてのＰＭ
ＯＳトランジスタＰＴ１１２ａとＮＭＯＳトランジスタ
ＮＴ１１２ａが直列に接続されている。そして、ＰＭＯ
ＳトランジスタＰＴ１１１ａとＮＭＯＳトランジスタＮ
Ｔ１１１ａのドレイン同士の接続点により第１の記憶ノ
ードＮＤ１ａが構成され、第１の記憶ノードＮＤ１ａ
は、ＰＭＯＳトランジスタＰＴ１１２ａのゲート、ＮＭ
ＯＳトランジスタＮＴ１１２ａのゲート、トランスファ
ーゲートＴＧ１１１、およびアクセストランジスタとし
てＮＭＯＳトランジスタＮＴ１１３ａを介してビット線
ＢＬ０に接続されている。なお、アクセストランジスタ
としてのＮＭＯＳトランジスタＮＴ１１３ａのゲートは
ワード線ＷＬ０に接続されている。ＰＭＯＳトランジス
タＰＴ１１２ａとＮＭＯＳトランジスタＮＴ１１２ａの
ドレイン同士の接続点により第２の記憶ノードＮＤ２ａ
が構成され、第２の記憶ノードＮＤ２ａは、ＰＭＯＳト
ランジスタＰＴ１１１ａのゲート、ＮＭＯＳトランジス
タＮＴ１１１ａのゲート、トランスファーゲートＴＧ１
１１、およびアクセストランジスタとしてＮＭＯＳトラ
ンジスタＮＴ１１４ａを介して反転ビット線／ＢＬ０に
接続されている。なお、アクセストランジスタとしての
ＮＭＯＳトランジスタＮＴ１１４ａのゲートはワード線
ＷＬ０に接続されている。

【００７３】メモリセルＭ１１２は、ＰＭＯＳトランジ
スタＰＴ１１１ｂ，ＰＴ１１２ｂ、およびＮＭＯＳトラ
ンジスタＮＴ１１１ｂ〜１１４ｂを有している。電源電
圧Ｖ_DDの供給ラインと基準電圧（０Ｖ）Ｖ_SSの供給ライ
ンとの間に、負荷としてのＰＭＯＳトランジスタＰＴ１
１１ｂとＮＭＯＳトランジスタＮＴ１１１ｂが直列に接
続されている。同様に、電源電圧Ｖ_DDの供給ラインと基
準電圧（０Ｖ）Ｖ_SSの供給ラインとの間に、負荷として
のＰＭＯＳトランジスタＰＴ１１２ｂとＮＭＯＳトラン
ジスタＮＴ１１２ｂが直列に接続されている。そして、
ＰＭＯＳトランジスタＰＴ１１１ｂとＮＭＯＳトランジ
スタＮＴ１１１ｂのドレイン同士の接続点により第１の
記憶ノードＮＤ１ｂが構成され、第１の記憶ノードＮＤ
１ｂは、ＰＭＯＳトランジスタＰＴ１１２ｂのゲート、
ＮＭＯＳトランジスタＮＴ１１２ｂのゲート、トランス
ファーゲートＴＧ１１２、およびアクセストランジスタ
としてＮＭＯＳトランジスタＮＴ１１３ｂを介してビッ
ト線ＢＬ１に接続されている。なお、アクセストランジ
スタとしてのＮＭＯＳトランジスタＮＴ１１３ｂのゲー
トはワード線ＷＬ０に接続されている。ＰＭＯＳトラン
ジスタＰＴ１１２ｂとＮＭＯＳトランジスタＮＴ１１２
ｂのドレイン同士の接続点により第２の記憶ノードＮＤ
２ｂが構成され、第２の記憶ノードＮＤ２ｂは、ＰＭＯ
ＳトランジスタＰＴ１１１ｂのゲート、ＮＭＯＳトラン
ジスタＮＴ１１１ｂのゲート、トランスファーゲートＴ
Ｇ１１２、およびアクセストランジスタとしてＮＭＯＳ
トランジスタＮＴ１１４ｂを介して反転ビット線／ＢＬ
１に接続されている。なお、アクセストランジスタとし
てのＮＭＯＳトランジスタＮＴ１１４ｂのゲートはワー
ド線ＷＬ０に接続されている。

【００７４】メモリユニットＭＵ１１のフラグセルＦＣ
Ｌ１１は、ＰＭＯＳトランジスタＰＴ１１３，ＮＭＯＳ
トランジスタＮＴ１１５、およびバッファＢＦ１１１に
より構成されている。電源電圧Ｖ_DDの供給ラインと基準
電圧（０Ｖ）Ｖ_SSの供給ラインとの間に、ＰＭＯＳトラ
ンジスタＰＴ１１３とＮＭＯＳトランジスタＮＴ１１５
が直列に接続されている。ＰＭＯＳトランジスタＰＴ１
１３のゲートはセット信号／Ｓの供給ラインに接続さ
れ、ＮＭＯＳトランジスタＮＴ１１５のゲートはリセッ
ト信号Ｒの供給ラインに接続されている。ＰＭＯＳトラ
ンジスタＰＴ１１３とＮＭＯＳトランジスタＮＴ１１５
のドレイン同士の接続点によりフラグノードＮＤ１１が
構成され、フラグノードＮＤ１１がトランスファーゲー
トＴＧ１１１，ＴＧ１１２に接続されている。また、フ
ラグノードＮＤ１１に設定される信号は、バッファＢＦ
１１１を介して出力ＯＵＴとして画像合成器７に出力さ
れる。

【００７５】トランスファーゲートＴＧ１１１は、ＰＭ
ＯＳトランジスタＰＴ１１４ａとＮＭＯＳトランジスタ
ＮＴ１１６ａのソース・ドレイン同士を接続して構成さ
れ、一方の入出力端子がフラグセルＦＣＬ１１のフラグ
ノードＮＤ１１に接続され、他方の入出力端子が次行の
隣接するメモリユニットＭＵ２１のフラグセルに接続さ
れている。そして、ＰＭＯＳトランジスタＰＴ１１４ａ
のゲートがメモリセルＭ１１１の第２の記憶ノードＮＤ
２ａに接続され、ＮＭＯＳトランジスタ１１６ａのゲー
トがメモリセルＭ１１１の第１の記憶ノードＮＤ１ａに
接続されている。すなわち、トランスファーゲートＴＧ
１１１は、メモリセルＭ１１１に論理「１」の相関結果
データが記憶された場合にフラグセルＦＣＬ１１のフラ
グノードＮＤ１１のフラグデータを次行のメモリユニッ
トＭＵ２１のフラグセルに転送し、あるいは、次行のメ
モリユニットＭＵ２１のフラグセルのフラグノードのフ
ラグデータをフラグセルＦＣＬ１１のフラグノードＮＤ
１１に転送する。

【００７６】トランスファーゲートＴＧ１１２は、ＰＭ
ＯＳトランジスタＰＴ１１４ｂとＮＭＯＳトランジスタ
ＮＴ１１６ｂのソース・ドレイン同士を接続して構成さ
れ、一方の入出力端子がフラグセルＦＣＬ１１のフラグ
ノードＮＤ１１に接続され、他方の入出力端子が次列の
隣接するメモリユニットＭＵ１２のフラグセルに接続さ
れている。そして、ＰＭＯＳトランジスタＰＴ１１４ｂ
のゲートがメモリセルＭ１１２の第２の記憶ノードＮＤ
２ｂに接続され、ＮＭＯＳトランジスタ１１６ｂのゲー
トがメモリセルＭ１１２の第１の記憶ノードＮＤ１ｂに
接続されている。すなわち、トランスファーゲートＴＧ
１１２は、メモリセルＭ１１２に論理「１」の相関結果
データが記憶された場合にフラグセルＦＣＬ１１のフラ
グノードＮＤ１１のフラグデータを次列のメモリユニッ
トＭＵ１２のフラグセルに転送し、あるいは、次列のメ
モリユニットＭＵ１２のフラグセルのフラグノードのフ
ラグデータをフラグセルＦＣＬ１１のフラグノードＮＤ
１１に転送する。

【００７７】メモリユニットＭＵ１２は、ＳＲＡＭから
なるメモリセルＭ１２１，Ｍ１２２、フラグセルＦＣＬ
２１、およびトランスファーゲートＴＧ１２１，ＴＧ１
２２により構成されている。

【００７８】メモリセルＭ１２１は、ＰＭＯＳトランジ
スタＰＴ１２１ａ，ＰＴ１２２ａ、およびＮＭＯＳトラ
ンジスタＮＴ１２１ａ〜１２４ａを有している。電源電
圧Ｖ_DDの供給ラインと基準電圧（０Ｖ）Ｖ_SSの供給ライ
ンとの間に、負荷としてのＰＭＯＳトランジスタＰＴ１
２１ａとＮＭＯＳトランジスタＮＴ１２１ａが直列に接
続されている。同様に、電源電圧Ｖ_DDの供給ラインと基
準電圧（０Ｖ）Ｖ_SSの供給ラインとの間に、負荷として
のＰＭＯＳトランジスタＰＴ１２２ａとＮＭＯＳトラン
ジスタＮＴ１２２ａが直列に接続されている。そして、
ＰＭＯＳトランジスタＰＴ１２１ａとＮＭＯＳトランジ
スタＮＴ１２１ａのドレイン同士の接続点により第１の
記憶ノードＮＤ１ｃが構成され、第１の記憶ノードＮＤ
１ｃは、ＰＭＯＳトランジスタＰＴ１２２ａのゲート、
ＮＭＯＳトランジスタＮＴ１２２ａのゲート、トランス
ファーゲートＴＧ１２１、およびアクセストランジスタ
としてＮＭＯＳトランジスタＮＴ１２３ａを介してビッ
ト線ＢＬ２に接続されている。なお、アクセストランジ
スタとしてのＮＭＯＳトランジスタＮＴ１２３ａのゲー
トはワード線ＷＬ０に接続されている。ＰＭＯＳトラン
ジスタＰＴ１２２ａとＮＭＯＳトランジスタＮＴ１２２
ａのドレイン同士の接続点により第２の記憶ノードＮＤ
２ｃが構成され、第２の記憶ノードＮＤ２ｃは、ＰＭＯ
ＳトランジスタＰＴ１２１ａのゲート、ＮＭＯＳトラン
ジスタＮＴ１２１ａのゲート、トランスファーゲートＴ
Ｇ１２１、およびアクセストランジスタとしてＮＭＯＳ
トランジスタＮＴ１２４ａを介して反転ビット線／ＢＬ
２に接続されている。なお、アクセストランジスタとし
てのＮＭＯＳトランジスタＮＴ１２４ａのゲートはワー
ド線ＷＬ０に接続されている。

【００７９】メモリセルＭ１２２は、ＰＭＯＳトランジ
スタＰＴ１２１ｂ，ＰＴ１２２ｂ、およびＮＭＯＳトラ
ンジスタＮＴ１２１ｂ〜１２４ｂを有している。電源電
圧Ｖ_DDの供給ラインと基準電圧（０Ｖ）Ｖ_SSの供給ライ
ンとの間に、負荷としてのＰＭＯＳトランジスタＰＴ１
２１ｂとＮＭＯＳトランジスタＮＴ１２１ｂが直列に接
続されている。同様に、電源電圧Ｖ_DDの供給ラインと基
準電圧（０Ｖ）Ｖ_SSの供給ラインとの間に、負荷として
のＰＭＯＳトランジスタＰＴ１２２ｂとＮＭＯＳトラン
ジスタＮＴ１２２ｂが直列に接続されている。そして、
ＰＭＯＳトランジスタＰＴ１２１ｂとＮＭＯＳトランジ
スタＮＴ１２１ｂのドレイン同士の接続点により第１の
記憶ノードＮＤ１ｄが構成され、第１の記憶ノードＮＤ
１ｄは、ＰＭＯＳトランジスタＰＴ１２２ｂのゲート、
ＮＭＯＳトランジスタＮＴ１２２ｂのゲート、トランス
ファーゲートＴＧ１２２、およびアクセストランジスタ
としてＮＭＯＳトランジスタＮＴ１２３ｂを介してビッ
ト線ＢＬ３に接続されている。なお、アクセストランジ
スタとしてのＮＭＯＳトランジスタＮＴ１２３ｂのゲー
トはワード線ＷＬ０に接続されている。ＰＭＯＳトラン
ジスタＰＴ１２２ｂとＮＭＯＳトランジスタＮＴ１２２
ｂのドレイン同士の接続点により第２の記憶ノードＮＤ
２ｄが構成され、第２の記憶ノードＮＤ２ｄは、ＰＭＯ
ＳトランジスタＰＴ１２１ｂのゲート、ＮＭＯＳトラン
ジスタＮＴ１２１ｂのゲート、トランスファーゲートＴ
Ｇ１２２、およびアクセストランジスタとしてＮＭＯＳ
トランジスタＮＴ１２４ｂを介して反転ビット線／ＢＬ
３に接続されている。なお、アクセストランジスタとし
てのＮＭＯＳトランジスタＮＴ１２４ｂのゲートはワー
ド線ＷＬ０に接続されている。

【００８０】メモリユニットＭＵ１２のフラグセルＦＣ
Ｌ１２は、ＰＭＯＳトランジスタＰＴ１２３，ＮＭＯＳ
トランジスタＮＴ１２５、およびバッファＢＦ１２１に
より構成されている。電源電圧Ｖ_DDの供給ラインと基準
電圧（０Ｖ）Ｖ_SSの供給ラインとの間に、ＰＭＯＳトラ
ンジスタＰＴ１２３とＮＭＯＳトランジスタＮＴ１２５
が直列に接続されている。ＰＭＯＳトランジスタＰＴ１
２３のゲートはセット信号／Ｓの供給ラインに接続さ
れ、ＮＭＯＳトランジスタＮＴ１２５のゲートはリセッ
ト信号Ｒの供給ラインに接続されている。ＰＭＯＳトラ
ンジスタＰＴ１２３とＮＭＯＳトランジスタＮＴ１２５
のドレイン同士の接続点によりフラグノードＮＤ１２が
構成され、フラグノードＮＤ１２がトランスファーゲー
トＴＧ１２１，ＴＧ１２２に接続されている。また、フ
ラグノードＮＤ１２に設定される信号は、バッファＢＦ
１２１を介して出力ＯＵＴとして画像合成器７に出力さ
れる。

【００８１】トランスファーゲートＴＧ１２１は、ＰＭ
ＯＳトランジスタＰＴ１２４ａとＮＭＯＳトランジスタ
ＮＴ１２６ａのソース・ドレイン同士を接続して構成さ
れ、一方の入出力端子がフラグセルＦＣＬ１２のフラグ
ノードＮＤ１２に接続され、他方の入出力端子が次行の
隣接するメモリユニットＭＵ２２のフラグセルに接続さ
れている。そして、ＰＭＯＳトランジスタＰＴ１２４ａ
のゲートがメモリセルＭ１２１の第２の記憶ノードＮＤ
２ｃに接続され、ＮＭＯＳトランジスタ１２６ａのゲー
トがメモリセルＭ１２１の第１の記憶ノードＮＤ１ｃに
接続されている。すなわち、トランスファーゲートＴＧ
１２１は、メモリセルＭ１２１に論理「１」の相関結果
データが記憶された場合にフラグセルＦＣＬ１２のフラ
グノードＮＤ１２のフラグデータを次行のメモリユニッ
トＭＵ２２のフラグセルに転送し、あるいは、次行のメ
モリユニットＭＵ２２のフラグセルのフラグノードのフ
ラグデータをフラグセルＦＣＬ１２のフラグノードＮＤ
１２に転送する。

【００８２】トランスファーゲートＴＧ１２２は、ＰＭ
ＯＳトランジスタＰＴ１２４ｂとＮＭＯＳトランジスタ
ＮＴ１２６ｂのソース・ドレイン同士を接続して構成さ
れ、一方の入出力端子がフラグセルＦＣＬ１２のフラグ
ノードＮＤ１２に接続され、他方の入出力端子が次列の
隣接するメモリユニットＭＵ１３のフラグセルに接続さ
れている。そして、ＰＭＯＳトランジスタＰＴ１２４ｂ
のゲートがメモリセルＭ１２２の第２の記憶ノードＮＤ
２ｄに接続され、ＮＭＯＳトランジスタ１２６ｂのゲー
トがメモリセルＭ１２２の第１の記憶ノードＮＤ１ｄに
接続されている。すなわち、トランスファーゲートＴＧ
１２２は、メモリセルＭ１２１に論理「１」の相関結果
データが記憶された場合にフラグセルＦＣＬ１２のフラ
グノードＮＤ１２のフラグデータを次列のメモリユニッ
トＭＵ１３のフラグセルに転送し、あるいは、次列のメ
モリユニットＭＵ１３のフラグセルのフラグノードのフ
ラグデータをフラグセルＦＣＬ１２のフラグノードＮＤ
１２に転送する。

【００８３】メモリユニットＭＵ２１は、ＳＲＡＭから
なるメモリセルＭ２１１，Ｍ２１２、フラグセルＦＣＬ
２１、およびトランスファーゲートＴＧ２１１，ＴＧ２
１２により構成されている。

【００８４】メモリセルＭ２１１は、ＰＭＯＳトランジ
スタＰＴ２１１ａ，ＰＴ２１２ａ、およびＮＭＯＳトラ
ンジスタＮＴ２１１ａ〜２１４ａを有している。電源電
圧Ｖ_DDの供給ラインと基準電圧（０Ｖ）Ｖ_SSの供給ライ
ンとの間に、負荷としてのＰＭＯＳトランジスタＰＴ２
１１ａとＮＭＯＳトランジスタＮＴ２１１ａが直列に接
続されている。同様に、電源電圧Ｖ_DDの供給ラインと基
準電圧（０Ｖ）Ｖ_SSの供給ラインとの間に、負荷として
のＰＭＯＳトランジスタＰＴ２１２ａとＮＭＯＳトラン
ジスタＮＴ２１２ａが直列に接続されている。そして、
ＰＭＯＳトランジスタＰＴ２１１ａとＮＭＯＳトランジ
スタＮＴ２１１ａのドレイン同士の接続点により第１の
記憶ノードＮＤ１ｅが構成され、第１の記憶ノードＮＤ
１ｅは、ＰＭＯＳトランジスタＰＴ２１２ａのゲート、
ＮＭＯＳトランジスタＮＴ２１２ａのゲート、トランス
ファーゲートＴＧ２１１、およびアクセストランジスタ
としてＮＭＯＳトランジスタＮＴ２１３ａを介してビッ
ト線ＢＬ０に接続されている。なお、アクセストランジ
スタとしてのＮＭＯＳトランジスタＮＴ２１３ａのゲー
トはワード線ＷＬ１に接続されている。ＰＭＯＳトラン
ジスタＰＴ２１２ａとＮＭＯＳトランジスタＮＴ２１２
ａのドレイン同士の接続点により第２の記憶ノードＮＤ
２ｅが構成され、第２の記憶ノードＮＤ２ｅは、ＰＭＯ
ＳトランジスタＰＴ２１１ａのゲート、ＮＭＯＳトラン
ジスタＮＴ２１１ａのゲート、トランスファーゲートＴ
Ｇ２１１、およびアクセストランジスタとしてＮＭＯＳ
トランジスタＮＴ２１４ａを介して反転ビット線／ＢＬ
０に接続されている。なお、アクセストランジスタとし
てのＮＭＯＳトランジスタＮＴ２１４ａのゲートはワー
ド線ＷＬ１に接続されている。

【００８５】メモリセルＭ２１２は、ＰＭＯＳトランジ
スタＰＴ２１１ｂ，ＰＴ２１２ｂ、およびＮＭＯＳトラ
ンジスタＮＴ２１１ｂ〜２１４ｂを有している。電源電
圧Ｖ_DDの供給ラインと基準電圧（０Ｖ）Ｖ_SSの供給ライ
ンとの間に、負荷としてのＰＭＯＳトランジスタＰＴ１
１１ｂとＮＭＯＳトランジスタＮＴ１１１ｂが直列に接
続されている。同様に、電源電圧Ｖ_DDの供給ラインと基
準電圧（０Ｖ）Ｖ_SSの供給ラインとの間に、負荷として
のＰＭＯＳトランジスタＰＴ２１２ｂとＮＭＯＳトラン
ジスタＮＴ２１２ｂが直列に接続されている。そして、
ＰＭＯＳトランジスタＰＴ２１１ｂとＮＭＯＳトランジ
スタＮＴ２１１ｂのドレイン同士の接続点により第１の
記憶ノードＮＤ１ｆが構成され、第１の記憶ノードＮＤ
１ｆは、ＰＭＯＳトランジスタＰＴ２１２ｂのゲート、
ＮＭＯＳトランジスタＮＴ２１２ｂのゲート、トランス
ファーゲートＴＧ２１２、およびアクセストランジスタ
としてＮＭＯＳトランジスタＮＴ２１３ｂを介してビッ
ト線ＢＬ１に接続されている。なお、アクセストランジ
スタとしてのＮＭＯＳトランジスタＮＴ２１３ｂのゲー
トはワード線ＷＬ１に接続されている。ＰＭＯＳトラン
ジスタＰＴ２１２ｂとＮＭＯＳトランジスタＮＴ２１２
ｂのドレイン同士の接続点により第２の記憶ノードＮＤ
２ｆが構成され、第２の記憶ノードＮＤ２ｆは、ＰＭＯ
ＳトランジスタＰＴ２１１ｂのゲート、ＮＭＯＳトラン
ジスタＮＴ２１１ｂのゲート、トランスファーゲートＴ
Ｇ２１２、およびアクセストランジスタとしてＮＭＯＳ
トランジスタＮＴ２１４ｂを介して反転ビット線／ＢＬ
１に接続されている。なお、アクセストランジスタとし
てのＮＭＯＳトランジスタＮＴ２１４ｂのゲートはワー
ド線ＷＬ１に接続されている。

【００８６】メモリユニットＭＵ２１のフラグセルＦＣ
Ｌ２１は、ＰＭＯＳトランジスタＰＴ２１３，ＮＭＯＳ
トランジスタＮＴ２１５、およびバッファＢＦ２１１に
より構成されている。電源電圧Ｖ_DDの供給ラインと基準
電圧（０Ｖ）Ｖ_SSの供給ラインとの間に、ＰＭＯＳトラ
ンジスタＰＴ２１３とＮＭＯＳトランジスタＮＴ２１５
が直列に接続されている。ＰＭＯＳトランジスタＰＴ２
１３のゲートはセット信号／Ｓの供給ラインに接続さ
れ、ＮＭＯＳトランジスタＮＴ２１５のゲートはリセッ
ト信号Ｒの供給ラインに接続されている。ＰＭＯＳトラ
ンジスタＰＴ２１３とＮＭＯＳトランジスタＮＴ２１５
のドレイン同士の接続点によりフラグノードＮＤ２１が
構成され、ノードＮＤ２１がトランスファーゲートＴＧ
２１１，ＴＧ２１２に接続されている。また、ノードＮ
Ｄ２１に設定される信号は、バッファＢＦ２１１を介し
て出力ＯＵＴとして画像合成器７に出力される。

【００８７】トランスファーゲートＴＧ２１１は、ＰＭ
ＯＳトランジスタＰＴ２１４ａとＮＭＯＳトランジスタ
ＮＴ２１６ａのソース・ドレイン同士を接続して構成さ
れ、一方の入出力端子がフラグセルＦＣＬ２１のフラグ
ノードＮＤ２１に接続され、他方の入出力端子が次行の
隣接するメモリユニットＭＵ３１のフラグセルに接続さ
れている。そして、ＰＭＯＳトランジスタＰＴ２１４ａ
のゲートがメモリセルＭ２１１の第２の記憶ノードＮＤ
２ｅに接続され、ＮＭＯＳトランジスタ２１６ａのゲー
トがメモリセルＭ２１１の第１の記憶ノードＮＤ１ｆに
接続されている。すなわち、トランスファーゲートＴＧ
２１１は、メモリセルＭ２１１に論理「１」の相関結果
データが記憶された場合にフラグセルＦＣＬ２１のフラ
グノードＮＤ２１のデータを次行のメモリユニットＭＵ
３１のフラグセルに転送し、あるいは、次行のメモリユ
ニットＭＵ３１のフラグセルのフラグノードのデータを
フラグセルＦＣＬ２１のフラグノードＮＤ２１に転送す
る。

【００８８】トランスファーゲートＴＧ２１２は、ＰＭ
ＯＳトランジスタＰＴ２１４ｂとＮＭＯＳトランジスタ
ＮＴ２１６ｂのソース・ドレイン同士を接続して構成さ
れ、一方の入出力端子がフラグセルＦＣＬ２１のフラグ
ノードＮＤ２１に接続され、他方の入出力端子が次列の
隣接するメモリユニットＭＵ２２のフラグセルに接続さ
れている。そして、ＰＭＯＳトランジスタＰＴ２１４ｂ
のゲートがメモリセルＭ２１２の第２の記憶ノードＮＤ
２ｆに接続され、ＮＭＯＳトランジスタ２１６ｂのゲー
トがメモリセルＭ２１２の第１の記憶ノードＮＤ１ｆに
接続されている。すなわち、トランスファーゲートＴＧ
２１２は、メモリセルＭ２１２に論理「１」の相関結果
データが記憶された場合にフラグセルＦＣＬ２１のフラ
グノードＮＤ２１のデータを次列のメモリユニットＭＵ
２２のフラグセルに転送し、あるいは、次列のメモリユ
ニットＭＵ２２のフラグセルのフラグノードのデータを
フラグセルＦＣＬ２１のフラグノードＮＤ２１に転送す
る。

【００８９】メモリユニットＭＵ２２は、ＳＲＡＭから
なるメモリセルＭ２２１，Ｍ２２２、フラグセルＦＣＬ
２２、およびトランスファーゲートＴＧ２２１，ＴＧ２
２２により構成されている。

【００９０】メモリセルＭ２２１は、ＰＭＯＳトランジ
スタＰＴ２２１ａ，ＰＴ２２２ａ、およびＮＭＯＳトラ
ンジスタＮＴ２２１ａ〜２２４ａを有している。電源電
圧Ｖ_DDの供給ラインと基準電圧（０Ｖ）Ｖ_SSの供給ライ
ンとの間に、負荷としてのＰＭＯＳトランジスタＰＴ２
２１ａとＮＭＯＳトランジスタＮＴ２２１ａが直列に接
続されている。同様に、電源電圧Ｖ_DDの供給ラインと基
準電圧（０Ｖ）Ｖ_SSの供給ラインとの間に、負荷として
のＰＭＯＳトランジスタＰＴ２２２ａとＮＭＯＳトラン
ジスタＮＴ２２２ａが直列に接続されている。そして、
ＰＭＯＳトランジスタＰＴ２２１ａとＮＭＯＳトランジ
スタＮＴ２２１ａのドレイン同士の接続点により第１の
記憶ノードＮＤ１ｇが構成され、第１の記憶ノードＮＤ
１ｇは、ＰＭＯＳトランジスタＰＴ２２２ａのゲート、
ＮＭＯＳトランジスタＮＴ２２２ａのゲート、トランス
ファーゲートＴＧ２２１、およびアクセストランジスタ
としてＮＭＯＳトランジスタＮＴ２２３ａを介してビッ
ト線ＢＬ２に接続されている。なお、アクセストランジ
スタとしてのＮＭＯＳトランジスタＮＴ２２３ａのゲー
トはワード線ＷＬ１に接続されている。ＰＭＯＳトラン
ジスタＰＴ２２２ａとＮＭＯＳトランジスタＮＴ２２２
ａのドレイン同士の接続点により第２の記憶ノードＮＤ
２ｇが構成され、第２の記憶ノードＮＤ２ｇは、ＰＭＯ
ＳトランジスタＰＴ２２１ａのゲート、ＮＭＯＳトラン
ジスタＮＴ２２１ａのゲート、トランスファーゲートＴ
Ｇ２２１、およびアクセストランジスタとしてＮＭＯＳ
トランジスタＮＴ２２４ａを介して反転ビット線／ＢＬ
２に接続されている。なお、アクセストランジスタとし
てのＮＭＯＳトランジスタＮＴ２２４ａのゲートはワー
ド線ＷＬ１に接続されている。

【００９１】メモリセルＭ２２２は、ＰＭＯＳトランジ
スタＰＴ２２１ｂ，ＰＴ２２２ｂ、およびＮＭＯＳトラ
ンジスタＮＴ２２１ｂ〜２２４ｂを有している。電源電
圧Ｖ_DDの供給ラインと基準電圧（０Ｖ）Ｖ_SSの供給ライ
ンとの間に、負荷としてのＰＭＯＳトランジスタＰＴ２
２１ｂとＮＭＯＳトランジスタＮＴ２２１ｂが直列に接
続されている。同様に、電源電圧Ｖ_DDの供給ラインと基
準電圧（０Ｖ）Ｖ_SSの供給ラインとの間に、負荷として
のＰＭＯＳトランジスタＰＴ２２２ｂとＮＭＯＳトラン
ジスタＮＴ２２２ｂが直列に接続されている。そして、
ＰＭＯＳトランジスタＰＴ２２１ｂとＮＭＯＳトランジ
スタＮＴ２２１ｂのドレイン同士の接続点により第１の
記憶ノードＮＤ１ｈが構成され、第１の記憶ノードＮＤ
１ｈは、ＰＭＯＳトランジスタＰＴ２２２ｂのゲート、
ＮＭＯＳトランジスタＮＴ２２２ｂのゲート、トランス
ファーゲートＴＧ２２２、およびアクセストランジスタ
としてＮＭＯＳトランジスタＮＴ２２３ｂを介してビッ
ト線ＢＬ３に接続されている。なお、アクセストランジ
スタとしてのＮＭＯＳトランジスタＮＴ２２３ｂのゲー
トはワード線ＷＬ１に接続されている。ＰＭＯＳトラン
ジスタＰＴ２２２ｂとＮＭＯＳトランジスタＮＴ２２２
ｂのドレイン同士の接続点により第２の記憶ノードＮＤ
２ｈが構成され、第２の記憶ノードＮＤ２ｈは、ＰＭＯ
ＳトランジスタＰＴ２２１ｂのゲート、ＮＭＯＳトラン
ジスタＮＴ２２１ｂのゲート、トランスファーゲートＴ
Ｇ２２２、およびアクセストランジスタとしてＮＭＯＳ
トランジスタＮＴ２２４ｂを介して反転ビット線／ＢＬ
３に接続されている。なお、アクセストランジスタとし
てのＮＭＯＳトランジスタＮＴ２２４ｂのゲートはワー
ド線ＷＬ１に接続されている。

【００９２】メモリユニットＭＵ２２のフラグセルＦＣ
Ｌ２２は、ＰＭＯＳトランジスタＰＴ２２３，ＮＭＯＳ
トランジスタＮＴ２２５、およびバッファＢＦ２２１に
より構成されている。電源電圧Ｖ_DDの供給ラインと基準
電圧（０Ｖ）Ｖ_SSの供給ラインとの間に、ＰＭＯＳトラ
ンジスタＰＴ２２３とＮＭＯＳトランジスタＮＴ２２５
が直列に接続されている。ＰＭＯＳトランジスタＰＴ２
２３のゲートはセット信号／Ｓの供給ラインに接続さ
れ、ＮＭＯＳトランジスタＮＴ２２５のゲートはリセッ
ト信号Ｒの供給ラインに接続されている。ＰＭＯＳトラ
ンジスタＰＴ２２３とＮＭＯＳトランジスタＮＴ２２５
のドレイン同士の接続点によりフラグノードＮＤ２２が
構成され、フラグノードＮＤ２２がトランスファーゲー
トＴＧ２２１，ＴＧ２２２に接続されている。また、フ
ラグノードＮＤ２２に設定される信号は、バッファＢＦ
２２１を介して出力ＯＵＴとして画像合成器７に出力さ
れる。

【００９３】トランスファーゲートＴＧ２２１は、ＰＭ
ＯＳトランジスタＰＴ２２４ａとＮＭＯＳトランジスタ
ＮＴ２２６ａのソース・ドレイン同士を接続して構成さ
れ、一方の入出力端子がフラグセルＦＣＬ２２のフラグ
ノードＮＤ２２に接続され、他方の入出力端子が次行の
隣接するメモリユニットＭＵ３２のフラグセルに接続さ
れている。そして、ＰＭＯＳトランジスタＰＴ１２４ａ
のゲートがメモリセルＭ１２１の第２の記憶ノードＮＤ
２ｇに接続され、ＮＭＯＳトランジスタ２２６ａのゲー
トがメモリセルＭ２２１の第１の記憶ノードＮＤ１ｇに
接続されている。すなわち、トランスファーゲートＴＧ
２２１は、メモリセルＭ２２１に論理「１」の相関結果
データが記憶された場合にフラグセルＦＣＬ２２のフラ
グノードＮＤ２２のデータを次行のメモリユニットＭＵ
３２のフラグセルに転送し、あるいは、次行のメモリユ
ニットＭＵ３２のフラグセルのフラグノードのデータを
フラグセルＦＣＬ２２のフラグノードＮＤ１２に転送す
る。

【００９４】トランスファーゲートＴＧ２２２は、ＰＭ
ＯＳトランジスタＰＴ２２４ｂとＮＭＯＳトランジスタ
ＮＴ２２６ｂのソース・ドレイン同士を接続して構成さ
れ、一方の入出力端子がフラグセルＦＣＬ２２のフラグ
ノードＮＤ２２に接続され、他方の入出力端子が次列の
隣接するメモリユニットＭＵ２３のフラグセルに接続さ
れている。そして、ＰＭＯＳトランジスタＰＴ２２４ｂ
のゲートがメモリセルＭ２２２の第２の記憶ノードＮＤ
２ｈに接続され、ＮＭＯＳトランジスタ２２６ｂのゲー
トがメモリセルＭ２２２の第１の記憶ノードＮＤ１ｈに
接続されている。すなわち、トランスファーゲートＴＧ
２２２は、メモリセルＭ２２１に論理「１」の相関結果
データが記憶された場合にフラグセルＦＣＬ２２のフラ
グノードＮＤ２２のフラグデータを次列のメモリユニッ
トＭＵ２３のフラグセルに転送し、あるいは、次列のメ
モリユニットＭＵ２３のフラグセルのフラグノードのフ
ラグデータをフラグセルＦＣＬ２２のフラグノードＮＤ
２２に転送する。

【００９５】次に、領域成長の動作を、図５のフローチ
ャートに関連付けて説明する。

【００９６】まず最初に、Ｍ×Ｎ個のメモリセルＭに、
相関演算器３において得られた、隣接画素の相関演算の
結果である、論理「１」または「０」の演算結果を書き
込む（ＳＴ１１）。このとき相関演算結果は、信号Ｓ３
としてメモリ制御回路５２に供給される。メモリセルへ
のデータは、通常のＳＲＡＭと同様に、メモリ制御回路
５２とＸデコーダ５３とＹデコーダ５４を用いてメモリ
セルのアドレスが選択され、選択されたメモリセルＭに
書き込まれる。

【００９７】たとえばメモリユニットＭＵ１１のメモリ
セルＭ１１１にデータ「１」を書き込む場合には、Ｘデ
コーダ５３によりワード線ＷＬ０の電圧が一定時間０Ｖ
から電源電圧Ｖ_DD＋α（αはアクセストランジスタとし
てのＮＭＯＳトランジスタのしきい値電圧以上）に設定
される。これにより、メモリユニットＭＵ１１のメモリ
セルＭ１１１のアクセストランジスタとしてのＮＭＯＳ
トランジスタＮＴ１１３ａおよびＮＴ１１４ａが導通状
態となる。第１の記憶ノードＮＤ１ａがビット線ＢＬ０
と接続され、第２のノードＮＤ２ａが反転ビット線／Ｂ
Ｌ０と接続される。なお、実際には、メモリユニットＭ
Ｕ１１と同一行に配置され、同一のワード線ＷＬ０に接
続されている他のメモリユニットのアクセストランジス
タも導通状態となる。また、Ｙデコーダ５４により、た
とえば所定電位へのプリチャージ後、ビット線ＢＬ０が
電源電圧Ｖ_DDレベルに設定され、反転ビット線／ＢＬ０
が接地レベル０Ｖに設定される。その結果、ビット線Ｂ
Ｌ０の電荷が第１の記憶ノードＮＤ１ａに供給され、第
２の記憶ノードＮＤ２ａの電荷が放電される。したがっ
て、第１の記憶ノードＤＮ１ａの電位が電源電圧Ｖ_DDレ
ベルに上昇し、第２の記憶ノードＮＤ２ａのレベルは接
地レベルとなる。第１の記憶ノードＮＤ１ａの電位が電
源電圧Ｖ_DDレベルに上昇することに伴い、ＰＭＯＳトラ
ンジスタＰＴ１１２ａがカットオフし、ＮＭＯＳトラン
ジスタＮＴ１１２ａが導通状態となり、第２の記憶ノー
ドＮＤ２ａの電位が接地レベルに安定に保持される。ま
た、第２の記憶ノードＮＤ２ａの電位が接地レベルとな
ることに伴い、ＰＭＯＳトランジスタＰＴ１１１ａが導
通状態となり、ＮＭＯＳトランジスタＮＴ１１１ａがカ
ットオフし、第１の記憶ノードＮＤ１ａの電位が電源電
圧Ｖ_DDレベルの安定に保持される。これにより、ワード
線ＷＬ０の電圧が０Ｖに設定され、ＮＭＯＳトランジス
タＮＴ１１３ａ，ＮＴ１１４ａがカットオフした後も、
第１の記憶ノードＮＤ１ａにデータ「１」がラッチされ
たことになる。第１の記憶ノードＮＤ１ａに電源電圧Ｖ
_DDレベルのデータ「１」がラッチされ、第２の記憶ノー
ドＮＤ２ａが接地レベルに保持されることから、メモリ
ユニットＭＵ１１のトランスファーゲートＴＧ１１１の
ＰＭＯＳトランジスタＰＴ１１４ａとＮＭＯＳトランジ
スタＮＴ１１６ａが導通状態となり、トランスファーゲ
ートＴＧ１１１は、フラグセルＦＣＬ１１のフラグノー
ドＮＤ１１のデータを次行のメモリユニットＭＵ２１の
フラグセルに転送し、あるいは、次行のメモリユニット
ＭＵ２１のフラグセルのフラグノードのデータをフラグ
セルＦＣＬ１１のフラグノードＮＤ１１に転送する可能
な状態となる。

【００９８】またたとえば、メモリユニットＭＵ２２の
メモリセルＭ２２２にデータ「０」を書き込む場合に
は、Ｘデコーダ５３によりワード線ＷＬ１の電圧が一定
時間０Ｖから電源電圧Ｖ_DD＋α（αはアクセストランジ
スタとしてのＮＭＯＳトランジスタのしきい値電圧以
上）に設定される。これにより、メモリユニットＭＵ２
２のメモリセルＭ２２２のアクセストランジスタとして
のＮＭＯＳトランジスタＮＴ２２３ｂおよびＮＴ２２４
ｂが導通状態となる。第１の記憶ノードＮＤ１ｈがビッ
ト線ＢＬ３と接続され、第２のノードＮＤ２ｈが反転ビ
ット線／ＢＬ３と接続される。なお、実際には、メモリ
ユニットＭＵ２２と同一行に配置され、同一のワード線
ＷＬ１に接続されている他のメモリユニットのアクセス
トランジスタも導通状態となる。また、Ｙデコーダ５３
により、たとえば所定電位へのプリチャージ後、ビット
線ＢＬ３が接地レベル０Ｖに設定され、反転ビット線／
ＢＬ３が電源電圧Ｖ_DDレベルに設定される。その結果、
第１の記憶ノードＮＤ１ｈの電荷が放電され、反転ビッ
ト線／ＢＬ３の電荷が第２の記憶ノードＮＤ２ｈに供給
される。したがって、第１の記憶ノードＤＮ１ｈのレベ
ルは接地レベルとなり、第２の記憶ノードＮＤ２ｈの電
位は電源電圧Ｖ_DDレベルに上昇する。第１の記憶ノード
ＮＤ１ｈの電位が接地レベルとなることに伴い、ＰＭＯ
ＳトランジスタＰＴ２２２ｂが導通状態となり、ＮＭＯ
ＳトランジスタＮＴ２２２ｂがカットオフし、第２の記
憶ノードＮＤ２ｈの電位が電源電圧Ｖ_DDレベルの安定に
保持される。また、第２の記憶ノードＮＤ１ｈの電位が
電源電圧Ｖ_DDレベルに上昇することに伴い、ＰＭＯＳト
ランジスタＰＴ２２１ｂがカットオフし、ＮＭＯＳトラ
ンジスタＮＴ２２１ｂが導通状態となり、第１の記憶ノ
ードＮＤ１ｈの電位が接地レベルに安定に保持される。
これにより、ワード線ＷＬ１の電圧が０Ｖに設定され、
ＮＭＯＳトランジスタＮＴ２２３ｂ，ＮＴ２２４ｂがカ
ットオフした後も、第１の記憶ノードＮＤ１ｈにデータ
「０」がラッチされたことになる。第１の記憶ノードＮ
Ｄ１ｈに接地レベルのデータ「０」がラッチされ、第２
の記憶ノードＮＤ２ａが電源電圧Ｖ_DDレベルに保持され
ることから、メモリユニットＭＵ２２のトランスファー
ゲートＴＧ２２２のＰＭＯＳトランジスタＰＴ２２４ｂ
とＮＭＯＳトランジスタＮＴ２２６ｂがカットオフし、
トランスファーゲートＴＧ２２２は、フラグセルＦＣＬ
２２のフラグノードＮＤ２２のデータを次列のメモリユ
ニットＭＵ２３のフラグセルに転送し、あるいは、次列
のメモリユニットＭＵ２３のフラグセルのフラグノード
のデータをフラグセルＦＣＬ２２のフラグノードＮＤ２
２に転送することができない状態に保持される。

【００９９】次に、メモリセルに全画素分の相関値のデ
ータが書き込まれたならば、図６（Ａ）に示すように、
全メモリユニットＭＵ１１〜ＭＵ８８のフラグセルＦＣ
Ｌ１１〜ＦＣＬ８８を構成するＮＭＯＳトランジスタの
ゲートに、ハイレベルでアクティブのリセット信号Ｒを
供給する。これにより、全メモリユニットＭＵ１１〜Ｍ
Ｕ８８のフラグセルＦＣＬ１１〜ＦＣＬ８８のフラグノ
ードＮＤ１１〜ＮＤ８８のデータが「０」にリセットさ
れ、これに伴い、図６（Ｃ）に示すように、全てのフラ
グ出力ＯＵＴが「０」にリセットされる（ＳＴ１２）。
このリセット動作によって、領域成長処理の準備動作が
完了する。

【０１００】その後、ポインティング装置６から指定さ
れた位置（アドレス）の注目メモリユニットＭＵのフラ
グセルＦＣＬを構成するＰＭＯＳトランジスタＰＴのゲ
ートに、図６（Ｂ）に示すように、ローレベルでアクテ
ィブのセット信号／Ｓが供給される。これにより、注目
メモリユニットセルのフラグセルのフラグノードの電位
のみが電源電圧Ｖ_DDレベルと上昇し、データ「１」を出
力可能となる（ＳＴ１３）。そして、注目メモリユニッ
トを中心として、メモリセルに接続されたトランスファ
ーゲートＴＧを介して次々と注目メモリユニットの
「１」レベルが伝わっていくこととなる。「１」レベル
が伝達された各メモリユニットのフラグセルがらは、デ
ータ「１」がフラグ出力ＯＵＴとして画像合成器７に出
力される（ＳＴ１４，ＳＴ１５）。ここで、このメモリ
セルに接続されたトランスファーゲートがオフの状態で
あれば、この領域成長の処理はそこで止まり処理は終了
する。

【０１０１】リセット後の動作を図４の回路に関連付け
て具体的に説明する。ここでは、簡単化のため、注目メ
モリユニットをＭＵ１１とし、メモリユニットＭＵ１１
のメモリセルＭ１１１，Ｍ１１２、メモリユニットＭＵ
１２のメモリセル１２１、およびメモリユニットＭＵ２
１のメモリセルＭ２１２にデータ「１」が書き込まれ、
メモリユニットＭＵ１２のメモリセル１２２、メモリユ
ニットＭＵ２１のメモリセルＭ２１１、およびメモリユ
ニットＭＵ２２のメモリセルＭ２２１，Ｍ２２２にデー
タ「０」が書き込まれているものとする。

【０１０２】ポインティング装置６で注目メモリユニッ
トとしてＭＵ１１が指定されると、ローレベルでアクテ
ィブのセット信号／Ｓが、メモリユニットＭＵ１１のフ
ラグセルＦＣＬ１１を構成するＰＭＯＳトランジスタＰ
Ｔ１１３のゲートに供給される。これにより、ＰＭＯＳ
トランジスタＰＴ１１３が導通状態に保持され、フラグ
セルＦＣＬ１１のフラグノードＮＤ１１の電位が電源電
圧Ｖ_DDレベルに上昇し、フラグノードＤＮ１１における
データは、電源電圧Ｖ_DDレベルの「１」に設定される。
フラグノードＮＤ１１のフラグデータ「１」は、バッフ
ァＢＦ１１１を介しフラグ出力ＯＵＴとして画像合成器
７に出力される。そして、メモリユニットＭＵ１１のメ
モリセルＭ１１１およびＭ１１２には、電源電圧Ｖ_DDレ
ベルのデータ「１」がラッチされていることから、トラ
ンスファーゲートＴＧ１１１およびＴＧ１１２は導通状
態に保持されている。

【０１０３】したがって、フラグセルＦＣＬ１１のフラ
グノードＮＤ１１のフラグデータ「１」は、トランスフ
ァーゲートＴＧ１１１を通して次行のメモリユニットＭ
Ｕ２１のフラグセルＦＣＬ２１のフラグノードＮＤ２１
に転送される。これにより、メモリユニットＭＵ２１の
フラグセルＦＣＬ２１のフラグノードＮＤ２１のフラグ
データ「１」は、バッファＢＦ２１１を介しフラグ出力
ＯＵＴとして画像合成器７に出力される。同様に、フラ
グセルＦＣＬ１１のフラグノードＮＤ１１のフラグデー
タ「１」は、トランスファーゲートＴＧ１１２を通して
次列のメモリユニットＭＵ１２のフラグセルＦＣＬ１２
のフラグノードＮＤ１２に転送される。これにより、メ
モリユニットＭＵ１２のフラグセルＦＣＬ１２のフラグ
ノードＮＤ１２のフラグデータ「１」は、バッファＢＦ
１２１を介しフラグ出力ＯＵＴとして画像合成器７に出
力される。

【０１０４】ここで、メモリユニットＭＵ１２のメモリ
セルＭ１２１にはデータ「１」がラッチされ、メモリセ
ルＭ１２２にはデータ「０」がラッチされていることか
ら、トランスファーゲートＴＧ１２１は導通状態に保持
され、トランスファーゲートＴＧ１２２はカットオフの
状態に保持される。したがって、フラグセルＦＣＬ１２
のフラグノードＮＤ１２のフラグデータ「１」は、トラ
ンスファーゲートＴＧ１２１を通して次行のメモリユニ
ットＭＵ２２のフラグセルＦＣＬ２２のフラグノードＮ
Ｄ２２に転送される。これに対して、トランスファーゲ
ートＴＧ１２２はカットオフの状態に保持されいること
から、次列のメモリユニットＭＵ１３にはフラグデータ
「１」は転送されない。

【０１０５】また、メモリユニットＭＵ２１のメモリセ
ルＭ２１１にはデータ「０」がラッチされ、メモリセル
Ｍ２１２にはデータ「１」がラッチされていることか
ら、トランスファーゲートＴＧ２１１はカットオフの状
態に保持され、トランスファーゲートＴＧ２１２は導通
状態に保持される。したがって、フラグセルＦＣＬ２１
のフラグノードＮＤ２１のフラグデータ「１」は、トラ
ンスファーゲートＴＧ２１１を通して次行のメモリユニ
ットＭＵ３１には転送されない。これに対して、フラグ
セルＦＣＬ２１のフラグノードＮＤ２１のデータ「１」
は、トランスファーゲートＴＧ２１２を通して次列のメ
モリユニットＭＵ２２のフラグセルＦＣＬ２２のフラグ
ノードＮＤ２２に転送される。これにより、メモリユニ
ットＭＵ２２のフラグセルＦＣＬ２２のフラグノードＮ
Ｄ２２のデータ「１」は、バッファＢＦ２２１を介しフ
ラグ出力ＯＵＴとして画像合成器７に出力される。

【０１０６】また、メモリユニットＭＵ２２のメモリセ
ルＭ２２１にはデータ「０」がラッチされ、メモリセル
Ｍ２２２にもデータ「０」がラッチされていることか
ら、トランスファーゲートＴＧ２２１，ＴＧ２２２はカ
ットオフの状態に保持される。したがって、フラグセル
ＦＣＬ２２のフラグノードＮＤ２２のデータ「１」は、
トランスファーゲートＴＧ２２１を通して次行のメモリ
ユニットＭＵ３２には転送されない。同様に、フラグセ
ルＦＣＬ２２のフラグノードＮＤ２２のフラグデータ
「１」は、トランスファーゲートＴＧ２２２を通して次
列のメモリユニットＭＵ２３には転送されない。つま
り、領域成長の処理はそこで止まり処理は終了する。

【０１０７】以上は２×２のメモリユニットにおける領
域成長の具体的な動作であるが、実際には、図７に示す
ように、さらに広い領域に対して領域成長処理が行われ
る。図７において付した数字は、処理のステップ数を表
している。図７の例は、数字１を付したメモリユニット
がポインティング装置６で指定されて、この注目メモリ
ユニットを中心に上下左右に領域成長が行われる。次
に、数字２を付したメモリユニットを中心に上下左右に
領域成長が行われ、次に、数字３を付したメモリユニッ
トを中心に上下左右に領域成長が行われる、という具合
に、いわゆる放射状に領域成長が行われていく。

【０１０８】以上説明したように、本実施形態によれ
ば、同一列の互いに隣接する２つのメモリセルＭと、１
つのフラグセルＦＣＬと、各々のメモリセルＭの記憶デ
ータに応じてフラグセルＦＣＬのフラグデータを行方
向、列方向に隣接するメモリユニットＭＵのフラグセル
ＦＣＬに伝達するデータ転送手段としての２つのトラン
スファーゲートＴＧを有し、フラグセルＦＣＬ１１〜Ｆ
ＣＬ８８は、データのフラグノードＮＤ１１〜ＮＤ８８
のレベルをポインティング装置６により指定されると、
所定レベルのデータ、たとえば電源電圧Ｖ_DDレベルのデ
ータ「１」を設定し、フラグ出力ＯＵＴとして画像合成
器７に出力する、メモリユニットＭＵ１１〜ＭＵ８８が
マトリクス状に配置されたメモリアレイ部５１を有し、
相関演算器３による隣接画素の相関演算の結果である
“１”または“０”データを、メモリの所定のアドレス
に書き込み、たとえば１フレーム分の相関データを書き
込んだ後、ポインティング装置６により入力された位置
（アドレス）から領域成長の処理を開始してオブジェク
トの抽出を行って、画像合成器７に出力する領域成長回
路５を設けたので、従来処理時間のかかると言われてい
た領域成長のアルゴリズムの飛躍的な高速化を図れ、リ
アルタイム動作をも可能となるという利点がある。ま
た、本回路構成は非同期回路で構成されているためクロ
ックを必要とせず、低消費電力化を図ることもできる。

【０１０９】なお、領域成長回路５の具体的な構成は、
図４の構成に限定されるものではなく、種々の態様が可
能であることはいうまでもない。また、上述した実施形
態では、左右上下方向に領域成長が可能な回路として説
明したが、本発明は、斜め方向にも領域成長が可能な回
路構成、時間方向にも領域成長が可能な回路構成、およ
び階層方向にも領域成長が可能な回路構成を採用できる
ことは勿論である。以下に、領域成長回路の他の構成
例、並びに、斜め方向にも領域成長が可能な回路例、時
間方向にも領域成長が可能な回路例、および階層方向に
も領域成長が可能な回路例についての構成および主要部
の機能を、図面に関連付けて順を追って説明する。

【０１１０】図８は、本発明に係る左右上下方向に領域
成長が可能な領域成長回路におけるメモリアレイ部のメ
モリユニットの第２の構成例を示す回路図である。

【０１１１】図８の回路５１Ａが図４の回路５１と異な
る点は、各メモリユニットのデータ転送手段としてトラ
ンスファーゲートの代わり、メモリセルの第２の記憶ノ
ードのラッチデータをゲートに受けて、電源電圧Ｖ_DDレ
ベルの信号を次行または次列のメモリユニットのフラグ
セルに供給するデータ転送回路ＤＴＣにより構成し、こ
のデータ転送回路ＤＴＣの制御のために、各フラグセル
ＦＣＬのバッファを直列接続された２つのインバータＩ
ＮＶにより構成したことにある。なお、図８において、
図４と同一構成部分は同一符号を付している。

【０１１２】メモリユニットＭＵ１１Ａは、メモリセル
Ｍ１１１，Ｍ１１２、データ転送回路ＤＴＣ１１１，Ｄ
ＴＣ１１２、およびフラグセルＦＣＬ１１Ａにより構成
されている。これらの構成要素のうち、メモリセルＭ１
１１，Ｍ１１２の構成は、図４の回路と同様であること
から、ここでの説明は省略する。

【０１１３】メモリユニットＭＵ１１ＡのフラグセルＦ
ＣＬ１１Ａは、ＰＭＯＳトランジスタＰＴ１１３，ＮＭ
ＯＳトランジスタＮＴ１１５、および直列に接続された
２つのインバータＩＮＶ１１１，ＩＮＶ１１２により構
成されている。電源電圧Ｖ_DDの供給ラインと基準電圧
（０Ｖ）Ｖ_SSの供給ラインとの間に、ＰＭＯＳトランジ
スタＰＴ１１３とＮＭＯＳトランジスタＮＴ１１５が直
列に接続されている。ＰＭＯＳトランジスタＰＴ１１３
のゲートはセット信号／Ｓの供給ラインに接続され、Ｎ
ＭＯＳトランジスタＮＴ１１５のゲートはリセット信号
Ｒの供給ラインに接続されている。ＰＭＯＳトランジス
タＰＴ１１３とＮＭＯＳトランジスタＮＴ１１５のドレ
イン同士の接続点によりフラグノードＮＤ１１が構成さ
れ、フラグノードＮＤ１１がインバータＩＮＶ１１１の
入力端子、およびデータ転送回路ＤＴＣ１１１，ＤＴＣ
１１２に接続されている。また、インバータＩＮＶ１１
１の出力端子とインバータＩＮＶ１１２との接続点によ
り反転ノードＮＤ１１Ａが構成され、この反転ノードＮ
Ｄ１１Ａがデータ転送回路ＤＴＣ１１１，ＤＴＣ１１２
に接続されている。そして、ノードＮＤ１１に設定され
る信号は、インバータＩＮＶ１１１およびＩＮＶ１１２
を介して出力ＯＵＴとして画像合成器７に出力される。

【０１１４】データ転送回路ＤＴＣ１１１は、ＰＭＯＳ
トランジスタＰＴ１１５ａ〜ＰＴ１１８ａにより構成さ
れている。ＰＭＯＳトランジスタＰＴ１１５ａとＰＴ１
１６ａとが、電源電圧Ｖ_DDの供給ライン（フラグデータ
のレベルに相当する電源電位）と次行のメモリユニット
ＭＵ２１ＡのフラグセルＦＣＬ２１ＡのフラグノードＮ
Ｄ２１との間に直列に接続されている。また、ＰＭＯＳ
トランジスタＰＴ１１７ａとＰＴ１１８ａとが、電源電
圧Ｖ_DDの供給ラインとメモリユニットＭＵ１１Ａのフラ
グセルＦＣＬ１１ＡのフラグノードＮＤ１１との間に直
列に接続されている。ＰＭＯＳトランジスタＰＴ１１６
ａとＰＴ１１８ａのゲートがメモリセルＭ１１１の第２
の記憶ノードＮＤ２ａに接続され、ＰＭＯＳトランジス
タＰＴ１１５ａのゲートがフラグセルＦＣＬ１１Ａの反
転ノードＮＤ１１Ａに接続され、ＰＭＯＳトランジスタ
ＰＴ１１７ａのゲートが次行のメモリユニットＭＵ２１
ＡのフラグセルＦＣＬ２１Ａの反転ノードＮＤ２１Ａに
接続されている。

【０１１５】このような構成を有するデータ転送回路Ｄ
ＴＣ１１１は、メモリセルＭ１１１に論理「１」の相関
結果データが記憶され、第２の記憶ノードＮＤ２ａにデ
ータ「０」がラッチされている場合であって、メモリユ
ニットＭＵ１１Ａが領域成長の注目メモリユニットとし
て指定された場合には、フラグノードＮＤ１１には電源
電圧Ｖ_DDレベルのフラグデータ「１」が設定されること
から、反転ノードＮＤ１１Ａは、接地レベルの０Ｖとな
る。その結果、ＰＭＯＳトランジスタＰＴ１１５ａおよ
びＰＴ１１６ａが導通状態となり、次行のメモリユニッ
トＭＵ２１ＡのフラグセルＦＣＬ２１Ａのフラグノード
ＮＤ２１に電荷を供給する。すなわち、メモリユニット
ＭＵ２１ＡのフラグセルＦＣＬ２１ＡのフラグノードＮ
Ｄ２１にフラグデータ「１」を転送する。一方、データ
転送回路ＤＴＣ１１１は、メモリセルＭ１１１に論理
「１」の相関結果データが記憶され、第２の記憶ノード
ＮＤ２ａにデータ「０」がラッチされている場合であっ
て、次行のメモリユニットＭＵ２１Ａが領域成長の注目
メモリユニットとして指定された場合には、フラグノー
ドＮＤ２１には電源電圧Ｖ_DDレベルのフラグデータ
「１」が設定されることから、反転ノードＮＤ２１Ａ
は、接地レベルの０Ｖとなる。その結果、ＰＭＯＳトラ
ンジスタＰＴ１１７ａおよびＰＴ１１８ａが導通状態と
なり、自身のメモリユニットＭＵ１１ＡのフラグセルＦ
ＣＬ１１ＡのフラグノードＮＤ１１に電荷を供給する。
すなわち、メモリユニットＭＵ２１ＡのフラグセルＦＣ
Ｌ２１ＡのフラグノードＮＤ２１のフラグデータ「１」
をフラグノードＮＤ１１に転送する。このように、デー
タ転送回路ＤＴＣ１１１は、図８の左右方向で両方向に
データを転送する機能を有している。

【０１１６】データ転送回路ＤＴＣ１１２は、ＰＭＯＳ
トランジスタＰＴ１１５ｂ〜ＰＴ１１８ｂにより構成さ
れている。ＰＭＯＳトランジスタＰＴ１１５ｂとＰＴ１
１６ｂとが、電源電圧Ｖ_DDの供給ラインと次列のメモリ
ユニットＭＵ１２ＡのフラグセルＦＣＬ１２Ａのフラグ
ノードＮＤ１２との間に直列に接続されている。また、
ＰＭＯＳトランジスタＰＴ１１７ｂとＰＴ１１８ｂと
が、電源電圧Ｖ_DDの供給ラインとメモリユニットＭＵ１
１ＡのフラグセルＦＣＬ１１ＡのフラグノードＮＤ１１
との間に直列に接続されている。ＰＭＯＳトランジスタ
ＰＴ１１６ｂとＰＴ１１８ｂのゲートがメモリセルＭ１
１２の第２の記憶ノードＮＤ２ｂに接続され、ＰＭＯＳ
トランジスタＰＴ１１５ｂのゲートがフラグセルＦＣＬ
１１Ａの反転ノードＮＤ１１Ａに接続され、ＰＭＯＳト
ランジスタＰＴ１１７ｂのゲートが次列のメモリユニッ
トＭＵ１２ＡのフラグセルＦＣＬ１２Ａの反転ノードＮ
Ｄ１２Ａに接続されている。

【０１１７】このような構成を有するデータ転送回路Ｄ
ＴＣ１１２は、メモリセルＭ１１２に論理「１」の相関
結果データが記憶され、第２の記憶ノードＮＤ２ｂにデ
ータ「０」がラッチされている場合であって、メモリユ
ニットＭＵ１１Ａが領域成長の注目メモリユニットとし
て指定された場合には、フラグノードＮＤ１１には電源
電圧Ｖ_DDレベルのフラグデータ「１」が設定されること
から、反転ノードＮＤ１１Ａは、接地レベルの０Ｖとな
る。その結果、ＰＭＯＳトランジスタＰＴ１１５ｂおよ
びＰＴ１１６ｂが導通状態となり、次列のメモリユニッ
トＭＵ１２ＡのフラグセルＦＣＬ１２Ａのフラグノード
ＮＤ１２に電荷を供給する。すなわち、メモリユニット
ＭＵ１２ＡのフラグセルＦＣＬ１２ＡのフラグノードＮ
Ｄ１２にフラグデータ「１」を転送する。一方、データ
転送回路ＤＴＣ１１２は、メモリセルＭ１１２に論理
「１」の相関結果データが記憶され、第２の記憶ノード
ＮＤ２ｂにデータ「０」がラッチされている場合であっ
て、次列のメモリユニットＭＵ１２Ａが領域成長の注目
メモリユニットとして指定された場合には、フラグノー
ドＮＤ１２には電源電圧Ｖ_DDレベルのフラグデータ
「１」が設定されることから、反転ノードＮＤ１２Ａ
は、接地レベルの０Ｖとなる。その結果、ＰＭＯＳトラ
ンジスタＰＴ１１７ｂおよびＰＴ１１８ｂが導通状態と
なり、自身のメモリユニットＭＵ１１ＡのフラグセルＦ
ＣＬ１１ＡのフラグノードＮＤ１１に電荷を供給する。
すなわち、メモリユニットＭＵ１２ＡのフラグセルＦＣ
Ｌ１２ＡのフラグノードＮＤ１２のフラグデータ「１」
をフラグノードＮＤ１１に転送する。このように、デー
タ転送回路ＤＴＣ１１２は、図８の上下方向で両方向に
データを転送する機能を有している。

【０１１８】メモリユニットＭＵ１２Ａは、メモリセル
Ｍ１２１，Ｍ１２２、データ転送回路ＤＴＣ１２１，Ｄ
ＴＣ１２２、およびフラグセルＦＣＬ１２Ａにより構成
されている。これらの構成要素のうち、メモリセルＭ２
１１，Ｍ２１２の構成は、図４の回路と同様であること
から、ここでの説明は省略する。

【０１１９】メモリユニットＭＵ１２ＡのフラグセルＦ
ＣＬ１２Ａは、ＰＭＯＳトランジスタＰＴ１２３，ＮＭ
ＯＳトランジスタＮＴ１２５、および直列に接続された
２つのインバータＩＮＶ１２１，ＩＮＶ１２２により構
成されている。電源電圧Ｖ_DDの供給ラインと基準電圧
（０Ｖ）Ｖ_SSの供給ラインとの間に、ＰＭＯＳトランジ
スタＰＴ１２３とＮＭＯＳトランジスタＮＴ１２５が直
列に接続されている。ＰＭＯＳトランジスタＰＴ１２３
のゲートはセット信号／Ｓの供給ラインに接続され、Ｎ
ＭＯＳトランジスタＮＴ１２５のゲートはリセット信号
Ｒの供給ラインに接続されている。ＰＭＯＳトランジス
タＰＴ１２３とＮＭＯＳトランジスタＮＴ１２５のドレ
イン同士の接続点によりフラグノードＮＤ１２が構成さ
れ、ノードＮＤ１２がインバータＩＮＶ１２１の入力端
子、およびデータ転送回路ＤＴＣ１２１，ＤＴＣ１２２
に接続されている。また、インバータＩＮＶ１２１の出
力端子とインバータＩＮＶ１２２との接続点により反転
ノードＮＤ１２Ａが構成され、この反転ノードＮＤ１２
Ａがデータ転送回路ＤＴＣ１２１，ＤＴＣ１２２に接続
されている。そして、ノードＮＤ１２に設定される信号
は、インバータＩＮＶ１２１およびＩＮＶ１２２を介し
て出力ＯＵＴとして画像合成器７に出力される。

【０１２０】データ転送回路ＤＴＣ１２１は、ＰＭＯＳ
トランジスタＰＴ１２５ａ〜ＰＴ１２８ａにより構成さ
れている。ＰＭＯＳトランジスタＰＴ１２５ａとＰＴ１
２６ａとが、電源電圧Ｖ_DDの供給ラインと次行のメモリ
ユニットＭＵ２２ＡのフラグセルＦＣＬ２２Ａのフラグ
ノードＮＤ２２との間に直列に接続されている。また、
ＰＭＯＳトランジスタＰＴ１２７ａとＰＴ１２８ａと
が、電源電圧Ｖ_DDの供給ラインとメモリユニットＭＵ１
２ＡのフラグセルＦＣＬ１２ＡのフラグノードＮＤ１２
との間に直列に接続されている。ＰＭＯＳトランジスタ
ＰＴ１２６ａとＰＴ１２８ａのゲートがメモリセルＭ１
２１の第２の記憶ノードＮＤ２ｃに接続され、ＰＭＯＳ
トランジスタＰＴ１２５ａのゲートがフラグセルＦＣＬ
１２Ａの反転ノードＮＤ１２Ａに接続され、ＰＭＯＳト
ランジスタＰＴ１２７ａのゲートが次行のメモリユニッ
トＭＵ２２ＡのフラグセルＦＣＬ２２Ａの反転ノードＮ
Ｄ２２Ａに接続されている。

【０１２１】このような構成を有するデータ転送回路Ｄ
ＴＣ１２１は、メモリセルＭ１２１に論理「１」の相関
結果データが記憶され、第２の記憶ノードＮＤ２ｃにデ
ータ「０」がラッチされている場合であって、メモリユ
ニットＭＵ１２Ａが領域成長の注目メモリユニットとし
て指定された場合には、フラグノードＮＤ１２には電源
電圧Ｖ_DDレベルのフラグデータ「１」が設定されること
から、反転ノードＮＤ１２Ａは、接地レベルの０Ｖとな
る。その結果、ＰＭＯＳトランジスタＰＴ１２５ａおよ
びＰＴ１２６ａが導通状態となり、次行のメモリユニッ
トＭＵ２２ＡのフラグセルＦＣＬ２２Ａのフラグノード
ＮＤ２２に電荷を供給する。すなわち、メモリユニット
ＭＵ２２ＡのフラグセルＦＣＬ２２ＡのフラグノードＮ
Ｄ２２にフラグデータ「１」を転送する。一方、データ
転送回路ＤＴＣ１２１は、メモリセルＭ１２１に論理
「１」の相関結果データが記憶され、第２の記憶ノード
ＮＤ２ｃにデータ「０」がラッチされている場合であっ
て、次行のメモリユニットＭＵ２２Ａが領域成長の注目
メモリユニットとして指定された場合には、フラグノー
ドＮＤ２２には電源電圧Ｖ_DDレベルのフラグデータ
「１」が設定されることから、反転ノードＮＤ２２Ａ
は、接地レベルの０Ｖとなる。その結果、ＰＭＯＳトラ
ンジスタＰＴ１２７ａおよびＰＴ１２８ａが導通状態と
なり、自身のメモリユニットＭＵ１２ＡのフラグセルＦ
ＣＬ１２ＡのフラグノードＮＤ１２に電荷を供給する。
すなわち、メモリユニットＭＵ２２ＡのフラグセルＦＣ
Ｌ２２ＡのフラグノードＮＤ２２のフラグデータ「１」
をフラグノードＮＤ１２に転送する。このように、デー
タ転送回路ＤＴＣ１２１は、図８の左右方向で両方向に
データを転送する機能を有している。

【０１２２】データ転送回路ＤＴＣ１２２は、ＰＭＯＳ
トランジスタＰＴ１２５ｂ〜ＰＴ１２８ｂにより構成さ
れている。ＰＭＯＳトランジスタＰＴ１２５ｂとＰＴ１
２６ｂとが、電源電圧Ｖ_DDの供給ラインと図示しない次
列のメモリユニットＭＵ１３ＡのフラグセルＦＣＬ１３
ＡのフラグノードＮＤ１３との間に直列に接続されてい
る。また、ＰＭＯＳトランジスタＰＴ１２７ｂとＰＴ１
２８ｂとが、電源電圧Ｖ_DDの供給ラインとメモリユニッ
トＭＵ１２ＡのフラグセルＦＣＬ１２Ａのフラグノード
ＮＤ１２との間に直列に接続されている。ＰＭＯＳトラ
ンジスタＰＴ１２６ｂとＰＴ１２８ｂのゲートがメモリ
セルＭ１２２の第２の記憶ノードＮＤ２ｄに接続され、
ＰＭＯＳトランジスタＰＴ１２５ｂのゲートがフラグセ
ルＦＣＬ１２Ａの反転ノードＮＤ１２Ａに接続され、Ｐ
ＭＯＳトランジスタＰＴ１２７ｂのゲートが図示しない
次列のメモリユニットＭＵ１３ＡのフラグセルＦＣＬ１
３Ａの反転ノードＮＤ１３Ａに接続されている。

【０１２３】このような構成を有するデータ転送回路Ｄ
ＴＣ１２２は、メモリセルＭ１２２に論理「１」の相関
結果データが記憶され、第２の記憶ノードＮＤ２ｄにデ
ータ「０」がラッチされている場合であって、メモリユ
ニットＭＵ１２Ａが領域成長の注目メモリユニットとし
て指定された場合には、フラグノードＮＤ１２には電源
電圧Ｖ_DDレベルのフラグデータ「１」が設定されること
から、反転ノードＮＤ１２Ａは、接地レベルの０Ｖとな
る。その結果、ＰＭＯＳトランジスタＰＴ１２５ｂおよ
びＰＴ１２６ｂが導通状態となり、図示しない次列のメ
モリユニットＭＵ１３ＡのフラグセルＦＣＬ１３Ａのフ
ラグノードＮＤ１３に電荷を供給する。すなわち、メモ
リユニットＭＵ１３ＡのフラグセルＦＣＬ１３Ａのフラ
グノードＮＤ１３にフラグデータ「１」を転送する。一
方、データ転送回路ＤＴＣ１２２は、メモリセルＭ１２
２に論理「１」の相関結果データが記憶され、第２の記
憶ノードＮＤ２ｄにデータ「０」がラッチされている場
合であって、図示しない次列のメモリユニットＭＵ１３
Ａが領域成長の注目メモリユニットとして指定された場
合には、フラグノードＮＤ１３には電源電圧Ｖ_DDレベル
のフラグデータ「１」が設定されることから、反転ノー
ドＮＤ１３Ａは、接地レベルの０Ｖとなる。その結果、
ＰＭＯＳトランジスタＰＴ１２７ｂおよびＰＴ１２８ｂ
が導通状態となり、自身のメモリユニットＭＵ１２Ａの
フラグセルＦＣＬ１２ＡのフラグノードＮＤ１２に電荷
を供給する。すなわち、メモリユニットＭＵ１３Ａのフ
ラグセルＦＣＬ１３ＡのフラグノードＮＤ１３のフラグ
データ「１」をフラグノードＮＤ１２に転送する。この
ように、データ転送回路ＤＴＣ１２２は、図８の上下方
向で両方向にデータを転送する機能を有している。

【０１２４】メモリユニットＭＵ２１Ａは、メモリセル
Ｍ２１１，Ｍ２１２、データ転送回路ＤＴＣ２１１，Ｄ
ＴＣ２１２、およびフラグセルＦＣＬ２１Ａにより構成
されている。これらの構成要素のうち、メモリセルＭ２
１１，Ｍ２１２の構成は、図４の回路と同様であること
から、ここでの説明は省略する。

【０１２５】メモリユニットＭＵ２１ＡのフラグセルＦ
ＣＬ２１Ａは、ＰＭＯＳトランジスタＰＴ２１３，ＮＭ
ＯＳトランジスタＮＴ２１５、および直列に接続された
２つのインバータＩＮＶ２１１，ＩＮＶ２１２により構
成されている。電源電圧Ｖ_DDの供給ラインと基準電圧
（０Ｖ）Ｖ_SSの供給ラインとの間に、ＰＭＯＳトランジ
スタＰＴ２１３とＮＭＯＳトランジスタＮＴ２１５が直
列に接続されている。ＰＭＯＳトランジスタＰＴ２１３
のゲートはセット信号／Ｓの供給ラインに接続され、Ｎ
ＭＯＳトランジスタＮＴ２１５のゲートはリセット信号
Ｒの供給ラインに接続されている。ＰＭＯＳトランジス
タＰＴ２１３とＮＭＯＳトランジスタＮＴ２１５のドレ
イン同士の接続点によりフラグノードＮＤ２１が構成さ
れ、ノードＮＤ２１がインバータＩＮＶ２１１の入力端
子、およびデータ転送回路ＤＴＣ２１１，ＤＴＣ２１２
に接続されている。また、インバータＩＮＶ２１１の出
力端子とインバータＩＮＶ２１２との接続点により反転
ノードＮＤ２１Ａが構成され、この反転ノードＮＤ２１
Ａがデータ転送回路ＤＴＣ２１１，ＤＴＣ２１２に接続
されている。そして、ノードＮＤ２１に設定される信号
は、インバータＩＮＶ２１１およびＩＮＶ２１２を介し
て出力ＯＵＴとして画像合成器７に出力される。

【０１２６】データ転送回路ＤＴＣ２１１は、ＰＭＯＳ
トランジスタＰＴ２１５ａ〜ＰＴ２１８ａにより構成さ
れている。ＰＭＯＳトランジスタＰＴ２１５ａとＰＴ２
１６ａとが、電源電圧Ｖ_DDの供給ラインと図示しない次
行のメモリユニットＭＵ３１ＡのフラグセルＦＣＬ３１
ＡのフラグノードＮＤ３１との間に直列に接続されてい
る。また、ＰＭＯＳトランジスタＰＴ２１７ａとＰＴ２
１８ａとが、電源電圧Ｖ_DDの供給ラインとメモリユニッ
トＭＵ２１ＡのフラグセルＦＣＬ２１Ａのフラグノード
ＮＤ２１との間に直列に接続されている。ＰＭＯＳトラ
ンジスタＰＴ２１６ａとＰＴ２１８ａのゲートがメモリ
セルＭ２１１の第２の記憶ノードＮＤ２ｅに接続され、
ＰＭＯＳトランジスタＰＴ２１５ａのゲートがフラグセ
ルＦＣＬ２１Ａの反転ノードＮＤ２１Ａに接続され、Ｐ
ＭＯＳトランジスタＰＴ２１７ａのゲートが図示しない
次行のメモリユニットＭＵ３１ＡのフラグセルＦＣＬ３
１Ａの反転ノードＮＤ３１Ａに接続されている。

【０１２７】このような構成を有するデータ転送回路Ｄ
ＴＣ２１１は、メモリセルＭ２１１に論理「１」の相関
結果データが記憶され、第２の記憶ノードＮＤ２ｅにデ
ータ「０」がラッチされている場合であって、メモリユ
ニットＭＵ２１Ａが領域成長の注目メモリユニットとし
て指定された場合には、フラグノードＮＤ２１には電源
電圧Ｖ_DDレベルのフラグデータ「１」が設定されること
から、反転ノードＮＤ２１Ａは、接地レベルの０Ｖとな
る。その結果、ＰＭＯＳトランジスタＰＴ２１５ａおよ
びＰＴ２１６ａが導通状態となり、図示しない次行のメ
モリユニットＭＵ３１ＡのフラグセルＦＣＬ３１Ａのフ
ラグノードＮＤ３１に電荷を供給する。すなわち、メモ
リユニットＭＵ３１ＡのフラグセルＦＣＬ３１Ａのフラ
グノードＮＤ３１にデータ「１」を転送する。一方、デ
ータ転送回路ＤＴＣ２１１は、メモリセルＭ２１１に論
理「１」の相関結果データが記憶され、第２の記憶ノー
ドＮＤ２ｅにデータ「０」がラッチされている場合であ
って、図しない次行のメモリユニットＭＵ３１Ａが領域
成長の注目メモリユニットとして指定された場合には、
フラグノードＮＤ３１には電源電圧Ｖ_DDレベルのフラグ
データ「１」が設定されることから、反転ノードＮＤ３
１Ａは、接地レベルの０Ｖとなる。その結果、ＰＭＯＳ
トランジスタＰＴ２１７ａおよびＰＴ２１８ａが導通状
態となり、自身のメモリユニットＭＵ２１Ａのフラグセ
ルＦＣＬ２１ＡのフラグノードＮＤ２１に電荷を供給す
る。すなわち、メモリユニットＭＵ３１Ａのフラグセル
ＦＣＬ３１ＡのフラグノードＮＤ３１のフラグデータ
「１」をフラグノードＮＤ２１に転送する。このよう
に、データ転送回路ＤＴＣ２１１は、図８の左右方向で
両方向にデータを転送する機能を有している。

【０１２８】データ転送回路ＤＴＣ２１２は、ＰＭＯＳ
トランジスタＰＴ２１５ｂ〜ＰＴ２１８ｂにより構成さ
れている。ＰＭＯＳトランジスタＰＴ２１５ｂとＰＴ２
１６ｂとが、電源電圧Ｖ_DDの供給ラインと次列のメモリ
ユニットＭＵ２２ＡのフラグセルＦＣＬ２２Ａのフラグ
ノードＮＤ２２との間に直列に接続されている。また、
ＰＭＯＳトランジスタＰＴ２１７ｂとＰＴ２１８ｂと
が、電源電圧Ｖ_DDの供給ラインとメモリユニットＭＵ２
１ＡのフラグセルＦＣＬ２１ＡのフラグノードＮＤ２１
との間に直列に接続されている。ＰＭＯＳトランジスタ
ＰＴ２１６ｂとＰＴ２１８ｂのゲートがメモリセルＭ２
１２の第２の記憶ノードＮＤ２ｆに接続され、ＰＭＯＳ
トランジスタＰＴ２１５ｂのゲートがフラグセルＦＣＬ
２１Ａの反転ノードＮＤ２１Ａに接続され、ＰＭＯＳト
ランジスタＰＴ２１７ｂのゲートが次列のメモリユニッ
トＭＵ２２ＡのフラグセルＦＣＬ２２Ａの反転ノードＮ
Ｄ２２Ａに接続されている。

【０１２９】このような構成を有するデータ転送回路Ｄ
ＴＣ２１２は、メモリセルＭ２１２に論理「１」の相関
結果データが記憶され、第２の記憶ノードＮＤ２ｆにデ
ータ「０」がラッチされている場合であって、メモリユ
ニットＭＵ２１Ａが領域成長の注目メモリユニットとし
て指定された場合には、フラグノードＮＤ２１には電源
電圧Ｖ_DDレベルのフラグデータ「１」が設定されること
から、反転ノードＮＤ２１Ａは、接地レベルの０Ｖとな
る。その結果、ＰＭＯＳトランジスタＰＴ２１５ｂおよ
びＰＴ２１６ｂが導通状態となり、次列のメモリユニッ
トＭＵ２２ＡのフラグセルＦＣＬ２２Ａのフラグノード
ＮＤ２２に電荷を供給する。すなわち、メモリユニット
ＭＵ２２ＡのフラグセルＦＣＬ２２ＡのフラグノードＮ
Ｄ２２にデータ「１」を転送する。一方、データ転送回
路ＤＴＣ２１２は、メモリセルＭ２１２に論理「１」の
相関結果データが記憶され、第２の記憶ノードＮＤ２ｆ
にデータ「０」がラッチされている場合であって、次列
のメモリユニットＭＵ２２Ａが領域成長の注目メモリユ
ニットとして指定された場合には、フラグノードＮＤ２
２には電源電圧Ｖ_DDレベルのフラグデータ「１」が設定
されることから、反転ノードＮＤ２２Ａは、接地レベル
の０Ｖとなる。その結果、ＰＭＯＳトランジスタＰＴ２
１７ｂおよびＰＴ２１８ｂが導通状態となり、自身のメ
モリユニットＭＵ２１ＡのフラグセルＦＣＬ２１Ａのフ
ラグノードＮＤ２１に電荷を供給する。すなわち、メモ
リユニットＭＵ２２ＡのフラグセルＦＣＬ２２Ａのフラ
グノードＮＤ２２のフラグデータ「１」をフラグノード
ＮＤ２１に転送する。このように、データ転送回路ＤＴ
Ｃ２１２は、図８の上下方向で両方向にデータを転送す
る機能を有している。

【０１３０】メモリユニットＭＵ２２Ａは、メモリセル
Ｍ２２１，Ｍ２２２、データ転送回路ＤＴＣ２２１，Ｄ
ＴＣ２２２、およびフラグセルＦＣＬ２２Ａにより構成
されている。これらの構成要素のうち、メモリセルＭ２
２１，Ｍ２２２の構成は、図４の回路と同様であること
から、ここでの説明は省略する。

【０１３１】メモリユニットＭＵ２２ＡのフラグセルＦ
ＣＬ２２Ａは、ＰＭＯＳトランジスタＰＴ２２３，ＮＭ
ＯＳトランジスタＮＴ２２５、および直列に接続された
２つのインバータＩＮＶ２２１，ＩＮＶ２２２により構
成されている。電源電圧Ｖ_DDの供給ラインと基準電圧
（０Ｖ）Ｖ_SSの供給ラインとの間に、ＰＭＯＳトランジ
スタＰＴ２２３とＮＭＯＳトランジスタＮＴ２２５が直
列に接続されている。ＰＭＯＳトランジスタＰＴ２２３
のゲートはセット信号／Ｓの供給ラインに接続され、Ｎ
ＭＯＳトランジスタＮＴ２２５のゲートはリセット信号
Ｒの供給ラインに接続されている。ＰＭＯＳトランジス
タＰＴ２２３とＮＭＯＳトランジスタＮＴ２２５のドレ
イン同士の接続点によりフラグノードＮＤ２２が構成さ
れ、ノードＮＤ２２がインバータＩＮＶ２２１の入力端
子、およびデータ転送回路ＤＴＣ２２１，ＤＴＣ２２２
に接続されている。また、インバータＩＮＶ２２１の出
力端子とインバータＩＮＶ２２２との接続点により反転
ノードＮＤ２２Ａが構成され、この反転ノードＮＤ２２
Ａがデータ転送回路ＤＴＣ２２１，ＤＴＣ２２２に接続
されている。そして、ノードＮＤ２２に設定される信号
は、インバータＩＮＶ２２１およびＩＮＶ２２２を介し
て出力ＯＵＴとして画像合成器７に出力される。

【０１３２】データ転送回路ＤＴＣ２２１は、ＰＭＯＳ
トランジスタＰＴ２２５ａ〜ＰＴ２２８ａにより構成さ
れている。ＰＭＯＳトランジスタＰＴ２２５ａとＰＴ２
２６ａとが、電源電圧Ｖ_DDの供給ラインと図示しない次
行のメモリユニットＭＵ３２ＡのフラグセルＦＣＬ３２
ＡのフラグノードＮＤ３２との間に直列に接続されてい
る。また、ＰＭＯＳトランジスタＰＴ２２７ａとＰＴ２
２８ａとが、電源電圧Ｖ_DDの供給ラインとメモリユニッ
トＭＵ２２ＡのフラグセルＦＣＬ２２Ａのフラグノード
ＮＤ２２との間に直列に接続されている。ＰＭＯＳトラ
ンジスタＰＴ２２６ａとＰＴ２２８ａのゲートがメモリ
セルＭ２２１の第２の記憶ノードＮＤ２ｇに接続され、
ＰＭＯＳトランジスタＰＴ２２５ａのゲートがフラグセ
ルＦＣＬ２２Ａの反転ノードＮＤ２２Ａに接続され、Ｐ
ＭＯＳトランジスタＰＴ２２７ａのゲートが図示しない
メモリユニットＭＵ３２ＡのフラグセルＦＣＬ３２Ａの
反転ノードＮＤ３２Ａに接続されている。

【０１３３】このような構成を有するデータ転送回路Ｄ
ＴＣ２２１は、メモリセルＭ２２１に論理「１」の相関
結果データが記憶され、第２の記憶ノードＮＤ２ｇにデ
ータ「０」がラッチされている場合であって、メモリユ
ニットＭＵ２２Ａが領域成長の注目メモリユニットとし
て指定された場合には、フラグノードＮＤ２２には電源
電圧Ｖ_DDレベルのフラグデータ「１」が設定されること
から、反転ノードＮＤ２２Ａは、接地レベルの０Ｖとな
る。その結果、ＰＭＯＳトランジスタＰＴ２２５ａおよ
びＰＴ２２６ａが導通状態となり、図示しない次行のメ
モリユニットＭＵ３２ＡのフラグセルＦＣＬ３２Ａのフ
ラグノードＮＤ３２に電荷を供給する。すなわち、メモ
リユニットＭＵ３２ＡのフラグセルＦＣＬ３２Ａのフラ
グノードＮＤ３２にデータ「１」を転送する。一方、デ
ータ転送回路ＤＴＣ２２１は、メモリセルＭ２２１に論
理「１」の相関結果データが記憶され、第２の記憶ノー
ドＮＤ２ｇにデータ「０」がラッチされている場合であ
って、図示しない次行のメモリユニットＭＵ３２Ａが領
域成長の注目メモリユニットとして指定された場合に
は、フラグノードＮＤ３２には電源電圧Ｖ_DDレベルのフ
ラグデータ「１」が設定されることから、反転ノードＮ
Ｄ３２Ａは、接地レベルの０Ｖとなる。その結果、ＰＭ
ＯＳトランジスタＰＴ２２７ａおよびＰＴ２２８ａが導
通状態となり、自身のメモリユニットＭＵ２２Ａのフラ
グセルＦＣＬ２２ＡのフラグノードＮＤ２２に電荷を供
給する。すなわち、メモリユニットＭＵ３２Ａのフラグ
セルＦＣＬ３２ＡのフラグノードＮＤ３２のフラグデー
タ「１」をフラグノードＮＤ２２に転送する。このよう
に、データ転送回路ＤＴＣ２２１は、図８の左右方向で
両方向にデータを転送する機能を有している。

【０１３４】データ転送回路ＤＴＣ２２２は、ＰＭＯＳ
トランジスタＰＴ２２５ｂ〜ＰＴ２２８ｂにより構成さ
れている。ＰＭＯＳトランジスタＰＴ２２５ｂとＰＴ２
２６ｂとが、電源電圧Ｖ_DDの供給ラインと図示しない次
列のメモリユニットＭＵ２３ＡのフラグセルＦＣＬ２３
ＡのフラグノードＮＤ２３との間に直列に接続されてい
る。また、ＰＭＯＳトランジスタＰＴ２２７ｂとＰＴ２
２８ｂとが、電源電圧Ｖ_DDの供給ラインとメモリユニッ
トＭＵ２２ＡのフラグセルＦＣＬ２２Ａのフラグノード
ＮＤ２２との間に直列に接続されている。ＰＭＯＳトラ
ンジスタＰＴ２２６ｂとＰＴ２２８ｂのゲートがメモリ
セルＭ２２２の第２の記憶ノードＮＤ２ｈに接続され、
ＰＭＯＳトランジスタＰＴ２２５ｂのゲートがフラグセ
ルＦＣＬ２２Ａの反転ノードＮＤ２２Ａに接続され、Ｐ
ＭＯＳトランジスタＰＴ２２７ｂのゲートが図示しない
次列のメモリユニットＭＵ２３ＡのフラグセルＦＣＬ２
３Ａの反転ノードＮＤ２３Ａに接続されている。

【０１３５】このような構成を有するデータ転送回路Ｄ
ＴＣ２２２は、メモリセルＭ２２２に論理「１」の相関
結果データが記憶され、第２の記憶ノードＮＤ２ｈにデ
ータ「０」がラッチされている場合であって、メモリユ
ニットＭＵ２２Ａが領域成長の注目メモリユニットとし
て指定された場合には、フラグノードＮＤ２２には電源
電圧Ｖ_DDレベルのフラグデータ「１」が設定されること
から、反転ノードＮＤ２２Ａは、接地レベルの０Ｖとな
る。その結果、ＰＭＯＳトランジスタＰＴ２２５ｂおよ
びＰＴ２２６ｂが導通状態となり、図示しない次列のメ
モリユニットＭＵ２３ＡのフラグセルＦＣＬ２３Ａのフ
ラグノードＮＤ２３に電荷を供給する。すなわち、メモ
リユニットＭＵ２３ＡのフラグセルＦＣＬ２３Ａのフラ
グノードＮＤ２３にデータ「１」を転送する。一方、デ
ータ転送回路ＤＴＣ２２２は、メモリセルＭ２２２に論
理「１」の相関結果データが記憶され、第２の記憶ノー
ドＮＤ２ｈにデータ「０」がラッチされている場合であ
って、図示しない次列のメモリユニットＭＵ２３Ａが領
域成長の注目メモリユニットとして指定された場合に
は、フラグノードＮＤ２３には電源電圧Ｖ_DDレベルのフ
ラグデータ「１」が設定されることから、反転ノードＮ
Ｄ２３Ａは、接地レベルの０Ｖとなる。その結果、ＰＭ
ＯＳトランジスタＰＴ２２７ｂおよびＰＴ２２８ｂが導
通状態となり、自身のメモリユニットＭＵ２２Ａのフラ
グセルＦＣＬ２２ＡのフラグノードＮＤ２２に電荷を供
給する。すなわち、メモリユニットＭＵ２３Ａのフラグ
セルＦＣＬ２３ＡのフラグノードＮＤ２３のフラグデー
タ「１」をフラグノードＮＤ２２に転送する。このよう
に、データ転送回路ＤＴＣ２２２は、図８の上下方向で
両方向にデータを転送する機能を有している。

【０１３６】以上のように、図８の領域成長回路のメモ
リアレイ部５１Ａは、各メモリユニットのデータ転送手
段としてトランスファーゲートの代わり、メモリセルの
第２の記憶ノードのラッチデータをゲートに受けて、電
源電圧Ｖ_DDレベルの信号を次行または次列のメモリユニ
ットに転送し、あるいは、次行または次列のメモリユニ
ットにおける電源電圧Ｖ_DDレベルの信号を自身のフラグ
セルのフラグノードに転送することから、トランスファ
ーゲートを用いた場合に比べて信号線の容量の影響を受
けにくくなることから、さらに高速の領域成長を実現で
きる利点がある。

【０１３７】図９は、本発明に係る左右上下方向に領域
成長が可能な領域成長回路におけるメモリアレイ部のメ
モリユニットの第３の構成例を示す回路図である。

【０１３８】図９の回路５１Ｂが図８の回路５１Ａと異
なる点は、データ転送回路のデータ転送方向を双方向で
はなく、一方向、図９の回路５１Ｂでは、図９中左から
右方向、および上から下方向にのみ転送可能なように構
成し、片方向の領域成長のアルゴリズムを可能にしたこ
とにある。なお、図９において、図８と同一構成部分は
同一符号を付している。

【０１３９】具体的には、メモリユニットＭＵ１１Ｂの
データ転送回路ＤＴＣ１１１Ｂは、電源電圧Ｖ_DDの供給
ラインと次行のメモリユニットＭＵ２１Ｂのフラグセル
ＦＣＬ２１ＡのフラグノードＮＤ２１との間に直列に接
続されたＰＭＯＳトランジスタＰＴ１１５ａおよびＰＴ
１１６ａのみを有し、図８の回路のように、電源電圧Ｖ
_DDの供給ラインとメモリユニットＭＵ１１Ｂのフラグセ
ルＦＣＬ１１ＡのフラグノードＮＤ１１との間に直列に
接続されるＰＭＯＳトランジスタＰＴ１１７ａとＰＴ１
１８ａを有していない。すなわち、メモリユニットＭＵ
１１Ｂのデータ転送回路ＤＴＣ１１１Ｂは、次行のメモ
リユニットＭＵ２１ＢのフラグセルＦＣＬ２１Ａのフラ
グノードＮＤ２１に電荷を供給し、データ「１」を転送
する機能のみを有する。メモリユニットＭＵ１１Ｂのデ
ータ転送回路ＤＴＣ１１２Ｂは、電源電圧Ｖ_DDの供給ラ
インと次列のメモリユニットＭＵ１２ＢのフラグセルＦ
ＣＬ１２ＡのフラグノードＮＤ１２との間に直列に接続
されたＰＭＯＳトランジスタＰＴ１１５ｂおよびＰＴ１
１６ｂのみを有し、図８の回路のように、電源電圧Ｖ_DD
の供給ラインとメモリユニットＭＵ１１Ｂのフラグセル
ＦＣＬ１１ＡのフラグノードＮＤ１１との間に直列に接
続されるＰＭＯＳトランジスタＰＴ１１７ｂとＰＴ１１
８ｂを有していない。すなわち、メモリユニットＭＵ１
１Ｂのデータ転送回路ＤＴＣ１１２Ｂは、次列のメモリ
ユニットＭＵ１２ＢのフラグセルＦＣＬ１２Ａのフラグ
ノードＮＤ１２に電荷を供給し、データ「１」を転送す
る機能のみを有する。

【０１４０】同様に、メモリユニットＭＵ１２Ｂのデー
タ転送回路ＤＴＣ１２１Ｂは、電源電圧Ｖ_DDの供給ライ
ンと次行のメモリユニットＭＵ２２ＢのフラグセルＦＣ
Ｌ２２ＡのフラグノードＮＤ２２との間に直列に接続さ
れたＰＭＯＳトランジスタＰＴ１２５ａおよびＰＴ１２
６ａのみを有し、図８の回路のように、電源電圧Ｖ_DDの
供給ラインとメモリユニットＭＵ１２ＢのフラグセルＦ
ＣＬ１２ＡのフラグノードＮＤ１２との間に直列に接続
されるＰＭＯＳトランジスタＰＴ１２７ａとＰＴ１２８
ａを有していない。すなわち、メモリユニットＭＵ１２
Ｂのデータ転送回路ＤＴＣ１２１Ｂは、次行のメモリユ
ニットＭＵ２２ＢのフラグセルＦＣＬ２２Ａのフラグノ
ードＮＤ２２に電荷を供給し、データ「１」を転送する
機能のみを有する。メモリユニットＭＵ１２Ｂのデータ
転送回路ＤＴＣ１２２Ｂは、電源電圧Ｖ_DDの供給ライン
と図示しない次列のメモリユニットＭＵ１３Ｂのフラグ
セルＦＣＬ１３ＡのフラグノードＮＤ１３との間に直列
に接続されたＰＭＯＳトランジスタＰＴ１２５ｂおよび
ＰＴ１２６ｂのみを有し、図８の回路のように、電源電
圧Ｖ _DDの供給ラインとメモリユニットＭＵ１２Ｂのフラ
グセルＦＣＬ１２ＡのフラグノードＮＤ１２との間に直
列に接続されるＰＭＯＳトランジスタＰＴ１２７ｂとＰ
Ｔ１２８ｂを有していない。すなわち、メモリユニット
ＭＵ１２Ｂのデータ転送回路ＤＴＣ１１２Ｂは、図示し
ない次列のメモリユニットＭＵ１３ＢのフラグセルＦＣ
Ｌ１３ＡのフラグノードＮＤ１３に電荷を供給し、デー
タ「１」を転送する機能のみを有する。

【０１４１】メモリユニットＭＵ２１Ｂのデータ転送回
路ＤＴＣ２１１Ｂは、電源電圧Ｖ_DDの供給ラインと図示
しない次行のメモリユニットＭＵ３１ＢのフラグセルＦ
ＣＬ３１ＡのフラグノードＮＤ３１との間に直列に接続
されたＰＭＯＳトランジスタＰＴ２１５ａおよびＰＴ２
１６ａのみを有し、図８の回路のように、電源電圧Ｖ _DD
の供給ラインとメモリユニットＭＵ２１Ｂのフラグセル
ＦＣＬ２１ＡのフラグノードＮＤ２１との間に直列に接
続されるＰＭＯＳトランジスタＰＴ２１７ａとＰＴ２１
８ａを有していない。すなわち、メモリユニットＭＵ２
１Ｂのデータ転送回路ＤＴＣ２１１Ｂは、図示しない次
行のメモリユニットＭＵ３１ＢのフラグセルＦＣＬ３１
ＡのフラグノードＮＤ３１に電荷を供給し、データ
「１」を転送する機能のみを有する。メモリユニットＭ
Ｕ２１Ｂのデータ転送回路ＤＴＣ２１２Ｂは、電源電圧
Ｖ_DDの供給ラインと次列のメモリユニットＭＵ２２Ｂの
フラグセルＦＣＬ２２ＡのフラグノードＮＤ２２との間
に直列に接続されたＰＭＯＳトランジスタＰＴ２１５ｂ
およびＰＴ２１６ｂのみを有し、図８の回路のように、
電源電圧Ｖ_DDの供給ラインとメモリユニットＭＵ２１Ｂ
のフラグセルＦＣＬ２１ＡのフラグノードＮＤ２１との
間に直列に接続されるＰＭＯＳトランジスタＰＴ２１７
ｂとＰＴ２１８ｂを有していない。すなわち、メモリユ
ニットＭＵ２１Ｂのデータ転送回路ＤＴＣ２１２Ｂは、
次列のメモリユニットＭＵ２２ＢのフラグセルＦＣＬ２
２ＡのフラグノードＮＤ２２に電荷を供給し、データ
「１」を転送する機能のみを有する。

【０１４２】メモリユニットＭＵ２２Ｂのデータ転送回
路ＤＴＣ２２１Ｂは、電源電圧Ｖ_DDの供給ラインと図示
しない次行のメモリユニットＭＵ３２ＢのフラグセルＦ
ＣＬ３２ＡのフラグノードＮＤ３２との間に直列に接続
されたＰＭＯＳトランジスタＰＴ２２５ａおよびＰＴ２
２６ａのみを有し、図８の回路のように、電源電圧Ｖ _DD
の供給ラインとメモリユニットＭＵ２２Ｂのフラグセル
ＦＣＬ２２ＡのフラグノードＮＤ２２との間に直列に接
続されるＰＭＯＳトランジスタＰＴ２２７ａとＰＴ２２
８ａを有していない。すなわち、メモリユニットＭＵ２
２Ｂのデータ転送回路ＤＴＣ２２１Ｂは、図示しない次
行のメモリユニットＭＵ３２ＢのフラグセルＦＣＬ３２
ＡのフラグノードＮＤ３２に電荷を供給し、データ
「１」を転送する機能のみを有する。メモリユニットＭ
Ｕ２２Ｂのデータ転送回路ＤＴＣ２２２Ｂは、電源電圧
Ｖ_DDの供給ラインと図示しない次列のメモリユニットＭ
Ｕ２３ＢのフラグセルＦＣＬ２３ＡのフラグノードＮＤ
２３との間に直列に接続されたＰＭＯＳトランジスタＰ
Ｔ２２５ｂおよびＰＴ２２６ｂのみを有し、図８の回路
のように、電源電圧Ｖ _DDの供給ラインとメモリユニット
ＭＵ２２ＢのフラグセルＦＣＬ２２ＡのフラグノードＮ
Ｄ２２との間に直列に接続されるＰＭＯＳトランジスタ
ＰＴ２２７ｂとＰＴ２２８ｂを有していない。すなわ
ち、メモリユニットＭＵ２２Ｂのデータ転送回路ＤＴＣ
２２２Ｂは、図示しない次列のメモリユニットＭＵ２３
ＢのフラグセルＦＣＬ２３ＡのフラグノードＮＤ２３に
電荷を供給し、データ「１」を転送する機能のみを有す
る。

【０１４３】以上のように、図９の回路５１Ｂは、デー
タ転送回路のデータ転送方向を双方向ではなく、一方
向、図９中左から右方向、および上から下方向にのみ転
送可能なように構成したので、アプリケーションに対応
して片方向の領域成長のアルゴリズムを可能することが
でき、またこの場合、素子数の削減を図ることができ
る。

【０１４４】図１０は、本発明に係る左右上下方向に領
域成長が可能な領域成長回路におけるメモリアレイ部の
メモリユニットの第３の構成例を示す回路図である。

【０１４５】図１０の回路５１Ｃが図８の回路５１Ａと
異なる点は、データ転送回路のデータ転送方向を双方向
ではなく、一方向、図１０の回路５１Ｃでは、図１０中
右から左方向、および下から上方向にのみ転送可能なよ
うに構成し、片方向の領域成長のアルゴリズムを可能に
したことにある。なお、図１０において、図８と同一構
成部分は同一符号を付している。

【０１４６】具体的には、メモリユニットＭＵ１１Ｃの
データ転送回路ＤＴＣ１１１Ｃは、電源電圧Ｖ_DDの供給
ラインとメモリユニットＭＵ１１ＣのフラグセルＦＣＬ
１１ＡのフラグノードＮＤ１１との間に直列に接続され
るＰＭＯＳトランジスタＰＴ１１７ａとＰＴ１１８ａの
みを有し、図８の回路のように、電源電圧Ｖ_DDの供給ラ
インと次行のメモリユニットＭＵ２１ＣのフラグセルＦ
ＣＬ２１ＡのフラグノードＮＤ２１との間に直列に接続
されたＰＭＯＳトランジスタＰＴ１１５ａおよびＰＴ１
１６ａを有していない。すなわち、メモリユニットＭＵ
１１Ｃのデータ転送回路ＤＴＣ１１１Ｃは、自身のメモ
リユニットＭＵ１１ＣのフラグセルＦＣＬ１１Ａのフラ
グノードＮＤ１１に、次行のメモリユニットＭＵ２１Ｃ
のフラグセルＦＣＬ２１ＡのフラグノードＮＤ２１のデ
ータ「１」を転送する機能のみを有する。メモリユニッ
トＭＵ１１Ｃのデータ転送回路ＤＴＣ１１２Ｃは、電源
電圧Ｖ_DDの供給ラインとメモリユニットＭＵ１１Ｃのフ
ラグセルＦＣＬ１１ＡのフラグノードＮＤ１１との間に
直列に接続されるＰＭＯＳトランジスタＰＴ１１７ｂと
ＰＴ１１８ｂを有し、図８の回路のように、電源電圧Ｖ
_DDの供給ラインと次列のメモリユニットＭＵ１２Ｃのフ
ラグセルＦＣＬ１２ＡのフラグノードＮＤ１２との間に
直列に接続されたＰＭＯＳトランジスタＰＴ１１５ｂお
よびＰＴ１１６ｂを有していない。すなわち、メモリユ
ニットＭＵ１１Ｃのデータ転送回路ＤＴＣ１１２Ｃは、
自身のメモリユニットＭＵ１１ＣのフラグセルＦＣＬ１
１ＡのフラグノードＮＤ１１に、次列のメモリユニット
ＭＵ１２ＣのフラグセルＦＣＬ１２ＡのフラグノードＮ
Ｄ１２のデータ「１」を転送する機能のみを有する。

【０１４７】同様に、メモリユニットＭＵ１２Ｃのデー
タ転送回路ＤＴＣ１２１Ｃは、電源電圧Ｖ_DDの供給ライ
ンとメモリユニットＭＵ１２ＣのフラグセルＦＣＬ１２
ＡのフラグノードＮＤ１２との間に直列に接続されるＰ
ＭＯＳトランジスタＰＴ１２７ａとＰＴ１２８ａのみを
有し、図８の回路のように、電源電圧Ｖ_DDの供給ライン
と次行のメモリユニットＭＵ２２ＣのフラグセルＦＣＬ
２２ＡのフラグノードＮＤ２２との間に直列に接続され
たＰＭＯＳトランジスタＰＴ１２５ａおよびＰＴ１２６
ａを有していない。すなわち、メモリユニットＭＵ１２
Ｃのデータ転送回路ＤＴＣ１２１Ｃは、自身のメモリユ
ニットＭＵ１２ＣのフラグセルＦＣＬ１２Ａのフラグノ
ードＮＤ１２に、次行のメモリユニットＭＵ２２Ｃのフ
ラグセルＦＣＬ２２ＡのフラグノードＮＤ２２のデータ
「１」を転送する機能のみを有する。メモリユニットＭ
Ｕ１２Ｃのデータ転送回路ＤＴＣ１１２Ｃは、電源電圧
Ｖ_DDの供給ラインとメモリユニットＭＵ１２Ｃのフラグ
セルＦＣＬ１２ＡのフラグノードＮＤ１２との間に直列
に接続されるＰＭＯＳトランジスタＰＴ１１７ｂとＰＴ
１１８ｂを有し、図８の回路のように、電源電圧Ｖ_DDの
供給ラインと図示しない次列のメモリユニットＭＵ１３
ＣのフラグセルＦＣＬ１３ＡのフラグノードＮＤ１３と
の間に直列に接続されたＰＭＯＳトランジスタＰＴ１２
５ｂおよびＰＴ１２６ｂを有していない。すなわち、メ
モリユニットＭＵ１２Ｃのデータ転送回路ＤＴＣ１２２
Ｃは、自身のメモリユニットＭＵ１２ＣのフラグセルＦ
ＣＬ１２ＡのフラグノードＮＤ１２に、次列のメモリユ
ニットＭＵ１３ＣのフラグセルＦＣＬ１３Ａのフラグノ
ードＮＤ１３のデータ「１」を転送する機能のみを有す
る。

【０１４８】メモリユニットＭＵ２１Ｃのデータ転送回
路ＤＴＣ２１１Ｃは、電源電圧Ｖ_DDの供給ラインとメモ
リユニットＭＵ２１ＣのフラグセルＦＣＬ２１Ａのフラ
グノードＮＤ２１との間に直列に接続されるＰＭＯＳト
ランジスタＰＴ２１７ａとＰＴ２１８ａのみを有し、図
８の回路のように、電源電圧Ｖ_DDの供給ラインと図示し
ない次行のメモリユニットＭＵ３１ＣのフラグセルＦＣ
Ｌ３１ＡのフラグノードＮＤ３１との間に直列に接続さ
れたＰＭＯＳトランジスタＰＴ２１５ａおよびＰＴ２１
６ａを有していない。すなわち、メモリユニットＭＵ２
１Ｃのデータ転送回路ＤＴＣ２１１Ｃは、自身のメモリ
ユニットＭＵ２１ＣのフラグセルＦＣＬ２１Ａのフラグ
ノードＮＤ２１に、次行のメモリユニットＭＵ３１Ｃの
フラグセルＦＣＬ３１ＡのフラグノードＮＤ３１のデー
タ「１」を転送する機能のみを有する。メモリユニット
ＭＵ２１Ｃのデータ転送回路ＤＴＣ２１２Ｃは、電源電
圧Ｖ_DDの供給ラインとメモリユニットＭＵ２１Ｃのフラ
グセルＦＣＬ２１ＡのフラグノードＮＤ２１との間に直
列に接続されるＰＭＯＳトランジスタＰＴ２１７ｂとＰ
Ｔ２１８ｂを有し、図８の回路のように、電源電圧Ｖ_DD
の供給ラインと次列のメモリユニットＭＵ２２Ｃのフラ
グセルＦＣＬ２２ＡのフラグノードＮＤ２２との間に直
列に接続されたＰＭＯＳトランジスタＰＴ２１５ｂおよ
びＰＴ２１６ｂを有していない。すなわち、メモリユニ
ットＭＵ２１Ｃのデータ転送回路ＤＴＣ２１２Ｃは、自
身のメモリユニットＭＵ２１ＣのフラグセルＦＣＬ２１
ＡのフラグノードＮＤ２１に、次列のメモリユニットＭ
Ｕ２２ＣのフラグセルＦＣＬ２２ＡのフラグノードＮＤ
２２のデータ「１」を転送する機能のみを有する。

【０１４９】メモリユニットＭＵ２２Ｃのデータ転送回
路ＤＴＣ２２１Ｃは、電源電圧Ｖ_DDの供給ラインとメモ
リユニットＭＵ２２ＣのフラグセルＦＣＬ２２Ａのフラ
グノードＮＤ２２との間に直列に接続されるＰＭＯＳト
ランジスタＰＴ２２７ａとＰＴ２２８ａのみを有し、図
８の回路のように、電源電圧Ｖ_DDの供給ラインと図示し
ない次行のメモリユニットＭＵ３２ＣのフラグセルＦＣ
Ｌ３２ＡのフラグノードＮＤ３２との間に直列に接続さ
れたＰＭＯＳトランジスタＰＴ２２５ａおよびＰＴ２２
６ａを有していない。すなわち、メモリユニットＭＵ２
２Ｃのデータ転送回路ＤＴＣ２２１Ｃは、自身のメモリ
ユニットＭＵ２２ＣのフラグセルＦＣＬ２２Ａのフラグ
ノードＮＤ２２に、次行のメモリユニットＭＵ３２Ｃの
フラグセルＦＣＬ３２ＡのフラグノードＮＤ３２のデー
タ「１」を転送する機能のみを有する。メモリユニット
ＭＵ２２Ｃのデータ転送回路ＤＴＣ２２２Ｃは、電源電
圧Ｖ_DDの供給ラインとメモリユニットＭＵ２２Ｃのフラ
グセルＦＣＬ２２ＡのフラグノードＮＤ２２との間に直
列に接続されるＰＭＯＳトランジスタＰＴ２２７ｂとＰ
Ｔ２２８ｂを有し、図８の回路のように、電源電圧Ｖ_DD
の供給ラインと図示しない次列のメモリユニットＭＵ２
３ＣのフラグセルＦＣＬ２３ＡのフラグノードＮＤ２３
との間に直列に接続されたＰＭＯＳトランジスタＰＴ２
２５ｂおよびＰＴ２２６ｂを有していない。すなわち、
メモリユニットＭＵ２２Ｃのデータ転送回路ＤＴＣ２２
２Ｃは、自身のメモリユニットＭＵ２２Ｃのフラグセル
ＦＣＬ２２ＡのフラグノードＮＤ２２に、次列のメモリ
ユニットＭＵ２３ＣのフラグセルＦＣＬ２３Ａのフラグ
ノードＮＤ２３のデータ「１」を転送する機能のみを有
する。

【０１５０】以上のように、図１０の回路５１Ｃは、デ
ータ転送回路のデータ転送方向を双方向ではなく、一方
向、図１０中右から左右方向、および下から上方向にの
み転送可能なように構成したので、アプリケーションに
対応して片方向の領域成長のアルゴリズムを可能するこ
とができ、またこの場合、素子数の削減を図ることがで
きる。

【０１５１】図１１は、本発明に係る左右上下方向に領
域成長が可能な領域成長回路におけるメモリアレイ部の
メモリユニットの第５の構成例を示す回路図である。

【０１５２】図１１の回路５１Ｄが図８の回路５１Ａと
異なる点は、ポインティング装置６で指定されたメモリ
ユニットのフラグセルのフラグノードに設定し、領域成
長のために隣接メモリユニットに転送していくデータ
を、正論理である電源電圧Ｖ_DDレベルのデータ「１」の
代わりに、負論理である負の電源電圧レベルＶ_SS、たと
えば接地レベル０Ｖのデータ「０」にしたことにある。
その結果、各メモリユニットＭＵ１１Ｄ，ＭＵ１２Ｄ，
ＭＵ２１Ｄ，ＭＵ２２Ｄのフラグセルとデータ転送回路
の構成が図８と異なる。なお、図１１において、図８と
同一構成部分は同一符号を付している。

【０１５３】メモリユニットＭＵ１１Ｄは、メモリセル
Ｍ１１１，Ｍ１１２、データ転送回路ＤＴＣ１１１Ｄ，
ＤＴＣ１１２Ｄ、およびフラグセルＦＣＬ１１Ｄにより
構成されている。これらの構成要素のうち、メモリセル
Ｍ１１１，Ｍ１１２の構成は、図４および図８の回路と
同様であることから、ここでの説明は省略する。

【０１５４】メモリユニットＭＵ１１ＤのフラグセルＦ
ＣＬ１１Ｄは、ＰＭＯＳトランジスタＰＴ１１３，ＮＭ
ＯＳトランジスタＮＴ１１５、およびインバータＩＮＶ
１１１により構成されている。電源電圧Ｖ_DDの供給ライ
ンと基準電圧（０Ｖ）Ｖ_SSの供給ラインとの間に、ＰＭ
ＯＳトランジスタＰＴ１１３とＮＭＯＳトランジスタＮ
Ｔ１１５が直列に接続されている。ＰＭＯＳトランジス
タＰＴ１１３のゲートはリセット信号／Ｒの供給ライン
に接続され、ＮＭＯＳトランジスタＮＴ１１５のゲート
はセット信号Ｓの供給ラインに接続されている。ＰＭＯ
ＳトランジスタＰＴ１１３とＮＭＯＳトランジスタＮＴ
１１５のドレイン同士の接続点によりフラグノードＮＤ
１１が構成され、ノードＮＤ１１がインバータＩＮＶ１
１１の入力端子、およびデータ転送回路ＤＴＣ１１１
Ｄ，ＣＲＤ１１２Ｄに接続されている。また、インバー
タＩＮＶ１１１の出力端子により反転ノードＮＤ１１Ｄ
が構成され、この反転ノードＮＤ１１Ｄがデータ転送回
路ＤＴＣ１１１Ｄ，ＤＴＣ１１２Ｄに接続されている。
そして、ノードＮＤ１１に設定される信号は、インバー
タＩＮＶ１１１を介してデータ「１」に相当する電源電
圧Ｖ_DDレベルの出力ＯＵＴとして画像合成器７に出力さ
れる。

【０１５５】データ転送回路ＤＴＣ１１１Ｄは、ＮＭＯ
ＳトランジスタＮＴ１１７ａ〜ＮＴ１２０ａにより構成
されている。ＮＭＯＳトランジスタＮＴ１１７ａとＮＴ
１１８ａとが、電源電圧Ｖ_SSの供給ラインと次行のメモ
リユニットＭＵ２１ＤのフラグセルＦＣＬ２１Ｄのフラ
グノードＮＤ２１との間に直列に接続されている。ま
た、ＮＭＯＳトランジスタＮＴ１１９ａとＮＴ１２０ａ
とが、電源電圧Ｖ_SSの供給ラインとメモリユニットＭＵ
１１ＤのフラグセルＦＣＬ１１ＤのフラグノードＮＤ１
１との間に直列に接続されている。ＮＭＯＳトランジス
タＮＴ１１７ａとＰＴ１１９ａのゲートがメモリセルＭ
１１１の第１の記憶ノードＮＤ１ａに接続され、ＮＭＯ
ＳトランジスタＮＴ１１８ａのゲートがフラグセルＦＣ
Ｌ１１Ｄの反転ノードＮＤ１１Ｄに接続され、ＮＭＯＳ
トランジスタＮＴ１２０ａのゲートが次行のメモリユニ
ットＭＵ２１ＤのフラグセルＦＣＬ２ＤＡの反転ノード
ＮＤ２１Ｄに接続されている。

【０１５６】このような構成を有するデータ転送回路Ｄ
ＴＣ１１１Ｄは、メモリセルＭ１１１に論理「１」の相
関結果データが記憶され、第１の記憶ノードＮＤ１ａに
データ「１」がラッチされている場合であって、メモリ
ユニットＭＵ１１Ｄが領域成長の注目メモリユニットと
して指定された場合には、フラグノードＮＤ１１には電
源電圧Ｖ_SSレベルのフラグデータ「０」が設定されるこ
とから、反転ノードＮＤ１１Ｄは、電源電圧Ｖ_DDレベル
となる。その結果、ＮＭＯＳトランジスタＮＴ１１７ａ
およびＰＴ１１８ａが導通状態となり、次行のメモリユ
ニットＭＵ２１ＤのフラグセルＦＣＬ２１Ｄのフラグノ
ードＮＤ２Ｄの電荷を放電させる。すなわち、メモリユ
ニットＭＵ２１ＤのフラグセルＦＣＬ２１Ｄのフラグノ
ードＮＤ２１にデータ「０」を転送する。一方、データ
転送回路ＤＴＣ１１１Ｄは、メモリセルＭ１１１に論理
「１」の相関結果データが記憶され、第１の記憶ノード
ＮＤ１ａにデータ「１」がラッチされている場合であっ
て、次行のメモリユニットＭＵ２１Ｄが領域成長の注目
メモリユニットとして指定された場合には、フラグノー
ドＮＤ２１には電源電圧Ｖ _SSレベルのフラグデータ
「０」が設定されることから、反転ノードＮＤ２１Ｄ
は、電源電圧Ｖ_DDレベルとなる。その結果、ＮＭＯＳト
ランジスタＮＴ１１９ａおよびＮＴ１２０ａが導通状態
となり、自身のメモリユニットＭＵ１１Ｄのフラグセル
ＦＣＬ１１ＤのフラグノードＮＤ１１の電荷を放電させ
る。すなわち、メモリユニットＭＵ２１Ｄのフラグセル
ＦＣＬ２１ＤのフラグノードＮＤ２１のフラグデータ
「０」をフラグノードＮＤ１１に転送する。このよう
に、データ転送回路ＤＴＣ１１１Ｄは、図１１の左右方
向で両方向にデータを転送する機能を有している。

【０１５７】データ転送回路ＤＴＣ１１２Ｄは、ＮＭＯ
ＳトランジスタＮＴ１１７ｂ〜ＮＴ１２０ｂにより構成
されている。ＮＭＯＳトランジスタＮＴ１１７ｂとＮＴ
１１８ｂとが、電源電圧Ｖ_SSの供給ラインと次列のメモ
リユニットＭＵ１２ＤのフラグセルＦＣＬ１２Ｄのフラ
グノードＮＤ１２との間に直列に接続されている。ま
た、ＮＭＯＳトランジスタＮＴ１１９ｂとＮＴ１２０ｂ
とが、電源電圧Ｖ_SSの供給ラインとメモリユニットＭＵ
１１ＤのフラグセルＦＣＬ１１ＤのフラグノードＮＤ１
１との間に直列に接続されている。ＮＭＯＳトランジス
タＮＴ１１７ｂとＮＴ１１９ｂのゲートがメモリセルＭ
１１２の第１の記憶ノードＮＤ１ｂに接続され、ＮＭＯ
ＳトランジスタＮＴ１１８ｂのゲートがフラグセルＦＣ
Ｌ１１Ｄの反転ノードＮＤ１１Ｄに接続され、ＮＭＯＳ
トランジスタＰＴ１２０ｂのゲートが次列のメモリユニ
ットＭＵ１２ＤのフラグセルＦＣＬ１２Ｄの反転ノード
ＮＤ１２Ｄに接続されている。

【０１５８】このような構成を有するデータ転送回路Ｄ
ＴＣ１１２Ｄは、メモリセルＭ１１２に論理「１」の相
関結果データが記憶され、第１の記憶ノードＮＤ１ｂに
データ「１」がラッチされている場合であって、メモリ
ユニットＭＵ１１Ｄが領域成長の注目メモリユニットと
して指定された場合には、フラグノードＮＤ１１には電
源電圧Ｖ_SSレベルのフラグデータ「０」が設定されるこ
とから、反転ノードＮＤ１１Ｄは、電源電圧Ｖ_DDレベル
となる。その結果、ＮＭＯＳトランジスタＮＴ１１７ｂ
およびＮＴ１１８ｂが導通状態となり、次列のメモリユ
ニットＭＵ１２ＤのフラグセルＦＣＬ１２Ｄのフラグノ
ードＮＤ１２の電荷を放電させる。すなわち、メモリユ
ニットＭＵ１２ＤのフラグセルＦＣＬ１２Ｄのフラグノ
ードＮＤ１２にフラグデータ「０」を転送する。一方、
データ転送回路ＤＴＣ１１２Ｄは、メモリセルＭ１１２
に論理「１」の相関結果データが記憶され、第１の記憶
ノードＮＤ１ｂにデータ「１」がラッチされている場合
であって、次列のメモリユニットＭＵ１２Ｄが領域成長
の注目メモリユニットとして指定された場合には、フラ
グノードＮＤ１２には電源電圧Ｖ _SSレベルのフラグデー
タ「０」が設定されることから、反転ノードＮＤ１２Ａ
は、電源電圧Ｖ_DDレベルとなる。その結果、ＮＭＯＳト
ランジスタＮＴ１１９ｂおよびＮＴ１２０ｂが導通状態
となり、自身のメモリユニットＭＵ１１Ｄのフラグセル
ＦＣＬ１１ＤのフラグノードＮＤ１１の電荷を放電させ
る。すなわち、メモリユニットＭＵ１２Ｄのフラグセル
ＦＣＬ１２ＤのフラグノードＮＤ１２のフラグデータ
「０」をフラグノードＮＤ１１に転送する。このよう
に、データ転送回路ＤＴＣ１１２Ｄは、図１１の上下方
向で両方向にデータを転送する機能を有している。

【０１５９】メモリユニットＭＵ１２Ｄは、メモリセル
Ｍ１２１，Ｍ１２２、データ転送回路ＤＴＣ１２１Ｄ，
ＤＴＣ１２２Ｄ、およびフラグセルＦＣＬ１２Ｄにより
構成されている。これらの構成要素のうち、メモリセル
Ｍ２１１，Ｍ２１２の構成は、図４および図８の回路と
同様であることから、ここでの説明は省略する。

【０１６０】メモリユニットＭＵ１２ＤのフラグセルＦ
ＣＬ１２Ｄは、ＰＭＯＳトランジスタＰＴ１２３，ＮＭ
ＯＳトランジスタＮＴ１２５、およびインバータＩＮＶ
１２１により構成されている。電源電圧Ｖ_DDの供給ライ
ンと基準電圧（０Ｖ）Ｖ_SSの供給ラインとの間に、ＰＭ
ＯＳトランジスタＰＴ１２３とＮＭＯＳトランジスタＮ
Ｔ１２５が直列に接続されている。ＰＭＯＳトランジス
タＰＴ１２３のゲートはリセット信号／Ｒの供給ライン
に接続され、ＮＭＯＳトランジスタＮＴ１２５のゲート
はセット信号Ｓの供給ラインに接続されている。ＰＭＯ
ＳトランジスタＰＴ１２３とＮＭＯＳトランジスタＮＴ
１２５のドレイン同士の接続点によりフラグノードＮＤ
１２が構成され、ノードＮＤ１２がインバータＩＮＶ１
２１の入力端子、およびデータ転送回路ＤＴＣ１２１
Ｄ，ＤＴＣ１２２Ｄに接続されている。また、インバー
タＩＮＶ１２１の出力端子により反転ノードＮＤ１２Ｄ
が構成され、この反転ノードＮＤ１２Ｄがデータ転送回
路ＤＴＣ１２１Ｄ，ＤＴＣ１２２Ｄに接続されている。
そして、ノードＮＤ１２に設定される信号は、インバー
タＩＮＶ１２１を介してデータ「１」に相当する電源電
圧Ｖ_DDレベルの出力ＯＵＴとして画像合成器７に出力さ
れる。

【０１６１】データ転送回路ＤＴＣ１２１Ｄは、ＮＭＯ
ＳトランジスタＮＴ１２７ａ〜ＮＴ１３０ａにより構成
されている。ＮＭＯＳトランジスタＮＴ１２７ａとＮＴ
１２８ａとが、電源電圧Ｖ_SSの供給ラインと次行のメモ
リユニットＭＵ２２ＤのフラグセルＦＣＬ２２Ｄのフラ
グノードＮＤ２２との間に直列に接続されている。ま
た、ＮＭＯＳトランジスタＮＴ１２９ａとＰＴ１３０ａ
とが、電源電圧Ｖ_SSの供給ラインとメモリユニットＭＵ
１２ＤのフラグセルＦＣＬ１２ＤのフラグノードＮＤ１
２との間に直列に接続されている。ＮＭＯＳトランジス
タＮＴ１２７ａとＮＴ１２９ａのゲートがメモリセルＭ
１２１の第１の記憶ノードＮＤ１ｃに接続され、ＮＭＯ
ＳトランジスタＮＴ１２８ａのゲートがフラグセルＦＣ
Ｌ１２Ｄの反転ノードＮＤ１２Ｄに接続され、ＮＭＯＳ
トランジスタＮＴ１３０ａのゲートが次行のメモリユニ
ットＭＵ２２ＤのフラグセルＦＣＬ２２Ｄの反転ノード
ＮＤ２２Ｄに接続されている。

【０１６２】このような構成を有するデータ転送回路Ｄ
ＴＣ１２１Ｄは、メモリセルＭ１２１に論理「１」の相
関結果データが記憶され、第１の記憶ノードＮＤ１ｃに
データ「１」がラッチされている場合であって、メモリ
ユニットＭＵ１２Ｄが領域成長の注目メモリユニットと
して指定された場合には、フラグノードＮＤ１２には電
源電圧Ｖ_SSレベルのフラグデータ「０」が設定されるこ
とから、反転ノードＮＤ１２Ｄは、電源電圧Ｖ_DDレベル
となる。その結果、ＮＭＯＳトランジスタＮＴ１２７ａ
およびＮＴ１２８ａが導通状態となり、次行のメモリユ
ニットＭＵ２２ＤのフラグセルＦＣＬ２２Ｄのフラグノ
ードＮＤ２２の電荷を放電させる。すなわち、メモリユ
ニットＭＵ２２ＤのフラグセルＦＣＬ２２Ｄのフラグノ
ードＮＤ２２にフラグデータ「０」を転送する。一方、
データ転送回路ＤＴＣ１２１Ｄは、メモリセルＭ１２１
に論理「１」の相関結果データが記憶され、第１の記憶
ノードＮＤ１ｃにデータ「１」がラッチされている場合
であって、次行のメモリユニットＭＵ２２Ｄが領域成長
の注目メモリユニットとして指定された場合には、フラ
グノードＮＤ２２には電源電圧Ｖ _SSレベルのフラグデー
タ「０」が設定されることから、反転ノードＮＤ２２Ｄ
は、電源電圧Ｖ_DDレベルとなる。その結果、ＮＭＯＳト
ランジスタＮＴ１２９ａおよびＮＴ１３０ａが導通状態
となり、自身のメモリユニットＭＵ１２Ｄのフラグセル
ＦＣＬ１２ＤのフラグノードＮＤ１２の電荷を放電させ
る。すなわち、メモリユニットＭＵ２２Ｄのフラグセル
ＦＣＬ２２ＤのフラグノードＮＤ２２のフラグデータ
「０」をフラグノードＮＤ１２に転送する。このよう
に、データ転送回路ＤＴＣ１２１Ｄは、図１１の左右方
向で両方向にデータを転送する機能を有している。

【０１６３】データ転送回路ＤＴＣ１２２Ｄは、ＮＭＯ
ＳトランジスタＮＴ１２７ｂ〜ＮＴ１３０ｂにより構成
されている。ＮＭＯＳトランジスタＮＴ１２７ｂとＮＴ
１２８ｂとが、電源電圧Ｖ_SSの供給ラインと図示しない
次列のメモリユニットＭＵ１３ＤのフラグセルＦＣＬ１
３ＤのフラグノードＮＤ１３との間に直列に接続されて
いる。また、ＮＭＯＳトランジスタＮＴ１２９ｂとＮＴ
１３０ｂとが、電源電圧Ｖ_SSの供給ラインとメモリユニ
ットＭＵ１２ＤのフラグセルＦＣＬ１２Ｄのフラグノー
ドＮＤ１２との間に直列に接続されている。ＮＭＯＳト
ランジスタＮＴ１２７ｂとＮＴ１２９ｂのゲートがメモ
リセルＭ１２２の第１の記憶ノードＮＤ１ｄに接続さ
れ、ＮＭＯＳトランジスタＮＴ１２８ｂのゲートがフラ
グセルＦＣＬ１２Ｄの反転ノードＮＤ１２Ｄに接続さ
れ、ＮＭＯＳトランジスタＮＴ１３０ｂのゲートが図示
しない次列のメモリユニットＭＵ１３ＤのフラグセルＦ
ＣＬ１３Ｄの反転ノードＮＤ１３Ｄに接続されている。

【０１６４】このような構成を有するデータ転送回路Ｄ
ＴＣ１２２Ｄは、メモリセルＭ１２２に論理「１」の相
関結果データが記憶され、第１の記憶ノードＮＤ１ｄに
データ「１」がラッチされている場合であって、メモリ
ユニットＭＵ１２Ｄが領域成長の注目メモリユニットと
して指定された場合には、フラグノードＮＤ１２には電
源電圧Ｖ_SSレベルのフラグデータ「０」が設定されるこ
とから、反転ノードＮＤ１２Ｄは、電源電圧Ｖ_DDレベル
となる。その結果、ＮＭＯＳトランジスタＮＴ１２７ｂ
およびＰＴ１２８ｂが導通状態となり、図示しない次列
のメモリユニットＭＵ１３ＢのフラグセルＦＣＬ１３Ｂ
のフラグノードＮＤ１３の電荷を放電させる。すなわ
ち、メモリユニットＭＵ１３ＤのフラグセルＦＣＬ１３
ＤのフラグノードＮＤ１３にフラグデータ「０」を転送
する。一方、データ転送回路ＤＴＣ１２２Ｄは、メモリ
セルＭ１２２に論理「１」の相関結果データが記憶さ
れ、第１の記憶ノードＮＤ１ｄにデータ「１」がラッチ
されている場合であって、図示しない次列のメモリユニ
ットＭＵ１３Ｄが領域成長の注目メモリユニットとして
指定された場合には、フラグノードＮＤ１３には電源電
圧Ｖ_SSレベルのフラグデータ「０」が設定されることか
ら、反転ノードＮＤ１３Ｄは、電源電圧Ｖ_DDレベルとな
る。その結果、ＮＭＯＳトランジスタＮＴ１２９ｂおよ
びＰＴ１３０ｂが導通状態となり、自身のメモリユニッ
トＭＵ１２ＤのフラグセルＦＣＬ１２Ｄのフラグノード
ＮＤ１２の電荷を放電させる。すなわち、メモリユニッ
トＭＵ１３ＤのフラグセルＦＣＬ１３Ｄのフラグノード
ＮＤ１３のフラグデータ「０」をフラグノードＮＤ１２
に転送する。このように、データ転送回路ＤＴＣ１２２
Ｄは、図１１の上下方向で両方向にデータを転送する機
能を有している。

【０１６５】メモリユニットＭＵ２１Ｄは、メモリセル
Ｍ２１１，Ｍ２１２、データ転送回路ＤＴＣ２１１Ｄ，
ＤＴＣ２１２Ｄ、およびフラグセルＦＣＬ２１Ｄにより
構成されている。これらの構成要素のうち、メモリセル
Ｍ２１１，Ｍ２１２の構成は、図４および図８の回路と
同様であることから、ここでの説明は省略する。

【０１６６】メモリユニットＭＵ２１ＤのフラグセルＦ
ＣＬ２１Ｄは、ＰＭＯＳトランジスタＰＴ２１３，ＮＭ
ＯＳトランジスタＮＴ２１５、およびインバータＩＮＶ
２１１により構成されている。電源電圧Ｖ_DDの供給ライ
ンと基準電圧（０Ｖ）Ｖ_SSの供給ラインとの間に、ＰＭ
ＯＳトランジスタＰＴ２１３とＮＭＯＳトランジスタＮ
Ｔ２１５が直列に接続されている。ＰＭＯＳトランジス
タＰＴ２１３のゲートはりセット信号／Ｒの供給ライン
に接続され、ＮＭＯＳトランジスタＮＴ２１５のゲート
はセット信号Ｓの供給ラインに接続されている。ＰＭＯ
ＳトランジスタＰＴ２１３とＮＭＯＳトランジスタＮＴ
２１５のドレイン同士の接続点によりフラグノードＮＤ
２１が構成され、ノードＮＤ２１がインバータＩＮＶ２
１１の入力端子、およびデータ転送回路ＤＴＣ２１１
Ｄ，ＤＴＣ２１２Ｄに接続されている。また、インバー
タＩＮＶ２１１の出力端子により反転ノードＮＤ２１Ｄ
が構成され、この反転ノードＮＤ２１Ｄがデータ転送回
路ＤＴＣ２１１Ｄ，ＤＴＣ２１２Ｄに接続されている。
そして、ノードＮＤ２１に設定される信号は、インバー
タＩＮＶ２１１を介してデータ「１」に相当する電源電
圧Ｖ_DDレベルの出力ＯＵＴとして画像合成器７に出力さ
れる。

【０１６７】データ転送回路ＤＴＣ２１１Ｄは、ＮＭＯ
ＳトランジスタＮＴ２１７ａ〜ＮＴ２２０ａにより構成
されている。ＮＭＯＳトランジスタＮＴ２１７ａとＮＴ
２１８ａとが、電源電圧Ｖ_SSの供給ラインと図示しない
次行のメモリユニットＭＵ３１ＤのフラグセルＦＣＬ３
１ＤのフラグノードＮＤ３１との間に直列に接続されて
いる。また、ＮＭＯＳトランジスタＮＴ２１９ａとＮＴ
２２０ａとが、電源電圧Ｖ_SSの供給ラインとメモリユニ
ットＭＵ２１ＤのフラグセルＦＣＬ２１Ｄのフラグノー
ドＮＤ２１との間に直列に接続されている。ＮＭＯＳト
ランジスタＮＴ２１７ａとＮＴ２１９ａのゲートがメモ
リセルＭ２１１の第１の記憶ノードＮＤ１ｅに接続さ
れ、ＮＭＯＳトランジスタＮＴ２１８ａのゲートがフラ
グセルＦＣＬ２１Ｄの反転ノードＮＤ２１Ｄに接続さ
れ、ＮＭＯＳトランジスタＮＴ２２０ａのゲートが図示
しない次行のメモリユニットＭＵ３１ＤのフラグセルＦ
ＣＬ３１Ｄの反転ノードＮＤ３１Ｄに接続されている。

【０１６８】このような構成を有するデータ転送回路Ｄ
ＴＣ２１１Ｄは、メモリセルＭ２１１に論理「１」の相
関結果データが記憶され、第１の記憶ノードＮＤ１ｅに
データ「１」がラッチされている場合であって、メモリ
ユニットＭＵ２１Ｄが領域成長の注目メモリユニットと
して指定された場合には、フラグノードＮＤ２１には電
源電圧Ｖ_SSレベルのフラグデータ「０」が設定されるこ
とから、反転ノードＮＤ２１Ｄは、電源電圧Ｖ_DDレベル
となる。その結果、ＮＭＯＳトランジスタＮＴ２１７ａ
およびＮＴ２１８ａが導通状態となり、図示しない次行
のメモリユニットＭＵ３１ＤのフラグセルＦＣＬ３１Ｄ
のフラグノードＮＤ３１の電荷を放電させる。すなわ
ち、メモリユニットＭＵ３１ＤのフラグセルＦＣＬ３１
ＤのフラグノードＮＤ３１にフラグデータ「０」を転送
する。一方、データ転送回路ＤＴＣ２１１Ｄは、メモリ
セルＭ２１１に論理「１」の相関結果データが記憶さ
れ、第１の記憶ノードＮＤ１ｅにデータ「１」がラッチ
されている場合であって、図しない次行のメモリユニッ
トＭＵ３１Ｄが領域成長の注目メモリユニットとして指
定された場合には、フラグノードＮＤ３１には電源電圧
Ｖ_SSレベルのフラグデータ「０」が設定されることか
ら、反転ノードＮＤ３１Ｄは、電源電圧Ｖ_DDレベルとな
る。その結果、ＮＭＯＳトランジスタＮＴ２１９ａおよ
びＮＴ２２０ａが導通状態となり、自身のメモリユニッ
トＭＵ２１ＤのフラグセルＦＣＬ２１Ｄのフラグノード
ＮＤ２１の電荷を放電させる。すなわち、メモリユニッ
トＭＵ３１ＤのフラグセルＦＣＬ３１Ｄのフラグノード
ＮＤ３１のフラグデータ「０」をフラグノードＮＤ２１
に転送する。このように、データ転送回路ＤＴＣ２１１
Ｄは、図１１の左右方向で両方向にデータを転送する機
能を有している。

【０１６９】データ転送回路ＤＴＣ２１２Ｄは、ＮＭＯ
ＳトランジスタＮＴ２１８ｂ〜ＮＴ２２０ｂにより構成
されている。ＮＭＯＳトランジスタＮＴ２１７ｂとＮＴ
２１８ｂとが、電源電圧Ｖ_SSの供給ラインと次列のメモ
リユニットＭＵ２２ＤのフラグセルＦＣＬ２２Ｄのフラ
グノードＮＤ２２との間に直列に接続されている。ま
た、ＮＭＯＳトランジスタＮＴ２１９ｂとＮＴ２２０ｂ
とが、電源電圧Ｖ_SSの供給ラインとメモリユニットＭＵ
２１ＤのフラグセルＦＣＬ２１ＤのフラグノードＮＤ２
１との間に直列に接続されている。ＮＭＯＳトランジス
タＮＴ２１７ｂとＮＴ２１９ｂのゲートがメモリセルＭ
２１２の第１の記憶ノードＮＤ１ｆに接続され、ＮＭＯ
ＳトランジスタＮＴ２１８ｂのゲートがフラグセルＦＣ
Ｌ２１Ｄの反転ノードＮＤ２１Ｄに接続され、ＮＭＯＳ
トランジスタＮＴ２２０ｂのゲートが次列のメモリユニ
ットＭＵ２２ＤのフラグセルＦＣＬ２２Ｄの反転ノード
ＮＤ２２Ｄに接続されている。

【０１７０】このような構成を有するデータ転送回路Ｄ
ＴＣ２１２Ｄは、メモリセルＭ２１２に論理「１」の相
関結果データが記憶され、第１の記憶ノードＮＤ１ｆに
データ「１」がラッチされている場合であって、メモリ
ユニットＭＵ２１Ｄが領域成長の注目メモリユニットと
して指定された場合には、フラグノードＮＤ２１には電
源電圧Ｖ_SSレベルのフラグデータ「０」が設定されるこ
とから、反転ノードＮＤ２１Ｄは、電源電圧Ｖ_DDレベル
となる。その結果、ＮＭＯＳトランジスタＮＴ２１７ｂ
およびＮＴ２１８ｂが導通状態となり、次列のメモリユ
ニットＭＵ２２ＤのフラグセルＦＣＬ２２Ｄのフラグノ
ードＮＤ２２の電荷を放電させる。すなわち、メモリユ
ニットＭＵ２２ＤのフラグセルＦＣＬ２２Ｄのフラグノ
ードＮＤ２２にフラグデータ「０」を転送する。一方、
データ転送回路ＤＴＣ２１２Ｄは、メモリセルＭ２１２
に論理「１」の相関結果データが記憶され、第１の記憶
ノードＮＤ１ｆにデータ「０」がラッチされている場合
であって、次列のメモリユニットＭＵ２２Ｄが領域成長
の注目メモリユニットとして指定された場合には、フラ
グノードＮＤ２２には電源電圧Ｖ _SSレベルのフラグデー
タ「０」が設定されることから、反転ノードＮＤ２２Ｄ
は、電源電圧Ｖ_DDレベルとなる。その結果、ＮＭＯＳト
ランジスタＮＴ２１９ｂおよびＮＴ２２０ｂが導通状態
となり、自身のメモリユニットＭＵ２１Ｄのフラグセル
ＦＣＬ２１ＤのフラグノードＮＤ２１の電荷を放電させ
る。すなわち、メモリユニットＭＵ２２Ｄのフラグセル
ＦＣＬ２２ＤのフラグノードＮＤ２２のフラグデータ
「０」をフラグノードＮＤ２１に転送する。このよう
に、データ転送回路ＤＴＣ２１２Ｄは、図１１の上下方
向で両方向にデータを転送する機能を有している。

【０１７１】メモリユニットＭＵ２２Ｄは、メモリセル
Ｍ２２１，Ｍ２２２、データ転送回路ＤＴＣ２２１Ｄ，
ＤＴＣ２２２Ｄ、およびフラグセルＦＣＬ２２Ｄにより
構成されている。これらの構成要素のうち、メモリセル
Ｍ２２１，Ｍ２２２の構成は、図４および図８の回路と
同様であることから、ここでの説明は省略する。

【０１７２】メモリユニットＭＵ２２ＤのフラグセルＦ
ＣＬ２２Ｄは、ＰＭＯＳトランジスタＰＴ２２３，ＮＭ
ＯＳトランジスタＮＴ２２５、およびインバータＩＮＶ
２２１により構成されている。電源電圧Ｖ_DDの供給ライ
ンと基準電圧（０Ｖ）Ｖ_SSの供給ラインとの間に、ＰＭ
ＯＳトランジスタＰＴ２２３とＮＭＯＳトランジスタＮ
Ｔ２２５が直列に接続されている。ＰＭＯＳトランジス
タＰＴ２２３のゲートはリセット信号／Ｒの供給ライン
に接続され、ＮＭＯＳトランジスタＮＴ２２５のゲート
はセット信号Ｓの供給ラインに接続されている。ＰＭＯ
ＳトランジスタＰＴ２２３とＮＭＯＳトランジスタＮＴ
２２５のドレイン同士の接続点によりフラグノードＮＤ
２２が構成され、ノードＮＤ２２がインバータＩＮＶ２
２１の入力端子、およびデータ転送回路ＤＴＣ２２１
Ｄ，ＤＴＣ２２Ｄに接続されている。また、インバータ
ＩＮＶ２２１の出力端子により反転ノードＮＤ２２Ｄが
構成され、この反転ノードＮＤ２２Ｄがデータ転送回路
ＤＴＣ２２１Ｄ，ＤＴＣ２２２Ｄに接続されている。そ
して、ノードＮＤ２２に設定される信号は、インバータ
ＩＮＶ２２１を介してデータ「１」に相当する電源電圧
Ｖ_DDレベルの出力ＯＵＴとして画像合成器７に出力され
る。

【０１７３】データ転送回路ＤＴＣ２２１Ｄは、ＮＭＯ
ＳトランジスタＮＴ２２７ａ〜ＮＴ２３０ａにより構成
されている。ＮＭＯＳトランジスタＮＴ２２７ａとＮＴ
２２８ａとが、電源電圧Ｖ_SSの供給ラインと図示しない
次行のメモリユニットＭＵ３２ＤのフラグセルＦＣＬ３
２ＤのフラグノードＮＤ３２との間に直列に接続されて
いる。また、ＮＭＯＳトランジスタＮＴ２２９ａとＮＴ
２３０ａとが、電源電圧Ｖ_SSの供給ラインとメモリユニ
ットＭＵ２２ＤのフラグセルＦＣＬ２２Ｄのフラグノー
ドＮＤ２２との間に直列に接続されている。ＮＭＯＳト
ランジスタＮＴ２２７ａとＮＴ２２９ａのゲートがメモ
リセルＭ２２１の第１の記憶ノードＮＤ１ｇに接続さ
れ、ＮＭＯＳトランジスタＮＴ２２８ａのゲートがフラ
グセルＦＣＬ２２Ｄの反転ノードＮＤ２２Ｄに接続さ
れ、ＮＭＯＳトランジスタＮＴ２３０ａのゲートが図示
しないメモリユニットＭＵ３２ＤのフラグセルＦＣＬ３
２Ｄの反転ノードＮＤ３２Ｄに接続されている。

【０１７４】このような構成を有するデータ転送回路Ｄ
ＴＣ２２１Ｄは、メモリセルＭ２２１に論理「１」の相
関結果データが記憶され、第１の記憶ノードＮＤ１ｇに
データ「１」がラッチされている場合であって、メモリ
ユニットＭＵ２２Ｄが領域成長の注目メモリユニットと
して指定された場合には、フラグノードＮＤ２２には電
源電圧Ｖ_SSレベルのフラグデータ「０」が設定されるこ
とから、反転ノードＮＤ２２Ｄは、電源電圧Ｖ_DDレベル
となる。その結果、ＮＭＯＳトランジスタＮＴ２２７ａ
およびＮＴ２２８ａが導通状態となり、図示しない次行
のメモリユニットＭＵ３２ＤのフラグセルＦＣＬ３２Ｄ
のフラグノードＮＤ３２の電荷を放電させる。すなわ
ち、メモリユニットＭＵ３２ＤのフラグセルＦＣＬ３２
ＤのフラグノードＮＤ３２にフラグデータ「０」を転送
する。一方、データ転送回路ＤＴＣ２２１Ｄは、メモリ
セルＭ２２１に論理「１」の相関結果データが記憶さ
れ、第１の記憶ノードＮＤ１ｇにデータ「１」がラッチ
されている場合であって、図示しない次行のメモリユニ
ットＭＵ３２Ｄが領域成長の注目メモリユニットとして
指定された場合には、フラグノードＮＤ３２には電源電
圧Ｖ_SSレベルのフラグデータ「０」が設定されることか
ら、反転ノードＮＤ３２Ｄは、電源電圧Ｖ_DDレベルとな
る。その結果、ＮＭＯＳトランジスタＮＴ２２９ａおよ
びＮＴ２３０ａが導通状態となり、自身のメモリユニッ
トＭＵ２２ＤのフラグセルＦＣＬ２２Ｄのフラグノード
ＮＤ２２の電荷を放電させる。すなわち、メモリユニッ
トＭＵ３２ＤのフラグセルＦＣＬ３２Ｄのフラグノード
ＮＤ３２のフラグデータ「０」をフラグノードＮＤ２２
に転送する。このように、データ転送回路ＤＴＣ２２１
Ｄは、図１１の左右方向で両方向にデータを転送する機
能を有している。

【０１７５】データ転送回路ＤＴＣ２２２Ｄは、ＮＭＯ
ＳトランジスタＮＴ２２７ｂ〜ＮＴ２３０ｂにより構成
されている。ＮＭＯＳトランジスタＮＴ２２７ｂとＮＴ
２２８ｂとが、電源電圧Ｖ_SSの供給ラインと図示しない
次列のメモリユニットＭＵ２３ＤのフラグセルＦＣＬ２
３ＤのフラグノードＮＤ２３との間に直列に接続されて
いる。また、ＮＭＯＳトランジスタＮＴ２２９ｂとＮＴ
２３０ｂとが、電源電圧Ｖ_SSの供給ラインとメモリユニ
ットＭＵ２２ＤのフラグセルＦＣＬ２２Ｄのフラグノー
ドＮＤ２２との間に直列に接続されている。ＮＭＯＳト
ランジスタＮＴ２２７ｂとＮＴ２２９ｂのゲートがメモ
リセルＭ２２２の第１の記憶ノードＮＤ１ｈに接続さ
れ、ＮＭＯＳトランジスタＮＴ２２８ｂのゲートがフラ
グセルＦＣＬ２２Ｄの反転ノードＮＤ２２Ｄに接続さ
れ、ＮＭＯＳトランジスタＮＴ２３０ｂのゲートが図示
しない次列のメモリユニットＭＵ２３ＤのフラグセルＦ
ＣＬ２３Ｄの反転ノードＮＤ２３Ｄに接続されている。

【０１７６】このような構成を有するデータ転送回路Ｄ
ＴＣ２２２Ｄは、メモリセルＭ２２２に論理「１」の相
関結果データが記憶され、第１の記憶ノードＮＤ１ｈに
データ「１」がラッチされている場合であって、メモリ
ユニットＭＵ２２Ｄが領域成長の注目メモリユニットと
して指定された場合には、フラグノードＮＤ２２には電
源電圧Ｖ_SSレベルのフラグデータ「０」が設定されるこ
とから、反転ノードＮＤ２２Ｄは、電源電圧Ｖ_DDレベル
となる。その結果、ＮＭＯＳトランジスタＮＴ２２７ｂ
およびＰＴ２２８ｂが導通状態となり、図示しない次列
のメモリユニットＭＵ２３ＤのフラグセルＦＣＬ２３Ｄ
のフラグノードＮＤ２３の電荷を放電させる。すなわ
ち、メモリユニットＭＵ２３ＤのフラグセルＦＣＬ２３
ＤのフラグノードＮＤ２３にフラグデータ「０」を転送
する。一方、データ転送回路ＤＴＣ２２２Ｄは、メモリ
セルＭ２２２に論理「１」の相関結果データが記憶さ
れ、第１の記憶ノードＮＤ１ｈにデータ「１」がラッチ
されている場合であって、図示しない次列のメモリユニ
ットＭＵ２３Ｄが領域成長の注目メモリユニットとして
指定された場合には、フラグノードＮＤ２３には電源電
圧Ｖ_SSレベルのフラグデータ「０」が設定されることか
ら、反転ノードＮＤ２３Ｄは、電源電圧Ｖ_DDレベルとな
る。その結果、ＮＭＯＳトランジスタＮＴ２２９ｂおよ
びＮＴ２３０ｂが導通状態となり、自身のメモリユニッ
トＭＵ２２ＤのフラグセルＦＣＬ２２Ｄのフラグノード
ＮＤ２２の電荷を放電させる。すなわち、メモリユニッ
トＭＵ２３ＤのフラグセルＦＣＬ２３Ｄのフラグノード
ＮＤ２３のフラグデータ「０」をフラグノードＮＤ２２
に転送する。このように、データ転送回路ＤＴＣ２２２
Ｄは、図１１の上下方向で両方向にデータを転送する機
能を有している。

【０１７７】このような構成を有するメモリアレイ部５
１Ｄのメモリセルに全画素分の相関値のデータが書き込
まれたならば、図１２（Ａ）に示すように、全メモリユ
ニットＭＵ１１Ｄ〜ＭＵ２２Ｄ（実際には、図３のよう
に、多数のメモリユニットが配列される）のフラグセル
ＦＣＬ１１Ｄ〜ＦＣＬ２２Ｄを構成するＰＭＯＳトラン
ジスタのゲートに、ローレベルでアクティブのリセット
信号／Ｒを供給する。これにより、全メモリユニットＭ
Ｕ１１Ｄ〜ＭＵ２２ＤのフラグセルＦＣＬ１１〜ＦＣＬ
８８のフラグノードＮＤ１１〜ＮＤ２２のデータが
「０」にリセットされ、これに伴い、図１２（Ｃ）に示
すように、全てのフラグ出力ＯＵＴが「０」にリセット
される。このリセット動作によって、領域成長処理の準
備動作が完了する。

【０１７８】その後、ポインティング装置６から指定さ
れた位置（アドレス）の注目メモリユニットＭＵのフラ
グセルＦＣＬを構成するＮＭＯＳトランジスタＮＴのゲ
ートに、図１２（Ｂ）に示すように、ハイレベルでアク
ティブのセット信号Ｓが供給される。これにより、注目
メモリユニットセルのフラグセルのフラグノードの電位
のみが電源電圧Ｖ_SSレベルに下降し、データ「０」を出
力可能となる。そして、注目メモリユニットを中心とし
て、メモリセルに接続されたデータ転送回路を介して次
々と注目メモリユニットの「０」レベルが伝わっていく
こととなる。「０」レベルが伝達された各メモリユニッ
トのフラグセルがらは、インバータを介してデータ
「１」がフラグ出力ＯＵＴとして画像合成器７に出力さ
れる。ここで、メモリセルの第１の記憶ノードに接続さ
れたデータ転送回路のＮＭＯＳトランジスタトランスフ
ァーゲートがオフの状態であれば、この領域成長の処理
はそこで止まり処理は終了する。

【０１７９】以上のように、図１１の領域成長回路のメ
モリアレイ部５１Ｄは、各メモリユニットのデータ転送
手段としてトランスファーゲートの代わり、メモリセル
の第１の記憶ノードのラッチデータをゲートに受けて、
電源電圧Ｖ_SSレベルの信号を次行または次列のメモリユ
ニットに転送し、あるいは、次行または次列のメモリユ
ニットにおける電源電圧Ｖ_SSレベルの信号を自身のフラ
グセルのフラグノードに転送することから、トランスフ
ァーゲートを用いた場合に比べて信号線の容量の影響を
受けにくくなることから、さらに高速の領域成長を実現
できる利点がある。さらに、回路動作としては負論理の
動作となるように構成したことから、フラグセルのイン
バータを図８の回路に比べて１ヶ減らすことができるな
ど回路の小規模化を図れ、また、データ転送回路ＤＴＣ
をＰＭＯＳトランジスタの代わりに、ＮＭＯＳトランジ
スタにより構成したことから回路の高速化も図れる利点
がある。

【０１８０】図１３は、本発明に係る左右上下方向に領
域成長が可能な領域成長回路におけるメモリアレイ部の
メモリユニットの第６の構成例を示す回路図である。

【０１８１】図１３の回路５１Ｅが図１１の回路５１Ｄ
と異なる点は、データ転送回路のデータ転送方向を双方
向ではなく、一方向、図１３の回路５１Ｅでは、図１３
中左から右方向、および上から下方向にのみ転送可能な
ように構成し、片方向の領域成長のアルゴリズムを可能
にしたことにある。なお、図１３において、図１１と同
一構成部分は同一符号を付している。

【０１８２】具体的には、メモリユニットＭＵ１１Ｅの
データ転送回路ＤＴＣ１１１Ｅは、電源電圧Ｖ_SSの供給
ラインと次行のメモリユニットＭＵ２１Ｅのフラグセル
ＦＣＬ２１ＥのフラグノードＮＤ２１との間に直列に接
続されたＮＭＯＳトランジスタＮＴ１１７ａおよびＮＴ
１１８ａのみを有し、図１１の回路のように、電源電圧
Ｖ_SSの供給ラインとメモリユニットＭＵ１１Ｅのフラグ
セルＦＣＬ１１ＥのフラグノードＮＤ１１との間に直列
に接続されるＮＭＯＳトランジスタＮＴ１１９ａとＮＴ
１２０ａを有していない。すなわち、メモリユニットＭ
Ｕ１１Ｅのデータ転送回路ＤＴＣ１１１Ｅは、次行のメ
モリユニットＭＵ２１ＥのフラグセルＦＣＬ２１Ｅのフ
ラグノードＮＤ２１の電荷を放電させ、データ「０」を
転送する機能のみを有する。メモリユニットＭＵ１１Ｅ
のデータ転送回路ＤＴＣ１１２Ｅは、電源電圧Ｖ_SSの供
給ラインと次列のメモリユニットＭＵ１２Ｅのフラグセ
ルＦＣＬ１２ＥのフラグノードＮＤ１２との間に直列に
接続されたＰＭＯＳトランジスタＮＴ１１７ｂおよびＮ
Ｔ１１８ｂのみを有し、図１１の回路のように、電源電
圧Ｖ_SSの供給ラインとメモリユニットＭＵ１１Ｅのフラ
グセルＦＣＬ１１ＥのフラグノードＮＤ１１との間に直
列に接続されるＮＭＯＳトランジスタＮＴ１１９ｂとＮ
Ｔ１２０ｂを有していない。すなわち、メモリユニット
ＭＵ１１Ｅのデータ転送回路ＤＴＣ１１２Ｅは、次列の
メモリユニットＭＵ１２ＥのフラグセルＦＣＬ１２Ｅの
フラグノードＮＤ１２の電荷を放電させ、データ「０」
を転送する機能のみを有する。

【０１８３】同様に、メモリユニットＭＵ１２Ｅのデー
タ転送回路ＤＴＣ１２１Ｅは、電源電圧Ｖ_SSの供給ライ
ンと次行のメモリユニットＭＵ２２ＥのフラグセルＦＣ
Ｌ２２ＥのフラグノードＮＤ２２との間に直列に接続さ
れたＮＭＯＳトランジスタＮＴ１２７ａおよびＮＴ１２
８ａのみを有し、図１１の回路のように、電源電圧Ｖ _SS
の供給ラインとメモリユニットＭＵ１２Ｅのフラグセル
ＦＣＬ１２ＥのフラグノードＮＤ１２との間に直列に接
続されるＮＭＯＳトランジスタＮＴ１２９ａとＮＴ１３
０ａを有していない。すなわち、メモリユニットＭＵ１
２Ｅのデータ転送回路ＤＴＣ１２１Ｅは、次行のメモリ
ユニットＭＵ２２ＥのフラグセルＦＣＬ２２Ｅのフラグ
ノードＮＤ２２の電荷を放電させ、データ「０」を転送
する機能のみを有する。メモリユニットＭＵ１２Ｅのデ
ータ転送回路ＤＴＣ１２２Ｅは、電源電圧Ｖ_SSの供給ラ
インと図示しない次列のメモリユニットＭＵ１３Ｅのフ
ラグセルＦＣＬ１３ＥのフラグノードＮＤ１３との間に
直列に接続されたＮＭＯＳトランジスタＮＴ１２７ｂお
よびＮＴ１２８ｂのみを有し、図１１の回路のように、
電源電圧Ｖ_SSの供給ラインとメモリユニットＭＵ１２Ｅ
のフラグセルＦＣＬ１２ＥのフラグノードＮＤ１２との
間に直列に接続されるＮＭＯＳトランジスタＮＴ１２９
ｂとＮＴ１３０ｂを有していない。すなわち、メモリユ
ニットＭＵ１２Ｅのデータ転送回路ＤＴＣ１２２Ｅは、
図示しない次列のメモリユニットＭＵ１３Ｅのフラグセ
ルＦＣＬ１３ＥのフラグノードＮＤ１３の電荷を放電さ
せ、データ「０」を転送する機能のみを有する。

【０１８４】メモリユニットＭＵ２１Ｅのデータ転送回
路ＤＴＣ２１１Ｅは、電源電圧Ｖ_SSの供給ラインと図示
しない次行のメモリユニットＭＵ３１ＥのフラグセルＦ
ＣＬ３１ＥのフラグノードＮＤ３１との間に直列に接続
されたＮＭＯＳトランジスタＮＴ２１７ａおよびＮＴ２
１８ａのみを有し、図１１の回路のように、電源電圧Ｖ
_SSの供給ラインとメモリユニットＭＵ２１Ｅのフラグセ
ルＦＣＬ２１ＥのフラグノードＮＤ２１との間に直列に
接続されるＮＭＯＳトランジスタＮＴ２１９ａとＮＴ２
２０ａを有していない。すなわち、メモリユニットＭＵ
２１Ｅのデータ転送回路ＤＴＣ２１１Ｅは、図示しない
次行のメモリユニットＭＵ３１ＥのフラグセルＦＣＬ３
１ＥのフラグノードＮＤ３１の電荷を放電させ、データ
「０」を転送する機能のみを有する。メモリユニットＭ
Ｕ２１Ｅのデータ転送回路ＤＴＣ２１２Ｅは、電源電圧
Ｖ_SSの供給ラインと次列のメモリユニットＭＵ２２Ｅの
フラグセルＦＣＬ２２ＥのフラグノードＮＤ２２との間
に直列に接続されたＮＭＯＳトランジスタＮＴ２１７ｂ
およびＮＴ２１８ｂのみを有し、図１１の回路のよう
に、電源電圧Ｖ_SSの供給ラインとメモリユニットＭＵ２
１ＥのフラグセルＦＣＬ２１ＥのフラグノードＮＤ２１
との間に直列に接続されるＮＭＯＳトランジスタＮＴ２
１９ｂとＮＴ２２０ｂを有していない。すなわち、メモ
リユニットＭＵ２１Ｅのデータ転送回路ＤＴＣ２１２Ｅ
は、次列のメモリユニットＭＵ２２ＥのフラグセルＦＣ
Ｌ２２ＥのフラグノードＮＤ２２の電荷を放電させ、デ
ータ「０」を転送する機能のみを有する。

【０１８５】メモリユニットＭＵ２２Ｅのデータ転送回
路ＤＴＣ２２１Ｅは、電源電圧Ｖ_SSの供給ラインと図示
しない次行のメモリユニットＭＵ３２ＥのフラグセルＦ
ＣＬ３２ＥのフラグノードＮＤ３２との間に直列に接続
されたＮＭＯＳトランジスタＮＴ２２７ａおよびＮＴ２
２８ａのみを有し、図１１の回路のように、電源電圧Ｖ
_SSの供給ラインとメモリユニットＭＵ２２Ｅのフラグセ
ルＦＣＬ２２ＥのフラグノードＮＤ２２との間に直列に
接続されるＮＭＯＳトランジスタＮＴ２２９ａとＮＴ２
３０ａを有していない。すなわち、メモリユニットＭＵ
２２Ｅのデータ転送回路ＤＴＣ２２１Ｅは、図示しない
次行のメモリユニットＭＵ３２ＥのフラグセルＦＣＬ３
２ＥのフラグノードＮＤ３２の電荷を放電させ、データ
「０」を転送する機能のみを有する。メモリユニットＭ
Ｕ２２Ｅのデータ転送回路ＤＴＣ２２２Ｅは、電源電圧
Ｖ_SSの供給ラインと図示しない次列のメモリユニットＭ
Ｕ２３ＥのフラグセルＦＣＬ２３ＥのフラグノードＮＤ
２３との間に直列に接続されたＮＭＯＳトランジスタＮ
Ｔ２２７ｂおよびＮＴ２２８ｂのみを有し、図１１の回
路のように、電源電圧Ｖ_SSの供給ラインとメモリユニッ
トＭＵ２２ＥのフラグセルＦＣＬ２２Ｅのフラグノード
ＮＤ２２との間に直列に接続されるＮＭＯＳトランジス
タＮＴ２２９ｂとＮＴ２３０ｂを有していない。すなわ
ち、メモリユニットＭＵ２２Ｅのデータ転送回路ＤＴＣ
２２２Ｅは、図示しない次列のメモリユニットＭＵ２３
ＥのフラグセルＦＣＬ２３ＥのフラグノードＮＤ２３の
電荷を放電させ、データ「０」を転送する機能のみを有
する。

【０１８６】以上のように、図１３の回路５１Ｅは、デ
ータ転送回路のデータ転送方向を双方向ではなく、一方
向、図１３中左から右方向、および上から下方向にのみ
転送可能なように構成したので、アプリケーションに対
応して片方向の領域成長のアルゴリズムを可能すること
ができ、またこの場合、素子数の削減を図ることができ
る。さらに、回路動作としては負論理の動作となるよう
に構成したことから、フラグセルのインバータを図９の
回路に比べて１ヶ減らすことができるなど回路の小規模
化を図れ、また、データ転送回路ＤＴＣをＰＭＯＳトラ
ンジスタの代わりに、ＮＭＯＳトランジスタにより構成
したことから回路の高速化も図れる利点がある。

【０１８７】図１４は、本発明に係る左右上下方向に領
域成長が可能な領域成長回路におけるメモリアレイ部の
メモリユニットの第７の構成例を示す回路図である。

【０１８８】図１４の回路５１Ｆが図１１の回路５１Ｄ
と異なる点は、データ転送回路のデータ転送方向を双方
向ではなく、一方向、図１４の回路５１Ｆでは、図１４
中右から左方向、および下から上方向にのみ転送可能な
ように構成し、片方向の領域成長のアルゴリズムを可能
にしたことにある。なお、図１４において、図１１と同
一構成部分は同一符号を付している。

【０１８９】具体的には、メモリユニットＭＵ１１Ｆの
データ転送回路ＤＴＣ１１１Ｆは、電源電圧Ｖ_SSの供給
ラインとメモリユニットＭＵ１１ＦのフラグセルＦＣＬ
１１ＦのフラグノードＮＤ１１との間に直列に接続され
るＮＭＯＳトランジスタＮＴ１１９ａとＰＴ１２０ａの
みを有し、図１１の回路のように、電源電圧Ｖ_SSの供給
ラインと次行のメモリユニットＭＵ２１Ｆのフラグセル
ＦＣＬ２１ＦのフラグノードＮＤ２１との間に直列に接
続されたＮＭＯＳトランジスタＮＴ１１７ａおよびＮＴ
１１８ａを有していない。すなわち、メモリユニットＭ
Ｕ１１Ｆのデータ転送回路ＤＴＣ１１１Ｆは、自身のメ
モリユニットＭＵ１１ＦのフラグセルＦＣＬ１１Ｆのフ
ラグノードＮＤ１１に、次行のメモリユニットＭＵ２１
ＦのフラグセルＦＣＬ２１ＦのフラグノードＮＤ２１の
データ「０」を転送する機能のみを有する。メモリユニ
ットＭＵ１１Ｆのデータ転送回路ＤＴＣ１１２Ｆは、電
源電圧Ｖ_SSの供給ラインとメモリユニットＭＵ１１Ｆの
フラグセルＦＣＬ１１ＦのフラグノードＮＤ１１との間
に直列に接続されるＮＭＯＳトランジスタＮＴ１１９ｂ
とＮＴ１２０ｂを有し、図１１の回路のように、電源電
圧Ｖ_SSの供給ラインと次列のメモリユニットＭＵ１２Ｆ
のフラグセルＦＣＬ１２ＦのフラグノードＮＤ１２との
間に直列に接続されたＮＭＯＳトランジスタＮＴ１１７
ｂおよびＮＴ１１８ｂを有していない。すなわち、メモ
リユニットＭＵ１１Ｆのデータ転送回路ＤＴＣ１１２Ｆ
は、自身のメモリユニットＭＵ１１ＦのフラグセルＦＣ
Ｌ１１ＦのフラグノードＮＤ１１に、次列のメモリユニ
ットＭＵ１２ＦのフラグセルＦＣＬ１２Ｆのフラグノー
ドＮＤ１２のデータ「０」を転送する機能のみを有す
る。

【０１９０】同様に、メモリユニットＭＵ１２Ｆのデー
タ転送回路ＤＴＣ１２１Ｆは、電源電圧Ｖ_SSの供給ライ
ンとメモリユニットＭＵ１２ＦのフラグセルＦＣＬ１２
ＦのフラグノードＮＤ１２との間に直列に接続されるＮ
ＭＯＳトランジスタＮＴ１２９ａとＮＴ１３０ａのみを
有し、図１１の回路のように、電源電圧Ｖ_SSの供給ライ
ンと次行のメモリユニットＭＵ２２ＦのフラグセルＦＣ
Ｌ２２ＦのフラグノードＮＤ２２との間に直列に接続さ
れたＮＭＯＳトランジスタＮＴ１２７ａおよびＮＴ１２
８ａを有していない。すなわち、メモリユニットＭＵ１
２Ｆのデータ転送回路ＤＴＣ１２１Ｆは、自身のメモリ
ユニットＭＵ１２ＦのフラグセルＦＣＬ１２Ｆのフラグ
ノードＮＤ１２に、次行のメモリユニットＭＵ２２Ｆの
フラグセルＦＣＬ２２ＦのフラグノードＮＤ２２のデー
タ「０」を転送する機能のみを有する。メモリユニット
ＭＵ１２Ｆのデータ転送回路ＤＴＣ１１２Ｆは、電源電
圧Ｖ_SSの供給ラインとメモリユニットＭＵ１２Ｆのフラ
グセルＦＣＬ１２ＦのフラグノードＮＤ１２との間に直
列に接続されるＮＭＯＳトランジスタＮＴ１１９ｂとＮ
Ｔ１２０ｂを有し、図１１の回路のように、電源電圧Ｖ
_SSの供給ラインと図示しない次列のメモリユニットＭＵ
１３ＦのフラグセルＦＣＬ１３ＦのフラグノードＮＤ１
３との間に直列に接続されたＮＭＯＳトランジスタＮＴ
１２７ｂおよびＮＴ１２８ｂを有していない。すなわ
ち、メモリユニットＭＵ１２Ｆのデータ転送回路ＤＴＣ
１２２Ｆは、自身のメモリユニットＭＵ１２Ｆのフラグ
セルＦＣＬ１２ＦのフラグノードＮＤ１２に、次列のメ
モリユニットＭＵ１３ＦのフラグセルＦＣＬ１３Ｆのフ
ラグノードＮＤ１３のデータ「０」を転送する機能のみ
を有する。

【０１９１】メモリユニットＭＵ２１Ｆのデータ転送回
路ＤＴＣ２１１Ｆは、電源電圧Ｖ_SSの供給ラインとメモ
リユニットＭＵ２１ＦのフラグセルＦＣＬ２１Ｆのフラ
グノードＮＤ２１との間に直列に接続されるＮＭＯＳト
ランジスタＮＴ２１９ａとＮＴ２２０ａのみを有し、図
１１の回路のように、電源電圧Ｖ_SSの供給ラインと図示
しない次行のメモリユニットＭＵ３１ＦのフラグセルＦ
ＣＬ３１ＦのフラグノードＮＤ３１との間に直列に接続
されたＮＭＯＳトランジスタＮＴ２１７ａおよびＮＴ２
１８ａを有していない。すなわち、メモリユニットＭＵ
２１Ｆのデータ転送回路ＤＴＣ２１１Ｆは、自身のメモ
リユニットＭＵ２１ＦのフラグセルＦＣＬ２１Ｆのフラ
グノードＮＤ２１に、次行のメモリユニットＭＵ３１Ｆ
のフラグセルＦＣＬ３１ＦのフラグノードＮＤ３１のデ
ータ「０」を転送する機能のみを有する。メモリユニッ
トＭＵ２１Ｆのデータ転送回路ＤＴＣ２１２Ｆは、電源
電圧Ｖ_SSの供給ラインとメモリユニットＭＵ２１Ｆのフ
ラグセルＦＣＬ２１ＦのフラグノードＮＤ２１との間に
直列に接続されるＮＭＯＳトランジスタＮＴ２１９ｂと
ＮＴ２２０ｂを有し、図１１の回路のように、電源電圧
Ｖ_SSの供給ラインと次列のメモリユニットＭＵ２２Ｆの
フラグセルＦＣＬ２２ＦのフラグノードＮＤ２２との間
に直列に接続されたＮＭＯＳトランジスタＮＴ２１７ｂ
およびＮＴ２１８ｂを有していない。すなわち、メモリ
ユニットＭＵ２１Ｆのデータ転送回路ＤＴＣ２１２Ｆ
は、自身のメモリユニットＭＵ２１ＦのフラグセルＦＣ
Ｌ２１ＦのフラグノードＮＤ２１に、次列のメモリユニ
ットＭＵ２２ＦのフラグセルＦＣＬ２２Ｆのフラグノー
ドＮＤ２２のデータ「０」を転送する機能のみを有す
る。

【０１９２】メモリユニットＭＵ２２Ｆのデータ転送回
路ＤＴＣ２２１Ｆは、電源電圧Ｖ_SSの供給ラインとメモ
リユニットＭＵ２２ＦのフラグセルＦＣＬ２２Ｆのフラ
グノードＮＤ２２との間に直列に接続されるＮＭＯＳト
ランジスタＮＴ２２９ａとＮＴ２３０ａのみを有し、図
１１の回路のように、電源電圧Ｖ_SSの供給ラインと図示
しない次行のメモリユニットＭＵ３２ＦのフラグセルＦ
ＣＬ３２ＦのフラグノードＮＤ３２との間に直列に接続
されたＮＭＯＳトランジスタＮＴ２２７ａおよびＮＴ２
２８ａを有していない。すなわち、メモリユニットＭＵ
２２Ｆのデータ転送回路ＤＴＣ２２１Ｆは、自身のメモ
リユニットＭＵ２２ＦのフラグセルＦＣＬ２２Ｆのフラ
グノードＮＤ２２に、次行のメモリユニットＭＵ３２Ｆ
のフラグセルＦＣＬ３２ＦのフラグノードＮＤ３２のデ
ータ「０」を転送する機能のみを有する。メモリユニッ
トＭＵ２２Ｆのデータ転送回路ＤＴＣ２２２Ｆは、電源
電圧Ｖ_SSの供給ラインとメモリユニットＭＵ２２Ｆのフ
ラグセルＦＣＬ２２ＦのフラグノードＮＤ２２との間に
直列に接続されるＮＭＯＳトランジスタＮＴ２２９ｂと
ＮＴ２３０ｂを有し、図１１の回路のように、電源電圧
Ｖ_SSの供給ラインと図示しない次列のメモリユニットＭ
Ｕ２３ＦのフラグセルＦＣＬ２３ＦのフラグノードＮＤ
２３との間に直列に接続されたＮＭＯＳトランジスタＮ
Ｔ２２７ｂおよびＮＴ２２８ｂを有していない。すなわ
ち、メモリユニットＭＵ２２Ｆのデータ転送回路ＤＴＣ
２２２Ｆは、自身のメモリユニットＭＵ２２Ｆのフラグ
セルＦＣＬ２２ＦのフラグノードＮＤ２２に、次列のメ
モリユニットＭＵ２３ＦのフラグセルＦＣＬ２３Ｆのフ
ラグノードＮＤ２３のデータ「０」を転送する機能のみ
を有する。

【０１９３】以上のように、図１４の回路５１Ｆは、デ
ータ転送回路のデータ転送方向を双方向ではなく、一方
向、図１４中右から左右方向、および下から上方向にの
み転送可能なように構成したので、アプリケーションに
対応して片方向の領域成長のアルゴリズムを可能するこ
とができ、またこの場合、素子数の削減を図ることがで
きる。さらに、回路動作としては負論理の動作となるよ
うに構成したことから、フラグセルのインバータを図９
の回路に比べて１ヶ減らすことができるなど回路の小規
模化を図れ、また、データ転送回路ＤＴＣをＰＭＯＳト
ランジスタの代わりに、ＮＭＯＳトランジスタにより構
成したことから回路の高速化も図れる利点がある。

【０１９４】これまで説明した領域成長回路におけるメ
モリアレイ部を、左右上下方向に領域成長が可能な回路
として説明したが、たとえば図１５に示すように、斜め
方向にも領域成長が可能な回路構成も可能である。これ
により、斜め線なども領域成長のアルゴリズムで抽出で
きるようになる。なお、図１５のメモリアレイ部５１Ｇ
においては、図４のメモリセルとトランスファーゲート
を一つの単位とした組合わせ回路を符号ＭＴを用いて転
送制御回路として示している。この場合、基本的には、
各メモリユニットＭＵは、図４と同様に、左右方向のデ
ータ転送制御を行う転送制御回路ＭＴＬＲと、上下方向
のデータ転送制御を行う転送制御回路ＭＴＵＢに加え
て、右斜め上方向の隣接メモリユニットとデータ転送制
御を行う転送制御回路ＭＴＵＲと、右斜め下方向の隣接
メモリユニットとデータ転送制御を行う転送制御回路Ｍ
ＴＢＲとを有する。したがって、各メモリユニットは、
基本的には、４つのメモリセルと、これらに対応して配
置される４つのトランスファーゲート（またはデータ転
送回路）と、１つのフラグセルを有する。また、実際に
は、図１５において第１列（図１５において最上列）の
右斜め上方向の隣接メモリユニットとデータ転送制御を
行う転送制御回路ＭＴＵＲは配置されない。

【０１９５】図１６は、図１５に示す斜め方向にも領域
成長が可能な回路構成のメモリアレイ部を有する領域成
長回路の構成例を示すブロック図である。

【０１９６】図１６に示すように、斜め方向にも領域成
長が可能な回路構成のメモリアレイ部５１Ｇでは、図３
および図４等に示した上下左右方向に領域成長可能な回
路構成のメモリアレイ部と異なり、一つのメモリユニッ
トにおいては、最上列を除いて２組ではなく３組のビッ
ト線対を用い、ワード線に関しては全てのメモリユニッ
トにおいて１本ではなく、隣接する２本のワード線を用
いている。

【０１９７】具体的には、メモリユニットＭＵ１２Ｇに
着目すると、ビット線に関しては、右斜め上方向の隣接
メモリユニットとデータ転送制御を行う転送制御回路Ｍ
ＴＵＲがビット線ＢＬ１および反転ビット線／ＢＬ１に
接続され、左右方向のデータ転送制御を行う転送制御回
路ＭＴＬＲと右斜め下方向の隣接メモリユニットとデー
タ転送制御を行う転送制御回路ＭＴＢＲとがビット線Ｂ
Ｌ２および反転ビット線／ＢＬ２に接続され、上下方向
のデータ転送制御を行う転送制御回路ＭＴＵＢがビット
線ＢＬ３および反転ビット線／ＢＬ３に接続されてい
る。ワード線に関しては、右斜め上方向の隣接メモリユ
ニットとデータ転送制御を行う転送制御回路ＭＴＵＲと
左右方向のデータ転送制御を行う転送制御回路ＭＴＬＲ
とがワード線ＷＬ１に接続され、斜め下方向の隣接メモ
リユニットとデータ転送制御を行う転送制御回路ＭＴＢ
Ｒと上下方向のデータ転送制御を行う転送制御回路ＭＴ
ＵＢとがワード線ＷＬ０に接続されている。

【０１９８】同様に、メモリユニットＭＵ３３Ｇに着目
すると、ビット線に関しては、右斜め上方向の隣接メモ
リユニットとデータ転送制御を行う転送制御回路ＭＴＵ
Ｒがビット線ＢＬ３および反転ビット線／ＢＬ３に接続
され、左右方向のデータ転送制御を行う転送制御回路Ｍ
ＴＬＲと右斜め下方向の隣接メモリユニットとデータ転
送制御を行う転送制御回路ＭＴＢＲとがビット線ＢＬ４
および反転ビット線／ＢＬ４に接続され、上下方向のデ
ータ転送制御を行う転送制御回路ＭＴＵＢがビット線Ｂ
Ｌ５および反転ビット線／ＢＬ５に接続されている。ワ
ード線に関しては、右斜め上方向の隣接メモリユニット
とデータ転送制御を行う転送制御回路ＭＴＵＲと左右方
向のデータ転送制御を行う転送制御回路ＭＴＬＲとがワ
ード線ＷＬ５に接続され、斜め下方向の隣接メモリユニ
ットとデータ転送制御を行う転送制御回路ＭＴＢＲと上
下方向のデータ転送制御を行う転送制御回路ＭＴＵＢと
がワード線ＷＬ４に接続されている。

【０１９９】また、最上列のメモリユニットＭＵ１１Ｇ
に着目すると、ビット線に関しては、左右方向のデータ
転送制御を行う転送制御回路ＭＴＬＲと右斜め下方向の
隣接メモリユニットとデータ転送制御を行う転送制御回
路ＭＴＢＲとがビット線ＢＬ０および反転ビット線／Ｂ
Ｌ０に接続され、上下方向のデータ転送制御を行う転送
制御回路ＭＴＵＢがビット線ＢＬ１および反転ビット線
／ＢＬ１に接続されている。ワード線に関しては、左右
方向のデータ転送制御を行う転送制御回路ＭＴＬＲとが
ワード線ＷＬ１に接続され、斜め下方向の隣接メモリユ
ニットとデータ転送制御を行う転送制御回路ＭＴＢＲと
上下方向のデータ転送制御を行う転送制御回路ＭＴＵＢ
とがワード線ＷＬ０に接続されている。

【０２００】同様に、最上列のメモリユニットＭＵ３１
Ｇに着目すると、ビット線に関しては、左右方向のデー
タ転送制御を行う転送制御回路ＭＴＬＲと右斜め下方向
の隣接メモリユニットとデータ転送制御を行う転送制御
回路ＭＴＢＲとがビット線ＢＬ０および反転ビット線／
ＢＬ０に接続され、上下方向のデータ転送制御を行う転
送制御回路ＭＴＵＢがビット線ＢＬ１および反転ビット
線／ＢＬ１に接続されている。ワード線に関しては、左
右方向のデータ転送制御を行う転送制御回路ＭＴＬＲと
がワード線ＷＬ５に接続され、斜め下方向の隣接メモリ
ユニットとデータ転送制御を行う転送制御回路ＭＴＢＲ
と上下方向のデータ転送制御を行う転送制御回路ＭＴＵ
Ｂとがワード線ＷＬ４に接続されている。

【０２０１】また、斜め方向にも領域成長が可能な回路
構成のメモリアレイ部５１Ｇに採用されるフラグセルＦ
ＣＬは、フラグノードに接続された８個の入出力端子を
有している。

【０２０２】図１７は、斜め方向にも領域成長が可能な
回路構成のメモリアレイ部５１Ｇに採用されるフラグセ
ルＦＣＬおよび転送制御回路ＭＴＵＲ，ＭＴＬＲ，ＭＴ
ＢＲ，ＭＴＵＢの具体的な構成例を示す回路図である。
なお、図１７の場合は、メモリユニットＭＵ３３Ｇのフ
ラグセルＦＣＬ３３Ｇおよび転送制御回路ＭＴＬＲを例
に示しているが、たのメモリユニットのフラグセルＦＣ
Ｌおよび転送制御回路ＭＴＵＲ，ＭＴＬＲ，ＭＴＢＲ，
ＭＴＵＢも同様の構成を有することから、ここでは、こ
れらの説明は省略する。

【０２０３】フラグセルＦＣＬ３３Ｇは、ＰＭＯＳトラ
ンジスタＰＴ３３３Ｇ，ＮＭＯＳトランジスタＮＴ３３
５Ｇ、および直列に接続された２つのインバータＩＮＶ
３３１Ｇ，ＩＮＶ３３２Ｇにより構成されている。電源
電圧Ｖ_DDの供給ラインと基準電圧（０Ｖ）Ｖ_SSの供給ラ
インとの間に、ＰＭＯＳトランジスタＰＴ３３３ＧとＮ
ＭＯＳトランジスタＮＴ３３５Ｇが直列に接続されてい
る。ＰＭＯＳトランジスタＰＴ３３３Ｇのゲートはセッ
ト信号／Ｓの供給ラインに接続され、ＮＭＯＳトランジ
スタＮＴ３３５Ｇのゲートはリセット信号Ｒの供給ライ
ンに接続されている。ＰＭＯＳトランジスタＰＴ３３３
ＧとＮＭＯＳトランジスタＮＴ３３５Ｇのドレイン同士
の接続点によりフラグノードＮＤ３３が構成されてい
る。そして、入力ノードＮＤ３３が、左右方向の転送制
御を行う転送制御回路ＭＴＬＲと接続するための入出力
端子ＴＲ、斜め右上方向の転送制御を行う転送制御回路
ＭＴＵＲと接続するための入出力端子ＴＵＲ、斜め右下
方向の転送制御を行う転送制御回路ＭＴＢＲと接続する
ための入出力端子ＴＢＲ、上下方向の転送制御を行う転
送制御回路ＭＴＵＢと接続するための入出力端子ＴＢ、
一つ上列のメモリユニットＭＵ３２Ｇの上下方向の転送
制御を行う転送制御回路ＭＴＵＢと接続するための入出
力端子ＴＵ、斜め左上方向のメモリユニットＭＵ２２Ｇ
の斜め右下方向の転送制御を行う転送制御回路ＭＴＢＲ
と接続するための入出力端子ＴＵＬ、左隣りのメモリユ
ニットＭＵ２３Ｇの左右方向の転送制御を行う転送制御
回路ＭＴＬＲと接続するための入出力端子ＴＬ、および
斜め左下方向のメモリユニットＭＵ２４Ｇの斜め右上方
向の転送制御を行う転送制御回路ＭＴＵＲと接続するた
めの入出力端子ＴＢＬの８個の入出力端子を有してい
る。そして、ノードＮＤ３３に設定される信号は、イン
バータＩＮＶ３３１ＧおよびＩＮＶ３３２Ｇを介して出
力ＯＵＴとして画像合成器７に出力される。

【０２０４】また、転送制御回路ＭＴＬＲ（ＭＴＵＲ，
ＭＴＢＲ，ＭＴＵＢ）の構成は、図４のメモリセルとト
ランスファーゲートを合成した回路であり、ＰＭＯＳト
ランジスタＰＴ３３１Ｇ，ＰＴ３３２Ｇ、およびＮＭＯ
ＳトランジスタＮＴ３３１Ｇ〜ＮＴ３３４Ｇにより構成
されるメモリセルＭ３３１Ｇ（ＳＲＡＭ）と、ＰＭＯＳ
トランジスタＰＴ３３４ＧとＮＭＯＳトランジスタＮＴ
３３６Ｇのソース・ドレイン同士を接続されたトランス
ファーゲートＴＧ３３１Ｇにより構成されている。ま
た、転送制御回路ＭＴＬＲ（ＭＴＵＲ，ＭＴＢＲ，ＭＴ
ＵＢ）は、自身のフラグセルＦＣＬ３３Ｇの入出力端子
と接続するための端子ＴＱＡ、隣接のメモリユニットの
フラグセルの入出力端子と接続するための端子ＴＱＢ、
ワード線ＷＬ５（ＷＬ４）と接続するための端子ＴＷ
Ｌ、およびビット線対ＢＬ４，／ＢＬ４（ＢＬ３，／Ｂ
Ｌ３、ＢＬ５，／ＢＬ５）と接続するための端子ＴＢＬ
１とＴＢＬ２の５個の端子を有している。

【０２０５】具体的な領域拡張動作は、基本的には、図
３および図４の回路と同様であることからここでの説明
は省略する。

【０２０６】また、データ転送手段として、トランスフ
ァーゲートを用いているが、これを図８〜図１１、図１
３および図１４の構成のゲートでメモリセルの記憶ノー
ドのラッチデータをゲートに受けるデータ転送回路を適
用できることはいうまでもない。この場合、トランスフ
ァーゲートを用いた場合に比べて信号線の容量の影響を
受けにくくなることから、さらに高速の領域成長を実現
できる利点がある。

【０２０７】以上のように、図１６の領域成長回路によ
れば、斜め線なども領域成長のアルゴリズムで抽出でき
るようになる。

【０２０８】また、これまでは、領域成長回路における
メモリアレイ部を、左右上下方向に領域成長が可能な回
路、および斜め方向にも領域成長が可能な回路構成につ
いて、すなわち、これまでは、画像の空間方向の相関デ
ータに用いて領域成長の処理を行う例を説明してきた。
しかし、図１８に示すように、現在画像と過去画像との
相関関係を求め、すなわち、画像の時間方向に対しても
相関値を求め、領域成長法によって相関の高い画像を時
間方向に求めることができる領域成長回路を構成するこ
とも可能である。

【０２０９】図１９および図２０は、画像の時間方向に
対しても相関値を求め、領域成長法によって相関の高い
画像を時間方向に求めることができる領域成長回路の構
成例を示すブロック図で、図１９は、現在画像用領域成
長回路５Ｈを示し、図２０は、過去画像用領域成長回路
５Ｉを示す。なお、これらの図は、説明をわかりやすく
するために、現在、過去で分離しているが、実際のレイ
アウトを表すものではなく、また、デコーダやメモリ制
御回路の共有も可能である。

【０２１０】なお、図１９および図２０のメモリアレイ
部５１Ｈ，５１Ｉにおいては、図１５および図１６の場
合と同様に、図４のメモリセルとトランスファーゲート
を一つの単位とした組合わせ回路を符号ＭＴを用いて転
送制御回路として示している。この場合、基本的には、
各メモリユニットＭＵは、図４と同様に、左右方向のデ
ータ転送制御を行う転送制御回路ＭＴＬＲと、上下方向
のデータ転送制御を行う転送制御回路ＭＴＵＢに加え
て、時間方向のデータ転送制御を行う転送制御回路ＭＴ
Ｔを有する。したがって、各メモリユニットは、基本的
には、３つのメモリセルと、これらに対応して配置され
る３つのトランスファーゲート（またはデータ転送回
路）と、１つのフラグセルを有する。

【０２１１】図１９に示すように、時間方向にも領域成
長が可能な回路構成のメモリアレイ部５１Ｈでは、図３
および図４等に示した上下左右方向に領域成長可能な回
路構成のメモリアレイ部と同様に、一つのメモリユニッ
トにおいては、２組のビット線対を用い、ワード線に関
しては全てのメモリユニットにおいて２本のワード線を
用いている。

【０２１２】具体的には、メモリユニットＭＵ１２Ｈに
着目すると、ビット線に関しては、左右方向のデータ転
送制御を行う転送制御回路ＭＴＬＲと時間方向のデータ
転送制御を行う転送制御回路ＭＴとがビット線ＢＬ２お
よび反転ビット線／ＢＬ２に接続され、上下方向のデー
タ転送制御を行う転送制御回路ＭＴＵＢがビット線ＢＬ
３および反転ビット線／ＢＬ３に接続されている。ワー
ド線に関しては、左右方向のデータ転送制御を行う転送
制御回路ＭＴＬＲがワード線ＷＬ１に接続され、時間方
向のデータ転送制御を行う転送制御回路ＭＴ、および上
下方向のデータ転送制御を行う転送制御回路ＭＴＵＢが
共通のワード線ＷＬ０に接続されている。

【０２１３】同様に、メモリユニットＭＵ３３Ｈに着目
すると、ビット線に関しては、左右方向のデータ転送制
御を行う転送制御回路ＭＴＬＲと時間方向のデータ転送
制御を行う転送制御回路ＭＴとがビット線ＢＬ４および
反転ビット線／ＢＬ４に接続され、上下方向のデータ転
送制御を行う転送制御回路ＭＴＵＢがビット線ＢＬ５お
よび反転ビット線／ＢＬ５に接続されている。ワード線
に関しては、左右方向のデータ転送制御を行う転送制御
回路ＭＴＬＲがワード線ＷＬ５に接続され、時間方向の
データ転送制御を行う転送制御回路ＭＴ、および上下方
向のデータ転送制御を行う転送制御回路ＭＴＵＢが共通
のワード線ＷＬ４に接続されている。

【０２１４】また、時間方向にも領域成長が可能な回路
構成のメモリアレイ部５１Ｈ，５１Ｉに採用されるフラ
グセルＦＣＬは、フラグノードに接続された５個の入出
力端子を有している。

【０２１５】図２１は、時間方向にも領域成長が可能な
回路構成のメモリアレイ部５１Ｈ，５１Ｉに採用される
フラグセルＦＣＬおよび転送制御回路ＭＴＬＲ，ＭＴＵ
Ｂ，ＭＴＴの具体的な構成例を示す回路図である。な
お、図２１の場合は、メモリユニットＭＵ３３Ｈのフラ
グセルＦＣＬ３３Ｈおよび転送制御回路ＭＴＬＲを例に
示しているが、たのメモリユニットのフラグセルＦＣＬ
および転送制御回路ＭＴＵＢ，ＭＴＴも同様の構成を有
することから、ここでは、これらの説明は省略する。

【０２１６】フラグセルＦＣＬ３３Ｈは、ＰＭＯＳトラ
ンジスタＰＴ３３３Ｈ，ＮＭＯＳトランジスタＮＴ３３
５Ｈ、および直列に接続された２つのインバータＩＮＶ
３３１Ｈ，ＩＮＶ３３２Ｈにより構成されている。電源
電圧Ｖ_DDの供給ラインと基準電圧（０Ｖ）Ｖ_SSの供給ラ
インとの間に、ＰＭＯＳトランジスタＰＴ３３３ＨとＮ
ＭＯＳトランジスタＮＴ３３５Ｈが直列に接続されてい
る。ＰＭＯＳトランジスタＰＴ３３３Ｈのゲートはセッ
ト信号／Ｓの供給ラインに接続され、ＮＭＯＳトランジ
スタＮＴ３３５Ｈのゲートはリセット信号Ｒの供給ライ
ンに接続されている。ＰＭＯＳトランジスタＰＴ３３３
ＨとＮＭＯＳトランジスタＮＴ３３５Ｈのドレイン同士
の接続点によりフラグノードＮＤ３３が構成されてい
る。そして、入力ノードＮＤ３３が、左右方向の転送制
御を行う転送制御回路ＭＴＬＲと接続するための入出力
端子ＴＲ、時間方向の転送制御を行う転送制御回路ＭＴ
Ｔと接続するための入出力端子ＴＴ、上下方向の転送制
御を行う転送制御回路ＭＴＵＢと接続するための入出力
端子ＴＢ、一つ上列のメモリユニットＭＵ３２Ｈの上下
方向の転送制御を行う転送制御回路ＭＴＵＢと接続する
ための入出力端子ＴＵ、左隣りのメモリユニットＭＵ２
３Ｈの左右方向の転送制御を行う転送制御回路ＭＴＬＲ
と接続するための入出力端子ＴＬの５個の入出力端子を
有している。そして、ノードＮＤ３３に設定される信号
は、インバータＩＮＶ３３１ＨおよびＩＮＶ３３２ＧＨ
を介して出力ＯＵＴとして画像合成器７に出力される。

【０２１７】また、転送制御回路ＭＴＬＲ（ＭＴＵＢ，
ＭＴＴ）の構成は、図４のメモリセルとトランスファー
ゲートを合成した回路であり、ＰＭＯＳトランジスタＰ
Ｔ３３１Ｈ，ＰＴ３３２Ｈ、およびＮＭＯＳトランジス
タＮＴ３３１Ｈ〜ＮＴ３３４Ｈにより構成されるメモリ
セルＭ３３１Ｈ（ＳＲＡＭ）と、ＰＭＯＳトランジスタ
ＰＴ３３４ＨとＮＭＯＳトランジスタＮＴ３３６Ｈのソ
ース・ドレイン同士を接続されたトランスファーゲート
ＴＧ３３１Ｈにより構成されている。また、転送制御回
路ＭＴＬＲ（ＭＴＵＢ，ＭＴＴ）は、自身のフラグセル
ＦＣＬ３３Ｈの入出力端子と接続するための端子ＴＱ
Ａ、隣接のメモリユニットのフラグセルの入出力端子と
接続するための端子ＴＱＢ、ワード線ＷＬ４（ＷＬ５）
と接続するための端子ＴＷＬ、およびビット線対ＢＬ
４，／ＢＬ４（ＢＬ５，／ＢＬ５）と接続するための端
子ＴＢＬ１とＴＢＬ２の５個の端子を有している。

【０２１８】具体的な領域拡張動作は、基本的には、図
３および図４の回路と同様であることからここでの説明
は省略する。

【０２１９】また、データ転送手段として、トランスフ
ァーゲートを用いているが、これを図８〜図１１、図１
３および図１４の構成のゲートでメモリセルの記憶ノー
ドのラッチデータをゲートに受けるデータ転送回路を適
用できることはいうまでもない。この場合、トランスフ
ァーゲートを用いた場合に比べて信号線の容量の影響を
受けにくくなることから、さらに高速の領域成長を実現
できる利点がある。

【０２２０】以上のように、図１９および図２０の領域
成長回路によれば、現在画像と過去画像との相関関係を
求め、すなわち、画像の時間方向に対しても相関値を求
め、領域成長法によって相関の高い画像を時間方向に求
めることができる利点がある。

【０２２１】さらに、これまでは、領域成長回路におけ
るメモリアレイ部を、左右上下方向に領域成長が可能な
回路、および斜め方向にも領域成長が可能な回路構成、
時間方向に領域成長が可能な回路構成について説明して
きた。しかし、図２２に示すように、階層方向にも領域
成長可能な領域成長回路を構成することも可能である。

【０２２２】画像の一つの特性として、空間方向の解像
度というパラメータがあるが、この解像度の異なる画像
を複数枚用意する画像データの構造を階層構造またはピ
ラミッド構造と呼ばれている。ここでは、この階層構造
と領域成長の処理を組み合わせた例について述べること
にする。階層構造は、図２２に示すように、複数の異な
った解像度の画像を用意する構造で、第１階層のデータ
のデータから次式のように、４画素ｘ１〜ｘ４の平均処
理を行って第２の階層データｙ１を生成する。

【０２２３】この第２階層の４画素ｙ１〜ｙ４の平均の
処理を再度繰り返して第２の階層データｚ１を生成する
構造で、縮小画像の生成や動きベクトル検出（ＭＥ）な
どの処理に用いられる。

【０２２４】

【数２】ｙ１＝（ｘ１＋ｘ２＋ｘ３＋ｘ４）／４

【０２２５】

【数３】ｚ１＝（ｙ１＋ｙ２＋ｙ３＋ｙ４）／４

【０２２６】図２３および図２４は、階層方向に領域成
長可能な領域成長回路の構成例を示すブロック図で、図
２３は、第１階層用領域成長回路５Ｊを示し、図２４
は、第２階層用領域成長回路５Ｋを示す。なお、これら
の図は、説明をわかりやすくするために、現在、過去で
分離しているが、実際のレイアウトを表すものではな
く、また、デコーダやメモリ制御回路の共有も可能であ
る。また、階層の数は２階層や３階層に限定するもので
ないことは勿論である。

【０２２７】なお、図２３および図２４のメモリアレイ
部５１Ｊ，５１Ｋにおいては、図１５および図１６の場
合と同様に、図４のメモリセルとトランスファーゲート
を一つの単位とした組合わせ回路を符号ＭＴを用いて転
送制御回路として示している。この場合、基本的には、
各メモリユニットＭＵは、図４と同様に、左右方向のデ
ータ転送制御を行う転送制御回路ＭＴＬＲと、上下方向
のデータ転送制御を行う転送制御回路ＭＴＵＢを有す
る。したがって、各メモリユニットは、基本的には、２
つのメモリセルと、これらに対応して配置される２つの
トランスファーゲート（またはデータ転送回路）と、１
つのフラグセルを有する。

【０２２８】図２３および図２４に示すように、階層方
向にも領域成長が可能な回路構成のメモリアレイ部５１
Ｊ，５１Ｋでは、図３および図４等に示した上下左右方
向に領域成長可能な回路構成のメモリアレイ部と同様
に、一つのメモリユニットにおいては、２組のビット線
対を用い、ワード線に関しては全てのメモリユニットに
おいて２本のワード線を用いている。

【０２２９】具体的には、メモリユニットＭＵ１２Ｊに
着目すると、ビット線に関しては、左右方向のデータ転
送制御を行う転送制御回路ＭＴＬＲがビット線ＢＬ２お
よび反転ビット線／ＢＬ２に接続され、上下方向のデー
タ転送制御を行う転送制御回路ＭＴＵＢがビット線ＢＬ
３および反転ビット線／ＢＬ３に接続されている。ワー
ド線に関しては、左右方向のデータ転送制御を行う転送
制御回路ＭＴＬＲがワード線ＷＬ１に接続され、上下方
向のデータ転送制御を行う転送制御回路ＭＴＵＢが共通
のワード線ＷＬ０に接続されている。

【０２３０】同様に、メモリユニットＭＵ３３Ｊに着目
すると、ビット線に関しては、左右方向のデータ転送制
御を行う転送制御回路ＭＴＬＲがビット線ＢＬ４および
反転ビット線／ＢＬ４に接続され、上下方向のデータ転
送制御を行う転送制御回路ＭＴＵＢがビット線ＢＬ５お
よび反転ビット線／ＢＬ５に接続されている。ワード線
に関しては、左右方向のデータ転送制御を行う転送制御
回路ＭＴＬＲがワード線ＷＬ５に接続され、上下方向の
データ転送制御を行う転送制御回路ＭＴＵＢが共通のワ
ード線ＷＬ４に接続されている。

【０２３１】また、階層方向にも領域成長が可能な回路
構成のメモリアレイ部５１Ｊ，５１Ｋに採用されるフラ
グセルＦＣＬは、フラグノードに接続された８個または
９個の入出力端子を有している。

【０２３２】図２５は、階層方向にも領域成長が可能な
回路構成のメモリアレイ部５１Ｊ，５１Ｋに採用される
フラグセルＦＣＬおよび転送制御回路ＭＴＬＲ，ＭＴＵ
Ｂ，の具体的な構成例を示す回路図である。なお、図２
５の場合は、メモリユニットＭＵ３３ＪのフラグセルＦ
ＣＬ３３Ｊおよび転送制御回路ＭＴＬＲを例に示してい
るが、たのメモリユニットのフラグセルＦＣＬおよび転
送制御回路ＭＴＵＢも同様の構成を有することから、こ
こでは、これらの説明は省略する。

【０２３３】フラグセルＦＣＬ３３Ｊは、ＰＭＯＳトラ
ンジスタＰＴ３３３Ｊ，ＮＭＯＳトランジスタＮＴ３３
５Ｊ、および直列に接続された２つのインバータＩＮＶ
３３１Ｊ，ＩＮＶ３３２Ｊにより構成されている。電源
電圧Ｖ_DDの供給ラインと基準電圧（０Ｖ）Ｖ_SSの供給ラ
インとの間に、ＰＭＯＳトランジスタＰＴ３３３ＪとＮ
ＭＯＳトランジスタＮＴ３３５Ｊが直列に接続されてい
る。ＰＭＯＳトランジスタＰＴ３３３Ｊのゲートはセッ
ト信号／Ｓの供給ラインに接続され、ＮＭＯＳトランジ
スタＮＴ３３５Ｊのゲートはリセット信号Ｒの供給ライ
ンに接続されている。ＰＭＯＳトランジスタＰＴ３３３
ＪとＮＭＯＳトランジスタＮＴ３３５Ｊのドレイン同士
の接続点によりフラグノードＮＤ３３が構成されてい
る。そして、入力ノードＮＤ３３が、左右方向の転送制
御を行う転送制御回路ＭＴＬＲと接続するための入出力
端子ＴＲ、上下方向の転送制御を行う転送制御回路ＭＴ
ＵＢと接続するための入出力端子ＴＢ、一つ上列のメモ
リユニットＭＵ３２Ｊの上下方向の転送制御を行う転送
制御回路ＭＴＵＢと接続するための入出力端子ＴＵ、左
隣りのメモリユニットＭＵ２３Ｊの左右方向の転送制御
を行う転送制御回路ＭＴＬＲと接続するための入出力端
子ＴＬ、第１の階層データｘ１〜ｘ４用の入出力端子Ｔ
Ｘ１〜ＴＸ４の８個の入出力端子を第１階層用フラグセ
ルは有している。そてて、たとえば第２階層用フラグセ
ルは、さらに第２の階層データｙ１用の入出力端子ＴＹ
１を持ち、計９個の入出力端子を有している。そして、
ノードＮＤ３３に設定される信号は、インバータＩＮＶ
３３１ＪおよびＩＮＶ３３２Ｊを介して出力ＯＵＴとし
て画像合成器７に出力される。

【０２３４】また、転送制御回路ＭＴＬＲ（ＭＴＵＢ）
の構成は、図４のメモリセルとトランスファーゲートを
合成した回路であり、ＰＭＯＳトランジスタＰＴ３３１
Ｊ，ＰＴ３３２Ｊ、およびＮＭＯＳトランジスタＮＴ３
３１Ｊ〜ＮＴ３３４Ｊにより構成されるメモリセルＭ３
３１Ｊ（ＳＲＡＭ）と、ＰＭＯＳトランジスタＰＴ３３
４ＪとＮＭＯＳトランジスタＮＴ３３６Ｊのソース・ド
レイン同士を接続されたトランスファーゲートＴＧ３３
１Ｊにより構成されている。また、転送制御回路ＭＴＬ
Ｒ（ＭＴＵＢ）は、自身のフラグセルＦＣＬ３３Ｊの入
出力端子と接続するめの端子ＴＱＡ、隣接のメモリユニ
ットのフラグセルの入出力端子と接続するめの端子ＴＱ
Ｂ、ワード線ＷＬ４（ＷＬ５）と接続するための端子Ｔ
ＷＬ、およびビット線対ＢＬ４，／ＢＬ４（ＢＬ５，／
ＢＬ５）と接続するための端子ＴＢＬ１とＴＢＬ２の５
個の端子を有している。

【０２３５】具体的な領域拡張動作は、基本的には、図
３および図４の回路と同様であることからここでの説明
は省略する。

【０２３６】また、データ転送手段として、トランスフ
ァーゲートを用いているが、これを図８〜図１１、図１
３および図１４の構成のゲートでメモリセルの記憶ノー
ドのラッチデータをゲートに受けるデータ転送回路を適
用できることはいうまでもない。この場合、トランスフ
ァーゲートを用いた場合に比べて信号線の容量の影響を
受けにくくなることから、さらに高速の領域成長を実現
できる利点がある。

【０２３７】以上のように、図２３および図２４の領域
成長回路によれば、階層構造に適応可能で、縮小画像の
生成や動きベクトル検出（ＭＥ）などの処理を実現でき
る利点がある。

【０２３８】

【発明の効果】以上説明したように、本発明によれば、
従来処理時間のかかると言われていた領域成長のアルゴ
リズムの飛躍的な高速化を図れ、リアルタイム動作をも
可能にするという利点がある。また、本回路構成は非同
期回路で構成されているためクロックを必要とせず、消
費電力の面でも優れているという利点がある。

【図面の簡単な説明】

【図１】本発明に係る記憶装置を適用した画像処理装置
の一実施形態を示すブロック図である。

【図２】相関演算を説明するための図であって、画像デ
ータの位置関係を示す図である。

【図３】本発明に係る基本的な領域成長回路であって、
左右上下方向に領域成長が可能な領域成長回路を示すブ
ロック構成図である。

【図４】本発明に係る領域成長回路におけるメモリアレ
イ部のメモリユニットの具体的な構成例を示す回路図で
ある。

【図５】本発明に係る領域成長回路の動作を説明するた
めのフローチャートである。

【図６】本発明に係る領域成長回路の動作を説明するた
めのタイミングチャートである。

【図７】本発明に係る領域成長動作を説明するための図
である。

【図８】本発明に係る左右上下方向に領域成長が可能な
領域成長回路におけるメモリアレイ部のメモリユニット
の第２の構成例を示す回路図である。

【図９】本発明に係る左右上下方向に領域成長が可能な
領域成長回路におけるメモリアレイ部のメモリユニット
の第３の構成例を示す回路図である。

【図１０】本発明に係る左右上下方向に領域成長が可能
な領域成長回路におけるメモリアレイ部のメモリユニッ
トの第４の構成例を示す回路図である。

【図１１】本発明に係る左右上下方向に領域成長が可能
な領域成長回路におけるメモリアレイ部のメモリユニッ
トの第５の構成例を示す回路図である。

【図１２】図１１の回路の動作を説明するためのタイミ
ングチャートである。

【図１３】本発明に係る左右上下方向に領域成長が可能
な領域成長回路におけるメモリアレイ部のメモリユニッ
トの第６の構成例を示す回路図である。

【図１４】本発明に係る左右上下方向に領域成長が可能
な領域成長回路におけるメモリアレイ部のメモリユニッ
トの第７の構成例を示す回路図である。

【図１５】本発明に係る斜め方向にも領域成長が可能な
回路構成のメモリアレイ部の構成例を示すブロック図で
ある。

【図１６】本発明に係る図１５に示す斜め方向にも領域
成長が可能な回路構成のメモリアレイ部を有する領域成
長回路の構成例を示すブロック図である。

【図１７】斜め方向にも領域成長が可能な回路構成のメ
モリアレイ部に採用されるフラグセルおよび転送制御回
路の具体的な構成例を示す回路図である。

【図１８】画像の時間方向に対しても相関値を求め、領
域成長法によって相関の高い画像を時間方向に求めるこ
とができる領域成長回路についての説明図である。

【図１９】画像の時間方向に対しても相関値を求め、領
域成長法によって相関の高い画像を時間方向に求めるこ
とができる領域成長回路の構成例を示す図であって、現
在画像用領域成長回路の構成例を示すブロック図であ
る。

【図２０】画像の時間方向に対しても相関値を求め、領
域成長法によって相関の高い画像を時間方向に求めるこ
とができる領域成長回路の構成例を示す図であって、過
去画像用領域成長回路の構成例を示すブロック図であ
る。

【図２１】時間方向にも領域成長が可能な回路構成のメ
モリアレイ部に採用されるフラグセルおよび転送制御回
路の具体的な構成例を示す回路図である。

【図２２】画像データの階層構造についての説明図であ
る。

【図２３】階層方向に領域成長可能な領域成長回路の構
成例を示す図であって、第１階層用領域成長回路の構成
例を示すブロック図である。

【図２４】階層方向に領域成長可能な領域成長回路の構
成例を示す図であって、第２階層用領域成長回路の構成
例を示すブロック図である。

【図２５】階層方向にも領域成長が可能な回路構成のメ
モリアレイ部に採用されるフラグセルおよび転送制御回
路の具体的な構成例を示す回路図である。

【図２６】従来のコンピュータを使った領域成長のアル
ゴリズム例を説明するためのフローチャートである。

【図２７】従来のコンピュータを使った領域成長のアル
ゴリズム例を説明するための画素配列を示す図である。

【符号の説明】

１…画像処理装置、２…ラインメモリ、３…相関演算
器、４…フレームメモリ、５，５Ｇ〜５Ｋ…領域成長回
路、６…ポインティング装置、７…画像合成器、８…表
示装置５１，５１Ａ〜５１Ｋ…メモリアレイ部、５２…
メモリ制御回路、５３…Ｘデコーダ、５４…Ｙデコー
ダ、ＭＵ１１〜ＭＵ８８，ＭＵ１１Ａ〜ＭＵ２２Ａ，Ｍ
Ｕ１１Ｂ〜ＭＵ２２Ｂ，ＭＵ１１Ｃ〜ＭＵ２２Ｃ，ＭＵ
１１Ｄ〜ＭＵ２２Ｄ，ＭＵ１１Ｅ〜ＭＵ２２Ｅ，ＭＵ１
１Ｆ〜ＭＵ２２Ｆ…メモリユニット、ＦＣＬ１１〜ＦＣ
Ｌ８８，ＦＣＬ１１Ａ〜ＦＣＬ２２Ａ，ＦＣＬ１１Ｃ〜
ＦＣＬ２２Ｃ，ＦＣＬ１１Ｅ〜ＦＣＬ２２Ｅ，ＦＣＬ１
１Ｆ〜ＦＣＬ２２Ｆ…フラグセル、ＴＧ１１１〜ＴＧ２
２２…トランスファーゲート、ＤＴＣ１１１〜ＤＴＣ２
２２，ＤＴＣ１１１Ｃ〜ＧＴＣ２２２Ｃ，ＤＴＣ１１１
Ｄ〜ＧＴＣ２２２Ｄ，ＤＴＣ１１１Ｅ〜ＧＴＣ２２２
Ｅ，ＤＴＣ１１１Ｆ〜ＧＴＣ２２２Ｆ…データ転送回
路。

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5B015 JJ03 JJ21 KA04 KA13 KA28 KA38 KB09 KB36 MM10 NN06 5B047 CB25 EA01 EB03 EB17

Claims (63)

【特許請求の範囲】
1. 【請求項１】 所定データを記憶する記憶装置であっ
   て、 隣接データ間の相関データが書き込まれる少なくとも一
   つのメモリセルと、 フラグノードを有し、セット信号を受けてまたは転送さ
   れた相関があること示すフラグデータを受けて上記フラ
   グノードに当該フラグデータを保持可能なフラグセル
   と、 上記メモリセルに隣接データ間で、所定の相関関係があ
   ることを示す相関データが記憶されている場合に、上記
   フラグセルのフラグノードに対するフラグデータの転送
   経路を形成する少なくとも一つのデータ転送手段とを含
   むメモリユニットを有する記憶装置。
2. 【請求項２】 上記フラグセルのフラグノードを所定の
   タイミングでリセットする手段を有する請求項１記載の
   記憶装置。
3. 【請求項３】 上記データ転送手段は、上記メモリセル
   に隣接データ間で、所定の相関関係がないことを示す相
   関データが記憶されている場合に、上記フラグセルのフ
   ラグノードに対するフラグデータの転送経路を遮断状態
   に保持する請求項１記載の記憶装置。
4. 【請求項４】 上記データ転送手段は、制御端子にメモ
   リセルの記憶データを受けて、当該記憶データレベルに
   応じて導通状態が制御されるトランスファーゲートを含
   む請求項１記載の記憶装置。
5. 【請求項５】 上記データ転送手段は、第１端子が上記
   フラグデータレベルに相当する電源電位側に接続され、
   第２端子が転送先ノード側に接続され、制御端子にメモ
   リセルの記憶データを受けて当該記憶データレベルに応
   じて上記第１端子と第２端子間の導通状態が制御される
   トランジスタを含む請求項１記載の記憶装置。
6. 【請求項６】 上記フラグセルは、上記フラグノードの
   データレベルを反転するインバータを含み、 上記データ転送手段は、制御端子への入力データレベル
   に応じて第１端子と第２端子間の導通状態が制御される
   第１および第２のトランジスタを含み、上記第１および
   第２のトランジスタは上記フラグデータレベルに相当す
   る電源電位と転送先ノード間に直列に接続され、 上記第１のトランジスタは、制御端子にメモリセルの記
   憶データを受けて当該記憶データレベルに応じて上記第
   １端子と第２端子間の導通状態が制御され、 上記第２のトランジスタは、上記インバータの出力デー
   タを受けて、当該データのレベルに応じて上記第１端子
   と第２端子間の導通状態が制御される請求項１記載の記
   憶装置。
7. 【請求項７】 上記データ転送手段は、第１端子が上記
   フラグデータレベルに相当する電源電位に接続され、第
   ２端子が上記フラグセルのフラグノードに接続され、制
   御端子にメモリセルの記憶データを受けて当該記憶デー
   タレベルに応じて上記第１端子と第２端子間の導通状態
   が制御されるトランジスタを含む請求項１記載の記憶装
   置。
8. 【請求項８】 上記データ転送手段は、制御端子への入
   力データレベルに応じて第１端子と第２端子間の導通状
   態が制御される第１および第２のトランジスタを含み、
   上記第１および第２のトランジスタは上記フラグデータ
   レベルに相当する電源電位と上記フラグセルのフラグノ
   ード間に直列に接続され、 上記第１のトランジスタは、制御端子にメモリセルの記
   憶データを受けて当該記憶データレベルに応じて上記第
   １端子と第２端子間の導通状態が制御され、 上記第２のトランジスタは、上記転送されるフラグデー
   タの反転レベルのデータを受けた場合に上記第１端子と
   第２端子間が導通状態に制御される請求項１記載の記憶
   装置。
9. 【請求項９】 上記フラグセルは、上記フラグノードの
   データレベルを反転するインバータを含み、 上記データ転送手段は、制御端子への入力データレベル
   に応じて第１端子と第２端子間の導通状態が制御される
   第１、第２、第３、および第４のトランジスタを含み、 上記第１および第２のトランジスタは上記フラグデータ
   レベルに相当する電源電位と転送先ノード間に直列に接
   続され、 上記第１のトランジスタは、制御端子にメモリセルの記
   憶データを受けて当該記憶データレベルに応じて上記第
   １端子と第２端子間の導通状態が制御され、 上記第２のトランジスタは、上記インバータの出力デー
   タを受けて、当該データのレベルに応じて上記第１端子
   と第２端子間の導通状態が制御され、 上記第３および第４のトランジスタは上記フラグデータ
   レベルに相当する電源電位と上記フラグセルのフラグノ
   ード間に直列に接続され、 上記第３のトランジスタは、制御端子にメモリセルの記
   憶データを受けて当該記憶データレベルに応じて上記第
   １端子と第２端子間の導通状態が制御され、 上記第４のトランジスタは、上記転送されるフラグデー
   タの反転レベルのデータを受けた場合に上記第１端子と
   第２端子間が導通状態に制御される請求項１記載の記憶
   装置。
10. 【請求項１０】 画像データを記憶する記憶装置であっ
    て、 隣接画素の相関データが書き込まれる少なくとも一つの
    メモリセルと、 フラグノードを有し、セット信号を受けてまたは転送さ
    れた相関があること示すフラグデータを受けて上記フラ
    グノードに当該フラグデータを保持可能で、かつ、上記
    フラグデータを外部の処理回路に出力可能なフラグセル
    と、 上記メモリセルに隣接画素間で、所定の相関関係がある
    ことを示す相関データが記憶されている場合に、上記フ
    ラグセルのフラグノードに対するフラグデータの転送経
    路を形成する少なくとも一つのデータ転送手段とを含む
    メモリユニットを有する記憶装置。
11. 【請求項１１】 上記フラグセルのフラグノードを所定
    のタイミングでリセットする手段を有する請求項１０記
    載の記憶装置。
12. 【請求項１２】 上記相関データは、画像の空間方向の
    相関データを含む請求項１０記載の記憶装置。
13. 【請求項１３】 上記相関データは、画像の時間方向の
    相関データを含み、 画像の時間方向の相関データを記憶するメモリセルと、
    当該メモリセルの記憶データに応じてフラグデータの転
    送経路の形成処理を行うデータ転送手段とを含む請求項
    １０記載の記憶装置。
14. 【請求項１４】 上記相関データは、画像データの階層
    構造に対応する相関データを含む請求項１０記載の記憶
    装置。
15. 【請求項１５】 上記データ転送手段は、上記メモリセ
    ルに隣接データ間で、所定の相関関係がないことを示す
    相関データが記憶されている場合に、上記フラグセルの
    フラグノードに対するフラグデータの転送経路を遮断状
    態に保持する請求項１０記載の記憶装置。
16. 【請求項１６】 上記データ転送手段は、制御端子にメ
    モリセルの記憶データを受けて、当該記憶データレベル
    に応じて導通状態が制御されるトランスファーゲートを
    含む請求項１０記載の記憶装置。
17. 【請求項１７】 上記データ転送手段は、第１端子が上
    記フラグデータレベルに相当する電源電位側に接続さ
    れ、第２端子が転送先ノード側に接続され、制御端子に
    メモリセルの記憶データを受けて当該記憶データレベル
    に応じて上記第１端子と第２端子間の導通状態が制御さ
    れるトランジスタを含む請求項１０記載の記憶装置。
18. 【請求項１８】 上記フラグセルは、上記フラグノード
    のデータレベルを反転させるインバータを含み、 上記データ転送手段は、制御端子への入力データレベル
    に応じて第１端子と第２端子間の導通状態が制御される
    第１および第２のトランジスタを含み、上記第１および
    第２のトランジスタは上記フラグデータレベルに相当す
    る電源電位と転送先ノード間に直列に接続され、 上記第１のトランジスタは、制御端子にメモリセルの記
    憶データを受けて当該記憶データレベルに応じて上記第
    １端子と第２端子間の導通状態が制御され、 上記第２のトランジスタは、上記インバータの出力デー
    タを受けて、当該データのレベルに応じて上記第１端子
    と第２端子間の導通状態が制御される請求項１０記載の
    記憶装置。
19. 【請求項１９】 上記データ転送手段は、第１端子が上
    記フラグデータレベルに相当する電源電位に接続され、
    第２端子が上記フラグセルのフラグノードに接続され、
    制御端子にメモリセルの記憶データを受けて当該記憶デ
    ータレベルに応じて上記第１端子と第２端子間の導通状
    態が制御されるトランジスタを含む請求項１０記載の記
    憶装置。
20. 【請求項２０】 上記データ転送手段は、制御端子への
    入力データレベルに応じて第１端子と第２端子間の導通
    状態が制御される第１および第２のトランジスタを含
    み、上記第１および第２のトランジスタは上記フラグデ
    ータレベルに相当する電源電位と上記フラグセルのフラ
    グノード間に直列に接続され、 上記第１のトランジスタは、制御端子にメモリセルの記
    憶データを受けて当該記憶データレベルに応じて上記第
    １端子と第２端子間の導通状態が制御され、 上記第２のトランジスタは、上記転送されるフラグデー
    タの反転レベルのデータを受けた場合に上記第１端子と
    第２端子間が導通状態に制御される請求項１０記載の記
    憶装置。
21. 【請求項２１】 上記フラグセルは、上記フラグノード
    のデータレベルを反転するインバータを含み、 上記データ転送手段は、制御端子への入力データレベル
    に応じて第１端子と第２端子間の導通状態が制御される
    第１、第２、第３、および第４のトランジスタを含み、 上記第１および第２のトランジスタは上記フラグデータ
    レベルに相当する電源電位と転送先ノード間に直列に接
    続され、 上記第１のトランジスタは、制御端子にメモリセルの記
    憶データを受けて当該記憶データレベルに応じて上記第
    １端子と第２端子間の導通状態が制御され、 上記第２のトランジスタは、上記インバータの出力デー
    タを受けて、当該データのレベルに応じて上記第１端子
    と第２端子間の導通状態が制御され、 上記第３および第４のトランジスタは上記フラグデータ
    レベルに相当する電源電位と上記フラグセルのフラグノ
    ード間に直列に接続され、 上記第３のトランジスタは、制御端子にメモリセルの記
    憶データを受けて当該記憶データレベルに応じて上記第
    １端子と第２端子間の導通状態が制御され、 上記第４のトランジスタは、上記転送されるフラグデー
    タの反転レベルのデータを受けた場合に上記第１端子と
    第２端子間が導通状態に制御される請求項１０記載の記
    憶装置。
22. 【請求項２２】 画像データを記憶する記憶装置であっ
    て、 隣接画素の相関データが書き込まれる少なくとも一つの
    メモリセルと、 フラグノードを有し、セット信号を受けてまたは転送さ
    れた相関があること示すフラグデータを受けて上記フラ
    グノードに当該フラグデータを保持可能で、かつ、上記
    フラグデータを外部の処理回路に出力可能なフラグセル
    と、 上記メモリセルに隣接画素間で、所定の相関関係がある
    ことを示す相関データが記憶されている場合に、上記フ
    ラグセルのフラグノードに対するフラグデータの転送経
    路を形成する少なくとも一つのデータ転送手段とを含む
    複数のメモリユニットがマトリクス状に配置され、 一のメモリユニットの上記データ転送手段は、当該一の
    メモリユニットのフラグセルにおけるフラグノードと隣
    接するメモリセルユニットのフラグセルにおけるフラグ
    ノード間に配置されている記憶装置。
23. 【請求項２３】 上記フラグセルのフラグノードを所定
    のタイミングでリセットする制御手段を有する請求項２
    ２記載の記憶装置。
24. 【請求項２４】 上記制御手段は、上記各メモリユニッ
    トの各メモリセルに相関データを書き込み、上記各メモ
    リユニットのフラグセルにおけるフラグノードをリセッ
    トした後、注目するメモリユニットのフラグセルにセッ
    ト信号を供給する請求項２３記載の記憶装置。
25. 【請求項２５】 上記メモリユニットは、当該メモリユ
    ニットのフラグセルにおけるフラグノードとマトリクス
    の行方向に隣接するメモリユニットのフラグセルにおけ
    るフラグノード間に配置された第１のデータ転送手段
    と、 当該メモリユニットのフラグセルにおけるフラグノード
    とマトリクスの列方向に隣接するメモリユニットのフラ
    グセルにおけるフラグノード間に配置された第２のデー
    タ転送手段とを含む請求項２２記載の記憶装置。
26. 【請求項２６】 上記相関データは、画像の空間方向の
    相関データを含む請求項２２記載の記憶装置。
27. 【請求項２７】 上記メモリユニットの少なくとも一つ
    は、当該メモリユニットのフラグセルにおけるフラグノ
    ードとマトリクスの行方向に隣接するメモリユニットの
    フラグセルにおけるフラグノード間に配置された第１の
    データ転送手段と、 当該メモリユニットのフラグセルにおけるフラグノード
    とマトリクスの列方向に隣接するメモリユニットのフラ
    グセルにおけるフラグノード間に配置された第２のデー
    タ転送手段と、 当該メモリユニットのフラグセルにおけるフラグノード
    とマトリクスの斜め向に隣接するメモリユニットのフラ
    グセルにおけるフラグノード間に配置された第３のデー
    タ転送手段とを含む請求項２６記載の記憶装置。
28. 【請求項２８】上記相関データは、画像の時間方向の相
    関データを含み、 画像の時間方向の相関データを記憶するメモリセルと、
    当該メモリセルの記憶データに応じてフラグデータの転
    送経路の形成処理を行うデータ転送手段とを含む請求項
    ２２記載の記憶装置。
29. 【請求項２９】上記相関データは、画像データの階層構
    造に対応する相関データを含む請求項２２記載の記憶装
    置。
30. 【請求項３０】 上記データ転送手段は、上記メモリセ
    ルに隣接データ間で、所定の相関関係がないことを示す
    相関データが記憶されている場合に、上記フラグセルの
    フラグノードに対するフラグデータの転送経路を遮断状
    態に保持する請求項２２記載の記憶装置。
31. 【請求項３１】 上記データ転送手段は、制御端子にメ
    モリセルの記憶データを受けて、当該記憶データレベル
    に応じて導通状態が制御されるトランスファーゲートを
    含む請求項２２記載の記憶装置。
32. 【請求項３２】 上記データ転送手段は、第１端子が上
    記フラグデータレベルに相当する電源電位側に接続さ
    れ、第２端子が隣接するメモリユニットのフラグセルに
    おけるフラグノード側に接続され、制御端子にメモリセ
    ルの記憶データを受けて当該記憶データレベルに応じて
    上記第１端子と第２端子間の導通状態が制御されるトラ
    ンジスタを含む請求項２２記載の記憶装置。
33. 【請求項３３】 上記各メモリユニットのフラグセル
    は、上記フラグノードのデータレベルを反転させるイン
    バータを含み、 上記データ転送手段は、制御端子への入力データレベル
    に応じて第１端子と第２端子間の導通状態が制御される
    第１および第２のトランジスタを含み、上記第１および
    第２のトランジスタは上記フラグデータレベルに相当す
    る電源電位と隣接するメモリユニットのフラグセルにお
    けるフラグノード間に直列に接続され、 上記第１のトランジスタは、制御端子にメモリセルの記
    憶データを受けて当該記憶データレベルに応じて上記第
    １端子と第２端子間の導通状態が制御され、 上記第２のトランジスタは、上記インバータの出力デー
    タを受けて、当該データのレベルに応じて上記第１端子
    と第２端子間の導通状態が制御される請求項２２記載の
    記憶装置。
34. 【請求項３４】 上記データ転送手段は、第１端子が上
    記フラグデータレベルに相当する電源電位に接続され、
    第２端子が上記フラグセルのフラグノードに接続され、
    制御端子にメモリセルの記憶データを受けて当該記憶デ
    ータレベルに応じて上記第１端子と第２端子間の導通状
    態が制御されるトランジスタを含む請求項２２記載の記
    憶装置。
35. 【請求項３５】 上記データ転送手段は、制御端子への
    入力データレベルに応じて第１端子と第２端子間の導通
    状態が制御される第１および第２のトランジスタを含
    み、上記第１および第２のトランジスタは上記フラグデ
    ータレベルに相当する電源電位と上記フラグセルのフラ
    グノード間に直列に接続され、 上記第１のトランジスタは、制御端子にメモリセルの記
    憶データを受けて当該記憶データレベルに応じて上記第
    １端子と第２端子間の導通状態が制御され、 上記第２のトランジスタは、上記転送されるフラグデー
    タの反転レベルのデータを受けた場合に上記第１端子と
    第２端子間が導通状態に制御される請求項２２記載の記
    憶装置。
36. 【請求項３６】 上記各メモリユニットのフラグセル
    は、上記フラグノードのデータレベルを反転するインバ
    ータを含み、 上記データ転送手段は、制御端子への入力データレベル
    に応じて第１端子と第２端子間の導通状態が制御される
    第１、第２、第３、および第４のトランジスタを含み、 上記第１および第２のトランジスタは上記フラグデータ
    レベルに相当する電源電位と隣接するメモリユニットの
    フラグセルにおけるフラグノード間に直列に接続され、 上記第１のトランジスタは、制御端子にメモリセルの記
    憶データを受けて当該記憶データレベルに応じて上記第
    １端子と第２端子間の導通状態が制御され、 上記第２のトランジスタは、自段のフラグセルの上記イ
    ンバータの出力データを受けて、当該データのレベルに
    応じて上記第１端子と第２端子間の導通状態が制御さ
    れ、 上記第３および第４のトランジスタは上記フラグデータ
    レベルに相当する電源電位と上記フラグセルのフラグノ
    ード間に直列に接続され、 上記第３のトランジスタは、制御端子にメモリセルの記
    憶データを受けて当該記憶データレベルに応じて上記第
    １端子と第２端子間の導通状態が制御され、 上記第４のトランジスタは、上記隣接するメモリユニッ
    トのフラグセルのインバータの出力データを受けて、当
    該データのレベルに応じて上記第１端子と第２端子間の
    導通状態が制御される請求項２２記載の記憶装置。
37. 【請求項３７】 注目している小領域とそれに隣接する
    小領域が、互いに同じ特徴をもっている場合に、それら
    を一つの領域に統合する処理を順次実行することによ
    り、特徴が等しい領域を少しずつ成長させ、最終的に画
    像全体の領域分割を行う画像処理装置であって、 隣接画素間の相関演算を行い、隣接画素間に相関関係が
    あるか否かを示す相関データを出力する相関演算手段
    と、 上記相関演算手段により出力された隣接画素の相関デー
    タが書き込まれる少なくとも一つのメモリセルと、 フラグノードを有し、セット信号を受けてまたは転送さ
    れた相関があること示すフラグデータを受けて上記フラ
    グノードに当該フラグデータを保持可能で、かつ、上記
    フラグデータを外部の処理回路に出力可能なフラグセル
    と、 上記メモリセルに隣接画素間で、所定の相関関係がある
    ことを示す相関データが記憶されている場合に、上記フ
    ラグセルのフラグノードに対するフラグデータの転送経
    路を形成する少なくとも一つのデータ転送手段とを含む
    メモリユニットを有する記憶装置とを含む画像処理装
    置。
38. 【請求項３８】 上記フラグセルのフラグノードを所定
    のタイミングでリセットする手段を有する請求項３７記
    載の画像処理装置。
39. 【請求項３９】 上記相関データは、画像の空間方向の
    相関データを含む請求項３７記載の画像処理装置。
40. 【請求項４０】 上記相関データは、画像の時間方向の
    相関データを含み、画像の時間方向の相関データを記憶
    するメモリセルと、当該メモリセルの記憶データに応じ
    てフラグデータの転送経路の形成処理を行うデータ転送
    手段とを含む請求項３７記載の画像処理装置。
41. 【請求項４１】 上記相関データは、画像データの階層
    構造に対応する相関データを含む請求項３７記載の画像
    処理装置。
42. 【請求項４２】 上記データ転送手段は、上記メモリセ
    ルに隣接データ間で、所定の相関関係がないことを示す
    相関データが記憶されている場合に、上記フラグセルの
    フラグノードに対するフラグデータの転送経路を遮断状
    態に保持する請求項３７記載の画像処理装置。
43. 【請求項４３】 上記データ転送手段は、制御端子にメ
    モリセルの記憶データを受けて、当該記憶データレベル
    に応じて導通状態が制御されるトランスファーゲートを
    含む請求項３７記載の画像処理装置。
44. 【請求項４４】 上記データ転送手段は、第１端子が上
    記フラグデータレベルに相当する電源電位側に接続さ
    れ、第２端子が転送先ノード側に接続され、制御端子に
    メモリセルの記憶データを受けて当該記憶データレベル
    に応じて上記第１端子と第２端子間の導通状態が制御さ
    れるトランジスタを含む請求項３７記載の画像処理装
    置。
45. 【請求項４５】 上記フラグセルは、上記フラグノード
    のデータレベルを反転させるインバータを含み、 上記データ転送手段は、制御端子への入力データレベル
    に応じて第１端子と第２端子間の導通状態が制御される
    第１および第２のトランジスタを含み、上記第１および
    第２のトランジスタは上記フラグデータレベルに相当す
    る電源電位と転送先ノード間に直列に接続され、 上記第１のトランジスタは、制御端子にメモリセルの記
    憶データを受けて当該記憶データレベルに応じて上記第
    １端子と第２端子間の導通状態が制御され、 上記第２のトランジスタは、上記インバータの出力デー
    タを受けて、当該データのレベルに応じて上記第１端子
    と第２端子間の導通状態が制御される請求項３７記載の
    画像処理装置。
46. 【請求項４６】 上記データ転送手段は、第１端子が上
    記フラグデータレベルに相当する電源電位に接続され、
    第２端子が上記フラグセルのフラグノードに接続され、
    制御端子にメモリセルの記憶データを受けて当該記憶デ
    ータレベルに応じて上記第１端子と第２端子間の導通状
    態が制御されるトランジスタを含む請求項３７記載の画
    像処理装置。
47. 【請求項４７】 上記データ転送手段は、制御端子への
    入力データレベルに応じて第１端子と第２端子間の導通
    状態が制御される第１および第２のトランジスタを含
    み、上記第１および第２のトランジスタは上記フラグデ
    ータレベルに相当する電源電位と上記フラグセルのフラ
    グノード間に直列に接続され、 上記第１のトランジスタは、制御端子にメモリセルの記
    憶データを受けて当該記憶データレベルに応じて上記第
    １端子と第２端子間の導通状態が制御され、 上記第２のトランジスタは、上記転送されるフラグデー
    タの反転レベルのデータを受けた場合に上記第１端子と
    第２端子間が導通状態に制御される請求項３７記載の画
    像処理装置。
48. 【請求項４８】 上記フラグセルは、上記フラグノード
    のデータレベルを反転するインバータを含み、 上記データ転送手段は、制御端子への入力データレベル
    に応じて第１端子と第２端子間の導通状態が制御される
    第１、第２、第３、および第４のトランジスタを含み、 上記第１および第２のトランジスタは上記フラグデータ
    レベルに相当する電源電位と転送先ノード間に直列に接
    続され、 上記第１のトランジスタは、制御端子にメモリセルの記
    憶データを受けて当該記憶データレベルに応じて上記第
    １端子と第２端子間の導通状態が制御され、 上記第２のトランジスタは、上記インバータの出力デー
    タを受けて、当該データのレベルに応じて上記第１端子
    と第２端子間の導通状態が制御され、 上記第３および第４のトランジスタは上記フラグデータ
    レベルに相当する電源電位と上記フラグセルのフラグノ
    ード間に直列に接続され、 上記第３のトランジスタは、制御端子にメモリセルの記
    憶データを受けて当該記憶データレベルに応じて上記第
    １端子と第２端子間の導通状態が制御され、 上記第４のトランジスタは、上記転送されるフラグデー
    タの反転レベルのデータを受けた場合に上記第１端子と
    第２端子間が導通状態に制御される請求項３７記載の画
    像処理装置。
49. 【請求項４９】 注目している小領域とそれに隣接する
    小領域が、互いに同じ特徴をもっている場合に、それら
    を一つの領域に統合する処理を順次実行することによ
    り、特徴が等しい領域を少しずつ成長させ、最終的に画
    像全体の領域分割を行う画像処理装置であって、 隣接画素間の相関演算を行い、隣接画素間に相関関係が
    あるか否かを示す相関データを出力する相関演算手段
    と、 上記相関演算手段により出力された隣接画素の相関デー
    タが書き込まれる少なくとも一つのメモリセルと、 フラグノードを有し、セット信号を受けてまたは転送さ
    れた相関があること示すフラグデータを受けて上記フラ
    グノードに当該フラグデータを保持可能で、かつ、上記
    フラグデータを外部の処理回路に出力可能なフラグセル
    と、 上記メモリセルに隣接画素間で、所定の相関関係がある
    ことを示す相関データが記憶されている場合に、上記フ
    ラグセルのフラグノードに対するフラグデータの転送経
    路を形成する少なくとも一つのデータ転送手段とを含む
    複数のメモリユニットがマトリクス状に配置された記憶
    装置とを有し、 上記記憶装置の一のメモリユニットの上記データ転送手
    段は、当該一のメモリユニットのフラグセルにおけるフ
    ラグノードと隣接するメモリセルユニットのフラグセル
    におけるフラグノード間に配置されている画像処理装
    置。
50. 【請求項５０】 上記フラグセルのフラグノードを所定
    のタイミングでリセットする制御手段を有する請求項４
    ９記載の画像処理装置。
51. 【請求項５１】 上記制御手段は、上記各メモリユニッ
    トの各メモリセルに相関データを書き込み、上記各メモ
    リユニットのフラグセルにおけるフラグノードをリセッ
    トした後、注目するメモリユニットのフラグセルにセッ
    ト信号を供給する請求項５０記載の画像処理装置。
52. 【請求項５２】 上記メモリユニットは、当該メモリユ
    ニットのフラグセルにおけるフラグノードとマトリクス
    の行方向に隣接するメモリユニットのフラグセルにおけ
    るフラグノード間に配置された第１のデータ転送手段
    と、 当該メモリユニットのフラグセルにおけるフラグノード
    とマトリクスの列方向に隣接するメモリユニットのフラ
    グセルにおけるフラグノード間に配置された第２のデー
    タ転送手段とを含む請求項４９記載の画像処理装置。
53. 【請求項５３】 上記相関データは、画像の空間方向の
    相関データを含む請求項４９記載の画像処理装置。
54. 【請求項５４】 上記メモリユニットの少なくとも一つ
    は、当該メモリユニットのフラグセルにおけるフラグノ
    ードとマトリクスの行方向に隣接するメモリユニットの
    フラグセルにおけるフラグノード間に配置された第１の
    データ転送手段と、 当該メモリユニットのフラグセルにおけるフラグノード
    とマトリクスの列方向に隣接するメモリユニットのフラ
    グセルにおけるフラグノード間に配置された第２のデー
    タ転送手段と、 当該メモリユニットのフラグセルにおけるフラグノード
    とマトリクスの斜め向に隣接するメモリユニットのフラ
    グセルにおけるフラグノード間に配置された第３のデー
    タ転送手段とを含む請求項５３記載の画像処理装置。
55. 【請求項５５】上記相関データは、画像の時間方向の相
    関データを含み、 画像の時間方向の相関データを記憶するメモリセルと、
    当該メモリセルの記憶データに応じてフラグデータの転
    送経路の形成処理を行うデータ転送手段とを含む請求項
    ４９記載の画像処理装置。
56. 【請求項５６】上記相関データは、画像データの階層構
    造に対応する相関データを含む請求項４９記載の画像処
    理装置。
57. 【請求項５７】 上記データ転送手段は、上記メモリセ
    ルに隣接データ間で、所定の相関関係がないことを示す
    相関データが記憶されている場合に、上記フラグセルの
    フラグノードに対するフラグデータの転送経路を遮断状
    態に保持する請求項４９記載の画像処理装置。
58. 【請求項５８】 上記データ転送手段は、制御端子にメ
    モリセルの記憶データを受けて、当該記憶データレベル
    に応じて導通状態が制御されるトランスファーゲートを
    含む請求項４９記載の画像処理装置。
59. 【請求項５９】 上記データ転送手段は、第１端子が上
    記フラグデータレベルに相当する電源電位側に接続さ
    れ、第２端子が隣接するメモリユニットのフラグセルに
    おけるフラグノード側に接続され、制御端子にメモリセ
    ルの記憶データを受けて当該記憶データレベルに応じて
    上記第１端子と第２端子間の導通状態が制御されるトラ
    ンジスタを含む請求項４９記載の画像処理装置。
60. 【請求項６０】 上記各メモリユニットのフラグセル
    は、上記フラグノードのデータレベルを反転させるイン
    バータを含み、 上記データ転送手段は、制御端子への入力データレベル
    に応じて第１端子と第２端子間の導通状態が制御される
    第１および第２のトランジスタを含み、上記第１および
    第２のトランジスタは上記フラグデータレベルに相当す
    る電源電位と隣接するメモリユニットのフラグセルにお
    けるフラグノード間に直列に接続され、 上記第１のトランジスタは、制御端子にメモリセルの記
    憶データを受けて当該記憶データレベルに応じて上記第
    １端子と第２端子間の導通状態が制御され、 上記第２のトランジスタは、上記インバータの出力デー
    タを受けて、当該データのレベルに応じて上記第１端子
    と第２端子間の導通状態が制御される請求項４９記載の
    画像処理装置。
61. 【請求項６１】 上記データ転送手段は、第１端子が上
    記フラグデータレベルに相当する電源電位に接続され、
    第２端子が上記フラグセルのフラグノードに接続され、
    制御端子にメモリセルの記憶データを受けて当該記憶デ
    ータレベルに応じて上記第１端子と第２端子間の導通状
    態が制御されるトランジスタを含む請求項４９記載の画
    像処理装置。
62. 【請求項６２】 上記データ転送手段は、制御端子への
    入力データレベルに応じて第１端子と第２端子間の導通
    状態が制御される第１および第２のトランジスタを含
    み、上記第１および第２のトランジスタは上記フラグデ
    ータレベルに相当する電源電位と上記フラグセルのフラ
    グノード間に直列に接続され、 上記第１のトランジスタは、制御端子にメモリセルの記
    憶データを受けて当該記憶データレベルに応じて上記第
    １端子と第２端子間の導通状態が制御され、 上記第２のトランジスタは、上記転送されるフラグデー
    タの反転レベルのデータを受けた場合に上記第１端子と
    第２端子間が導通状態に制御される請求項４９記載の画
    像処理装置。
63. 【請求項６３】 上記各メモリユニットのフラグセル
    は、上記フラグノードのデータレベルを反転するインバ
    ータを含み、 上記データ転送手段は、制御端子への入力データレベル
    に応じて第１端子と第２端子間の導通状態が制御される
    第１、第２、第３、および第４のトランジスタを含み、 上記第１および第２のトランジスタは上記フラグデータ
    レベルに相当する電源電位と隣接するメモリユニットの
    フラグセルにおけるフラグノード間に直列に接続され、 上記第１のトランジスタは、制御端子にメモリセルの記
    憶データを受けて当該記憶データレベルに応じて上記第
    １端子と第２端子間の導通状態が制御され、 上記第２のトランジスタは、自段のフラグセルの上記イ
    ンバータの出力データを受けて、当該データのレベルに
    応じて上記第１端子と第２端子間の導通状態が制御さ
    れ、 上記第３および第４のトランジスタは上記フラグデータ
    レベルに相当する電源電位と上記フラグセルのフラグノ
    ード間に直列に接続され、 上記第３のトランジスタは、制御端子にメモリセルの記
    憶データを受けて当該記憶データレベルに応じて上記第
    １端子と第２端子間の導通状態が制御され、 上記第４のトランジスタは、上記隣接するメモリユニッ
    トのフラグセルのインバータの出力データを受けて、当
    該データのレベルに応じて上記第１端子と第２端子間の
    導通状態が制御される請求項４９記載の画像処理装置。