CN111246130B - 存储单元阵列、量化电路阵列及其读取控制方法 - Google Patents

存储单元阵列、量化电路阵列及其读取控制方法 Download PDF

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Abstract

一种存储单元阵列、量化电路阵列及其读取控制方法，存储单元阵列包括：呈行和列排列的多个像素单元组，每一像素单元组包括单列4n行像素单元，n为大于等于1的正整数；像素信号线，每一像素单元组耦接2n条像素信号线，所述2n条像素信号线分别依次耦接所述像素单元组中各行像素单元，包括同一列像素单元的像素单元组耦接相同的2n条像素信号线；每一像素单元组包括：2n个合并控制开关，每一合并控制开关耦接所述像素单元组中第2x行像素单元的存储节点和第2x+1行像素单元的存储节点，x为大于等于0且小于2n的整数。本发明技术方案能够实现像素信号的合并读出。

Description

存储单元阵列、量化电路阵列及其读取控制方法
技术领域
本发明涉及集成电路技术领域，尤其涉及一种存储单元阵列、量化电路阵列及其读取控制方法。
背景技术
互补金属氧化物半导体(Complementary Metal Oxide Semiconductor,CMOS)图像传感器通常每列只有一条像素信号线，每行像素都通过行选MOS管连接各自列的信号线，读出时依次选通每一行像素信号进行模数转换并读出。
为了提高帧率加快读出速度，可以在一列中集成多条像素信号线，同时对多行像素进行量化读出。
但是，在特定应用需求下，需要进行两行合并读出。目前尚未有无缓存多信号线合并读出的解决方案。
发明内容
本发明解决的技术问题是如何实现像素信号的合并读出。
为解决上述技术问题，本发明实施例提供一种存储单元阵列，存储单元阵列包括：呈行和列排列的多个像素单元组，每一像素单元组包括单列4n行像素单元，n为大于等于1的正整数；像素信号线，每一像素单元组耦接2n条像素信号线，所述2n条像素信号线分别依次耦接所述像素单元组中各行像素单元，包括同一列像素单元的像素单元组耦接相同的2n条像素信号线；每一像素单元组包括：2n个合并控制开关，每一合并控制开关耦接所述像素单元组中第2x行像素单元的存储节点和第2x+1行像素单元的存储节点，x为大于等于0且小于2n的整数。
可选的，所述合并控制开关包括：MOS管，所述MOS管的源极和漏极分别耦接所述像素单元组中第2x行像素单元的存储节点和第2x+1行像素单元的存储节点，所述MOS管的栅极接入合并控制信号。
可选的，每一像素单元组还包括：4n个行选择开关，每一行选择开关的一端耦接一行像素单元，耦接第m行或第m+2n行像素单元的行选择开关的另一端耦接第m条像素信号线，m为大于等于0且小于2n的整数。
为解决上述技术问题，本发明实施例还公开了一种基于所述存储单元阵列的量化电路阵列，量化电路阵列包括：多列量化电路，每一像素信号线BLp(y)与第p+y×2n列量化电路相耦接，每一量化电路用以对其耦接的像素信号线进行选通，BLp(y)表示第y列像素单元所耦接的第p条像素信号线，y为大于等于0的整数，p为大于等于0且小于2n的整数。
为解决上述技术问题，本发明实施例还公开了一种基于所述的量化电路阵列的读取控制方法，读取控制方法包括：接收列地址选通信号；按照所述列地址选通信号控制所述多列量化电路依次选通各个像素信号线，以输出第2x行像素单元和第2x+1行像素单元合并后的像素。
可选的，所述按照所述列地址选通信号控制所述多列量化电路依次选通各个像素信号线包括：按照所述列地址选通信号控制所述多列量化电路依次选通2q+y×2n条像素信号线，再依次选通2q+1+y×2n，q为大于等于0且小于n的正整数。
可选的，所述按照所述列地址选通信号控制所述多列量化电路依次选通2q+y×2n条像素信号线包括：先按q的值从低到高选定q值，再按照所述列地址选通信号控制所述多列量化电路在选定的q值下按照y的值从低到高的顺序选通像素信号线。
本发明实施例还公开了一种存储介质，其上存储有计算机指令，所述计算机指令运行时执行所述读取控制方法的步骤。
本发明实施例还公开了一种图像传感器，包括所述存储单元阵列，或者包括所述量化电路阵列。
与现有技术相比，本发明实施例的技术方案具有以下有益效果：
本发明技术方案中，存储单元阵列中的每一像素单元组包括单列4n行像素单元，每一像素单元组耦接2n条像素信号线，并且每一像素单元组包括：2n个合并控制开关，每一合并控制开关耦接所述像素单元组中第2x行像素单元的存储节点和第2x+1行像素单元的存储节点，通过合并控制开关可以控制像素单元组中第2x行像素单元的存储节点和第2x+1行像素单元的存储节点处的像素信号能够合并，并通过控制选通相应的像素信号线实现合并后像素的读出，合并读出时帧率比非合并读出提高一倍，提高了像素读取的帧率，提升了图像传感器的读取速度。
进一步，接收列地址选通信号；按照所述列地址选通信号控制所述多列量化电路依次选通输出第2x行像素单元和第2x+1行像素单元合并后的像素。本发明技术方案不需要额外的缓存器即可实现数据顺序重排，使得多行像素信号按行顺序读出，方便后续图像***对信号的读取。
附图说明
图1是本发明实施例一种存储单元阵列的结构示意图；
图2是本发明实施例一种存储单元阵列的具体结构示意图；
图3是本发明实施例一种量化电路阵列的结构示意图；
图4是本发明实施例一种量化电路阵列的读取控制方法的流程图；
图5是本发明实施例一种时序控制信号的示意图。
具体实施方式
如背景技术中所述，在特定应用需求下，需要进行两行合并读出。目前尚未有无缓存多信号线合并读出的解决方案。
本发明技术方案中，存储单元阵列中的每一像素单元组包括单列4n行像素单元，每一像素单元组耦接2n条像素信号线，并且每一像素单元组包括：2n个合并控制开关，每一合并控制开关耦接所述像素单元组中第2x行像素单元的存储节点和第2x+1行像素单元的存储节点，通过合并控制开关可以控制像素单元组中第2x行像素单元的存储节点和第2x+1行像素单元的存储节点处的像素信号能够合并，并通过控制选通相应的像素信号线实现合并后像素的读出，合并读出时帧率比非合并读出提高一倍，提高了像素读取的帧率，提升了图像传感器的读取速度。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图1是本发明实施例一种存储单元阵列的结构示意图。
请参照图1，存储单元阵列可以包括呈行和列排列的多个像素单元组101，每一像素单元组101包括单列4n行像素单元1011。图1示出的是n＝2的情况，也即像素单元组101包括单列8行像素单元1011，其他情况以此类推，本发明实施例对此不作限制。
本实施例中，x的取值范围为0-2n-1。
图1所示的存储单元阵列还包括多条像素信号线BL，其中，每一像素单元组101耦接2n条像素信号线，所述2n条像素信号线分别依次耦接所述像素单元组101中各行像素单元1011，包括同一列像素单元1011的多个像素单元组101耦接相同的2n条像素信号线。
具体地，存储单元阵列中像素信号线的数量由存储单元所包括的像素单元的列数y决定，也即存储单元阵列中像素信号线的数量为2n×y，y为大于等于1的正整数。
图1示出的是n＝2的情况，也即存储单元阵列中每一像素单元组101耦接4条像素信号线，分别是BL0、BL1、BL2和BL3；其中，包括第0列像素单元1011的像素单元组101耦接相同的4条像素信号线BL0、BL1、BL2和BL3，包括第1列像素单元1011的像素单元组101耦接相同的4条像素信号线BL0、BL1、BL2和BL3(图未示)…。
图1所示的每一像素单元组101包括2n个合并控制开关1012，每一合并控制开关1012耦接所述像素单元组101中第2x行像素单元的存储节点和第2x+1行像素单元的存储节点。由于每行像素单元的存储节点用于输出该行像素的像素信号，因此通过合并控制开关1012可以实现两行素的像素信号的合并。
具体地，需要合并读出时，合并控制开关1012导通，使得两行像素的像素信号进行合并。
本发明实施例通过合并控制开关可以控制像素单元组中第2x行像素单元的存储节点和第2x+1行像素单元的存储节点处的像素信号能够合并，并通过控制选通相应的像素信号线实现合并后像素的读出，合并读出时帧率比非合并读出提高一倍，提高了像素读取的帧率，提升了图像传感器的读取速度。
本发明一个非限制性的实施例中，请参照图2，合并控制开关1012可以包括：MOS管M1，所述MOS管M1的源极和漏极中一个耦接所述像素单元组中第2x行像素单元的存储节点，另一个耦接所述像素单元组101中第2x+1行像素单元的存储节点，所述MOS管M1的栅极接入合并控制信号Binning。
需要说明的是，图2中仅示出第0行和第1行像素单元之间的合并控制开关1012，其他合并控制开关未示出。所述MOS管可以是PMOS或NMOS，本发明实施例对此不作限制。
具体地，需要合并读出时，合并控制信号Binning控制MOS管M1导通。MOS管M1导通后，第2x行像素单元的存储节点和第2x+1行像素单元的存储节点导通，例如第0行像素单元的存储节点FD<0>与第1行像素单元的存储节点FD<1>导通，其合并后的像素信号可以通过像素信号线BL0或BL1输出。
需要说明的是，合并控制开关1012也可以采用其他任意可实施的开关元件来实现，本发明实施例对此不作限制。
本发明一个非限制性的实施例中，继续参照图2，每一像素单元组101还包括：4n个行选择开关Rsel，第x个行选择开关Rsel的一端耦接第x行像素单元，，耦接第m行或第m+2n行像素单元的行选择开关Rsel，也即第m个以及第m+2n个行选择开关Rsel的另一端耦接第m条像素信号线，m为大于等于0且小于2n的整数。
具体地，行选择开关Rsel<0>一端耦接第0条像素信号线，另一端耦接第0行像素单元，行选择开关Rsel<4>一端耦接第0条像素信号线，另一端耦接第4行像素单元；同理，行选择开关Rsel<1>一端耦接第1条像素信号线，另一端耦接第1行像素单元，行选择开关Rsel<5>一端耦接第1条像素信号线，另一端耦接第5行像素单元，其他行选择开关以此类推，此处不再赘述。
请参照图3，图3公开了一种量化电路阵列。量化电路阵列可以包括多列量化电路301，每一像素信号线BLp(y)与第p+y×2n列量化电路301相耦接，每一量化电路301用以对其耦接的像素信号线进行选通，被选通的像素信号线的像素信号通过数据总线Data Bus输出。
其中，BLp(y)表示第y列像素单元所耦接的第p条像素信号线。y表示像素单元的列标识。
具体实施中，每一列量化电路可以接入地址选通信号Address，通过地址选通信号Address量化电路可以选择性地导通各个像素信号线，从而实现输出该像素信号线上的像素信号。具体地，结合存储单元阵列中的合并控制开关，像素信号线能够输出两行合并后的像素信号。
一并参照图2和图3，第0列像素单元所耦接的第0条像素信号线BL0(0)与第0列量化电路301相耦接，第0列像素单元所耦接的第1条像素信号线BL1(0)与第1列量化电路301相耦接，第0列像素单元所耦接的第2条像素信号线BL2(0)与第2列量化电路301相耦接，第0列像素单元所耦接的第3条像素信号线BL3(0)与第3列量化电路301相耦接；第1列像素单元所耦接的第0条像素信号线BL0(1)与第4列量化电路301相耦接，第1列像素单元所耦接的第1条像素信号线BL1(1)与第5列量化电路301相耦接，第1列像素单元所耦接的第2条像素信号线BL2(1)与第6列量化电路301相耦接，第1列像素单元所耦接的第3条像素信号线BL3(1)与第7列量化电路301相耦接，以此类推，其他不再赘述。
其中，第0列量化电路301导通时，可以选择性地输出第0行和第1行像素的像素信号；第2列量化电路301导通时，可以选择性地输出第2行和第3行像素的像素信号；第1列量化电路301导通时，可以选择性地输出第4行和第5行像素的像素信号；第3列量化电路301导通时，可以选择性地输出第6行和第7行像素的像素信号。
请参照图4，图4公开了一种量化电路阵列的读取控制方法。量化电路阵列的读取控制方法可以包括以下步骤：
步骤S401：接收列地址选通信号；
步骤S402：按照所述列地址选通信号控制所述多列量化电路依次选通各个像素信号线，以输出第2x行像素单元和第2x+1行像素单元合并后的像素。
具体实施中，在输出合并后的像素时，是按照行顺序依次输出合并后的像素信号；也就是说，按照行序号x从小到大的顺序输出第2x行像素单元和第2x+1行像素单元合并后的像素。例如，依次输出第0行像素单元和第1行像素单元合并后的像素、第2行像素单元和第3行像素单元合并后的像素、第4行像素单元和第5行像素单元合并后的像素、第6行像素单元和第7行像素单元合并后的像素等等。
本发明实施例不需要额外的缓存器即可实现数据顺序重排，使得多行像素信号按行顺序读出，方便后续图像***对信号的读取。
本发明一个非限制性的实施例中，图4所示步骤S402可以包括以下步骤：按照所述列地址选通信号控制所述多列量化电路依次选通2q+y×2n条像素信号线，再依次选通2q+1+y×2n条像素信号线，q为大于等于0且小于n的正整数。
具体实施中，在依次选通2q+y×2n条像素信号线，或者依次选通2q+1+y×2n条像素信号线时，先按q的值从低到高选定q值，再按照所述列地址选通信号控制所述多列量化电路在选定的q值下按照y的值从低到高的顺序选通像素信号线。
也就是说，q的优先级高于y的优先级，先选定q的值，再在选定的q的值的基础上选定y的值，q的值和y的值都选定后，也就选定了像素信号线。
一并参照图3，以存储单元阵列包括3列像素单元为例进行说明。
同时控制第0列、第4列、第8列量化电路301导通时，以选择性地输出第0行和第1行像素的像素信号；再同时控制第2列、第6列、第10列量化电路301导通时，以选择性地输出第2行和第3行像素的像素信号；再同时控制第1列、第5列、第9列量化电路301导通时，以选择性地输出第4行和第5行像素的像素信号；再同时控制第3列、第7列、第10列量化电路301导通时，可以选择性地输出第6行和第7行像素的像素信号。
在本发明一个具体应用场景中，一并参照图3、图4和图5，以n＝2，也即单个像素单元组包括8行像素单元为例进行说明。其中，Rsel<>表示行选择开关Rsel的控制信号；Binning表示合并控制信号；Rst<>表示复位控制信号；Tx表示<>传输控制信号；Address表示地址选通信号。
在合并读出模式下，在T1-T5阶段，第0、2、5和7行像素单元的行选择开关Rsel打开，第1、3、4和6行像素单元的行选择开关Rsel关闭。并且，合并控制信号Binning控制MOS管M1导通。
在T2阶段，第0-7行像素单元同时执行复位操作。
在T4阶段，第0-7行像素单元同时执行传输操作。由此，第0行和第1行、第2和第3行、第4行和第5行、第6和第7行合并后的像素信号分别经由第0、2、5和7行像素单元的行选择开关Rsel输出。
在T6阶段，通过地址选通信号Address控制量化电路先选定q的值，再在选定的q的值的基础上选定y的值，来依次选通第2q+y×2n条像素信号线，再依次选通2q+1+y×2n。例如，同时控制第0列、第4列、第8列量化电路导通，再同时控制第2列、第6列、第10列量化电路导通时；再同时控制第1列、第5列、第9列量化电路导通；再同时控制第3列、第7列、第11列量化电路导通。
至此，可以实现多行像素信号按行顺序读出，方便后续图像***对信号的读取。
本发明实施例还公开了一种存储介质，所述存储介质为计算机可读存储介质，其上存储有计算机指令，所述计算机指令运行时可以执行图4中所示的读取控制方法的步骤。所述存储介质可以包括ROM、RAM、磁盘或光盘等。所述存储介质还可以包括非挥发性存储器(non-volatile)或者非瞬态(non-transitory)存储器等。
本发明实施例还公开了一种图像传感器，所述图像传感器可以包括图1或图2所示的存储单元阵列；或者可以包括图3所示的量化电路阵列。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (9)

1.一种存储单元阵列，其特征在于，包括：
呈行和列排列的多个像素单元组，每一像素单元组包括单列4n行像素单元，n为大于等于1的正整数；
像素信号线，每一像素单元组耦接2n条像素信号线，所述2n条像素信号线分别依次耦接所述像素单元组中各行像素单元，包括同一列像素单元的像素单元组耦接相同的2n条像素信号线；
每一像素单元组包括：
2n个合并控制开关，每一合并控制开关耦接所述像素单元组中第2x行像素单元的存储节点和第2x+1行像素单元的存储节点，x为大于等于0且小于2n的整数。
2.根据权利要求1所述的存储单元阵列，其特征在于，所述合并控制开关包括：
MOS管，所述MOS管的源极和漏极中一个耦接所述像素单元组中第2x行像素单元的存储节点，另一个耦接所述像素单元组中第2x+1行像素单元的存储节点，所述MOS管的栅极接入合并控制信号。
3.根据权利要求1所述的存储单元阵列，其特征在于，每一像素单元组还包括：
4n个行选择开关，第x个行选择开关的一端耦接第x行像素单元，第m个以及第m+2n个行选择开关的另一端耦接第m条像素信号线，m为大于等于0且小于2n的整数。
4.基于权利要求1至3任一项所述的存储单元阵列的量化电路阵列，其特征在于，包括：
多列量化电路，每一像素信号线BLp(y)与第p+y×2n列量化电路相耦接，每一量化电路用以对其耦接的像素信号线进行选通，BLp(y)表示第y列像素单元所耦接的第p条像素信号线，y为大于等于0的整数，p为大于等于0且小于2n的整数。
5.基于权利要求4所述的量化电路阵列的读取控制方法，其特征在于，包括：
接收列地址选通信号；
按照所述列地址选通信号控制所述多列量化电路依次选通各个像素信号线，以输出第2x行像素单元和第2x+1行像素单元合并后的像素。
6.根据权利要求5所述的读取控制方法，其特征在于，所述按照所述列地址选通信号控制所述多列量化电路依次选通各个像素信号线包括：
按照所述列地址选通信号控制所述多列量化电路依次选通2q+y×2n条像素信号线，再依次选通2q+1+y×2n条像素信号线，q为大于等于0且小于n的正整数。
7.根据权利要求6所述的读取控制方法，其特征在于，所述按照所述列地址选通信号控制所述多列量化电路依次选通2q+y×2n条像素信号线包括：先按q的值从低到高选定q值，再按照所述列地址选通信号控制所述多列量化电路在选定的q值下按照y的值从低到高的顺序选通像素信号线。
8.一种存储介质，其上存储有计算机指令，其特征在于，所述计算机指令运行时执行权利要求5至7任一项所述读取控制方法的步骤。
9.一种图像传感器，其特征在于，包括权利要求1至3任一项所述的存储单元阵列，或者包括权利要求4所述的量化电路阵列。
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多抽头EMCCD相机时序控制及像元合并技术;刘玲钰等;《半导体光电》(第03期);全文 *

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