KR100911281B1 - 기억 장치 및 그것을 이용한 화상 처리 장치 - Google Patents

기억 장치 및 그것을 이용한 화상 처리 장치 Download PDF

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Abstract

종래 처리 시간이 걸렸던 영역 성장의 알고리즘의 고속화를 도모하여, 실시간 동작도 가능하게 하는 기억 장치 및 화상 처리 장치를 제공한다. 동일 열의 상호 인접하는 2개의 메모리 셀 M과, 하나의 플래그 셀 FCL과, 각각의 메모리 셀 M의 기억 데이터에 따라 플래그 셀 FCL의 플래그 데이터를 행 방향, 열 방향으로 인접하는 메모리 유닛 MU의 플래그 셀 FCL에 전달하는 2개의 트랜스퍼 게이트 TG를 갖는 메모리 유닛 MU11∼MU88이 매트릭스 형상으로 배치된 메모리 어레이부(51)를 갖고, 인접 화소의 상관 연산 결과인 상관 데이터를 모든 메모리 셀에 기입하고, 지정된 위치(어드레스)로부터 영역 성장의 처리를 개시하여 오브젝트의 추출을 행하여, 화상 합성기(7)에 출력하는 영역 성장 회로(5)를 설치한다.
메모리 유닛, 플래그 노드, 플래그 데이터, 상관 관계, 영역 성장

Description

기억 장치 및 그것을 이용한 화상 처리 장치{MEMORY DEVICE AND IMAGE PROCESSING APPARATUS USING THE SAME}
도 1은 컴퓨터를 사용한 영역 성장의 알고리즘 예를 설명하기 위한 흐름도.
도 2는 컴퓨터를 사용한 영역 성장의 알고리즘 예를 설명하기 위한 화소 배열을 도시하는 도면.
도 3은 본 발명에 따른 기억 장치를 적용한 화상 처리 장치의 일 실시예를 도시하는 블록도.
도 4는 상관 연산을 설명하기 위한 도면으로, 화상 데이터의 위치 관계를 도시하는 도면.
도 5는 본 발명에 따른 기본적인 영역 성장 회로로, 좌우 상하 방향으로 영역 성장이 가능한 영역 성장 회로를 도시하는 블록 구성도.
도 6은 본 발명에 따른 영역 성장 회로에서의 메모리 어레이부의 메모리 유닛의 구체적인 구성예를 도시하는 회로도.
도 7은 본 발명에 따른 영역 성장 회로의 동작을 설명하기 위한 흐름도.
도 8은 본 발명에 따른 영역 성장 회로의 동작을 설명하기 위한 타이밍차트.
도 9는 본 발명에 따른 영역 성장 동작을 설명하기 위한 도면.
도 10은 본 발명에 따른 좌우 상하 방향으로 영역 성장이 가능한 영역 성장 회로에서의 메모리 어레이부의 메모리 유닛의 제2 구성예를 도시하는 회로도.
도 11은 본 발명에 따른 좌우 상하 방향으로 영역 성장이 가능한 영역 성장 회로에서의 메모리 어레이부의 메모리 유닛의 제3 구성예를 도시하는 회로도.
도 12는 본 발명에 따른 좌우 상하 방향으로 영역 성장이 가능한 영역 성장 회로에서의 메모리 어레이부의 메모리 유닛의 제4 구성예를 도시하는 회로도.
도 13은 본 발명에 따른 좌우 상하 방향으로 영역 성장이 가능한 영역 성장 회로에서의 메모리 어레이부의 메모리 유닛의 제5 구성예를 도시하는 회로도.
도 14는 도 13의 회로의 동작을 설명하기 위한 타이밍차트.
도 15는 본 발명에 따른 좌우 상하 방향으로 영역 성장이 가능한 영역 성장 회로에서의 메모리 어레이부의 메모리 유닛의 제6 구성예를 도시하는 회로도.
도 16은 본 발명에 따른 좌우 상하 방향으로 영역 성장이 가능한 영역 성장 회로에서의 메모리 어레이부의 메모리 유닛의 제7 구성예를 도시하는 회로도.
도 17은 본 발명에 따른 경사 방향으로도 영역 성장이 가능한 회로 구성의 메모리 어레이부의 구성예를 도시하는 블록도.
도 18은 본 발명에 따른 도 17에 도시한 경사 방향으로도 영역 성장이 가능한 회로 구성의 메모리 어레이부를 갖는 영역 성장 회로의 구성예를 도시하는 블록도.
도 19는 경사 방향으로도 영역 성장이 가능한 회로 구성의 메모리 어레이부에 채용되는 플래그 셀 및 전송 제어 회로의 구체적인 구성예를 도시하는 회로도.
도 20은 화상의 시간 방향에 대해서도 상관값을 구하여, 영역 성장법에 의해 상관이 높은 화상을 시간 방향으로 구할 수 있는 영역 성장 회로에 대한 설명도.
도 21은 화상의 시간 방향에 대해서도 상관값을 구하여, 영역 성장법에 의해 상관이 높은 화상을 시간 방향으로 구할 수 있는 영역 성장 회로의 구성예를 도시하는 도면으로, 현재 화상용 영역 성장 회로의 구성예를 도시하는 블록도.
도 22는 화상의 시간 방향에 대해서도 상관값을 구하여, 영역 성장법에 의해 상관이 높은 화상을 시간 방향으로 구할 수 있는 영역 성장 회로의 구성예를 도시하는 도면으로, 과거 화상용 영역 성장 회로의 구성예를 도시하는 블록도.
도 23은 시간 방향으로도 영역 성장이 가능한 회로 구성의 메모리 어레이부에 채용되는 플래그 셀 및 전송 제어 회로의 구체적인 구성예를 도시하는 회로도.
도 24는 화상 데이터의 계층 구조에 대한 설명도.
도 25는 계층 방향으로 영역 성장 가능한 영역 성장 회로의 구성예를 도시하는 도면으로, 제1 계층용 영역 성장 회로의 구성예를 도시하는 블록도.
도 26은 계층 방향으로 영역 성장 가능한 영역 성장 회로의 구성예를 도시하는 도면으로, 제2 계층용 영역 성장 회로의 구성예를 도시하는 블록도.
도 27은 계층 방향으로도 영역 성장이 가능한 회로 구성의 메모리 어레이부에 채용되는 플래그 셀 및 전송 제어 회로의 구체적인 구성예를 도시하는 회로도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 화상 처리 장치
2 : 라인 메모리
3 : 상관 연산기
4 : 프레임 메모리
5 : 영역 성장 회로
6 : 포인팅 장치
7 : 화상 합성기
8 : 표시 장치
52 : 메모리 제어 회로
53 : X 디코더
54 : Y 디코더
본 발명은, 예를 들면 영역 성장법이라는 알고리즘을 이용한 화상 신호 처리에 적용 가능한 기억 장치 및 그것을 이용한 화상 처리 장치에 관한 것이다.
화상 신호 처리 방법의 하나로서, 영역 성장법이라는 알고리즘이 알려져 있다.
이 영역 성장법은, 주목하고 있는 소 영역과 그것에 인접하는 소 영역이, 농담값이나 색 등 서로 동일한 특징을 갖고 있는 경우에, 이들을 하나의 영역으로 통합하는 처리를 순차적으로 실행함으로써, 특징이 같은 영역을 조금씩 성장시켜, 최종적으로 화상 전체의 영역 분할을 행하는 방법이다.
이 영역 성장법의 알고리즘은, 화상 인식이나 화상 처리 분야에서 일반적으 로 사용되는 기술로, 주로 오브젝트 추출이나 엣지 검출 등에 사용된다.
도 1 및 도 2는 컴퓨터를 사용한 영역 성장의 알고리즘 예를 설명하기 위한 도면으로, 도 1은 그 흐름도, 도 2는 화소 배열을 도시하는 도면이다.
이 알고리즘에서는, 우선, 플래그를 0으로 설정하는 초기화를 행하여(ST1), 인접 화소의 상관 플래그 연산을 모든 화면에 대하여 행한다(ST2).
예를 들면 도 2에 도시한 바와 같이, 흑 표시의 포인트를 중심으로 상관이 높은 화소를 추출한다.
다음으로, 지정한 포인트에 「1」의 플래그를 설정한다(ST3).
인접한 셀끼리의 플래그가 「1」과 「0」이고 인접 화소의 상관 연산 결과가「1」이면 「0」을 「1」로 변경한다(ST4).
다음으로, 플래그 「1」의 수를 카운트한다(ST5).
그리고, 전회의 카운트 수와 금회의 카운트 수가 같은지의 여부를 판별한다(ST6).
단계 ST6에서, 전회의 카운트 수와 금회의 카운트 수가 같지 않다고 판별하면, 단계 ST4의 처리로 되돌아가, 같다라는 판별 결과가 얻어질 때까지, 단계 ST4∼ST6의 처리를 반복한다.
또한, 도 2의 □은 상관 스위치가 온 상태인 것을 나타내고, ■은 상관 스위치가 오프 상태인 것을 나타내고 있다.
그러나, 상술한 신호 처리 방법에서는, 루프 연산을 몇 번이나 반복하여 행 할 필요가 있었기 때문에, CPU의 처리 능력에 큰 부담이 되었다.
즉, 컴퓨터를 사용한 영역 성장에서는, 알고리즘의 CPU에 대한 부하가 매우 커져, 실시간으로 처리를 행하는 것이 곤란하였다.
본 발명은, 이러한 사정을 감안하여 이루어진 것으로, 그 목적은, 영역 성장의 알고리즘을 매우 간단한 하드웨어에 의해 고속으로 실현하는 것이 가능한 기억 장치 및 그것을 이용한 화상 처리 장치를 제공하는 것에 있다.
상기 목적을 달성하기 위해, 본 발명의 제1 관점에 따르면, 소정 데이터를 기억하는 기억 장치로서, 인접 데이터간의 상관 데이터가 기입되는 적어도 하나의 메모리 셀과, 플래그 노드를 갖고, 세트 신호를 받거나 상관이 있는 것을 나타내는 전송된 플래그 데이터를 받아 상기 플래그 노드에 해당 플래그 데이터를 보유할 수 있는 플래그 셀과, 상기 메모리 셀에, 인접 데이터간에서 소정의 상관 관계가 있는 것을 나타내는 상관 데이터가 기억되어 있는 경우에, 상기 플래그 셀의 플래그 노드에 대한 플래그 데이터의 전송 경로를 형성하는 적어도 하나의 데이터 전송 수단을 구비하는 메모리 유닛을 포함한다.
또한, 본 발명의 제1 관점에서는, 상기 플래그 셀의 플래그 노드를 소정 타이밍에서 리세트하는 수단을 포함한다.
또한, 본 발명의 제1 관점에서는, 상기 데이터 전송 수단은, 상기 메모리 셀에, 인접 데이터간에서 소정의 상관 관계가 없는 것을 나타내는 상관 데이터가 기억되어 있는 경우에, 상기 플래그 셀의 플래그 노드에 대한 플래그 데이터의 전송 경로를 컷오프 상태로 유지한다.
또한, 본 발명의 제1 관점에서는, 상기 데이터 전송 수단은, 제어 단자를 통해 메모리 셀의 기억 데이터를 받고, 해당 기억 데이터의 레벨에 따라 도통 상태가 제어되는 트랜스퍼 게이트를 포함한다.
또한, 본 발명의 제1 관점에서는, 상기 데이터 전송 수단은, 제1 단자가 상기 플래그 데이터의 레벨에 상당하는 전원 전위측에 접속되고, 제2 단자가 전송처 노드측에 접속되며, 제어 단자를 통해 메모리 셀의 기억 데이터를 받고, 해당 기억 데이터의 레벨에 따라 상기 제1 단자와 제2 단자간의 도통 상태가 제어되는 트랜지스터를 포함한다.
또한, 본 발명의 제1 관점에서는, 상기 플래그 셀은, 상기 플래그 노드의 데이터 레벨을 반전시키는 인버터를 포함하고, 상기 데이터 전송 수단은, 제어 단자로의 입력 데이터의 레벨에 따라 제1 단자와 제2 단자간의 도통 상태가 제어되는 제1 및 제2 트랜지스터를 포함하며, 상기 제1 및 제2 트랜지스터는 상기 플래그 데이터의 레벨에 상당하는 전원 전위와 전송처 노드 사이에 직렬로 접속되고, 상기 제1 트랜지스터는, 제어 단자를 통해 메모리 셀의 기억 데이터를 받고 해당 기억 데이터의 레벨에 따라 상기 제1 단자와 제2 단자간의 도통 상태가 제어되며, 상기 제2 트랜지스터는, 상기 인버터의 출력 데이터를 받고, 해당 데이터의 레벨에 따라 상기 제1 단자와 제2 단자간의 도통 상태가 제어된다.
또한, 본 발명의 제1 관점에서는, 상기 데이터 전송 수단은, 제1 단자가 상기 플래그 데이터의 레벨에 상당하는 전원 전위에 접속되고, 제2 단자가 상기 플래 그 셀의 플래그 노드에 접속되며, 제어 단자를 통해 메모리 셀의 기억 데이터를 받고 해당 기억 데이터의 레벨에 따라 상기 제1 단자와 제2 단자간의 도통 상태가 제어되는 트랜지스터를 포함한다.
또한, 본 발명의 제1 관점에서는, 상기 데이터 전송 수단은, 제어 단자로의 입력 데이터의 레벨에 따라 제1 단자와 제2 단자간의 도통 상태가 제어되는 제1 및 제2 트랜지스터를 포함하고, 상기 제1 및 제2 트랜지스터는 상기 플래그 데이터의 레벨에 상당하는 전원 전위와 상기 플래그 셀의 플래그 노드 사이에 직렬로 접속되며, 상기 제1 트랜지스터는, 제어 단자를 통해 메모리 셀의 기억 데이터를 받고 해당 기억 데이터의 레벨에 따라 상기 제1 단자와 제2 단자간의 도통 상태가 제어되고, 상기 제2 트랜지스터는, 상기 전송되는 플래그 데이터의 반전 레벨의 데이터를 받은 경우에 상기 제1 단자와 제2 단자간이 도통 상태로 제어된다.
또한, 본 발명의 제1 관점에서는, 상기 플래그 셀은, 상기 플래그 노드의 데이터 레벨을 반전시키는 인버터를 포함하고, 상기 데이터 전송 수단은, 제어 단자로의 입력 데이터의 레벨에 따라 제1 단자와 제2 단자간의 도통 상태가 제어되는 제1, 제2, 제3 및 제4 트랜지스터를 포함하며, 상기 제1 및 제2 트랜지스터는 상기 플래그 데이터의 레벨에 상당하는 전원 전위와 전송처 노드 사이에 직렬로 접속되고, 상기 제1 트랜지스터는, 제어 단자를 통해 메모리 셀의 기억 데이터를 받고, 해당 기억 데이터의 레벨에 따라 상기 제1 단자와 제2 단자간의 도통 상태가 제어되며, 상기 제2 트랜지스터는, 상기 인버터의 출력 데이터를 받고, 해당 데이터의 레벨에 따라 상기 제1 단자와 제2 단자간의 도통 상태가 제어되고, 상기 제3 및 제4 트랜지스터는 상기 플래그 데이터의 레벨에 상당하는 전원 전위와 상기 플래그 셀의 플래그 노드 사이에 직렬로 접속되며, 상기 제3 트랜지스터는, 제어 단자를 통해 메모리 셀의 기억 데이터를 받고 해당 기억 데이터의 레벨에 따라 상기 제1 단자와 제2 단자간의 도통 상태가 제어되고, 상기 제4 트랜지스터는, 상기 전송되는 플래그 데이터의 반전 레벨의 데이터를 받은 경우에 상기 제1 단자와 제2 단자간이 도통 상태로 제어된다.
본 발명의 제2 관점에 따르면, 화상 데이터를 기억하는 기억 장치로서, 인접 화소의 상관 데이터가 기입되는 적어도 하나의 메모리 셀과, 플래그 노드를 갖고, 세트 신호를 받거나 상관이 있는 것을 나타내는 전송된 플래그 데이터를 받아 상기 플래그에 이 플래그 데이터를 유지할 수 있고, 또한, 상기 플래그 데이터를 외부의 처리 회로에 출력할 수 있는 플래그 셀과, 상기 메모리 셀에, 인접 화소간에서 소정의 상관 관계가 있는 것을 나타내는 상관 데이터가 기억되어 있는 경우에, 상기 플래그 셀의 플래그 노드에 대한 플래그 데이터의 전송 경로를 형성하는 적어도 하나의 데이터 전송 수단을 구비하는 메모리 유닛을 포함한다.
또한, 본 발명의 제2 관점에서는, 상기 플래그 셀의 플래그 노드를 소정 타이밍에서 리세트하는 수단을 포함한다.
본 발명의 제2 관점에서는, 상기 상관 데이터는 화상의 공간 방향의 상관 데이터를 포함한다.
또한, 본 발명의 제2 관점에서는, 상기 상관 데이터는, 화상의 시간 방향의 상관 데이터를 포함하고, 화상의 시간 방향의 상관 데이터를 기억하는 메모리 셀 과, 이 메모리 셀의 기억 데이터에 따라 플래그 데이터의 전송 경로의 형성 처리를 행하는 데이터 전송 수단을 포함한다.
또한, 본 발명의 제2 관점에서는, 상기 상관 데이터는 화상 데이터의 계층 구조에 대응하는 상관 데이터를 포함한다.
또한, 본 발명의 제2 관점에서는, 상기 데이터 전송 수단은, 상기 메모리 셀에, 인접 데이터간에서 소정의 상관 관계가 없는 것을 나타내는 상관 데이터가 기억되어 있는 경우에, 상기 플래그 셀의 플래그 노드에 대한 플래그 데이터의 전송 경로를 컷오프 상태로 유지한다.
또한, 본 발명의 제2 관점에서는, 상기 데이터 전송 수단은, 제어 단자를 통해 메모리 셀의 기억 데이터를 받고, 해당 기억 데이터의 레벨에 따라 도통 상태가 제어되는 트랜스퍼 게이트를 포함한다.
또한, 본 발명의 제2 관점에서는, 상기 데이터 전송 수단은, 제1 단자가 상기 플래그 데이터의 레벨에 상당하는 전원 전위측에 접속되고, 제2 단자가 전송처 노드측에 접속되며, 제어 단자를 통해 메모리 셀의 기억 데이터를 받고 해당 기억 데이터의 레벨에 따라 상기 제1 단자와 제2 단자간의 도통 상태가 제어되는 트랜지스터를 포함한다.
또한, 본 발명의 제2 관점에서는, 상기 플래그 셀은, 상기 플래그 노드의 데이터 레벨을 반전시키는 인버터를 포함하고, 상기 데이터 전송 수단은, 제어 단자로의 입력 데이터의 레벨에 따라 제1 단자와 제2 단자간의 도통 상태가 제어되는 제1 및 제2 트랜지스터를 포함하며, 상기 제1 및 제2 트랜지스터는 상기 플래그 데 이터의 레벨에 상당하는 전원 전위와 전송처 노드 사이에 직렬로 접속되고, 상기 제1 트랜지스터는, 제어 단자를 통해 메모리 셀의 기억 데이터를 받고 해당 기억 데이터의 레벨에 따라 상기 제1 단자와 제2 단자간의 도통 상태가 제어되며, 상기 제2 트랜지스터는, 상기 인버터의 출력 데이터를 받고, 이 데이터의 레벨에 따라 상기 제1 단자와 제2 단자간의 도통 상태가 제어된다.
또한, 본 발명의 제2 관점에서는, 상기 데이터 전송 수단은, 제1 단자가 상기 플래그 데이터의 레벨에 상당하는 전원 전위에 접속되고, 제2 단자가 상기 플래그 셀의 플래그 노드에 접속되며, 제어 단자를 통해 메모리 셀의 기억 데이터를 받고 해당 기억 데이터의 레벨에 따라 상기 제1 단자와 제2 단자간의 도통 상태가 제어되는 트랜지스터를 포함한다.
또한, 본 발명의 제2 관점에서는, 상기 데이터 전송 수단은, 제어 단자로의 입력 데이터의 레벨에 따라 제1 단자와 제2 단자간의 도통 상태가 제어되는 제1 및 제2 트랜지스터를 포함하고, 상기 제1 및 제2 트랜지스터는 상기 플래그 데이터의 레벨에 상당하는 전원 전위와 상기 플래그 셀의 플래그 노드 사이에 직렬로 접속되며, 상기 제1 트랜지스터는, 제어 단자를 통해 메모리 셀의 기억 데이터를 받고 해당 기억 데이터의 레벨에 따라 상기 제1 단자와 제2 단자간의 도통 상태가 제어되고, 상기 제2 트랜지스터는, 상기 전송되는 플래그 데이터의 반전 레벨의 데이터를 받은 경우에 상기 제1 단자와 제2 단자간이 도통 상태로 제어된다.
또한, 본 발명의 제2 관점에서는, 상기 플래그 셀은, 상기 플래그 노드의 데이터 레벨을 반전시키는 인버터를 포함하고, 상기 데이터 전송 수단은, 제어 단자 로의 입력 데이터의 레벨에 따라 제1 단자와 제2 단자간의 도통 상태가 제어되는 제1, 제2, 제3 및 제4 트랜지스터를 포함하며, 상기 제1 및 제2 트랜지스터는 상기 플래그 데이터의 레벨에 상당하는 전원 전위와 전송처 노드 사이에 직렬로 접속되고, 상기 제1 트랜지스터는, 제어 단자를 통해 메모리 셀의 기억 데이터를 받고 해당 기억 데이터의 레벨에 따라 상기 제1 단자와 제2 단자간의 도통 상태가 제어되며, 상기 제2 트랜지스터는, 상기 인버터의 출력 데이터를 받고, 이 데이터의 레벨에 따라 상기 제1 단자와 제2 단자간의 도통 상태가 제어되고, 상기 제3 및 제4 트랜지스터는 상기 플래그 데이터의 레벨에 상당하는 전원 전위와 상기 플래그 셀의 플래그 노드 사이에 직렬로 접속되며, 상기 제3 트랜지스터는, 제어 단자를 통해 메모리 셀의 기억 데이터를 받고 해당 기억 데이터의 레벨에 따라 상기 제1 단자와 제2 단자간의 도통 상태가 제어되고, 상기 제4 트랜지스터는, 상기 전송되는 플래그 데이터의 반전 레벨의 데이터를 받은 경우에 상기 제1 단자와 제2 단자간이 도통 상태로 제어된다.
본 발명의 제3 관점에 따르면, 화상 데이터를 기억하는 기억 장치로서, 인접 화소의 상관 데이터가 기입되는 적어도 하나의 메모리 셀과, 플래그 노드를 갖고, 세트 신호를 받거나 상관이 있는 것을 나타내는 전송된 플래그 데이터를 받아 상기 플래그 노드에 이 플래그 데이터를 유지할 수 있고, 또한, 상기 플래그 데이터를 외부의 처리 회로에 출력할 수 있는 플래그 셀과, 상기 메모리 셀에, 인접 화소간에서 소정의 상관 관계가 있는 것을 나타내는 상관 데이터가 기억되어 있는 경우에, 상기 플래그 셀의 플래그 노드에 대한 플래그 데이터의 전송 경로를 형성하는 적어도 하나의 데이터 전송 수단을 구비하는 복수의 메모리 유닛이 매트릭스 형상으로 배치되고, 하나의 메모리 유닛의 상기 데이터 전송 수단은, 해당 하나의 메모리 유닛의 플래그 셀에서의 플래그 노드와 인접하는 메모리 셀 유닛의 플래그 셀에서의 플래그 노드 사이에 배치되어 있다.
또한, 본 발명의 제3 관점에서는, 상기 플래그 셀의 플래그 노드를 소정 타이밍에서 리세트하는 제어 수단을 포함한다.
또한, 본 발명의 제3 관점에서는, 상기 제어 수단은, 상기 각 메모리 유닛의 각 메모리 셀에 상관 데이터를 기입하고, 상기 각 메모리 유닛의 플래그 셀에서의 플래그 노드를 리세트한 후, 주목하는 메모리 유닛의 플래그 셀에 세트 신호를 공급한다.
또한, 본 발명의 제3 관점에서는, 상기 메모리 유닛은, 해당 메모리 유닛의 플래그 셀에서의 플래그 노드와 매트릭스의 행 방향으로 인접하는 메모리 유닛의 플래그 셀에서의 플래그 노드 사이에 배치된 제1 데이터 전송 수단과, 해당 메모리 유닛의 플래그 셀에서의 플래그 노드와 매트릭스의 열 방향으로 인접하는 메모리 유닛의 플래그 셀에서의 플래그 노드 사이에 배치된 제2 데이터 전송 수단을 포함한다.
또한, 본 발명의 제3 관점에서는, 상기 상관 데이터는 화상의 공간 방향의 상관 데이터를 포함한다.
또한, 본 발명의 제3 관점에서는, 상기 메모리 유닛 중 적어도 하나는, 해당 메모리 유닛의 플래그 셀에서의 플래그 노드와 매트릭스의 행 방향으로 인접하는 메모리 유닛의 플래그 셀에서의 플래그 노드 사이에 배치된 제1 데이터 전송 수단과, 해당 메모리 유닛의 플래그 셀에서의 플래그 노드와 매트릭스의 열 방향으로 인접하는 메모리 유닛의 플래그 셀에서의 플래그 노드 사이에 배치된 제2 데이터 전송 수단과, 해당 메모리 유닛의 플래그 셀에서의 플래그 노드와 매트릭스의 경사 방향으로 인접하는 메모리 유닛의 플래그 셀에서의 플래그 노드 사이에 배치된 제3 데이터 전송 수단을 포함한다.
또한, 본 발명의 제3 관점에서는, 상기 상관 데이터는, 화상의 시간 방향의 상관 데이터를 포함하고, 화상의 시간 방향의 상관 데이터를 기억하는 메모리 셀과, 이 메모리 셀의 기억 데이터에 따라 플래그 데이터의 전송 경로의 형성 처리를 행하는 데이터 전송 수단을 포함한다.
또한, 본 발명의 제3 관점에서는, 상기 상관 데이터는 화상 데이터의 계층 구조에 대응하는 상관 데이터를 포함한다.
또한, 본 발명의 제3 관점에서는, 상기 데이터 전송 수단은, 상기 메모리 셀에, 인접 데이터간에서 소정의 상관 관계가 없는 것을 나타내는 상관 데이터가 기억되어 있는 경우에, 상기 플래그 셀의 플래그 노드에 대한 플래그 데이터의 전송 경로를 컷오프 상태로 유지한다.
또한, 본 발명의 제3 관점에서는, 상기 데이터 전송 수단은, 제어 단자를 통해 메모리 셀의 기억 데이터를 받고, 해당 기억 데이터의 레벨에 따라 도통 상태가 제어되는 트랜스퍼 게이트를 포함한다.
또한, 본 발명의 제3 관점에서는, 상기 데이터 전송 수단은, 제1 단자가 상 기 플래그 데이터의 레벨에 상당하는 전원 전위측에 접속되고, 제2 단자가 인접하는 메모리 유닛의 플래그 셀에서의 플래그 노드측에 접속되며, 제어 단자를 통해 메모리 셀의 기억 데이터를 받고 해당 기억 데이터의 레벨에 따라 상기 제1 단자와 제2 단자간의 도통 상태가 제어되는 트랜지스터를 포함한다.
또한, 본 발명의 제3 관점에서는, 상기 각 메모리 유닛의 플래그 셀은, 상기 플래그 노드의 데이터 레벨을 반전시키는 인버터를 포함하고, 상기 데이터 전송 수단은, 제어 단자로의 입력 데이터의 레벨에 따라 제1 단자와 제2 단자간의 도통 상태가 제어되는 제1 및 제2 트랜지스터를 포함하며, 상기 제1 및 제2 트랜지스터는 상기 플래그 데이터의 레벨에 상당하는 전원 전위와 인접하는 메모리 유닛의 플래그 셀에서의 플래그 노드 사이에 직렬에 직렬로 접속되고, 상기 제1 트랜지스터는, 제어 단자를 통해 메모리 셀의 기억 데이터를 받고 해당 기억 데이터의 레벨에 따라 상기 제1 단자와 제2 단자간의 도통 상태가 제어되고, 상기 제2 트랜지스터는, 상기 인버터의 출력 데이터를 받고, 해당 데이터의 레벨에 따라 상기 제1 단자와 제2 단자간의 도통 상태가 제어된다.
또한, 본 발명의 제3 관점에서는, 상기 데이터 전송 수단은, 제1 단자가 상기 플래그 데이터의 레벨에 상당하는 전원 전위에 접속되고, 제2 단자가 상기 플래그 셀의 플래그 노드에 접속되며, 제어 단자를 통해 메모리 셀의 기억 데이터를 받고 해당 기억 데이터의 레벨에 따라 상기 제1 단자와 제2 단자간의 도통 상태가 제어되는 트랜지스터를 포함한다.
또한, 본 발명의 제3 관점에서는, 상기 데이터 전송 수단은, 제어 단자로의 입력 데이터의 레벨에 따라 제1 단자와 제2 단자간의 도통 상태가 제어되는 제1 및 제2 트랜지스터를 포함하고, 상기 제1 및 제2 트랜지스터는 상기 플래그 데이터의 레벨에 상당하는 전원 전위와 상기 플래그 셀의 플래그 노드 사이에 직렬로 접속되며, 상기 제1 트랜지스터는, 제어 단자를 통해 메모리 셀의 기억 데이터를 받고 해당 기억 데이터의 레벨에 따라 상기 제1 단자와 제2 단자간의 도통 상태가 제어되고, 상기 제2 트랜지스터는, 상기 전송되는 플래그 데이터의 반전 레벨의 데이터를 받은 경우에 상기 제1 단자와 제2 단자간이 도통 상태로 제어된다.
또한, 본 발명의 제3 관점에서는, 상기 각 메모리 유닛의 플래그 셀은, 상기 플래그 노드의 데이터 레벨을 반전시키는 인버터를 포함하고, 상기 데이터 전송 수단은, 제어 단자로의 입력 데이터의 레벨에 따라 제1 단자와 제2 단자간의 도통 상태가 제어되는 제1, 제2, 제3 및 제4 트랜지스터를 포함하며, 상기 제1 및 제2 트랜지스터는 상기 플래그 데이터의 레벨에 상당하는 전원 전위와 인접하는 메모리 유닛의 플래그 셀에서의 플래그 노드 사이에 직렬로 접속되고, 상기 제1 트랜지스터는, 제어 단자를 통해 메모리 셀의 기억 데이터를 받고 해당 기억 데이터의 레벨에 따라 상기 제1 단자와 제2 단자간의 도통 상태가 제어되며, 상기 제2 트랜지스터는, 자단의 플래그 셀의 상기 인버터의 출력 데이터를 받고, 해당 데이터의 레벨에 따라 상기 제1 단자와 제2 단자간의 도통 상태가 제어되고, 상기 제3 및 제4 트랜지스터는 상기 플래그 데이터의 레벨에 상당하는 전원 전위와 상기 플래그 셀의 플래그 노드 사이에 직렬로 접속되며, 상기 제3 트랜지스터는, 제어 단자를 통해 메모리 셀의 기억 데이터를 받고 해당 기억 데이터의 레벨에 따라 상기 제1 단자와 제2 단자간의 도통 상태가 제어되고, 상기 제4 트랜지스터는, 상기 인접하는 메모리 유닛의 플래그 셀의 인버터의 출력 데이터를 받고, 해당 데이터의 레벨에 따라 상기 제1 단자와 제2 단자간의 도통 상태가 제어된다.
본 발명의 제4 관점에 따르면, 주목하고 있는 소 영역과 그에 인접하는 소 영역이 서로 동일한 특징을 갖고 있는 경우에, 이들을 하나의 영역으로 통합하는 처리를 순차적으로 실행함으로써, 특징이 같은 영역을 조금씩 성장시켜, 최종적으로 화상 전체의 영역 분할을 행하는 화상 처리 장치로서, 인접 화소간의 상관 연산을 행하여, 인접 화소간에 상관 관계가 있는지의 여부를 나타내는 상관 데이터를 출력하는 상관 연산 수단과, 상기 상관 연산 수단에 의해 출력된 인접 화소의 상관 데이터가 기입되는 적어도 하나의 메모리 셀과, 플래그 노드를 갖고, 세트 신호를 받거나 상관이 있는 것을 나타내는 전송된 플래그 데이터를 받아 상기 플래그 노드에 해당 플래그 데이터를 유지할 수 있고, 또한, 상기 플래그 데이터를 외부의 처리 회로에 출력할 수 있는 플래그 셀과, 상기 메모리 셀에, 인접 화소간에서 소정의 상관 관계가 있는 것을 나타내는 상관 데이터가 기억되어 있는 경우에, 상기 플래그 셀의 플래그 노드에 대한 플래그 데이터의 전송 경로를 형성하는 적어도 하나의 데이터 전송 수단을 구비하는 메모리 유닛을 포함하는 기억 장치를 포함한다.
본 발명의 제5 관점에 따르면, 주목하고 있는 소 영역과 그에 인접하는 소 영역이 서로 동일한 특징을 갖고 있는 경우에, 이들을 하나의 영역으로 통합하는 처리를 순차적으로 실행함으로써, 특징이 같은 영역을 조금씩 성장시켜, 최종적으로 화상 전체의 영역 분할을 행하는 화상 처리 장치로서, 인접 화소간의 상관 연산을 행하여, 인접 화소간에 상관 관계가 있는지의 여부를 나타내는 상관 데이터를 출력하는 상관 연산 수단과, 상기 상관 연산 수단에 의해 출력된 인접 화소의 상관 데이터가 기입되는 적어도 하나의 메모리 셀과, 플래그 노드를 갖고, 세트 신호를 받거나 상관이 있는 것을 나타내는 전송된 플래그 데이터를 받아 상기 플래그 노드에 해당 플래그 데이터를 유지할 수 있고, 또한, 상기 플래그 데이터를 외부의 처리 회로에 출력할 수 있는 플래그 셀과, 상기 메모리 셀에, 인접 화소간에서 소정의 상관 관계가 있는 것을 나타내는 상관 데이터가 기억되어 있는 경우에, 상기 플래그 셀의 플래그 노드에 대한 플래그 데이터의 전송 경로를 형성하는 적어도 하나의 데이터 전송 수단을 구비하는 복수의 메모리 유닛이 매트릭스 형상으로 배치된 기억 장치를 포함하고, 상기 기억 장치의 하나의 메모리 유닛의 상기 데이터 전송 수단은, 해당 하나의 메모리 유닛의 플래그 셀에서의 플래그 노드와 인접하는 메모리 셀 유닛의 플래그 셀에서의 플래그 노드 사이에 배치되어 있다.
본 발명에 따르면, 우선, 각 메모리 유닛의 메모리 셀에 모든 화소분의 상관값의 데이터를 기입한다.
다음으로, 메모리 셀에 모든 회소분의 상관값의 데이터가 기입되었으면, 모든 메모리 유닛의 플래그 셀의 플래그 노드를 리세트한다.
이에 의해, 모든 메모리 유닛의 플래그 셀의 플래그 노드의 데이터가 예를 들면 논리「0」으로 리세트되고, 이에 수반하여, 모든 플래그 출력이 「0」으로 리세트된다.
이 리세트 동작에 의해, 영역 성장 처리의 준비 동작이 완료된다.
그 후, 예를 들면 포인팅 장치로부터 지정된 위치(어드레스)의 주목 메모리 유닛의 플래그 셀에 세트 신호를 공급하고, 플래그 노드에 예를 들면 논리 「1」의 플래그 데이터를 세트한다.
그리고, 주목 메모리 유닛을 중심으로 하여, 메모리 셀에 접속된 트랜스퍼 게이트 등의 데이터 전송 수단을 통해 차례차례로 주목 메모리 유닛의 「1」 레벨이 전달되어 가게 된다. 「1」 레벨이 전달된 각 메모리 유닛의 플래그 셀로부터는, 데이터 「1」이 플래그 출력으로서 처리 회로에 출력된다.
여기서, 이 메모리 셀에 접속된 트랜스퍼 게이트 등의 데이터 전송 수단이 오프 상태이면, 이 영역 성장의 처리는 거기에서 멈추고 처리는 종료된다.
<실시예>
도 3은 본 발명에 따른 기억 장치를 적용한 화상 처리 장치의 일 실시예를 도시하는 블록도이다.
본 화상 처리 장치는, 동화상을 표시하여, 포인팅 장치로 입력된 포인트의 오브젝트를 영역 성장의 알고리즘을 이용하여 추출하고, 추출한 오브젝트의 색을 변화시키는 장치이다.
본 화상 처리 장치(1)는, 도 3에 도시한 바와 같이, 라인 메모리(2), 상관 연산기(3), 프레임 메모리(4), 영역 성장 회로(5), 포인팅 장치(6), 화상 합성기(7) 및 표시 장치(8)를 갖고 있다.
라인 메모리(2)는, 후단의 상관 연산기(3)에서 상관 연산을 행하기 위해, 입력 동화상 신호 SMI로부터 인접 화상 데이터를 추출하기 위해 상관 연산기(3)의 입 력단에 배치되어 있다.
예를 들면, 래스터 스캔 순으로 입력된 화상 데이터로부터 화상의 상하 데이터를 추출하기 위해서는, 적어도 2라인분의 라인 메모리를 필요로 한다.
상관 연산기(3)는, 라인 메모리(2)에 유지된 인접 화상 데이터의 화소간의 상관 연산을 행하고, 그 결과를 신호 S3으로서 영역 성장 회로(5)에 출력한다.
화상의 상관 연산으로서는, 인접 화소 차분이 임의의 임계값 이하라는 판정, 또는, 색의 3원색인 R(적), G(녹), B(청)의 데이터를 사용하여 차분을 구한 값을 임계값 처리해도, 또한, 단순한 인접 화소의 일치 판정 등에 의한 양태가 가능하다.
여기서, 상관 연산기(3)의 화상 상관 연산의 구체적인 처리예에 대하여, 도 4와 관련지어 설명한다.
도 4는 상관 연산을 설명하기 위한 도면으로, 화상 데이터의 위치 관계를 도시하는 도면이다.
여기서는, 도 4에서의 화소 A와 화소 B의 상관 연산에 대하여 설명한다.
상관 연산의 간단한 예로서는, 화소 A와 화소 B의 차분 절대값을 구하고, 구한 차분 절대값이 소정의 임계값 X 이상이면 논리 「1」, 임계값 X 이하이면 논리 「0」의 연산 결과로 하는 것이다.
이것을 수학식으로 나타내면 다음과 같다.
Figure 112002030011753-pat00001
또한, 더욱 간단한 예로서는, 화소 A와 화소 B의 일치를 보는 방법, 즉 단순하게 인접 화소의 일치 판정을 행하는 방법도 있다.
이 경우에는, 인접 화소가 일치하는 경우에는 논리 「1」, 불일치하는 경우에는 논리 「0」의 연산 결과를 얻는다.
이것을 하드웨어에서 실현하는 경우에는, 배타적 논리합(EOR) 회로에 의해 간단히 실현할 수 있다.
또한, 고도의 알고리즘으로서는, 정규화한 후에 차분 절대값을 구하는 방법이나 소벨(sobel)의 방법 등을 적용할 수 있다.
여기까지는, 주목 화소 A와 우측에 인접하는 화소 B와의 상관 연산의 방법에 대하여 설명하였지만, 좌측의 화소 C 및 상하의 화소 D, E에 대하여 마찬가지의 상관 연산을 행할 필요가 있다.
이 상하의 상관 연산을 행하기 위해 라인 메모리(2)가 필요로 된다. 상술한 바와 같이, 예를 들면, 래스터 스캔 순으로 입력된 화상 데이터로부터 화상의 상하의 데이터를 추출하기 위해서는, 적어도 2라인분의 라인 메모리를 필요로 한다.
프레임 메모리(4)는, 실제로 영역 성장 회로(5)에서 영역 성장 처리를 행할 수 있을 수 있는 것은, 1프레임부의 상관 연산이 종료된 후가 되기 때문에, 표시 장치(8)의 시간 조정을 위해 입력된 동화상 신호 SMI를 1프레임분 지연시켜, 시간 조정을 행하여 화상 합성기(7)에 입력시킨다.
영역 성장 회로(5)는, 소정 용량의 메모리를 갖고, 상관 연산기(3)에 의한 인접 화소의 상관 연산 결과인 "1" 또는 "0" 데이터를, 메모리의 소정의 어드레스 에 기입하고, 예를 들면 1프레임분의 상관 데이터를 기입한 후, 포인팅 장치(6)에 의해 입력된 위치(어드레스)로부터 영역 성장의 처리를 개시하여 오브젝트 추출을 행하여, 화상 합성기(7)에 출력한다.
추출된 오브젝트는, 화상 합성기(7)에서, 1프레임분 지연된 화상 데이터와 합성되어, 표시 장치(8)에 출력되어 표시된다.
이하에, 영역 성장 회로(5)의 구체적인 구성예에 대하여, 도 5와 관련지어 상세히 설명한다.
도 5는 본 발명에 따른 기본적인 영역 성장 회로로, 좌우 상하 방향으로 영역 성장이 가능한 영역 성장 회로를 도시하는 블록 구성도이다.
영역 성장 회로(5)는, 도 5에 도시한 바와 같이, 메모리 어레이부(51), 메모리 제어 회로(52), X 디코더(53) 및 Y 디코더(54)를 갖고 있다.
메모리 어레이부(51)는, 예를 들면 SRAM으로 구성된 메모리 셀 M이 m×n(도 5의 예에서는, 8×16)의 매트릭스 형상으로 배치되고, 동일 열의 서로 인접하는 2개의 메모리 셀 M을 포함하는 메모리 유닛 MU가 m×m(도 5의 예에서는, 8×8)의 매트릭스 형상으로 배치되어 있다. M개×N개의 배치수는 입력되는 화상 데이터의 크기분으로 하는 것이 바람직하다.
동일 행에 배치된 16개의 메모리 셀 M은 X 디코더(53)에 의해 구동되는 동일한 워드선 WL∼WL7에 각각 접속되어 있다. 마찬가지로, 동일 열에 배치된 8개의 메모리 셀 M은 Y 디코더(54)에 의해 구동되는 비트선쌍 BL0, /BL0∼BL15, /BL15에 각각 접속되어 있다.
구체적으로는, 워드선 WL0에는, 제1 행에 배치된 메모리 셀 M111, M112, M121, M122, M131, M132, M141, M142, M151, M152, M161, M162, M171, M172, M181, M182가 접속되어 있다.
워드선 WL1에는, 제2 행에 배치된 메모리 셀 M211, M212, M221, M222, M231, M232, M241, M242, M251, M252, M261, M262, M271, M272, M281, M282가 접속되어 있다.
워드선 WL2에는, 제3 행에 배치된 메모리 셀 M311, M312, M321, M322, M331, M332, M341, M342, M351, M352, M361, M362, M371, M372, M381, M382가 접속되어 있다.
워드선 WL3에는, 제4 행에 배치된 메모리 셀 M411, M412, M421, M422, M431, M432, M441, M442, M451, M452, M461, M462, M471, M472, M481, M482가 접속되어 있다.
워드선 WL4에는, 제5 행에 배치된 메모리 셀 M511, M512, M521, M522, M531, M532, M541, M542, M551, M552, M561, M562, M571, M572, M581, M582가 접속되어 있다.
워드선 WL5에는, 제6 행에 배치된 메모리 셀 M611, M612, M621, M622, M631, M632, M641, M642, M651, M652, M661, M662, M671, M672, M681, M682가 접속되어 있다.
워드선 WL6에는, 제7 행에 배치된 메모리 셀 M711, M712, M721, M722, M731, M732, M741, M742, M751, M752, M761, M762, M771, M772, M781, M782가 접속되어 있다.
워드선 WL7에는, 제8 행에 배치된 메모리 셀 M811, M812, M821, M822, M831, M832, M841, M842, M851, M852, M861, M862, M871, M872, M881, M882가 접속되어 있다.
또한, 비트선쌍 BL0, /BL0에는, 제1 열에 배치된 메모리 셀 M111, M211, M311, M411, M511, M611, M711, M811이 접속되어 있다.
비트선쌍 BL1, /BL1에는, 제2 열에 배치된 메모리 셀 M112, M212, M312, M412, M512, M612, M712, M812가 접속되어 있다.
비트선쌍 BL2, /BL2에는, 제3 열에 배치된 메모리 셀 M121, M221, M321, M421, M521, M621, M721, M821이 접속되어 있다.
비트선쌍 BL3, /BL3에는, 제4 열에 배치된 메모리 셀 M122, M222, M322, M422, M522, M622, M722, M822이 접속되어 있다.
비트선쌍 BL4, /BL4에는, 제5 열에 배치된 메모리 셀 M131, M231, M331, M431, M531, M631, M731, M831이 접속되어 있다.
비트선쌍 BL5, /BL5에는, 제6 열에 배치된 메모리 셀 M132, M232, M332, M432, M532, M632, M732, M832가 접속되어 있다.
비트선쌍 BL6, /BL6에는, 제7 열에 배치된 메모리 셀 M141, M241, M341, M441, M541, M641, M741, M841이 접속되어 있다.
비트선쌍 BL7, /BL7에는, 제8 열에 배치된 메모리 셀 M142, M242, M342, M442, M542, M642, M742, M842가 접속되어 있다.
비트선쌍 BL8, /BL8에는, 제9 열에 배치된 메모리 셀 M151, M251, M351, M451, M551, M651, M751, M851이 접속되어 있다.
비트선쌍 BL9, /BL9에는, 제10 열에 배치된 메모리 셀 M152, M252, M352, M452, M552, M652, M752, M852가 접속되어 있다.
비트선쌍 BL10, /BL10에는, 제11 열에 배치된 메모리 셀 M161, M261, M361, M461, M561, M661, M761, M861이 접속되어 있다.
비트선쌍 BL11, /BL11에는, 제12 열에 배치된 메모리 셀 M162, M262, M362, M462, M562, M662, M762, M862가 접속되어 있다.
비트선쌍 BL12, /BL12에는, 제13 열에 배치된 메모리 셀 M171, M271, M371, M471, M571, M671, M771, M871이 접속되어 있다.
비트선쌍 BL13, /BL13에는, 제14 열에 배치된 메모리 셀 M172, M272, M372, M472, M572, M672, M772, M872가 접속되어 있다.
비트선쌍 BL14, /BL14에는, 제15 열에 배치된 메모리 셀 M181, M281, M381, M481, M581, M681, M781, M881이 접속되어 있다.
비트선쌍 BL15, /BL15에는, 제16 열에 배치된 메모리 셀 M182, M282, M382, M482, M582, M682, M782, M882가 접속되어 있다.
그리고, 각 메모리 유닛 MU는, 동일 열의 서로 인접하는 2개의 메모리 셀 M과, 하나의 플래그 셀 FCL과, 각각의 메모리 셀 M의 기억 데이터에 따라 플래그 셀 FCL의 플래그 데이터를 행 방향, 열 방향으로 인접하는 메모리 유닛 MU의 플래그 셀 FCL에 전달하는 데이터 전송 수단으로서의 2개의 트랜스퍼 게이트 TG로 구성되 어 있다.
구체적으로는, 제1 행에 배치된 메모리 유닛 MU11은, 메모리 셀 M111, M112, 플래그 셀 FCL11 및 트랜스퍼 게이트 TG111, TG112로 구성되어 있다.
메모리 유닛 MU12는, 메모리 셀 M121, M122, 플래그 셀 FCL12 및 트랜스퍼 게이트 TG121, TG122로 구성되어 있다.
메모리 유닛 MU13은, 메모리 셀 M131, M132, 플래그 셀 FCL13 및 트랜스퍼 게이트 TG131, TG132로 구성되어 있다.
메모리 유닛 MU14는, 메모리 셀 M141, M142, 플래그 셀 FCL14 및 트랜스퍼 게이트 TG141, TG142로 구성되어 있다.
메모리 유닛 MU15는, 메모리 셀 M151, M152, 플래그 셀 FCL15 및 트랜스퍼 게이트 TG151, TG152로 구성되어 있다.
메모리 유닛 MU16은, 메모리 셀 M161, M162, 플래그 셀 FCL16 및 트랜스퍼 게이트 TG161, TG162로 구성되어 있다.
메모리 유닛 MU17은, 메모리 셀 M171, M172, 플래그 셀 FCL17 및 트랜스퍼 게이트 TG171, TG172로 구성되어 있다.
메모리 유닛 MU18은, 메모리 셀 M181, M182, 플래그 셀 FCL18 및 트랜스퍼 게이트 TG181, TG182로 구성되어 있다.
제2 행에 배치된 메모리 유닛 MU21은, 메모리 셀 M211, M212, 플래그 셀 FCL21 및 트랜스퍼 게이트 TG211, TG212로 구성되어 있다.
메모리 유닛 MU22는, 메모리 셀 M221, M222, 플래그 셀 FCL22 및 트랜스퍼 게이트 TG221, TG222로 구성되어 있다.
메모리 유닛 MU23은, 메모리 셀 M231, M232, 플래그 셀 FCL23 및 트랜스퍼 게이트 TG231, TG232로 구성되어 있다.
메모리 유닛 MU24는, 메모리 셀 M241, M242, 플래그 셀 FCL24 및 트랜스퍼 게이트 TG241, TG242로 구성되어 있다.
메모리 유닛 MU25는, 메모리 셀 M251, M252, 플래그 셀 FCL25 및 트랜스퍼 게이트 TG251, TG252로 구성되어 있다.
메모리 유닛 MU26은, 메모리 셀 M261, M262, 플래그 셀 FCL26 및 트랜스퍼 게이트 TG261, TG262로 구성되어 있다.
메모리 유닛 MU27은, 메모리 셀 M271, M272, 플래그 셀 FCL27 및 트랜스퍼 게이트 TG271, TG272로 구성되어 있다.
메모리 유닛 MU28은, 메모리 셀 M281, M282, 플래그 셀 FCL28 및 트랜스퍼 게이트 TG281, TG282로 구성되어 있다.
이하 마찬가지로 하여, 제8 행에 배치된 메모리 유닛 MU81은, 메모리 셀 M811, M812, 플래그 셀 FCL81 및 트랜스퍼 게이트 TG811, TG812로 구성되어 있다.
메모리 유닛 MU82는, 메모리 셀 M821, M822, 플래그 셀 FC L82 및 트랜스퍼 게이트 TG821, TG822로 구성되어 있다.
메모리 유닛 MU83은, 메모리 셀 M831, M832, 플래그 셀 FCL83 및 트랜스퍼 게이트 TG831, TG832로 구성되어 있다.
메모리 유닛 MU84는, 메모리 셀 M841, M842, 플래그 셀 FCL84 및 트랜스퍼 게이트 TG841, TG842로 구성되어 있다.
메모리 유닛 MU85는, 메모리 셀 M851, M852, 플래그 셀 FCL85 및 트랜스퍼 게이트 TG851, TG852로 구성되어 있다.
메모리 유닛 MU86은, 메모리 셀 M861, M862, 플래그 셀 FCL86 및 트랜스퍼 게이트 TG861, TG862로 구성되어 있다.
메모리 유닛 MU87은, 메모리 셀 M871, M872, 플래그 셀 FCL87 및 트랜스퍼 게이트 TG871, TG872로 구성되어 있다.
메모리 유닛 MU88은, 메모리 셀 M881, M882, 플래그 셀 FCL88 및 트랜스퍼 게이트 TG881, TG882로 구성되어 있다.
도 6은 본 발명에 따른 영역 성장 회로에서의 메모리 어레이부의 메모리 유닛의 구체적인 구성예를 도시하는 회로도이다.
또한, 도 6의 예에서는, 도 5의 메모리 매트릭스 구성 중, 간단화하기 위해 2×2의 메모리 유닛 MU11, MU12, MU21, MU22만을 도시하고 있다. 이하에서는, 이들 메모리 유닛 MU11, MU12, MU21, MU22의 구체적인 회로 구성에 대해서만 설명한다. 그 밖의 메모리 유닛도 마찬가지로 구성된다.
메모리 유닛 MU11은, SRAM으로 이루어지는 메모리 셀 M111, M112, 플래그 셀 FCL11 및 트랜스퍼 게이트 TG111, TG112로 구성되어 있다.
메모리 셀 M111은, p채널 MOS(PMOS) 트랜지스터 PT111a, PT112a 및 n채널 MOS(NMOS) 트랜지스터 NT111a∼NT114a를 갖고 있다.
전원 전압 VDD의 공급 라인과 기준 전압(0V) VSS의 공급 라인 사이에, 부하 로서의 PMOS 트랜지스터 PT111a와 NMOS 트랜지스터 NT111a가 직렬로 접속되어 있다. 마찬가지로, 전원 전압 VDD의 공급 라인과 기준 전압(0V) VSS의 공급 라인 사이에, 부하로서의 PMOS 트랜지스터 PT112a와 NMOS 트랜지스터 NT112a가 직렬로 접속되어 있다.
그리고, PMOS 트랜지스터 PT111a와 NMOS 트랜지스터 NT111a의 드레인끼리의 접속점에 의해 제1 기억 노드 ND1a가 구성되고, 제1 기억 노드 ND1a는, PMOS 트랜지스터 PT112a의 게이트, NMOS 트랜지스터 NT112a의 게이트, 트랜스퍼 게이트 TG111 및 액세스 트랜지스터로서 NMOS 트랜지스터 NT113a를 통해 비트선 BL0에 접속되어 있다. 또한, 액세스 트랜지스터로서의 NMOS 트랜지스터 NT113a의 게이트는 워드선 WL0에 접속되어 있다.
PMOS 트랜지스터 PT112a와 NMOS 트랜지스터 NT112a의 드레인끼리의 접속점에 의해 제2 기억 노드 ND2a가 구성되고, 제2 기억 노드 ND2a는, PMOS 트랜지스터 PT111a의 게이트, NMOS 트랜지스터 NT111a의 게이트, 트랜스퍼 게이트 TG111 및 액세스 트랜지스터로서 NMOS 트랜지스터 NT114a를 통해 반전 비트선 /BL0에 접속되어 있다. 또한, 액세스 트랜지스터로서의 NMOS 트랜지스터 NT114a의 게이트는 워드선 WL0에 접속되어 있다.
메모리 셀 M112는 PMOS 트랜지스터 PT111b, PT112b 및 NMOS 트랜지스터 NT111b∼NT114b를 갖고 있다.
전원 전압 VDD의 공급 라인과 기준 전압(0V) VSS의 공급 라인 사이에, 부하로서의 PMOS 트랜지스터 PT111b와 NMOS 트랜지스터 NT111b가 직렬로 접속되어 있 다. 마찬가지로, 전원 전압 VDD의 공급 라인과 기준 전압(0V) VSS의 공급 라인 사이에, 부하로서의 PMOS 트랜지스터 PT112b와 NMOS 트랜지스터 NT112b가 직렬로 접속되어 있다.
그리고, PMOS 트랜지스터 PT111b와 NMOS 트랜지스터 NT111b의 드레인끼리의 접속점에 의해 제1 기억 노드 ND1b가 구성되고, 제1 기억 노드 ND1b는, PMOS 트랜지스터 PT112b의 게이트, NMOS 트랜지스터 NT112b의 게이트, 트랜스퍼 게이트 TG112, 및 액세스 트랜지스터로서 NMOS 트랜지스터 NT113b를 통해 비트선 BL1에 접속되어 있다. 또, 액세스 트랜지스터로서의 NMOS 트랜지스터 NT113b의 게이트는 워드선 WL0에 접속되어 있다.
PMOS 트랜지스터 PT112b와 NMOS 트랜지스터 NT112b의 드레인끼리의 접속점에 의해 제2 기억 노드 ND2b가 구성되고, 제2 기억 노드 ND2b는, PMOS 트랜지스터 PT111b의 게이트, NMOS 트랜지스터 NT111b의 게이트, 트랜스퍼 게이트 TG112 및 액세스 트랜지스터로서 NMOS 트랜지스터 NT114b를 통해 반전 비트선 /BL1에 접속되어 있다. 또한, 액세스 트랜지스터로서의 NMOS 트랜지스터 NT114b의 게이트는 워드선 WL0에 접속되어 있다.
메모리 유닛 MU11의 플래그 셀 FCL11은, PMOS 트랜지스터 PT113, NMOS 트랜지스터 NT115 및 버퍼 BF111로 구성되어 있다.
전원 전압 VDD의 공급 라인과 기준 전압(0V) VSS의 공급 라인 사이에, PMOS 트랜지스터 PT113과 NMOS 트랜지스터 NT115가 직렬로 접속되어 있다. PMOS 트랜지스터 PT113의 게이트는 세트 신호 /S의 공급 라인에 접속되고, NMOS 트랜지스터 NT115의 게이트는 리세트 신호 R의 공급 라인에 접속되어 있다.
PMOS 트랜지스터 PT113과 NMOS 트랜지스터 NT115의 드레인끼리의 접속점에 의해 플래그 노드 ND11가 구성되고, 플래그 노드 ND11이 트랜스퍼 게이트 TG111, TG112에 접속되어 있다. 또한, 플래그 노드 ND11에 설정되는 신호는, 버퍼 BF111을 통해 출력 OUT로서 화상 합성기(7)에 출력된다.
트랜스퍼 게이트 TG111은, PMOS 트랜지스터 PT114a와 NMOS 트랜지스터 NT116a의 소스·드레인끼리 접속하여 구성되고, 한쪽 입출력 단자가 플래그 셀 FCL11의 플래그 노드 ND11에 접속되며, 다른쪽 입출력 단자가 다음 행의 인접하는 메모리 유닛 MU21의 플래그 셀에 접속되어 있다.
그리고, PMOS 트랜지스터 PT114a의 게이트가 메모리 셀 M111의 제2 기억 노드 ND2a에 접속되고, NMOS 트랜지스터 NT116a의 게이트가 메모리 셀 M111의 제1 기억 노드 ND1a에 접속되어 있다.
즉, 트랜스퍼 게이트 TG111은, 메모리 셀 M111에 논리 「1」의 상관 결과 데이터가 기억된 경우에 플래그 셀 FCL11의 플래그 노드 ND11의 플래그 데이터를 다음 행의 메모리 유닛 MU21의 플래그 셀에 전송하거나, 혹은, 다음 행의 메모리 유닛 MU21의 플래그 셀의 플래그 노드의 플래그 데이터를 플래그 셀 FCL11의 플래그 노드 ND11에 전송한다.
트랜스퍼 게이트 TG112는, PMOS 트랜지스터 PT114b와 NMOS 트랜지스터 NT116b의 소스·드레인끼리 접속하여 구성되고, 한쪽 입출력 단자가 플래그 셀 FCL11의 플래그 노드 ND11에 접속되며, 다른쪽 입출력 단자가 다음 열의 인접하는 메모리 유닛 MU12의 플래그 셀에 접속되어 있다.
그리고, PMOS 트랜지스터 PT114b의 게이트가 메모리 셀 M112의 제2 기억 노드 ND2b에 접속되고, NMOS 트랜지스터 NT116b의 게이트가 메모리 셀 M112의 제1 기억 노드 ND1b에 접속되어 있다.
즉, 트랜스퍼 게이트 TG112는, 메모리 셀 M112에 논리 「1」의 상관 결과 데이터가 기억된 경우에 플래그 셀 FCL11의 플래그 노드 ND11의 플래그 데이터를 다음 열의 메모리 유닛 MU12의 플래그 셀에 전송하거나, 혹은, 다음 열의 메모리 유닛 MU12의 플래그 셀의 플래그 노드의 플래그 데이터를 플래그 셀 FCL11의 플래그 노드 ND11에 전송한다.
메모리 유닛 MU12는, SRAM으로 이루어지는 메모리 셀 M121, M122, 플래그 셀 FCL21 및 트랜스퍼 게이트 TG121, TG122로 구성되어 있다.
메모리 셀 M121은, PMOS 트랜지스터 PT121a, PT122a 및 NMOS 트랜지스터 NT121a∼NT124a를 갖고 있다.
전원 전압 VDD의 공급 라인과 기준 전압(0V) VSS의 공급 라인 사이에, 부하로서의 PMOS 트랜지스터 PT121a와 NMOS 트랜지스터 NT121a가 직렬로 접속되어 있다. 마찬가지로, 전원 전압 VDD의 공급 라인과 기준 전압(0V) VSS의 공급 라인 사이에, 부하로서의 PMOS 트랜지스터 PT122a와 NMOS 트랜지스터 NT122a가 직렬로 접속되어 있다.
그리고, PMOS 트랜지스터 PT121a와 NMOS 트랜지스터 NT121a의 드레인끼리의 접속점에 의해 제1 기억 노드 ND1c가 구성되고, 제1 기억 노드 ND1c는, PMOS 트랜 지스터 PT122a의 게이트, NMOS 트랜지스터 NT122a의 게이트, 트랜스퍼 게이트 TG121 및 액세스 트랜지스터로서 NMOS 트랜지스터 NT123a를 통해 비트선 BL2에 접속되어 있다. 또한, 액세스 트랜지스터로서의 NMOS 트랜지스터 NT123a의 게이트는 워드선 WL0에 접속되어 있다.
PMOS 트랜지스터 PT122a와 NMOS 트랜지스터 NT122a의 드레인끼리의 접속점에 의해 제2 기억 노드 ND2c가 구성되고, 제2 기억 노드 ND2c는, PMOS 트랜지스터 PT121a의 게이트, NMOS 트랜지스터 NT121a의 게이트, 트랜스퍼 게이트 TG121 및 액세스 트랜지스터로서 NMOS 트랜지스터 NT124a를 통해 반전 비트선 /BL2에 접속되어 있다. 또한, 액세스 트랜지스터로서의 NMOS 트랜지스터 NT124a의 게이트는 워드선 WL0에 접속되어 있다.
메모리 셀 M122는, PMOS 트랜지스터 PT121b, PT122b 및 NMOS 트랜지스터 NT121b∼NT124b를 갖고 있다.
전원 전압 VDD의 공급 라인과 기준 전압(0V) VSS의 공급 라인 사이에, 부하로서의 PMOS 트랜지스터 PT121b와 NMOS 트랜지스터 NT121b가 직렬로 접속되어 있다. 마찬가지로, 전원 전압 VDD의 공급 라인과 기준 전압(0V) VSS의 공급 라인 사이에, 부하로서의 PMOS 트랜지스터 PT122b와 NMOS 트랜지스터 NT122b가 직렬로 접속되어 있다.
그리고, PMOS 트랜지스터 PT121b와 NMOS 트랜지스터 NT121b의 드레인끼리의 접속점에 의해 제1 기억 노드 ND1d가 구성되고, 제1 기억 노드 ND1d는, PMOS 트랜지스터 PT122b의 게이트, NMOS 트랜지스터 NT122b의 게이트, 트랜스퍼 게이트 TG122 및 액세스 트랜지스터로서 NMOS 트랜지스터 NT123b를 통해 비트선 BL3에 접속되어 있다. 또한, 액세스 트랜지스터로서의 NMOS 트랜지스터 NT123b의 게이트는 워드선 WL0에 접속되어 있다.
PMOS 트랜지스터 PT122b와 NMOS 트랜지스터 NT122b의 드레인끼리의 접속점에 의해 제2 기억 노드 ND2d가 구성되고, 제2 기억 노드 ND2d는, PMOS 트랜지스터 PT121b의 게이트, NMOS 트랜지스터 NT121b의 게이트, 트랜스퍼 게이트 TG122 및 액세스 트랜지스터로서 NMOS 트랜지스터 NT124b를 통해 반전 비트선 /BL3에 접속되어 있다. 또한, 액세스 트랜지스터로서의 NMOS 트랜지스터 NT124b의 게이트는 워드선 WL0에 접속되어 있다.
메모리 유닛 MU12의 플래그 셀 FCL12는, PMOS 트랜지스터 PT123, NMOS 트랜지스터 NT125 및 버퍼 BF121로 구성되어 있다.
전원 전압 VDD의 공급 라인과 기준 전압(0V) VSS의 공급 라인 사이에, PMOS 트랜지스터 PT123과 NMOS 트랜지스터 NT125가 직렬로 접속되어 있다. PMOS 트랜지스터 PT123의 게이트는 세트 신호 /S의 공급 라인에 접속되고, NMOS 트랜지스터 NT125의 게이트는 리세트 신호 R의 공급 라인에 접속되어 있다.
PMOS 트랜지스터 PT123과 NMOS 트랜지스터 NT125의 드레인끼리의 접속점에 의해 플래그 노드 ND12가 구성되고, 플래그 노드 ND12가 트랜스퍼 게이트 TG121, TG122에 접속되어 있다. 또한, 플래그 노드 ND12에 설정되는 신호는, 버퍼 BF121을 통해 출력 OUT로서 화상 합성기(7)에 출력된다.
트랜스퍼 게이트 TG121은, PMOS 트랜지스터 PT124a와 NMOS 트랜지스터 NT126a의 소스·드레인끼리 접속하여 구성되고, 한쪽 입출력 단자가 플래그 셀 FCL12의 플래그 노드 ND12에 접속되며, 다른쪽 입출력 단자가 다음 행의 인접하는 메모리 유닛 MU22의 플래그 셀에 접속되어 있다.
그리고, PMOS 트랜지스터 PT124a의 게이트가 메모리 셀 M121의 제2 기억 노드 ND2c에 접속되고, NMOS 트랜지스터 NT126a의 게이트가 메모리 셀 M121의 제1 기억 노드 ND1c에 접속되어 있다.
즉, 트랜스퍼 게이트 TG121은, 메모리 셀 M121에 논리 「1」의 상관 결과 데이터가 기억된 경우에 플래그 셀 FCL12의 플래그 노드 ND12의 플래그 데이터를 다음 행의 메모리 유닛 MU22의 플래그 셀에 전송하거나, 혹은, 다음 행의 메모리 유닛 MU22의 플래그 셀의 플래그 노드의 플래그 데이터를 플래그 셀 FCL12의 플래그 노드 ND12에 전송한다.
트랜스퍼 게이트 TG122는, PMOS 트랜지스터 PT124b와 NMOS 트랜지스터 NT126b의 소스·드레인끼리 접속하여 구성되고, 한쪽 입출력 단자가 플래그 셀 FCL12의 플래그 노드 ND12에 접속되며, 다른쪽 입출력 단자가 다음 열의 인접하는 메모리 유닛 MU13의 플래그 셀에 접속되어 있다.
그리고, PMOS 트랜지스터 PT124b의 게이트가 메모리 셀 M122의 제2 기억 노드 ND2d에 접속되고, NMOS 트랜지스터 NT126b의 게이트가 메모리 셀 M122의 제1 기억 노드 ND1d에 접속되어 있다.
즉, 트랜스퍼 게이트 TG122는, 메모리 셀 M121에 논리 「1」의 상관 결과 데이터가 기억된 경우에 플래그 셀 FCL12의 플래그 노드 ND12의 플래그 데이터를 다 음 열의 메모리 유닛 MU13의 플래그 셀에 전송하거나, 혹은, 다음 열의 메모리 유닛 MU13의 플래그 셀의 플래그 노드의 플래그 데이터를 플래그 셀 FCL12의 플래그 노드 ND12에 전송한다.
메모리 유닛 MU21은, SRAM으로 이루어지는 메모리 셀 M211, M212, 플래그 셀 FCL21 및 트랜스퍼 게이트 TG211, TG212로 구성되어 있다.
메모리 셀 M211은, PMOS 트랜지스터 PT211a, PT212a 및 NMOS 트랜지스터 NT211a∼NT214a를 갖고 있다.
전원 전압 VDD의 공급 라인과 기준 전압(0V) VSS의 공급 라인 사이에, 부하로서의 PMOS 트랜지스터 PT211a와 NMOS 트랜지스터 NT211a가 직렬로 접속되어 있다. 마찬가지로, 전원 전압 VDD의 공급 라인과 기준 전압(0V) VSS의 공급 라인 사이에, 부하로서의 PMOS 트랜지스터 PT212a와 NMOS 트랜지스터 NT212a가 직렬로 접속되어 있다.
그리고, PMOS 트랜지스터 PT211a와 NMOS 트랜지스터 NT211a의 드레인끼리의 접속점에 의해 제1 기억 노드 ND1e가 구성되고, 제1 기억 노드 ND1e는, PMOS 트랜지스터 PT212a의 게이트, NMOS 트랜지스터 NT212a의 게이트, 트랜스퍼 게이트 TG211 및 액세스 트랜지스터로서 NMOS 트랜지스터 NT213a를 통해 비트선 BL0에 접속되어 있다. 또한, 액세스 트랜지스터로서의 NMOS 트랜지스터 NT213a의 게이트는 워드선 WL1에 접속되어 있다.
PMOS 트랜지스터 PT212a와 NMOS 트랜지스터 NT212a의 드레인끼리의 접속점에 의해 제2 기억 노드 ND2e가 구성되고, 제2 기억 노드 ND2e는, PMOS 트랜지스터 PT211a의 게이트, NMOS 트랜지스터 NT211a의 게이트, 트랜스퍼 게이트 TG211 및 액세스 트랜지스터로서 NMOS 트랜지스터 NT214a를 통해 반전 비트선 /BL0에 접속되어 있다. 또한, 액세스 트랜지스터로서의 NMOS 트랜지스터 NT214a의 게이트는 워드선 WL1에 접속되어 있다.
메모리 셀 M212는, PMOS 트랜지스터 PT211b, PT212b 및 NMOS 트랜지스터 NT211b∼NT214b를 갖고 있다.
전원 전압 VDD의 공급 라인과 기준 전압(0V) VSS의 공급 라인 사이에, 부하로서의 PMOS 트랜지스터 PT111b와 NMOS 트랜지스터 NT111b가 직렬로 접속되어 있다. 마찬가지로, 전원 전압 VDD의 공급 라인과 기준 전압(0V) VSS의 공급 라인 사이에, 부하로서의 PMOS 트랜지스터 PT212b와 NMOS 트랜지스터 NT212b가 직렬로 접속되어 있다.
그리고, PMOS 트랜지스터 PT211b와 NMOS 트랜지스터 NT211b의 드레인끼리의 접속점에 의해 제1 기억 노드 ND1f가 구성되고, 제1 기억 노드 ND1f는, PMOS 트랜지스터 PT212b의 게이트, NMOS 트랜지스터 NT212b의 게이트, 트랜스퍼 게이트 TG212 및 액세스 트랜지스터로서 NMOS 트랜지스터 NT213b를 통해 비트선 BL1에 접속되어 있다. 또한, 액세스 트랜지스터로서의 NMOS 트랜지스터 NT213b의 게이트는 워드선 WL1에 접속되어 있다.
PMOS 트랜지스터 PT212b와 NMOS 트랜지스터 NT212b의 드레인끼리의 접속점에 의해 제2 기억 노드 ND2f가 구성되고, 제2 기억 노드 ND2f는, PMOS 트랜지스터 PT211b의 게이트, NMOS 트랜지스터 NT211b의 게이트, 트랜스퍼 게이트 TG212 및 액 세스 트랜지스터로서 NMOS 트랜지스터 NT214b를 통해 반전 비트선 /BL1에 접속되어 있다. 또한, 액세스 트랜지스터로서의 NMOS 트랜지스터 NT214b의 게이트는 워드선 WL1에 접속되어 있다.
메모리 유닛 MU21의 플래그 셀 FCL21은, PMOS 트랜지스터 PT213, NMOS 트랜지스터 NT215 및 버퍼 BF211로 구성되어 있다.
전원 전압 VDD의 공급 라인과 기준 전압(0V) VSS의 공급 라인 사이에, PMOS 트랜지스터 PT213과 NMOS 트랜지스터 NT215가 직렬로 접속되어 있다. PMOS 트랜지스터 PT213의 게이트는 세트 신호 /S의 공급 라인에 접속되고, NMOS 트랜지스터 NT215의 게이트는 리세트 신호 R의 공급 라인에 접속되어 있다.
PMOS 트랜지스터 PT213과 NMOS 트랜지스터 NT215의 드레인끼리의 접속점에 의해 플래그 노드 ND21이 구성되고, 노드 ND21이 트랜스퍼 게이트 TG211, TG212에 접속되어 있다. 또한, 노드 ND21에 설정되는 신호는, 버퍼 BF211을 통해 출력 OUT로서 화상 합성기(7)에 출력된다.
트랜스퍼 게이트 TG211은, PMOS 트랜지스터 PT214a와 NMOS 트랜지스터 NT216a의 소스·드레인끼리 접속하여 구성되고, 한쪽 입출력 단자가 플래그 셀 FCL21의 플래그 노드 ND21에 접속되며, 다른쪽 입출력 단자가 다음 행의 인접하는 메모리 유닛 MU31의 플래그 셀에 접속되어 있다.
그리고, PMOS 트랜지스터 PT214a의 게이트가 메모리 셀 M211의 제2 기억 노드 ND2e에 접속되고, NMOS 트랜지스터 NT216a의 게이트가 메모리 셀 M211의 제1 기억 노드 ND1f에 접속되어 있다.
즉, 트랜스퍼 게이트 TG211은, 메모리 셀 M211에 논리 「1」의 상관 결과 데이터가 기억된 경우에 플래그 셀 FCL21의 플래그 노드 ND21의 데이터를 다음 행의 메모리 유닛 MU31의 플래그 셀에 전송하거나, 혹은, 다음 행의 메모리 유닛 MU31의 플래그 셀의 플래그 노드의 데이터를 플래그 셀 FCL21의 플래그 노드 ND21에 전송한다.
트랜스퍼 게이트 TG212는, PMOS 트랜지스터 PT214b와 NMOS 트랜지스터 NT216b의 소스·드레인끼리 접속하여 구성되고, 한쪽 입출력 단자가 플래그 셀 FCL21의 플래그 노드 ND21에 접속되며, 다른쪽 입출력 단자가 다음 열의 인접하는 메모리 유닛 MU22의 플래그 셀에 접속되어 있다.
그리고, PMOS 트랜지스터 PT214b의 게이트가 메모리 셀 M212의 제2 기억 노드 ND2f에 접속되고, NMOS 트랜지스터 NT216b의 게이트가 메모리 셀 M212의 제1 기억 노드 ND1f에 접속되어 있다.
즉, 트랜스퍼 게이트 TG212는, 메모리 셀 M212에 논리 「1」의 상관 결과 데이터가 기억된 경우에 플래그 셀 FCL21의 플래그 노드 ND21의 데이터를 다음 열의 메모리 유닛 MU22의 플래그 셀에 전송하거나, 혹은, 다음 열의 메모리 유닛 MU22의 플래그 셀의 플래그 노드의 데이터를 플래그 셀 FCL21의 플래그 노드 ND21에 전송한다.
메모리 유닛 MU22는, SRAM으로 이루어지는 메모리 셀 M221, M222, 플래그 셀 FCL22 및 트랜스퍼 게이트 TG221, TG222로 구성되어 있다.
메모리 셀 M221은, PMOS 트랜지스터 PT221a, PT222a 및 NMOS 트랜지스터 NT221a∼NT224a를 갖고 있다.
전원 전압 VDD의 공급 라인과 기준 전압(0V) VSS의 공급 라인 사이에, 부하로서의 PMOS 트랜지스터 PT221a와 NMOS 트랜지스터 NT221a가 직렬로 접속되어 있다. 마찬가지로, 전원 전압 VDD의 공급 라인과 기준 전압(0V) VSS의 공급 라인 사이에, 부하로서의 PMOS 트랜지스터 PT222a와 NMOS 트랜지스터 NT222a가 직렬로 접속되어 있다.
그리고, PMOS 트랜지스터 PT221a와 NMOS 트랜지스터 NT221a의 드레인끼리의 접속점에 의해 제1 기억 노드 ND1g가 구성되고, 제1 기억 노드 ND1g는, PMOS 트랜지스터 PT222a의 게이트, NMOS 트랜지스터 NT222a의 게이트, 트랜스퍼 게이트 TG221 및 액세스 트랜지스터로서 NMOS 트랜지스터 NT223a를 통해 비트선 BL2에 접속되어 있다. 또한, 액세스 트랜지스터로서의 NMOS 트랜지스터 NT223a의 게이트는 워드선 WL1에 접속되어 있다.
PMOS 트랜지스터 PT222a와 NMOS 트랜지스터 NT222a의 드레인끼리의 접속점에 의해 제2 기억 노드 ND2g가 구성되고, 제2 기억 노드 ND2g는, PMOS 트랜지스터 PT221a의 게이트, NMOS 트랜지스터 NT221a의 게이트, 트랜스퍼 게이트 TG221, 및 액세스 트랜지스터로서 NMOS 트랜지스터 NT224a를 통해 반전 비트선 /BL2에 접속되어 있다. 또한, 액세스 트랜지스터로서의 NMOS 트랜지스터 NT224a의 게이트는 워드선 WL1에 접속되어 있다.
메모리 셀 M222는, PMOS 트랜지스터 PT221b, PT222b 및 NMOS 트랜지스터 NT221b∼NT224b를 갖고 있다.
전원 전압 VDD의 공급 라인과 기준 전압(0V) VSS의 공급 라인 사이에, 부하로서의 PMOS 트랜지스터 PT221b와 NMOS 트랜지스터 NT221b가 직렬로 접속되어 있다. 마찬가지로, 전원 전압 VDD의 공급 라인과 기준 전압(0V) VSS의 공급 라인 사이에, 부하로서의 PMOS 트랜지스터 PT222b와 NMOS 트랜지스터 NT222b가 직렬로 접속되어 있다.
그리고, PMOS 트랜지스터 PT221b와 NMOS 트랜지스터 NT221b의 드레인끼리의 접속점에 의해 제1 기억 노드 ND1h가 구성되고, 제1 기억 노드 ND1h는, PMOS 트랜지스터 PT222b의 게이트, NMOS 트랜지스터 NT222b의 게이트, 트랜스퍼 게이트 TG222 및 액세스 트랜지스터로서 NMOS 트랜지스터 NT223b를 통해 비트선 BL3에 접속되어 있다. 또한, 액세스 트랜지스터로서의 NMOS 트랜지스터 NT223b의 게이트는 워드선 WL1에 접속되어 있다.
PMOS 트랜지스터 PT222b와 NMOS 트랜지스터 NT222b의 드레인끼리의 접속점에 의해 제2 기억 노드 ND2h가 구성되고, 제2 기억 노드 ND2h는 PMOS 트랜지스터 PT221b의 게이트, NMOS 트랜지스터 NT221b의 게이트, 트랜스퍼 게이트 TG222 및 액세스 트랜지스터로서 NMOS 트랜지스터 NT224b를 통해 반전 비트선 /BL3에 접속되어 있다. 또한, 액세스 트랜지스터로서의 NMOS 트랜지스터 NT224b의 게이트는 워드선 WL1에 접속되어 있다.
메모리 유닛 MU22의 플래그 셀 FCL22는, PMOS 트랜지스터 PT223, NMOS 트랜지스터 NT225 및 버퍼 BF221로 구성되어 있다.
전원 전압 VDD의 공급 라인과 기준 전압(0V) VSS의 공급 라인 사이에, PMOS 트랜지스터 PT223과 NMOS 트랜지스터 NT225가 직렬로 접속되어 있다. PMOS 트랜지스터 PT223의 게이트는 세트 신호 /S의 공급 라인에 접속되고, NMOS 트랜지스터 NT225의 게이트는 리세트 신호 R의 공급 라인에 접속되어 있다.
PMOS 트랜지스터 PT223과 NMOS 트랜지스터 NT225의 드레인끼리의 접속점에 의해 플래그 노드 ND22가 구성되고, 플래그 노드 ND22가 트랜스퍼 게이트 TG221, TG222에 접속되어 있다. 또한, 플래그 노드 ND22에 설정되는 신호는, 버퍼 BF221을 통해 출력 OUT로서 화상 합성기(7)에 출력된다.
트랜스퍼 게이트 TG221은, PMOS 트랜지스터 PT224a와 NMOS 트랜지스터 NT226a의 소스·드레인끼리 접속하여 구성되고, 한쪽 입출력 단자가 플래그 셀 FCL22의 플래그 노드 ND22에 접속되며, 다른쪽 입출력 단자가 다음 행의 인접하는 메모리 유닛 MU32의 플래그 셀에 접속되어 있다.
그리고, PMOS 트랜지스터 PT124a의 게이트가 메모리 셀 M121의 제2 기억 노드 ND2g에 접속되고, NMOS 트랜지스터226a의 게이트가 메모리 셀 M221의 제1 기억 노드 ND1g에 접속되어 있다.
즉, 트랜스퍼 게이트 TG221은, 메모리 셀 M221에 논리 「1」의 상관 결과 데이터가 기억된 경우에 플래그 셀 FCL22의 플래그 노드 ND22의 데이터를 다음 행의 메모리 유닛 MU32의 플래그 셀에 전송하거나, 혹은, 다음 행의 메모리 유닛 MU32의 플래그 셀의 플래그 노드의 데이터를 플래그 셀 FCL22의 플래그 노드 ND12에 전송한다.
트랜스퍼 게이트 TG222는, PMOS 트랜지스터 PT224b와 NMOS 트랜지스터 NT226b의 소스·드레인끼리 접속하여 구성되고, 한쪽 입출력 단자가 플래그 셀 FCL22의 플래그 노드 ND22에 접속되며, 다른쪽 입출력 단자가 다음 열의 인접하는 메모리 유닛 MU23의 플래그 셀에 접속되어 있다.
그리고, PMOS 트랜지스터 PT224b의 게이트가 메모리 셀 M222의 제2 기억 노드 ND2h에 접속되고, NMOS 트랜지스터 NT226b의 게이트가 메모리 셀 M222의 제1 기억 노드 ND1h에 접속되어 있다.
즉, 트랜스퍼 게이트 TG222는, 메모리 셀 M221에 논리 「1」의 상관 결과 데이터가 기억된 경우에 플래그 셀 FCL22의 플래그 노드 ND22의 플래그 데이터를 다음 열의 메모리 유닛 MU23의 플래그 셀에 전송하거나, 혹은, 다음 열의 메모리 유닛 MU23의 플래그 셀의 플래그 노드의 플래그 데이터를 플래그 셀 FCL22의 플래그 노드 ND22에 전송한다.
다음으로, 영역 성장의 동작을 도 7의 흐름도와 관련지어 설명한다.
우선 최초로, M×N개의 메모리 셀 M에, 상관 연산기(3)에서 얻어진, 인접 화소의 상관 연산의 결과인, 논리 「1」 또는 「0」의 연산 결과를 기입한다(ST11).
이 때 상관 연산 결과는, 신호 S3으로서 메모리 제어 회로(52)에 공급된다. 메모리 셀로의 데이터는, 통상의 SRAM과 마찬가지로, 메모리 제어 회로(52)와 X 디코더(53)와 Y 디코더(54)를 이용하여 메모리 셀의 어드레스가 선택되고, 선택된 메모리 셀 M에 기입된다.
예를 들면 메모리 유닛 MU11의 메모리 셀 M111에 데이터 「1」을 기입하는 경우에는, X 디코더(53)에 의해 워드선 WL0의 전압이 일정 시간 0V로부터 전원 전 압 VDD+α(α는 액세스 트랜지스터로서의 NMOS 트랜지스터의 임계값 전압 이상)로 설정된다.
이에 의해, 메모리 유닛 MU11의 메모리 셀 M111의 액세스 트랜지스터로서의 NMOS 트랜지스터 NT113a 및 NT114a가 도통 상태로 된다. 제1 기억 노드 ND1a가 비트선 BL0과 접속되고, 제2 노드 ND2a가 반전 비트선 /BL0과 접속된다. 또한, 실제로는, 메모리 유닛 MU11과 동일 행에 배치되며, 동일한 워드선 WL0에 접속되어 있는 다른 메모리 유닛의 액세스 트랜지스터도 도통 상태로 된다.
또한, Y 디코더(54)에 의해, 예를 들면 소정 전위로의 프리차지 후, 비트선 BL0이 전원 전압 VDD 레벨로 설정되고, 반전 비트선 /BL0이 접지 레벨 0V로 설정된다.
그 결과, 비트선 BL0의 전하가 제1 기억 노드 ND1a에 공급되고, 제2 기억 노드 ND2a의 전하가 방전된다.
따라서, 제1 기억 노드 DN1a의 전위가 전원 전압 VDD 레벨로 상승하고, 제2 기억 노드 ND2a의 레벨은 접지 레벨로 된다. 제1 기억 노드 ND1a의 전위가 전원 전압 VDD 레벨로 상승하는 것에 수반하여, PMOS 트랜지스터 PT112a가 컷오프되면, NMOS 트랜지스터 NT112a가 도통 상태로 되어, 제2 기억 노드 ND2a의 전위가 접지 레벨로 안정적으로 유지된다.
또한, 제2 기억 노드 ND2a의 전위가 접지 레벨로 되는 것에 수반하여, PMOS 트랜지스터 PT111a가 도통 상태로 되고, NMOS 트랜지스터 NT111a가 컷오프되어, 제1 기억 노드 ND1a의 전위가 전원 전압 VDD 레벨로 안정적으로 유지된다.
이에 의해, 워드선 WL0의 전압이 0V로 설정되어, NMOS 트랜지스터 NT113a, NT114a가 컷오프된 후에도, 제1 기억 노드 ND1a에 데이터 「1」이 래치되게 된다.
제1 기억 노드 ND1a에 전원 전압 VDD 레벨의 데이터 「1」이 래치되고, 제2 기억 노드 ND2a가 접지 레벨로 유지되기 때문에, 메모리 유닛 MU11의 트랜스퍼 게이트 TG111의 PMOS 트랜지스터 PT114a와 NMOS 트랜지스터 NT116a가 도통 상태로 되어, 트랜스퍼 게이트 TG111은, 플래그 셀 FCL11의 플래그 노드 ND11의 데이터를 다음 행의 메모리 유닛 MU21의 플래그 셀에 전송하거나, 혹은, 다음 행의 메모리 유닛 MU21의 플래그 셀의 플래그 노드의 데이터를 플래그 셀 FCL11의 플래그 노드 ND11에 전송할 수 있는 상태로 된다.
또한, 예를 들면, 메모리 유닛 MU22의 메모리 셀 M222에 데이터 「0」을 기입하는 경우에는, X 디코더(53)에 의해 워드선 WL1의 전압이 일정 시간 0V로부터 전원 전압 VDD+α(α는 액세스 트랜지스터로서의 NMOS 트랜지스터의 임계값 전압 이상)로 설정된다.
이에 의해, 메모리 유닛 MU22의 메모리 셀 M222의 액세스 트랜지스터로서의 NMOS 트랜지스터 NT223b 및 NT224b가 도통 상태로 된다. 제1 기억 노드 ND1h가 비트선 BL3과 접속되고, 제2 노드 ND2h가 반전 비트선 /BL3과 접속된다. 또한, 실제로는, 메모리 유닛 MU22와 동일 행에 배치되며, 동일한 워드선 WL1에 접속되어 있는 다른 메모리 유닛의 액세스 트랜지스터도 도통 상태로 된다.
또한, Y 디코더(53)에 의해, 예를 들면 소정 전위로의 프리차지 후, 비트선 BL3이 접지 레벨 0V로 설정되고, 반전 비트선 /BL3이 전원 전압 VDD 레벨로 설정된 다.
그 결과, 제1 기억 노드 ND1h의 전하가 방전되고, 반전 비트선 /BL3의 전하가 제2 기억 노드 ND2h에 공급된다.
따라서, 제1 기억 노드 DN1h의 레벨은 접지 레벨로 되고, 제2 기억 노드 ND2h의 전위는 전원 전압 VDD 레벨로 상승한다.
제1 기억 노드 ND1h의 전위가 접지 레벨로 되는 것에 수반하여, PMOS 트랜지스터 PT222b가 도통 상태로 되고, NMOS 트랜지스터 NT222b가 컷오프되어, 제2 기억 노드 ND2h의 전위가 전원 전압 VDD 레벨로 안정적으로 유지된다.
또한, 제2 기억 노드 ND1h의 전위가 전원 전압 VDD 레벨로 상승하는 것에 수반하여, PMOS 트랜지스터 PT221b가 컷오프되고, NMOS 트랜지스터 NT221b가 도통 상태로 되어, 제1 기억 노드 ND1h의 전위가 접지 레벨로 안정적으로 유지된다.
이에 의해, 워드선 WL1의 전압이 0V로 설정되어, NMOS 트랜지스터 NT223b, NT224b가 컷오프된 후에도, 제1 기억 노드 ND1h에 데이터 「0」이 래치되게 된다.
제1 기억 노드 ND1h에 접지 레벨의 데이터 「0」이 래치되고, 제2 기억 노드 ND2a가 전원 전압 VDD 레벨로 유지되기 때문에, 메모리 유닛 MU22의 트랜스퍼 게이트 TG222의 PMOS 트랜지스터 PT224b와 NMOS 트랜지스터 NT226b가 컷오프되어, 트랜스퍼 게이트 TG222는, 플래그 셀 FCL22의 플래그 노드 ND22의 데이터를 다음 열의 메모리 유닛 MU23의 플래그 셀에 전송하거나, 혹은, 다음 열의 메모리 유닛 MU23의 플래그 셀의 플래그 노드의 데이터를 플래그 셀 FCL22의 플래그 노드 ND22에 전송할 수 없는 상태로 유지된다.
다음으로, 메모리 셀에 모든 화소분의 상관값의 데이터가 기입되었으면, 도 8a에 도시한 바와 같이, 모든 메모리 유닛 MU11∼MU88의 플래그 셀 FCL11∼FCL88을 구성하는 NMOS 트랜지스터의 게이트에, 하이 레벨에서 액티브인 리세트 신호 R을 공급한다.
이에 의해, 모든 메모리 유닛 MU11∼MU88의 플래그 셀 FCL11∼FCL88의 플래그 노드 ND11∼ND88의 데이터가 「0」으로 리세트되고, 이에 수반하여, 도 8c에 도시한 바와 같이, 모든 플래그 출력 OUT가 「0」으로 리세트된다(ST12).
이 리세트 동작에 의해, 영역 성장 처리의 준비 동작이 완료된다.
그 후, 포인팅 장치(6)로부터 지정된 위치(어드레스)의 주목 메모리 유닛 MU의 플래그 셀 FCL을 구성하는 PMOS 트랜지스터 PT의 게이트에, 도 8b에 도시한 바와 같이, 로우 레벨에서 액티브인 세트 신호 /S가 공급된다.
이에 의해, 주목 메모리 유닛 셀의 플래그 셀의 플래그 노드의 전위만이 전원 전압 VDD 레벨로 상승하고, 데이터 「1」을 출력할 수 있게 된다(ST13).
그리고, 주목 메모리 유닛을 중심으로 하여, 메모리 셀에 접속된 트랜스퍼 게이트 TG를 통해 차례차례로 주목 메모리 유닛의 「1」 레벨이 전달되어 가게 된다. 「1」 레벨이 전달된 각 메모리 유닛의 플래그 셀로부터, 데이터 「1」이 플래그 출력 OUT로서 화상 합성기(7)에 출력된다(ST14, ST15).
여기서, 이 메모리 셀에 접속된 트랜스퍼 게이트가 오프 상태이면, 이 영역 성장의 처리는 거기에서 멈추고 처리는 종료된다.
리세트 후의 동작을 도 6의 회로와 관련지어 구체적으로 설명한다.
여기서는, 간단화를 위해, 주목 메모리 유닛을 MU11로 하고, 메모리 유닛 MU11의 메모리 셀 M111, M112, 메모리 유닛 MU12의 메모리 셀 M121 및 메모리 유닛 MU21의 메모리 셀 M212에 데이터 「1」이 기입되며, 메모리 유닛 MU12의 메모리 셀 M122, 메모리 유닛 MU21의 메모리 셀 M211 및 메모리 유닛 MU22의 메모리 셀 M221, M222에 데이터 「0」이 기입되어 있는 것으로 한다.
포인팅 장치(6)에 의해 주목 메모리 유닛으로서 MU11이 지정되면, 로우 레벨에서 액티브인 세트 신호 /S가, 메모리 유닛 MU11의 플래그 셀 FCL11을 구성하는 PMOS 트랜지스터 PT113의 게이트에 공급된다. 이에 의해, PMOS 트랜지스터 PT113이 도통 상태로 유지되고, 플래그 셀 FCL11의 플래그 노드 ND11의 전위가 전원 전압 VDD 레벨로 상승되어, 플래그 노드 DN11에서의 데이터는 전원 전압 VDD 레벨의 「1」로 설정된다. 플래그 노드 ND11의 플래그 데이터 「1」은, 버퍼 BF111을 통해 플래그 출력 OUT로서 화상 합성기(7)에 출력된다.
그리고, 메모리 유닛 MU11의 메모리 셀 M111 및 M112에는, 전원 전압 VDD 레벨의 데이터 「1」이 래치되어 있기 때문에, 트랜스퍼 게이트 TG111 및 TG112는 도통 상태로 유지되어 있다.
따라서, 플래그 셀 FCL11의 플래그 노드 ND11의 플래그 데이터 「1」은, 트랜스퍼 게이트 TG111을 통해 다음 행의 메모리 유닛 MU21의 플래그 셀 FCL21의 플래그 노드 ND21에 전송된다. 이에 의해, 메모리 유닛 MU21의 플래그 셀 FCL21의 플래그 노드 ND21의 플래그 데이터 「1」은, 버퍼 BF211을 통해 플래그 출력 OUT로서 화상 합성기(7)에 출력된다.
마찬가지로, 플래그 셀 FCL11의 플래그 노드 ND11의 플래그 데이터 「1」은, 트랜스퍼 게이트 TG112를 통해 다음 열의 메모리 유닛 MU12의 플래그 셀 FCL12의 플래그 노드 ND12에 전송된다. 이에 의해, 메모리 유닛 MU12의 플래그 셀 FCL12의 플래그 노드 ND12의 플래그 데이터 「1」은, 버퍼 BF121을 통해 플래그 출력 OUT로서 화상 합성기(7)에 출력된다.
여기서, 메모리 유닛 MU12의 메모리 셀 M121에는 데이터 「1」이 래치되고, 메모리 셀 M122에는 데이터 「0」이 래치되어 있기 때문에, 트랜스퍼 게이트 TG121은 도통 상태로 유지되고, 트랜스퍼 게이트 TG122는 컷오프 상태로 유지된다.
따라서, 플래그 셀 FCL12의 플래그 노드 ND12의 플래그 데이터 「1」은, 트랜스퍼 게이트 TG121을 통해 다음 행의 메모리 유닛 MU22의 플래그 셀 FCL22의 플래그 노드 ND22에 전송된다.
이에 비하여, 트랜스퍼 게이트 TG122는 컷오프 상태로 유지되기 때문에, 다음 열의 메모리 유닛 MU13에는 플래그 데이터 「1」은 전송되지 않는다.
또한, 메모리 유닛 MU21의 메모리 셀 M211에는 데이터 「0」이 래치되고, 메모리 셀 M212에는 데이터 「1」이 래치되어 있기 때문에, 트랜스퍼 게이트 TG211은 컷오프 상태로 유지되고, 트랜스퍼 게이트 TG212는 도통 상태로 유지된다.
따라서, 플래그 셀 FCL21의 플래그 노드 ND21의 플래그 데이터 「1」은, 트랜스퍼 게이트 TG211을 통해 다음 행의 메모리 유닛 MU31에는 전송되지 않는다.
이에 비하여, 플래그 셀 FCL21의 플래그 노드 ND21의 데이터 「1」은, 트랜스퍼 게이트 TG212를 통해 다음 열의 메모리 유닛 MU22의 플래그 셀 FCL22의 플래 그 노드 ND22에 전송된다.
이에 의해, 메모리 유닛 MU22의 플래그 셀 FCL22의 플래그 노드 ND22의 데이터 「1」은, 버퍼 BF221을 통해 플래그 출력 OUT로서 화상 합성기(7)에 출력된다.
또한, 메모리 유닛 MU22의 메모리 셀 M221에는 데이터 「0」이 래치되고, 메모리 셀 M222에도 데이터 「0」이 래치되어 있기 때문에, 트랜스퍼 게이트 TG221, TG222는 컷오프 상태로 유지된다.
따라서, 플래그 셀 FCL22의 플래그 노드 ND22의 데이터 「1」은, 트랜스퍼 게이트 TG221을 통해 다음 행의 메모리 유닛 MU32에는 전송되지 않는다.
마찬가지로, 플래그 셀 FCL22의 플래그 노드 ND22의 플래그 데이터 「1」은, 트랜스퍼 게이트 TG222를 통해 다음 열의 메모리 유닛 MU23에는 전송되지 않는다.
즉, 영역 성장의 처리는 거기에서 멈추고 처리는 종료된다.
이상은 2×2의 메모리 유닛에서의 영역 성장의 구체적인 동작이지만, 실제로는, 도 9에 도시한 바와 같이, 더 넓은 영역에 대하여 영역 성장 처리가 행해진다. 도 9에서 붙인 숫자는, 처리의 단계 수를 나타내고 있다.
도 9의 예는, 숫자 1을 붙인 메모리 유닛이 포인팅 장치(6)에 의해 지정되고, 이 주목 메모리 유닛을 중심으로 상하 좌우로 영역 성장이 행해진다. 다음으로, 숫자 2를 붙인 메모리 유닛을 중심으로 상하 좌우로 영역 성장이 행해지고, 다음으로, 숫자 3을 붙인 메모리 유닛을 중심으로 상하 좌우로 영역 성장이 행해지는 형태로, 소위 방사 형상으로 영역 성장이 행해진다.
이상 설명한 바와 같이, 본 실시예에 따르면, 동일 열의 서로 인접하는 2개 의 메모리 셀 M과, 하나의 플래그 셀 FCL과, 각각의 메모리 셀 M의 기억 데이터에 따라 플래그 셀 FCL의 플래그 데이터를 행 방향, 열 방향으로 인접하는 메모리 유닛 MU의 플래그 셀 FCL에 전달하는 데이터 전송 수단으로서의 2개의 트랜스퍼 게이트 TG를 갖고, 플래그 셀 FCL11∼FCL88은, 데이터의 플래그 노드 ND11∼ND88의 레벨을 포인팅 장치(6)에 의해 지정되면, 소정 레벨의 데이터, 예를 들면 전원 전압 VDD 레벨의 데이터 「1」을 설정하고, 플래그 출력 OUT로서 화상 합성기(7)에 출력하는, 메모리 유닛 MU11∼MU88이 매트릭스 형상으로 배치된 메모리 어레이부(51)를 갖고, 상관 연산기(3)에 의한 인접 화소의 상관 연산의 결과인 "1" 또는 "0" 데이터를, 메모리의 소정의 어드레스에 기입하고, 예를 들면 1프레임분의 상관 데이터를 기입한 후, 포인팅 장치(6)에 의해 입력된 위치(어드레스)로부터 영역 성장 처리를 개시하여 오브젝트의 추출을 행하여, 화상 합성기(7)에 출력하는 영역 성장 회로(5)를 설치하였기 때문에, 종래 처리 시간이 걸렸던 영역 성장 알고리즘의 비약적인 고속화를 도모할 수 있어, 실시간 동작도 가능하게 되는 이점이 있다.
또한, 본 회로 구성은 비동기 회로로 구성되어 있기 때문에 클럭을 필요로 하지 않아, 저소비 전력화를 도모할 수도 있다.
또한, 영역 성장 회로(5)의 구체적인 구성은, 도 6의 구성에 한정되는 것이 아니라, 다양한 양태가 가능한 것은 물론이다. 또한, 상술한 실시예에서는, 좌우 상하 방향으로 영역 성장이 가능한 회로로 하여 설명하였지만, 본 발명은, 경사 방향으로도 영역 성장이 가능한 회로 구성, 시간 방향으로도 영역 성장이 가능한 회로 구성, 및 계층 방향으로도 영역 성장이 가능한 회로 구성을 채용할 수 있는 것 은 물론이다.
이하에, 영역 성장 회로의 다른 구성예 및 경사 방향으로도 영역 성장이 가능한 회로예, 시간 방향으로도 영역 성장이 가능한 회로예, 및 계층 방향으로도 영역 성장이 가능한 회로예에 대한 구성 및 주요부의 기능을, 도면과 관련지어 순서대로 설명한다.
도 10은, 본 발명에 따른 좌우 상하 방향으로 영역 성장이 가능한 영역 성장 회로에서의 메모리 어레이부의 메모리 유닛의 제2 구성예를 도시하는 회로도이다.
도 10의 회로(51A)가 도 6의 회로(51)와 다른 점은, 각 메모리 유닛의 데이터 전송 수단으로서 트랜스퍼 게이트 대신에, 메모리 셀의 제2 기억 노드의 래치 데이터를 게이트에 받아, 전원 전압 VDD 레벨의 신호를 다음 행 또는 다음 열의 메모리 유닛의 플래그 셀에 공급하는 데이터 전송 회로 DTC로 구성하고, 이 데이터 전송 회로 DTC의 제어를 위해, 각 플래그 셀 FCL의 버퍼를 직렬 접속된 2개의 인버터 INV로 구성한 것에 있다.
또한, 도 10에서, 도 6과 동일한 구성 부분은 동일한 부호를 붙이고 있다.
메모리 유닛 MU11A는, 메모리 셀 M111, M112, 데이터 전송 회로 DTC111, DTC112 및 플래그 셀 FCL11A로 구성되어 있다.
이들 구성 요소 중, 메모리 셀 M111, M112의 구성은, 도 6의 회로와 마찬가지이기 때문에, 여기서의 설명은 생략한다.
메모리 유닛 MU11A의 플래그 셀 FCL11A는, PMOS 트랜지스터 PT113, NMOS 트랜지스터 NT115 및 직렬로 접속된 2개의 인버터 INV111, INV112로 구성되어 있다.
전원 전압 VDD의 공급 라인과 기준 전압(0V) VSS의 공급 라인 사이에, PMOS 트랜지스터 PT113과 NMOS 트랜지스터 NT115가 직렬로 접속되어 있다. PMOS 트랜지스터 PT113의 게이트는 세트 신호 /S의 공급 라인에 접속되고, NMOS 트랜지스터 NT115의 게이트는 리세트 신호 R의 공급 라인에 접속되어 있다.
PMOS 트랜지스터 PT113과 NMOS 트랜지스터 NT115의 드레인끼리의 접속점에 의해 플래그 노드 ND11이 구성되고, 플래그 노드 ND11이 인버터 INV111의 입력 단자 및 데이터 전송 회로 DTC111, DTC112에 접속되어 있다. 또한, 인버터 INV111의 출력 단자와 인버터 INV112의 접속점에 의해 반전 노드 ND11A가 구성되고, 이 반전 노드 ND11A가 데이터 전송 회로 DTC111, DTC112에 접속되어 있다.
그리고, 노드 ND11에 설정되는 신호는, 인버터 INV111 및 INV112를 통해 출력 OUT로서 화상 합성기(7)에 출력된다.
데이터 전송 회로 DTC111은, PMOS 트랜지스터 PT115a∼PT118a로 구성되어 있다.
PMOS 트랜지스터 PT115a와 PT116a가, 전원 전압 VDD의 공급 라인(플래그 데이터의 레벨에 상당하는 전원 전위)와 다음 행의 메모리 유닛 MU21A의 플래그 셀 FCL21A의 플래그 노드 ND21 사이에 직렬로 접속되어 있다.
또한, PMOS 트랜지스터 PT117a와 PT118a가, 전원 전압 VDD의 공급 라인과 메모리 유닛 MU11A의 플래그 셀 FCL11A의 플래그 노드 ND11 사이에 직렬로 접속되어 있다.
PMOS 트랜지스터 PT116a와 PT118a의 게이트가 메모리 셀 M111의 제2 기억 노 드 ND2a에 접속되고, PMOS 트랜지스터 PT115a의 게이트가 플래그 셀 FCL11A의 반전 노드 ND11A에 접속되며, PMOS 트랜지스터 PT117a의 게이트가 다음 행의 메모리 유닛 MU21A의 플래그 셀 FCL21A의 반전 노드 ND21A에 접속되어 있다.
이러한 구성을 갖는 데이터 전송 회로 DTC111은, 메모리 셀 M111에 논리 「1」의 상관 결과 데이터가 기억되고, 제2 기억 노드 ND2a에 데이터 「0」이 래치되어 있는 경우로서, 메모리 유닛 MU11A가 영역 성장의 주목 메모리 유닛으로서 지정된 경우에는, 플래그 노드 ND11에는 전원 전압 VDD 레벨의 플래그 데이터 「1」이 설정되기 때문에, 반전 노드 ND11A는, 접지 레벨인 0V로 된다. 그 결과, PMOS 트랜지스터 PT115a 및 PT116a가 도통 상태로 되어, 다음 행의 메모리 유닛 MU21A의 플래그 셀 FCL21A의 플래그 노드 ND21에 전하를 공급한다. 즉, 메모리 유닛 MU21A의 플래그 셀 FCL21A의 플래그 노드 ND21에 플래그 데이터 「1」을 전송한다.
한편, 데이터 전송 회로 DTC111은, 메모리 셀 M111에 논리 「1」의 상관 결과 데이터가 기억되고, 제2 기억 노드 ND2a에 데이터 「0」이 래치되어 있는 경우로서, 다음 행의 메모리 유닛 MU21A가 영역 성장의 주목 메모리 유닛으로서 지정된 경우에는, 플래그 노드 ND21에는 전원 전압 VDD 레벨의 플래그 데이터 「1」이 설정되기 때문에, 반전 노드 ND21A는 접지 레벨인 0V로 된다. 그 결과, PMOS 트랜지스터 PT117a 및 PT118a가 도통 상태로 되어, 자신의 메모리 유닛 MU11A의 플래그 셀 FCL11A의 플래그 노드 ND11로 전하를 공급한다. 즉, 메모리 유닛 MU21A의 플래그 셀 FCL21A의 플래그 노드 ND21의 플래그 데이터 「1」을 플래그 노드 ND11에 전송한다.
이와 같이, 데이터 전송 회로 DTC111은, 도 10의 좌우 방향에서 양 방향으로 데이터를 전송하는 기능을 갖고 있다.
데이터 전송 회로 DTC112는 PMOS 트랜지스터 PT115b∼PT118b로 구성되어 있다.
PMOS 트랜지스터 PT115b와 PT116b가, 전원 전압 VDD의 공급 라인과 다음 열의 메모리 유닛 MU12A의 플래그 셀 FCL12A의 플래그 노드 ND12 사이에 직렬로 접속되어 있다.
또한, PMOS 트랜지스터 PT117b와 PT118b가, 전원 전압 VDD의 공급 라인과 메모리 유닛 MU11A의 플래그 셀 FCL11A의 플래그 노드 ND11 사이에 직렬로 접속되어 있다.
PMOS 트랜지스터 PT116b와 PT118b의 게이트가 메모리 셀 M112의 제2 기억 노드 ND2b에 접속되고, PMOS 트랜지스터 PT115b의 게이트가 플래그 셀 FCL11A의 반전 노드 ND11A에 접속되고, PMOS 트랜지스터 PT117b의 게이트가 다음 열의 메모리 유닛 MU12A의 플래그 셀 FCL12A의 반전 노드 ND12A에 접속되어 있다.
이러한 구성을 갖는 데이터 전송 회로 DTC112는, 메모리 셀 M112에 논리 「1」의 상관 결과 데이터가 기억되고, 제2 기억 노드 ND2b에 데이터 「0」이 래치되어 있는 경우로서, 메모리 유닛 MU11A가 영역 성장의 주목 메모리 유닛으로서 지정된 경우에는, 플래그 노드 ND11에는 전원 전압 VDD 레벨의 플래그 데이터 「1」이 설정되기 때문에, 반전 노드 ND11A는, 접지 레벨인 0V로 된다. 그 결과, PMOS 트랜지스터 PT115b 및 PT116b가 도통 상태로 되어, 다음 열의 메모리 유닛 MU12A의 플래그 셀 FCL12A의 플래그 노드 ND12에 전하를 공급한다. 즉, 메모리 유닛 MU12A의 플래그 셀 FCL12A의 플래그 노드 ND12에 플래그 데이터 「1」을 전송한다.
한편, 데이터 전송 회로 DTC112는, 메모리 셀 M112에 논리 「1」의 상관 결과 데이터가 기억되고, 제2 기억 노드 ND2b에 데이터 「0」이 래치되어 있는 경우로서, 다음 열의 메모리 유닛 MU12A가 영역 성장의 주목 메모리 유닛으로서 지정된 경우에는, 플래그 노드 ND12에는 전원 전압 VDD 레벨의 플래그 데이터 「1」이 설정되기 때문에, 반전 노드 ND12A는 접지 레벨인 0V로 된다. 그 결과, PMOS 트랜지스터 PT117b 및 PT118b가 도통 상태로 되어, 자신의 메모리 유닛 MU11A의 플래그 셀 FCL11A의 플래그 노드 ND11에 전하를 공급한다. 즉, 메모리 유닛 MU12A의 플래그 셀 FCL12A의 플래그 노드 ND12의 플래그 데이터 「1」을 플래그 노드 ND11에 전송한다.
이와 같이, 데이터 전송 회로 DTC112는, 도 10의 상하 방향에서 양 방향으로 데이터를 전송하는 기능을 갖고 있다.
메모리 유닛 MU12A는, 메모리 셀 M121, M122, 데이터 전송 회로 DTC121, DTC122 및 플래그 셀 FCL12A로 구성되어 있다.
이들 구성 요소 중, 메모리 셀 M211, M212의 구성은, 도 6의 회로와 마찬가지이기 때문에, 여기서의 설명은 생략한다.
메모리 유닛 MU12A의 플래그 셀 FCL12A는, PMOS 트랜지스터 PT123, NMOS 트랜지스터 NT125 및 직렬로 접속된 2개의 인버터 INV121, INV122로 구성되어 있다.
전원 전압 VDD의 공급 라인과 기준 전압(0V) VSS의 공급 라인 사이에, PMOS 트랜지스터 PT123과 NMOS 트랜지스터 NT125가 직렬로 접속되어 있다. PMOS 트랜지스터 PT123의 게이트는 세트 신호 /S의 공급 라인에 접속되고, NMOS 트랜지스터 NT125의 게이트는 리세트 신호 R의 공급 라인에 접속되어 있다.
PMOS 트랜지스터 PT123과 NMOS 트랜지스터 NT125의 드레인끼리의 접속점에 의해 플래그 노드 ND12가 구성되고, 노드 ND12가 인버터 INV121의 입력 단자 및 데이터 전송 회로 DTC121, DTC122에 접속되어 있다. 또한, 인버터 INV121의 출력 단자와 인버터 INV122의 접속점에 의해 반전 노드 ND12A가 구성되고, 이 반전 노드 ND12A가 데이터 전송 회로 DTC121, DTC122에 접속되어 있다.
그리고, 노드 ND12에 설정되는 신호는, 인버터 INV121 및 INV122를 통해 출력 OUT로서 화상 합성기(7)에 출력된다.
데이터 전송 회로 DTC121은 PMOS 트랜지스터 PT125a∼PT128a로 구성되어 있다.
PMOS 트랜지스터 PT125a와 PT126a가, 전원 전압 VDD의 공급 라인과 다음 행의 메모리 유닛 MU22A의 플래그 셀 FCL22A의 플래그 노드 ND22 사이에 직렬로 접속되어 있다.
또한, PMOS 트랜지스터 PT127a와 PT128a가, 전원 전압 VDD의 공급 라인과 메모리 유닛 MU12A의 플래그 셀 FCL12A의 플래그 노드 ND12 사이에 직렬로 접속되어 있다.
PMOS 트랜지스터 PT126a와 PT128a의 게이트가 메모리 셀 M121의 제2 기억 노드 ND2c에 접속되고, PMOS 트랜지스터 PT125a의 게이트가 플래그 셀 FCL12A의 반전 노드 ND12A에 접속되며, PMOS 트랜지스터 PT127a의 게이트가 다음 행의 메모리 유닛 MU22A의 플래그 셀 FCL22A의 반전 노드 ND22A에 접속되어 있다.
이러한 구성을 갖는 데이터 전송 회로 DTC121은, 메모리 셀 M121에 논리 「1」의 상관 결과 데이터가 기억되고, 제2 기억 노드 ND2c에 데이터 「0」이 래치되어 있는 경우로서, 메모리 유닛 MU12A가 영역 성장의 주목 메모리 유닛으로서 지정된 경우에는, 플래그 노드 ND12에는 전원 전압 VDD 레벨의 플래그 데이터 「1」이 설정되기 때문에, 반전 노드 ND12A는, 접지 레벨인 0V로 된다. 그 결과, PMOS 트랜지스터 PT125a 및 PT126a가 도통 상태로 되어, 다음 행의 메모리 유닛 MU22A의 플래그 셀 FCL22A의 플래그 노드 ND22에 전하를 공급한다. 즉, 메모리 유닛 MU22A의 플래그 셀 FCL22A의 플래그 노드 ND22에 플래그 데이터 「1」을 전송한다.
한편, 데이터 전송 회로 DTC121은, 메모리 셀 M121에 논리 「1」의 상관 결과 데이터가 기억되고, 제2 기억 노드 ND2c에 데이터 「0」이 래치되어 있는 경우로서, 다음 행의 메모리 유닛 MU22A가 영역 성장의 주목 메모리 유닛으로서 지정된 경우에는, 플래그 노드 ND22에는 전원 전압 VDD 레벨의 플래그 데이터 「1」이 설정되기 때문에, 반전 노드 ND22A는 접지 레벨인 0V로 된다. 그 결과, PMOS 트랜지스터 PT127a 및 PT128a가 도통 상태로 되어, 자신의 메모리 유닛 MU12A의 플래그 셀 FCL12A의 플래그 노드 ND12에 전하를 공급한다. 즉, 메모리 유닛 MU22A의 플래그 셀 FCL22A의 플래그 노드 ND22의 플래그 데이터 「1」을 플래그 노드 ND12에 전송한다.
이와 같이, 데이터 전송 회로 DTC121은, 도 10의 좌우 방향에서 양 방향으로 데이터를 전송하는 기능을 갖고 있다.
데이터 전송 회로 DTC122는 PMOS 트랜지스터 PT125b∼PT128b로 구성되어 있다.
PMOS 트랜지스터 PT125b와 PT126b가, 전원 전압 VDD의 공급 라인과 도시하지 않은 다음 열의 메모리 유닛 MU13A의 플래그 셀 FCL13A의 플래그 노드 ND13 사이에 직렬로 접속되어 있다.
또한, PMOS 트랜지스터 PT127b와 PT128b가, 전원 전압 VDD의 공급 라인과 메모리 유닛 MU12A의 플래그 셀 FCL12A의 플래그 노드 ND12 사이에 직렬로 접속되어 있다.
PMOS 트랜지스터 PT126b와 PT128b의 게이트가 메모리 셀 M122의 제2 기억 노드 ND2d에 접속되고, PMOS 트랜지스터 PT125b의 게이트가 플래그 셀 FCL12A의 반전 노드 ND12A에 접속되며, PMOS 트랜지스터 PT127b의 게이트가 도시하지 않은 다음 열의 메모리 유닛 MU13A의 플래그 셀 FCL13A의 반전 노드 ND13A에 접속되어 있다.
이러한 구성을 갖는 데이터 전송 회로 DTC122는, 메모리 셀 M122에 논리 「1」의 상관 결과 데이터가 기억되고, 제2 기억 노드 ND2d에 데이터 「0」이 래치되어 있는 경우로서, 메모리 유닛 MU12A가 영역 성장의 주목 메모리 유닛으로서 지정된 경우에는, 플래그 노드 ND12에는 전원 전압 VDD 레벨의 플래그 데이터 「1」이 설정되기 때문에, 반전 노드 ND12A는 접지 레벨인 0V로 된다. 그 결과, PMOS 트랜지스터 PT125b 및 PT126b가 도통 상태로 되어, 도시하지 않은 다음 열의 메모리 유닛 MU13A의 플래그 셀 FCL13A의 플래그 노드 ND13에 전하를 공급한다. 즉, 메모리 유닛 MU13A의 플래그 셀 FCL13A의 플래그 노드 ND13에 플래그 데이터 「1」을 전송한다.
한편, 데이터 전송 회로 DTC122는, 메모리 셀 M122에 논리 「1」의 상관 결과 데이터가 기억되고, 제2 기억 노드 ND2d에 데이터 「0」이 래치되어 있는 경우로서, 도시하지 않은 다음 열의 메모리 유닛 MU13A가 영역 성장의 주목 메모리 유닛으로서 지정된 경우에는, 플래그 노드 ND13에는 전원 전압 VDD 레벨의 플래그 데이터 「1」이 설정되기 때문에, 반전 노드 ND13A는 접지 레벨인 0V로 된다. 그 결과, PMOS 트랜지스터 PT127b 및 PT128b가 도통 상태로 되어, 자신의 메모리 유닛 MU12A의 플래그 셀 FCL12A의 플래그 노드 ND12에 전하를 공급한다. 즉, 메모리 유닛 MU13A의 플래그 셀 FCL13A의 플래그 노드 ND13의 플래그 데이터 「1」을 플래그 노드 ND12에 전송한다.
이와 같이, 데이터 전송 회로 DTC122는, 도 10의 상하 방향에서 양 방향으로 데이터를 전송하는 기능을 갖고 있다.
메모리 유닛 MU21A는, 메모리 셀 M211, M212, 데이터 전송 회로 DTC211, DTC212 및 플래그 셀 FCL21A로 구성되어 있다.
이들 구성 요소 중, 메모리 셀 M211, M212의 구성은 도 6의 회로와 마찬가지이기 때문에, 여기서의 설명은 생략한다.
메모리 유닛 MU21A의 플래그 셀 FCL21A는, PMOS 트랜지스터 PT213, NMOS 트랜지스터 NT215 및 직렬로 접속된 2개의 인버터 INV211, INV212로 구성되어 있다.
전원 전압 VDD의 공급 라인과 기준 전압(0V) VSS의 공급 라인 사이에, PMOS 트랜지스터 PT213과 NMOS 트랜지스터 NT215가 직렬로 접속되어 있다. PMOS 트랜지스터 PT213의 게이트는 세트 신호 /S의 공급 라인에 접속되고, NMOS 트랜지스터 NT215의 게이트는 리세트 신호 R의 공급 라인에 접속되어 있다.
PMOS 트랜지스터 PT213과 NMOS 트랜지스터 NT215의 드레인끼리의 접속점에 의해 플래그 노드 ND21이 구성되고, 노드 ND21이 인버터 INV211의 입력 단자, 및 데이터 전송 회로 DTC211, DTC212에 접속되어 있다. 또한, 인버터 INV211의 출력 단자와 인버터 INV212의 접속점에 의해 반전 노드 ND21A가 구성되고, 이 반전 노드 ND21A가 데이터 전송 회로 DTC211, DTC212에 접속되어 있다.
그리고, 노드 ND21에 설정되는 신호는, 인버터 INV211 및 INV212를 통해 출력 OUT로서 화상 합성기(7)에 출력된다.
데이터 전송 회로 DTC211은 PMOS 트랜지스터 PT215a∼PT218a로 구성되어 있다.
PMOS 트랜지스터 PT215a와 PT216a가, 전원 전압 VDD의 공급 라인과 도시하지 않은 다음 행의 메모리 유닛 MU31A의 플래그 셀 FCL31A의 플래그 노드 ND31 사이에 직렬로 접속되어 있다.
또한, PMOS 트랜지스터 PT217a와 PT218a가, 전원 전압 VDD의 공급 라인과 메모리 유닛 MU21A의 플래그 셀 FCL21A의 플래그 노드 ND21 사이에 직렬로 접속되어 있다.
PMOS 트랜지스터 PT216a와 PT218a의 게이트가 메모리 셀 M211의 제2 기억 노드 ND2e에 접속되고, PMOS 트랜지스터 PT215a의 게이트가 플래그 셀 FCL21A의 반전 노드 ND21A에 접속되며, PMOS 트랜지스터 PT217a의 게이트가 도시하지 않은 다음 행의 메모리 유닛 MU31A의 플래그 셀 FCL31A의 반전 노드 ND31A에 접속되어 있다.
이러한 구성을 갖는 데이터 전송 회로 DTC211은, 메모리 셀 M211에 논리 「1」의 상관 결과 데이터가 기억되고, 제2 기억 노드 ND2e에 데이터 「0」이 래치되어 있는 경우로서, 메모리 유닛 MU21A가 영역 성장의 주목 메모리 유닛으로서 지정된 경우에는, 플래그 노드 ND21에는 전원 전압 VDD 레벨의 플래그 데이터 「1」이 설정되기 때문에, 반전 노드 ND21A는 접지 레벨인 0V로 된다. 그 결과, PMOS 트랜지스터 PT215a 및 PT216a가 도통 상태로 되어, 도시하지 않은 다음 행의 메모리 유닛 MU31A의 플래그 셀 FCL31A의 플래그 노드 ND31에 전하를 공급한다. 즉, 메모리 유닛 MU31A의 플래그 셀 FCL31A의 플래그 노드 ND31에 데이터 「1」을 전송한다.
한편, 데이터 전송 회로 DTC211은, 메모리 셀 M211에 논리 「1」의 상관 결과 데이터가 기억되고, 제2 기억 노드 ND2e에 데이터 「0」이 래치되어 있는 경우로서, 도하지 않은 다음 행의 메모리 유닛 MU31A가 영역 성장의 주목 메모리 유닛으로서 지정된 경우에는, 플래그 노드 ND31에는 전원 전압 VDD 레벨의 플래그 데이터 「1」이 설정되기 때문에, 반전 노드 ND31A는, 접지 레벨의 0V로 된다. 그 결과, PMOS 트랜지스터 PT217a 및 PT218a가 도통 상태로 되어, 자신의 메모리 유닛 MU21A의 플래그 셀 FCL21A의 플래그 노드 ND21에 전하를 공급한다. 즉, 메모리 유닛 MU31A의 플래그 셀 FCL31A의 플래그 노드 ND31의 플래그 데이터 「1」을 플래그 노드 ND21에 전송한다.
이와 같이, 데이터 전송 회로 DTC211은, 도 10의 좌우 방향에서 양 방향으로 데이터를 전송하는 기능을 갖고 있다.
데이터 전송 회로 DTC212는, PMOS 트랜지스터 PT215b∼PT218b로 구성되어 있다.
PMOS 트랜지스터 PT215b와 PT216b가, 전원 전압 VDD의 공급 라인과 다음 열의 메모리 유닛 MU22A의 플래그 셀 FCL22A의 플래그 노드 ND22 사이에 직렬로 접속되어 있다.
또한, PMOS 트랜지스터 PT217b와 PT218b가, 전원 전압 VDD의 공급 라인과 메모리 유닛 MU21A의 플래그 셀 FCL21A의 플래그 노드 ND21 사이에 직렬로 접속되어 있다.
PMOS 트랜지스터 PT216b와 PT218b의 게이트가 메모리 셀 M212의 제2 기억 노드 ND2f에 접속되고, PMOS 트랜지스터 PT215b의 게이트가 플래그 셀 FCL21A의 반전 노드 ND21A에 접속되며, PMOS 트랜지스터 PT217b의 게이트가 다음 열의 메모리 유닛 MU22A의 플래그 셀 FCL22A의 반전 노드 ND22A에 접속되어 있다.
이러한 구성을 갖는 데이터 전송 회로 DTC212는, 메모리 셀 M212에 논리 「1」의 상관 결과 데이터가 기억되고, 제2 기억 노드 ND2f에 데이터 「0」이 래치되어 있는 경우로서, 메모리 유닛 MU21A가 영역 성장의 주목 메모리 유닛으로서 지정된 경우에는, 플래그 노드 ND21에는 전원 전압 VDD 레벨의 플래그 데이터 「1」이 설정되기 때문에, 반전 노드 ND21A는 접지 레벨인 0V로 된다. 그 결과, PMOS 트랜지스터 PT215b 및 PT216b가 도통 상태로 되어, 다음 열의 메모리 유닛 MU22A의 플래그 셀 FCL22A의 플래그 노드 ND22에 전하를 공급한다. 즉, 메모리 유닛 MU22A의 플래그 셀 FCL22A의 플래그 노드 ND22에 데이터 「1」을 전송한다.
한편, 데이터 전송 회로 DTC212는, 메모리 셀 M212에 논리 「1」의 상관 결과 데이터가 기억되고, 제2 기억 노드 ND2f에 데이터 「0」이 래치되어 있는 경우로서, 다음 열의 메모리 유닛 MU22A가 영역 성장의 주목 메모리 유닛으로서 지정된 경우에는, 플래그 노드 ND22에는 전원 전압 VDD 레벨의 플래그 데이터 「1」이 설정되기 때문에, 반전 노드 ND22A는 접지 레벨인 0V로 된다. 그 결과, PMOS 트랜지스터 PT217b 및 PT218b가 도통 상태로 되어, 자신의 메모리 유닛 MU21A의 플래그 셀 FCL21A의 플래그 노드 ND21에 전하를 공급한다. 즉, 메모리 유닛 MU22A의 플래그 셀 FCL22A의 플래그 노드 ND22의 플래그 데이터 「1」을 플래그 노드 ND21에 전송한다.
이와 같이, 데이터 전송 회로 DTC212는, 도 10의 상하 방향에서 양 방향으로 데이터를 전송하는 기능을 갖고 있다.
메모리 유닛 MU22A는, 메모리 셀 M221, M222, 데이터 전송 회로 DTC221, DTC222 및 플래그 셀 FCL22A로 구성되어 있다.
이들 구성 요소 중, 메모리 셀 M221, M222의 구성은 도 6의 회로와 마찬가지이기 때문에, 여기서의 설명은 생략한다.
메모리 유닛 MU22A의 플래그 셀 FCL22A는, PMOS 트랜지스터 PT223, NMOS 트랜지스터 NT225 및 직렬로 접속된 2개의 인버터 INV221, INV222로 구성되어 있다.
전원 전압 VDD의 공급 라인과 기준 전압(0V) VSS의 공급 라인 사이에, PMOS 트랜지스터 PT223과 NMOS 트랜지스터 NT225가 직렬로 접속되어 있다. PMOS 트랜지 스터 PT223의 게이트는 세트 신호 /S의 공급 라인에 접속되고, NMOS 트랜지스터 NT225의 게이트는 리세트 신호 R의 공급 라인에 접속되어 있다.
PMOS 트랜지스터 PT223과 NMOS 트랜지스터 NT225의 드레인끼리의 접속점에 의해 플래그 노드 ND22가 구성되고, 노드 ND22가 인버터 INV221의 입력 단자 및 데이터 전송 회로 DTC221, DTC222에 접속되어 있다. 또한, 인버터 INV221의 출력 단자와 인버터 INV222의 접속점에 의해 반전 노드 ND22A가 구성되고, 이 반전 노드 ND22A가 데이터 전송 회로 DTC221, DTC222에 접속되어 있다.
그리고, 노드 ND22에 설정되는 신호는 인버터 INV221 및 INV222를 통해 출력 OUT로서 화상 합성기(7)에 출력된다.
데이터 전송 회로 DTC221은 PMOS 트랜지스터 PT225a∼PT228a로 구성되어 있다.
PMOS 트랜지스터 PT225a와 PT226a가, 전원 전압 VDD의 공급 라인과 도시하지 않은 다음 행의 메모리 유닛 MU32A의 플래그 셀 FCL32A의 플래그 노드 ND32 사이에 직렬로 접속되어 있다.
또한, PMOS 트랜지스터 PT227a와 PT228a가, 전원 전압 VDD의 공급 라인과 메모리 유닛 MU22A의 플래그 셀 FCL22A의 플래그 노드 ND22 사이에 직렬로 접속되어 있다.
PMOS 트랜지스터 PT226a와 PT228a의 게이트가 메모리 셀 M221의 제2 기억 노드 ND2g에 접속되고, PMOS 트랜지스터 PT225a의 게이트가 플래그 셀 FCL22A의 반전 노드 ND22A에 접속되며, PMOS 트랜지스터 PT227a의 게이트가 도시하지 않은 메모리 유닛 MU32A의 플래그 셀 FCL32A의 반전 노드 ND32A에 접속되어 있다.
이러한 구성을 갖는 데이터 전송 회로 DTC221은, 메모리 셀 M221에 논리 「1」의 상관 결과 데이터가 기억되고, 제2 기억 노드 ND2g에 데이터 「0」이 래치되어 있는 경우로서, 메모리 유닛 MU22A가 영역 성장의 주목 메모리 유닛으로서 지정된 경우에는, 플래그 노드 ND22에는 전원 전압 VDD 레벨의 플래그 데이터 「1」이 설정되기 때문에, 반전 노드 ND22A는 접지 레벨인 0V로 된다. 그 결과, PMOS 트랜지스터 PT225a 및 PT226a가 도통 상태로 되어, 도시하지 않은 다음 행의 메모리 유닛 MU32A의 플래그 셀 FCL32A의 플래그 노드 ND32에 전하를 공급한다.
즉, 메모리 유닛 MU32A의 플래그 셀 FCL32A의 플래그 노드 ND32에 데이터 「1」을 전송한다.
한편, 데이터 전송 회로 DTC221은, 메모리 셀 M221에 논리 「1」의 상관 결과 데이터가 기억되고, 제2 기억 노드 ND2g에 데이터 「0」이 래치되어 있는 경우로서, 도시하지 않은 다음 행의 메모리 유닛 MU32A가 영역 성장의 주목 메모리 유닛으로서 지정된 경우에는, 플래그 노드 ND32에는 전원 전압 VDD 레벨의 플래그 데이터 「1」이 설정되기 때문에, 반전 노드 ND32A는 접지 레벨인 0V로 된다. 그 결과, PMOS 트랜지스터 PT227a 및 PT228a가 도통 상태로 되어, 자신의 메모리 유닛 MU22A의 플래그 셀 FCL22A의 플래그 노드 ND22에 전하를 공급한다. 즉, 메모리 유닛 MU32A의 플래그 셀 FCL32A의 플래그 노드 ND32의 플래그 데이터 「1」을 플래그 노드 ND22에 전송한다.
이와 같이, 데이터 전송 회로 DTC221은, 도 10의 좌우 방향에서 양 방향으로 데이터를 전송하는 기능을 갖고 있다.
데이터 전송 회로 DTC222는, PMOS 트랜지스터 PT225b∼PT228b로 구성되어 있다.
PMOS 트랜지스터 PT225b와 PT226b가, 전원 전압 VDD의 공급 라인과 도시하지 않은 다음 열의 메모리 유닛 MU23A의 플래그 셀 FCL23A의 플래그 노드 ND23 사이에 직렬로 접속되어 있다.
또한, PMOS 트랜지스터 PT227b와 PT228b가, 전원 전압 VDD의 공급 라인과 메모리 유닛 MU22A의 플래그 셀 FCL22A의 플래그 노드 ND22 사이에 직렬로 접속되어 있다.
PMOS 트랜지스터 PT226b와 PT228b의 게이트가 메모리 셀 M222의 제2 기억 노드 ND2h에 접속되고, PMOS 트랜지스터 PT225b의 게이트가 플래그 셀 FCL22A의 반전 노드 ND22A에 접속되며, PMOS 트랜지스터 PT227b의 게이트가 도시하지 않은 다음 열의 메모리 유닛 MU23A의 플래그 셀 FCL23A의 반전 노드 ND23A에 접속되어 있다.
이러한 구성을 갖는 데이터 전송 회로 DTC222는, 메모리 셀 M222에 논리 「1」의 상관 결과 데이터가 기억되고, 제2 기억 노드 ND2h에 데이터 「0」이 래치되어 있는 경우로서, 메모리 유닛 MU22A가 영역 성장의 주목 메모리 유닛으로서 지정된 경우에는, 플래그 노드 ND22에는 전원 전압 VDD 레벨의 플래그 데이터 「1」이 설정되기 때문에, 반전 노드 ND22A는 접지 레벨인 0V로 된다. 그 결과, PMOS 트랜지스터 PT225b 및 PT226b가 도통 상태로 되어, 도시하지 않은 다음 열의 메모리 유닛 MU23A의 플래그 셀 FCL23A의 플래그 노드 ND23에 전하를 공급한다. 즉, 메모리 유닛 MU23A의 플래그 셀 FCL23A의 플래그 노드 ND23에 데이터 「1」을 전송한다.
한편, 데이터 전송 회로 DTC222는, 메모리 셀 M222에 논리 「1」의 상관 결과 데이터가 기억되고, 제2 기억 노드 ND2h에 데이터 「0」이 래치되어 있는 경우로서, 도시하지 않은 다음 열의 메모리 유닛 MU23A가 영역 성장의 주목 메모리 유닛으로서 지정된 경우에는, 플래그 노드 ND23에는 전원 전압 VDD 레벨의 플래그 데이터 「1」이 설정되기 때문에, 반전 노드 ND23A는 접지 레벨인 0V로 된다. 그 결과, PMOS 트랜지스터 PT227b 및 PT228b가 도통 상태로 되어, 자신의 메모리 유닛 MU22A의 플래그 셀 FCL22A의 플래그 노드 ND22에 전하를 공급한다. 즉, 메모리 유닛 MU23A의 플래그 셀 FCL23A의 플래그 노드 ND23의 플래그 데이터 「1」을 플래그 노드 ND22에 전송한다.
이와 같이, 데이터 전송 회로 DTC222는 도 10의 상하 방향에서 양 방향으로 데이터를 전송하는 기능을 갖고 있다.
이상과 같이, 도 10의 영역 성장 회로의 메모리 어레이부(51A)는, 각 메모리 유닛의 데이터 전송 수단으로서 트랜스퍼 게이트 대신에, 메모리 셀의 제2 기억 노드의 래치 데이터를 게이트에 받아, 전원 전압 VDD 레벨의 신호를 다음 행 또는 다음 열의 메모리 유닛에 전송하거나, 혹은, 다음 행 또는 다음 열의 메모리 유닛에서의 전원 전압 VDD 레벨의 신호를 자신의 플래그 셀의 플래그 노드에 전송하기 때문에, 트랜스퍼 게이트를 이용한 경우에 비해 신호선의 용량의 영향을 잘 받지 않기 때문에, 더욱 고속의 영역 성장을 실현할 수 있는 이점이 있다.
도 11은, 본 발명에 따른 좌우 상하 방향으로 영역 성장이 가능한 영역 성장 회로에서의 메모리 어레이부의 메모리 유닛의 제3 구성예를 도시하는 회로도이다.
도 11의 회로(51B)가 도 10의 회로(51A)와 다른 점은, 데이터 전송 회로의 데이터 전송 방향을 양 방향이 아니라, 한 방향, 즉 도 11의 회로(51B)에서는, 도 11에서 좌측으로부터 우측 방향으로, 및 상측으로부터 하측 방향으로만 전송 가능하도록 구성하여, 단 방향의 영역 성장의 알고리즘을 가능하게 한 것에 있다.
또한, 도 11에서, 도 10과 동일한 구성 부분은 동일한 부호를 붙이고 있다.
구체적으로는, 메모리 유닛 MU11B의 데이터 전송 회로 DTC111B는, 전원 전압 VDD의 공급 라인과 다음 행의 메모리 유닛 MU21B의 플래그 셀 FCL21A의 플래그 노드 ND21 사이에 직렬로 접속된 PMOS 트랜지스터 PT115a 및 PT116a만을 갖고, 도 10의 회로와 같이, 전원 전압 VDD의 공급 라인과 메모리 유닛 MU11B의 플래그 셀 FCL11A의 플래그 노드 ND11 사이에 직렬로 접속되는 PMOS 트랜지스터 PT117a와 PT118a를 갖고 있지 않다.
즉, 메모리 유닛 MU11B의 데이터 전송 회로 DTC111B는, 다음 행의 메모리 유닛 MU21B의 플래그 셀 FCL21A의 플래그 노드 ND21에 전하를 공급하여, 데이터 「1」을 전송하는 기능만을 갖는다.
메모리 유닛 MU11B의 데이터 전송 회로 DTC112B는, 전원 전압 VDD의 공급 라인과 다음 열의 메모리 유닛 MU12B의 플래그 셀 FCL12A의 플래그 노드 ND12 사이에 직렬로 접속된 PMOS 트랜지스터 PT115b 및 PT116b만을 갖고, 도 10의 회로와 같이, 전원 전압 VDD의 공급 라인과 메모리 유닛 MU11B의 플래그 셀 FCL11A의 플래그 노드 ND11 사이에 직렬로 접속되는 PMOS 트랜지스터 PT117b와 PT118b를 갖고 있지 않 다.
즉, 메모리 유닛 MU11B의 데이터 전송 회로 DTC112B는, 다음 열의 메모리 유닛 MU12B의 플래그 셀 FCL12A의 플래그 노드 ND12에 전하를 공급하여, 데이터 「1」을 전송하는 기능만을 갖는다.
마찬가지로, 메모리 유닛 MU12B의 데이터 전송 회로 DTC121B는, 전원 전압 VDD의 공급 라인과 다음 행의 메모리 유닛 MU22B의 플래그 셀 FCL22A의 플래그 노드 ND22 사이에 직렬로 접속된 PMOS 트랜지스터 PT125a 및 PT126a만을 갖고, 도 10의 회로와 같이, 전원 전압 VDD의 공급 라인과 메모리 유닛 MU12B의 플래그 셀 FCL12A의 플래그 노드 ND12 사이에 직렬로 접속되는 PMOS 트랜지스터 PT127a와 PT128a를 갖고 있지 않다.
즉, 메모리 유닛 MU12B의 데이터 전송 회로 DTC121B는, 다음 행의 메모리 유닛 MU22B의 플래그 셀 FCL22A의 플래그 노드 ND22에 전하를 공급하여, 데이터 「1」을 전송하는 기능만을 갖는다.
메모리 유닛 MU12B의 데이터 전송 회로 DTC122B는, 전원 전압 VDD의 공급 라인과 도시하지 않은 다음 열의 메모리 유닛 MU13B의 플래그 셀 FCL13A의 플래그 노드 ND13 사이에 직렬로 접속된 PMOS 트랜지스터 PT125b 및 PT126b만을 갖고, 도 10의 회로와 같이, 전원 전압 VDD의 공급 라인과 메모리 유닛 MU12B의 플래그 셀 FCL12A의 플래그 노드 ND12 사이에 직렬로 접속되는 PMOS 트랜지스터 PT127b와 PT128b를 갖고 있지 않다.
즉, 메모리 유닛 MU12B의 데이터 전송 회로 DTC112B는, 도시하지 않은 다음 열의 메모리 유닛 MU13B의 플래그 셀 FCL13A의 플래그 노드 ND13에 전하를 공급하여, 데이터 「1」을 전송하는 기능만을 갖는다.
메모리 유닛 MU21B의 데이터 전송 회로 DTC211B는, 전원 전압 VDD의 공급 라인과 도시하지 않은 다음 행의 메모리 유닛 MU31B의 플래그 셀 FCL31A의 플래그 노드 ND31 사이에 직렬로 접속된 PMOS 트랜지스터 PT215a 및 PT216a만을 갖고, 도 10의 회로와 같이, 전원 전압 VDD의 공급 라인과 메모리 유닛 MU21B의 플래그 셀 FCL21A의 플래그 노드 ND21 사이에 직렬로 접속되는 PMOS 트랜지스터 PT217a와 PT218a를 갖고 있지 않다.
즉, 메모리 유닛 MU21B의 데이터 전송 회로 DTC211B는, 도시하지 않은 다음 행의 메모리 유닛 MU31B의 플래그 셀 FCL31A의 플래그 노드 ND31에 전하를 공급하여, 데이터 「1」을 전송하는 기능만을 갖는다.
메모리 유닛 MU21B의 데이터 전송 회로 DTC212B는, 전원 전압 VDD의 공급 라인과 다음 열의 메모리 유닛 MU22B의 플래그 셀 FCL22A의 플래그 노드 ND22 사이에 직렬로 접속된 PMOS 트랜지스터 PT215b 및 PT216b만을 갖고, 도 10의 회로와 같이, 전원 전압 VDD의 공급 라인과 메모리 유닛 MU21B의 플래그 셀 FCL21A의 플래그 노드 ND21 사이에 직렬로 접속되는 PMOS 트랜지스터 PT217b와 PT218b를 갖고 있지 않다.
즉, 메모리 유닛 MU21B의 데이터 전송 회로 DTC212B는, 다음 열의 메모리 유닛 MU22B의 플래그 셀 FCL22A의 플래그 노드 ND22에 전하를 공급하여, 데이터 「1」을 전송하는 기능만을 갖는다.
메모리 유닛 MU22B의 데이터 전송 회로 DTC221B는, 전원 전압 VDD의 공급 라인과 도시하지 않은 다음 행의 메모리 유닛 MU32B의 플래그 셀 FCL32A의 플래그 노드 ND32 사이에 직렬로 접속된 PMOS 트랜지스터 PT225a 및 PT226a만을 갖고, 도 10의 회로와 같이, 전원 전압 VDD의 공급 라인과 메모리 유닛 MU22B의 플래그 셀 FCL22A의 플래그 노드 ND22 사이에 직렬로 접속되는 PMOS 트랜지스터 PT227a와 PT228a를 갖고 있지 않다.
즉, 메모리 유닛 MU22B의 데이터 전송 회로 DTC221B는, 도시하지 않은 다음 행의 메모리 유닛 MU32B의 플래그 셀 FCL32A의 플래그 노드 ND32에 전하를 공급하여, 데이터 「1」을 전송하는 기능만을 갖는다.
메모리 유닛 MU22B의 데이터 전송 회로 DTC222B는, 전원 전압 VDD의 공급 라인과 도시하지 않은 다음 열의 메모리 유닛 MU23B의 플래그 셀 FCL23A의 플래그 노드 ND23 사이에 직렬로 접속된 PMOS 트랜지스터 PT225b 및 PT226b만을 갖고, 도 10의 회로와 같이, 전원 전압 VDD의 공급 라인과 메모리 유닛 MU22B의 플래그 셀 FCL22A의 플래그 노드 ND22 사이에 직렬로 접속되는 PMOS 트랜지스터 PT227b와 PT228b를 갖고 있지 않다.
즉, 메모리 유닛 MU22B의 데이터 전송 회로 DTC222B는, 도시하지 않은 다음 열의 메모리 유닛 MU23B의 플래그 셀 FCL23A의 플래그 노드 ND23에 전하를 공급하여, 데이터 「1」을 전송하는 기능만을 갖는다.
이상과 같이, 도 11의 회로(51B)는, 데이터 전송 회로의 데이터 전송 방향을 양 방향이 아니라, 한 방향, 즉 도 11에서 좌측으로부터 우측 방향으로 및 상측으 로부터 하측 방향으로만 전송 가능하도록 구성하였기 때문에, 어플리케이션에 대응하여 단 방향의 영역 성장의 알고리즘을 가능하게 할 수 있고, 또한 이 경우, 소자수의 삭감을 도모할 수 있다.
도 12는, 본 발명에 따른 좌우 상하 방향으로 영역 성장이 가능한 영역 성장 회로에서의 메모리 어레이부의 메모리 유닛의 제3 구성예를 도시하는 회로도이다.
도 12의 회로(51C)가 도 10의 회로(51A)와 다른 점은, 데이터 전송 회로의 데이터 전송 방향을 양 방향이 아니라, 한 방향, 즉 도 12의 회로(51C)에서는, 도 12에서 우측으로부터 좌측 방향으로 및 하측으로부터 상측 방향으로만 전송 가능하도록 구성하여, 단 방향의 영역 성장의 알고리즘을 가능하게 한 것에 있다.
또한, 도 12에서, 도 10과 동일한 구성 부분은 동일한 부호를 붙이고 있다.
구체적으로는, 메모리 유닛 MU11C의 데이터 전송 회로 DTC111C는, 전원 전압 VDD의 공급 라인과 메모리 유닛 MU11C의 플래그 셀 FCL11A의 플래그 노드 ND11 사이에 직렬로 접속되는 PMOS 트랜지스터 PT117a와 PT118a만을 갖고, 도 10의 회로와 같이, 전원 전압 VDD의 공급 라인과 다음 행의 메모리 유닛 MU21C의 플래그 셀 FCL21A의 플래그 노드 ND21 사이에 직렬로 접속된 PMOS 트랜지스터 PT115a 및 PT116a를 갖고 있지 않다.
즉, 메모리 유닛 MU11C의 데이터 전송 회로 DTC111C는, 자신의 메모리 유닛 MU11C의 플래그 셀 FCL11A의 플래그 노드 ND11에, 다음 행의 메모리 유닛 MU21C의 플래그 셀 FCL21A의 플래그 노드 ND21의 데이터 「1」을 전송하는 기능만을 갖는다.
메모리 유닛 MU11C의 데이터 전송 회로 DTC112C는, 전원 전압 VDD의 공급 라인과 메모리 유닛 MU11C의 플래그 셀 FCL11A의 플래그 노드 ND11 사이에 직렬로 접속되는 PMOS 트랜지스터 PT117b와 PT118b를 갖고, 도 10의 회로와 같이, 전원 전압 VDD의 공급 라인과 다음 열의 메모리 유닛 MU12C의 플래그 셀 FCL12A의 플래그 노드 ND12 사이에 직렬로 접속된 PMOS 트랜지스터 PT115b 및 PT116b를 갖고 있지 않다.
즉, 메모리 유닛 MU11C의 데이터 전송 회로 DTC112C는, 자신의 메모리 유닛 MU11C의 플래그 셀 FCL11A의 플래그 노드 ND11에, 다음 열의 메모리 유닛 MU12C의 플래그 셀 FCL12A의 플래그 노드 ND12의 데이터 「1」을 전송하는 기능만을 갖는다.
마찬가지로, 메모리 유닛 MU12C의 데이터 전송 회로 DTC121C는, 전원 전압 VDD의 공급 라인과 메모리 유닛 MU12C의 플래그 셀 FCL12A의 플래그 노드 ND12 사이에 직렬로 접속되는 PMOS 트랜지스터 PT127a와 PT128a만을 갖고, 도 10의 회로와 같이, 전원 전압 VDD의 공급 라인과 다음 행의 메모리 유닛 MU22C의 플래그 셀 FCL22A의 플래그 노드 ND22 사이에 직렬로 접속된 PMOS 트랜지스터 PT125a 및 PT126a를 갖고 있지 않다.
즉, 메모리 유닛 MU12C의 데이터 전송 회로 DTC121C는, 자신의 메모리 유닛 MU12C의 플래그 셀 FCL12A의 플래그 노드 ND12에, 다음 행의 메모리 유닛 MU22C의 플래그 셀 FCL22A의 플래그 노드 ND22의 데이터 「1」을 전송하는 기능만을 갖는다.
메모리 유닛 MU12C의 데이터 전송 회로 DTC112C는, 전원 전압 VDD의 공급 라인과 메모리 유닛 MU12C의 플래그 셀 FCL12A의 플래그 노드 ND12 사이에 직렬로 접속되는 PMOS 트랜지스터 PT117b와 PT118b를 갖고, 도 10의 회로와 같이, 전원 전압 VDD의 공급 라인과 도시하지 않은 다음 열의 메모리 유닛 MU13C의 플래그 셀 FCL13A의 플래그 노드 ND13 사이에 직렬로 접속된 PMOS 트랜지스터 PT125b 및 PT126b를 갖고 있지 않다.
즉, 메모리 유닛 MU12C의 데이터 전송 회로 DTC122C는, 자신의 메모리 유닛 MU12C의 플래그 셀 FCL12A의 플래그 노드 ND12에, 다음 열의 메모리 유닛 MU13C의 플래그 셀 FCL13A의 플래그 노드 ND13의 데이터 「1」을 전송하는 기능만을 갖는다.
메모리 유닛 MU21C의 데이터 전송 회로 DTC211C는, 전원 전압 VDD의 공급 라인과 메모리 유닛 MU21C의 플래그 셀 FCL21A의 플래그 노드 ND21 사이에 직렬로 접속되는 PMOS 트랜지스터 PT217a와 PT218a만을 갖고, 도 10의 회로와 같이, 전원 전압 VDD의 공급 라인과 도시하지 않은 다음 행의 메모리 유닛 MU31C의 플래그 셀 FCL31A의 플래그 노드 ND31 사이에 직렬로 접속된 PMOS 트랜지스터 PT215a 및 PT216a를 갖고 있지 않다.
즉, 메모리 유닛 MU21C의 데이터 전송 회로 DTC211C는, 자신의 메모리 유닛 MU21C의 플래그 셀 FCL21A의 플래그 노드 ND21에, 다음 행의 메모리 유닛 MU31C의 플래그 셀 FCL31A의 플래그 노드 ND31의 데이터 「1」을 전송하는 기능만을 갖는다.
메모리 유닛 MU21C의 데이터 전송 회로 DTC212C는, 전원 전압 VDD의 공급 라인과 메모리 유닛 MU21C의 플래그 셀 FCL21A의 플래그 노드 ND21 사이에 직렬로 접속되는 PMOS 트랜지스터 PT217b와 PT218b를 갖고, 도 10의 회로와 같이, 전원 전압 VDD의 공급 라인과 다음 열의 메모리 유닛 MU22C의 플래그 셀 FCL22A의 플래그 노드 ND22 사이에 직렬로 접속된 PMOS 트랜지스터 PT215b 및 PT216b를 갖고 있지 않다.
즉, 메모리 유닛 MU21C의 데이터 전송 회로 DTC212C는, 자신의 메모리 유닛 MU21C의 플래그 셀 FCL21A의 플래그 노드 ND21에, 다음 열의 메모리 유닛 MU22C의 플래그 셀 FCL22A의 플래그 노드 ND22의 데이터 「1」을 전송하는 기능만을 갖는다.
메모리 유닛 MU22C의 데이터 전송 회로 DTC221C는, 전원 전압 VDD의 공급 라인과 메모리 유닛 MU22C의 플래그 셀 FCL22A의 플래그 노드 ND22 사이에 직렬로 접속되는 PMOS 트랜지스터 PT227a와 PT228a만을 갖고, 도 10의 회로와 같이, 전원 전압 VDD의 공급 라인과 도시하지 않은 다음 행의 메모리 유닛 MU32C의 플래그 셀 FCL32A의 플래그 노드 ND32 사이에 직렬로 접속된 PMOS 트랜지스터 PT225a 및 PT226a를 갖고 있지 않다.
즉, 메모리 유닛 MU22C의 데이터 전송 회로 DTC221C는, 자신의 메모리 유닛 MU22C의 플래그 셀 FCL22A의 플래그 노드 ND22에, 다음 행의 메모리 유닛 MU32C의 플래그 셀 FCL32A의 플래그 노드 ND32의 데이터 「1」을 전송하는 기능만을 갖는다.
메모리 유닛 MU22C의 데이터 전송 회로 DTC222C는, 전원 전압 VDD의 공급 라인과 메모리 유닛 MU22C의 플래그 셀 FCL22A의 플래그 노드 ND22 사이에 직렬로 접속되는 PMOS 트랜지스터 PT227b와 PT228b를 갖고, 도 10의 회로와 같이, 전원 전압 VDD의 공급 라인과 도시하지 않은 다음 열의 메모리 유닛 MU23C의 플래그 셀 FCL23A의 플래그 노드 ND23 사이에 직렬로 접속된 PMOS 트랜지스터 PT225b 및 PT226b를 갖고 있지 않다.
즉, 메모리 유닛 MU22C의 데이터 전송 회로 DTC222C는, 자신의 메모리 유닛 MU22C의 플래그 셀 FCL22A의 플래그 노드 ND22에, 다음 열의 메모리 유닛 MU23C의 플래그 셀 FCL23A의 플래그 노드 ND23의 데이터 「1」을 전송하는 기능만을 갖는다.
이상과 같이, 도 12의 회로(51C)는, 데이터 전송 회로의 데이터 전송 방향을 양 방향이 아니라, 한 방향, 즉 도 12에서 우측으로부터 좌우 방향으로 및 하측으로부터 상측 방향으로만 전송 가능하도록 구성하였기 때문에, 어플리케이션에 대응하여 단 방향의 영역 성장의 알고리즘을 가능하게 할 수 있고, 또한 이 경우, 소자수의 삭감을 도모할 수 있다.
도 13은, 본 발명에 따른 좌우 상하 방향으로 영역 성장이 가능한 영역 성장 회로에서의 메모리 어레이부의 메모리 유닛의 제5 구성예를 도시하는 회로도이다.
도 13의 회로(51D)가 도 10의 회로(51A)와 다른 점은, 포인팅 장치(6)에 의해 지정된 메모리 유닛의 플래그 셀의 플래그 노드에 설정되고, 영역 성장을 위해 인접 메모리 유닛에 전송해 가는 데이터를, 포지티브 논리인 전원 전압 VDD 레벨의 데이터 「1」 대신에, 네가티브 논리인 음의 전원 전압 레벨 VSS, 예를 들면 접지 레벨 0V의 데이터 「0」으로 한 것에 있다.
그 결과, 각 메모리 유닛 MU11D, MU12D, MU21D, MU22D의 플래그 셀과 데이터 전송 회로의 구성이 도 10과 다르다.
또한, 도 13에서, 도 10과 동일한 구성 부분은 동일한 부호를 붙이고 있다.
메모리 유닛 MU11D는, 메모리 셀 M111, M112, 데이터 전송 회로 DTC111D, DTC112D 및 플래그 셀 FCL11D로 구성되어 있다.
이들 구성 요소 중, 메모리 셀 M111, M112의 구성은 도 6 및 도 10의 회로와 마찬가지이기 때문에, 여기서의 설명은 생략한다.
메모리 유닛 MU11D의 플래그 셀 FCL11D는, PMOS 트랜지스터 PT113, NMOS 트랜지스터 NT115 및 인버터 INV111로 구성되어 있다.
전원 전압 VDD의 공급 라인과 기준 전압(0V) VSS의 공급 라인 사이에, PMOS 트랜지스터 PT113과 NMOS 트랜지스터 NT115가 직렬로 접속되어 있다. PMOS 트랜지스터 PT113의 게이트는 리세트 신호 /R의 공급 라인에 접속되고, NMOS 트랜지스터 NT115의 게이트는 세트 신호 S의 공급 라인에 접속되어 있다.
PMOS 트랜지스터 PT113과 NMOS 트랜지스터 NT115의 드레인끼리의 접속점에 의해 플래그 노드 ND11이 구성되고, 노드 ND11이 인버터 INV111의 입력 단자 및 데이터 전송 회로 DTC111D, CRD112D에 접속되어 있다. 또한, 인버터 INV111의 출력 단자에 의해 반전 노드 ND11D가 구성되고, 이 반전 노드 ND11D가 데이터 전송 회로 DTC111D, DTC112D에 접속되어 있다.
그리고, 노드 ND11에 설정되는 신호는, 인버터 INV111을 통해 데이터 「1」에 상당하는 전원 전압 VDD 레벨의 출력 OUT로서 화상 합성기(7)에 출력된다.
데이터 전송 회로 DTC111D는, NMOS 트랜지스터 NT117a∼NT120a로 구성되어 있다.
NMOS 트랜지스터 NT117a와 NT118a가, 전원 전압 VSS의 공급 라인과 다음 행의 메모리 유닛 MU21D의 플래그 셀 FCL21D의 플래그 노드 ND21 사이에 직렬로 접속되어 있다.
또한, NMOS 트랜지스터 NT119a와 NT120a가, 전원 전압 VSS의 공급 라인과 메모리 유닛 MU11D의 플래그 셀 FCL11D의 플래그 노드 ND11 사이에 직렬로 접속되어 있다.
NMOS 트랜지스터 NT117a와 PT119a의 게이트가 메모리 셀 M111의 제1 기억 노드 ND1a에 접속되고, NMOS 트랜지스터 NT118a의 게이트가 플래그 셀 FCL11D의 반전 노드 ND11D에 접속되며, NMOS 트랜지스터 NT120a의 게이트가 다음 행의 메모리 유닛 MU21D의 플래그 셀 FCL2DA의 반전 노드 ND21D에 접속되어 있다.
이러한 구성을 갖는 데이터 전송 회로 DTC111D는, 메모리 셀 M111에 논리 「1」의 상관 결과 데이터가 기억되고, 제1 기억 노드 ND1a에 데이터 「1」이 래치되어 있는 경우로서, 메모리 유닛 MU11D가 영역 성장의 주목 메모리 유닛으로서 지정된 경우에는, 플래그 노드 ND11에는 전원 전압 VSS 레벨의 플래그 데이터 「0」이 설정되기 때문에, 반전 노드 ND11D는 전원 전압 VDD 레벨로 된다. 그 결과, NMOS 트랜지스터 NT117a 및 PT118a가 도통 상태로 되어, 다음 행의 메모리 유닛 MU21D의 플래그 셀 FCL21D의 플래그 노드 ND2D의 전하를 방전시킨다. 즉, 메모리 유닛 MU21D의 플래그 셀 FCL21D의 플래그 노드 ND21에 데이터 「0」을 전송한다.
한편, 데이터 전송 회로 DTC111D는, 메모리 셀 M111에 논리 「1」의 상관 결과 데이터가 기억되고, 제1 기억 노드 ND1a에 데이터 「1」이 래치되어 있는 경우로서, 다음 행의 메모리 유닛 MU21D가 영역 성장의 주목 메모리 유닛으로서 지정된 경우에는, 플래그 노드 ND21에는 전원 전압 VSS 레벨의 플래그 데이터 「0」이 설정되기 때문에, 반전 노드 ND21D는 전원 전압 VDD 레벨로 된다. 그 결과, NMOS 트랜지스터 NT119a 및 NT120a가 도통 상태로 되어, 자신의 메모리 유닛 MU11D의 플래그 셀 FCL11D의 플래그 노드 ND11의 전하를 방전시킨다. 즉, 메모리 유닛 MU21D의 플래그 셀 FCL21D의 플래그 노드 ND21의 플래그 데이터 「0」 을 플래그 노드 ND11에 전송한다.
이와 같이, 데이터 전송 회로 DTC111D는 도 13의 좌우 방향에서 양 방향으로 데이터를 전송하는 기능을 갖고 있다.
데이터 전송 회로 DTC112D는 NMOS 트랜지스터 NT117b∼NT120b로 구성되어 있다.
NMOS 트랜지스터 NT117b와 NT118b가, 전원 전압 VSS의 공급 라인과 다음 열의 메모리 유닛 MU12D의 플래그 셀 FCL12D의 플래그 노드 ND12 사이에 직렬로 접속되어 있다.
또한, NMOS 트랜지스터 NT119b와 NT120b가, 전원 전압 VSS의 공급 라인과 메모리 유닛 MU11D의 플래그 셀 FCL11D의 플래그 노드 ND11 사이에 직렬로 접속되어 있다.
NMOS 트랜지스터 NT117b와 NT119b의 게이트가 메모리 셀 M112의 제1 기억 노드 ND1b에 접속되고, NMOS 트랜지스터 NT118b의 게이트가 플래그 셀 FCL11D의 반전 노드 ND11D에 접속되며, NMOS 트랜지스터 PT120b의 게이트가 다음 열의 메모리 유닛 MU12D의 플래그 셀 FCL12D의 반전 노드 ND12D에 접속되어 있다.
이러한 구성을 갖는 데이터 전송 회로 DTC112D는, 메모리 셀 M112에 논리 「1」의 상관 결과 데이터가 기억되고, 제1 기억 노드 ND1b에 데이터 「1」이 래치되어 있는 경우로서, 메모리 유닛 MU11D가 영역 성장의 주목 메모리 유닛으로서 지정된 경우에는, 플래그 노드 ND11에는 전원 전압 VSS 레벨의 플래그 데이터 「0」이 설정되기 때문에, 반전 노드 ND11D는 전원 전압 VDD 레벨로 된다. 그 결과, NMOS 트랜지스터 NT117b 및 NT118b가 도통 상태로 되어, 다음 열의 메모리 유닛 MU12D의 플래그 셀 FCL12D의 플래그 노드 ND12의 전하를 방전시킨다. 즉, 메모리 유닛 MU12D의 플래그 셀 FCL12D의 플래그 노드 ND12에 플래그 데이터 「0」을 전송한다.
한편, 데이터 전송 회로 DTC112D는, 메모리 셀 M112에 논리 「1」의 상관 결과 데이터가 기억되고, 제1 기억 노드 ND1b에 데이터 「1」이 래치되어 있는 경우로서, 다음 열의 메모리 유닛 MU12D가 영역 성장의 주목 메모리 유닛으로서 지정된 경우에는, 플래그 노드 ND12에는 전원 전압 VSS 레벨의 플래그 데이터 「0」이 설정되기 때문에, 반전 노드 ND12A는 전원 전압 VDD 레벨로 된다. 그 결과, NMOS 트랜지스터 NT119b 및 NT120b가 도통 상태로 되어, 자신의 메모리 유닛 MU11D의 플래 그 셀 FCL11D의 플래그 노드 ND11의 전하를 방전시킨다. 즉, 메모리 유닛 MU12D의 플래그 셀 FCL12D의 플래그 노드 ND12의 플래그 데이터 「0」을 플래그 노드 ND11에 전송한다.
이와 같이, 데이터 전송 회로 DTC112D는 도 13의 상하 방향에서 양 방향으로 데이터를 전송하는 기능을 갖고 있다.
메모리 유닛 MU12D는, 메모리 셀 M121, M122, 데이터 전송 회로 DTC121D, DTC122D 및 플래그 셀 FCL12D로 구성되어 있다.
이들 구성 요소 중, 메모리 셀 M211, M212의 구성은, 도 6 및 도 10의 회로와 마찬가지이기 때문에, 여기서의 설명은 생략한다.
메모리 유닛 MU12D의 플래그 셀 FCL12D는, PMOS 트랜지스터 PT123, NMOS 트랜지스터 NT125 및 인버터 INV121로 구성되어 있다.
전원 전압 VDD의 공급 라인과 기준 전압(0V) VSS의 공급 라인 사이에, PMOS 트랜지스터 PT123과 NMOS 트랜지스터 NT125가 직렬로 접속되어 있다. PMOS 트랜지스터 PT123의 게이트는 리세트 신호 /R의 공급 라인에 접속되고, NMOS 트랜지스터 NT125의 게이트는 세트 신호 S의 공급 라인에 접속되어 있다.
PMOS 트랜지스터 PT123과 NMOS 트랜지스터 NT125의 드레인끼리의 접속점에 의해 플래그 노드 ND12가 구성되고, 노드 ND12가 인버터 INV121의 입력 단자 및 데이터 전송 회로 DTC121D, DTC122D에 접속되어 있다. 또한, 인버터 INV121의 출력 단자에 의해 반전 노드 ND12D가 구성되고, 이 반전 노드 ND12D가 데이터 전송 회로 DTC121D, DTC122D에 접속되어 있다.
그리고, 노드 ND12에 설정되는 신호는, 인버터 INV121을 통해 데이터 「1」에 상당하는 전원 전압 VDD 레벨의 출력 OUT로서 화상 합성기(7)에 출력된다.
데이터 전송 회로 DTC121D는 NMOS 트랜지스터 NT127a∼NT130a로 구성되어 있다.
NMOS 트랜지스터 NT127a와 NT128a가, 전원 전압 VSS의 공급 라인과 다음 행의 메모리 유닛 MU22D의 플래그 셀 FCL22D의 플래그 노드 ND22 사이에 직렬로 접속되어 있다.
또한, NMOS 트랜지스터 NT129a와 PT130a가, 전원 전압 VSS의 공급 라인과 메모리 유닛 MU12D의 플래그 셀 FCL12D의 플래그 노드 ND12 사이에 직렬로 접속되어 있다.
NMOS 트랜지스터 NT127a와 NT129a의 게이트가 메모리 셀 M121의 제1 기억 노드 ND1c에 접속되고, NMOS 트랜지스터 NT128a의 게이트가 플래그 셀 FCL12D의 반전 노드 ND12D에 접속되며, NMOS 트랜지스터 NT130a의 게이트가 다음 행의 메모리 유닛 MU22D의 플래그 셀 FCL22D의 반전 노드 ND22D에 접속되어 있다.
이러한 구성을 갖는 데이터 전송 회로 DTC121D는, 메모리 셀 M121에 논리 「1」의 상관 결과 데이터가 기억되고, 제1 기억 노드 ND1c에 데이터 「1」이 래치되어 있는 경우로서, 메모리 유닛 MU12D가 영역 성장의 주목 메모리 유닛으로서 지정된 경우에는, 플래그 노드 ND12에는 전원 전압 VSS 레벨의 플래그 데이터 「0」이 설정되기 때문에, 반전 노드 ND12D는 전원 전압 VDD 레벨로 된다. 그 결과, NMOS 트랜지스터 NT127a 및 NT128a가 도통 상태로 되어, 다음 행의 메모리 유닛 MU22D의 플래그 셀 FCL22D의 플래그 노드 ND22의 전하를 방전시킨다. 즉, 메모리 유닛 MU22D의 플래그 셀 FCL22D의 플래그 노드 ND22에 플래그 데이터 「0」을 전송한다.
한편, 데이터 전송 회로 DTC121D는, 메모리 셀 M121에 논리 「1」의 상관 결과 데이터가 기억되고, 제1 기억 노드 ND1c에 데이터 「1」이 래치되어 있는 경우로서, 다음 행의 메모리 유닛 MU22D가 영역 성장의 주목 메모리 유닛으로서 지정된 경우에는, 플래그 노드 ND22에는 전원 전압 VSS 레벨의 플래그 데이터 「0」이 설정되기 때문에, 반전 노드 ND22D는 전원 전압 VDD 레벨로 된다. 그 결과, NMOS 트랜지스터 NT129a 및 NT130a가 도통 상태로 되어, 자신의 메모리 유닛 MU12D의 플래그 셀 FCL12D의 플래그 노드 ND12의 전하를 방전시킨다. 즉, 메모리 유닛 MU22D의 플래그 셀 FCL22D의 플래그 노드 ND22의 플래그 데이터 「0」 을 플래그 노드 ND12에 전송한다. 이와 같이, 데이터 전송 회로 DTC121D는 도 13의 좌우 방향에서 양 방향으로 데이터를 전송하는 기능을 갖고 있다.
데이터 전송 회로 DTC122D는 NMOS 트랜지스터 NT127b∼NT130b로 구성되어 있다.
NMOS 트랜지스터 NT127b와 NT128b가, 전원 전압 VSS의 공급 라인과 도시하지 않은 다음 열의 메모리 유닛 MU13D의 플래그 셀 FCL13D의 플래그 노드 ND13 사이에 직렬로 접속되어 있다.
또한, NMOS 트랜지스터 NT129b와 NT130b가, 전원 전압 VSS의 공급 라인과 메모리 유닛 MU12D의 플래그 셀 FCL12D의 플래그 노드 ND12 사이에 직렬로 접속되어 있다.
NMOS 트랜지스터 NT127b와 NT129b의 게이트가 메모리 셀 M122의 제1 기억 노드 ND1d에 접속되고, NMOS 트랜지스터 NT128b의 게이트가 플래그 셀 FCL12D의 반전 노드 ND12D에 접속되며, NMOS 트랜지스터 NT130b의 게이트가 도시하지 않은 다음 열의 메모리 유닛 MU13D의 플래그 셀 FCL13D의 반전 노드 ND13D에 접속되어 있다.
이러한 구성을 갖는 데이터 전송 회로 DTC122D는, 메모리 셀 M122에 논리 「1」의 상관 결과 데이터가 기억되고, 제1 기억 노드 ND1d에 데이터 「1」이 래치되어 있는 경우로서, 메모리 유닛 MU12D가 영역 성장의 주목 메모리 유닛으로서 지정된 경우에는, 플래그 노드 ND12에는 전원 전압 VSS 레벨의 플래그 데이터 「0」이 설정되기 때문에, 반전 노드 ND12D는, 전원 전압 VDD 레벨로 된다. 그 결과, NMOS 트랜지스터 NT127b 및 PT128b가 도통 상태로 되어, 도시하지 않은 다음 열의 메모리 유닛 MU13B의 플래그 셀 FCL13B의 플래그 노드 ND13의 전하를 방전시킨다. 즉, 메모리 유닛 MU13D의 플래그 셀 FCL13D의 플래그 노드 ND13에 플래그 데이터 「0」을 전송한다.
한편, 데이터 전송 회로 DTC122D는, 메모리 셀 M122에 논리 「1」의 상관 결과 데이터가 기억되고, 제1 기억 노드 ND1d에 데이터 「1」이 래치되어 있는 경우로서, 도시하지 않은 다음 열의 메모리 유닛 MU13D가 영역 성장의 주목 메모리 유닛으로서 지정된 경우에는, 플래그 노드 ND13에는 전원 전압 VSS 레벨의 플래그 데이터 「0」이 설정되기 때문에, 반전 노드 ND13D는 전원 전압 VDD 레벨로 된다. 그 결과, NMOS 트랜지스터 NT129b 및 PT130b가 도통 상태로 되어, 자신의 메모리 유닛 MU12D의 플래그 셀 FCL12D의 플래그 노드 ND12의 전하를 방전시킨다. 즉, 메모리 유닛 MU13D의 플래그 셀 FCL13D의 플래그 노드 ND13의 플래그 데이터 「0」을 플래그 노드 ND12에 전송한다.
이와 같이, 데이터 전송 회로 DTC122D는 도 13의 상하 방향에서 양 방향으로 데이터를 전송하는 기능을 갖고 있다.
메모리 유닛 MU21D는, 메모리 셀 M211, M212, 데이터 전송 회로 DTC211D, DTC212D 및 플래그 셀 FCL21D로 구성되어 있다.
이들 구성 요소 중, 메모리 셀 M211, M212의 구성은, 도 6 및 도 10의 회로와 마찬가지이기 때문에, 여기서의 설명은 생략한다.
메모리 유닛 MU21D의 플래그 셀 FCL21D는, PMOS 트랜지스터 PT213, NMOS 트랜지스터 NT215 및 인버터 INV211로 구성되어 있다.
전원 전압 VDD의 공급 라인과 기준 전압(0V) VSS의 공급 라인 사이에, PMOS 트랜지스터 PT213과 NMOS 트랜지스터 NT215가 직렬로 접속되어 있다. PMOS 트랜지스터 PT213의 게이트 리세트 신호 /R의 공급 라인에 접속되고, NMOS 트랜지스터 NT215의 게이트는 세트 신호 S의 공급 라인에 접속되어 있다.
PMOS 트랜지스터 PT213과 NMOS 트랜지스터 NT215의 드레인끼리의 접속점에 의해 플래그 노드 ND21이 구성되고, 노드 ND21이 인버터 INV211의 입력 단자 및 데이터 전송 회로 DTC211D, DTC212D에 접속되어 있다. 또한, 인버터 INV211의 출력 단자에 의해 반전 노드 ND21D가 구성되고, 이 반전 노드 ND21D가 데이터 전송 회로 DTC211D, DTC212D에 접속되어 있다.
그리고, 노드 ND21에 설정되는 신호는, 인버터 INV211을 통해 데이터 「1」에 상당하는 전원 전압 VDD 레벨의 출력 OUT로서 화상 합성기(7)에 출력된다.
데이터 전송 회로 DTC211D는 NMOS 트랜지스터 NT217a∼NT220a로 구성되어 있다.
NMOS 트랜지스터 NT217a와 NT218a가, 전원 전압 VSS의 공급 라인과 도시하지 않은 다음 행의 메모리 유닛 MU31D의 플래그 셀 FCL31D의 플래그 노드 ND31 사이에 직렬로 접속되어 있다.
또한, NMOS 트랜지스터 NT219a와 NT220a가, 전원 전압 VSS의 공급 라인과 메모리 유닛 MU21D의 플래그 셀 FCL21D의 플래그 노드 ND21 사이에 직렬로 접속되어 있다.
NMOS 트랜지스터 NT217a와 NT219a의 게이트가 메모리 셀 M211의 제1 기억 노드 ND1e에 접속되고, NMOS 트랜지스터 NT218a의 게이트가 플래그 셀 FCL21D의 반전 노드 ND21D에 접속되며, NMOS 트랜지스터 NT220a의 게이트가 도시하지 않은 다음 행의 메모리 유닛 MU31D의 플래그 셀 FCL31D의 반전 노드 ND31D에 접속되어 있다.
이러한 구성을 갖는 데이터 전송 회로 DTC211D는, 메모리 셀 M211에 논리 「1」의 상관 결과 데이터가 기억되고, 제1 기억 노드 ND1e에 데이터 「1」이 래치되어 있는 경우로서, 메모리 유닛 MU21D가 영역 성장의 주목 메모리 유닛으로서 지정된 경우에는, 플래그 노드 ND21에는 전원 전압 VSS 레벨의 플래그 데이터 「0」이 설정되기 때문에, 반전 노드 ND21D는 전원 전압 VDD 레벨로 된다. 그 결과, NMOS 트랜지스터 NT217a 및 NT218a가 도통 상태로 되어, 도시하지 않은 다음 행의 메모리 유닛 MU31D의 플래그 셀 FCL31D의 플래그 노드 ND31의 전하를 방전시킨다. 즉, 메모리 유닛 MU31D의 플래그 셀 FCL31D의 플래그 노드 ND31에 플래그 데이터 「0」을 전송한다.
한편, 데이터 전송 회로 DTC211D는, 메모리 셀 M211에 논리 「1」의 상관 결과 데이터가 기억되고, 제1 기억 노드 ND1e에 데이터 「1」이 래치되어 있는 경우로서, 도시하지 않은 다음 행의 메모리 유닛 MU31D가 영역 성장의 주목 메모리 유닛으로서 지정된 경우에는, 플래그 노드 ND31에는 전원 전압 VSS 레벨의 플래그 데이터 「0」이 설정되기 때문에, 반전 노드 ND31D는 전원 전압 VDD 레벨로 된다. 그 결과, NMOS 트랜지스터 NT219a 및 NT220a가 도통 상태로 되어, 자신의 메모리 유닛 MU21D의 플래그 셀 FCL21D의 플래그 노드 ND21의 전하를 방전시킨다. 즉, 메모리 유닛 MU31D의 플래그 셀 FCL31D의 플래그 노드 ND31의 플래그 데이터 「0」을 플래그 노드 ND21에 전송한다.
이와 같이, 데이터 전송 회로 DTC211D는 도 13의 좌우 방향에서 양 방향으로 데이터를 전송하는 기능을 갖고 있다.
데이터 전송 회로 DTC212D는, NMOS 트랜지스터 NT218b∼NT220b로 구성되어 있다.
NMOS 트랜지스터 NT217b와 NT218b가, 전원 전압 VSS의 공급 라인과 다음 열의 메모리 유닛 MU22D의 플래그 셀 FCL22D의 플래그 노드 ND22 사이에 직렬로 접속되어 있다.
또한, NMOS 트랜지스터 NT219b와 NT220b가, 전원 전압 VSS의 공급 라인과 메 모리 유닛 MU21D의 플래그 셀 FCL21D의 플래그 노드 ND21 사이에 직렬로 접속되어 있다.
NMOS 트랜지스터 NT217b와 NT219b의 게이트가 메모리 셀 M212의 제1 기억 노드 ND1f에 접속되고, NMOS 트랜지스터 NT218b의 게이트가 플래그 셀 FCL21D의 반전 노드 ND21D에 접속되며, NMOS 트랜지스터 NT220b의 게이트가 다음 열의 메모리 유닛 MU22D의 플래그 셀 FCL22D의 반전 노드 ND22D에 접속되어 있다.
이러한 구성을 갖는 데이터 전송 회로 DTC212D는, 메모리 셀 M212에 논리 「1」의 상관 결과 데이터가 기억되고, 제1 기억 노드 ND1f에 데이터 「1」이 래치되어 있는 경우로서, 메모리 유닛 MU21D가 영역 성장의 주목 메모리 유닛으로서 지정된 경우에는, 플래그 노드 ND21에는 전원 전압 VSS 레벨의 플래그 데이터 「0」이 설정되기 때문에, 반전 노드 ND21D는 전원 전압 VDD 레벨로 된다. 그 결과, NMOS 트랜지스터 NT217b 및 NT218b가 도통 상태로 되어, 다음 열의 메모리 유닛 MU22D의 플래그 셀 FCL22D의 플래그 노드 ND22의 전하를 방전시킨다. 즉, 메모리 유닛 MU22D의 플래그 셀 FCL22D의 플래그 노드 ND22에 플래그 데이터 「0」을 전송한다.
한편, 데이터 전송 회로 DTC212D는, 메모리 셀 M212에 논리 「1」의 상관 결과 데이터가 기억되고, 제1 기억 노드 ND1f에 데이터 「0」이 래치되어 있는 경우로서, 다음 열의 메모리 유닛 MU22D가 영역 성장의 주목 메모리 유닛으로서 지정된 경우에는, 플래그 노드 ND22에는 전원 전압 VSS 레벨의 플래그 데이터 「0」이 설정되기 때문에, 반전 노드 ND22D는 전원 전압 VDD 레벨로 된다. 그 결과, NMOS 트 랜지스터 NT219b 및 NT220b가 도통 상태로 되어, 자신의 메모리 유닛 MU21D의 플래그 셀 FCL21D의 플래그 노드 ND21의 전하를 방전시킨다. 즉, 메모리 유닛 MU22D의 플래그 셀 FCL22D의 플래그 노드 ND22의 플래그 데이터 「0」 을 플래그 노드 ND21에 전송한다.
이와 같이, 데이터 전송 회로 DTC212D는 도 13의 상하 방향에서 양 방향으로 데이터를 전송하는 기능을 갖고 있다.
메모리 유닛 MU22D는, 메모리 셀 M221, M222, 데이터 전송 회로 DTC221D, DTC222D 및 플래그 셀 FCL22D로 구성되어 있다.
이들 구성 요소 중, 메모리 셀 M221, M222의 구성은 도 6 및 도 10의 회로와 마찬가지이기 때문에, 여기서의 설명은 생략한다.
메모리 유닛 NIU22D의 플래그 셀 FCL22D는, PMOS 트랜지스터 PT223, NMOS 트랜지스터 NT225 및 인버터 INV221로 구성되어 있다.
전원 전압 VDD의 공급 라인과 기준 전압(0V) VSS의 공급 라인 사이에, PMOS 트랜지스터 PT223과 NMOS 트랜지스터 NT225가 직렬로 접속되어 있다. PMOS 트랜지스터 PT223의 게이트는 리세트 신호 /R의 공급 라인에 접속되고, NMOS 트랜지스터 NT225의 게이트는 세트 신호 S의 공급 라인에 접속되어 있다.
PMOS 트랜지스터 PT223과 NMOS 트랜지스터 NT225의 드레인끼리의 접속점에 의해 플래그 노드 ND22가 구성되고, 노드 ND22가 인버터 INV221의 입력 단자 및 데이터 전송 회로 DTC221D, DTC22D에 접속되어 있다. 또한, 인버터 INV221의 출력 단자에 의해 반전 노드 ND22D가 구성되고, 이 반전 노드 ND22D가 데이터 전송 회로 DTC221D, DTC222D에 접속되어 있다.
그리고, 노드 ND22에 설정되는 신호는, 인버터 INV221을 통해 데이터 「1」에 상당하는 전원 전압 VDD 레벨의 출력 OUT로서 화상 합성기(7)에 출력된다.
데이터 전송 회로 DTC221D는, NMOS 트랜지스터 NT227a∼NT230a로 구성되어 있다.
NMOS 트랜지스터 NT227a와 NT228a가, 전원 전압 VSS의 공급 라인과 도시하지 않은 다음 행의 메모리 유닛 MU32D의 플래그 셀 FCL32D의 플래그 노드 ND32 사이에 직렬로 접속되어 있다.
또한, NMOS 트랜지스터 NT229a와 NT230a가, 전원 전압 VSS의 공급 라인과 메모리 유닛 MU22D의 플래그 셀 FCL22D의 플래그 노드 ND22 사이에 직렬로 접속되어 있다.
NMOS 트랜지스터 NT227a와 NT229a의 게이트가 메모리 셀 M221의 제1 기억 노드 ND1g에 접속되고, NMOS 트랜지스터 NT228a의 게이트가 플래그 셀 FCL22D의 반전 노드 ND22D에 접속되며, NMOS 트랜지스터 NT230a의 게이트가 도시하지 않은 메모리 유닛 MU32D의 플래그 셀 FCL32D의 반전 노드 ND32D에 접속되어 있다.
이러한 구성을 갖는 데이터 전송 회로 DTC221D는, 메모리 셀 M221에 논리 「1」의 상관 결과 데이터가 기억되고, 제1 기억 노드 ND1g에 데이터 「1」이 래치되어 있는 경우로서, 메모리 유닛 MU22D가 영역 성장의 주목 메모리 유닛으로서 지정된 경우에는, 플래그 노드 ND22에는 전원 전압 VSS 레벨의 플래그 데이터 「0」이 설정되기 때문에, 반전 노드 ND22D는 전원 전압 VDD 레벨로 된다. 그 결과, NMOS 트랜지스터 NT227a 및 NT228a가 도통 상태로 되어, 도시하지 않은 다음 행의 메모리 유닛 MU32D의 플래그 셀 FCL32D의 플래그 노드 ND32의 전하를 방전시킨다. 즉, 메모리 유닛 MU32D의 플래그 셀 FCL32D의 플래그 노드 ND32에 플래그 데이터 「0」을 전송한다.
한편, 데이터 전송 회로 DTC221D는, 메모리 셀 M221에 논리 「1」의 상관 결과 데이터가 기억되고, 제1 기억 노드 ND1g에 데이터 「1」이 래치되어 있는 경우로서, 도시하지 않은 다음 행의 메모리 유닛 MU32D가 영역 성장의 주목 메모리 유닛으로서 지정된 경우에는, 플래그 노드 ND32에는 전원 전압 VSS 레벨의 플래그 데이터 「0」이 설정되기 때문에, 반전 노드 ND32D는 전원 전압 VDD 레벨로 된다. 그 결과, NMOS 트랜지스터 NT229a 및 NT230a가 도통 상태로 되어, 자신의 메모리 유닛 MU22D의 플래그 셀 FCL22D의 플래그 노드 ND22의 전하를 방전시킨다. 즉, 메모리 유닛 MU32D의 플래그 셀 FCL32D의 플래그 노드 ND32의 플래그 데이터 「0」을 플래그 노드 ND22에 전송한다.
이와 같이, 데이터 전송 회로 DTC221D는, 도 13의 좌우 방향에서 양 방향으로 데이터를 전송하는 기능을 갖고 있다.
데이터 전송 회로 DTC222D는 NMOS 트랜지스터 NT227b∼NT230b로 구성되어 있다.
NMOS 트랜지스터 NT227b와 NT228b가, 전원 전압 VSS의 공급 라인과 도시하지 않은 다음 열의 메모리 유닛 MU23D의 플래그 셀 FCL23D의 플래그 노드 ND23 사이에 직렬로 접속되어 있다.
또한, NMOS 트랜지스터 NT229b와 NT230b가, 전원 전압 VSS의 공급 라인과 메모리 유닛 MU22D의 플래그 셀 FCL22D의 플래그 노드 ND22 사이에 직렬로 접속되어 있다.
NMOS 트랜지스터 NT227b와 NT229b의 게이트가 메모리 셀 M222의 제1 기억 노드 ND1h에 접속되고, NMOS 트랜지스터 NT228b의 게이트가 플래그 셀 FCL22D의 반전 노드 ND22D에 접속되며, NMOS 트랜지스터 NT230b의 게이트가 도시하지 않은 다음 열의 메모리 유닛 MU23D의 플래그 셀 FCL23D의 반전 노드 ND23D에 접속되어 있다.
이러한 구성을 갖는 데이터 전송 회로 DTC222D는, 메모리 셀 M222에 논리 「1」의 상관 결과 데이터가 기억되고, 제1 기억 노드 ND1h에 데이터 「1」이 래치되어 있는 경우로서, 메모리 유닛 MU22D가 영역 성장의 주목 메모리 유닛으로서 지정된 경우에는, 플래그 노드 ND22에는 전원 전압 VSS 레벨의 플래그 데이터 「0」이 설정되기 때문에, 반전 노드 ND22D는 전원 전압 VDD 레벨로 된다. 그 결과, NMOS 트랜지스터 NT227b 및 PT228b가 도통 상태로 되어, 도시하지 않은 다음 열의 메모리 유닛 MU23D의 플래그 셀 FCL23D의 플래그 노드 ND23의 전하를 방전시킨다. 즉, 메모리 유닛 MU23D의 플래그 셀 FCL23D의 플래그 노드 ND23에 플래그 데이터 「0」을 전송한다.
한편, 데이터 전송 회로 DTC222D는, 메모리 셀 M222에 논리 「1」의 상관 결과 데이터가 기억되고, 제1 기억 노드 ND1h에 데이터 「1」이 래치되어 있는 경우로서, 도시하지 않은 다음 열의 메모리 유닛 MU23D가 영역 성장의 주목 메모리 유닛으로서 지정된 경우에는, 플래그 노드 ND23에는 전원 전압 VSS 레벨의 플래그 데 이터 「0」이 설정되기 때문에, 반전 노드 ND23D는 전원 전압 VDD 레벨로 된다. 그 결과, NMOS 트랜지스터 NT229b 및 NT230b가 도통 상태로 되어, 자신의 메모리 유닛 MU22D의 플래그 셀 FCL22D의 플래그 노드 ND22의 전하를 방전시킨다. 즉, 메모리 유닛 MU23D의 플래그 셀 FCL23D의 플래그 노드 ND23의 플래그 데이터 「0」을 플래그 노드 ND22에 전송한다.
이와 같이, 데이터 전송 회로 DTC222D는 도 13의 상하 방향에서 양 방향으로 데이터를 전송하는 기능을 갖고 있다.
이러한 구성을 갖는 메모리 어레이부(51D)의 메모리 셀에 모든 화소분의 상관값의 데이터가 기입되었으면, 도 14a에 도시한 바와 같이, 모든 메모리 유닛 MU11D∼MU22D(실제로는, 도 5와 같이, 다수의 메모리 유닛이 배열됨)의 플래그 셀 FCL11D∼FCL22D를 구성하는 PMOS 트랜지스터의 게이트에, 로우 레벨에서 액티브인 리세트 신호 /R을 공급한다.
이에 의해, 모든 메모리 유닛 MU11D∼MU22D의 플래그 셀 FCL11∼FCL88의 플래그 노드 ND11∼ND22의 데이터가 「0」으로 리세트되고, 이에 수반하여, 도 14c에 도시한 바와 같이, 모든 플래그 출력 OUT가 「0」으로 리세트된다.
이 리세트 동작에 의해, 영역 성장 처리의 준비 동작이 완료된다.
그 후, 포인팅 장치(6)로부터 지정된 위치(어드레스)의 주목 메모리 유닛 MU의 플래그 셀 FCL을 구성하는 NMOS 트랜지스터 NT의 게이트에, 도 14b에 도시한 바와 같이, 하이 레벨에서 액티브인 세트 신호 S가 공급된다.
이에 의해, 주목 메모리 유닛 셀의 플래그 셀의 플래그 노드의 전위만이 전 원 전압 VSS 레벨로 하강하여, 데이터 「0」을 출력할 수 있다.
그리고, 주목 메모리 유닛을 중심으로 하여, 메모리 셀에 접속된 데이터 전송 회로를 통해 차례차례로 주목 메모리 유닛의 「0」 레벨이 전달되어 가게 된다. 「0」 레벨이 전달된 각 메모리 유닛의 플래그 셀로부터는, 인버터를 통해 데이터 「1」이 플래그 출력 OUT로서 화상 합성기(7)에 출력된다.
여기서, 메모리 셀의 제1 기억 노드에 접속된 데이터 전송 회로의 NMOS 트랜지스터 트랜스퍼 게이트가 오프 상태로 되면, 이 영역 성장의 처리는 거기에서 멈추고 처리는 종료된다.
이상과 같이, 도 13의 영역 성장 회로의 메모리 어레이부(51D)는, 각 메모리 유닛의 데이터 전송 수단으로서 트랜스퍼 게이트 대신에, 메모리 셀의 제1 기억 노드의 래치 데이터를 게이트에 받아, 전원 전압 VSS 레벨의 신호를 다음 행 또는 다음 열의 메모리 유닛에 전송하거나, 혹은, 다음 행 또는 다음 열의 메모리 유닛에서의 전원 전압 VSS 레벨의 신호를 자신의 플래그 셀의 플래그 노드에 전송하기 때문에, 트랜스퍼 게이트를 이용한 경우에 비해 신호선의 용량의 영향을 잘 받지 않으므로, 더욱 고속의 영역 성장을 실현할 수 있는 이점이 있다.
또한, 회로 동작으로서는 네가티브 논리의 동작이 되도록 구성하였기 때문에, 플래그 셀의 인버터를 도 10의 회로에 비해 1개 줄일 수 있는 등 회로의 소규모화를 도모할 수 있고, 또한, 데이터 전송 회로 DTC를 PMOS 트랜지스터 대신에, NMOS 트랜지스터로 구성하였기 때문에 회로의 고속화도 도모할 수 있는 이점이 있다.
도 15는, 본 발명에 따른 좌우 상하 방향으로 영역 성장이 가능한 영역 성장 회로에서의 메모리 어레이부의 메모리 유닛의 제6 구성예를 도시하는 회로도이다.
도 15의 회로(51E)가 도 13의 회로(51D)와 다른 점은, 데이터 전송 회로의 데이터 전송 방향을 양 방향이 아니라, 한 방향, 즉 도 15의 회로(51E)에서는, 도 15에서 좌측으로부터 우측 방향으로 및 상측으로부터 하측 방향으로만 전송 가능하도록 구성하여, 단 방향의 영역 성장의 알고리즘을 가능하게 한 것에 있다.
또한, 도 15에서, 도 13과 동일한 구성 부분은 동일한 부호를 붙이고 있다.
구체적으로는, 메모리 유닛 MU11E의 데이터 전송 회로 DTC111E는, 전원 전압 VSS의 공급 라인과 다음 행의 메모리 유닛 MU21E의 플래그 셀 FCL21E의 플래그 노드 ND21 사이에 직렬로 접속된 NMOS 트랜지스터 NT117a 및 NT118a만을 갖고, 도 13의 회로와 같이, 전원 전압 VSS의 공급 라인과 메모리 유닛 MU11E의 플래그 셀 FCL11E의 플래그 노드 ND11 사이에 직렬로 접속되는 NMOS 트랜지스터 NT119a와 NT120a를 갖고 있지 않다.
즉, 메모리 유닛 MU11E의 데이터 전송 회로 DTC111E는, 다음 행의 메모리 유닛 MU21E의 플래그 셀 FCL21E의 플래그 노드 ND21의 전하를 방전시켜, 데이터 「0」을 전송하는 기능만을 갖는다.
메모리 유닛 MU11E의 데이터 전송 회로 DTC112E는, 전원 전압 VSS의 공급 라인과 다음 열의 메모리 유닛 MU12E의 플래그 셀 FCL12E의 플래그 노드 ND12 사이에 직렬로 접속된 PMOS 트랜지스터 NT117b 및 NT118b만을 갖고, 도 13의 회로와 같이, 전원 전압 VSS의 공급 라인과 메모리 유닛 MU11E의 플래그 셀 FCL11E의 플래그 노 드 ND11 사이에 직렬로 접속되는 NMOS 트랜지스터 NT119b와 NT120b를 갖고 있지 않다.
즉, 메모리 유닛 MU11E의 데이터 전송 회로 DTC112E는, 다음 열의 메모리 유닛 MU12E의 플래그 셀 FCL12E의 플래그 노드 ND12의 전하를 방전시켜, 데이터 「0」을 전송하는 기능만을 갖는다.
마찬가지로, 메모리 유닛 MU12E의 데이터 전송 회로 DTC121E는, 전원 전압 VSS의 공급 라인과 다음 행의 메모리 유닛 MU22E의 플래그 셀 FCL22E의 플래그 노드 ND22 사이에 직렬로 접속된 NMOS 트랜지스터 NT127a 및 NT128a만을 갖고, 도 13의 회로와 같이, 전원 전압 VSS의 공급 라인과 메모리 유닛 MU12E의 플래그 셀 FCL12E의 플래그 노드 ND12 사이에 직렬로 접속되는 NMOS 트랜지스터 NT129a와 NT130a를 갖고 있지 않다.
즉, 메모리 유닛 MU12E의 데이터 전송 회로 DTC121E는, 다음 행의 메모리 유닛 MU22E의 플래그 셀 FCL22E의 플래그 노드 ND22의 전하를 방전시켜, 데이터 「0」을 전송하는 기능만을 갖는다.
메모리 유닛 MU12E의 데이터 전송 회로 DTC122E는, 전원 전압 VSS의 공급 라인과 도시하지 않은 다음 열의 메모리 유닛 MU13E의 플래그 셀 FCL13E의 플래그 노드 ND13 사이에 직렬로 접속된 NMOS 트랜지스터 NT127b 및 NT128b만을 갖고, 도 13의 회로와 같이, 전원 전압 VSS의 공급 라인과 메모리 유닛 MU12E의 플래그 셀 FCL12E의 플래그 노드 ND12 사이에 직렬로 접속되는 NMOS 트랜지스터 NT129b와 NT130b를 갖고 있지 않다.
즉, 메모리 유닛 MU12E의 데이터 전송 회로 DTC122E는, 도시하지 않은 다음 열의 메모리 유닛 MU13E의 플래그 셀 FCL13E의 플래그 노드 ND13의 전하를 방전시켜, 데이터 「0」을 전송하는 기능만을 갖는다.
메모리 유닛 MU21E의 데이터 전송 회로 DTC211E는, 전원 전압 VSS의 공급 라인과 도시하지 않은 다음 행의 메모리 유닛 MU31E의 플래그 셀 FCL31E의 플래그 노드 ND31 사이에 직렬로 접속된 NMOS 트랜지스터 NT217a 및 NT218a만을 갖고, 도 13의 회로와 같이, 전원 전압 VSS의 공급 라인과 메모리 유닛 MU21E의 플래그 셀 FCL21E의 플래그 노드 ND21 사이에 직렬로 접속되는 NMOS 트랜지스터 NT219a와 NT220a를 갖고 있지 않다.
즉, 메모리 유닛 MU21E의 데이터 전송 회로 DTC211E는, 도시하지 않은 다음 행의 메모리 유닛 MU31E의 플래그 셀 FCL31E의 플래그 노드 ND31의 전하를 방전시켜, 데이터 「0」을 전송하는 기능만을 갖는다.
메모리 유닛 MU21E의 데이터 전송 회로 DTC212E는, 전원 전압 VSS의 공급 라인과 다음 열의 메모리 유닛 MU22E의 플래그 셀 FCL22E의 플래그 노드 ND22 사이에 직렬로 접속된 NMOS 트랜지스터 NT217b 및 NT218b만을 갖고, 도 13의 회로와 같이, 전원 전압 VSS의 공급 라인과 메모리 유닛 MU21E의 플래그 셀 FCL21E의 플래그 노드 ND21 사이에 직렬로 접속되는 NMOS 트랜지스터 NT219b와 NT220b를 갖고 있지 않다.
즉, 메모리 유닛 MU21E의 데이터 전송 회로 DTC212E는, 다음 열의 메모리 유닛 MU22E의 플래그 셀 FCL22E의 플래그 노드 ND22의 전하를 방전시켜, 데이터 「0 」을 전송하는 기능만을 갖는다.
메모리 유닛 MU22E의 데이터 전송 회로 DTC221E는, 전원 전압 VSS의 공급 라인과 도시하지 않은 다음 행의 메모리 유닛 MU32E의 플래그 셀 FCL32E의 플래그 노드 ND32 사이에 직렬로 접속된 NMOS 트랜지스터 NT227a 및 NT228a만을 갖고, 도 13의 회로와 같이, 전원 전압 VSS의 공급 라인과 메모리 유닛 MU22E의 플래그 셀 FCL22E의 플래그 노드 ND22 사이에 직렬로 접속되는 NMOS 트랜지스터 NT229a와 NT230a를 갖고 있지 않다.
즉, 메모리 유닛 MU22E의 데이터 전송 회로 DTC221E는, 도시하지 않은 다음 행의 메모리 유닛 MU32E의 플래그 셀 FCL32E의 플래그 노드 ND32의 전하를 방전시켜, 데이터 「0」을 전송하는 기능만을 갖는다.
메모리 유닛 MU22E의 데이터 전송 회로 DTC222E는, 전원 전압 VSS의 공급 라인과 도시하지 않은 다음 열의 메모리 유닛 MU23E의 플래그 셀 FCL23E의 플래그 노드 ND23 사이에 직렬로 접속된 NMOS 트랜지스터 NT227b 및 NT228b만을 갖고, 도 13의 회로와 같이, 전원 전압 VSS의 공급 라인과 메모리 유닛 MU22E의 플래그 셀 FCL22E의 플래그 노드 ND22 사이에 직렬로 접속되는 NMOS 트랜지스터 NT229b와 NT230b를 갖고 있지 않다.
즉, 메모리 유닛 MU22E의 데이터 전송 회로 DTC222E는, 도시하지 않은 다음 열의 메모리 유닛 MU23E의 플래그 셀 FCL23E의 플래그 노드 ND23의 전하를 방전시켜, 데이터 「0」을 전송하는 기능만을 갖는다.
이상과 같이, 도 15의 회로(51E)는, 데이터 전송 회로의 데이터 전송 방향을 양 방향이 아니라, 한 방향, 즉 도 15에서 좌측으로부터 우측 방향으로 및 상측으로부터 하측 방향으로만 전송 가능하도록 구성하였기 때문에, 어플리케이션에 대응하여 단 방향의 영역 성장의 알고리즘을 가능하게 할 수 있고, 또한 이 경우, 소자수의 삭감을 도모할 수 있다.
또한, 회로 동작으로서는 네가티브 논리의 동작이 되도록 구성하였기 때문에, 플래그 셀의 인버터를 도 11의 회로에 비해 1개 줄일 수 있는 등 회로의 소규모화를 도모할 수 있고, 또한, 데이터 전송 회로 DTC를 PMOS 트랜지스터 대신에, NMOS 트랜지스터로 구성하였기 때문에 회로의 고속화도 도모할 수 있는 이점이 있다.
도 16은 본 발명에 따른 좌우 상하 방향으로 영역 성장이 가능한 영역 성장 회로에서의 메모리 어레이부의 메모리 유닛의 제7 구성예를 도시하는 회로도이다.
도 16의 회로(51F)가 도 13의 회로(51D)와 다른 점은, 데이터 전송 회로의 데이터 전송 방향을 양 방향이 아니라, 한 방향, 즉 도 16의 회로(51F)에서는, 도 16에서 우측으로부터 좌측 방향으로 및 하측으로부터 상측 방향으로만 전송 가능하도록 구성하여, 단 방향의 영역 성장의 알고리즘을 가능하게 한 것에 있다.
또한, 도 16에서, 도 13과 동일한 구성 부분은 동일한 부호를 붙이고 있다.
구체적으로는, 메모리 유닛 MU11F의 데이터 전송 회로 DTC111F는, 전원 전압 VSS의 공급 라인과 메모리 유닛 MU11F의 플래그 셀 FCL11F의 플래그 노드 ND11 사이에 직렬로 접속되는 NMOS 트랜지스터 NT119a와 PT120a만을 갖고, 도 13의 회로와 같이, 전원 전압 VSS의 공급 라인과 다음 행의 메모리 유닛 MU21F의 플래그 셀 FCL21F의 플래그 노드 ND21 사이에 직렬로 접속된 NMOS 트랜지스터 NT117a 및 NT118a를 갖고 있지 않다.
즉, 메모리 유닛 MU11F의 데이터 전송 회로 DTC111F는, 자신의 메모리 유닛 MU11F의 플래그 셀 FCL11F의 플래그 노드 ND11에, 다음 행의 메모리 유닛 MU21F의 플래그 셀 FCL21F의 플래그 노드 ND21의 데이터 「0」을 전송하는 기능만을 갖는다.
메모리 유닛 MU11F의 데이터 전송 회로 DTC112F는, 전원 전압 VSS의 공급 라인과 메모리 유닛 MU11F의 플래그 셀 FCL11F의 플래그 노드 ND11 사이에 직렬로 접속되는 NMOS 트랜지스터 NT119b와 NT120b를 갖고, 도 13의 회로와 같이, 전원 전압 VSS의 공급 라인과 다음 열의 메모리 유닛 MU12F의 플래그 셀 FCL12F의 플래그 노드 ND12 사이에 직렬로 접속된 NMOS 트랜지스터 NT117b 및 NT118b를 갖고 있지 않다.
즉, 메모리 유닛 MU11F의 데이터 전송 회로 DTC112F는, 자신의 메모리 유닛 MU11F의 플래그 셀 FCL11F의 플래그 노드 ND11에, 다음 열의 메모리 유닛 MU12F의 플래그 셀 FCL12F의 플래그 노드 ND12의 데이터 「0」을 전송하는 기능만을 갖는다.
마찬가지로, 메모리 유닛 MU12F의 데이터 전송 회로 DTC121F는, 전원 전압 VSS의 공급 라인과 메모리 유닛 MU12F의 플래그 셀 FCL12F의 플래그 노드 ND12 사이에 직렬로 접속되는 NMOS 트랜지스터 NT129a와 NT130a만을 갖고, 도 13의 회로와 같이, 전원 전압 VSS의 공급 라인과 다음 행의 메모리 유닛 MU22F의 플래그 셀 FCL22F의 플래그 노드 ND22 사이에 직렬로 접속된 NMOS 트랜지스터 NT127a 및 NT128a를 갖고 있지 않다.
즉, 메모리 유닛 MU12F의 데이터 전송 회로 DTC121F는, 자신의 메모리 유닛 MU12F의 플래그 셀 FCL12F의 플래그 노드 ND12에, 다음 행의 메모리 유닛 MU22F의 플래그 셀 FCL22F의 플래그 노드 ND22의 데이터 「0」을 전송하는 기능만을 갖는다.
메모리 유닛 MU12F의 데이터 전송 회로 DTC112F는, 전원 전압 VSS의 공급 라인과 메모리 유닛 MU12F의 플래그 셀 FCL12F의 플래그 노드 ND12 사이에 직렬로 접속되는 NMOS 트랜지스터 NT119b와 NT120b를 갖고, 도 13의 회로와 같이, 전원 전압 VSS의 공급 라인과 도시하지 않은 다음 열의 메모리 유닛 MU13F의 플래그 셀 FCL13F의 플래그 노드 ND13 사이에 직렬로 접속된 NMOS 트랜지스터 NT127b 및 NT128b를 갖고 있지 않다.
즉, 메모리 유닛 MU12F의 데이터 전송 회로 DTC122F는, 자신의 메모리 유닛 MU12F의 플래그 셀 FCL12F의 플래그 노드 ND12에, 다음 열의 메모리 유닛 MU13F의 플래그 셀 FCL13F의 플래그 노드 ND13의 데이터 「0」을 전송하는 기능만을 갖는다.
메모리 유닛 MU21F의 데이터 전송 회로 DTC211F는, 전원 전압 VSS의 공급 라인과 메모리 유닛 MU21F의 플래그 셀 FCL21F의 플래그 노드 ND21 사이에 직렬로 접속되는 NMOS 트랜지스터 NT219a와 NT220a만을 갖고, 도 13의 회로와 같이, 전원 전압 VSS의 공급 라인과 도시하지 않은 다음 행의 메모리 유닛 MU31F의 플래그 셀 FCL31F의 플래그 노드 ND31 사이에 직렬로 접속된 NMOS 트랜지스터 NT217a 및 NT218a를 갖고 있지 않다.
즉, 메모리 유닛 MU21F의 데이터 전송 회로 DTC211F는, 자신의 메모리 유닛 MU21F의 플래그 셀 FCL21F의 플래그 노드 ND21에, 다음 행의 메모리 유닛 MU31F의 플래그 셀 FCL31F의 플래그 노드 ND31의 데이터 「0」을 전송하는 기능만을 갖는다.
메모리 유닛 MU21F의 데이터 전송 회로 DTC212F는, 전원 전압 VSS의 공급 라인과 메모리 유닛 MU21F의 플래그 셀 FCL21F의 플래그 노드 ND21 사이에 직렬로 접속되는 NMOS 트랜지스터 NT219b와 NT220b를 갖고, 도 13의 회로와 같이, 전원 전압 VSS의 공급 라인과 다음 열의 메모리 유닛 MU22F의 플래그 셀 FCL22F의 플래그 노드 ND22 사이에 직렬로 접속된 NMOS 트랜지스터 NT217b 및 NT218b를 갖고 있지 않다.
즉, 메모리 유닛 MU21F의 데이터 전송 회로 DTC212F는, 자신의 메모리 유닛 MU21F의 플래그 셀 FCL21F의 플래그 노드 ND21에, 다음 열의 메모리 유닛 MU22F의 플래그 셀 FCL22F의 플래그 노드 ND22의 데이터 「0」을 전송하는 기능만을 갖는다.
메모리 유닛 MU22F의 데이터 전송 회로 DTC221F는, 전원 전압 VSS의 공급 라인과 메모리 유닛 MU22F의 플래그 셀 FCL22F의 플래그 노드 ND22 사이에 직렬로 접속되는 NMOS 트랜지스터 NT229a와 NT230a만을 갖고, 도 13의 회로와 같이, 전원 전압 VSS의 공급 라인과 도시하지 않은 다음 행의 메모리 유닛 MU32F의 플래그 셀 FCL32F의 플래그 노드 ND32 사이에 직렬로 접속된 NMOS 트랜지스터 NT227a 및 NT228a를 갖고 있지 않다.
즉, 메모리 유닛 MU22F의 데이터 전송 회로 DTC221F는, 자신의 메모리 유닛 MU22F의 플래그 셀 FCL22F의 플래그 노드 ND22에, 다음 행의 메모리 유닛 MU32F의 플래그 셀 FCL32F의 플래그 노드 ND32의 데이터 「0」을 전송하는 기능만을 갖는다.
메모리 유닛 MU22F의 데이터 전송 회로 DTC222F는, 전원 전압 VSS의 공급 라인과 메모리 유닛 MU22F의 플래그 셀 FCL22F의 플래그 노드 ND22 사이에 직렬로 접속되는 NMOS 트랜지스터 NT229b와 NT230b를 갖고, 도 13의 회로와 같이, 전원 전압 VSS의 공급 라인과 도시하지 않은 다음 열의 메모리 유닛 MU23F의 플래그 셀 FCL23F의 플래그 노드 ND23 사이에 직렬로 접속된 NMOS 트랜지스터 NT227b 및 NT228b를 갖고 있지 않다.
즉, 메모리 유닛 MU22F의 데이터 전송 회로 DTC222F는, 자신의 메모리 유닛 MU22F의 플래그 셀 FCL22F의 플래그 노드 ND22에, 다음 열의 메모리 유닛 MU23F의 플래그 셀 FCL23F의 플래그 노드 ND23의 데이터 「0」을 전송하는 기능만을 갖는다.
이상과 같이, 도 16의 회로(51F)는, 데이터 전송 회로의 데이터 전송 방향을 양 방향이 아니라, 한 방향, 즉 도 16에서 우측으로부터 좌우 방향으로 및 하측으로부터 상 방향으로만 전송 가능하도록 구성하였기 때문에, 어플리케이션에 대응하여 단 방향의 영역 성장의 알고리즘을 가능하게 할 수 있고, 또한 이 경우, 소자수 의 삭감을 도모할 수 있다.
또한, 회로 동작으로서는 네가티브 논리의 동작이 되도록 구성하였기 때문에, 플래그 셀의 인버터를 도 11의 회로에 비해 1개 줄일 수 있는 등 회로의 소규모화를 도모할 수 있고, 또한, 데이터 전송 회로 DTC를 PMOS 트랜지스터 대신에, NMOS 트랜지스터로 구성하였기 때문에 회로의 고속화도 도모할 수 있는 이점이 있다.
지금까지 설명한 영역 성장 회로에서의 메모리 어레이부를, 좌우 상하 방향으로 영역 성장이 가능한 회로로서 설명하였지만, 예를 들면 도 17에 도시한 바와 같이, 경사 방향으로도 영역 성장이 가능한 회로 구성도 가능하다.
이에 의해, 경사선 등도 영역 성장의 알고리즘으로 추출할 수 있게 된다.
또한, 도 17의 메모리 어레이부(51G) 에서는, 도 6의 메모리 셀과 트랜스퍼 게이트를 하나의 단위로 한 조합 회로를 부호 MT를 이용하여 전송 제어 회로로서 도시하고 있다.
이 경우, 기본적으로는, 각 메모리 유닛 MU는, 도 6과 마찬가지로, 좌우 방향의 데이터 전송 제어를 행하는 전송 제어 회로 MTLR과, 상하 방향의 데이터 전송 제어를 행하는 전송 제어 회로 MTUB 외에, 우측 경사 상측 방향의 인접 메모리 유닛과 데이터 전송 제어를 행하는 전송 제어 회로 MTUR과, 우측 경사 하측 방향의 인접 메모리 유닛과 데이터 전송 제어를 행하는 전송 제어 회로 MTBR을 갖는다.
따라서, 각 메모리 유닛은, 기본적으로는, 4개의 메모리 셀과, 이들에 대응하여 배치되는 4개의 트랜스퍼 게이트(또는 데이터 전송 회로)와, 하나의 플래그 셀을 갖는다.
또한, 실제로는, 도 17에서 제1 열(도 17에서 최상 열)의 우측 경사 상측 방향의 인접 메모리 유닛과 데이터 전송 제어를 행하는 전송 제어 회로 MTUR은 배치되지 않는다.
도 18은 도 17에 도시한 경사 방향으로도 영역 성장이 가능한 회로 구성의 메모리 어레이부를 갖는 영역 성장 회로의 구성예를 도시하는 블록도이다.
도 18에 도시한 바와 같이, 경사 방향으로도 영역 성장이 가능한 회로 구성의 메모리 어레이부(51G)에서는, 도 5 및 도 6 등에 도시한 상하 좌우 방향으로 영역 성장 가능한 회로 구성의 메모리 어레이부와 달리, 하나의 메모리 유닛에서는, 최상 열을 제외하고 2조가 아니라 3조의 비트선쌍을 이용하고, 워드선에 관해서는 모든 메모리 유닛에서 1개가 아니라, 인접하는 2개의 워드선을 이용하고 있다.
구체적으로는, 메모리 유닛 MU12G에 주목하면, 비트선에 관해서는, 우측 경사 상측 방향의 인접 메모리 유닛과 데이터 전송 제어를 행하는 전송 제어 회로 MTUR이 비트선 BL1 및 반전 비트선 /BL1에 접속되고, 좌우 방향의 데이터 전송 제어를 행하는 전송 제어 회로 MTLR과 우측 경사 하측 방향의 인접 메모리 유닛과 데이터 전송 제어를 행하는 전송 제어 회로 MTBR이 비트선 BL2 및 반전 비트선 /BL2에 접속되며, 상하 방향의 데이터 전송 제어를 행하는 전송 제어 회로 MTUB가 비트선 BL3 및 반전 비트선 /BL3에 접속되어 있다.
워드선에 관해서는, 우측 경사 상측 방향의 인접 메모리 유닛과 데이터 전송 제어를 행하는 전송 제어 회로 MTUR과 좌우 방향의 데이터 전송 제어를 행하는 전 송 제어 회로 MTLR이 워드선 WL1에 접속되고, 경사 하측 방향의 인접 메모리 유닛과 데이터 전송 제어를 행하는 전송 제어 회로 MTBR과 상하 방향의 데이터 전송 제어를 행하는 전송 제어 회로 MTUB가 워드선 WL0에 접속되어 있다.
마찬가지로, 메모리 유닛 MU33G에 주목하면, 비트선에 관해서는, 우측 경사 상 방향의 인접 메모리 유닛과 데이터 전송 제어를 행하는 전송 제어 회로 MTUR이 비트선 BL3 및 반전 비트선 /BL3에 접속되고, 좌우 방향의 데이터 전송 제어를 행하는 전송 제어 회로 MTLR과 우측 경사 하측 방향의 인접 메모리 유닛과 데이터 전송 제어를 행하는 전송 제어 회로 MTBR이 비트선 BL4 및 반전 비트선 /BL4에 접속되며, 상하 방향의 데이터 전송 제어를 행하는 전송 제어 회로 MTUB가 비트선 BL5 및 반전 비트선 /BL5에 접속되어 있다.
워드선에 관해서는, 우측 경사 상측 방향의 인접 메모리 유닛과 데이터 전송 제어를 행하는 전송 제어 회로 MTUR과 좌우 방향의 데이터 전송 제어를 행하는 전송 제어 회로 MTLR이 워드선 WL5에 접속되고, 경사 하측 방향의 인접 메모리 유닛과 데이터 전송 제어를 행하는 전송 제어 회로 MTBR과 상하 방향의 데이터 전송 제어를 행하는 전송 제어 회로 MTUB가 워드선 WL4에 접속되어 있다.
또한, 최상 열의 메모리 유닛 MU11G에 주목하면, 비트선에 관해서는, 좌우 방향의 데이터 전송 제어를 행하는 전송 제어 회로 MTLR과 우측 경사 하측 방향의 인접 메모리 유닛과 데이터 전송 제어를 행하는 전송 제어 회로 MTBR이 비트선 BL0 및 반전 비트선 /BL0에 접속되고, 상하 방향의 데이터 전송 제어를 행하는 전송 제어 회로 MTUB가 비트선 BL1 및 반전 비트선 /BL1에 접속되어 있다.
워드선에 관해서는, 좌우 방향의 데이터 전송 제어를 행하는 전송 제어 회로 MTLR이 워드선 WL1에 접속되고, 경사 하측 방향의 인접 메모리 유닛과 데이터 전송 제어를 행하는 전송 제어 회로 MTBR과 상하 방향의 데이터 전송 제어를 행하는 전송 제어 회로 MTUB가 워드선 WL0에 접속되어 있다.
마찬가지로, 최상 열의 메모리 유닛 MU31G에 주목하면, 비트선에 관해서는, 좌우 방향의 데이터 전송 제어를 행하는 전송 제어 회로 MTLR과 우측 경사 하측 방향의 인접 메모리 유닛과 데이터 전송 제어를 행하는 전송 제어 회로 MTBR이 비트선 BL0 및 반전 비트선 /BL0에 접속되고, 상하 방향의 데이터 전송 제어를 행하는 전송 제어 회로 MTUB가 비트선 BL1 및 반전 비트선 /BL1에 접속되어 있다.
워드선에 관해서는, 좌우 방향의 데이터 전송 제어를 행하는 전송 제어 회로 MTLR이 워드선 WL5에 접속되고, 경사 하측 방향의 인접 메모리 유닛과 데이터 전송 제어를 행하는 전송 제어 회로 MTBR과 상하 방향의 데이터 전송 제어를 행하는 전송 제어 회로 MTUB가 워드선 WL4에 접속되어 있다.
또한, 경사 방향에도 영역 성장이 가능한 회로 구성의 메모리 어레이부(51G)에 채용되는 플래그 셀 FCL은, 플래그 노드에 접속된 8개의 입출력 단자를 갖고 있다.
도 19는 경사 방향으로도 영역 성장이 가능한 회로 구성의 메모리 어레이부(51G)에 채용되는 플래그 셀 FCL 및 전송 제어 회로 MTUR, MTLR, MTBR, MTUB의 구체적인 구성예를 도시하는 회로도이다.
또한, 도 19의 경우에는, 메모리 유닛 MU33G의 플래그 셀 FCL33G 및 전송 제 어 회로 MTLR를 예로 도시하고 있지만, 메모리 유닛의 플래그 셀 FCL 및 전송 제어 회로 MTUR, MTLR, MTBR, MTUB도 마찬가지의 구성을 갖기 때문에, 여기서는 이들의 설명은 생략한다.
플래그 셀 FCL33G는, PMOS 트랜지스터 PT333G, NMOS 트랜지스터 NT335G 및 직렬로 접속된 2개의 인버터 INV331G, INV332G로 구성되어 있다.
전원 전압 VDD의 공급 라인과 기준 전압(0V) VSS의 공급 라인 사이에, MOS 트랜지스터 PT333G와 NMOS 트랜지스터 NT335G가 직렬로 접속되어 있다. PMOS 트랜지스터 PT333G의 게이트는 세트 신호 /S의 공급 라인에 접속되고, NMOS 트랜지스터 NT335G의 게이트는 리세트 신호 R의 공급 라인에 접속되어 있다.
PMOS 트랜지스터 PT333G와 NMOS 트랜지스터 NT335G의 드레인끼리의 접속점에 의해 플래그 노드 ND33이 구성되어 있다.
그리고, 입력 노드 ND33이, 좌우 방향의 전송 제어를 행하는 전송 제어 회로 MTLR과 접속하기 위한 입출력 단자 TR, 경사 우측 상측 방향의 전송 제어를 행하는 전송 제어 회로 MTUR과 접속하기 위한 입출력 단자 TUR, 경사 우측 하측 방향의 전송 제어를 행하는 전송 제어 회로 MTBR과 접속하기 위한 입출력 단자 TBR, 상하 방향의 전송 제어를 행하는 전송 제어 회로 MTUB와 접속하기 위한 입출력 단자 TB, 하나의 상측 열의 메모리 유닛 MU32G의 상하 방향의 전송 제어를 행하는 전송 제어 회로 MTUB와 접속하기 위한 입출력 단자 TU, 경사 좌측 상측 방향의 메모리 유닛 MU22G의 경사 우측 하측 방향의 전송 제어를 행하는 전송 제어 회로 MTBR과 접속하기 위한 입출력 단자 TUL, 좌측의 인접하는 메모리 유닛 MU23G의 좌우 방향의 전송 제어를 행하는 전송 제어 회로 MTLR과 접속하기 위한 입출력 단자 TL 및 경사 좌측 하측 방향의 메모리 유닛 MU24G의 경사 우측 상측 방향의 전송 제어를 행하는 전송 제어 회로 MTUR과 접속하기 위한 입출력 단자 TBL의 8개의 입출력 단자를 갖고 있다.
그리고, 노드 ND33에 설정되는 신호는, 인버터 INV331G 및 INV332G를 통해 출력 OUT로서 화상 합성기(7)에 출력된다.
또한, 전송 제어 회로 MTLR(MTUR, MTBR, MTUB)의 구성은, 도 6의 메모리 셀과 트랜스퍼 게이트를 합성한 회로이고, PMOS 트랜지스터 PT31G, PT332G 및 NMOS 트랜지스터 NT331G∼NT334G로 구성되는 메모리 셀 M331G(SRAM)와, PMOS 트랜지스터 PT334G와 NMOS 트랜지스터 NT336G의 소스·드레인끼리 접속된 트랜스퍼 게이트 TG331G로 구성되어 있다.
또한, 전송 제어 회로 MTLR(MTUR, MTBR, MTUB)은, 자신의 플래그 셀 FCL33G의 입출력 단자와 접속하기 위한 단자 TQA, 인접하는 메모리 유닛의 플래그 셀의 입출력 단자와 접속하기 위한 단자 TQB, 워드선 WL5(WL4)와 접속하기 위한 단자 TWL 및 비트선쌍 BL4, /BL4(BL3, /BL3, BL5, /BL5)와 접속하기 위한 단자 TBL1과 TBL2의 5개의 단자를 갖고 있다.
구체적인 영역 확장 동작은, 기본적으로는, 도 3 및 도 4의 회로와 마찬가지이기 때문에 여기서의 설명은 생략한다.
또한, 데이터 전송 수단으로서, 트랜스퍼 게이트를 이용하고 있지만, 이것을 도 10∼도 13, 도 15 및 도 16의 구성의 게이트에 의해 메모리 셀의 기억 노드의 래치 데이터를 게이트에 받는 데이터 전송 회로를 적용할 수 있는 것은 물론이다. 이러한 경우, 트랜스퍼 게이트를 이용한 경우에 비해 신호선의 용량의 영향을 잘 받지 않기 때문에, 더욱 고속의 영역 성장을 실현할 수 있는 이점이 있다.
이상과 같이, 도 18의 영역 성장 회로에 따르면, 경사선 등도 영역 성장의 알고리즘으로 추출할 수 있게 된다.
또한, 지금까지는, 영역 성장 회로에서의 메모리 어레이부를, 좌우 상하 방향으로 영역 성장이 가능한 회로 및 경사 방향으로도 영역 성장이 가능한 회로 구성에 대하여, 즉, 지금까지는, 화상의 공간 방향의 상관 데이터에 이용하여 영역 성장의 처리를 행하는 예를 설명하였다.
그러나, 도 20에 도시한 바와 같이, 현재 화상과 과거 화상의 상관 관계를 구하여, 즉, 화상의 시간 방향에 대해서도 상관값을 구하여, 영역 성장법에 의해 상관이 높은 화상을 시간 방향으로 구할 수 있는 영역 성장 회로를 구성하는 것도 가능하다.
도 21 및 도 22는 화상의 시간 방향에 대해서도 상관값을 구하여, 영역 성장법에 의해 상관이 높은 화상을 시간 방향으로 구할 수 있는 영역 성장 회로의 구성예를 도시하는 블록도로, 도 21은 현재 화상용 영역 성장 회로(5H)를 도시하고, 도 22는 과거 화상용 영역 성장 회로(5I)를 도시한다.
또한, 이들 도면은, 설명을 알기 쉽게 하기 위해, 현재, 과거로 분리되어 있지만, 실제의 레이아웃을 나타내는 것이 아니며, 또한, 디코더나 메모리 제어 회로의 공유도 가능하다.
또한, 도 21 및 도 22의 메모리 어레이부(51H, 51I)에서는, 도 17 및 도 18의 경우와 마찬가지로, 도 6의 메모리 셀과 트랜스퍼 게이트를 하나의 단위로 한 조합 회로를 부호 MT를 이용하여 전송 제어 회로로서 도시하고 있다.
이 경우, 기본적으로는, 각 메모리 유닛 MU는, 도 6과 마찬가지로, 좌우 방향의 데이터 전송 제어를 행하는 전송 제어 회로 MTLR과, 상하 방향의 데이터 전송 제어를 행하는 전송 제어 회로 MTUB 외에, 시간 방향의 데이터 전송 제어를 행하는 전송 제어 회로 MTT를 갖는다.
따라서, 각 메모리 유닛은, 기본적으로는, 3개의 메모리 셀과, 이들에 대응하여 배치되는 3개의 트랜스퍼 게이트(또는 데이터 전송 회로)와, 하나의 플래그 셀을 갖는다.
도 21에 도시한 바와 같이, 시간 방향으로도 영역 성장이 가능한 회로 구성의 메모리 어레이부(51H)에서는, 도 5 및 도 6 등에 도시한 상하 좌우 방향으로 영역 성장 가능한 회로 구성의 메모리 어레이부와 마찬가지로, 하나의 메모리 유닛에서는, 2조의 비트선쌍을 이용하고, 워드선에 관해서는 모든 메모리 유닛에서 2개의 워드선을 이용하고 있다.
구체적으로는, 메모리 유닛 MU12H에 주목하면, 비트선에 관해서는, 좌우 방향의 데이터 전송 제어를 행하는 전송 제어 회로 MTLR과 시간 방향의 데이터 전송 제어를 행하는 전송 제어 회로 MT가 비트선 BL2 및 반전 비트선 /BL2에 접속되고, 상하 방향의 데이터 전송 제어를 행하는 전송 제어 회로 MTUB가 비트선 BL3 및 반전 비트선 /BL3에 접속되어 있다.
워드선에 관해서는, 좌우 방향의 데이터 전송 제어를 행하는 전송 제어 회로 MTLR이 워드선 WL1에 접속되고, 시간 방향의 데이터 전송 제어를 행하는 전송 제어 회로 MT 및 상하 방향의 데이터 전송 제어를 행하는 전송 제어 회로 MTUB가 공통의 워드선 WL0에 접속되어 있다.
마찬가지로, 메모리 유닛 MU33H에 주목하면, 비트선에 관해서는, 좌우 방향의 데이터 전송 제어를 행하는 전송 제어 회로 MTLR과 시간 방향의 데이터 전송 제어를 행하는 전송 제어 회로 MT가 비트선 BL4 및 반전 비트선 /BL4에 접속되고, 상하 방향의 데이터 전송 제어를 행하는 전송 제어 회로 MTUB가 비트선 BL5 및 반전 비트선 /BL5에 접속되어 있다.
워드선에 관해서는, 좌우 방향의 데이터 전송 제어를 행하는 전송 제어 회로 MTLR이 워드선 WL5에 접속되고, 시간 방향의 데이터 전송 제어를 행하는 전송 제어 회로 MT 및 상하 방향의 데이터 전송 제어를 행하는 전송 제어 회로 MTUB가 공통의 워드선 WL4에 접속되어 있다.
또한, 시간 방향으로도 영역 성장이 가능한 회로 구성의 메모리 어레이부(51H, 51I)에 채용되는 플래그 셀 FCL은, 플래그 노드에 접속된 5개의 입출력 단자를 갖고 있다.
도 23은, 시간 방향으로도 영역 성장이 가능한 회로 구성의 메모리 어레이부(51H, 51I)에 채용되는 플래그 셀 FCL 및 전송 제어 회로 MTLR, MTUB, MTT의 구체적인 구성예를 도시하는 회로도이다.
또한, 도 23의 경우에는, 메모리 유닛 MU33H의 플래그 셀 FCL33H 및 전송 제 어 회로 MTLR을 예로 도시하고 있지만, 다른 메모리 유닛의 플래그 셀 FCL 및 전송 제어 회로 MTUB, MTT도 마찬가지의 구성을 갖기 때문에, 여기서는 이들의 설명은 생략한다.
플래그 셀 FCL33H는, PMOS 트랜지스터 PT333H, NMOS 트랜지스터 NT335H 및 직렬로 접속된 2개의 인버터 INV331H, INV332H로 구성되어 있다.
전원 전압 VDD의 공급 라인과 기준 전압(0V) VSS의 공급 라인 사이에, PMOS 트랜지스터 PT333H와 NMOS 트랜지스터 NT335H가 직렬로 접속되어 있다. PMOS 트랜지스터 PT333H의 게이트는 세트 신호 /S의 공급 라인에 접속되고, NMOS 트랜지스터 NT335H의 게이트는 리세트 신호 R의 공급 라인에 접속되어 있다.
PMOS 트랜지스터 PT333H와 NMOS 트랜지스터 NT335H의 드레인끼리의 접속점에 의해 플래그 노드 ND33이 구성되어 있다.
그리고, 입력 노드 ND33이, 좌우 방향의 전송 제어를 행하는 전송 제어 회로 MTLR과 접속하기 위한 입출력 단자 TR, 시간 방향의 전송 제어를 행하는 전송 제어 회로 MTT와 접속하기 위한 입출력 단자 TT, 상하 방향의 전송 제어를 행하는 전송 제어 회로 MTUB와 접속하기 위한 입출력 단자 TB, 하나의 상측 열의 메모리 유닛 MU32H의 상하 방향의 전송 제어를 행하는 전송 제어 회로 MTUB와 접속하기 위한 입출력 단자 TU, 좌측의 인접하는 메모리 유닛 MU23H의 좌우 방향의 전송 제어를 행하는 전송 제어 회로 MTLR과 접속하기 위한 입출력 단자 TL의 5개의 입출력 단자를 갖고 있다.
그리고, 노드 ND33에 설정되는 신호는 인버터 INV331H 및 INV332G를 통해 출 력 OUT로서 화상 합성기(7)에 출력된다.
또한, 전송 제어 회로 MTLR(MTUB, MTT)의 구성은, 도 6의 메모리 셀과 트랜스퍼 게이트를 합성한 회로로서, PMOS 트랜지스터 PT331H, PT332H 및 NMOS 트랜지스터 NT331H∼NT334H로 구성되는 메모리 셀 M331H(SRAM)와, PMOS 트랜지스터 PT334H와 NMOS 트랜지스터 NT336H의 소스·드레인끼리 접속된 트랜스퍼 게이트 TG331H로 구성되어 있다.
또한, 전송 제어 회로 MTLR(MTUB, MTT)은, 자신의 플래그 셀 FCL33H의 입출력 단자와 접속하기 위한 단자 TQA, 인접하는 메모리 유닛의 플래그 셀의 입출력 단자와 접속하기 위한 단자 TQB, 워드선 WL4(WL5)와 접속하기 위한 단자 TWL 및 비트선쌍 BL4, /BL4(BL5, /BL5)와 접속하기 위한 단자 TBL1과 TBL2의 5개의 단자를 갖고 있다.
구체적인 영역 확장 동작은, 기본적으로는, 도 5 및 도 6의 회로와 마찬가지이기 때문에, 여기서의 설명은 생략한다.
또한, 데이터 전송 수단으로서, 트랜스퍼 게이트를 이용하고 있지만, 이것을 도 10∼도 13, 도 15 및 도 16의 구성의 게이트에 의해 메모리 셀의 기억 노드의 래치 데이터를 게이트에 받는 데이터 전송 회로를 적용할 수 있는 것은 물론이다. 이 경우, 트랜스퍼 게이트를 이용한 경우에 비해 신호선의 용량의 영향을 잘 받지 않기 때문에, 더욱 고속의 영역 성장을 실현할 수 있는 이점이 있다.
이상과 같이, 도 21 및 도 22의 영역 성장 회로에 따르면, 현재 화상과 과거 화상의 상관 관계를 구하여, 즉, 화상의 시간 방향에 대하여도 상관값을 구하여, 영역 성장법에 의해 상관이 높은 화상을 시간 방향으로 구할 수 있는 이점이 있다.
또한, 지금까지는, 영역 성장 회로에서의 메모리 어레이부를, 좌우 상하 방향으로 영역 성장이 가능한 회로 및 경사 방향으로도 영역 성장이 가능한 회로 구성, 시간 방향으로 영역 성장이 가능한 회로 구성에 대하여 설명하였다.
그러나, 도 24에 도시한 바와 같이, 계층 방향으로도 영역 성장 가능한 영역 성장 회로를 구성하는 것도 가능하다.
화상의 하나의 특성으로서, 공간 방향의 해상도라는 파라미터가 있지만, 이 해상도가 다른 화상을 복수매 준비하는 화상 데이터의 구조를 계층 구조 또는 피라미드 구조로 부르고 있다.
여기서는, 이 계층 구조와 영역 성장의 처리를 조합한 예에 대하여 설명하도록 한다.
계층 구조는, 도 24에 도시한 바와 같이, 복수의 서로 다른 해상도의 화상을 준비하는 구조로, 제1 계층의 데이터로부터 다음 수학식과 같이, 4화소 x1∼x4의 평균 처리를 행하여 제2 계층 데이터 y1을 생성한다.
이 제2 계층의 4화소 y1∼y4의 평균 처리를 재차 반복하여 제2 계층 데이터 z1을 생성하는 구조로, 축소 화상의 생성이나 움직임 벡터 검출(ME) 등의 처리에 이용된다.
Figure 112002030011753-pat00002
Figure 112002030011753-pat00003
도 25 및 도 26은, 계층 방향으로 영역 성장 가능한 영역 성장 회로의 구성예를 도시하는 블록도로, 도 25는 제1 계층용 영역 성장 회로(5J)를 도시하고, 도 26은 제2 계층용 영역 성장 회로(5K)를 도시한다.
또한, 이들 도면은, 설명을 알기 쉽게 하기 위해, 현재, 과거로 분리하고 있지만, 실제의 레이아웃을 나타내는 것이 아니며, 또한, 디코더나 메모리 제어 회로의 공유도 가능하다.
또한, 계층수는 2계층이나 3계층에 한정되는 것이 아님은 물론이다.
또한, 도 25 및 도 26의 메모리 어레이부(51J, 51K)에서는, 도 17 및 도 18의 경우와 마찬가지로, 도 6의 메모리 셀과 트랜스퍼 게이트를 하나의 단위로 한 조합 회로를 부호 MT를 이용하여 전송 제어 회로로서 도시하고 있다.
이 경우, 기본적으로는, 각 메모리 유닛 MU는, 도 6과 마찬가지로, 좌우 방향의 데이터 전송 제어를 행하는 전송 제어 회로 MTLR과, 상하 방향의 데이터 전송 제어를 행하는 전송 제어 회로 MTUB를 갖는다.
따라서, 각 메모리 유닛은, 기본적으로는, 2개의 메모리 셀과, 이들에 대응하여 배치되는 2개의 트랜스퍼 게이트(또는 데이터 전송 회로)와, 하나의 플래그 셀을 갖는다.
도 25 및 도 26에 도시한 바와 같이, 계층 방향으로도 영역 성장이 가능한 회로 구성의 메모리 어레이부(51J, 51K)에서는, 도5 및 도 6 등에 도시한 상하 좌 우 방향으로 영역 성장 가능한 회로 구성의 메모리 어레이부와 마찬가지로, 하나의 메모리 유닛에서는 2조의 비트선쌍을 이용하고, 워드선에 관해서는 모든 메모리 유닛에서 2개의 워드선을 이용하고 있다.
구체적으로는, 메모리 유닛 MU12J에 주목하면, 비트선에 관해서는 좌우 방향의 데이터 전송 제어를 행하는 전송 제어 회로 MTLR이 비트선 BL2 및 반전 비트선 /BL2에 접속되고, 상하 방향의 데이터 전송 제어를 행하는 전송 제어 회로 MTUB가 비트선 BL3 및 반전 비트선 /BL3에 접속되어 있다.
워드선에 관해서는, 좌우 방향의 데이터 전송 제어를 행하는 전송 제어 회로 MTLR이 워드선 WL1에 접속되고, 상하 방향의 데이터 전송 제어를 행하는 전송 제어 회로 MTUB가 공통의 워드선 WL0에 접속되어 있다.
마찬가지로, 메모리 유닛 MU33J에 주목하면, 비트선에 관해서는 좌우 방향의 데이터 전송 제어를 행하는 전송 제어 회로 MTLR이 비트선 BL4 및 반전 비트선 /BL4에 접속되고, 상하 방향의 데이터 전송 제어를 행하는 전송 제어 회로 MTUB가 비트선 BL5 및 반전 비트선 /BL5에 접속되어 있다.
워드선에 관해서는, 좌우 방향의 데이터 전송 제어를 행하는 전송 제어 회로 MTLR이 워드선 WL5에 접속되고, 상하 방향의 데이터 전송 제어를 행하는 전송 제어 회로 MTUB가 공통의 워드선 WL4에 접속되어 있다.
또한, 계층 방향으로도 영역 성장이 가능한 회로 구성의 메모리 어레이부(51J, 51K)에 채용되는 플래그 셀 FCL은, 플래그 노드에 접속된 8개 또는 9개의 입출력 단자를 갖고 있다.
도 27은 계층 방향으로도 영역 성장이 가능한 회로 구성의 메모리 어레이부(51J, 51K)에 채용되는 플래그 셀 FCL 및 전송 제어 회로 MTLR, MTUB의 구체적인 구성예를 도시하는 회로도이다.
또한, 도 27의 경우에는, 메모리 유닛 MU33J의 플래그 셀 FCL33J 및 전송 제어 회로 MTLR을 예로 도시하고 있지만, 다른 메모리 유닛의 플래그 셀 FCL 및 전송 제어 회로 MTUB도 마찬가지의 구성을 갖기 때문에, 여기서는, 이들의 설명은 생략한다.
플래그 셀 FCL33J는 PMOS 트랜지스터 PT333J, NMOS 트랜지스터 NT335J 및 직렬로 접속된 2개의 인버터 INV331J, INV332J로 구성되어 있다.
전원 전압 VDD의 공급 라인과 기준 전압(0V) VSS의 공급 라인 사이에, MOS 트랜지스터 PT333J와 NMOS 트랜지스터 NT335J가 직렬로 접속되어 있다. PMOS 트랜지스터 PT333J의 게이트는 세트 신호 /S의 공급 라인에 접속되고, NMOS 트랜지스터 NT335J의 게이트는 리세트 신호 R의 공급 라인에 접속되어 있다.
PMOS 트랜지스터 PT333J와 NMOS 트랜지스터 NT335J의 드레인끼리의 접속점에 의해 플래그 노드 ND33이 구성되어 있다.
그리고, 입력 노드 ND33이, 좌우 방향의 전송 제어를 행하는 전송 제어 회로 MTLR과 접속하기 위한 입출력 단자 TR, 상하 방향의 전송 제어를 행하는 전송 제어 회로 MTUB와 접속하기 위한 입출력 단자 TB, 하나의 상측 열의 메모리 유닛 MU32J의 상하 방향의 전송 제어를 행하는 전송 제어 회로 MTUB와 접속하기 위한 입출력 단자 TU, 좌측의 인접하는 메모리 유닛 MU23J의 좌우 방향의 전송 제어를 행하는 전송 제어 회로 MTLR과 접속하기 위한 입출력 단자 TL, 제1 계층 데이터 x1∼x4용의 입출력 단자 TX1∼TX4의 8개의 입출력 단자를 제1 계층용 플래그 셀은 갖고 있다.
여기서, 예를 들면 제2 계층용 플래그 셀은, 제2 계층 데이터 y1용의 입출력 단자 TY1을 더 포함하며, 합계 9개의 입출력 단자를 갖고 있다.
그리고, 노드 ND33에 설정되는 신호는 인버터 INV331J 및 INV332J를 통해 출력 OUT로서 화상 합성기(7)에 출력된다.
또한, 전송 제어 회로 MTLR(MTUB)의 구성은, 도 6의 메모리 셀과 트랜스퍼 게이트를 합성한 회로로서, PMOS 트랜지스터 PT331J, PT332J 및 NMOS 트랜지스터 NT331J∼NT334J로 구성되는 메모리 셀 M331J(SRAM)와, PMOS 트랜지스터 PT334J와 NMOS 트랜지스터 NT336J의 소스·드레인끼리 접속된 트랜스퍼 게이트 TG331J로 구성되어 있다.
또한, 전송 제어 회로 MTLR(MTUB)은, 자신의 플래그 셀 FCL33J의 입출력 단자와 접속하기 위한 단자 TQA, 인접하는 메모리 유닛의 플래그 셀의 입출력 단자와 접속하기 위한 단자 TQB, 워드선 WL4(WL5)와 접속하기 위한 단자 TWL 및 비트선쌍 BL4, /BL4(BL5, /BL5)와 접속하기 위한 단자 TBL1과 TBL2의 5개의 단자를 갖고 있다.
구체적인 영역 확장 동작은, 기본적으로는, 도 5 및 도 6의 회로와 마찬가지이기 때문에 여기서의 설명은 생략한다.
또한, 데이터 전송 수단으로서, 트랜스퍼 게이트를 이용하고 있지만, 이것을 도 10∼도 13, 도 15 및 도 16의 구성의 게이트에 의해 메모리 셀의 기억 노드의 래치 데이터를 게이트에 받는 데이터 전송 회로를 적용할 수 있는 것은 물론이다. 이 경우, 트랜스퍼 게이트를 이용한 경우에 비해 신호선의 용량의 영향을 잘 받지 않기 때문에, 더욱 고속의 영역 성장을 실현할 수 있는 이점이 있다.
이상과 같이, 도 25 및 도 26의 영역 성장 회로에 따르면, 계층 구조에 적응 가능하고, 축소 화상의 생성이나 움직임 벡터 검출(ME) 등의 처리를 실현할 수 있는 이점이 있다.
이상 설명한 바와 같이, 본 발명에 따르면, 종래 처리 시간이 걸렸던 영역 성장의 알고리즘의 비약적인 고속화를 도모할 수 있어, 실시간 동작도 가능하게 하는 이점이 있다.
또한, 본 회로 구성은 비동기 회로로 구성되어 있기 때문에 클럭을 필요로 하지 않아, 소비 전력의 면에서도 우수하다고 하는 이점이 있다.

Claims (63)

  1. 삭제
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  9. 삭제
  10. 삭제
  11. 삭제
  12. 화상 데이터를 기억하는 기억 장치로서,
    메모리 유닛을 포함하고,
    상기 메모리 유닛은,
    인접 화소의 상관 데이터가 기입되는 적어도 하나의 메모리 셀과,
    플래그 노드를 갖는 플래그 셀로서, 세트 신호, 또는 상관이 있는 것을 나타내는 전송된 플래그 데이터를 받아 상기 플래그 노드에 해당 플래그 데이터를 유지 가능하고, 또한, 상기 플래그 데이터를 외부의 처리 회로에 출력 가능한 플래그 셀과,
    상기 메모리 셀에, 인접 화소간에서 소정의 상관 관계가 있는 것을 나타내는 상관 데이터가 기억되어 있는 경우에, 상기 플래그 셀의 플래그 노드에 대한 플래그 데이터의 전송 경로를 형성하는 적어도 하나의 데이터 전송 수단
    을 포함하고,
    상기 상관 데이터는 화상의 공간 방향의 상관 데이터를 포함하는 기억 장치.
  13. 화상 데이터를 기억하는 기억 장치로서,
    메모리 유닛을 포함하고,
    상기 메모리 유닛은,
    인접 화소의 상관 데이터가 기입되는 적어도 하나의 메모리 셀과,
    플래그 노드를 갖는 플래그 셀로서, 세트 신호, 또는 상관이 있는 것을 나타내는 전송된 플래그 데이터를 받아 상기 플래그 노드에 해당 플래그 데이터를 유지 가능하고, 또한, 상기 플래그 데이터를 외부의 처리 회로에 출력 가능한 플래그 셀과,
    상기 메모리 셀에, 인접 화소간에서 소정의 상관 관계가 있는 것을 나타내는 상관 데이터가 기억되어 있는 경우에, 상기 플래그 셀의 플래그 노드에 대한 플래그 데이터의 전송 경로를 형성하는 적어도 하나의 데이터 전송 수단
    을 포함하고,
    상기 상관 데이터는 화상의 시간 방향의 상관 데이터를 포함하며,
    상기 기억 장치는,
    화상의 시간 방향의 상관 데이터를 기억하는 메모리 셀과,
    해당 메모리 셀의 기억 데이터에 따라 플래그 데이터의 전송 경로의 형성 처리를 행하는 데이터 전송 수단을 포함하는 기억 장치.
  14. 화상 데이터를 기억하는 기억 장치로서,
    메모리 유닛을 포함하고,
    상기 메모리 유닛은,
    인접 화소의 상관 데이터가 기입되는 적어도 하나의 메모리 셀과,
    플래그 노드를 갖는 플래그 셀로서, 세트 신호, 또는 상관이 있는 것을 나타내는 전송된 플래그 데이터를 받아 상기 플래그 노드에 해당 플래그 데이터를 유지 가능하고, 또한, 상기 플래그 데이터를 외부의 처리 회로에 출력 가능한 플래그 셀과,
    상기 메모리 셀에, 인접 화소간에서 소정의 상관 관계가 있는 것을 나타내는 상관 데이터가 기억되어 있는 경우에, 상기 플래그 셀의 플래그 노드에 대한 플래그 데이터의 전송 경로를 형성하는 적어도 하나의 데이터 전송 수단
    을 포함하고,
    상기 상관 데이터는 화상 데이터의 계층 구조에 대응하는 상관 데이터를 포함하는 기억 장치.
  15. 삭제
  16. 삭제
  17. 삭제
  18. 삭제
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  20. 삭제
  21. 삭제
  22. 삭제
  23. 삭제
  24. 화상 데이터를 기억하는 기억 장치로서,
    인접 화소의 상관 데이터가 기입되는 적어도 하나의 메모리 셀과,
    플래그 노드를 갖는 플래그 셀로서, 세트 신호, 또는 상관이 있는 것을 나타내는 전송된 플래그 데이터를 받아 상기 플래그 노드에 해당 플래그 데이터를 유지 가능하고, 또한, 상기 플래그 데이터를 외부의 처리 회로에 출력 가능한 플래그 셀과,
    상기 메모리 셀에, 인접 화소간에서 소정의 상관 관계가 있는 것을 나타내는 상관 데이터가 기억되어 있는 경우에, 상기 플래그 셀의 플래그 노드에 대한 플래그 데이터의 전송 경로를 형성하는 적어도 하나의 데이터 전송 수단
    을 포함하는 복수의 메모리 유닛이 매트릭스 형상으로 배치되며,
    하나의 메모리 유닛의 상기 데이터 전송 수단은, 해당 하나의 메모리 유닛의 플래그 셀에서의 플래그 노드와 인접하는 메모리 유닛의 플래그 셀에서의 플래그 노드 사이에 배치되며,
    상기 플래그 셀의 플래그 노드를 소정의 타이밍에서 리세트하는 제어 수단을 포함하고,
    상기 제어 수단은, 상기 각 메모리 유닛의 각 메모리 셀에 상관 데이터를 기입하고, 상기 각 메모리 유닛의 플래그 셀에서의 플래그 노드를 리세트한 후, 주목하는 메모리 유닛의 플래그 셀에 세트 신호를 공급하는 기억 장치.
  25. 삭제
  26. 화상 데이터를 기억하는 기억 장치로서,
    인접 화소의 상관 데이터가 기입되는 적어도 하나의 메모리 셀과,
    플래그 노드를 갖는 플래그 셀로서, 세트 신호, 또는 상관이 있는 것을 나타내는 전송된 플래그 데이터를 받아 상기 플래그 노드에 해당 플래그 데이터를 유지 가능하고, 또한, 상기 플래그 데이터를 외부의 처리 회로에 출력 가능한 플래그 셀과,
    상기 메모리 셀에, 인접 화소간에서 소정의 상관 관계가 있는 것을 나타내는 상관 데이터가 기억되어 있는 경우에, 상기 플래그 셀의 플래그 노드에 대한 플래그 데이터의 전송 경로를 형성하는 적어도 하나의 데이터 전송 수단
    을 포함하는 복수의 메모리 유닛이 매트릭스 형상으로 배치되며,
    하나의 메모리 유닛의 상기 데이터 전송 수단은, 해당 하나의 메모리 유닛의 플래그 셀에서의 플래그 노드와 인접하는 메모리 유닛의 플래그 셀에서의 플래그 노드 사이에 배치되며,
    상기 상관 데이터는 화상의 공간 방향의 상관 데이터를 포함하는 기억 장치.
  27. 삭제
  28. 화상 데이터를 기억하는 기억 장치로서,
    인접 화소의 상관 데이터가 기입되는 적어도 하나의 메모리 셀과,
    플래그 노드를 갖는 플래그 셀로서, 세트 신호, 또는 상관이 있는 것을 나타내는 전송된 플래그 데이터를 받아 상기 플래그 노드에 해당 플래그 데이터를 유지 가능하고, 또한, 상기 플래그 데이터를 외부의 처리 회로에 출력 가능한 플래그 셀과,
    상기 메모리 셀에, 인접 화소간에서 소정의 상관 관계가 있는 것을 나타내는 상관 데이터가 기억되어 있는 경우에, 상기 플래그 셀의 플래그 노드에 대한 플래그 데이터의 전송 경로를 형성하는 적어도 하나의 데이터 전송 수단
    을 포함하는 복수의 메모리 유닛이 매트릭스 형상으로 배치되며,
    하나의 메모리 유닛의 상기 데이터 전송 수단은, 해당 하나의 메모리 유닛의 플래그 셀에서의 플래그 노드와 인접하는 메모리 유닛의 플래그 셀에서의 플래그 노드 사이에 배치되며,
    상기 상관 데이터는, 화상의 시간 방향의 상관 데이터를 포함하며,
    상기 기억 장치는,
    화상의 시간 방향의 상관 데이터를 기억하는 메모리 셀과,
    해당 메모리 셀의 기억 데이터에 따라 플래그 데이터의 전송 경로의 형성 처리를 행하는 데이터 전송 수단을 포함하는 기억 장치.
  29. 화상 데이터를 기억하는 기억 장치로서,
    인접 화소의 상관 데이터가 기입되는 적어도 하나의 메모리 셀과,
    플래그 노드를 갖는 플래그 셀로서, 세트 신호, 또는 상관이 있는 것을 나타내는 전송된 플래그 데이터를 받아 상기 플래그 노드에 해당 플래그 데이터를 유지 가능하고, 또한, 상기 플래그 데이터를 외부의 처리 회로에 출력 가능한 플래그 셀과,
    상기 메모리 셀에, 인접 화소간에서 소정의 상관 관계가 있는 것을 나타내는 상관 데이터가 기억되어 있는 경우에, 상기 플래그 셀의 플래그 노드에 대한 플래그 데이터의 전송 경로를 형성하는 적어도 하나의 데이터 전송 수단
    을 포함하는 복수의 메모리 유닛이 매트릭스 형상으로 배치되며,
    하나의 메모리 유닛의 상기 데이터 전송 수단은, 해당 하나의 메모리 유닛의 플래그 셀에서의 플래그 노드와 인접하는 메모리 유닛의 플래그 셀에서의 플래그 노드 사이에 배치되며,
    상기 상관 데이터는 화상 데이터의 계층 구조에 대응하는 상관 데이터를 포함하는 기억 장치.
  30. 삭제
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  37. 삭제
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  39. 주목하고 있는 소(小) 영역과 그에 인접하는 소 영역이, 서로 동일한 특징을 갖고 있는 경우에, 이들을 하나의 영역으로 통합하는 처리를 순차적으로 실행함으로써, 특징이 같은 영역을 조금씩 성장시켜, 최종적으로 화상 전체의 영역 분할을 행하는 화상 처리 장치로서,
    메모리 유닛을 갖는 기억 장치를 포함하고,
    상기 메모리 유닛은,
    인접 화소간의 상관 연산을 행하여, 인접 화소간에 상관 관계가 있는지의 여부를 나타내는 상관 데이터를 출력하는 상관 연산 수단과,
    상기 상관 연산 수단에 의해 출력된 인접 화소의 상관 데이터가 기입되는 적어도 하나의 메모리 셀과,
    플래그 노드를 갖는 플래그 셀로서, 세트 신호, 또는 상관이 있는 것을 나타내는 전송된 플래그 데이터를 받아 상기 플래그 노드에 해당 플래그 데이터를 유지 가능하고, 또한, 상기 플래그 데이터를 외부의 처리 회로에 출력 가능한 플래그 셀과,
    상기 메모리 셀에, 인접 화소간에서 소정의 상관 관계가 있는 것을 나타내는 상관 데이터가 기억되어 있는 경우에, 상기 플래그 셀의 플래그 노드에 대한 플래그 데이터의 전송 경로를 형성하는 적어도 하나의 데이터 전송 수단
    을 포함하고,
    상기 상관 데이터는, 화상의 공간 방향의 상관 데이터를 포함하는 화상 처리 장치.
  40. 주목하고 있는 소(小) 영역과 그에 인접하는 소 영역이, 서로 동일한 특징을 갖고 있는 경우에, 이들을 하나의 영역으로 통합하는 처리를 순차적으로 실행함으로써, 특징이 같은 영역을 조금씩 성장시켜, 최종적으로 화상 전체의 영역 분할을 행하는 화상 처리 장치로서,
    메모리 유닛을 갖는 기억 장치를 포함하고,
    상기 메모리 유닛은,
    인접 화소간의 상관 연산을 행하여, 인접 화소간에 상관 관계가 있는지의 여부를 나타내는 상관 데이터를 출력하는 상관 연산 수단과,
    상기 상관 연산 수단에 의해 출력된 인접 화소의 상관 데이터가 기입되는 적어도 하나의 메모리 셀과,
    플래그 노드를 갖는 플래그 셀로서, 세트 신호, 또는 상관이 있는 것을 나타내는 전송된 플래그 데이터를 받아 상기 플래그 노드에 해당 플래그 데이터를 유지 가능하고, 또한, 상기 플래그 데이터를 외부의 처리 회로에 출력 가능한 플래그 셀과,
    상기 메모리 셀에, 인접 화소간에서 소정의 상관 관계가 있는 것을 나타내는 상관 데이터가 기억되어 있는 경우에, 상기 플래그 셀의 플래그 노드에 대한 플래그 데이터의 전송 경로를 형성하는 적어도 하나의 데이터 전송 수단
    을 포함하고,
    상기 상관 데이터는, 화상의 시간 방향의 상관 데이터를 포함하며,
    상기 화상 처리 장치는,
    화상의 시간 방향의 상관 데이터를 기억하는 메모리 셀과,
    해당 메모리 셀의 기억 데이터에 따라 플래그 데이터의 전송 경로의 형성 처리를 행하는 데이터 전송 수단을 포함하는 화상 처리 장치.
  41. 주목하고 있는 소(小) 영역과 그에 인접하는 소 영역이, 서로 동일한 특징을 갖고 있는 경우에, 이들을 하나의 영역으로 통합하는 처리를 순차적으로 실행함으로써, 특징이 같은 영역을 조금씩 성장시켜, 최종적으로 화상 전체의 영역 분할을 행하는 화상 처리 장치로서,
    메모리 유닛을 갖는 기억 장치를 포함하고,
    상기 메모리 유닛은,
    인접 화소간의 상관 연산을 행하여, 인접 화소간에 상관 관계가 있는지의 여부를 나타내는 상관 데이터를 출력하는 상관 연산 수단과,
    상기 상관 연산 수단에 의해 출력된 인접 화소의 상관 데이터가 기입되는 적어도 하나의 메모리 셀과,
    플래그 노드를 갖는 플래그 셀로서, 세트 신호, 또는 상관이 있는 것을 나타내는 전송된 플래그 데이터를 받아 상기 플래그 노드에 해당 플래그 데이터를 유지 가능하고, 또한, 상기 플래그 데이터를 외부의 처리 회로에 출력 가능한 플래그 셀과,
    상기 메모리 셀에, 인접 화소간에서 소정의 상관 관계가 있는 것을 나타내는 상관 데이터가 기억되어 있는 경우에, 상기 플래그 셀의 플래그 노드에 대한 플래그 데이터의 전송 경로를 형성하는 적어도 하나의 데이터 전송 수단
    을 포함하고,
    상기 상관 데이터는, 화상 데이터의 계층 구조에 대응하는 상관 데이터를 포함하는 화상 처리 장치.
  42. 삭제
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  53. 주목하고 있는 소 영역과 그에 인접하는 소 영역이, 서로 동일한 특징을 갖고 있는 경우에, 이들을 하나의 영역으로 통합하는 처리를 순차적으로 실행함으로써, 특징이 같은 영역을 조금씩 성장시켜, 최종적으로 화상 전체의 영역 분할을 행하는 화상 처리 장치로서,
    복수의 메모리 유닛이 매트릭스 형상으로 배치된 기억 장치를 포함하며,
    상기 메모리 유닛은,
    인접 화소간의 상관 연산을 행하여, 인접 화소간에 상관 관계가 있는지의 여부를 나타내는 상관 데이터를 출력하는 상관 연산 수단과,
    상기 상관 연산 수단에 의해 출력된 인접 화소의 상관 데이터가 기입되는 적어도 하나의 메모리 셀과,
    플래그 노드를 갖고, 세트 신호를 받거나 상관이 있는 것을 나타내는 전송된 플래그 데이터를 받아 상기 플래그 노드에 해당 플래그 데이터를 유지 가능하고, 또한, 상기 플래그 데이터를 외부의 처리 회로에 출력 가능한 플래그 셀과,
    상기 메모리 셀에, 인접 화소간에서 소정의 상관 관계가 있는 것을 나타내는 상관 데이터가 기억되어 있는 경우에, 상기 플래그 셀의 플래그 노드에 대한 플래그 데이터의 전송 경로를 형성하는 적어도 하나의 데이터 전송 수단을 포함하며,
    상기 기억 장치의 하나의 메모리 유닛의 상기 데이터 전송 수단은, 해당 하나의 메모리 유닛의 플래그 셀에서의 플래그 노드와 인접하는 메모리 셀 유닛의 플래그 셀에서의 플래그 노드 사이에 배치되며,
    상기 상관 데이터는 화상의 공간 방향의 상관 데이터를 포함하는 화상 처리 장치.
  54. 삭제
  55. 주목하고 있는 소 영역과 그에 인접하는 소 영역이, 서로 동일한 특징을 갖고 있는 경우에, 이들을 하나의 영역으로 통합하는 처리를 순차적으로 실행함으로써, 특징이 같은 영역을 조금씩 성장시켜, 최종적으로 화상 전체의 영역 분할을 행하는 화상 처리 장치로서,
    복수의 메모리 유닛이 매트릭스 형상으로 배치된 기억 장치를 포함하며,
    상기 메모리 유닛은,
    인접 화소간의 상관 연산을 행하여, 인접 화소간에 상관 관계가 있는지의 여부를 나타내는 상관 데이터를 출력하는 상관 연산 수단과,
    상기 상관 연산 수단에 의해 출력된 인접 화소의 상관 데이터가 기입되는 적어도 하나의 메모리 셀과,
    플래그 노드를 갖고, 세트 신호를 받거나 상관이 있는 것을 나타내는 전송된 플래그 데이터를 받아 상기 플래그 노드에 해당 플래그 데이터를 유지 가능하고, 또한, 상기 플래그 데이터를 외부의 처리 회로에 출력 가능한 플래그 셀과,
    상기 메모리 셀에, 인접 화소간에서 소정의 상관 관계가 있는 것을 나타내는 상관 데이터가 기억되어 있는 경우에, 상기 플래그 셀의 플래그 노드에 대한 플래그 데이터의 전송 경로를 형성하는 적어도 하나의 데이터 전송 수단을 포함하며,
    상기 기억 장치의 하나의 메모리 유닛의 상기 데이터 전송 수단은, 해당 하나의 메모리 유닛의 플래그 셀에서의 플래그 노드와 인접하는 메모리 셀 유닛의 플래그 셀에서의 플래그 노드 사이에 배치되며,
    상기 상관 데이터는 화상의 시간 방향의 상관 데이터를 포함하며,
    상기 화상 처리 장치는,
    화상의 시간 방향의 상관 데이터를 기억하는 메모리 셀과,
    해당 메모리 셀의 기억 데이터에 따라 플래그 데이터의 전송 경로의 형성 처리를 행하는 데이터 전송 수단을 포함하는 화상 처리 장치.
  56. 주목하고 있는 소 영역과 그에 인접하는 소 영역이, 서로 동일한 특징을 갖고 있는 경우에, 이들을 하나의 영역으로 통합하는 처리를 순차적으로 실행함으로써, 특징이 같은 영역을 조금씩 성장시켜, 최종적으로 화상 전체의 영역 분할을 행하는 화상 처리 장치로서,
    복수의 메모리 유닛이 매트릭스 형상으로 배치된 기억 장치를 포함하며,
    상기 메모리 유닛은,
    인접 화소간의 상관 연산을 행하여, 인접 화소간에 상관 관계가 있는지의 여부를 나타내는 상관 데이터를 출력하는 상관 연산 수단과,
    상기 상관 연산 수단에 의해 출력된 인접 화소의 상관 데이터가 기입되는 적어도 하나의 메모리 셀과,
    플래그 노드를 갖고, 세트 신호를 받거나 상관이 있는 것을 나타내는 전송된 플래그 데이터를 받아 상기 플래그 노드에 해당 플래그 데이터를 유지 가능하고, 또한, 상기 플래그 데이터를 외부의 처리 회로에 출력 가능한 플래그 셀과,
    상기 메모리 셀에, 인접 화소간에서 소정의 상관 관계가 있는 것을 나타내는 상관 데이터가 기억되어 있는 경우에, 상기 플래그 셀의 플래그 노드에 대한 플래그 데이터의 전송 경로를 형성하는 적어도 하나의 데이터 전송 수단을 포함하며,
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