JP2003078042A - 不揮発性半導体記憶装置、その製造方法及びその動作方法 - Google Patents
不揮発性半導体記憶装置、その製造方法及びその動作方法Info
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Abstract
(57)【要約】
【課題】 仮想接地型構造で、チャネルＦＮ書き換えを
実現し、微細化及び書き込みの高速化を実現することを
課題とする。 【解決手段】 半導体基板の表面層に形成されたドレイ
ン拡散領域及びソース拡散領域と、ソース及びドレイン
拡散領域間に形成された第1絶縁膜と、第1絶縁膜上に形
成された浮遊ゲートと、浮遊ゲート上に形成された第２
絶縁膜と、第２絶縁膜上に形成された第１制御ゲート
と、第１制御ゲート上とその側壁及び浮遊ゲートの側壁
に形成された第３絶縁膜と、第１制御ゲート上に第３絶
縁膜を介して形成された第２制御ゲートとからなるセル
を有することを特徴とする不揮発性半導体記憶装置によ
り上記の課題を解決する。
実現し、微細化及び書き込みの高速化を実現することを
課題とする。 【解決手段】 半導体基板の表面層に形成されたドレイ
ン拡散領域及びソース拡散領域と、ソース及びドレイン
拡散領域間に形成された第1絶縁膜と、第1絶縁膜上に形
成された浮遊ゲートと、浮遊ゲート上に形成された第２
絶縁膜と、第２絶縁膜上に形成された第１制御ゲート
と、第１制御ゲート上とその側壁及び浮遊ゲートの側壁
に形成された第３絶縁膜と、第１制御ゲート上に第３絶
縁膜を介して形成された第２制御ゲートとからなるセル
を有することを特徴とする不揮発性半導体記憶装置によ
り上記の課題を解決する。
Description
【０００１】
【発明の属する技術分野】本発明は、不揮発性半導体記
憶装置、その製造方法及びその動作方法に関する。更に
詳しくは、本発明は、浮遊ゲートを有し、電気的に書き
換え可能な不揮発性半導体記憶装置、その製造方法及び
その動作方法に関するものである。
憶装置、その製造方法及びその動作方法に関する。更に
詳しくは、本発明は、浮遊ゲートを有し、電気的に書き
換え可能な不揮発性半導体記憶装置、その製造方法及び
その動作方法に関するものである。
【０００２】
【従来の技術】従来技術として、図１（Ａ）及び（Ｂ）
に示すような構成（シングルソースドレイン構成）が知
られている。図中、１は半導体基板、２Ａはドレイン拡
散領域、２Ｂはソース拡散領域、４は浮遊ゲート、５は
素子分離用の酸化膜、７Ａは制御ゲート線、ＢＬはビッ
ト線、ＷＬはワード線を意味する。この構成では、チャ
ネル長方向に隣接するセル毎に一対の不純物領域が必要
であるため、セルの面積が大きくなるという課題があっ
た。上記課題から、仮想接地型のアレイ構造を用いた、
ＡＣＴ（Ａｓｙｍｍｅｔｒｉｃａｌ Ｃｏｎｔａｃｔｌ
ｅｓｓ Ｔｒａｎｓｉｓｔｏｒ）型フラッシュメモリと
呼ばれる不揮発性半導体記憶装置が提案されている（米
国特許第５，８７７，０５４号）。そのメモリセルの断
面図及びアレイ構成図を図２（Ａ）及び（Ｂ）に示す。
に示すような構成（シングルソースドレイン構成）が知
られている。図中、１は半導体基板、２Ａはドレイン拡
散領域、２Ｂはソース拡散領域、４は浮遊ゲート、５は
素子分離用の酸化膜、７Ａは制御ゲート線、ＢＬはビッ
ト線、ＷＬはワード線を意味する。この構成では、チャ
ネル長方向に隣接するセル毎に一対の不純物領域が必要
であるため、セルの面積が大きくなるという課題があっ
た。上記課題から、仮想接地型のアレイ構造を用いた、
ＡＣＴ（Ａｓｙｍｍｅｔｒｉｃａｌ Ｃｏｎｔａｃｔｌ
ｅｓｓ Ｔｒａｎｓｉｓｔｏｒ）型フラッシュメモリと
呼ばれる不揮発性半導体記憶装置が提案されている（米
国特許第５，８７７，０５４号）。そのメモリセルの断
面図及びアレイ構成図を図２（Ａ）及び（Ｂ）に示す。
【０００３】ＡＣＴ型メモリセルは、不純物濃度の薄い
ソース拡散領域２Ｂ1及び２Ｂ2と不純物濃度の濃いドレ
イン拡散領域２Ａ1及び２Ａ2と、浮遊ゲート４を有する
ｎチャンネルトランジスタ構造をもち、浮遊ゲート４上
にはワード線として機能する制御ゲート線７Ａをもつ。
アレイ構成は、図２（Ｂ）の構成図に示されるように、
ソース拡散領域２Ｂ1及びドレイン拡散領域２Ａ1を１本
の不純物拡散層として共有する仮想接地構造となってい
る。このソースとドレイン拡散領域の非対称な不純物濃
度分布が、書き込みと消去の両方でＦＮトンネル現象を
用いうるシンプルな仮想接地構造を可能にしている。ま
た、メモリセルは、隣り合うワード線間をボロン注入の
ＰＮ分離のみで素子分離されているため、フィールド酸
化膜が不要であり、高集積化に向いている。図中、６は
ＯＮＯ積層膜を意味する。
ソース拡散領域２Ｂ1及び２Ｂ2と不純物濃度の濃いドレ
イン拡散領域２Ａ1及び２Ａ2と、浮遊ゲート４を有する
ｎチャンネルトランジスタ構造をもち、浮遊ゲート４上
にはワード線として機能する制御ゲート線７Ａをもつ。
アレイ構成は、図２（Ｂ）の構成図に示されるように、
ソース拡散領域２Ｂ1及びドレイン拡散領域２Ａ1を１本
の不純物拡散層として共有する仮想接地構造となってい
る。このソースとドレイン拡散領域の非対称な不純物濃
度分布が、書き込みと消去の両方でＦＮトンネル現象を
用いうるシンプルな仮想接地構造を可能にしている。ま
た、メモリセルは、隣り合うワード線間をボロン注入の
ＰＮ分離のみで素子分離されているため、フィールド酸
化膜が不要であり、高集積化に向いている。図中、６は
ＯＮＯ積層膜を意味する。
【０００４】次に、ＡＣＴ型メモリセルの動作原理を示
す。書き込みは、まず、ドレインサイドのＦＮトンネル
現象により、浮遊ゲートからドレイン拡散領域に電子を
引き抜き、閾値電圧を下げる。例えば、選択セルの書き
込みは、選択制御ゲート線に−１２Ｖ、ドレイン拡散領
域に＋４Ｖを印加して、閾値を１Ｖから２Ｖの間に下げ
る。この時、非選択の隣接セルのｎ−ソース拡散領域側
のトンネル酸化膜に印加される電界は、ｎ＋領域のドレ
イン拡散領域側のトンネル酸化膜に印加される電界に比
べて、小さくなる。これは、ｎ−領域を有するソース拡
散領域側のトンネル酸化膜直下に、空乏層が存在するた
めである。よって、同一制御ゲート線上の隣接する非選
択セルは、書き込みが起こらない。これが、ＦＮトンネ
ル現象を用いて書き込みを行い、かつ仮想接地構造を実
現できる理由である。
す。書き込みは、まず、ドレインサイドのＦＮトンネル
現象により、浮遊ゲートからドレイン拡散領域に電子を
引き抜き、閾値電圧を下げる。例えば、選択セルの書き
込みは、選択制御ゲート線に−１２Ｖ、ドレイン拡散領
域に＋４Ｖを印加して、閾値を１Ｖから２Ｖの間に下げ
る。この時、非選択の隣接セルのｎ−ソース拡散領域側
のトンネル酸化膜に印加される電界は、ｎ＋領域のドレ
イン拡散領域側のトンネル酸化膜に印加される電界に比
べて、小さくなる。これは、ｎ−領域を有するソース拡
散領域側のトンネル酸化膜直下に、空乏層が存在するた
めである。よって、同一制御ゲート線上の隣接する非選
択セルは、書き込みが起こらない。これが、ＦＮトンネ
ル現象を用いて書き込みを行い、かつ仮想接地構造を実
現できる理由である。
【０００５】消去は、選択制御ゲート線に＋１０Ｖ、半
導体基板・不純物拡散層にそれぞれ−８Ｖを印加するこ
とにより、チャネル領域のＦＮトンネル現象により、半
導体基板から浮遊ゲートに電子を注入し、閾値電圧を４
Ｖ以上に上げる。消去は、ブロック単位、制御ゲート線
単位で可能である。読み出し動作は、制御ゲート線の電
圧を＋３Ｖ、ドレイン電圧を＋１Ｖ、ソース電圧を０Ｖ
とし、セル電流が流れるか流れないかで、選択セルが書
き込み状態か消去状態かを判定する。
導体基板・不純物拡散層にそれぞれ−８Ｖを印加するこ
とにより、チャネル領域のＦＮトンネル現象により、半
導体基板から浮遊ゲートに電子を注入し、閾値電圧を４
Ｖ以上に上げる。消去は、ブロック単位、制御ゲート線
単位で可能である。読み出し動作は、制御ゲート線の電
圧を＋３Ｖ、ドレイン電圧を＋１Ｖ、ソース電圧を０Ｖ
とし、セル電流が流れるか流れないかで、選択セルが書
き込み状態か消去状態かを判定する。
【０００６】
【発明が解決しようとする課題】図２（Ａ）及び（Ｂ）
では、非対称ソースドレイン構造のため、ビット線の不
純物濃度をｎ−領域とｎ＋領域に分ける必要があり、シ
ングルソースドレイン構成に比べ製造が困難である。書
き込み時、ＦＮトンネル現象を用いて、浮遊ゲートから
ドレイン拡散領域側に電子を引き抜く時、バンド間トン
ネル現象により電子・正孔対が発生する。次いで、半導
体基板に流れ込む正孔の一部が空乏層で加速されて大き
なエネルギーを得て、縦方向の電界（浮遊ゲートの負電
位）に引かれてトンネル酸化膜に捕獲される。この捕獲
により、トンネル酸化膜が劣化し、エンデュランス耐性
やデータ保持特性の信頼性を劣化させることとなる。よ
って、高速書き込み時に高信頼性を維持できないという
課題があった。
では、非対称ソースドレイン構造のため、ビット線の不
純物濃度をｎ−領域とｎ＋領域に分ける必要があり、シ
ングルソースドレイン構成に比べ製造が困難である。書
き込み時、ＦＮトンネル現象を用いて、浮遊ゲートから
ドレイン拡散領域側に電子を引き抜く時、バンド間トン
ネル現象により電子・正孔対が発生する。次いで、半導
体基板に流れ込む正孔の一部が空乏層で加速されて大き
なエネルギーを得て、縦方向の電界（浮遊ゲートの負電
位）に引かれてトンネル酸化膜に捕獲される。この捕獲
により、トンネル酸化膜が劣化し、エンデュランス耐性
やデータ保持特性の信頼性を劣化させることとなる。よ
って、高速書き込み時に高信頼性を維持できないという
課題があった。
【０００７】更に、読み出し特性が、隣接セルを通して
の横方向リーク電流に大きく影響されるので、タイトな
閾値分布を得るのが難しく、多値化が困難であるという
課題もあった。また、図３（Ａ）及び（Ｂ）に示すよう
に、他の不揮発性半導体記憶装置として、ワード線とし
ての制御ゲートを２つに分け浮遊ゲート上に並列に配置
する構成（図中、７Ａ1及び７Ａ2に対応）が提案されて
いる（特開平７−３１２３９４号公報）。しかし、２つ
の制御ゲートが浮遊ゲート上に第２ゲート絶縁膜を介し
て並んで配置されているため、セル面積が大きくなり高
集積化が困難であるという課題もあった。
の横方向リーク電流に大きく影響されるので、タイトな
閾値分布を得るのが難しく、多値化が困難であるという
課題もあった。また、図３（Ａ）及び（Ｂ）に示すよう
に、他の不揮発性半導体記憶装置として、ワード線とし
ての制御ゲートを２つに分け浮遊ゲート上に並列に配置
する構成（図中、７Ａ1及び７Ａ2に対応）が提案されて
いる（特開平７−３１２３９４号公報）。しかし、２つ
の制御ゲートが浮遊ゲート上に第２ゲート絶縁膜を介し
て並んで配置されているため、セル面積が大きくなり高
集積化が困難であるという課題もあった。
【０００８】
【課題を解決するための手段】かくして本発明によれ
ば、半導体基板の表面層に形成されたドレイン拡散領域
及びソース拡散領域と、ソース及びドレイン拡散領域間
に形成された第1絶縁膜と、第1絶縁膜上に形成された浮
遊ゲートと、浮遊ゲート上に形成された第２絶縁膜と、
第２絶縁膜上に形成された第１制御ゲートと、第１制御
ゲート上とその側壁及び浮遊ゲートの側壁に形成された
第３絶縁膜と、第１制御ゲート上に第３絶縁膜を介して
形成された第２制御ゲートとからなるセルを有すること
を特徴とする不揮発性半導体記憶装置が提供される。
ば、半導体基板の表面層に形成されたドレイン拡散領域
及びソース拡散領域と、ソース及びドレイン拡散領域間
に形成された第1絶縁膜と、第1絶縁膜上に形成された浮
遊ゲートと、浮遊ゲート上に形成された第２絶縁膜と、
第２絶縁膜上に形成された第１制御ゲートと、第１制御
ゲート上とその側壁及び浮遊ゲートの側壁に形成された
第３絶縁膜と、第１制御ゲート上に第３絶縁膜を介して
形成された第２制御ゲートとからなるセルを有すること
を特徴とする不揮発性半導体記憶装置が提供される。
【０００９】また、本発明によれば、（ａ）半導体基板
上に第１絶縁膜と第１導体膜とをこの順で積層し、第１
導体膜を加工して浮遊ゲートを形成する工程と、（ｂ）
浮遊ゲート上に第２絶縁膜及び第２導体膜とをこの順で
積層し、第２導体膜を加工して第１制御ゲートを形成す
る工程と、（ｃ）第１制御ゲートをマスクとして、半導
体基板の表面層に不純物を注入してドレイン拡散領域及
びソース拡散領域を形成する工程と、（ｄ）第１制御ゲ
ート上とその側壁及び浮遊ゲートの側壁に第３絶縁膜を
形成する工程と、（ｅ）第３絶縁膜上に第３導体膜を積
層し、第３導体膜を加工して第１制御ゲート上に第３絶
縁膜を介して第２制御ゲートを形成する工程とを含むこ
とでセルを形成することを特徴とする不揮発性半導体記
憶装置の製造方法が提供される。
上に第１絶縁膜と第１導体膜とをこの順で積層し、第１
導体膜を加工して浮遊ゲートを形成する工程と、（ｂ）
浮遊ゲート上に第２絶縁膜及び第２導体膜とをこの順で
積層し、第２導体膜を加工して第１制御ゲートを形成す
る工程と、（ｃ）第１制御ゲートをマスクとして、半導
体基板の表面層に不純物を注入してドレイン拡散領域及
びソース拡散領域を形成する工程と、（ｄ）第１制御ゲ
ート上とその側壁及び浮遊ゲートの側壁に第３絶縁膜を
形成する工程と、（ｅ）第３絶縁膜上に第３導体膜を積
層し、第３導体膜を加工して第１制御ゲート上に第３絶
縁膜を介して第２制御ゲートを形成する工程とを含むこ
とでセルを形成することを特徴とする不揮発性半導体記
憶装置の製造方法が提供される。
【００１０】更に、本発明によれば、チャネル長方向及
び幅方向に複数のセルを有し、一のセルのソース拡散領
域と、一のセルに対してチャネル長方向に隣接する他の
セルのドレイン拡散領域とが１本のビット線として共有
されており、チャネル長方向又は幅方向に連続する一列
のセルの第１制御ゲートが、１本の第１制御ゲート線と
して共有され、第１制御ゲート線に対して直交する方向
に連続する一列のセルの第２制御ゲートが、１本の第２
制御ゲート線として共有されている不揮発性半導体記憶
装置の動作方法であって、
び幅方向に複数のセルを有し、一のセルのソース拡散領
域と、一のセルに対してチャネル長方向に隣接する他の
セルのドレイン拡散領域とが１本のビット線として共有
されており、チャネル長方向又は幅方向に連続する一列
のセルの第１制御ゲートが、１本の第１制御ゲート線と
して共有され、第１制御ゲート線に対して直交する方向
に連続する一列のセルの第２制御ゲートが、１本の第２
制御ゲート線として共有されている不揮発性半導体記憶
装置の動作方法であって、
【００１１】（Ａ）所定の正電圧を選択するセルの第１
制御ゲート線と第２制御ゲート線に印加し、半導体基板
を接地することで、半導体基板から浮遊ゲートへ電子を
注入し、又は所定の負電圧を選択するセルの第１制御ゲ
ート線と第２制御ゲート線に印加し、半導体基板を接地
することで、浮遊ゲートから半導体基板へ電子を注入し
て書き込みを行うことを特徴とする不揮発性半導体記憶
装置の書き込み方法
制御ゲート線と第２制御ゲート線に印加し、半導体基板
を接地することで、半導体基板から浮遊ゲートへ電子を
注入し、又は所定の負電圧を選択するセルの第１制御ゲ
ート線と第２制御ゲート線に印加し、半導体基板を接地
することで、浮遊ゲートから半導体基板へ電子を注入し
て書き込みを行うことを特徴とする不揮発性半導体記憶
装置の書き込み方法
【００１２】（Ｂ）所定の正電圧を選択するセルの第１
制御ゲート線と第２制御ゲート線に印加し、前記正電圧
より低い電圧を基板に印加し、選択するセルのビット線
に基板への電圧と同程度の電圧を印加するか開放状態と
することで、半導体基板から浮遊ゲートへ電子を注入
し、又は所定の負電圧を選択するセルの第１制御ゲート
線と第２制御ゲート線に印加し、前記負電圧より高い電
圧を基板に印加し、選択するセルのビット線に基板への
電圧と同程度の電圧を印加するか開放状態とすること
で、浮遊ゲートから半導体基板へ電子を注入して書き込
みを行うことを特徴とする不揮発性半導体記憶装置の書
き込み方法；
制御ゲート線と第２制御ゲート線に印加し、前記正電圧
より低い電圧を基板に印加し、選択するセルのビット線
に基板への電圧と同程度の電圧を印加するか開放状態と
することで、半導体基板から浮遊ゲートへ電子を注入
し、又は所定の負電圧を選択するセルの第１制御ゲート
線と第２制御ゲート線に印加し、前記負電圧より高い電
圧を基板に印加し、選択するセルのビット線に基板への
電圧と同程度の電圧を印加するか開放状態とすること
で、浮遊ゲートから半導体基板へ電子を注入して書き込
みを行うことを特徴とする不揮発性半導体記憶装置の書
き込み方法；
【００１３】（Ｃ）所定の負電圧を選択するセルの第１
制御ゲート線に印加し、半導体基板を接地することで、
浮遊ゲートから半導体基板へ電子を注入し、又は所定の
正電圧を選択するセルの第１制御ゲート線に印加し、半
導体基板を接地することで、半導体基板から浮遊ゲート
へ電子を注入して消去を行うことを特徴とする不揮発性
半導体記憶装置の消去方法；
制御ゲート線に印加し、半導体基板を接地することで、
浮遊ゲートから半導体基板へ電子を注入し、又は所定の
正電圧を選択するセルの第１制御ゲート線に印加し、半
導体基板を接地することで、半導体基板から浮遊ゲート
へ電子を注入して消去を行うことを特徴とする不揮発性
半導体記憶装置の消去方法；
【００１４】（Ｄ）所定の負電圧を選択するセルの第１
制御ゲート線に印加し、前記負電圧より高い電圧を基板
に印加し、選択するセルのビット線に基板への電圧と同
程度の電圧を印加するか開放状態とすることで、浮遊ゲ
ートから半導体基板へ電子を注入し、又は所定の正電圧
を選択するセルの第１制御ゲート線に印加し、前記正電
圧より低い電圧を基板に印加し、選択するセルのビット
線に基板への電圧と同程度の電圧を印加するか開放状態
とすることで、半導体基板から浮遊ゲートへ電子を注入
して消去を行うことを特徴とする不揮発性半導体記憶装
置の消去方法；
制御ゲート線に印加し、前記負電圧より高い電圧を基板
に印加し、選択するセルのビット線に基板への電圧と同
程度の電圧を印加するか開放状態とすることで、浮遊ゲ
ートから半導体基板へ電子を注入し、又は所定の正電圧
を選択するセルの第１制御ゲート線に印加し、前記正電
圧より低い電圧を基板に印加し、選択するセルのビット
線に基板への電圧と同程度の電圧を印加するか開放状態
とすることで、半導体基板から浮遊ゲートへ電子を注入
して消去を行うことを特徴とする不揮発性半導体記憶装
置の消去方法；
【００１５】（Ｅ）所定の負電圧を選択するセルの第２
制御ゲート線に印加し、半導体基板を接地することで、
浮遊ゲートから半導体基板へ電子を注入し、又は所定の
正電圧を選択するセルの第２制御ゲート線に印加し、半
導体基板を接地することで、半導体基板から浮遊ゲート
へ電子を注入して消去を行うことを特徴とする不揮発性
半導体記憶装置の消去方法；
制御ゲート線に印加し、半導体基板を接地することで、
浮遊ゲートから半導体基板へ電子を注入し、又は所定の
正電圧を選択するセルの第２制御ゲート線に印加し、半
導体基板を接地することで、半導体基板から浮遊ゲート
へ電子を注入して消去を行うことを特徴とする不揮発性
半導体記憶装置の消去方法；
【００１６】（Ｆ）所定の負電圧を選択するセルの第２
制御ゲート線に印加し、前記負電圧より高い電圧を基板
に印加し、選択するセルのビット線に基板への電圧と同
程度の電圧を印加するか開放状態とすることで、浮遊ゲ
ートから半導体基板へ電子を注入し、又は所定の正電圧
を選択するセルの第２制御ゲート線に印加し、前記正電
圧より低い電圧を基板に印加し、選択するセルのビット
線に基板への電圧と同程度の電圧を印加するか開放状態
とすることで、半導体基板から浮遊ゲートへ電子を注入
して消去を行うことを特徴とする不揮発性半導体記憶装
置の消去方法；
制御ゲート線に印加し、前記負電圧より高い電圧を基板
に印加し、選択するセルのビット線に基板への電圧と同
程度の電圧を印加するか開放状態とすることで、浮遊ゲ
ートから半導体基板へ電子を注入し、又は所定の正電圧
を選択するセルの第２制御ゲート線に印加し、前記正電
圧より低い電圧を基板に印加し、選択するセルのビット
線に基板への電圧と同程度の電圧を印加するか開放状態
とすることで、半導体基板から浮遊ゲートへ電子を注入
して消去を行うことを特徴とする不揮発性半導体記憶装
置の消去方法；
【００１７】（Ｇ）所定の負電圧を選択するセルの第１
制御ゲート線と第２制御ゲート線に印加し、半導体基板
を接地することで、浮遊ゲートから半導体基板へ電子を
注入し、又は所定の正電圧を選択するセルの第１制御ゲ
ート線と第２制御ゲート線に印加し、半導体基板を接地
することで、半導体基板から浮遊ゲートへ電子を注入し
て消去を行うことを特徴とする不揮発性半導体記憶装置
の消去方法；
制御ゲート線と第２制御ゲート線に印加し、半導体基板
を接地することで、浮遊ゲートから半導体基板へ電子を
注入し、又は所定の正電圧を選択するセルの第１制御ゲ
ート線と第２制御ゲート線に印加し、半導体基板を接地
することで、半導体基板から浮遊ゲートへ電子を注入し
て消去を行うことを特徴とする不揮発性半導体記憶装置
の消去方法；
【００１８】（Ｈ）所定の負電圧を選択するセルの第１
制御ゲート線と第２制御ゲート線に印加し、前記負電圧
より高い電圧を基板に印加し、選択するセルのビット線
に基板への電圧と同程度の電圧を印加するか開放状態と
することで、浮遊ゲートから半導体基板へ電子を注入
し、又は所定の負電圧を選択するセルの第１制御ゲート
線と第２制御ゲート線に印加し、前記負電圧より高い電
圧を基板に印加し、選択するセルのビット線に基板への
電圧と同程度の電圧を印加するか開放状態とすること
で、半導体基板から浮遊ゲートへ電子を注入して消去を
行うことを特徴とする不揮発性半導体記憶装置の消去方
法；
制御ゲート線と第２制御ゲート線に印加し、前記負電圧
より高い電圧を基板に印加し、選択するセルのビット線
に基板への電圧と同程度の電圧を印加するか開放状態と
することで、浮遊ゲートから半導体基板へ電子を注入
し、又は所定の負電圧を選択するセルの第１制御ゲート
線と第２制御ゲート線に印加し、前記負電圧より高い電
圧を基板に印加し、選択するセルのビット線に基板への
電圧と同程度の電圧を印加するか開放状態とすること
で、半導体基板から浮遊ゲートへ電子を注入して消去を
行うことを特徴とする不揮発性半導体記憶装置の消去方
法；
【００１９】（Ｉ）所定の正電圧を選択するセルの第２
制御ゲート線とソース拡散領域に対応するビット線に印
加し、選択するセルのドレイン拡散領域に対応するビッ
ト線を接地することで、読み出しを行うことを特徴とす
る不揮発性半導体記憶装置の読み出し方法；
制御ゲート線とソース拡散領域に対応するビット線に印
加し、選択するセルのドレイン拡散領域に対応するビッ
ト線を接地することで、読み出しを行うことを特徴とす
る不揮発性半導体記憶装置の読み出し方法；
【００２０】（Ｊ）所定の正電圧を選択するセルの第１
制御ゲート線と第２制御ゲート線とソース拡散領域に対
応するビット線に印加し、選択するセルのドレイン拡散
領域に対応するビット線を接地することで、読み出しを
行うことを特徴とする不揮発性半導体記憶装置の読み出
し方法；
制御ゲート線と第２制御ゲート線とソース拡散領域に対
応するビット線に印加し、選択するセルのドレイン拡散
領域に対応するビット線を接地することで、読み出しを
行うことを特徴とする不揮発性半導体記憶装置の読み出
し方法；
【００２１】（Ｋ）所定の正電圧を選択するセルの第２
制御ゲート線に印加し、奇数番目の第１制御ゲート線と
奇数番目のドレイン拡散領域に対応するビット線に正電
圧を印加し、偶数番目の第１制御ゲート線と偶数番目の
ソース拡散領域に対応するビット線を接地することによ
り、奇数番目のセルを読み出し、続けて所定の正電圧を
選択するセルの第２制御ゲート線に印加したまま、偶数
番目の第１制御ゲート線と偶数番目のドレイン拡散領域
に対応するビット線に正電圧を印加し、奇数番目の第１
制御ゲート線と奇数番目のソース拡散領域に対応するビ
ット線を接地することにより、偶数番目のセルを読み出
すことを特徴とする不揮発性半導体記憶装置の読み出し
方法が提供される。
制御ゲート線に印加し、奇数番目の第１制御ゲート線と
奇数番目のドレイン拡散領域に対応するビット線に正電
圧を印加し、偶数番目の第１制御ゲート線と偶数番目の
ソース拡散領域に対応するビット線を接地することによ
り、奇数番目のセルを読み出し、続けて所定の正電圧を
選択するセルの第２制御ゲート線に印加したまま、偶数
番目の第１制御ゲート線と偶数番目のドレイン拡散領域
に対応するビット線に正電圧を印加し、奇数番目の第１
制御ゲート線と奇数番目のソース拡散領域に対応するビ
ット線を接地することにより、偶数番目のセルを読み出
すことを特徴とする不揮発性半導体記憶装置の読み出し
方法が提供される。
【００２２】
【発明の実施の形態】本発明の不揮発性半導体記憶装置
の構成を、その製造方法を参照しつつ説明する。まず、
（ａ）半導体基板上に第１絶縁膜と第１導体膜とをこの
順で積層し、第１導体膜を加工して浮遊ゲートを形成す
る。半導体基板には、通常シリコン基板が使用される。
半導体基板はＰ又はＮ型の導電性を有していてもよい。
半導体基板上に形成される第１絶縁膜は、通常シリコン
酸化膜からなり、基板がシリコン基板の場合、熱酸化法
により形成することができる。また、ＣＶＤ法やスパッ
タ法により形成してもよい。なお、この第１絶縁膜はト
ンネル絶縁膜として機能する。
の構成を、その製造方法を参照しつつ説明する。まず、
（ａ）半導体基板上に第１絶縁膜と第１導体膜とをこの
順で積層し、第１導体膜を加工して浮遊ゲートを形成す
る。半導体基板には、通常シリコン基板が使用される。
半導体基板はＰ又はＮ型の導電性を有していてもよい。
半導体基板上に形成される第１絶縁膜は、通常シリコン
酸化膜からなり、基板がシリコン基板の場合、熱酸化法
により形成することができる。また、ＣＶＤ法やスパッ
タ法により形成してもよい。なお、この第１絶縁膜はト
ンネル絶縁膜として機能する。
【００２３】第１導体膜には、例えば、ポリシリコン、
シリサイド等のシリコン膜、アルミニウム、銅等の金属
膜を使用することができる。この第１導体膜は、例え
ば、ウェットやドライエッチングのような公知の方法で
加工することにより、浮遊ゲートとなる。次に、（ｂ）
浮遊ゲート上に第２絶縁膜及び第２導体膜とをこの順で
積層し、第２導体膜を加工して第１制御ゲートを形成す
る。
シリサイド等のシリコン膜、アルミニウム、銅等の金属
膜を使用することができる。この第１導体膜は、例え
ば、ウェットやドライエッチングのような公知の方法で
加工することにより、浮遊ゲートとなる。次に、（ｂ）
浮遊ゲート上に第２絶縁膜及び第２導体膜とをこの順で
積層し、第２導体膜を加工して第１制御ゲートを形成す
る。
【００２４】第２絶縁膜は、シリコン酸化膜、シリコン
窒化膜及びその積層膜を使用できる。更に、シリコン酸
化膜−シリコン窒化膜−シリコン酸化膜からなるＯＮＯ
膜を使用していもよい。第２絶縁膜の形成方法は、特に
限定されず。熱酸化法、ＣＶＤ法、スパッタ法等が挙げ
られる。第２導体膜には、例えば、ポリシリコン、シリ
サイド等のシリコン系膜、アルミニウム、銅等の金属膜
を使用することができる。この第２導体膜は、例えば、
ウェットやドライエッチングのような公知の方法で加工
することにより、第１制御ゲートとなる。
窒化膜及びその積層膜を使用できる。更に、シリコン酸
化膜−シリコン窒化膜−シリコン酸化膜からなるＯＮＯ
膜を使用していもよい。第２絶縁膜の形成方法は、特に
限定されず。熱酸化法、ＣＶＤ法、スパッタ法等が挙げ
られる。第２導体膜には、例えば、ポリシリコン、シリ
サイド等のシリコン系膜、アルミニウム、銅等の金属膜
を使用することができる。この第２導体膜は、例えば、
ウェットやドライエッチングのような公知の方法で加工
することにより、第１制御ゲートとなる。
【００２５】次いで、（ｃ）第１制御ゲートをマスクと
して、半導体基板の表面層に不純物を注入してドレイン
拡散領域及びソース拡散領域を形成する。本発明では、
従来のＡＣＴ型の不揮発性半導体記憶装置のように、濃
度の異なる２領域に拡散領域を分ける必要はない。注入
される不純物としては、リン、砒素等のＮ型不純物、ホ
ウ素のようなＰ型不純物が挙げられる。注入の条件は、
使用する不純物の種類により相違する。また、ドレイン
拡散領域とソース拡散領域とは、互いに対称な構造を有
していてもよい。次に、（ｄ）第１制御ゲート上とその
側壁及び浮遊ゲートの側壁に第３絶縁膜を形成する。
して、半導体基板の表面層に不純物を注入してドレイン
拡散領域及びソース拡散領域を形成する。本発明では、
従来のＡＣＴ型の不揮発性半導体記憶装置のように、濃
度の異なる２領域に拡散領域を分ける必要はない。注入
される不純物としては、リン、砒素等のＮ型不純物、ホ
ウ素のようなＰ型不純物が挙げられる。注入の条件は、
使用する不純物の種類により相違する。また、ドレイン
拡散領域とソース拡散領域とは、互いに対称な構造を有
していてもよい。次に、（ｄ）第１制御ゲート上とその
側壁及び浮遊ゲートの側壁に第３絶縁膜を形成する。
【００２６】第３絶縁膜は、シリコン酸化膜、シリコン
窒化膜及びその積層膜を使用できる。更に、シリコン酸
化膜−シリコン窒化膜−シリコン酸化膜からなるＯＮＯ
膜を使用していもよい。第３絶縁膜の形成方法は、特に
限定されず、ＣＶＤ法、スパッタ法等が挙げられる。更
に、（ｅ）第３絶縁膜上に第３導体膜を積層し、第３導
体膜を加工して第１制御ゲート上に第３絶縁膜を介して
第２制御ゲートを形成する。
窒化膜及びその積層膜を使用できる。更に、シリコン酸
化膜−シリコン窒化膜−シリコン酸化膜からなるＯＮＯ
膜を使用していもよい。第３絶縁膜の形成方法は、特に
限定されず、ＣＶＤ法、スパッタ法等が挙げられる。更
に、（ｅ）第３絶縁膜上に第３導体膜を積層し、第３導
体膜を加工して第１制御ゲート上に第３絶縁膜を介して
第２制御ゲートを形成する。
【００２７】第３導体膜には、例えば、ポリシリコン、
シリサイド等のシリコン系膜、アルミニウム、銅等の金
属膜を使用することができる。この第３導体膜は、例え
ば、ウェットやドライエッチングのような公知の方法で
加工することにより、第２制御ゲートとなる。なお、第
３導電膜の第２制御ゲートへの加工を、サイドウォール
スペーサーを備えたマスクを用いて行うことが好まし
い。これによりアクティブ領域と第２制御ゲートとのミ
スアライメントマージンを広げることができる。以上の
工程により、本発明の基本的なセルを形成することがで
きる。
シリサイド等のシリコン系膜、アルミニウム、銅等の金
属膜を使用することができる。この第３導体膜は、例え
ば、ウェットやドライエッチングのような公知の方法で
加工することにより、第２制御ゲートとなる。なお、第
３導電膜の第２制御ゲートへの加工を、サイドウォール
スペーサーを備えたマスクを用いて行うことが好まし
い。これによりアクティブ領域と第２制御ゲートとのミ
スアライメントマージンを広げることができる。以上の
工程により、本発明の基本的なセルを形成することがで
きる。
【００２８】上記セルにおいて、第１制御ゲートと第２
制御ゲートとが、列デコーダーと行デコーダーとにそれ
ぞれ接続され、浮遊ゲートと第１及び第２制御ゲートと
が容量結合していることが好ましい。更に、上記セル
は、チャネル長方向及び／又は幅方向に複数配置されて
いてもよい。例えば、チャネル長方向に複数のセルを有
し、一のセルのソース拡散領域と、一のセルに対してチ
ャネル長方向に隣接する他のセルのドレイン拡散領域と
が１本のビット線として共有させることができる。ま
た、チャネル長方向及び幅方向に複数のセルを有し、チ
ャネル長方向又は幅方向に連続する一列のセルの第１制
御ゲートが、１本の第１制御ゲート線として共有され、
第１制御ゲート線に対して直交する方向に連続する一列
のセルの第２制御ゲートが、１本の第２制御ゲート線と
して共有させることもできる。
制御ゲートとが、列デコーダーと行デコーダーとにそれ
ぞれ接続され、浮遊ゲートと第１及び第２制御ゲートと
が容量結合していることが好ましい。更に、上記セル
は、チャネル長方向及び／又は幅方向に複数配置されて
いてもよい。例えば、チャネル長方向に複数のセルを有
し、一のセルのソース拡散領域と、一のセルに対してチ
ャネル長方向に隣接する他のセルのドレイン拡散領域と
が１本のビット線として共有させることができる。ま
た、チャネル長方向及び幅方向に複数のセルを有し、チ
ャネル長方向又は幅方向に連続する一列のセルの第１制
御ゲートが、１本の第１制御ゲート線として共有され、
第１制御ゲート線に対して直交する方向に連続する一列
のセルの第２制御ゲートが、１本の第２制御ゲート線と
して共有させることもできる。
【００２９】なお、チャネル幅方向に複数のセルを有す
る場合、工程（ａ）の後、工程（ｂ）の前に、シャロー
トレンチ分離（ＳＴＩ）法により浮遊ゲート間の半導体
基板に素子分離領域を形成する工程と、工程（ｂ）の
後、工程（ｃ）の前に、隣接するセルを構成するソース
拡散領域とドレイン拡散領域とをそれぞれ１本のビット
線として共有しうるように、素子分離領域を除去する工
程とを含むことが好ましい。
る場合、工程（ａ）の後、工程（ｂ）の前に、シャロー
トレンチ分離（ＳＴＩ）法により浮遊ゲート間の半導体
基板に素子分離領域を形成する工程と、工程（ｂ）の
後、工程（ｃ）の前に、隣接するセルを構成するソース
拡散領域とドレイン拡散領域とをそれぞれ１本のビット
線として共有しうるように、素子分離領域を除去する工
程とを含むことが好ましい。
【００３０】本発明の不揮発性半導体記憶装置の書き込
みは、第１制御ゲート、第２制御ゲート、ソース拡散領
域、ドレイン拡散領域及び基板に印加する電圧を適宜調
整して、基板から浮遊ゲートへ電子を注入する又は、浮
遊ゲートから基板へ電子を注入することにより行うこと
ができる。一方、消去は、第１制御ゲート、第２制御ゲ
ート、ソース拡散領域、ドレイン拡散領域及び基板に印
加する電圧を適宜調整して、書き込みが基板から浮遊ゲ
ートへ電子を注入することにより行う場合、浮遊ゲート
から基板へ電子を注入することにより又は、書き込みが
浮遊ゲートから基板へ電子を注入することにより行う場
合、基板から浮遊ゲートへ電子を注入することにより行
うことができる。
みは、第１制御ゲート、第２制御ゲート、ソース拡散領
域、ドレイン拡散領域及び基板に印加する電圧を適宜調
整して、基板から浮遊ゲートへ電子を注入する又は、浮
遊ゲートから基板へ電子を注入することにより行うこと
ができる。一方、消去は、第１制御ゲート、第２制御ゲ
ート、ソース拡散領域、ドレイン拡散領域及び基板に印
加する電圧を適宜調整して、書き込みが基板から浮遊ゲ
ートへ電子を注入することにより行う場合、浮遊ゲート
から基板へ電子を注入することにより又は、書き込みが
浮遊ゲートから基板へ電子を注入することにより行う場
合、基板から浮遊ゲートへ電子を注入することにより行
うことができる。
【００３１】また、読み出しは、第１制御ゲート、第２
制御ゲート、ソース拡散領域、ドレイン拡散領域及び基
板に印加する電圧を適宜調整して、セルに電流が流れる
か流れないかを調べることで行うことができる。上記書
き込み、消去及び読み出し方法からなる動作方法につい
ては、下記の実施例で具体的に説明する。
制御ゲート、ソース拡散領域、ドレイン拡散領域及び基
板に印加する電圧を適宜調整して、セルに電流が流れる
か流れないかを調べることで行うことができる。上記書
き込み、消去及び読み出し方法からなる動作方法につい
ては、下記の実施例で具体的に説明する。
【００３２】
【実施例】以下、本発明を図面を参照しつつ説明する。
本発明の不揮発性半導体記憶装置の一例のレイアウト図
を図４に、行デコーダーにつながる第１制御ゲートに沿
った方向（Ｘ方向）のＸ−Ｘ′断面図を図５（Ａ）に、
列デコーダーにつながる第２制御ゲートに沿った方向
（Ｙ方向）のＹ−Ｙ′断面図を図５（Ｂ）に示す。図
中、２は不純物拡散領域、４は浮遊ゲート、５は埋め込
み酸化膜、６はＯＮＯ積層膜、７は第２制御ゲート、８
は第１制御ゲート、９はシリコン窒化膜を意味する。
本発明の不揮発性半導体記憶装置の一例のレイアウト図
を図４に、行デコーダーにつながる第１制御ゲートに沿
った方向（Ｘ方向）のＸ−Ｘ′断面図を図５（Ａ）に、
列デコーダーにつながる第２制御ゲートに沿った方向
（Ｙ方向）のＹ−Ｙ′断面図を図５（Ｂ）に示す。図
中、２は不純物拡散領域、４は浮遊ゲート、５は埋め込
み酸化膜、６はＯＮＯ積層膜、７は第２制御ゲート、８
は第１制御ゲート、９はシリコン窒化膜を意味する。
【００３３】本発明の不揮発性半導体記憶装置の製造方
法について、図６に示すように、Ｘ１−Ｘ１’方向のラ
イン部断面図である図７（Ａ）〜図２２（Ａ）、Ｘ２−
Ｘ２’方向のスペース部断面図である図７（Ｂ）〜図２
２（Ｂ）、Ｙ１−Ｙ１’方向のライン部断面図である図
７（Ｃ）〜図２２（Ｃ）、Ｙ２−Ｙ２’方向のスペース
部断面図である図７（Ｄ）〜図２２（Ｄ）を用いて説明
する。以下の実施例において、半導体基板としてシリコ
ン基板、第1絶縁膜としてトンネル酸化膜、浮遊ゲート
として第１ポリシリコン層、第２絶縁膜としてＯＮＯ
膜、第１制御ゲートとして第２ポリシリコン層、第３絶
縁膜としてＯＮＯ膜、第２制御ゲートとして第３ポリシ
リコン層を使用している。
法について、図６に示すように、Ｘ１−Ｘ１’方向のラ
イン部断面図である図７（Ａ）〜図２２（Ａ）、Ｘ２−
Ｘ２’方向のスペース部断面図である図７（Ｂ）〜図２
２（Ｂ）、Ｙ１−Ｙ１’方向のライン部断面図である図
７（Ｃ）〜図２２（Ｃ）、Ｙ２−Ｙ２’方向のスペース
部断面図である図７（Ｄ）〜図２２（Ｄ）を用いて説明
する。以下の実施例において、半導体基板としてシリコ
ン基板、第1絶縁膜としてトンネル酸化膜、浮遊ゲート
として第１ポリシリコン層、第２絶縁膜としてＯＮＯ
膜、第１制御ゲートとして第２ポリシリコン層、第３絶
縁膜としてＯＮＯ膜、第２制御ゲートとして第３ポリシ
リコン層を使用している。
【００３４】まず、図７（Ａ）〜（Ｄ）に示すように、
第１導電型のシリコン基板１１に熱酸化を行い、トンネ
ル酸化膜１２を１０ｎｍ程度の膜厚に形成した後、第１
ポリシリコン層１３（膜厚５０ｎｍ）、シリコン窒化膜
１４（膜厚２５０ｎｍ）を順次積層する。次に、図８
（Ａ）〜（Ｄ）に示すように、リソグラフィー技術を用
いたパターンニングによりレジストパターン１５を形成
する。次いで、図９（Ａ）〜（Ｄ）に示すように、シリ
コン窒化膜１４／第１ポリシリコン層１３／トンネル酸
化膜１２／シリコン基板１１を合計深さが２７５ｎｍと
なるようにエッチング除去した後、レジストパターン１
５を剥離する。この工程で、図９（Ｃ）及び(Ｄ)のＹ−
Ｙ’方向の断面図に示されるように、ＳＴＩ領域を形成
するための溝を形成する。第１ポリシリコン層１３は、
Ｙ方向に走っている。
第１導電型のシリコン基板１１に熱酸化を行い、トンネ
ル酸化膜１２を１０ｎｍ程度の膜厚に形成した後、第１
ポリシリコン層１３（膜厚５０ｎｍ）、シリコン窒化膜
１４（膜厚２５０ｎｍ）を順次積層する。次に、図８
（Ａ）〜（Ｄ）に示すように、リソグラフィー技術を用
いたパターンニングによりレジストパターン１５を形成
する。次いで、図９（Ａ）〜（Ｄ）に示すように、シリ
コン窒化膜１４／第１ポリシリコン層１３／トンネル酸
化膜１２／シリコン基板１１を合計深さが２７５ｎｍと
なるようにエッチング除去した後、レジストパターン１
５を剥離する。この工程で、図９（Ｃ）及び(Ｄ)のＹ−
Ｙ’方向の断面図に示されるように、ＳＴＩ領域を形成
するための溝を形成する。第１ポリシリコン層１３は、
Ｙ方向に走っている。
【００３５】次いで、図１０（Ａ）〜（Ｄ）に示すよう
に、溝にシリコン酸化膜１６を埋め込み、第１ポリシリ
コン層１３が完全に露出するまでエッチバックを行う。
図１０（Ｃ）及び(Ｄ）のＹ−Ｙ’方向の断面図に示さ
れるように、シャロートレンチ分離領域が形成される。
ここで、シリコン窒化膜１４は、浮遊ゲートを保護する
ために用いられている。次いで、図１１（Ａ）〜（Ｄ）
に示すように、シリコン窒化膜１４を除去したのち、シ
リコン酸化膜１７（膜厚４〜５ｎｍ）、シリコン窒化膜
１８（５〜１０ｎｍ）、シリコン酸化膜１９（５〜１０
ｎｍ）のＯＮＯ膜を積層する。その後、第２ポリシリコ
ン層２０を５０ｎｍ程度の膜厚で堆積する。
に、溝にシリコン酸化膜１６を埋め込み、第１ポリシリ
コン層１３が完全に露出するまでエッチバックを行う。
図１０（Ｃ）及び(Ｄ）のＹ−Ｙ’方向の断面図に示さ
れるように、シャロートレンチ分離領域が形成される。
ここで、シリコン窒化膜１４は、浮遊ゲートを保護する
ために用いられている。次いで、図１１（Ａ）〜（Ｄ）
に示すように、シリコン窒化膜１４を除去したのち、シ
リコン酸化膜１７（膜厚４〜５ｎｍ）、シリコン窒化膜
１８（５〜１０ｎｍ）、シリコン酸化膜１９（５〜１０
ｎｍ）のＯＮＯ膜を積層する。その後、第２ポリシリコ
ン層２０を５０ｎｍ程度の膜厚で堆積する。
【００３６】次いで、図１２（Ａ）〜（Ｄ）に示すよう
に、リソグラフィー技術によりパターンニングしてレジ
ストパターン２１（ＣＧ）を形成した後、第２ポリシリ
コン層２０／ＯＮＯ膜１９、１８、１７／第１ポリシリ
コン層１３／トンネル酸化膜１２をエッチング除去す
る。図１２（Ａ）及び(Ｂ)のＸ−Ｘ’方向の断面図に示
されるように、浮遊ゲートと同じ方向のＹ方向に走る第
１制御ゲートが形成される。次いで、図１３（Ａ）〜
（Ｄ）に示すように、シャロートレンチ領域の埋め込み
シリコン酸化膜１６をエッチング除去し、Ａｓ+を１５
ｋｅＶ、５Ｅ１４ｃｍ- 2の注入条件でイオン注入を行
う。図１３（Ｃ）及び(Ｄ）のＹ−Ｙ’方向の断面図に
示されるように、拡散層がつながるようにイオン注入さ
れる。
に、リソグラフィー技術によりパターンニングしてレジ
ストパターン２１（ＣＧ）を形成した後、第２ポリシリ
コン層２０／ＯＮＯ膜１９、１８、１７／第１ポリシリ
コン層１３／トンネル酸化膜１２をエッチング除去す
る。図１２（Ａ）及び(Ｂ)のＸ−Ｘ’方向の断面図に示
されるように、浮遊ゲートと同じ方向のＹ方向に走る第
１制御ゲートが形成される。次いで、図１３（Ａ）〜
（Ｄ）に示すように、シャロートレンチ領域の埋め込み
シリコン酸化膜１６をエッチング除去し、Ａｓ+を１５
ｋｅＶ、５Ｅ１４ｃｍ- 2の注入条件でイオン注入を行
う。図１３（Ｃ）及び(Ｄ）のＹ−Ｙ’方向の断面図に
示されるように、拡散層がつながるようにイオン注入さ
れる。
【００３７】次いで、図１４（Ａ）〜（Ｄ）に示すよう
に、レジストパターン２１を剥離した後、注入領域の結
晶性回復及び注入不純物の活性化のため、８００℃／３
０ｍｉｎでアニールを行う。図１４（Ｃ）及び(Ｄ）の
Ｙ−Ｙ’方向の断面図に示されるように、ビット線２２
が形成される。次いで、図１５（Ａ）〜（Ｄ）に示すよ
うに、再度、シャロートレンチ領域を埋め込むために、
ＨＤＰ酸化膜２３を５００〜８００ｎｍの膜厚で堆積す
る。図１５（Ｃ）及び(Ｄ）のＹ−Ｙ’方向の断面図に
示されるように、シャロートレンチ領域が埋め込まれ
る。
に、レジストパターン２１を剥離した後、注入領域の結
晶性回復及び注入不純物の活性化のため、８００℃／３
０ｍｉｎでアニールを行う。図１４（Ｃ）及び(Ｄ）の
Ｙ−Ｙ’方向の断面図に示されるように、ビット線２２
が形成される。次いで、図１５（Ａ）〜（Ｄ）に示すよ
うに、再度、シャロートレンチ領域を埋め込むために、
ＨＤＰ酸化膜２３を５００〜８００ｎｍの膜厚で堆積す
る。図１５（Ｃ）及び(Ｄ）のＹ−Ｙ’方向の断面図に
示されるように、シャロートレンチ領域が埋め込まれ
る。
【００３８】次いで、図１６（Ａ）〜（Ｄ）に示すよう
に、ＨＤＰ酸化膜２３をシリコン基板１１が露出するま
で、エッチバックを行い、平坦化する。次いで、図１７
（Ａ）〜（Ｄ）に示すように、シリコン酸化膜２４（膜
厚４〜５ｎｍ）、シリコン窒化膜２５（５〜１０ｎ
ｍ）、シリコン酸化膜２６（５〜１０ｎｍ）のＯＮＯ膜
を積層する。その後、第３ポリシリコン層２７（１５０
ｎｍ）、タングステンシリサイド膜２８（１５０ｎｍ）
を堆積する。次いで、図１８（Ａ）〜（Ｄ）に示すよう
に、シリコン窒化膜２９を１０〜２０ｎｍの膜厚に堆積
する。
に、ＨＤＰ酸化膜２３をシリコン基板１１が露出するま
で、エッチバックを行い、平坦化する。次いで、図１７
（Ａ）〜（Ｄ）に示すように、シリコン酸化膜２４（膜
厚４〜５ｎｍ）、シリコン窒化膜２５（５〜１０ｎ
ｍ）、シリコン酸化膜２６（５〜１０ｎｍ）のＯＮＯ膜
を積層する。その後、第３ポリシリコン層２７（１５０
ｎｍ）、タングステンシリサイド膜２８（１５０ｎｍ）
を堆積する。次いで、図１８（Ａ）〜（Ｄ）に示すよう
に、シリコン窒化膜２９を１０〜２０ｎｍの膜厚に堆積
する。
【００３９】次いで、図１９（Ａ）〜（Ｄ）に示すよう
に、リソグラフィー技術を用いてパターンニングしてレ
ジストパターン３０を形成した後、シリコン窒化膜２９
をエッチング除去する。次いで、図２０（Ａ）〜（Ｄ）
に示すように、レジストパターン３０を剥離した後、シ
リコン窒化膜３１を５〜１０ｎｍの膜厚に堆積し、ＲＩ
Ｅ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）を行
う。図２０（Ｃ）及び(Ｄ)のＹ−Ｙ’方向の断面図に示
されるように、サイドウォールスペーサーが形成され
る。これは、第２制御ゲート線とアクティブ領域のミス
アライメントマージンを広げるためである。
に、リソグラフィー技術を用いてパターンニングしてレ
ジストパターン３０を形成した後、シリコン窒化膜２９
をエッチング除去する。次いで、図２０（Ａ）〜（Ｄ）
に示すように、レジストパターン３０を剥離した後、シ
リコン窒化膜３１を５〜１０ｎｍの膜厚に堆積し、ＲＩ
Ｅ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）を行
う。図２０（Ｃ）及び(Ｄ)のＹ−Ｙ’方向の断面図に示
されるように、サイドウォールスペーサーが形成され
る。これは、第２制御ゲート線とアクティブ領域のミス
アライメントマージンを広げるためである。
【００４０】次いで、図２１（Ａ）〜（Ｄ）に示すよう
に、このサイドウォールスペーサー３１を用いて、タン
グステンシリサイド膜２８／第３ポリシリコン層２７を
エッチング除去する。図２１（Ｃ）及び(Ｄ）のＹ−
Ｙ’方向の断面図に示されるように、第２制御ゲートが
形成される。次いで、図２２（Ａ）〜（Ｄ）に示すよう
に、最後に、ＢＰＳＧ（ＢｏｒｏｎＰｈｏｓｐｈｏｒｕ
ｓ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）保護膜３２を１０
００ｎｍ程度の膜厚に堆積する。その後は、通常の工程
に従って、コンタクトホールを形成し、アルミ電極等を
形成して、本発明の不揮発性半導体記憶装置が提供され
る。
に、このサイドウォールスペーサー３１を用いて、タン
グステンシリサイド膜２８／第３ポリシリコン層２７を
エッチング除去する。図２１（Ｃ）及び(Ｄ）のＹ−
Ｙ’方向の断面図に示されるように、第２制御ゲートが
形成される。次いで、図２２（Ａ）〜（Ｄ）に示すよう
に、最後に、ＢＰＳＧ（ＢｏｒｏｎＰｈｏｓｐｈｏｒｕ
ｓ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）保護膜３２を１０
００ｎｍ程度の膜厚に堆積する。その後は、通常の工程
に従って、コンタクトホールを形成し、アルミ電極等を
形成して、本発明の不揮発性半導体記憶装置が提供され
る。
【００４１】本発明の不揮発性半導体記憶装置の書き込
み、消去及び読み出し方法の一例を図２３を用いて説明
する。表１に動作電圧条件を示す。ここでは、第１制御
ゲートを制御ゲート（ＣＧ）、第２制御ゲートをワード
線（ＷＬ）と呼ぶことにする。以下では、書き込み及び
消去にチャネルＦＮ現象を利用した、チャネルＦＮ現象
とは、浮遊ゲートと基板との間で電子のやり取りを行う
現象を意味する。
み、消去及び読み出し方法の一例を図２３を用いて説明
する。表１に動作電圧条件を示す。ここでは、第１制御
ゲートを制御ゲート（ＣＧ）、第２制御ゲートをワード
線（ＷＬ）と呼ぶことにする。以下では、書き込み及び
消去にチャネルＦＮ現象を利用した、チャネルＦＮ現象
とは、浮遊ゲートと基板との間で電子のやり取りを行う
現象を意味する。
【００４２】
【表１】
【００４３】＜チャネルＦＮ書き込み＞ブロック内のセ
ルは、消去状態となっており、全て閾値電圧が４Ｖ以上
に分布している。よって、書き込みとは書き込みたいセ
ルのみ選択的に浮遊ゲートから電子を放出し、閾値電圧
を１Ｖ〜２Ｖにすることである。図２３において、メモ
リセル２０（Ｍ２０）に書き込みを行う場合を考える。
制御ゲート２（ＣＧ２）に−１５Ｖを、ワード線０（Ｗ
Ｌ０）に−１５Ｖを印加する。非選択の制御ゲート及び
非選択のワード線、メインビット線０〜４（ＭＢＬ０〜
４）はそれぞれ０Ｖあるいは０Ｖフローティングを印加
し、基板電圧と選択ゲート０及び１（ＳＧ０及びＳＧ
１）にはそれぞれ０Ｖを印加する。このとき、容量結合
により、浮遊ゲートは−１０Ｖ以上に印加される（ＧＣ
Ｒ（Ｇａｔｅ Ｃｏｕｐｌｉｎｇ Ｒａｔｉｏ）＝０．
６６で−１０．０Ｖ）。結果として、浮遊ゲートとシリ
コン基板間のトンネル酸化膜に高電圧が印加され、ＦＮ
トンネル現象により、電子が浮遊ゲートからシリコン基
板へ放出され、選択セル（Ｍ２０）の閾値電圧を１〜２
Ｖの書き込み状態に下げる。
ルは、消去状態となっており、全て閾値電圧が４Ｖ以上
に分布している。よって、書き込みとは書き込みたいセ
ルのみ選択的に浮遊ゲートから電子を放出し、閾値電圧
を１Ｖ〜２Ｖにすることである。図２３において、メモ
リセル２０（Ｍ２０）に書き込みを行う場合を考える。
制御ゲート２（ＣＧ２）に−１５Ｖを、ワード線０（Ｗ
Ｌ０）に−１５Ｖを印加する。非選択の制御ゲート及び
非選択のワード線、メインビット線０〜４（ＭＢＬ０〜
４）はそれぞれ０Ｖあるいは０Ｖフローティングを印加
し、基板電圧と選択ゲート０及び１（ＳＧ０及びＳＧ
１）にはそれぞれ０Ｖを印加する。このとき、容量結合
により、浮遊ゲートは−１０Ｖ以上に印加される（ＧＣ
Ｒ（Ｇａｔｅ Ｃｏｕｐｌｉｎｇ Ｒａｔｉｏ）＝０．
６６で−１０．０Ｖ）。結果として、浮遊ゲートとシリ
コン基板間のトンネル酸化膜に高電圧が印加され、ＦＮ
トンネル現象により、電子が浮遊ゲートからシリコン基
板へ放出され、選択セル（Ｍ２０）の閾値電圧を１〜２
Ｖの書き込み状態に下げる。
【００４４】選択された制御ゲート及びワード線につな
がる非選択セルは（図２３では、Ｍ００、１０、３０、
２ｎ）、浮遊ゲートに−１０Ｖ以下の電位（ＧＣＲ＝
０．６６で−５．０Ｖ）しか印加されないので、ＦＮト
ンネル現象による電子放出は起こらない。よって、選択
制御ゲートと選択ワード線の交点にある選択セルのみに
書き込むことができる（表１のＰｇｍ１参照）。また、
書き込み時に基板電圧を＋５Ｖの正電圧を印加しながら
書き込むこともできる。この場合、選択制御ゲート電圧
及び選択ワード線電圧は−１０Ｖとなり、書き込み印加
電圧の低電圧化が可能となる（表１のＰｇｍ２参照）。
なお、非選択の制御ゲート及び非選択のワード線にはそ
れぞれ０Ｖあるいは０Ｖフローティングを印加し、メイ
ンビット線０〜４（ＭＢＬ０〜４）と選択ゲート０及び
１（ＳＧ０及び１）にはそれぞれ＋５Ｖと＋５Ｖ、ある
いはそれぞれ０Ｖフローティングと０Ｖを印加する。
がる非選択セルは（図２３では、Ｍ００、１０、３０、
２ｎ）、浮遊ゲートに−１０Ｖ以下の電位（ＧＣＲ＝
０．６６で−５．０Ｖ）しか印加されないので、ＦＮト
ンネル現象による電子放出は起こらない。よって、選択
制御ゲートと選択ワード線の交点にある選択セルのみに
書き込むことができる（表１のＰｇｍ１参照）。また、
書き込み時に基板電圧を＋５Ｖの正電圧を印加しながら
書き込むこともできる。この場合、選択制御ゲート電圧
及び選択ワード線電圧は−１０Ｖとなり、書き込み印加
電圧の低電圧化が可能となる（表１のＰｇｍ２参照）。
なお、非選択の制御ゲート及び非選択のワード線にはそ
れぞれ０Ｖあるいは０Ｖフローティングを印加し、メイ
ンビット線０〜４（ＭＢＬ０〜４）と選択ゲート０及び
１（ＳＧ０及び１）にはそれぞれ＋５Ｖと＋５Ｖ、ある
いはそれぞれ０Ｖフローティングと０Ｖを印加する。
【００４５】＜チャネルＦＮ消去＞ここでいう消去とは
基板から浮遊ゲートに電子を注入し、閾値電圧を４Ｖ以
上にすることである。図２３において、セルＭ００、１
０、２０、３０、０ｎ、１ｎ、２ｎ、３ｎに消去を行う
場合を考える。制御ゲート（ＣＧ０〜４）にそれぞれ＋
１５Ｖを、ワード線（ＷＬ０〜ｎ）にそれぞれ＋１５Ｖ
を印加する。メインビット線（ＭＢＬ０〜４）は０Ｖあ
るいは０Ｖフローティングに印加し、基板電圧と選択ゲ
ート（ＳＧ０及び１）はそれぞれ０Ｖを印加する。この
時、容量結合により、浮遊ゲートは＋１０Ｖ以上に印加
される（ＧＣＲ＝０．６６で＋１０．０Ｖ）。結果とし
て、浮遊ゲートとシリコン基板間のトンネル酸化膜に高
電圧が印加され、ＦＮトンネル現象により、電子がシリ
コン基板から浮遊ゲートに注入され、セルの閾値電圧を
４Ｖ以上の消去状態に上げる（表１のＥｒｓ１参照）。
この消去方法の最小の消去範囲は、ビット単位となる。
基板から浮遊ゲートに電子を注入し、閾値電圧を４Ｖ以
上にすることである。図２３において、セルＭ００、１
０、２０、３０、０ｎ、１ｎ、２ｎ、３ｎに消去を行う
場合を考える。制御ゲート（ＣＧ０〜４）にそれぞれ＋
１５Ｖを、ワード線（ＷＬ０〜ｎ）にそれぞれ＋１５Ｖ
を印加する。メインビット線（ＭＢＬ０〜４）は０Ｖあ
るいは０Ｖフローティングに印加し、基板電圧と選択ゲ
ート（ＳＧ０及び１）はそれぞれ０Ｖを印加する。この
時、容量結合により、浮遊ゲートは＋１０Ｖ以上に印加
される（ＧＣＲ＝０．６６で＋１０．０Ｖ）。結果とし
て、浮遊ゲートとシリコン基板間のトンネル酸化膜に高
電圧が印加され、ＦＮトンネル現象により、電子がシリ
コン基板から浮遊ゲートに注入され、セルの閾値電圧を
４Ｖ以上の消去状態に上げる（表１のＥｒｓ１参照）。
この消去方法の最小の消去範囲は、ビット単位となる。
【００４６】また、消去時に基板電圧を−５Ｖの負電圧
を印加しながら消去することもできる。この場合、選択
制御ゲート電圧及び選択ワード線電圧は＋１０Ｖとな
り、消去印加電圧の低電圧が可能となる。なお、メイン
ビット線０〜４（ＭＢＬ０〜４）と選択ゲート０及び１
（ＳＧ０及び１）にはそれぞれ−５Ｖと０Ｖ、あるいは
それぞれ０Ｖフローティングと−５Ｖを印加する（表１
のＥｒｓ２参照）。また、制御ゲート（ＣＧ０〜４）に
それぞれ＋３０Ｖを印加する。ワード線（ＷＬ０〜ｎ）
とメインビット線（ＭＢＬ０〜４）にはそれぞれ０Ｖあ
るいは０Ｖフローティングを印加し、基板電圧と選択ゲ
ート（ＳＧ０及び１）にはそれぞれ０Ｖを印加する。こ
の時、容量結合により浮遊ゲートは＋１０Ｖに印加され
る（ＧＣＲ＝０．６６で＋１０．０Ｖ）。結果として、
浮遊ゲートとシリコン基板間のトンネル酸化膜に高電圧
が印加され、ＦＮトンネル現象により、電子がシリコン
基板から浮遊ゲートに注入され、セルの閾値電圧を４Ｖ
以上の消去状態に上げる（表１のＥｒｓ３参照）。この
消去方法の最小の消去範囲は、制御ゲート線単位とな
る。
を印加しながら消去することもできる。この場合、選択
制御ゲート電圧及び選択ワード線電圧は＋１０Ｖとな
り、消去印加電圧の低電圧が可能となる。なお、メイン
ビット線０〜４（ＭＢＬ０〜４）と選択ゲート０及び１
（ＳＧ０及び１）にはそれぞれ−５Ｖと０Ｖ、あるいは
それぞれ０Ｖフローティングと−５Ｖを印加する（表１
のＥｒｓ２参照）。また、制御ゲート（ＣＧ０〜４）に
それぞれ＋３０Ｖを印加する。ワード線（ＷＬ０〜ｎ）
とメインビット線（ＭＢＬ０〜４）にはそれぞれ０Ｖあ
るいは０Ｖフローティングを印加し、基板電圧と選択ゲ
ート（ＳＧ０及び１）にはそれぞれ０Ｖを印加する。こ
の時、容量結合により浮遊ゲートは＋１０Ｖに印加され
る（ＧＣＲ＝０．６６で＋１０．０Ｖ）。結果として、
浮遊ゲートとシリコン基板間のトンネル酸化膜に高電圧
が印加され、ＦＮトンネル現象により、電子がシリコン
基板から浮遊ゲートに注入され、セルの閾値電圧を４Ｖ
以上の消去状態に上げる（表１のＥｒｓ３参照）。この
消去方法の最小の消去範囲は、制御ゲート線単位とな
る。
【００４７】また、消去時に基板電圧を−８Ｖの負電圧
を印加しながら消去することもできる。この場合、選択
制御ゲート電圧は＋１５Ｖとなり、消去印加電圧の低電
圧化が可能となる（表１のＥｒｓ４参照）。なお、ワー
ド線には、それぞれ０Ｖあるいは０Ｖフローティングを
印加し、メインビット線０〜４（ＭＢＬ０〜４）と選択
ゲート０及び１（ＳＧ０及び１）には、それぞれ−８Ｖ
と０Ｖ、あるいはそれぞれ０Ｖフローティングと−８Ｖ
を印加する。また、ワード線（ＷＬ０〜ｎ）にそれぞれ
＋３０Ｖを印加する。制御ゲート（ＣＧ０〜４）とメイ
ンビット線（ＭＢＬ０〜４）にはそれぞれ０Ｖあるいは
０Ｖフローティングを印加し、基板電圧と選択ゲート
（ＳＧ０及び１）にはそれぞれ０Ｖを印加する。この
時、容量結合により浮遊ゲートは＋１０Ｖに印加される
（ＧＣＲ＝０．６６で＋１０．０Ｖ）。結果として、浮
遊ゲートとシリコン基板間のトンネル酸化膜に高電圧が
印加され、ＦＮトンネル現象により、電子がシリコン基
板から浮遊ゲートに注入され、セルの閾値電圧を４Ｖ以
上の消去状態に上げる（表１のＥｒｓ５参照）。この消
去方法の最小の消去範囲は、ワード線単位となる。
を印加しながら消去することもできる。この場合、選択
制御ゲート電圧は＋１５Ｖとなり、消去印加電圧の低電
圧化が可能となる（表１のＥｒｓ４参照）。なお、ワー
ド線には、それぞれ０Ｖあるいは０Ｖフローティングを
印加し、メインビット線０〜４（ＭＢＬ０〜４）と選択
ゲート０及び１（ＳＧ０及び１）には、それぞれ−８Ｖ
と０Ｖ、あるいはそれぞれ０Ｖフローティングと−８Ｖ
を印加する。また、ワード線（ＷＬ０〜ｎ）にそれぞれ
＋３０Ｖを印加する。制御ゲート（ＣＧ０〜４）とメイ
ンビット線（ＭＢＬ０〜４）にはそれぞれ０Ｖあるいは
０Ｖフローティングを印加し、基板電圧と選択ゲート
（ＳＧ０及び１）にはそれぞれ０Ｖを印加する。この
時、容量結合により浮遊ゲートは＋１０Ｖに印加される
（ＧＣＲ＝０．６６で＋１０．０Ｖ）。結果として、浮
遊ゲートとシリコン基板間のトンネル酸化膜に高電圧が
印加され、ＦＮトンネル現象により、電子がシリコン基
板から浮遊ゲートに注入され、セルの閾値電圧を４Ｖ以
上の消去状態に上げる（表１のＥｒｓ５参照）。この消
去方法の最小の消去範囲は、ワード線単位となる。
【００４８】また、消去時に基板電圧を−８Ｖの負電圧
を印加しながら消去することもできる。この場合、選択
ワード線電圧は＋１５Ｖとなり、消去印加電圧の低電圧
化が可能となる（表１のＥｒｓ６参照）。なお、制御ゲ
ートには、それぞれ０Ｖあるいは０Ｖフローティングを
印加し、メインビット線０〜４（ＭＢＬ０〜４）と選択
ゲート０及び１（ＳＧ０及び１）には、それぞれ−８Ｖ
と０Ｖ、あるいはそれぞれ０Ｖフローティングと−８Ｖ
を印加する。以上、本発明の不揮発性半導体記憶装置の
書き換え（書き込みと消去）方法よりわかるように、電
子注入／放出ともにビットを選択できる。つまり、本発
明では、基板から浮遊ゲートへの電子放出を書き込み、
電子注入を消去としたが、電子放出を消去、電子注入を
書き込みとすることも可能である。
を印加しながら消去することもできる。この場合、選択
ワード線電圧は＋１５Ｖとなり、消去印加電圧の低電圧
化が可能となる（表１のＥｒｓ６参照）。なお、制御ゲ
ートには、それぞれ０Ｖあるいは０Ｖフローティングを
印加し、メインビット線０〜４（ＭＢＬ０〜４）と選択
ゲート０及び１（ＳＧ０及び１）には、それぞれ−８Ｖ
と０Ｖ、あるいはそれぞれ０Ｖフローティングと−８Ｖ
を印加する。以上、本発明の不揮発性半導体記憶装置の
書き換え（書き込みと消去）方法よりわかるように、電
子注入／放出ともにビットを選択できる。つまり、本発
明では、基板から浮遊ゲートへの電子放出を書き込み、
電子注入を消去としたが、電子放出を消去、電子注入を
書き込みとすることも可能である。
【００４９】＜読み出し＞セルＭ００と２０を同時に読
み出す場合を考える。メインビット線ＭＢＬ１及び３に
０Ｖ、メインビット線ＭＢＬ０，２，４に１Ｖを印加
し、制御ゲート０及び２（ＣＧ０及び２）に＋３Ｖを印
加して、ワード線０（ＷＬ０）の電圧を＋３Ｖとし、セ
ルに電流が流れるか流れないか、すなわち、ＭＢＬ０，
２，４の電位が１Ｖから０Ｖに下がるか下がらないか
で、選択セル（Ｍ００，２０）が書込状態か消去状態か
を判定する。また、メインビット線ＭＢＬ１、２及び３
に１Ｖフローティング、メインビット線ＭＢＬ３及び４
に０Ｖを印加し、ワード線０（ＷＬ０）の電圧を＋６Ｖ
とし、セルに電流が流れるか流れないかで、選択セル
（Ｍ２０）が書込状態か消去状態かを判定する（表１の
Ｒｅａｄ２参照）。ここで、図２４（Ａ）に従来の仮想
接地アレイでの８サイクル読み出し方法を、図２４
（Ｂ）に本発明の２サイクル読み出し方法を示す。
み出す場合を考える。メインビット線ＭＢＬ１及び３に
０Ｖ、メインビット線ＭＢＬ０，２，４に１Ｖを印加
し、制御ゲート０及び２（ＣＧ０及び２）に＋３Ｖを印
加して、ワード線０（ＷＬ０）の電圧を＋３Ｖとし、セ
ルに電流が流れるか流れないか、すなわち、ＭＢＬ０，
２，４の電位が１Ｖから０Ｖに下がるか下がらないか
で、選択セル（Ｍ００，２０）が書込状態か消去状態か
を判定する。また、メインビット線ＭＢＬ１、２及び３
に１Ｖフローティング、メインビット線ＭＢＬ３及び４
に０Ｖを印加し、ワード線０（ＷＬ０）の電圧を＋６Ｖ
とし、セルに電流が流れるか流れないかで、選択セル
（Ｍ２０）が書込状態か消去状態かを判定する（表１の
Ｒｅａｄ２参照）。ここで、図２４（Ａ）に従来の仮想
接地アレイでの８サイクル読み出し方法を、図２４
（Ｂ）に本発明の２サイクル読み出し方法を示す。
【００５０】従来方法では、選択セルを読み出す場合、
ワード線を＋３Ｖ、選択ビット線（ＳＢＬ５）を＋１Ｖ
にプリチャージ（＋１ＶになったらＯＦＦに）し、ＳＢ
Ｌ０，６〜８を０Ｖ、ＳＢＬ１，２，４，９，１０を１
Ｖフローティング、ＳＢＬ３，１１を１Ｖに設定し、選
択ビット線ＳＢＬ５からＳＢＬ６に流れる読み出し電流
（Ｉｒｅａｄ）を判定し、読み出しを行う。従来の仮想
接地アレイ構造では、隣接セルとビット線を共有してい
るため、非選択セル（Ｍ１〜５）の閾値電圧が３Ｖ以下
の場合、非選択セルがオン状態となり、横方向の隣接セ
ル間に電流が流れてしまう。よって、横方向のリーク電
流を防ぐためにワード線上のセルを８回に分けて読む８
サイクル読み出しを採用し、さらに、選択ビット線１Ｖ
（ＳＢＬ５）から逆側のＧＮＤ線（ＳＢＬ０）にリーク
電流が流れないように（図中点線１３）、選択ビット線
１Ｖ（ＳＢＬ５）と逆側のＧＮＤ線（ＳＢＬ０）との間
に１Ｖフォースのビット線（ＳＢＬ３）を挿入してい
る。この場合、非選択セル（Ｍ１〜５やＭ９〜１１）が
書き込み状態で閾値電圧が低ければ、ワード線電圧によ
りオン状態となり、１Ｖフォース（読み出しの間は常時
１Ｖを印加している）のビット線（ＳＢＬ３）から選択
ビット線１Ｖ（ＳＢＬ５）に電流が流れ込んだり（図中
点線矢印Ｉ１）、１Ｖフォースのビット線（ＳＢＬ３，
１１）からコモンソース線（ＳＢＬ０，８）のＧＮＤに
電流が流れ込んで（図中点線矢印Ｉ２）、コモンソース
線が浮き上がったりして、読み出しセル電流が他の非選
択セルの影響を受け、読み出し精度が悪化する。
ワード線を＋３Ｖ、選択ビット線（ＳＢＬ５）を＋１Ｖ
にプリチャージ（＋１ＶになったらＯＦＦに）し、ＳＢ
Ｌ０，６〜８を０Ｖ、ＳＢＬ１，２，４，９，１０を１
Ｖフローティング、ＳＢＬ３，１１を１Ｖに設定し、選
択ビット線ＳＢＬ５からＳＢＬ６に流れる読み出し電流
（Ｉｒｅａｄ）を判定し、読み出しを行う。従来の仮想
接地アレイ構造では、隣接セルとビット線を共有してい
るため、非選択セル（Ｍ１〜５）の閾値電圧が３Ｖ以下
の場合、非選択セルがオン状態となり、横方向の隣接セ
ル間に電流が流れてしまう。よって、横方向のリーク電
流を防ぐためにワード線上のセルを８回に分けて読む８
サイクル読み出しを採用し、さらに、選択ビット線１Ｖ
（ＳＢＬ５）から逆側のＧＮＤ線（ＳＢＬ０）にリーク
電流が流れないように（図中点線１３）、選択ビット線
１Ｖ（ＳＢＬ５）と逆側のＧＮＤ線（ＳＢＬ０）との間
に１Ｖフォースのビット線（ＳＢＬ３）を挿入してい
る。この場合、非選択セル（Ｍ１〜５やＭ９〜１１）が
書き込み状態で閾値電圧が低ければ、ワード線電圧によ
りオン状態となり、１Ｖフォース（読み出しの間は常時
１Ｖを印加している）のビット線（ＳＢＬ３）から選択
ビット線１Ｖ（ＳＢＬ５）に電流が流れ込んだり（図中
点線矢印Ｉ１）、１Ｖフォースのビット線（ＳＢＬ３，
１１）からコモンソース線（ＳＢＬ０，８）のＧＮＤに
電流が流れ込んで（図中点線矢印Ｉ２）、コモンソース
線が浮き上がったりして、読み出しセル電流が他の非選
択セルの影響を受け、読み出し精度が悪化する。
【００５１】一方、本発明の読み出し方法（図２４
（Ｂ））では、選択された第１制御ゲート（ＣＧ１，
３，５，７，９）と選択された第２制御ゲート（ワード
線（ＷＬ））の２本に３Ｖを印加して、選択セル（Ｍ
２，４，６，８，１０）を同時に読み出す。結合容量の
関係から、非選択セル（Ｍ１，３，５，７，９，１１）
には約１．５Ｖの電圧しか印加されないが、非選択セル
が書き込み状態で閾値電圧が低くても横方向のリーク電
流は大幅に低減され、かつワード線上のセルを２回に分
けて読む２サイクル読み出しが可能となる。よって、前
者から読み出し精度が向上し、多値化が容易となり、さ
らに後者から読み出し速度を高速化できる。
（Ｂ））では、選択された第１制御ゲート（ＣＧ１，
３，５，７，９）と選択された第２制御ゲート（ワード
線（ＷＬ））の２本に３Ｖを印加して、選択セル（Ｍ
２，４，６，８，１０）を同時に読み出す。結合容量の
関係から、非選択セル（Ｍ１，３，５，７，９，１１）
には約１．５Ｖの電圧しか印加されないが、非選択セル
が書き込み状態で閾値電圧が低くても横方向のリーク電
流は大幅に低減され、かつワード線上のセルを２回に分
けて読む２サイクル読み出しが可能となる。よって、前
者から読み出し精度が向上し、多値化が容易となり、さ
らに後者から読み出し速度を高速化できる。
【００５２】
【発明の効果】１つのメモリセルの浮遊ゲート電圧を、
制御ゲート電圧とワード線電圧で制御することにより、
チャネルＦＮ現象によって書き込み・消去動作を行うこ
とができる。よって、非対称ソースドレイン構造が不要
となり、微細化が容易である。シングルソースドレイン
を用いることにより、セル面積４Ｆ２を実現できる。チ
ャネルＦＮ現象によって書き込み・消去動作を行うこと
により、バンド間トンネル電流の発生がなくなり、信頼
性が向上する。よって、高速書き込みと高信頼性を実現
できる。読み出し時、２本の制御ゲートにより浮遊ゲー
ト電圧を制御することにより、横方向リーク電流を抑制
でき、読み出し特性の精度が向上する。よって、多値化
が容易になり、セル面積２Ｆ２（４値）以下を実現でき
る。更に、１本の第２制御ゲートにつながるセルを読み
出す時の読み出し回数を、従来の８サイクルから２サイ
クルに減らすことができ、読み出し時間を短縮できる。
制御ゲート電圧とワード線電圧で制御することにより、
チャネルＦＮ現象によって書き込み・消去動作を行うこ
とができる。よって、非対称ソースドレイン構造が不要
となり、微細化が容易である。シングルソースドレイン
を用いることにより、セル面積４Ｆ２を実現できる。チ
ャネルＦＮ現象によって書き込み・消去動作を行うこと
により、バンド間トンネル電流の発生がなくなり、信頼
性が向上する。よって、高速書き込みと高信頼性を実現
できる。読み出し時、２本の制御ゲートにより浮遊ゲー
ト電圧を制御することにより、横方向リーク電流を抑制
でき、読み出し特性の精度が向上する。よって、多値化
が容易になり、セル面積２Ｆ２（４値）以下を実現でき
る。更に、１本の第２制御ゲートにつながるセルを読み
出す時の読み出し回数を、従来の８サイクルから２サイ
クルに減らすことができ、読み出し時間を短縮できる。
【００５３】１つのメモリセルの浮遊ゲート電圧を、制
御ゲート電圧とワード線電圧で制御することにより、ビ
ット単位で書き換えができる。つまり、低い閾値電圧側
に書き込みを行うことができる。これは、従来のＮＯＲ
型チャネルＦＮ書き換えフラッシュメモリが、高い閾値
電圧側にしか書き込みを行えなかったため、ベリファイ
なしの消去側の閾値分布が広いため、読み出し電圧が高
かったという欠点を解決し、読み出し時の消費電力を低
減するという効果がある。
御ゲート電圧とワード線電圧で制御することにより、ビ
ット単位で書き換えができる。つまり、低い閾値電圧側
に書き込みを行うことができる。これは、従来のＮＯＲ
型チャネルＦＮ書き換えフラッシュメモリが、高い閾値
電圧側にしか書き込みを行えなかったため、ベリファイ
なしの消去側の閾値分布が広いため、読み出し電圧が高
かったという欠点を解決し、読み出し時の消費電力を低
減するという効果がある。
【図１】従来の不揮発性半導体記憶装置の概略図であ
る。
る。
【図２】従来の不揮発性半導体記憶装置の概略図であ
る。
る。
【図３】従来の不揮発性半導体記憶装置の概略図であ
る。
る。
【図４】本発明の不揮発性半導体記憶装置の概略平面図
である。
である。
【図５】図４の装置の概略断面図である。
【図６】本発明の不揮発性半導体記憶装置の概略平面図
である。
である。
【図７】本発明の不揮発性半導体記憶装置の概略工程断
面図である。
面図である。
【図８】本発明の不揮発性半導体記憶装置の概略工程断
面図である。
面図である。
【図９】本発明の不揮発性半導体記憶装置の概略工程断
面図である。
面図である。
【図１０】本発明の不揮発性半導体記憶装置の概略工程
断面図である。
断面図である。
【図１１】本発明の不揮発性半導体記憶装置の概略工程
断面図である。
断面図である。
【図１２】本発明の不揮発性半導体記憶装置の概略工程
断面図である。
断面図である。
【図１３】本発明の不揮発性半導体記憶装置の概略工程
断面図である。
断面図である。
【図１４】本発明の不揮発性半導体記憶装置の概略工程
断面図である。
断面図である。
【図１５】本発明の不揮発性半導体記憶装置の概略工程
断面図である。
断面図である。
【図１６】本発明の不揮発性半導体記憶装置の概略工程
断面図である。
断面図である。
【図１７】本発明の不揮発性半導体記憶装置の概略工程
断面図である。
断面図である。
【図１８】本発明の不揮発性半導体記憶装置の概略工程
断面図である。
断面図である。
【図１９】本発明の不揮発性半導体記憶装置の概略工程
断面図である。
断面図である。
【図２０】本発明の不揮発性半導体記憶装置の概略工程
断面図である。
断面図である。
【図２１】本発明の不揮発性半導体記憶装置の概略工程
断面図である。
断面図である。
【図２２】本発明の不揮発性半導体記憶装置の概略工程
断面図である。
断面図である。
【図２３】本発明の不揮発性半導体記憶装置の等価回路
図である。
図である。
【図２４】不揮発性半導体記憶装置の動作方法を説明す
るための図である。
るための図である。
１ 半導体基板
２ 不純物拡散領域
２Ａ、２Ａ1、２Ａ2 ドレイン拡散領域
２Ｂ、２Ｂ1、２Ｂ2 ソース拡散領域
４ 浮遊ゲート
５ 酸化膜
６ ＯＮＯ積層膜
７ 第２制御ゲート
７Ａ 制御ゲート線
７Ａ1、７Ａ2 制御ゲート
８ 第１制御ゲート
９、１４、１８、２５、２９、３１ シリコン窒化膜
１１ シリコン基板
１２ トンネル酸化膜
１３ 第１ポリシリコン層
１５ レジストパターン（ＦＧ）
１６、１７、１９、２４、２６ シリコン酸化膜
２０ 第２ポリシリコン層
２１ レジストパターン（ＣＧ）
２２ ビット線
２３ ＨＤＰ酸化膜
２７ 第３ポリシリコン層
２８ タングステンシリサイド膜
３０ レジストパターン（ＷＬ）
３２ ＢＰＳＧ保護膜
ＢＬ ビット線
ＣＧ 制御ゲート
Ｉ リーク電流
Ｉｒｅａｄ 読み出し電流
Ｍ メモリセル
ＭＢＬ メインビット線
ＳＢＬ 選択ビット線
ＳＧ 選択ゲート
ＳＴ 選択トランジスタ
ＷＬ ワード線
─────────────────────────────────────────────────────
フロントページの続き
Ｆターム(参考） 5F083 EP02 EP23 EP27 EP28 EP55
EP56 ER09 ER19 ER30 GA09
JA04 JA35 JA36 JA37 KA06
LA12 LA16 NA01 NA06 PR39
5F101 BA01 BB03 BB05 BC01 BC02
BE06 BE07
Claims (20)
- 【請求項１】 半導体基板の表面層に形成されたドレイ
ン拡散領域及びソース拡散領域と、ソース及びドレイン
拡散領域間に形成された第1絶縁膜と、第1絶縁膜上に形
成された浮遊ゲートと、浮遊ゲート上に形成された第２
絶縁膜と、第２絶縁膜上に形成された第１制御ゲート
と、第１制御ゲート上とその側壁及び浮遊ゲートの側壁
に形成された第３絶縁膜と、第１制御ゲート上に第３絶
縁膜を介して形成された第２制御ゲートとからなるセル
を有することを特徴とする不揮発性半導体記憶装置。 - 【請求項２】 第１制御ゲートと第２制御ゲートとが、
列デコーダーと行デコーダーとにそれぞれ接続され、浮
遊ゲートと第１及び第２制御ゲートとが容量結合してい
ることを特徴とする請求項１に記載の不揮発性半導体記
憶装置。 - 【請求項３】 ドレイン拡散領域とソース拡散領域と
が、互いに対称な構造を有することを特徴とする請求項
１又は２に記載の不揮発性半導体記憶装置。 - 【請求項４】 チャネル長方向に複数のセルを有し、一
のセルのソース拡散領域と、一のセルに対してチャネル
長方向に隣接する他のセルのドレイン拡散領域とが１本
のビット線として共有されていることを特徴とする請求
項１〜３のいずれか１つに記載の不揮発性半導体記憶装
置。 - 【請求項５】 チャネル長方向及び幅方向に複数のセル
を有し、チャネル長方向又は幅方向に連続する一列のセ
ルの第１制御ゲートが、１本の第１制御ゲート線として
共有され、第１制御ゲート線に対して直交する方向に連
続する一列のセルの第２制御ゲートが、１本の第２制御
ゲート線として共有されていることを特徴とする請求項
４に記載の不揮発性半導体記憶装置。 - 【請求項６】 （ａ）半導体基板上に第１絶縁膜と第１
導体膜とをこの順で積層し、第１導体膜を加工して浮遊
ゲートを形成する工程と、（ｂ）浮遊ゲート上に第２絶
縁膜及び第２導体膜とをこの順で積層し、第２導体膜を
加工して第１制御ゲートを形成する工程と、（ｃ）第１
制御ゲートをマスクとして、半導体基板の表面層に不純
物を注入してドレイン拡散領域及びソース拡散領域を形
成する工程と、（ｄ）第１制御ゲート上とその側壁及び
浮遊ゲートの側壁に第３絶縁膜を形成する工程と、
（ｅ）第３絶縁膜上に第３導体膜を積層し、第３導体膜
を加工して第１制御ゲート上に第３絶縁膜を介して第２
制御ゲートを形成する工程とを含むことでセルを形成す
ることを特徴とする不揮発性半導体記憶装置の製造方
法。 - 【請求項７】 第２絶縁膜及び／又は第３絶縁膜が、Ｏ
ＮＯ膜であることを特徴とする請求項６に記載の不揮発
性半導体記憶装置の製造方法。 - 【請求項８】 チャネル幅方向に複数のセルを有し、工
程（ａ）の後、工程（ｂ）の前に、ＳＴＩ法により浮遊
ゲート間の半導体基板に素子分離領域を形成する工程
と、工程（ｂ）の後、工程（ｃ）の前に、隣接するセル
を構成するソース拡散領域とドレイン拡散領域とをそれ
ぞれ１本のビット線として共有しうるように、素子分離
領域の一部を除去する工程とを含むことを特徴とする請
求項６又は７に記載の不揮発性半導体記憶装置の製造方
法。 - 【請求項９】 第３導電膜の第２制御ゲートへの加工
が、サイドウォールスペーサーを備えたマスクを用いて
行われることを特徴とする請求項６〜８のいずれか１つ
に記載の不揮発性半導体記憶装置の製造方法。 - 【請求項１０】 請求項５に記載の不揮発性半導体記憶
装置の書き込み方法であって、所定の正電圧を選択する
セルの第１制御ゲート線と第２制御ゲート線に印加し、
半導体基板を接地することで、半導体基板から浮遊ゲー
トへ電子を注入し、又は所定の負電圧を選択するセルの
第１制御ゲート線と第２制御ゲート線に印加し、半導体
基板を接地することで、浮遊ゲートから半導体基板へ電
子を注入して書き込みを行うことを特徴とする不揮発性
半導体記憶装置の書き込み方法。 - 【請求項１１】 請求項５に記載の不揮発性半導体記憶
装置の書き込み方法であって、所定の正電圧を選択する
セルの第１制御ゲート線と第２制御ゲート線に印加し、
前記正電圧より低い電圧を基板に印加し、選択するセル
のビット線に基板への電圧と同程度の電圧を印加するか
開放状態とすることで、半導体基板から浮遊ゲートへ電
子を注入し、又は所定の負電圧を選択するセルの第１制
御ゲート線と第２制御ゲート線に印加し、前記負電圧よ
り高い電圧を基板に印加し、選択するセルのビット線に
基板への電圧と同程度の電圧を印加するか開放状態とす
ることで、浮遊ゲートから半導体基板へ電子を注入して
書き込みを行うことを特徴とする不揮発性半導体記憶装
置の書き込み方法。 - 【請求項１２】 請求項５に記載の不揮発性半導体記憶
装置の消去方法であって、所定の負電圧を選択するセル
の第１制御ゲート線に印加し、半導体基板を接地するこ
とで、浮遊ゲートから半導体基板へ電子を注入し、又は
所定の正電圧を選択するセルの第１制御ゲート線に印加
し、半導体基板を接地することで、半導体基板から浮遊
ゲートへ電子を注入して消去を行うことを特徴とする不
揮発性半導体記憶装置の消去方法。 - 【請求項１３】 請求項５に記載の不揮発性半導体記憶
装置の消去方法であって、所定の負電圧を選択するセル
の第１制御ゲート線に印加し、前記負電圧より高い電圧
を基板に印加し、選択するセルのビット線に基板への電
圧と同程度の電圧を印加するか開放状態とすることで、
浮遊ゲートから半導体基板へ電子を注入し、又は所定の
正電圧を選択するセルの第１制御ゲート線に印加し、前
記正電圧より低い電圧を基板に印加し、選択するセルの
ビット線に基板への電圧と同程度の電圧を印加するか開
放状態とすることで、半導体基板から浮遊ゲートへ電子
を注入して消去を行うことを特徴とする不揮発性半導体
記憶装置の消去方法。 - 【請求項１４】 請求項５に記載の不揮発性半導体記憶
装置の消去方法であって、所定の負電圧を選択するセル
の第２制御ゲート線に印加し、半導体基板を接地するこ
とで、浮遊ゲートから半導体基板へ電子を注入し、又は
所定の正電圧を選択するセルの第２制御ゲート線に印加
し、半導体基板を接地することで、半導体基板から浮遊
ゲートへ電子を注入して消去を行うことを特徴とする不
揮発性半導体記憶装置の消去方法。 - 【請求項１５】 請求項５に記載の不揮発性半導体記憶
装置の消去方法であって、所定の負電圧を選択するセル
の第２制御ゲート線に印加し、前記負電圧より高い電圧
を基板に印加し、選択するセルのビット線に基板への電
圧と同程度の電圧を印加するか開放状態とすることで、
浮遊ゲートから半導体基板へ電子を注入し、又は所定の
正電圧を選択するセルの第２制御ゲート線に印加し、前
記正電圧より低い電圧を基板に印加し、選択するセルの
ビット線に基板への電圧と同程度の電圧を印加するか開
放状態とすることで、半導体基板から浮遊ゲートへ電子
を注入して消去を行うことを特徴とする不揮発性半導体
記憶装置の消去方法。 - 【請求項１６】 請求項５に記載の不揮発性半導体記憶
装置の消去方法であって、所定の負電圧を選択するセル
の第１制御ゲート線と第２制御ゲート線に印加し、半導
体基板を接地することで、浮遊ゲートから半導体基板へ
電子を注入し、又は所定の正電圧を選択するセルの第１
制御ゲート線と第２制御ゲート線に印加し、半導体基板
を接地することで、半導体基板から浮遊ゲートへ電子を
注入して消去を行うことを特徴とする不揮発性半導体記
憶装置の消去方法。 - 【請求項１７】 請求項５に記載の不揮発性半導体記憶
装置の消去方法であって、所定の負電圧を選択するセル
の第１制御ゲート線と第２制御ゲート線に印加し、前記
負電圧より高い電圧を基板に印加し、選択するセルのビ
ット線に基板への電圧と同程度の電圧を印加するか開放
状態とすることで、浮遊ゲートから半導体基板へ電子を
注入し、又は所定の正電圧を選択するセルの第１制御ゲ
ート線と第２制御ゲート線に印加し、前記正電圧より低
い電圧を基板に印加し、選択するセルのビット線に基板
への電圧と同程度の電圧を印加するか開放状態とするこ
とで、半導体基板から浮遊ゲートへ電子を注入して消去
を行うことを特徴とする不揮発性半導体記憶装置の消去
方法。 - 【請求項１８】 請求項５に記載の不揮発性半導体記憶
装置の読み出し方法であって、所定の正電圧を選択する
セルの第２制御ゲート線とソース拡散領域に対応するビ
ット線に印加し、選択するセルのドレイン拡散領域に対
応するビット線を接地することで、読み出しを行うこと
を特徴とする不揮発性半導体記憶装置の読み出し方法。 - 【請求項１９】 請求項５に記載の不揮発性半導体記憶
装置の読み出し方法であって、所定の正電圧を選択する
セルの第１制御ゲート線と第２制御ゲート線とソース拡
散領域に対応するビット線に印加し、選択するセルのド
レイン拡散領域に対応するビット線を接地することで、
読み出しを行うことを特徴とする不揮発性半導体記憶装
置の読み出し方法。 - 【請求項２０】 請求項５に記載の不揮発性半導体記憶
装置の読み出し方法であって、所定の正電圧を選択する
セルの第２制御ゲート線に印加し、奇数番目の第１制御
ゲート線と奇数番目のドレイン拡散領域に対応するビッ
ト線に正電圧を印加し、偶数番目の第１制御ゲート線と
偶数番目のソース拡散領域に対応するビット線を接地す
ることにより、奇数番目のセルを読み出し、続けて所定
の正電圧を選択するセルの第２制御ゲート線に印加した
まま、偶数番目の第１制御ゲート線と偶数番目のドレイ
ン拡散領域に対応するビット線に正電圧を印加し、奇数
番目の第１制御ゲート線と奇数番目のソース拡散領域に
対応するビット線を接地することにより、偶数番目のセ
ルを読み出すことを特徴とする不揮発性半導体記憶装置
の読み出し方法。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001264158A JP4065671B2 (ja) | 2001-08-31 | 2001-08-31 | 不揮発性半導体記憶装置、その製造方法及びその動作方法 |
| KR10-2002-0050576A KR100495892B1 (ko) | 2001-08-31 | 2002-08-26 | 비휘발성 반도체 기억장치, 그의 제조 방법 및 그의 동작방법 |
| US10/230,369 US7187029B2 (en) | 2001-08-31 | 2002-08-29 | Nonvolatile semiconductor memory device with floating gate and two control gates |
| TW091119894A TW560011B (en) | 2001-08-31 | 2002-08-30 | Nonvolatile semiconductor memory device, fabricating method thereof and operation method thereof |
| EP02019493A EP1289023A3 (en) | 2001-08-31 | 2002-08-30 | Nonvolatile semiconductor memory device, fabricating method thereof and operation method thereof |
| CNB021416117A CN1244156C (zh) | 2001-08-31 | 2002-09-02 | 非易失性半导体存储器件及其制造方法和操作方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001264158A JP4065671B2 (ja) | 2001-08-31 | 2001-08-31 | 不揮発性半導体記憶装置、その製造方法及びその動作方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003078042A true JP2003078042A (ja) | 2003-03-14 |
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|---|---|---|---|---|
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