JP2003077272A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JP2003077272A JP2001269872A JP2001269872A JP2003077272A JP 2003077272 A JP2003077272 A JP 2003077272A JP 2001269872 A JP2001269872 A JP 2001269872A JP 2001269872 A JP2001269872 A JP 2001269872A JP 2003077272 A JP2003077272 A JP 2003077272A
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Abstract

(57)【要約】 【課題】 レイアウト面積を小さくする。 【解決手段】 アクセスすべきメモリセルのトランジス
タＴａ−ビット線対（Ｂａｉ１，／Ｂａｉ１），（Ｂａ
ｉ２，／Ｂａｉ２）−列選択スイッチ１４ａｉ，１５ａ
ｉ−データ線対ＤＢａの経路のポートＡと、アクセスす
べきメモリセルのトランジスタＴｂ−ビット線対（Ｂｂ
ｉ１，／Ｂｂｉ１），（Ｂｂｉ２，／Ｂｂｉ２）−列選
択スイッチ１４ｂｉ，１５ｂｉ−データ線対ＤＢｂの経
路のポートＢとをクロックＣＬＫの２周期でインターリ
ーブ動作させる。データ線対ＤＢａ，ＤＢｂに転送され
たデータはトランスファゲート５０，５１によってクロ
ックＣＬＫの１周期ごとに交互にデータ線対ＲＤＢに転
送され、リードアンプ２５によって増幅され入出力バッ
ファ２７へ出力される。入出力バッファ２７はリードア
ンプ２５からのデータをクロックＣＬＫの１周期で外部
へ出力する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明はＤＲＡＭ（ダイナ
ミックランダムアクセスメモリ）などの半導体記憶装置
に関する。
【０００２】
【従来の技術】ＤＲＡＭと呼ばれる半導体記憶装置では
１サイクル時間ごとにメモリセルへの再書き込みおよび
ビット線のプリチャージを行う必要がある。このためア
クセス時間の約２倍のサイクル時間を要する。このビッ
ト線のプリチャージを見かけ上かくすことによってアク
セス時間とほぼ同等にまでサイクル時間を短くする技術
として、２つのトランジスタと１つのキャパシタとで構
成されるメモリセルを用いて内部の２つのポートをイン
ターリーブ動作させる技術がある。この技術を適用した
ＤＲＡＭの概略構成を図１９に示す。このＤＲＡＭのメ
モリセルＭＣ１−ＭＣ４は、２つのトランジスタＴａ，
Ｔｂと１つのキャパシタＣとを含む。そしてこのＤＲＡ
Ｍでは、（トランジスタＴａ）−（ビット線ＢＬａ１ま
たはＢＬａ２）−（データバスＤＢａ）−（リードアン
プ＆ライトドライバ１１０３ａ）の経路によって形成さ
れるポートＡと、（トランジスタＴｂ）−（ビット線Ｂ
Ｌｂ１またはＢＬｂ２）−（データバスＤＢｂ）−（リ
ードアンプ＆ライトドライバ１１０３ｂ）の経路によっ
て形成されるポートＢとをインターリーブ動作させてい
る。以下、メモリセルからデータを読み出す場合を例と
してインターリーブ動作について説明する。
【０００３】まず、行デコーダ１１０１によってワード
線ＷＬａ１が活性化され、メモリセルＭＣ１およびＭＣ
３のトランジスタＴａがオンになる。これによりメモリ
セルＭＣ１およびＭＣ３のキャパシタＣに蓄積されてい
たデータがビット線ＢＬａ１およびＢＬａ２に読み出さ
れ、センスアンプ（図示せず）によって増幅される。そ
して列デコーダ１１０２ａによってビット線ＢＬａ１が
選択され、ビット線ＢＬａ１とデータバスＤＢａとが接
続される。これにより、メモリセルＭＣ１からビット線
ＢＬａ１に読み出されたデータがデータバスＤＢａに転
送される。また、ビット線ＢＬａ１およびＢＬａ２に読
み出されたデータがメモリセルＭＣ１およびＭＣ３に再
書き込みされる。そして行デコーダ１１０１によってワ
ード線ＷＬａ１が不活性化され、メモリセルＭＣ１およ
びＭＣ３のトランジスタＴａがオフになる。上述の動作
が行われている間にビット線ＢＬｂ１およびＢＬｂ２が
プリチャージされる。
【０００４】データバスＤＢａに転送されたデータはリ
ードアンプ＆ライトドライバ１１０３ａによって増幅さ
れて入出力バッファ１１０４に与えられ、入出力バッフ
ァ１１０４によって外部へ出力される。一方、行デコー
ダ１１０１によってワード線ＷＬｂ２が活性化され、メ
モリセルＭＣ２およびＭＣ４のトランジスタＴｂがオン
になる。これによりメモリセルＭＣ２およびＭＣ４のキ
ャパシタＣに蓄積されていたデータがビット線ＢＬｂ１
およびＢＬｂ２に読み出され、センスアンプ（図示せ
ず）によって増幅される。そして列デコーダ１１０２ｂ
によってビット線ＢＬｂ１が選択され、ビット線ＢＬｂ
１とデータバスＤＢｂとが接続される。これにより、メ
モリセルＭＣ２からビット線ＢＬｂ１に読み出されたデ
ータがデータバスＤＢｂに転送される。また、ビット線
ＢＬｂ１およびＢＬｂ２に読み出されたデータがメモリ
セルＭＣ２およびＭＣ４に再書き込みされる。そして行
デコーダ１１０１によってワード線ＷＬｂ１が不活性化
され、メモリセルＭＣ２およびＭＣ４のトランジスタＴ
ｂがオフになる。上述の動作が行われている間にこんど
はビット線ＢＬａ１およびＢＬａ２がプリチャージされ
る。
【０００５】そして、データバスＤＢｂに転送されたデ
ータがリードアンプ＆ライトドライバ１１０３ｂによっ
て増幅されて入出力バッファ１１０４に与えられ、入出
力バッファ１１０４によって外部へ出力される。
【０００６】このように内部の２つのポートをインター
リーブ動作させることによってビット線のプリチャージ
を見かけ上かくし、アクセス時間とほぼ同等にまでサイ
クル時間を短くしている。
【０００７】
【発明が解決しようとする課題】図１９に示したＤＲＡ
Ｍでは、ポートＡに対してはリードアンプ＆ライトドラ
イバ１１０３ａ、ポートＢに対してはリードアンプ＆ラ
イトドライバ１１０３ｂというように各ポートに対して
それぞれリードアンプ＆ライトドライバが設けられてい
る。したがって、ビット幅が大きい仕様を要求された場
合（例えば混載ＤＲＡＭなどの場合）に、リードアンプ
＆ライトドライバを含む周辺回路の面積が大きくなる。
【０００８】この発明は上記のような問題を解決するた
めになされたものであり、その目的は、レイアウト面積
を小さくすることができる半導体記憶装置を提供するこ
とである。
【０００９】
【課題を解決するための手段】この発明の１つの局面に
従うと、半導体記憶装置は、複数のメモリセルと、複数
の第１および第２のワード線と、複数の第１および第２
のビット線とを備える。複数のメモリセルは行および列
に配置される。複数の第１および第２のワード線は行に
配置される。複数の第１および第２のビット線は列に配
置される。上記複数のメモリセルの各々は、第１のトラ
ンジスタと、第２のトランジスタと、キャパシタとを含
む。第１のトランジスタは、対応する第１のビット線と
キャパシタとの間に接続され、対応する第１のワード線
の電圧をゲートに受ける。上記第２のトランジスタは、
対応する第２のビット線とキャパシタとの間に接続さ
れ、対応する第２のワード線の電圧をゲートに受ける。
上記半導体記憶装置はさらに、データ線と、複数の第１
および第２の列選択スイッチと、ワード線ドライバと、
列選択回路と、入出力バッファと、データ転送回路とを
備える。複数の第１の列選択スイッチは、複数の第１の
ビット線に対応して設けられ、各々が対応する第１のビ
ット線とデータ線とを接続／非接続にする。複数の第２
の列選択スイッチは、複数の第２のビット線に対応して
設けられ、各々が対応する第２のビット線とデータ線と
を接続／非接続にする。ワード線ドライバは、アクセス
すべきメモリセルに対応する第１および第２のワード線
を駆動する。列選択回路は、アクセスすべきメモリセル
に対応する第１および第２の列選択スイッチをオン／オ
フする。入出力バッファは、外部とデータのやりとりを
する。データ転送回路は、メモリセルからデータ線に読
み出されたデータを入出力バッファへ転送し、入出力バ
ッファからの書き込みデータをデータ線へ転送する。そ
して上記半導体記憶装置は、ワード線ドライバおよび列
選択回路をインターリーブ動作させ、データ転送回路お
よび入出力バッファはインターリーブ動作させない。
【００１０】上記半導体記憶装置では、データ転送回路
を含む周辺回路が１ポート分でよいためにレイアウト面
積を小さくすることができる。
【００１１】好ましくは、上記データ線は、書き込み用
データ線と、読み出し用データ線とを含む。また上記複
数の第１および第２の列選択スイッチの各々は、メモリ
セルへデータを書き込むときには、対応するビット線と
書き込み用データ線とを接続／非接続にする一方、メモ
リセルからデータを読み出すときには、対応するビット
線と読み出し用データ線とを接続／非接続にする。
【００１２】上記半導体記憶装置では、読み出し用デー
タ線に対しては読み出し用の制御を行うだけでよく、書
き込み用データ線に対しては書き込み用の制御を行うだ
けでよい。これにより、１つのデータ線に対して読み出
し用の制御および書き込み用の制御の両方を行う場合に
比べて書き込み用データ線および読み出し用データ線に
対する制御およびタイミングの設計を容易に行うことが
できる。
【００１３】好ましくは、上記データ線は単一のデータ
線である。
【００１４】上記半導体記憶装置では、データ線のプリ
チャージを考慮する必要がなくなるため、より高速設計
が可能となる。
【００１５】この発明のもう１つの局面に従うと、半導
体記憶装置は、複数のメモリセルと、複数の第１および
第２のワード線と、複数の第１および第２のビット線と
を備える。複数のメモリセルは行および列に配置され
る。複数の第１および第２のワード線は行に配置され
る。複数の第１および第２のビット線は列に配置され
る。上記複数のメモリセルの各々は、第１のトランジス
タと、第２のトランジスタと、キャパシタとを含む。第
１のトランジスタは、対応する第１のビット線とキャパ
シタとの間に接続され、対応する第１のワード線の電圧
をゲートに受ける。第２のトランジスタは、対応する第
２のビット線とキャパシタとの間に接続され、対応する
第２のワード線の電圧をゲートに受ける。上記半導体記
憶装置はさらに、第１および第２のデータ線と、複数の
第１および第２の列選択スイッチと、ワード線ドライバ
と、列選択回路と、入出力バッファと、データ転送回路
と、切り替え手段とを備える。複数の第１の列選択スイ
ッチは、複数の第１のビット線に対応して設けられ、各
々が対応する第１のビット線と第１のデータ線とを接続
／非接続にする。複数の第２の列選択スイッチは、複数
の第２のビット線に対応して設けられ、各々が対応する
第２のビット線と第２のデータ線とを接続／非接続にす
る。ワード線ドライバは、アクセスすべきメモリセルに
対応する第１および第２のワード線を駆動する。列選択
回路は、アクセスすべきメモリセルに対応する第１およ
び第２の列選択スイッチをオン／オフする。入出力バッ
ファは、外部とデータのやりとりをする。切り替え手段
は、メモリセルから第１または第２のデータ線に読み出
されたデータをデータ転送回路に転送し、データ転送回
路からのデータを第１または第２のデータ線に転送す
る。データ転送回路は、切り替え手段からのデータを入
出力バッファへ転送し、入出力バッファからのデータを
切り替え手段に転送する。そして上記半導体記憶装置
は、ワード線ドライバ、列選択回路および切り替え手段
をインターリーブ動作させ、データ転送回路および入出
力バッファはインターリーブ動作させない。
【００１６】上記半導体記憶装置では、データ転送回路
を含む周辺回路が１ポート分でよいためにレイアウト面
積を小さくすることができる。
【００１７】また、メモリセルアレイ上に配線される比
較的負荷の重い第１および第２のデータ線をインターリ
ーブ動作させるため、データ転送にマージンを持たせた
設計を実現することができる。
【００１８】好ましくは、上記半導体記憶装置はさらに
読み出し用データ線と書き込み用データ線とを備える。
読み出し用データ線は、切り替え手段からのデータを入
出力バッファへ転送するためのデータ線である。書き込
み用データ線は、入出力バッファからのデータを切り替
え手段に転送するためのデータ線である。
【００１９】上記半導体記憶装置では、読み出し用デー
タ線に対しては読み出し用の制御を行うだけでよく、書
き込み用データ線に対しては書き込み用の制御を行うだ
けでよい。これにより、１つのデータ線に対して読み出
し用の制御および書き込み用の制御の両方を行う場合に
比べて書き込み用データ線および読み出し用データ線に
対する制御およびタイミングの設計を容易に行うことが
できる。
【００２０】この発明のさらにもう１つの局面に従う
と、半導体記憶装置は、複数のメモリセルと、複数のワ
ード線と、複数のビット線対と、データ線対と、デコー
ダと、書き込み回路と、複数の第１から第４のトランジ
スタと、列選択回路とを備える。複数のメモリセルは行
および列に配置される。複数のワード線は行に配置され
る。複数のビット線対は列に配置される。デコーダは、
複数のメモリセルのいずれかにデータを書き込むとき活
性の信号を発生する。書き込み回路は、デコーダからの
活性の信号を受けたとき、書き込みデータに応じてデー
タ線対の一方または他方を活性化する。複数の第１のト
ランジスタは、データ線対の一方と複数のビット線対の
一方との間に接続され、データ線対の一方の電圧に応答
してオン／オフする。複数の第２のトランジスタは、デ
ータ線対の他方と複数のビット線対の他方との間に接続
され、データ線対の他方の電圧に応答してオン／オフす
る。複数の第３のトランジスタは、複数の第１のトラン
ジスタと複数のビット線対の一方との間に接続される。
複数の第４のトランジスタは、複数の第２のトランジス
タと複数のビット線対の他方との間に接続される。列選
択回路は、複数の第３および第４のトランジスタのうち
データを書き込むべきメモリセルに対応するビット線対
に対応するトランジスタのゲートに活性の信号を与え
る。
【００２１】上記半導体記憶装置では、データ線対から
ビット線対にデータを転送するための複数の第１および
第２のトランジスタのオン／オフをデータ線対の電圧に
よって制御するため、複数の第１および第２のトランジ
スタのオン／オフを制御するための信号線を列方向に配
置する必要がない。これにより、配線層のレイアウト面
積を削減することができる。
【００２２】さらに、複数の第１および第２のトランジ
スタのオン／オフを制御するための信号線を配置する代
わりに電源配線を配置することができる。これにより電
源を強化することができるだけでなく、データ線対のシ
ールド効果を高めることもできる。
【００２３】好ましくは、上記複数の第１のトランジス
タは、データ線対の一方の電圧に代えて他方の電圧に応
答してオン／オフし、上記複数の第２のトランジスタ
は、データ線対の他方の電圧に代えて一方の電圧に応答
してオン／オフする。
【００２４】上記半導体記憶装置では、第１または第２
のトランジスタのしきい値電圧分だけビット線対への書
き込み電圧が変動するということを防ぐことができる。
【００２５】この発明のさらにもう１つの局面に従う
と、半導体記憶装置は、複数のメモリセルと、複数のワ
ード線と、複数のビット線対と、データ線対と、デコー
ダと、書き込み回路と、複数の第１から第４のトランジ
スタと、列選択回路とを備える。複数のメモリセルは行
および列に配置される。複数のワード線は行に配置され
る。複数のビット線対は列に配置される。デコーダは、
複数のメモリセルのいずれかにデータを書き込むとき活
性の信号を発生する。書き込み回路は、デコーダからの
活性の信号を受けたとき、書き込みデータに応じてデー
タ線対の一方または他方を活性化する。複数の第１のト
ランジスタは、電源電圧または接地電圧を受けるノード
と複数のビット線対の一方との間に接続され、データ線
対の一方の電圧に応答してオン／オフする。複数の第２
のトランジスタは、上記ノードと複数のビット線対の他
方との間に接続され、データ線対の他方の電圧に応答し
てオン／オフする。複数の第３のトランジスタは、複数
の第１のトランジスタと複数のビット線対の一方との間
に接続される。複数の第４のトランジスタは、複数の第
２のトランジスタと複数のビット線対の他方との間に接
続される。列選択回路は、複数の第３および第４のトラ
ンジスタのうちデータを書き込むべきメモリセルに対応
するビット線対に対応するトランジスタのゲートに活性
の信号を与える。
【００２６】上記半導体記憶装置では、ビット線対に書
き込みデータを転送するための複数の第１および第２の
トランジスタのオン／オフをデータ線対の電圧によって
制御するため、複数の第１および第２のトランジスタの
オン／オフを制御するための信号線を列方向に配置する
必要がない。これにより、配線層のレイアウト面積を削
減することができる。
【００２７】また、データ線対をプリチャージする回路
を設ける必要がないため、レイアウト面積および消費電
力を小さくすることができる。
【００２８】好ましくは、上記第１および第２のトラン
ジスタはＣＭＯＳ型トランジスタである。
【００２９】好ましくは、上記半導体記憶装置はさら
に、データを書き込むべきメモリセルに対応するビット
線対が書き込みデータに応じて駆動された後に当該ビッ
ト線対の電位差を増幅するセンスアンプを備える。
【００３０】好ましくは、上記半導体記憶装置はプリチ
ャージ回路をさらに備える。プリチャージ回路は、デー
タを書き込むべきメモリセルに対応するビット線対が書
き込みデータに応じて駆動されてからセンスアンプによ
って当該ビット線対の電位差が増幅されるまでの間の所
定の期間当該ビット線対をプリチャージする。
【００３１】上記半導体記憶装置では、メモリセルから
データが読み出されたビット線を一度プリチャージレベ
ルまで昇圧または降圧するため、少なくとも読み出し動
作時のビット線間の電位差を確保でき、十分なマージン
を持って書き込みを行うことができる。
【００３２】この発明のさらにもう１つの局面に従う
と、半導体記憶装置は、第１のメインアンプと、第１の
トライステートバッファと、第１のラッチ回路とを備え
る。第１のメインアンプは、活性の第１のイネーブル信
号に応答して活性化され、第１のメモリセルから読み出
されたデータを増幅する。第１のトライステートバッフ
ァは、第１のイネーブル信号が活性のとき、第１のメイ
ンアンプによって増幅されたデータに応じて自身の出力
ノードを駆動し、第１のイネーブル信号が不活性のと
き、出力ノードをハイインピーダンス状態にする。第１
のラッチ回路は、第１のトライステートバッファの出力
ノードのデータをラッチし外部へ出力する。
【００３３】上記半導体記憶装置では、第１のメインア
ンプが活性化されてから外部にデータが出力されるまで
の間 第１のラッチ回路においてタイミング調整するこ
となく高速にデータを出力することができる。
【００３４】また、第１のイネーブル信号が不活性のと
き第１のトライステートバッファは出力ノードをハイイ
ンピーダンス状態にするため、第１のラッチ回路によっ
て保持されているデータの破壊を防ぐことができる。
【００３５】好ましくは、上記半導体記憶装置はさら
に、第２のラッチ回路と、スイッチとを備える。スイッ
チは、トライステートバッファの出力ノードと第２のラ
ッチ回路との間に接続され、テストモードのときトライ
ステートバッファの出力ノードと第２のラッチ回路とを
接続状態にし、通常モードのときトライステートバッフ
ァの出力ノードと第２のラッチ回路とを非接続状態にす
る。
【００３６】上記半導体記憶装置では、トライステート
バッファの出力ノードと第２のラッチ回路との間にスイ
ッチを設けたため、複数のノーマル出力を出力端でスイ
ッチなどを使って電気的に束ねて１つのテスト出力とし
て検査する場合に比べて出力バッファの負荷が小さくな
り、出力データを受けるシステムへの信号の伝達を通常
モードのときと同等にすることができる。
【００３７】また、トライステートバッファの出力ノー
ドと第２のラッチ回路との間にスイッチを設けたため、
テストモードにおいて使用する第２のラッチ回路のタイ
ミングを調整する必要がない。したがって、第１のメイ
ンアンプが活性化されてからタイミングレスで高速にテ
ストデータが外部へ出力される好ましくは、上記半導体
記憶装置はさらに、第２のメインアンプと、第２のトラ
イステートバッファと、第２のラッチ回路と、スイッチ
とを備える。第２のメインアンプは、活性の第２のイネ
ーブル信号に応答して活性化され、第２のメモリセルか
ら読み出されたデータを増幅する。第２のトライステー
トバッファは、第２のイネーブル信号が活性のとき、第
２のメインアンプによって増幅されたデータに応じて自
身の出力ノードを駆動し、第２のイネーブル信号が不活
性のとき、出力ノードをハイインピーダンス状態にす
る。第２のラッチ回路は、第２のトライステートバッフ
ァの出力ノードのデータをラッチし外部へ出力する。ス
イッチは、第１のラッチ回路の出力ノードと第２のラッ
チ回路の出力ノードとの間に接続され、読み出しデータ
のビット幅に応じてオン／オフする。
【００３８】上記半導体記憶装置では、第１のラッチ回
路の出力ノードと第２のラッチ回路の出力ノードとの間
にスイッチを設けたため、読み出しデータのビット幅を
変更して使用する場合においても第１および第２のラッ
チ回路のタイミングを調整する必要がない。
【００３９】好ましくは、上記半導体記憶装置は、第１
および第２のラッチ回路のうち使用されないラッチ回路
をラッチできないように制御する。
【００４０】上記半導体記憶装置によれば、第１のラッ
チ回路と第２のラッチ回路との間でのデータの衝突を防
ぐことができる。
【００４１】この発明のさらにもう１つの局面に従う
と、半導体記憶装置は、メモリセルから読み出されたデ
ータを出力端子へ出力する出力バッファを備える。出力
バッファは、第１および第２のバッファを含む。第１の
バッファは、メモリセルからの読み出しデータに応じて
上記出力端子を駆動する。第２のバッファは、活性状態
および不活性状態を有し、活性状態のとき、メモリセル
からの読み出しデータに応じて上記出力端子を駆動す
る。
【００４２】上記半導体記憶装置では、第２のバッファ
を活性化／不活性化することにより出力バッファの駆動
能力を変えることができる。
【００４３】好ましくは、上記第２のバッファは、メモ
リセルからの読み出しデータのビット幅に応じて活性化
／非活性化される。
【００４４】上記半導体記憶装置では、メモリセルから
の読み出しデータのビット幅に応じて出力バッファの駆
動能力を変えることができるため、ビット幅によるアク
セス時間のばらつきを小さくすることができる。
【００４５】好ましくは、上記第２のバッファは、メモ
リセルからの読み出しデータのビット幅を認識できる外
部信号に応じて活性化／非活性化される。
【００４６】好ましくは、上記第２のバッファの活性化
／不活性化は、メモリセルからの読み出しデータのビッ
ト幅を表すフューズを活用することによって制御され
る。
【００４７】好ましくは、上記半導体記憶装置はさらに
検知回路を備える。検知回路は、上記半導体記憶装置の
動作周波数を検知する。そして上記第２のバッファは、
検知回路によって検知された動作周波数に応じて活性化
／不活性化される。
【００４８】上記半導体記憶装置では、動作周波数に応
じて出力バッファの駆動能力を変えることができるた
め、消費電力を最適化することができる。
【００４９】この発明のさらにもう１つの局面に従う
と、半導体記憶装置は、複数のメモリセルと、複数のワ
ード線と、複数のビット線対と、データ線対と、複数の
第１から第４のトランジスタと、列選択回路と、書き込
み回路とを備える。複数のメモリセルは行および列に配
置される。複数のワード線は行に配置される。複数のビ
ット線対は列に配置される。複数の第１のトランジスタ
は、第１の電圧を受けるノードと複数のビット線対の一
方との間に接続され、データ線対の一方の電圧に応答し
てオン／オフする。複数の第２のトランジスタは、上記
ノードと複数のビット線対の他方との間に接続され、デ
ータ線対の他方の電圧に応答してオン／オフする。複数
の第３のトランジスタは、複数の第１のトランジスタと
複数のビット線対の一方との間に接続される。複数の第
４のトランジスタは、複数の第２のトランジスタと複数
のビット線対の他方との間に接続される。列選択回路
は、複数の第３および第４のトランジスタのうちデータ
を書き込むべきメモリセルに対応するビット線対に対応
するトランジスタのゲートに活性の信号を与える。書き
込み回路は、複数のメモリセルのいずれかにデータを書
き込むとき、書き込みデータと上記ノードが受ける第１
の電圧のレベルとに応じてデータ線対の一方または他方
を活性化する。
【００５０】上記半導体記憶装置では、上記ノードが電
源電圧を受けるときはビット線対の一方または他方をプ
ルアップすることによってメモリセルへのデータの書き
込みを行い、上記ノードが接地電圧を受けるときはビッ
ト線対の一方または他方をプルダウンすることによって
メモリセルへのデータの書き込みを行うことができる。
したがって、ビット線対のプリチャージレベルが所定の
レベルよりも高くなるような場合には上記ノードに接地
電圧を与え、ビット線対のプリチャージレベルが所定の
レベルよりも低くなるような場合には上記ノードに電源
電圧を与えることによって、よりマージンのある書き込
みを行うことができる。
【００５１】好ましくは、上記半導体記憶装置はさら
に、複数のメモリセルを特定するアドレスに応じて電源
電圧または接地電圧を第１の電圧として上記ノードに供
給する手段を備える。
【００５２】上記半導体記憶装置では、上記ノードの電
圧レベルをアドレスに応じて制御することができる。
【００５３】好ましくは、上記半導体記憶装置はさら
に、上記半導体記憶装置の動作周波数に応じて電源電圧
または接地電圧を第１の電圧として上記ノードに供給す
る手段を備える。
【００５４】上記半導体記憶装置では、上記ノードの電
圧レベルを動作周波数に応じて制御することができる。
したがって、動作周波数に応じてビット線対のプリチャ
ージレベルが変動するような場合でも十分な書き込みマ
ージンを確保できる。
【００５５】好ましくは、上記半導体記憶装置はさら
に、複数のビット線対のうちのあるビット線対のプリチ
ャージ電位に応じて電源電圧または接地電圧を第１の電
圧として上記ノードに供給する手段を備える。
【００５６】上記半導体記憶装置では、上記ノードの電
圧レベルを複数のビット線対のうちのあるビット線対の
プリチャージ電位に応じて制御することができる。した
がって、何らかの原因によってビット線対のプリチャー
ジレベルが変動した場合であっても十分な書き込みマー
ジンを確保できる。
【００５７】好ましくは、上記半導体記憶装置はさら
に、外部からの制御に応じて電源電圧または接地電圧を
第１の電圧として上記ノードに供給する手段を備える。
【００５８】上記半導体記憶装置では、上記ノードの電
圧レベルを外部から制御することができる。したがっ
て、チップの検査評価時に、ビット線対の一方または他
方をプルアップすることによってデータを書き込むとき
とプルダウンすることによってデータを書き込むときと
でどちらがより書き込みマージンを確保できるかを調べ
ることができる。そしてこの結果に基づいて書き込みマ
ージンの多いほうの書き込み方式にすることができる。
【００５９】
【発明の実施の形態】以下、この発明の実施の形態を図
面を参照して詳しく説明する。なお、図中同一または相
当部分には同一の符号を付し、その説明は繰り返さな
い。
【００６０】（第１の実施形態） ＜ＤＲＡＭの全体構成＞図１は、この発明の第１の実施
形態によるＤＲＡＭの全体構成を示すブロック図であ
る。図１に示すＤＲＡＭは、クロックＣＬＫに同期して
動作するシンクロナスＤＲＡＭである。このＤＲＡＭ
は、メモリセルアレイＭＡａｉ，ＭＡｂｉ（ｉ＝１〜
ｎ；ｎは正の整数）と、センスアンプアレイＳＡａｉ，
ＳＡｂｉ（ｉ＝１〜ｎ；ｎは正の整数）と、行デコーダ
１０ａ，１０ｂと、列デコーダ１１ａ，１１ｂと、ワー
ド線ドライバＷＤａｉ，ＷＤｂｉ（ｉ＝１〜ｎ；ｎは正
の整数）と、列選択回路ＣＲａｉ，ＣＷａｉ，ＣＲｂ
ｉ，ＣＷｂｉ（ｉ＝１〜ｎ；ｎは正の整数）と、読み出
し用データ線対ＲＤＢと、書き込み用データ線対ＷＤＢ
と、データ線プリチャージ回路２０Ｒ，２０Ｗと、コマ
ンドデコーダ２１と、アドレスバッファ２２と、制御回
路２３と、分周器２４と、リードアンプ２５と、ライト
ドライバ２６と、入出力バッファ２７とを備える。
【００６１】メモリセルアレイおよびセンスアンプアレ
イは、（メモリセルアレイＭＡａ１）−（センスアンプ
アレイＳＡａ１）−（メモリセルアレイＭＡｂ１）−
（センスアンプアレイＳＡｂ１）−（メモリセルアレイ
ＭＡａ２）−・・・の順に列方向に配置される。なお、
説明を簡単にするため図１ではメモリセルアレイＭＡａ
ｉ，ＭＡｂｉ，ＭＡａ（ｉ＋１）およびセンスアンプア
レイＳＡａｉ，ＳＡｂｉについてのみ示している。ま
た、ワード線ドライバおよび列選択回路についてもワー
ド線ドライバＷＤａｉ，ＷＤｂｉおよび列選択回路ＣＲ
ａｉ，ＣＷａｉ，ＣＲｂｉ，ＣＷｂｉについてのみ示し
ている。
【００６２】メモリセルアレイＭＡａｉは、メモリセル
ＭＣａｉ１−ＭＣａｉ４と、ワード線Ｗａｉ１，Ｗａｉ
２，Ｗｂ（ｉ−１）３，Ｗｂ（ｉ−１）４と、ビット線
Ｂａｉ１，Ｂａｉ２，／Ｂｂ（ｉ−１）１，／Ｂｂ（ｉ
−１）２とを含む。メモリセルＭＣａｉ１−ＭＣａｉ４
は行および列に配置される。ワード線Ｗａｉ１，Ｗａｉ
２，Ｗｂ（ｉ−１）３，Ｗｂ（ｉ−１）４は行に配置さ
れる。ワード線Ｗａｉ１，Ｗｂ（ｉ−１）３は、メモリ
セルＭＣａｉ１，ＭＣａｉ３に対応して配置される。ワ
ード線Ｗａｉ２，Ｗｂ（ｉ−１）４は、メモリセルＭＣ
ａｉ２，ＭＣａｉ４に対応して配置される。ビット線Ｂ
ａｉ１，Ｂａｉ２，／Ｂｂ（ｉ−１）１，／Ｂｂ（ｉ−
１）２は列に配置される。ビット線Ｂａｉ１，／Ｂｂ
（ｉ−１）１は、メモリセルＭＣａｉ１，ＭＣａｉ２に
対応して配置される。ビット線Ｂａｉ２，／Ｂｂ（ｉ−
１）２は、メモリセルＭＣａｉ３，ＭＣａｉ４に対応し
て配置される。
【００６３】メモリセルＭＣａｉ１−ＭＣａｉ４の各々
は、２つのトランジスタＴａ，Ｔｂと１つのキャパシタ
Ｃとを含む。メモリセルＭＣａｉ１のトランジスタＴａ
は、ビット線Ｂａｉ１とキャパシタＣとの間に接続さ
れ、ワード線Ｗａｉ１の電圧をゲートに受ける。メモリ
セルＭＣａｉ１のトランジスタＴｂは、ビット線／Ｂｂ
（ｉ−１）１とキャパシタＣとの間に接続され、ワード
線Ｗｂ（ｉ−１）３の電圧をゲートに受ける。メモリセ
ルＭＣａｉ２−ＭＣａｉ４のトランジスタＴａは、ビッ
ト線Ｂａｉ１，Ｂａｉ２，Ｂａｉ２とキャパシタＣとの
間に接続され、ワード線Ｗａｉ２，Ｗａｉ１，Ｗａｉ２
の電圧をゲートに受ける。メモリセルＭＣａｉ２−ＭＣ
ａｉ４のトランジスタＴｂは、ビット線／Ｂｂ（ｉ−
１）１，／Ｂｂ（ｉ−１）２，／Ｂｂ（ｉ−１）２とキ
ャパシタＣとの間に接続され、ワード線Ｗｂ（ｉ−１）
４，Ｗｂ（ｉ−１）３，Ｗｂ（ｉ−１）４の電圧をゲー
トに受ける。
【００６４】メモリセルアレイＭＡｂｉは、メモリセル
ＭＣｂｉ１−ＭＣｂｉ４と、ワード線Ｗａｉ３，Ｗａｉ
４，Ｗｂｉ１，Ｗｂｉ２と、ビット線／Ｂａｉ１，／Ｂ
ａｉ２，Ｂｂｉ１，Ｂｂｉ２とを含む。メモリセルＭＣ
ｂｉ１−ＭＣｂｉ４は行および列に配置される。ワード
線Ｗａｉ３，Ｗａｉ４，Ｗｂｉ１，Ｗｂｉ２は行に配置
される。ワード線Ｗａｉ３，Ｗｂｉ１は、メモリセルＭ
Ｃｂｉ１，ＭＣｂｉ３に対応して配置される。ワード線
Ｗａｉ４，Ｗｂｉ２は、メモリセルＭＣｂｉ２，ＭＣｂ
ｉ４に対応して配置される。ビット線／Ｂａｉ１，／Ｂ
ａｉ２，Ｂｂｉ１，Ｂｂｉ２は列に配置される。ビット
線／Ｂａｉ１，Ｂｂｉ１は、メモリセルＭＣｂｉ１，Ｍ
Ｃｂｉ２に対応して配置される。ビット線／Ｂａｉ２，
Ｂｂｉ２は、メモリセルＭＣｂｉ３，ＭＣｂｉ４に対応
して配置される。
【００６５】メモリセルＭＣｂｉ１−ＭＣｂｉ４の各々
は、２つのトランジスタＴａ，Ｔｂと１つのキャパシタ
Ｃとを含む。メモリセルＭＣｂｉ１−ＭＣｂｉ４のトラ
ンジスタＴａは、ビット線／Ｂａｉ１，／Ｂａｉ１，／
Ｂａｉ２，／Ｂａｉ２とキャパシタＣとの間に接続さ
れ、ワード線Ｗａｉ３，Ｗａｉ４，Ｗａｉ３，Ｗａｉ４
の電圧をゲートに受ける。メモリセルＭＣｂｉ１−ＭＣ
ｂｉ４のトランジスタＴｂは、ビット線Ｂｂｉ１，Ｂｂ
ｉ１，Ｂｂｉ２，Ｂｂｉ２とキャパシタＣとの間に接続
され、ワード線Ｗｂｉ１，Ｗｂｉ２，Ｗｂｉ１，Ｗｂｉ
２の電圧をゲートに受ける。
【００６６】コマンドデコーダ２１は、外部から入力さ
れるコマンドをクロックＣＬＫに同期して取り込み、こ
れに応じたコマンド信号ＣＭＤを出力する。
【００６７】アドレスバッファ２２は、外部から入力さ
れるアドレスをクロックＣＬＫに同期して取り込み、こ
れに応じた行アドレス信号ＲＡＤ，列アドレス信号ＣＡ
Ｄを出力する。
【００６８】制御回路２３は、コマンドデコーダ２１か
らのコマンド信号ＣＭＤおよびアドレスバッファ２２か
らの列アドレス信号ＣＡＤに応答してイネーブル信号Ｗ
Ｅ，ＲＥを活性化する。具体的には制御回路２３は、コ
マンド信号ＣＭＤが「読み出し」を示すときはイネーブ
ル信号ＲＥを活性化し、コマンド信号ＣＭＤが「書き込
み」を示すときはイネーブル信号ＷＥを活性化する。
【００６９】分周器２４は、アドレスバッファ２２から
の行アドレス信号ＲＡＤおよび列アドレス信号ＣＡＤを
受け、クロックＣＬＫの２倍の周期で行アドレス信号Ｒ
ＡＤａ，ＲＡＤｂおよび列アドレス信号ＣＡＤａ，ＣＡ
Ｄｂとして出力する。具体的には図２に示すように、ア
ドレスバッファ２２から分周器２４へ行アドレス信号Ｒ
ＡＤ（ＲＡ１−ＲＡ４）がクロックＣＬＫに同期して与
えられる。分周器２４は、クロックＣＬＫの２倍の周期
のクロックＣＬＫａに同期して行アドレス信号ＲＡＤ
（ＲＡ１，ＲＡ３）を取り込み、これを行アドレス信号
ＲＡＤａ（ＲＡ１，ＲＡ３）として出力する。また分周
器２４は、クロックＣＬＫａと相補のクロックＣＬＫｂ
に同期して行アドレス信号ＲＡＤ（ＲＡ２，ＲＡ４）を
取り込み、これを行アドレス信号ＲＡＤｂ（ＲＡ２，Ｒ
Ａ４）として出力する。列アドレス信号ＣＡＤ，ＣＡＤ
ａ，ＣＡＤｂについても同様である。
【００７０】行デコーダ１０ａは、分周器２４からの行
アドレス信号ＲＡＤａに応答して、ワード線ドライバＷ
Ｄａ１−ＷＤａｎのうち当該行アドレス信号ＲＡＤａに
対応するワード線ドライバＷＤａｉに行アドレス信号Ｒ
ＡＤａｉを与える。
【００７１】行デコーダ１０ｂは、分周器２４からの行
アドレス信号ＲＡＤｂに応答して、ワード線ドライバＷ
Ｄｂ１−ＷＤｂｎのうち当該行アドレス信号ＲＡＤｂに
対応するワード線ドライバＷＤｂｉに行アドレス信号Ｒ
ＡＤｂｉを与える。
【００７２】ワード線ドライバＷＤａｉは、メモリセル
アレイＭＡａｉおよびＭＡｂｉに対応して設けられる。
ワード線ドライバＷＤａｉは、行デコーダ１０ａからの
行アドレス信号ＲＡＤａｉに応答して、対応するワード
線Ｗａｉ１，Ｗａｉ２，Ｗａｉ３，Ｗａｉ４を活性化す
る。
【００７３】ワード線ドライバＷＤｂｉは、メモリセル
アレイＭＡｂｉおよびＭＡａ（ｉ＋１）に対応して設け
られる。ワードドライバＷＤｂｉは、行デコーダ１０ｂ
からの行アドレス信号ＲＡＤｂｉに応答して、対応する
ワード線Ｗｂｉ１，Ｗｂｉ２，Ｗｂｉ３，Ｗｂｉ４を活
性化する。
【００７４】列デコーダ１１ａは、分周器２４からの列
アドレス信号ＣＡＤａに応答して、列選択回路（ＣＲａ
１，ＣＷａ１）−（ＣＲａｎ，ＣＷａｎ）のうち当該列
アドレス信号ＣＡＤａに対応する列選択回路（ＣＲａ
ｉ，ＣＷａｉ）に列アドレス信号ＣＡＤａｉを与える。
【００７５】列デコーダ１１ｂは、分周器２４からの列
アドレス信号ＣＡＤｂに応答して、列選択回路（ＣＲｂ
１，ＣＷｂ１）−（ＣＲｂｎ，ＣＷｂｎ）のうち当該列
アドレス信号ＣＡＤｂに対応する列選択回路（ＣＲｂ
ｉ，ＣＷｂｉ）に列アドレス信号ＣＡＤｂｉを与える。
【００７６】列選択回路ＣＲａｉ，ＣＷａｉは、コマン
ドデコーダ２１からのコマンド信号ＣＭＤおよび列デコ
ーダ１１ａからの列アドレス信号ＣＡＤａｉに応答し
て、対応する列選択信号Ｒａｉ１，Ｒａｉ２，Ｗａｉ
１，Ｗａｉ２を活性化する。具体的には、列選択回路Ｃ
Ｒａｉは、コマンドデコーダ２１からのコマンド信号Ｃ
ＭＤが「読み出し」を示すとき、列選択信号Ｒａｉ１，
Ｒａｉ２のうち列アドレス信号ＣＡＤａｉに対応する信
号を活性化する。列選択回路ＣＷａｉは、コマンドデコ
ーダ２１からのコマンド信号ＣＭＤが「書き込み」を示
すとき、列選択信号Ｗａｉ１，Ｗａｉ２のうち列アドレ
ス信号ＣＡＤａｉに対応する信号を活性化する。
【００７７】列選択回路ＣＲｂｉ，ＣＷｂｉは、コマン
ドデコーダ２１からのコマンド信号ＣＭＤおよび列デコ
ーダ１１ｂからの列アドレス信号ＣＡＤｂｉに応答し
て、対応する列選択信号Ｒｂｉ１，Ｒｂｉ２，Ｗｂｉ
１，Ｗｂｉ２を活性化する。具体的には、列選択回路Ｃ
Ｒｂｉは、コマンドデコーダ２１からのコマンド信号Ｃ
ＭＤが「読み出し」を示すとき、列選択信号Ｒｂｉ１，
Ｒｂｉ２のうち列アドレス信号ＣＡＤｂｉに対応する信
号を活性化する。列選択回路ＣＷｂｉは、コマンドデコ
ーダ２１からのコマンド信号ＣＭＤが「書き込み」を示
すとき、列選択信号Ｗｂｉ１，Ｗｂｉ２のうち列アドレ
ス信号ＣＡＤｂｉに対応する信号を活性化する。
【００７８】センスアンプアレイＳＡａｉは、センスア
ンプ１２ａｉ，１３ａｉと、ビット線プリチャージ回路
１８ａｉ，１９ａｉと、列選択スイッチ１４ａｉ−１７
ａｉとを含む。
【００７９】センスアンプ１２ａｉは、センスアンプ活
性化信号ＳＥａに応答して活性化され、メモリセルＭＣ
ａｉ１，ＭＣａｉ２，ＭＣｂｉ１，ＭＣｂｉ２からビッ
ト線対（Ｂａｉ１，／Ｂａｉ１）に読み出されたデータ
信号を増幅する。センスアンプ１３ａｉは、センスアン
プ活性化信号ＳＥａに応答して活性化され、メモリセル
ＭＣａｉ３，ＭＣａｉ４，ＭＣｂｉ３，ＭＣｂｉ４から
ビット線対（Ｂａｉ２，／Ｂａｉ２）に読み出されたデ
ータ信号を増幅する。
【００８０】ビット線プリチャージ回路１８ａｉ，１９
ａｉは、プリチャージ信号ＥＱａに応答して活性化さ
れ、ビット線対（Ｂａｉ１，／Ｂａｉ１），（Ｂａｉ
２，／Ｂａｉ２）をプリチャージする。
【００８１】列選択スイッチ１４ａｉは、列選択回路Ｃ
Ｒａｉからの列選択信号Ｒａｉ１に応答してビット線対
（Ｂａｉ１，／Ｂａｉ１）と読み出し用データ線対ＲＤ
Ｂとを接続／非接続にする。列選択スイッチ１５ａｉ
は、列選択回路ＣＲａｉからの列選択信号Ｒａｉ２に応
答してビット線対（Ｂａｉ２，／Ｂａｉ２）と読み出し
用データ線対ＲＤＢとを接続／非接続にする。列選択ス
イッチ１６ａｉは、列選択回路ＣＷａｉからの列選択信
号Ｗａｉ１に応答してビット線対（Ｂａｉ１，／Ｂａｉ
１）と書き込み用データ線対ＷＤＢとを接続／非接続に
する。列選択スイッチ１７ａｉは、列選択回路ＣＷａｉ
からの列選択信号Ｗａｉ２に応答してビット線対（Ｂａ
ｉ２，／Ｂａｉ２）と書き込み用データ線対ＷＤＢとを
接続／非接続にする。
【００８２】センスアンプアレイＳＡｂｉは、センスア
ンプ１２ｂｉ，１３ｂｉと、ビット線プリチャージ回路
１８ｂｉ，１９ｂｉと、列選択スイッチ１４ｂｉ−１７
ｂｉとを含む。
【００８３】センスアンプ１２ｂｉは、センスアンプ活
性化信号ＳＥｂに応答して活性化され、メモリセルＭＣ
ｂｉ１，ＭＣｂｉ２，ＭＣａ（ｉ＋１）１，ＭＣａ（ｉ
＋１）２からビット線対（Ｂｂｉ１，／Ｂｂｉ１）に読
み出されたデータ信号を増幅する。センスアンプ１３ｂ
ｉは、センスアンプ活性化信号ＳＥｂに応答して活性化
され、メモリセルＭＣｂｉ３，ＭＣｂｉ４，ＭＣａ（ｉ
＋１）３，ＭＣａ（ｉ＋１）４からビット線対（Ｂｂｉ
２，／Ｂｂｉ２）に読み出されたデータ信号を増幅す
る。
【００８４】ビット線プリチャージ回路１８ｂｉ，１９
ｂｉは、プリチャージ信号ＥＱｂに応答して活性化さ
れ、ビット線対（Ｂｂｉ１，／Ｂｂｉ１），（Ｂｂｉ
２，／Ｂｂｉ２）をプリチャージする。
【００８５】列選択スイッチ１４ｂｉは、列選択回路Ｃ
Ｒｂｉからの列選択信号Ｒｂｉ１に応答してビット線対
（Ｂｂｉ１，／Ｂｂｉ１）と読み出し用データ線対ＲＤ
Ｂとを接続／非接続にする。列選択スイッチ１５ｂｉ
は、列選択回路ＣＲｂｉからの列選択信号Ｒｂｉ２に応
答してビット線対（Ｂｂｉ２，／Ｂｂｉ２）と読み出し
用データ線対ＲＤＢとを接続／非接続にする。列選択ス
イッチ１６ｂｉは、列選択回路ＣＷｂｉからの列選択信
号Ｗｂｉ１に応答してビット線対（Ｂｂｉ１，／Ｂｂｉ
１）と書き込み用データ線対ＷＤＢとを接続／非接続に
する。列選択スイッチ１７ｂｉは、列選択回路ＣＷｂｉ
からの列選択信号Ｗｂｉ２に応答してビット線対（Ｂｂ
ｉ２，／Ｂｂｉ２）と書き込み用データ線対ＷＤＢとを
接続／非接続にする。
【００８６】データ線プリチャージ回路２０Ｒは、読み
出し用データ線対ＲＤＢをプリチャージする。データ線
プリチャージ回路２０Ｗは、書き込み用データ線対ＷＤ
Ｂをプリチャージする。
【００８７】リードアンプ２５は、読み出し用データ線
対ＲＤＢと入出力バッファ２７との間に設けられる。リ
ードアンプ２５は、制御回路２３からの活性のイネーブ
ル信号ＲＥに応答して活性化し、読み出し用データ線対
ＲＤＢからのデータ信号をクロックＣＬＫに同期して増
幅し入出力バッファ２７に転送する。
【００８８】ライトドライバ２６は、入出力バッファ２
７と書き込み用データ線対ＷＤＢとの間に設けられる。
ライトドライバ２６は、制御回路２３からの活性のイネ
ーブル信号ＷＥに応答して活性化し、入出力バッファ２
７からのデータ信号をクロックＣＬＫに同期して増幅し
書き込み用データ線対ＷＤＢに転送する。
【００８９】入出力バッファ２７は、リードアンプ２５
からのデータ信号をクロックＣＬＫに同期して外部へ出
力しかつ外部からのデータ信号をクロックＣＬＫに同期
してライトドライバ２６へ出力する。
【００９０】＜読み出し動作＞次に、以上のように構成
されたＤＲＡＭの読み出し動作（ＲＥＡＤ）について図
３を参照しつつ説明する。
【００９１】周知のとおり、図１に示したＤＲＡＭのよ
うに２つのトランジスタＴａ，Ｔｂと１つのキャパシタ
Ｃとを含むメモリセルを備えたＤＲＡＭではアクセス時
間とサイクル時間とをほぼ同等にできるためクロックＣ
ＬＫの１サイクルごとに外部からコマンドを入力するこ
とが可能となる。
【００９２】まず時刻Ａにおいて、読み出しコマンド
（ＲＥＡＤ）がコマンドデコーダ２１に与えられ、アク
セスすべきメモリセル（ここではＭＣａｉ１とする。）
に対応するアドレスがアドレスバッファ２２に与えられ
る。コマンドデコーダ２１は、クロックＣＬＫの立ち上
がりのタイミングで読み出しコマンドを取り込み、「読
み出し」を示すコマンド信号ＣＭＤを出力する。アドレ
スバッファ２２は、クロックＣＬＫの立ち上がりのタイ
ミングでアドレスを取り込み、メモリセルＭＣａｉ１に
対応する行アドレス信号ＲＡＤおよび列アドレス信号Ｃ
ＡＤを出力する。これに応答して分周器２４は、メモリ
セルＭＣａｉ１に対応する行アドレス信号ＲＡＤａを行
デコーダ１０ａに与え、列アドレス信号ＣＡＤａを列デ
コーダ１１ａに与える。行デコーダ１０ａは、メモリセ
ルＭＣａｉ１に対応する行アドレス信号ＲＡＤａｉをワ
ード線ドライバＷＤａｉに与える。列デコーダ１１ａ
は、メモリセルＭＣａｉ１に対応する列アドレス信号Ｃ
ＡＤａｉを列選択回路ＣＲａｉ，ＣＷａｉに与える。そ
してワード線Ｗａｉ１がワード線ドライバＷＤａｉによ
って活性化される。これによりメモリセルＭＣａｉ１の
トランジスタＴａがオンになり、メモリセルＭＣａｉ１
からビット線Ｂａｉ１にデータが読み出される。センス
アンプ活性化信号ＳＥａが活性化され、ビット線対（Ｂ
ａｉ１，／Ｂａｉ１）の電位差がセンスアンプ１２ａｉ
によって増幅される。
【００９３】一方、時刻Ａから時刻Ｂまでの期間 活性
のプリチャージ信号ＥＱｂがビット線プリチャージ回路
１８ｂｉ，１９ｂｉに与えられ、ビット線対（Ｂｂｉ
１，／Ｂｂｉ１），（Ｂｂｉ２，／Ｂｂｉ２）がプリチ
ャージされる。
【００９４】次いで時刻Ｂにおいて、メモリセルＭＣａ
ｉ１に対応する列選択信号Ｒａｉ１が列選択回路ＣＲａ
ｉによって活性化され、列選択スイッチ１４ａｉがオン
になる。これにより、ビット線対（Ｂａｉ１，／Ｂａｉ
１）と読み出し用データ線対ＲＤＢとが接続される。ま
た、活性のイネーブル信号ＲＥがリードアンプ２５に与
えられる。これにより、ビット線対（Ｂａｉ１，／Ｂａ
ｉ１）の電位差が読み出し用データ線対ＲＤＢに転送さ
れ、リードアンプ２５によって増幅されて入出力バッフ
ァ２７へ送られる。入出力バッファ２７への転送後、イ
ネーブル信号ＲＥ，列選択信号Ｒａｉ１およびセンスア
ンプ活性化信号ＳＥａが不活性化される。そしてデータ
線プリチャージ回路２０Ｒによって読み出し用データ線
対ＲＤＢがプリチャージされる。また、活性のプリチャ
ージ信号ＥＱａがビット線プリチャージ回路１８ａｉ，
１９ａｉに与えられ、ビット線対（Ｂａｉ１，／Ｂａｉ
１），（Ｂａｉ２，／Ｂａｉ２）がプリチャージされ
る。
【００９５】一方、時刻Ｂにおいてプリチャージ信号Ｅ
Ｑｂが不活性化され、ビット線プリチャージ回路１８ｂ
ｉ，１９ｂｉによるビット線対（Ｂｂｉ１，／Ｂｂｉ
１），（Ｂｂｉ２，／Ｂｂｉ２）のプリチャージが終了
する。そして、読み出しコマンド（ＲＥＡＤ）がコマン
ドデコーダ２１に与えられ、アクセスすべきメモリセル
（ここではＭＣｂｉ１とする。）に対応するアドレスが
アドレスバッファ２２に与えられる。コマンドデコーダ
２１は、クロックＣＬＫの立ち上がりのタイミングで読
み出しコマンドを取り込み、「読み出し」を示すコマン
ド信号ＣＭＤを出力する。アドレスバッファ２２は、ク
ロックＣＬＫの立ち上がりのタイミングでアドレスを取
り込み、メモリセルＭＣｂｉ１に対応する行アドレス信
号ＲＡＤおよび列アドレス信号ＣＡＤを出力する。これ
に応答して分周器２４は、メモリセルＭＣｂｉ１に対応
する行アドレス信号ＲＡＤｂを行デコーダ１０ｂに与
え、列アドレス信号ＣＡＤｂを列デコーダ１１ｂに与え
る。行デコーダ１０ｂは、メモリセルＭＣｂｉ１に対応
する行アドレス信号ＲＡＤｂｉをワード線ドライバＷＤ
ｂｉに与える。列デコーダ１１ｂは、メモリセルＭＣｂ
ｉ１に対応する列アドレス信号ＣＡＤｂｉを列選択回路
ＣＲｂｉ，ＣＷｂｉに与える。そしてワード線Ｗｂｉ１
がワード線ドライバＷＤｂｉによって活性化される。こ
れによりメモリセルＭＣｂｉ１のトランジスタＴｂがオ
ンになり、メモリセルＭＣｂｉ１からビット線Ｂｂｉ１
にデータが読み出される。センスアンプ活性化信号ＳＥ
ｂが活性化され、ビット線対（Ｂｂｉ１，／Ｂｂｉ１）
の電位差がセンスアンプ１２ｂｉによって増幅される。
【００９６】次いで時刻Ｃにおいて、メモリセルＭＣａ
ｉ１から読み出されたデータＤＱ１が入出力バッファ２
７によって外部へ出力される。
【００９７】また、メモリセルＭＣｂｉ１に対応する列
選択信号Ｒｂｉ１が列選択回路ＣＲｂｉによって活性化
され、列選択スイッチ１４ｂｉがオンになる。これによ
り、ビット線対（Ｂｂｉ１，／Ｂｂｉ１）と読み出し用
データ線対ＲＤＢとが接続される。また、活性のイネー
ブル信号ＲＥが制御回路２３からリードアンプ２５に与
えられる。これにより、ビット線対（Ｂｂｉ１，／Ｂｂ
ｉ１）の電位差が読み出し用データ線対ＲＤＢに転送さ
れ、リードアンプ２５によって増幅されて入出力バッフ
ァ２７へ送られる。入出力バッファ２７への転送後、イ
ネーブル信号ＲＥ，列選択信号Ｒｂｉ１およびセンスア
ンプ活性化信号ＳＥｂが不活性化される。そしてデータ
線プリチャージ回路２０Ｒによって読み出し用データ線
対ＲＤＢがプリチャージされる。また、活性のプリチャ
ージ信号ＥＱｂがビット線プリチャージ回路１８ｂｉ，
１９ｂｉに与えられ、ビット線対（Ｂｂｉ１，／Ｂｂｉ
１），（Ｂｂｉ２，／Ｂｂｉ２）がプリチャージされ
る。
【００９８】一方、プリチャージ信号ＥＱａが不活性化
され、ビット線プリチャージ回路１８ａｉ，１９ａｉに
よるビット線対（Ｂａｉ１，／Ｂａｉ１），（Ｂａｉ
２，／Ｂａｉ２）のプリチャージが終了する。そして、
読み出しコマンド（ＲＥＡＤ）がコマンドデコーダ２１
に与えられ、アクセスすべきメモリセル（ここではＭＣ
ａｉ１とする。）に対応するアドレスがアドレスバッフ
ァ２２に与えられる。コマンドデコーダ２１は、クロッ
クＣＬＫの立ち上がりのタイミングで読み出しコマンド
を取り込み、「読み出し」を示すコマンド信号ＣＭＤを
出力する。アドレスバッファ２２は、クロックＣＬＫの
立ち上がりのタイミングでアドレスを取り込み、メモリ
セルＭＣａｉ１に対応する行アドレス信号ＲＡＤおよび
列アドレス信号ＣＡＤを出力する。これに応答して分周
器２４は、メモリセルＭＣａｉ１に対応する行アドレス
信号ＲＡＤａを行デコーダ１０ａに与え、列アドレス信
号ＣＡＤａを列デコーダ１１ａに与える。行デコーダ１
０ａは、メモリセルＭＣａｉ１に対応する行アドレス信
号ＲＡＤａｉをワード線ドライバＷＤａｉに与える。列
デコーダ１１ａは、メモリセルＭＣａｉ１に対応する列
アドレス信号ＣＡＤａｉを列選択回路ＣＲａｉ，ＣＷａ
ｉに与える。そしてワード線Ｗａｉ１がワード線ドライ
バＷＤａｉによって活性化される。これによりメモリセ
ルＭＣａｉ１のトランジスタＴａがオンになり、メモリ
セルＭＣａｉ１からビット線Ｂａｉ１にデータが読み出
される。センスアンプ活性化信号ＳＥａが活性化され、
ビット線対（Ｂａｉ１，／Ｂａｉ１）の電位差がセンス
アンプ１２ａｉによって増幅される。
【００９９】次いで時刻Ｄにおいて、メモリセルＭＣｂ
ｉ１から読み出されたデータＤＱ２が入出力バッファ２
７によって外部へ出力される。
【０１００】また、メモリセルＭＣａｉ１に対応する列
選択信号Ｒａｉ１が列選択回路ＣＲａｉによって活性化
され、列選択スイッチ１４ａｉがオンになる。これによ
り、ビット線対（Ｂａｉ１，／Ｂａｉ１）と読み出し用
データ線対ＲＤＢとが接続される。また、活性のイネー
ブル信号ＲＥが制御回路２３からリードアンプ２５に与
えられる。これにより、ビット線対（Ｂａｉ１，／Ｂａ
ｉ１）の電位差が読み出し用データ線対ＲＤＢに転送さ
れ、リードアンプ２５によって増幅されて入出力バッフ
ァ２７へ送られる。入出力バッファ２７への転送後、イ
ネーブル信号ＲＥ，列選択信号Ｒａｉ１およびセンスア
ンプ活性化信号ＳＥａが不活性化される。そしてデータ
線プリチャージ回路２０Ｒによって読み出し用データ線
対ＲＤＢがプリチャージされる。また、活性のプリチャ
ージ信号ＥＱａがビット線プリチャージ回路１８ａｉ，
１９ａｉに与えられ、ビット線対（Ｂａｉ１，／Ｂａｉ
１），（Ｂａｉ２，／Ｂａｉ２）がプリチャージされ
る。
【０１０１】次いで時刻Ｅにおいて、メモリセルＭＣａ
ｉ１から読み出されたデータＤＱ３が入出力バッファ２
７によって外部へ出力される。
【０１０２】以上のように、図１に示したＤＲＡＭで
は、［アクセスすべきメモリセルのトランジスタＴａ］
−［当該トランジスタＴａに対応するビット線対（Ｂａ
ｉ１，／Ｂａｉ１），（Ｂａｉ２，／Ｂａｉ２）］−
［当該ビット線対に対応する列選択スイッチ１４ａｉ，
１５ａｉ］−［読み出し用データ線対ＲＤＢ］の経路に
よって形成されるポートＡと、［アクセスすべきメモリ
セルのトランジスタＴｂ］−［当該トランジスタＴｂに
対応するビット線対（Ｂｂｉ１，／Ｂｂｉ１），（Ｂｂ
ｉ２，／Ｂｂｉ２）］−［当該ビット線対に対応する列
選択スイッチ１４ｂｉ，１５ｂｉ］−［読み出し用デー
タ線対ＲＤＢ］の経路によって形成されるポートＢとを
クロックＣＬＫの２周期でインターリーブ動作させる。
そして、リードアンプ２５は、ビット線対から読み出し
用データ線対ＲＤＢに転送されたデータをクロックＣＬ
Ｋの１周期で増幅して入出力バッファ２７へ出力し、入
出力バッファ２７は、リードアンプ２５からのデータを
クロックＣＬＫの１周期で外部へ出力する。すなわちリ
ードアンプ２５および入出力バッファ２７はインターリ
ーブ動作させない。このように内部の２つのポートをイ
ンターリーブ動作させることによってビット線のプリチ
ャージを見かけ上かくし、アクセス時間とほぼ同等にま
でサイクル時間を短くしている。
【０１０３】なお、ここでは読み出し動作について詳し
く説明したけれども、書き込み動作のときにも同様に、
入出力バッファ２７は、外部からのデータをクロックＣ
ＬＫの１周期でライトドライバ２６へ転送し、ライトド
ライバ２６は、入出力バッファ２７からのデータを増幅
してクロックＣＬＫの１周期で書き込み用データ線対Ｗ
ＤＢに転送する。すなわち、入出力バッファ２７および
ライトドライバ２６はインターリーブ動作させない。そ
して、［アクセスすべきメモリセルのトランジスタＴ
ａ］−［当該トランジスタＴａに対応するビット線対
（Ｂａｉ１，／Ｂａｉ１），（Ｂａｉ２，／Ｂａｉ
２）］−［当該ビット線対に対応する列選択スイッチ１
６ａｉ，１７ａｉ］−［書き込み用データ線対ＷＤＢ］
の経路によって形成されるポートＡと、［アクセスすべ
きメモリセルのトランジスタＴｂ］−［当該トランジス
タＴｂに対応するビット線対（Ｂｂｉ１，／Ｂｂｉ
１），（Ｂｂｉ２，／Ｂｂｉ２）］−［当該ビット線対
に対応する列選択スイッチ１６ｂｉ，１７ｂｉ］−［書
き込み用データ線対ＷＤＢ］の経路によって形成される
ポートＢとをクロックＣＬＫの２周期でインターリーブ
動作させる。
【０１０４】＜効果＞この発明の第１の実施形態による
ＤＲＡＭでは、ポートＡとポートＢとに共通のリードア
ンプ２５およびライトドライバ２６を設けたため、ポー
トＡおよびポートＢのそれぞれに対してリードアンプお
よびライトドライバを設けた場合に比べると回路のレイ
アウト面積を小さくすることができる。
【０１０５】また、メモリセルから読み出したデータを
リードアンプ２５に転送するための読み出し専用のデー
タ線対ＲＤＢと、ライトドライバ２６からの書き込みデ
ータをメモリセルへ転送するための書き込み専用のデー
タ線対ＷＤＢとを設けたため、データ線対ＲＤＢに対し
ては読み出し用の制御を行うだけでよく、データ線対Ｗ
ＤＢに対しては書き込み用の制御を行うだけでよい。こ
れにより、１つのデータ線対に対して読み出し用の制御
および書き込み用の制御の両方を行う場合に比べてデー
タ線対ＲＤＢ，ＷＤＢに対する制御およびタイミングの
設計を容易に行うことができる。
【０１０６】＜なお書き＞なお、ここでは同期型のＤＲ
ＡＭについて説明したけれどもこれに代えて非同期型の
ＤＲＡＭとした場合にも同様の効果が得られる。
【０１０７】また、ここでは双対方式のデータ線対ＲＤ
Ｂ，ＷＤＢを用いたけれどもこれに代えて単一方式のデ
ータ線を用いてもよい。これによりデータ線のプリチャ
ージを考慮する必要がなくなるため、より高速設計が可
能となる。
【０１０８】（第２の実施形態） ＜ＤＲＡＭの全体構成＞図４は、この発明の第２の実施
形態によるＤＲＡＭの全体構成を示すブロック図であ
る。図４に示すＤＲＡＭは、クロックＣＬＫに同期して
動作するシンクロナスＤＲＡＭである。このＤＲＡＭ
は、メモリセルアレイＭＡａｉ，ＭＡｂｉ（ｉ＝１〜
ｎ；ｎは正の整数）と、センスアンプアレイＳＡａｉ，
ＳＡｂｉ（ｉ＝１〜ｎ；ｎは正の整数）と、行デコーダ
１０ａ，１０ｂと、列デコーダ１１ａ，１１ｂと、ワー
ド線ドライバＷＤａｉ，ＷＤｂｉ（ｉ＝１〜ｎ；ｎは正
の整数）と、列選択回路ＣＲａｉ，ＣＷａｉ，ＣＲｂ
ｉ，ＣＷｂｉ（ｉ＝１〜ｎ；ｎは正の整数）と、データ
線対ＤＢａ，ＤＢｂ，ＲＤＢ，ＷＤＢと、制御回路２
３，４０−４３と、トランスファゲート５０−５３と、
データ線プリチャージ回路２０Ｒ，２０Ｗと、コマンド
デコーダ２１と、アドレスバッファ２２と、分周器２４
と、リードアンプ２５と、ライトドライバ２６と、入出
力バッファ２７とを備える。
【０１０９】メモリセルアレイおよびセンスアンプアレ
イは、（メモリセルアレイＭＡａ１）−（センスアンプ
アレイＳＡａ１）−（メモリセルアレイＭＡｂ１）−
（センスアンプアレイＳＡｂ１）−（メモリセルアレイ
ＭＡａ２）−・・・の順に列方向に配置される。なお、
説明を簡単にするため図４ではメモリセルアレイＭＡａ
ｉ，ＭＡｂｉ，ＭＡａ（ｉ＋１）およびセンスアンプア
レイＳＡａｉ，ＳＡｂｉについてのみ示している。ま
た、ワード線ドライバおよび列選択回路についてもワー
ド線ドライバＷＤａｉ，ＷＤｂｉおよび列選択回路ＣＲ
ａｉ，ＣＷａｉ，ＣＲｂｉ，ＣＷｂｉについてのみ示し
ている。
【０１１０】センスアンプアレイＳＡａｉは、センスア
ンプ１２ａｉ，１３ａｉと、ビット線プリチャージ回路
１８ａｉ，１９ａｉと、列選択スイッチ４４ａｉ−４７
ａｉとを含む。
【０１１１】列選択スイッチ４４ａｉ，４５ａｉは、列
選択回路ＣＲａｉからの列選択信号Ｒａｉ１，Ｒａｉ２
に応答してビット線対（Ｂａｉ１，／Ｂａｉ１），（Ｂ
ａｉ２，／Ｂａｉ２）とデータ線対ＤＢａとを接続／非
接続にする。
【０１１２】列選択スイッチ４６ａｉ，４７ａｉは、列
選択回路ＣＷａｉからの列選択信号Ｗａｉ１，Ｗａｉ２
に応答してビット線対（Ｂａｉ１，／Ｂａｉ１），（Ｂ
ａｉ２，／Ｂａｉ２）とデータ線対ＤＢａとを接続／非
接続にする。
【０１１３】センスアンプアレイＳＡｂｉは、センスア
ンプ１２ｂｉ，１３ｂｉと、ビット線プリチャージ回路
１８ｂｉ，１９ｂｉと、列選択スイッチ４４ｂｉ−４７
ｂｉとを含む。
【０１１４】列選択スイッチ４４ｂｉ，４５ｂｉは、列
選択回路ＣＲｂｉからの列選択信号Ｒｂｉ１，Ｒｂｉ２
に応答してビット線対（Ｂｂｉ１，／Ｂｂｉ１），（Ｂ
ｂｉ２，／Ｂｂｉ２）とデータ線対ＤＢｂとを接続／非
接続にする。
【０１１５】列選択スイッチ４６ｂｉ，４７ｂｉは、列
選択回路ＣＷｂｉからの列選択信号Ｗｂｉ１，Ｗｂｉ２
に応答してビット線対（Ｂｂｉ１，／Ｂｂｉ１），（Ｂ
ｂｉ２，／Ｂｂｉ２）とデータ線対ＤＢｂとを接続／非
接続にする。
【０１１６】制御回路４０−４３は、コマンドデコーダ
２１からのコマンド信号ＣＭＤおよび分周器２４からの
列アドレス信号ＣＡＤａ，ＣＡＤｂに応答して切り替え
信号ＳＷ４０−ＳＷ４３を出力する。具体的には制御回
路４０は、コマンド信号ＣＭＤが「読み出し」を示すと
き、列アドレス信号ＣＡＤａの切り替わりに応答して所
定期間（クロックＣＬＫの１周期以内の期間）活性の切
り替え信号ＳＷ４０を出力する。それ以外のとき制御回
路４０は不活性の切り替え信号ＳＷ４０を出力する。制
御回路４１は、コマンド信号ＣＭＤが「読み出し」を示
すとき、列アドレス信号ＣＡＤｂの切り替わりに応答し
て所定期間（クロックＣＬＫの１周期以内の期間）活性
の切り替え信号ＳＷ４１を出力する。それ以外のとき制
御回路４１は不活性の切り替え信号ＳＷ４１を出力す
る。制御回路４２は、コマンド信号ＣＭＤが「書き込
み」を示すとき、列アドレス信号ＣＡＤａの切り替わり
に応答して所定期間（クロックＣＬＫの１周期以内の期
間）活性の切り替え信号ＳＷ４２を出力する。それ以外
のとき制御回路４２は不活性の切り替え信号ＳＷ４２を
出力する。制御回路４３は、コマンド信号ＣＭＤが「書
き込み」を示すとき、列アドレス信号ＣＡＤｂの切り替
わりに応答して所定期間（クロックＣＬＫの１周期以内
の期間）活性の切り替え信号ＳＷ４３を出力する。それ
以外のとき制御回路４３は不活性の切り替え信号ＳＷ４
３を出力する。
【０１１７】トランスファゲート５０は、制御回路４０
からの活性の切り替え信号ＳＷ４０に応答してデータ線
対ＤＢａとデータ線対ＲＤＢとを接続し、不活性の切り
替え信号ＳＷ４０に応答してデータ線対ＤＢａとデータ
線対ＲＤＢとを非接続にする。トランスファゲート５１
は、制御回路４１からの活性の切り替え信号ＳＷ４１に
応答してデータ線対ＤＢｂとデータ線対ＲＤＢとを接続
し、不活性の切り替え信号ＳＷ４１に応答してデータ線
対ＤＢｂとデータ線対ＲＤＢとを非接続にする。トラン
スファゲート５２は、制御回路４２からの活性の切り替
え信号ＳＷ４２に応答してデータ線対ＤＢａとデータ線
対ＷＤＢとを接続し、不活性の切り替え信号ＳＷ４２に
応答してデータ線対ＤＢａとデータ線対ＷＤＢとを非接
続にする。トランスファゲート５３は、制御回路４３か
らの活性の切り替え信号ＳＷ４３に応答してデータ線対
ＤＢｂとデータ線対ＷＤＢとを接続し、不活性の切り替
え信号ＳＷ４３に応答してデータ線対ＤＢｂとデータ線
対ＷＤＢとを非接続にする。
【０１１８】データ線対ＤＢａ，ＤＢｂはメモリセルア
レイＭＡａｉ，ＭＡｂｉ上に配線され、データ線対ＲＤ
Ｂ，ＷＤＢは周辺回路上に配線される。
【０１１９】＜読み出し動作＞次に、以上のように構成
されたＤＲＡＭの読み出し動作（ＲＥＡＤ）について図
５を参照しつつ説明する。
【０１２０】まず時刻Ａにおいて、読み出しコマンド
（ＲＥＡＤ）がコマンドデコーダ２１に与えられ、アク
セスすべきメモリセル（ここではＭＣａｉ１とする。）
に対応するアドレスがアドレスバッファ２２に与えられ
る。コマンドデコーダ２１は、クロックＣＬＫの立ち上
がりのタイミングで読み出しコマンドを取り込み、「読
み出し」を示すコマンド信号ＣＭＤを出力する。アドレ
スバッファ２２は、クロックＣＬＫの立ち上がりのタイ
ミングでアドレスを取り込み、メモリセルＭＣａｉ１に
対応する行アドレス信号ＲＡＤおよび列アドレス信号Ｃ
ＡＤを出力する。これに応答して分周器２４は、メモリ
セルＭＣａｉ１に対応する行アドレス信号ＲＡＤａを行
デコーダ１０ａに与え、列アドレス信号ＣＡＤａを列デ
コーダ１１ａに与える。行デコーダ１０ａは、メモリセ
ルＭＣａｉ１に対応する行アドレス信号ＲＡＤａｉをワ
ード線ドライバＷＤａｉに与える。列デコーダ１１ａ
は、メモリセルＭＣａｉ１に対応する列アドレス信号Ｃ
ＡＤａｉを列選択回路ＣＲａｉ，ＣＷａｉに与える。そ
してワード線Ｗａｉ１がワード線ドライバＷＤａｉによ
って活性化される。これによりメモリセルＭＣａｉ１の
トランジスタＴａがオンになり、メモリセルＭＣａｉ１
からビット線Ｂａｉ１にデータが読み出される。センス
アンプ活性化信号ＳＥａが活性化され、ビット線対（Ｂ
ａｉ１，／Ｂａｉ１）の電位差がセンスアンプ１２ａｉ
によって増幅される。
【０１２１】一方、時刻Ａから時刻Ｂまでの期間 活性
のプリチャージ信号ＥＱｂがビット線プリチャージ回路
１８ｂｉ，１９ｂｉに与えられ、ビット線対（Ｂｂｉ
１，／Ｂｂｉ１），（Ｂｂｉ２，／Ｂｂｉ２）がプリチ
ャージされる。
【０１２２】次いで時刻Ｂにおいて、メモリセルＭＣａ
ｉ１に対応する列選択信号Ｒａｉ１が列選択回路ＣＲａ
ｉによって活性化され、列選択スイッチ４４ａｉがオン
になる。これにより、ビット線対（Ｂａｉ１，／Ｂａｉ
１）とデータ線対ＤＢａとが接続される。また、活性の
切り替え信号ＳＷ４０がトランスファゲート５０に与え
られ、データ線対ＤＢａとデータ線対ＲＤＢとが接続さ
れる。また、活性のイネーブル信号ＲＥがリードアンプ
２５に与えられる。これにより、ビット線対（Ｂａｉ
１，／Ｂａｉ１）の電位差がデータ線対ＤＢａ，ＲＤＢ
に転送され、リードアンプ２５によって増幅されて入出
力バッファ２７へ送られる。入出力バッファ２７への転
送後、切り替え信号ＳＷ４０が不活性化され、データ線
対ＤＢａとデータ線対ＲＤＢとが非接続にされ、データ
線対ＲＤＢがプリチャージされる。また、イネーブル信
号ＲＥ，列選択信号Ｒａｉ１およびセンスアンプ活性化
信号ＳＥａが不活性化される。そして、活性のプリチャ
ージ信号ＥＱａがビット線プリチャージ回路１８ａｉ，
１９ａｉに与えられ、ビット線対（Ｂａｉ１，／Ｂａｉ
１），（Ｂａｉ２，／Ｂａｉ２）がプリチャージされ
る。
【０１２３】一方、時刻Ｂにおいてプリチャージ信号Ｅ
Ｑｂが不活性化され、ビット線プリチャージ回路１８ｂ
ｉ，１９ｂｉによるビット線対（Ｂｂｉ１，／Ｂｂｉ
１），（Ｂｂｉ２，／Ｂｂｉ２）のプリチャージが終了
する。そして、読み出しコマンド（ＲＥＡＤ）がコマン
ドデコーダ２１に与えられ、アクセスすべきメモリセル
（ここではＭＣｂｉ１とする。）に対応するアドレスが
アドレスバッファ２２に与えられる。コマンドデコーダ
２１は、クロックＣＬＫの立ち上がりのタイミングで読
み出しコマンドを取り込み、「読み出し」を示すコマン
ド信号ＣＭＤを出力する。アドレスバッファ２２は、ク
ロックＣＬＫの立ち上がりのタイミングでアドレスを取
り込み、メモリセルＭＣｂｉ１に対応する行アドレス信
号ＲＡＤおよび列アドレス信号ＣＡＤを出力する。これ
に応答して分周器２４は、メモリセルＭＣｂｉ１に対応
する行アドレス信号ＲＡＤｂを行デコーダ１０ｂに与
え、列アドレス信号ＣＡＤｂを列デコーダ１１ｂに与え
る。行デコーダ１０ｂは、メモリセルＭＣｂｉ１に対応
する行アドレス信号ＲＡＤｂｉをワード線ドライバＷＤ
ｂｉに与える。列デコーダ１１ｂは、メモリセルＭＣｂ
ｉ１に対応する列アドレス信号ＣＡＤｂｉを列選択回路
ＣＲｂｉ，ＣＷｂｉに与える。そしてワード線Ｗｂｉ１
がワード線ドライバＷＤｂｉによって活性化される。こ
れによりメモリセルＭＣｂｉ１のトランジスタＴｂがオ
ンになり、メモリセルＭＣｂｉ１からビット線Ｂｂｉ１
にデータが読み出される。センスアンプ活性化信号ＳＥ
ｂが活性化され、ビット線対（Ｂｂｉ１，／Ｂｂｉ１）
の電位差がセンスアンプ１２ｂｉによって増幅される。
【０１２４】次いで時刻Ｃにおいて、メモリセルＭＣａ
ｉ１から読み出されたデータＤＱ１が入出力バッファ２
７によって外部へ出力される。
【０１２５】また、データ線プリチャージ回路２０Ｒが
活性化され、時刻Ｄまでの間にデータ線対ＤＢａがプリ
チャージされる。
【０１２６】また、メモリセルＭＣｂｉ１に対応する列
選択信号Ｒｂｉ１が列選択回路ＣＲｂｉによって活性化
され、列選択スイッチ４４ｂｉがオンになる。これによ
り、ビット線対（Ｂｂｉ１，／Ｂｂｉ１）とデータ線対
ＤＢｂとが接続される。また、活性の切り替え信号ＳＷ
４１がトランスファゲート５１に与えられ、データ線対
ＤＢｂとデータ線対ＲＤＢとが接続される。また、活性
のイネーブル信号ＲＥがリードアンプ２５に与えられ
る。これにより、ビット線対（Ｂｂｉ１，／Ｂｂｉ１）
の電位差がデータ線対ＤＢｂ，ＲＤＢに転送され、リー
ドアンプ２５によって増幅されて入出力バッファ２７へ
送られる。入出力バッファ２７への転送後、切り替え信
号ＳＷ４１が不活性化され、データ線対ＤＢｂとデータ
線対ＲＤＢとが非接続にされ、データ線対ＲＤＢがプリ
チャージされる。また、イネーブル信号ＲＥ，列選択信
号Ｒｂｉ１およびセンスアンプ活性化信号ＳＥｂが不活
性化される。そして、活性のプリチャージ信号ＥＱｂが
ビット線プリチャージ回路１８ｂｉ，１９ｂｉに与えら
れ、ビット線対（Ｂｂｉ１，／Ｂｂｉ１），（Ｂｂｉ
２，／Ｂｂｉ２）がプリチャージされる。
【０１２７】一方、時刻Ｃにおいてプリチャージ信号Ｅ
Ｑａが不活性化され、ビット線プリチャージ回路１８ａ
ｉ，１９ａｉによるビット線対（Ｂａｉ１，／Ｂａｉ
１），（Ｂａｉ２，／Ｂａｉ２）のプリチャージが終了
する。そして、読み出しコマンド（ＲＥＡＤ）がコマン
ドデコーダ２１に与えられ、アクセスすべきメモリセル
（ここではＭＣａｉ１とする。）に対応するアドレスが
アドレスバッファ２２に与えられる。コマンドデコーダ
２１は、クロックＣＬＫの立ち上がりのタイミングで読
み出しコマンドを取り込み、「読み出し」を示すコマン
ド信号ＣＭＤを出力する。アドレスバッファ２２は、ク
ロックＣＬＫの立ち上がりのタイミングでアドレスを取
り込み、メモリセルＭＣａｉ１に対応する行アドレス信
号ＲＡＤおよび列アドレス信号ＣＡＤを出力する。これ
に応答して分周器２４は、メモリセルＭＣａｉ１に対応
する行アドレス信号ＲＡＤａを行デコーダ１０ａに与
え、列アドレス信号ＣＡＤａを列デコーダ１１ａに与え
る。行デコーダ１０ａは、メモリセルＭＣａｉ１に対応
する行アドレス信号ＲＡＤａｉをワード線ドライバＷＤ
ａｉに与える。列デコーダ１１ａは、メモリセルＭＣａ
ｉ１に対応する列アドレス信号ＣＡＤａｉを列選択回路
ＣＲａｉ，ＣＷａｉに与える。そしてワード線Ｗａｉ１
がワード線ドライバＷＤａｉによって活性化される。こ
れによりメモリセルＭＣａｉ１のトランジスタＴａがオ
ンになり、メモリセルＭＣａｉ１からビット線Ｂａｉ１
にデータが読み出される。センスアンプ活性化信号ＳＥ
ａが活性化され、ビット線対（Ｂａｉ１，／Ｂａｉ１）
の電位差がセンスアンプ１２ａｉによって増幅される。
【０１２８】次いで時刻Ｄにおいて、メモリセルＭＣｂ
ｉ１から読み出されたデータＤＱ２が入出力バッファ２
７によって外部へ出力される。
【０１２９】また、データ線プリチャージ回路２０Ｗが
活性化され、時刻Ｅまでの間にデータ線対ＤＢｂがプリ
チャージされる。
【０１３０】また、メモリセルＭＣａｉ１に対応する列
選択信号Ｒａｉ１が列選択回路ＣＲａｉによって活性化
され、列選択スイッチ４４ａｉがオンになる。これによ
り、ビット線対（Ｂａｉ１，／Ｂａｉ１）とデータ線対
ＤＢａとが接続される。また、活性の切り替え信号ＳＷ
４０がトランスファゲート５０に与えられ、データ線対
ＤＢａとデータ線対ＲＤＢとが接続される。また、活性
のイネーブル信号ＲＥがリードアンプ２５に与えられ
る。これにより、ビット線対（Ｂａｉ１，／Ｂａｉ１）
の電位差がデータ線対ＤＢａ，ＲＤＢに転送され、リー
ドアンプ２５によって増幅されて入出力バッファ２７へ
送られる。入出力バッファ２７への転送後、切り替え信
号ＳＷ４０が不活性化され、データ線対ＤＢａとデータ
線対ＲＤＢとが非接続にされ、データ線対ＲＤＢがプリ
チャージされる。また、イネーブル信号ＲＥ，列選択信
号Ｒａｉ１およびセンスアンプ活性化信号ＳＥａが不活
性化される。そして、活性のプリチャージ信号ＥＱａが
ビット線プリチャージ回路１８ａｉ，１９ａｉに与えら
れ、ビット線対（Ｂａｉ１，／Ｂａｉ１），（Ｂａｉ
２，／Ｂａｉ２）がプリチャージされる。
【０１３１】次いで時刻Ｅにおいて、メモリセルＭＣａ
ｉ１から読み出されたデータＤＱ３が入出力バッファ２
７によって外部へ出力される。また、データ線プリチャ
ージ回路２０Ｒが活性化され、データ線対ＤＢａがプリ
チャージされる。
【０１３２】以上のように、図４に示したＤＲＡＭで
は、［アクセスすべきメモリセルのトランジスタＴａ］
−［当該トランジスタＴａに対応するビット線対（Ｂａ
ｉ１，／Ｂａｉ１），（Ｂａｉ２，／Ｂａｉ２）］−
［当該ビット線対に対応する列選択スイッチ１４ａｉ，
１５ａｉ］−［データ線対ＤＢａ］の経路によって形成
されるポートＡと、［アクセスすべきメモリセルのトラ
ンジスタＴｂ］−［当該トランジスタＴｂに対応するビ
ット線対（Ｂｂｉ１，／Ｂｂｉ１），（Ｂｂｉ２，／Ｂ
ｂｉ２）］−［当該ビット線対に対応する列選択スイッ
チ１４ｂｉ，１５ｂｉ］−［データ線対ＤＢｂ］の経路
によって形成されるポートＢとをクロックＣＬＫの２周
期でインターリーブ動作させる。そしてデータ線対ＤＢ
ａ，ＤＢｂに転送されたデータは、トランスファゲート
５０，５１によって、クロックＣＬＫの１周期ごとに交
互にデータ線対ＲＤＢに転送される。データ線対ＲＤＢ
に転送されたデータは、リードアンプ２５によって、ク
ロックＣＬＫの１周期で増幅され入出力バッファ２７へ
出力される。入出力バッファ２７は、リードアンプ２５
からのデータをクロックＣＬＫの１周期で外部へ出力す
る。
【０１３３】なお、ここでは読み出し動作について詳し
く説明したけれども、書き込み動作のときにも同様に、
入出力バッファ２７は、外部からのデータをクロックＣ
ＬＫの１周期でライトドライバ２６へ転送し、ライトド
ライバ２６は、入出力バッファ２７からのデータを増幅
してクロックＣＬＫの１周期でデータ線対ＷＤＢに転送
する。データ線対ＷＤＢに転送されたデータは、トラン
スファゲート５２，５３によって、クロックＣＬＫの１
周期ごとに交互にデータ線対ＤＢａ，ＤＢｂに転送され
る。そして、［アクセスすべきメモリセルのトランジス
タＴａ］−［当該トランジスタＴａに対応するビット線
対（Ｂａｉ１，／Ｂａｉ１），（Ｂａｉ２，／Ｂａｉ
２）］−［当該ビット線対に対応する列選択スイッチ１
６ａｉ，１７ａｉ］−［データ線対ＤＢａ］の経路によ
って形成されるポートＡと、［アクセスすべきメモリセ
ルのトランジスタＴｂ］−［当該トランジスタＴｂに対
応するビット線対（Ｂｂｉ１，／Ｂｂｉ１），（Ｂｂｉ
２，／Ｂｂｉ２）］−［当該ビット線対に対応する列選
択スイッチ１６ｂｉ，１７ｂｉ］−［データ線対ＤＢ
ｂ］の経路によって形成されるポートＢとをクロックＣ
ＬＫの２周期でインターリーブ動作させる。
【０１３４】＜効果＞以上のように、この発明の第２の
実施形態によるＤＲＡＭでは、トランスファゲート５０
−５３と制御回路４０−４３とを設けたため、ポートＡ
およびＢのそれぞれに対してリードアンプおよびライト
ドライバを設ける必要がない。すなわち、ポートＡとポ
ートＢとに共通のリードアンプ２５およびライトドライ
バ２６を設ければよい。これにより、ポートＡおよびポ
ートＢのそれぞれに対してリードアンプおよびライトド
ライバを設けた場合に比べると回路のレイアウト面積を
小さくすることができる。
【０１３５】また、データ線対ＤＢａ，ＤＢｂにおける
データ転送およびプリチャージをクロックＣＬＫの２周
期で行っている。そして、データ線対ＤＢｂがプリチャ
ージされているときにはデータ線対ＤＢａとデータ線対
ＲＤＢ，ＷＤＢとの間でデータ転送を行い、データ線対
ＤＢａがプリチャージされているときにはデータ線対Ｄ
Ｂｂとデータ線対ＲＤＢ，ＷＤＢとの間でデータ転送を
行う。これにより、データ線対ＤＢａ，ＤＢｂのプリチ
ャージを見かけ上かくすことができる。
【０１３６】また、メモリセルアレイ上に配線される比
較的負荷の重いデータ線対ＤＢａ，ＤＢｂにおけるデー
タ転送およびプリチャージをクロックＣＬＫの２倍の周
期で行い、周辺回路上に配線される比較的負荷の軽いデ
ータ線対ＲＤＢ，ＷＤＢにおけるデータ転送およびプリ
チャージをクロックＣＬＫの１周期で行うため、図１に
示したＤＲＡＭと比べると、データ転送にマージンを持
たせた設計を実現することができる。
【０１３７】（第３の実施形態） ＜全体構成＞図６は、この発明の第３の実施形態による
ＤＲＡＭの全体構成を示すブロック図である。図６に示
すＤＲＡＭは、メモリセルＭＣ６１−ＭＣ６８と、ワー
ド線ＷＬ１，ＷＬ２と、ビット線ＢＬ１−ＢＬ４，／Ｂ
Ｌ１−／ＢＬ４と、センスアンプＳ６１−Ｓ６４と、Ｎ
チャネルＭＯＳトランジスタＴ６１−Ｔ６８，Ｔ７１−
Ｔ７８と、ライトドライバ６０と、列アドレスデコーダ
６１と、コマンドデコーダ６２と、列選択回路６３，６
４と、ビット線プリチャージ回路６５と、センスアンプ
ドライバ６６と、データ線対（ＤＬ，／ＤＬ）と、デー
タ線プリチャージ回路６７とを備える。
【０１３８】メモリセルＭＣ６１−ＭＣ６８は行および
列に配置される。ワード線ＷＬ１，ＷＬ２は行に配置さ
れる。ワード線ＷＬ１はメモリセルＭＣ６１−ＭＣ６４
に対応して配置される。ワード線ＷＬ２はメモリセルＭ
Ｃ６５−ＭＣ６８に対応して配置される。ビット線ＢＬ
１−ＢＬ４，／ＢＬ１−／ＢＬ４は列に配置される。ビ
ット線ＢＬ１−ＢＬ４はメモリセルＭＣ６１−ＭＣ６４
に対応して配置される。ビット線／ＢＬ１−／ＢＬ４は
メモリセルＭＣ６５−ＭＣ６８に対応して配置される。
【０１３９】ＮチャネルＭＯＳトランジスタＴ６１−Ｔ
６４は、データ線ＤＬとＮチャネルＭＯＳトランジスタ
Ｔ７１−Ｔ７４との間に接続され、データ線ＤＬの電圧
をゲートに受ける。ＮチャネルＭＯＳトランジスタＴ７
１−Ｔ７４は、ＮチャネルＭＯＳトランジスタＴ６１−
Ｔ６４とビット線ＢＬ１−ＢＬ４との間に接続され、列
選択回路６４からの列選択信号ＷＳ１−ＷＳ４に応答し
てオン／オフする。
【０１４０】ＮチャネルＭＯＳトランジスタＴ６５−Ｔ
６８は、データ線／ＤＬとＮチャネルＭＯＳトランジス
タＴ７５−Ｔ７８との間に接続され、データ線／ＤＬの
電圧をゲートに受ける。ＮチャネルＭＯＳトランジスタ
Ｔ７５−Ｔ７８は、ＮチャネルＭＯＳトランジスタＴ６
５−Ｔ６８とビット線／ＢＬ１−／ＢＬ４との間に接続
され、列選択回路６３からの列選択信号ＷＳ５−ＷＳ８
に応答してオン／オフする。
【０１４１】列アドレスデコーダ６１は、列アドレスに
応答して列アドレス信号Ｃ１，Ｃ２を出力する。コマン
ドデコーダ６２は、書き込みコマンド（ＷＲＩＴＥ）に
応答して活性のイネーブル信号ＷＥを出力する。
【０１４２】列選択回路６３は、コマンドデコーダ６２
からの活性のイネーブル信号ＷＥに応答して活性化し、
列選択信号ＷＳ５−ＷＳ８のうち列アドレスデコーダ６
１からの列アドレス信号Ｃ２に対応する列選択信号を活
性化する。
【０１４３】列選択回路６４は、コマンドデコーダ６２
からの活性のイネーブル信号ＷＥに応答して活性化し、
列選択信号ＷＳ１−ＷＳ４のうち列アドレスデコーダ６
１からの列アドレス信号Ｃ２に対応する列選択信号を活
性化する。
【０１４４】ライトドライバ６０は、ＡＮＤ回路ＡＤ６
１，ＡＤ６２と、トライステートバッファＢ６１，Ｂ６
２とを含む。ＡＮＤ回路ＡＤ６１は、書き込みデータＤ
ＩＮと列アドレスデコーダ６１からの列アドレス信号Ｃ
１との論理積を出力する。ＡＮＤ回路６２は、書き込み
データの反転データ／ＤＩＮと列アドレスデコーダ６１
からの列アドレス信号Ｃ１との論理積を出力する。トラ
イステートバッファＢ６１，Ｂ６２は、コマンドデコー
ダ６２からのイネーブル信号ＷＥに応答して活性化し、
ＡＮＤ回路ＡＤ６１，ＡＤ６２の出力に応じてデータ線
ＤＬ，／ＤＬを駆動する。
【０１４５】データ線プリチャージ回路６７は、プリチ
ャージ信号ＰＲ１に応答してデータ線対（ＤＬ，／Ｄ
Ｌ）を接地電圧レベルにプリチャージする。ビット線プ
リチャージ回路６５は、プリチャージ信号ＰＲ２に応答
してビット線ＢＬ１−ＢＬ４，／ＢＬ１−／ＢＬ４を１
／２ＶＤＤレベル（ＶＤＤは電源電圧）にプリチャージ
する。センスアンプドライバ６６は、センスアンプ活性
化信号（図示せず）に応答してセンスアンプＳ６１−Ｓ
６４を活性化する。センスアンプＳ６１−Ｓ６４は、ビ
ット線対（ＢＬ１，／ＢＬ１）−（ＢＬ１，／ＢＬ４）
の電位差を増幅する。
【０１４６】＜書き込み動作＞次に、以上のように構成
されたＤＲＡＭの書き込み動作について説明する。ここ
ではメモリセルＭＣ６１にＨレベルのデータを書き込む
場合を例に説明する。
【０１４７】最初、データ線対（ＤＬ，／ＤＬ）は接地
電圧（ＶＳＳ）レベルにプリチャージされている。ま
た、ビット線対（ＢＬ１，／ＢＬ１）−（ＢＬ４，／Ｂ
Ｌ４）は１／２ＶＤＤレベルにプリチャージされてい
る。そして、書き込みコマンド（ＷＲＩＴＥ）がコマン
ドデコーダ６２に入力される。書き込みコマンドに応答
してコマンドデコーダ６２は活性のイネーブル信号ＷＥ
を出力する。データを書き込むべきメモリセルＭＣ６１
に対応するワード線ＷＬ１が活性化される。また、デー
タを書き込むべきメモリセルＭＣ６１に対応した列アド
レス信号が列アドレスデコーダ６１に与えられる。この
列アドレス信号に応答して列アドレスデコーダ６１は活
性の列アドレス信号Ｃ１をＡＮＤ回路ＡＤ６１，ＡＤ６
２に出力する。また列アドレスデコーダ６１はアクセス
すべきメモリセルに対応する列アドレス信号Ｃ２を列選
択回路６３，６４に出力する。
【０１４８】そして書き込みデータＤＩＮがＡＮＤ回路
ＡＤ６１，ＡＤ６２に与えられる。書き込みデータＤＩ
Ｎの値に応じてＡＮＤ回路ＡＤ６１，ＡＤ６２のいずれ
か一方の出力が活性化される。ここではＡＮＤ回路ＡＤ
６１の出力が活性化されるものとする。活性化されたほ
うの出力を受けるトライステートバッファＢ６１によっ
てデータ線ＤＬが活性化される。これにより、データ線
ＤＬが電源電圧（ＶＤＤ）レベルまで昇圧される。他方
のデータ線／ＤＬは接地電圧レベルのままである。
【０１４９】データ線ＤＬが電源電圧（ＶＤＤ）レベル
に昇圧されることによってＮチャネルＭＯＳトランジス
タＴ６１−Ｔ６４がオンになる。列アドレスデコーダ６
１からの列アドレス信号Ｃ２に応答して列選択回路６
３，６４はアクセスすべきメモリセルに対応するビット
線対に対応する列選択信号ＷＳ１−ＷＳ４，ＷＳ５−Ｗ
Ｓ８を活性化する。ここでは列選択信号ＷＳ１，ＷＳ５
が活性化されるものとする。これにより、ＮチャネルＭ
ＯＳトランジスタＴ７１，Ｔ７５がオンになる。そして
１／２ＶＤＤレベルにプリチャージされたビット線ＢＬ
１が、電源電圧ＶＤＤレベルからＮチャネルＭＯＳトラ
ンジスタＴ６１，Ｔ７１のしきい値電圧Ｖｔｎ分だけ降
下したレベル（ＶＤＤ−Ｖｔｎ）となる。一方、Ｎチャ
ネルＭＯＳトランジスタＴ６５はオフしているためビッ
ト線／ＢＬ１の電位は１／２ＶＤＤのままである。
【０１５０】その後、センスアンプドライバ６６によっ
てセンスアンプＳ６１が活性化され、ビット線対（ＢＬ
１，／ＢＬ１）の電位差が増幅されメモリセルＭＣ６１
にＨレベルのデータが書き込まれる。
【０１５１】＜効果＞以上のように、この発明の第３の
実施形態によるＤＲＡＭでは、書き込みデータＤＩＮと
当該データを書き込むべきメモリセルに対応した列アド
レス信号Ｃ１とに基づいてライトドライバ６０はデータ
線ＤＬ，／ＤＬのうち一方を活性化する。そして、デー
タ線ＤＬ，／ＤＬからビット線ＢＬ１−ＢＬ４，／ＢＬ
１−／ＢＬ４に当該データを書き込むためのＮチャネル
ＭＯＳトランジスタＴ６１−Ｔ６８のオン／オフをデー
タ線ＤＬ，／ＤＬの電圧によって制御する。したがっ
て、ＮチャネルＭＯＳトランジスタＴ６１−Ｔ６８のオ
ン／オフを制御するための信号線を列方向に配線する必
要がない。これにより、配線層のレイアウト面積を大幅
に削減することができる。
【０１５２】さらに、ＮチャネルＭＯＳトランジスタＴ
６１−Ｔ６８のオン／オフを制御するための信号線を配
置する代わりに電源配線を配置することができる。これ
により電源を強化することができるばかりでなく、デー
タ線ＤＬ，／ＤＬのシールド効果を高めることもでき
る。
【０１５３】＜なお書き＞なお、ＮチャネルＭＯＳトラ
ンジスタＴ６１−Ｔ６８に代えてＰチャネルＭＯＳトラ
ンジスタを用いても同様の効果が得られる。ただしこの
場合にはデータ線対（ＤＬ，／ＤＬ）を接地電圧レベル
ではなく電源電圧レベルにプリチャージする必要があ
る。
【０１５４】また、ＮチャネルＭＯＳトランジスタＴ６
１−Ｔ６８に代えてＣＭＯＳ型トランジスタを用いても
よい。これによれば高電圧側にも低電圧側にも書き込め
るため、書き込みレベルをより強化することができる。
【０１５５】また、データ線ＤＬの電圧をＮチャネルＭ
ＯＳトランジスタＴ６５−Ｔ６８のゲートに与え、デー
タ線／ＤＬの電圧をＮチャネルＭＯＳトランジスタＴ６
１−Ｔ６４に与えてもよい。これにより、ビット線への
書き込みレベルがトランジスタのしきい値電圧分だけ電
源電圧よりも降下するということがなくなる。この効果
は、ＮチャネルＭＯＳトランジスタＴ６１−Ｔ６８に代
えてＰチャネルＭＯＳトランジスタやＣＭＯＳ型トラン
ジスタを用いた場合にもあてはまる。
【０１５６】また、図１および図４に示したＤＲＡＭに
対してもこの実施形態による技術を適用することができ
る。
【０１５７】（第４の実施形態） ＜全体構成＞図７は、この発明の第４の実施形態による
ＤＲＡＭの全体構成を示すブロック図である。図７に示
すＤＲＡＭは図６に示したＤＲＡＭと以下の点が異な
る。すなわち、図６に示したデータ線プリチャージ回路
６７を設けていない。ライトドライバ６０は、図６に示
したトライステートバッファＢ６１，Ｂ６２を含んでい
ない。ＮチャネルＭＯＳトランジスタＴ６１−Ｔ６８
は、接地電圧を受ける接地ノードとＮチャネルＭＯＳト
ランジスタＴ７１−Ｔ７８との間に接続される。制御回
路６８をさらに備える。制御回路６８は、コマンドデコ
ーダ６２からのイネーブル信号ＷＥに応答して活性化
し、列アドレスデコーダ６１からの列アドレス信号Ｃ１
に応じて活性の信号をＡＮＤ回路ＡＤ６１，ＡＤ６２の
入力に与える。ＡＮＤ回路ＡＤ６１は、書き込みデータ
ＤＩＮと制御回路６８からの信号との論理積を出力す
る。ＡＮＤ回路ＡＤ６２は、書き込みデータＤＩＮの反
転データと制御回路６８からの信号との論理積を出力す
る。上述の点のほかは図６に示したＤＲＡＭと同様であ
る。
【０１５８】＜書き込み動作＞次に、以上のように構成
されたＤＲＡＭの書き込み動作について説明する。ここ
ではメモリセルＭＣ６１にＬレベルのデータを書き込む
場合を例に説明する。
【０１５９】書き込みコマンド（ＷＲＩＴＥ）がコマン
ドデコーダ６２に入力される。書き込みコマンドに応答
してコマンドデコーダ６２は活性のイネーブル信号ＷＥ
を出力する。データを書き込むべきメモリセルＭＣ６１
に対応するワード線ＷＬ１が活性化される。また、デー
タを書き込むべきメモリセルＭＣ６１に対応した列アド
レス信号が列アドレスデコーダ６１に与えられる。この
列アドレス信号に応答して列アドレスデコーダ６１は活
性の列アドレス信号Ｃ１を制御回路６８に出力する。こ
れに応答して制御回路６８は活性の信号をＡＮＤ回路Ａ
Ｄ６１，ＡＤ６２の入力に出力する。また列アドレスデ
コーダ６１はアクセスすべきメモリセルに対応する列ア
ドレス信号Ｃ２を列選択回路６３，６４に出力する。
【０１６０】そして書き込みデータＤＩＮがＡＮＤ回路
ＡＤ６１，ＡＤ６２に与えられる。書き込みデータＤＩ
Ｎの値に応じてＡＮＤ回路ＡＤ６１，ＡＤ６２のいずれ
か一方の出力が活性化される。すなわちデータ線ＤＬ，
／ＤＬのうち一方が活性化される。ここではＡＮＤ回路
ＡＤ６１の出力すなわちデータ線ＤＬが活性化されるも
のとする。活性化されたほうのデータ線ＤＬは電源電圧
（ＶＤＤ）レベルまで昇圧される。
【０１６１】データ線ＤＬが電源電圧（ＶＤＤ）レベル
に昇圧されることによってＮチャネルＭＯＳトランジス
タＴ６１−Ｔ６４がオンになる。列アドレスデコーダ６
１からの列アドレス信号Ｃ２に応答して列選択回路６
３，６４は、アクセスすべきメモリセルに対応するビッ
ト線対に対応する列選択信号ＷＳ１−ＷＳ４，ＷＳ５−
ＷＳ８を活性化する。ここでは列選択信号ＷＳ１，ＷＳ
５が活性化されるものとする。これによりＮチャネルＭ
ＯＳトランジスタＴ７１がオンになり、ビット線ＢＬ１
が接地電圧レベルとなる。一方、ＮチャネルＭＯＳトラ
ンジスタＴ６５はオフしているためビット線／ＢＬ１の
電位は１／２ＶＤＤのままである。
【０１６２】その後、センスアンプドライバ６６によっ
てセンスアンプＳ６１が活性化され、ビット線対（ＢＬ
１，／ＢＬ１）の電位差が増幅されメモリセルＭＣ６１
にＬレベルのデータが書き込まれる。
【０１６３】＜効果＞以上のように、この発明の第４の
実施形態によるＤＲＡＭでは、ＮチャネルＭＯＳトラン
ジスタＴ６１−Ｔ６８のオン／オフを制御する信号線と
してのみデータ線ＤＬ，／ＤＬを用いるため、図６に示
したＤＲＡＭによって得られる効果に加えてさらに以下
の効果が得られる。
【０１６４】すなわち、図６に示したＤＲＡＭと比べる
と回路のレイアウトが容易になり、小面積化を図ること
ができるまた、データ線ＤＬ，／ＤＬをプリチャージす
る回路を設ける必要がないため、回路のレイアウト面積
および消費電力を小さくすることができる。
【０１６５】＜なお書き＞なお、ＮチャネルＭＯＳトラ
ンジスタＴ６１−Ｔ６８に代えてＰチャネルＭＯＳトラ
ンジスタまたはＣＭＯＳ型トランジスタを用いてもよ
い。
【０１６６】また、図１および図４に示したＤＲＡＭに
対してもこの実施形態による技術を適用することができ
る。
【０１６７】（第５の実施形態）第３および第４の実施
形態ではビット線対のうち一方をプルアップまたはプル
ダウンすることによって書き込みを行った。第５の実施
形態では、このような書き込み動作を行う場合にさらに
有効な技術について説明する。以下、図７および図８を
参照しつつ説明する。ここでは、Ｌレベルのデータが書
き込まれているメモリセルＭＣ６５にＨレベルのデータ
を書き込む場合を例に説明する。
【０１６８】書き込みコマンド（ＷＲＩＴＥ）がコマン
ドデコーダ６２に入力される。書き込みコマンドに応答
してコマンドデコーダ６２は活性のイネーブル信号ＷＥ
を出力する。また、データを書き込むべきメモリセルＭ
Ｃ６５に対応した列アドレス信号が列アドレスデコーダ
６１に与えられる。この列アドレス信号に応答して列ア
ドレスデコーダ６１は活性の列アドレス信号Ｃ１を制御
回路６８に出力する。これに応答して制御回路６８は活
性の信号をＡＮＤ回路ＡＤ６１，ＡＤ６２の入力に出力
する。また列アドレスデコーダ６１は、メモリセルＭＣ
６５に対応するビット線対（ＢＬ１，／ＢＬ１）に対応
する列アドレス信号Ｃ２を列選択回路６４に出力する。
【０１６９】メモリセルＭＣ６５に対応するワード線Ｗ
Ｌ２が活性化され、メモリセルＭＣ６５からビット線／
ＢＬ１にＬレベルのデータが読み出される。これによ
り、１／２ＶＤＤレベルにプリチャージされていたビッ
ト線／ＢＬ１の電位が低下する。
【０１７０】Ｈレベルの書き込みデータＤＩＮがＡＮＤ
回路ＡＤ６１，ＡＤ６２に与えられる。これに応答して
ＡＮＤ回路ＡＤ６１の出力が活性化され、データ線ＤＬ
が電源電圧（ＶＤＤ）レベルまで昇圧される。データ線
ＤＬが電源電圧（ＶＤＤ）レベルに昇圧されることによ
ってＮチャネルＭＯＳトランジスタＴ６１−Ｔ６４がオ
ンになる。列アドレスデコーダ６１からの列アドレス信
号Ｃ２に応答して列選択回路６４，６３は列選択信号Ｗ
Ｓ１，ＷＳ５を活性化する。これによりＮチャネルＭＯ
ＳトランジスタＴ７１，Ｔ７５がオンになる。この結
果、１／２ＶＤＤレベルにプリチャージされていたビッ
ト線ＢＬ１が接地電圧レベルにプルダウンされる。
【０１７１】ビット線ＢＬ１が接地電圧レベルまでプル
ダウンされた後、プリチャージ信号ＰＲ２を所定期間
活性化する。これにより、ビット線ＢＬ１，／ＢＬ１が
昇圧される。ビット線／ＢＬ１は１／２ＶＤＤレベル付
近まで昇圧され、ビット線ＢＬ１は接地電圧レベルから
わずかに昇圧される。
【０１７２】その後、プリチャージ信号ＰＲ２を不活性
化する。これにより、ビット線ＢＬ１はふたたび接地電
圧レベルまでプルダウンされ、ビット線／ＢＬ１は１／
２ＶＤＤレベルに維持される。
【０１７３】その後、センスアンプ活性化信号が活性化
される。これに応答してセンスアンプＳ６１が活性化さ
れ、ビット線対（ＢＬ１，／ＢＬ１）の電位差が増幅さ
れメモリセルＭＣ６５にＨレベルのデータが書き込まれ
る。
【０１７４】以上のように、ビット線対のうち一方をプ
ルダウン（またはプルアップ）することによって書き込
みを行う方式では、メモリセルから読み出されたデータ
によって書き込みマージンが小さくなってしまう。これ
は、電源電圧が低くなりビット線とメモリセルとの容量
比が小さくなるにつれ無視できなくなる。
【０１７５】しかし第５の実施形態による書き込み方式
では、メモリセルからデータが読み出されたビット線を
一度プリチャージレベルまで昇圧するため、少なくとも
読み出し動作時のビット線間の電位差を確保でき、十分
なマージンを持って書き込み動作を行うことができる。
【０１７６】（第６の実施形態） ＜ＤＲＡＭの全体構成＞図９は、この発明の第６の実施
形態によるＤＲＡＭの全体構成を示すブロック図であ
る。図９に示すＤＲＡＭは、メモリブロックＢＫ０，Ｂ
Ｋ１と、データ線対（ＤＬ０，／ＤＬ０），（ＤＬ１，
／ＤＬ１）と、ワード線ＷＬａ，ＷＬｂと、列選択線Ｃ
ＳＬ０，ＣＳＬ１と、リードアンプＲＡ０，ＲＡ１と、
トランスファゲートＴＧ１，ＴＧ２と、出力バッファ９
０−９２と、データ出力端子ＤＯＵＴ０，ＤＯＵＴ１，
ＰＤＯＵＴとを備える。
【０１７７】メモリブロックＢＫ０，ＢＫ１の各々は、
行および列に配置された複数のメモリセル（図９では代
表的にＭＣａおよびＭＣｂを示す。）と、行に配置され
た複数のワード線（図９では代表的にＷＬａおよびＷＬ
ｂを示す。）と、列に配置された複数のビット線対（図
９では代表的に（ＢＬａ，ＢＬｂ）を示す。）と、ビッ
ト線対（ＢＬａ，ＢＬｂ）の電位差を増幅するセンスア
ンプＳＡと、列選択ゲートＣＳＧとを含む。列選択ゲー
トＣＳＧは、ビット線対ＢＬａおよびＢＬｂに対応して
設けられ、対応するビット線対（ＢＬａ，ＢＬｂ）とデ
ータ線対（ＤＬ０，／ＤＬ０），（ＤＬ１，／ＤＬ１）
との間に接続される。
【０１７８】ワード線ＷＬａ，ＷＬｂはメモリブロック
ＢＫ０，ＢＫ１を縦断するように配置される。列選択線
ＣＳＬ０，ＣＳＬ１は、列アドレス信号に応答して対応
する列選択ゲートＣＳＧをオン／オフする。
【０１７９】リードアンプＲＡ０は、メインアンプＭＡ
０とトライステートバッファＴＢ０とを含む。メインア
ンプＭＡ０は、活性のイネーブル信号ＲＥ０に応答して
活性化し、データ線対（ＤＬ０，／ＤＬ０）上の信号を
増幅する。トライステートバッファＴＢ０は、イネーブ
ル信号ＲＥ０が活性のときメインアンプＭＡ０の出力に
応じて出力ノードＮ０を駆動し、イネーブル信号ＲＥ０
が不活性のとき出力ノードＮ０をＨｉ−Ｚ（ハイインピ
ーダンス）状態にする。具体的にはトライステートバッ
ファＴＢ０は、イネーブル信号ＲＥ０が活性でありかつ
メインアンプＭＡ０によって増幅されたデータ線対（Ｄ
Ｌ０，／ＤＬ０）の信号レベルが（Ｈ，Ｌ）レベルであ
るとき出力ノードＮ０をＨレベル（電源電圧ＶＤＤレベ
ル）に駆動する。一方、トライステートバッファＴＢ０
は、イネーブル信号ＲＥ０が活性でありかつメインアン
プＭＡ０によって増幅されたデータ線（ＤＬ０，／ＤＬ
０）の信号レベルが（Ｌ，Ｈ）レベルであるとき出力ノ
ードＮ０をＬレベル（接地電圧ＶＳＳレベル）に駆動す
る。
【０１８０】リードアンプＲＡ１は、メインアンプＭＡ
１とトライステートバッファＴＢ１とを含む。メインア
ンプＭＡ１は、活性のイネーブル信号ＲＥ１に応答して
活性化し、データ線対（ＤＬ１，／ＤＬ１）上の信号を
増幅する。トライステートバッファＴＢ１は、イネーブ
ル信号ＲＥ１が活性のときメインアンプＭＡ１の出力に
応じて出力ノードＮ１を駆動し、イネーブル信号ＲＥ１
が不活性のとき出力ノードＮ１をＨｉ−Ｚ（ハイインピ
ーダンス）状態にする。具体的にはトライステートバッ
ファＴＢ１は、イネーブル信号ＲＥ１が活性でありかつ
メインアンプＭＡ１によって増幅されたデータ線対（Ｄ
Ｌ１，／ＤＬ１）の信号レベルが（Ｈ，Ｌ）レベルであ
るとき出力ノードＮ１をＨレベル（電源電圧ＶＤＤレベ
ル）に駆動する。一方、トライステートバッファＴＢ１
は、イネーブル信号ＲＥ１が活性でありかつメインアン
プＭＡ１によって増幅されたデータ線（ＤＬ１，／ＤＬ
１）の信号レベルが（Ｌ，Ｈ）レベルであるとき出力ノ
ードＮ１をＬレベル（接地電圧ＶＳＳレベル）に駆動す
る。
【０１８１】トランスファゲートＴＧ２は、トライステ
ートバッファＴＢ０の出力ノードＮ０とトライステート
バッファＴＢ１の出力ノードＮ１との間に接続され、ビ
ット幅選択信号ＢＷＳに応答してオン／オフする。読み
出しデータのビット幅が１ビットのとき活性のビット幅
選択信号ＢＷＳが与えられる。活性のビット幅選択信号
ＢＷＳに応答してトランスファゲートＴＧ２はオンにな
る。読み出しデータのビット幅が２ビットのとき不活性
のビット幅選択信号ＢＷＳが与えられる。不活性のビッ
ト幅選択信号に応答してトランスファゲートＴＧ２はオ
フになる。
【０１８２】出力バッファ９０は、ラッチ回路Ｌ９０と
インバータＩＶ９０とを含む。ラッチ回路Ｌ９０は、ト
ライステートバッファＴＢ０の出力ノードＮ０の電圧レ
ベルをラッチしインバータＩＶ９０へ出力する。インバ
ータＩＶ９０は、ラッチ回路Ｌ９０からの出力を反転し
てデータ出力端子ＤＯＵＴ０へ与える。
【０１８３】出力バッファ９１は、ラッチ回路Ｌ９１と
インバータＩＶ９１とを含む。ラッチ回路Ｌ９１は、ト
ライステートバッファＴＢ９１の出力ノードＮ１の電圧
レベルをラッチしインバータＩＶ９１へ出力する。イン
バータＩＶ９１は、ラッチ回路Ｌ９１からの出力を反転
してデータ出力端子ＤＯＵＴ１へ与える。
【０１８４】トランスファゲートＴＧ１は、トライステ
ートバッファＴＢ０の出力ノードＮ０とノードＮ２との
間に接続され、テストモード信号ＴＥＳＴに応答してオ
ン／オフする。ＤＲＡＭがテストモードのとき活性のテ
ストモード信号ＴＥＳＴが与えられる。活性のテストモ
ード信号ＴＥＳＴに応答してトランスファゲートＴＧ１
がオンになる。これによりノードＮ０とノードＮ２とが
接続される。ＤＲＡＭが通常モードのとき不活性のテス
トモード信号ＴＥＳＴが与えられる。不活性のテストモ
ード信号ＴＥＳＴに応答してトランスファゲートＴＧ１
がオフになる。これによりノードＮ０とノードＮ２とが
非接続状態になる。
【０１８５】出力バッファ９２は、ラッチ回路Ｌ９２と
インバータＩＶ９２とを含む。ラッチ回路Ｌ９２は、ノ
ードＮ２の電圧レベルをラッチしインバータＩＶ９２へ
出力する。インバータＩＶ９２は、ラッチ回路Ｌ９２か
らの出力を反転してデータ出力端子ＰＤＯＵＴへ与え
る。
【０１８６】＜読み出し動作＞次に、以上のように構成
されたＤＲＡＭの読み出し動作について説明する。ここ
では、通常モードのときとテストモードのときとに分け
て説明する。
【０１８７】（１）通常モードのとき 不活性のテストモード信号ＴＥＳＴが与えられ、トラン
スファゲートＴＧ１はオフになる。ビット幅選択信号Ｂ
ＷＳによって読み出しデータのビット幅が選択される。
ここでは２ビットまたは１ビットが選択される。以下、
読み出しデータのビット幅が２ビットのときと１ビット
のときとに分けて説明する。
【０１８８】（ａ）読み出しデータのビット幅が２ビッ
トのとき 不活性のビット幅選択信号ＢＷＳが与えられ、トランス
ファゲートＴＧ２がオフになる。行デコーダ（図示せ
ず）によって、行アドレス信号に対応するワード線（こ
こではＷＬａとする。）が選択される。列デコーダ（図
示せず）によって、列アドレス信号に対応する列選択線
ＣＳＬ０およびＣＳＬ１が選択される。これにより、列
選択線ＣＳＬ０およびＣＳＬ１に対応する列選択ゲート
ＣＳＧがオンになり、メモリブロックＢＫ０およびＢＫ
１内のビット線対（ＢＬａ，ＢＬｂ）とデータ線対（Ｄ
Ｌ０，／ＤＬ０）および（ＤＬ１，／ＤＬ１）とが接続
される。そして、メモリブロックＢＫ０およびＢＫ１内
のメモリセルＭＣａからビット線対（ＢＬａ，ＢＬｂ）
に読み出されたデータがデータ線対（ＤＬ０，／ＤＬ
０）および（ＤＬ１，／ＤＬ１）に転送される。
【０１８９】活性のイネーブル信号ＲＥ０およびＲＥ１
がリードアンプＲＡ０およびＲＡ１に与えられ、リード
アンプＲＡ０およびＲＡ１が活性化される。これによ
り、データ線対（ＤＬ０，／ＤＬ０）および（ＤＬ１，
／ＤＬ１）に読み出されたデータがメインアンプＭＡ０
およびＭＡ１によって増幅される。メインアンプＭＡ０
およびＭＡ１によって増幅されたデータに応じてトライ
ステートバッファＴＢ０およびＴＢ１は出力ノードＮ０
およびＮ１をＨレベルまたはＬレベルに駆動する。トラ
イステートバッファＴＢ０およびＴＢ１によって駆動さ
れたノードＮ０およびＮ１の電圧がラッチ回路Ｌ９０お
よびＬ９１によってラッチされ、インバータＩＶ９０お
よびＩＶ９１によって反転されてデータ出力端子ＤＯＵ
Ｔ０およびＤＯＵＴ１から２ビットデータとして外部に
出力される。このように、メインアンプＭＡ０およびＭ
Ａ１が活性化されてからデータ出力端子ＤＯＵＴ０およ
びＤＯＵＴ１にデータが出力されるまでの間 ラッチ回
路Ｌ９０およびＬ９１においてタイミング調整がなされ
ることなく高速にデータが出力される。そしてイネーブ
ル信号ＲＥ０およびＲＥ１が不活性化され、トライステ
ートバッファＴＢ０およびＴＢ１と出力ノードＮ０およ
びＮ１とが等価的に非接続状態（Ｈｉ−Ｚ状態）にな
る。これにより、ラッチ回路Ｌ９０およびＬ９１によっ
て保持されているデータの破壊を防ぐことができる。ま
た、もし読み出し動作命令が入力された場合でもイネー
ブル信号ＲＥ０およびＲＥ１が活性化されないかぎり、
ラッチ回路Ｌ９０およびＬ９１によって保持されている
データが破壊されることはない。
【０１９０】（ｂ）読み出しデータのビット幅が１ビッ
トのとき 活性のビット幅選択信号ＢＷＳが与えられ、トランスフ
ァゲートＴＧ２がオンになる。行デコーダ（図示せず）
によって、行アドレス信号に対応するワード線（ここで
はＷＬａとする。）が選択される。列デコーダ（図示せ
ず）によって、列アドレス信号に対応する列選択線ＣＳ
Ｌ０またはＣＳＬ１（ここではＣＳＬ１とする。）が選
択される。これにより、列選択線ＣＳＬ１に対応する列
選択ゲートＣＳＧがオンになり、メモリブロックＢＫ１
内のビット線対（ＢＬａ，ＢＬｂ）とデータ線対（ＤＬ
１，／ＤＬ１）とが接続される。そして、メモリブロッ
クＢＫ１内のメモリセルＭＣａからビット線対（ＢＬ
ａ，ＢＬｂ）に読み出されたデータがデータ線対（ＤＬ
１，／ＤＬ１）に転送される。
【０１９１】不活性のイネーブル信号ＲＥ０がリードア
ンプＲＡ０に与えられ、活性のイネーブル信号ＲＥ１が
リードアンプＲＡ１に与えられる。不活性のイネーブル
信号ＲＥ０に応答してメインアンプＭＡ０およびトライ
ステートバッファＴＢ０が不活性化される。これによ
り、トライステートバッファＴＢ０と出力ノードＮ０と
が等価的に非接続状態（Ｈｉ−Ｚ状態）となる。一方、
活性のイネーブル信号ＲＥ１に応答してメインアンプＭ
Ａ１およびトライステートバッファＴＢ１が活性化され
る。これにより、データ線対（ＤＬ１，／ＤＬ１）に読
み出されたデータがメインアンプＭＡ１によって増幅さ
れる。メインアンプＭＡ１によって増幅されたデータに
応じてトライステートバッファＴＢ１は出力ノードＮ１
をＨレベルまたはＬレベルに駆動する。トライステート
バッファＴＢ１によって駆動された出力ノードＮ１の電
圧がトランスファゲートＴＧ２を介して出力ノードＮ０
に転送されラッチ回路Ｌ９０によってラッチされる。ラ
ッチ回路Ｌ９０によってラッチされたデータはインバー
タＩＶ９０によって反転されてデータ出力端子ＤＯＵＴ
０から１ビットデータとして外部に出力される。このよ
うに、メインアンプＭＡ１が活性化されてからデータ出
力端子ＤＯＵＴ０にデータが出力されるまでの間 ラッ
チ回路Ｌ９０においてタイミング調整がなされることな
く高速にデータが出力される。そしてイネーブル信号Ｒ
Ｅ１が不活性化され、トライステートバッファＴＢ１と
出力ノードＮ１とが等価的に非接続状態（Ｈｉ−Ｚ状
態）になる。
【０１９２】なお、読み出しデータのビット幅が１ビッ
トのとき、使用されないラッチ回路Ｌ９１はデータをラ
ッチできないように制御されている。これにより、出力
ノードＮ０と出力ノードＮ１とを接続状態にしたときに
生じるラッチ回路同士のデータの衝突を防ぐことができ
る。
【０１９３】以上のように、リードアンプＲＡ０および
ＲＡ１は、活性のイネーブル信号ＲＥ０およびＲＥ１に
応答して活性化され、データ線対（ＤＬ０，／ＤＬ０）
および（ＤＬ１，／ＤＬ１）に読み出されたデータに応
じて出力ノードＮ０およびＮ１を駆動し、不活性のイネ
ーブル信号ＲＥ０およびＲＥ１に応答して不活性化さ
れ、出力ノードＮ０およびＮ１をＨｉ−Ｚ状態にする。
これにより、後段のラッチ回路Ｌ９０およびＬ９１にお
けるデータラッチおよび出力のタイミングを制御する必
要がなくなる。したがって、メインアンプＭＡ０および
ＭＡ１が活性化されてからタイミングレスで高速にデー
タ出力端子ＤＯＵＴ０およびＤＯＵＴ１にデータが出力
される。
【０１９４】また、ラッチ回路Ｌ９０およびＬ９１のタ
イミングを制御する必要がなくイネーブル信号ＲＥ０お
よびＲＥ１の活性／不活性を制御すればよいため、制御
回路のレイアウト面積を小さくすることができる。
【０１９５】また、ラッチ回路Ｌ９０の前段の出力ノー
ドＮ０とラッチ回路Ｌ９１の前段の出力ノードＮ１との
間にトランスファゲートＴＧ２を設けたため、読み出し
データのビット幅を変更して使用する場合においてもラ
ッチ回路９０および９１のタイミングを調整する必要が
ない。
【０１９６】（２）テストモードのとき 活性のテストモード信号ＴＥＳＴが与えられ、トランス
ファゲートＴＧ１はオンになる。またトランスファゲー
トＴＧ２もオンになる。メモリブロックＢＫ０またはＢ
Ｋ１内のメモリセルからテストデータが読み出され、通
常モードのときと同様に、データ線対（ＤＬ０，／ＤＬ
０）または（ＤＬ１，／ＤＬ１）に転送される。データ
線対（ＤＬ０，／ＤＬ０）または（ＤＬ１，／ＤＬ１）
に転送されたテストデータは、通常モードのときと同様
に、リードアンプＲＡ０またはＲＡ１によって増幅され
て出力ノードＮ０またはＮ１に出力される。出力ノード
Ｎ０またはＮ１に出力されたテストデータはトランスフ
ァゲートＴＧ１（およびＴＧ２）を介してノードＮ２に
転送され、ラッチ回路Ｌ９２によってラッチされる。ラ
ッチ回路Ｌ９２によってラッチされたテストデータはイ
ンバータＩＶ９２によって反転され、テストデータ出力
用のデータ出力端子ＰＤＯＵＴから出力される。
【０１９７】図９に示したＤＲＡＭでは、ラッチ回路Ｌ
９２の前段のノードＮ２と出力ノードＮ０との間にトラ
ンスファゲートＴＧ１を設けたため、複数のノーマル出
力を出力端でスイッチなどを使って電気的に束ねて１つ
のテスト出力として検査する場合に比べて出力バッファ
の負荷が小さくなり、出力データを受けるシステムへの
信号の伝達を通常モードのときと同等にすることができ
る。
【０１９８】また、ラッチ回路Ｌ９２の前段のノードＮ
２と出力ノードＮ０との間にトランスファゲートＴＧ１
を設けたため、テストモードにおいて使用するラッチ回
路９２のタイミングを調整する必要がない。したがっ
て、メインアンプＭＡ０またはＭＡ１が活性化されてか
らタイミングレスで高速にデータ出力端子ＰＤＯＵＴに
テストデータが出力される。
【０１９９】なお、テストモードのときは出力バッファ
９０および９１のラッチ回路Ｌ９０およびＬ９１をラッ
チできないように制御しておけば、ノードＮ２と出力ノ
ードＮ０およびＮ１とを接続状態にしたときに生じるラ
ッチ回路同士のデータの衝突を防ぐことができる。これ
により、テストモードにおけるラッチ回路Ｌ９２のデー
タ保持特性を通常モードにおけるラッチ回路Ｌ９０およ
びＬ９１のデータ保持特性と同様にすることができ、ま
た負荷の軽減によるラッチ能力特性の向上も図れる。
【０２００】（第７の実施形態） ＜ＤＲＡＭの全体構成＞図１０は、この発明の第７の実
施形態によるＤＲＡＭの全体構成を示すブロック図であ
る。図１０に示すＤＲＡＭは、メモリブロックＢＫ０，
ＢＫ１と、データ線対（ＤＬ０，／ＤＬ０），（ＤＬ
１，／ＤＬ１）と、ワード線ＷＬａ，ＷＬｂと、列選択
線ＣＳＬ０，ＣＳＬ１と、リードアンプＲＡ１０，ＲＡ
１１と、出力バッファ１００，１１０と、トランスファ
ゲートＴＧ１０と、データ出力端子ＤＯＵＴ０，ＤＯＵ
Ｔ１とを備える。
【０２０１】リードアンプＲＡ１０，ＲＡ１１は、活性
のイネーブル信号ＲＥ１０，ＲＥ１１に応答して活性化
し、データ線対（ＤＬ０，／ＤＬ０），（ＤＬ１，／Ｄ
Ｌ１）上の信号を増幅する。
【０２０２】出力バッファ１００，１１０は、活性のイ
ネーブル信号ＲＥ１０，ＲＥ１１に応答して活性化し、
ビット幅選択信号ＢＷＳに応じた駆動能力でリードアン
プＲＡ１０，ＲＡ１１からの出力信号をデータ出力端子
ＤＯＵＴ０，ＤＯＵＴ１へ出力する。
【０２０３】トランスファゲートＴＧ１０は、ノードＮ
１０とノードＮ１１との間に接続され、ビット幅選択信
号ＢＷＳに応答してオン／オフする。ノードＮ１０，Ｎ
１１は、出力バッファ１００，１１０の出力ノードとデ
ータ出力端子ＤＯＵＴ０，ＤＯＵＴ１との間のノードで
ある。読み出しデータのビット幅が１ビットのとき活性
のビット幅選択信号ＢＷＳが与えられる。活性のビット
幅選択信号ＢＷＳに応答してトランスファゲートＴＧ１
０はオンになる。読み出しデータのビット幅が２ビット
のとき不活性のビット幅選択信号ＢＷＳが与えられる。
不活性のビット幅選択信号に応答してトランスファゲー
トＴＧ１０はオフになる。
【０２０４】＜出力バッファの内部構成＞図１１は、図
１０に示した出力バッファ１００の内部構成を示すブロ
ック図である。図１１を参照して、出力バッファ１００
はトライステートバッファＴＢ１０１，ＴＢ１０２を含
む。
【０２０５】トライステートバッファＴＢ１０１は、Ｎ
ＡＮＤ回路ＮＤ１０１と、ＮＯＲ回路ＮＲ１０１と、Ｐ
チャネルＭＯＳトランジスタＰＴ１０１と、Ｎチャネル
ＭＯＳトランジスタＮＴ１０１とを含む。ＮＡＮＤ回路
ＮＤ１０１は、リードアンプＲＡ１０からの出力信号と
イネーブル信号ＲＥ１０とのＮＡＮＤを出力する。ＮＯ
Ｒ回路ＮＲ１０１は、イネーブル信号ＲＥ１０の反転信
号とリードアンプＲＡ１０からの出力信号とのＮＯＲを
出力する。ＰチャネルＭＯＳトランジスタＰＴ１０１
は、電源ノードと出力ノードＮ１０１との間に接続さ
れ、ＮＡＮＤ回路１０１の出力をゲートに受ける。電源
ノードは電源電圧ＶＤＤを受ける。ＮチャネルＭＯＳト
ランジスタＮＴ１０１は、出力ノードＮ１０１と接地ノ
ードとの間に接続され、ＮＯＲ回路ＮＲ１０１の出力を
ゲートに受ける。接地ノードは接地電圧ＶＳＳを受け
る。出力ノードＮ１０１は、図１０に示したノードＮ１
０に接続される。
【０２０６】以上のように構成されたトライステートバ
ッファＴＢ１０１は、イネーブル信号ＲＥ１０が活性の
とき、リードアンプＲＡ１０からの出力信号に応じて出
力ノードＮ１０１を駆動し、イネーブル信号ＲＥ１０が
不活性のとき出力ノードＮ１０１をＨｉ−Ｚ（ハイイン
ピーダンス）状態にする。
【０２０７】トライステートバッファＴＢ１０２は、Ｎ
ＡＮＤ回路ＮＤ１０２と、ＮＯＲ回路ＮＲ１０２と、Ｐ
チャネルＭＯＳトランジスタＰＴ１０２と、Ｎチャネル
ＭＯＳトランジスタＮＴ１０２とを含む。ＮＡＮＤ回路
ＮＤ１０２は、リードアンプＲＡ１０からの出力信号と
イネーブル信号ＲＥ１０とビット幅選択信号ＢＷＳとの
ＮＡＮＤを出力する。ＮＯＲ回路ＮＲ１０２は、ビット
幅選択信号ＢＷＳの反転信号とイネーブル信号ＲＥ１０
の反転信号とリードアンプＲＡ１０からの出力信号との
ＮＯＲを出力する。ＰチャネルＭＯＳトランジスタＰＴ
１０２は、電源ノードと出力ノードＮ１０２との間に接
続され、ＮＡＮＤ回路ＮＤ１０２の出力をゲートに受け
る。ＮチャネルＭＯＳトランジスタＮＴ１０２は、出力
ノードＮ１０２と接地ノードとの間に接続され、ＮＯＲ
回路ＮＲ１０２の出力をゲートに受ける。出力ノードＮ
１０２は、図１０に示したノードＮ１０に接続される。
【０２０８】以上のように構成されたトライステートバ
ッファＴＢ１０２は、ビット幅選択信号ＢＷＳおよびイ
ネーブル信号ＲＥ１０がともに活性のとき、リードアン
プＲＡ１０からの出力信号に応じて出力ノードＮ１０２
を駆動し、ビット幅選択信号ＢＷＳおよびイネーブル信
号ＲＥ１０のうち少なくとも一方が不活性のとき出力ノ
ードＮ１０２をＨｉ−Ｚ（ハイインピーダンス）状態に
する。
【０２０９】なお、図１０に示した出力バッファ１１０
の内部構成も、図１１に示した出力バッファ１００の内
部構成と同様である。
【０２１０】＜読み出し動作＞次に、以上のように構成
されたＤＲＡＭの読み出し動作について図１０および図
１１を参照しつつ説明する。このＤＲＡＭでは読み出し
データのビット幅をビット幅選択信号ＢＷＳに応じて２
ビットまたは１ビットに切り換えることができる。以
下、読み出しデータのビット幅が２ビットのときと１ビ
ットのときとに分けて説明する。
【０２１１】（１）読み出しデータのビット幅が２ビッ
トのとき 不活性のビット幅選択信号ＢＷＳが与えられ、トランス
ファゲートＴＧ１０がオフになる。また、出力バッファ
１００，１１０内のトライステートバッファＴＢ１０２
が不活性化され、出力ノードＮ１０２がＨｉ−Ｚ（ハイ
インピーダンス）状態になる。
【０２１２】行デコーダ（図示せず）によって、行アド
レス信号に対応するワード線（ここではＷＬａとす
る。）が選択される。列デコーダ（図示せず）によっ
て、列アドレス信号に対応する列選択線ＣＳＬ０および
ＣＳＬ１が選択される。これにより、列選択線ＣＳＬ０
およびＣＳＬ１に対応する列選択ゲートＣＳＧがオンに
なり、メモリブロックＢＫ０およびＢＫ１内のビット線
対（ＢＬａ，ＢＬｂ）とデータ線対（ＤＬ０，／ＤＬ
０）および（ＤＬ１，／ＤＬ１）とが接続される。そし
て、メモリブロックＢＫ０およびＢＫ１内のメモリセル
ＭＣａからビット線対（ＢＬａ，ＢＬｂ）に読み出され
たデータがデータ線対（ＤＬ０，／ＤＬ０）および（Ｄ
Ｌ１，／ＤＬ１）に転送される。
【０２１３】活性のイネーブル信号ＲＥ１０およびＲＥ
１１がリードアンプＲＡ１０およびＲＡ１１ならびに出
力バッファ１００および１１０に与えられる。活性のイ
ネーブル信号ＲＥ１０およびＲＥ１１に応答してリード
アンプＲＡ１０およびＲＡ１１が活性化され、データ線
対（ＤＬ０，／ＤＬ０）および（ＤＬ１，／ＤＬ１）に
読み出されたデータがリードアンプＲＡ１０およびＲＡ
１１によって増幅される。
【０２１４】活性のイネーブル信号ＲＥ１０およびＲＥ
１１に応答して出力バッファ１００および１１０内のト
ライステートバッファＴＢ１０１が活性化される。トラ
イステートバッファＴＢ１０２は不活性化されたままで
ある。出力バッファ１００および１１０内のトライステ
ートバッファＴＢ１０１は、リードアンプＲＡ１０およ
びＲＡ１１からの出力信号に応じて出力ノードＮ１０１
を駆動する。出力バッファ１００および１１０内のトラ
イステートバッファＴＢ１０１によって駆動された出力
ノードＮ１０１の電圧がデータ出力端子ＤＯＵＴ０およ
びＤＯＵＴ１から２ビットデータとして外部に出力され
る。
【０２１５】（２）読み出しデータのビット幅が１ビッ
トのとき 活性のビット幅選択信号ＢＷＳが与えられ、トランスフ
ァゲートＴＧ１０がオンになる。行デコーダ（図示せ
ず）によって、行アドレス信号に対応するワード線（こ
こではＷＬａとする。）が選択される。列デコーダ（図
示せず）によって、列アドレス信号に対応する列選択線
ＣＳＬ０またはＣＳＬ１（ここではＣＳＬ０とする。）
が選択される。これにより、列選択線ＣＳＬ０に対応す
る列選択ゲートＣＳＧがオンになり、メモリブロックＢ
Ｋ０内のビット線対（ＢＬａ，ＢＬｂ）とデータ線対
（ＤＬ０，／ＤＬ０）とが接続される。そして、メモリ
ブロックＢＫ０内のメモリセルＭＣａからビット線対
（ＢＬａ，ＢＬｂ）に読み出されたデータがデータ線対
（ＤＬ０，／ＤＬ０）に転送される。
【０２１６】活性のイネーブル信号ＲＥ１０がリードア
ンプＲＡ１０に与えられ、不活性のイネーブル信号ＲＥ
１１がリードアンプＲＡ１１に与えられる。不活性のイ
ネーブル信号ＲＥ１１に応答してリードアンプＲＡ１１
および出力バッファ１１０が不活性化される。これによ
り、出力バッファ１１０内のトライステートバッファＴ
Ｂ１０１およびＴＢ１０２の出力ノードＮ１０１および
Ｎ１０２がＨｉ−Ｚ状態になる。活性のイネーブル信号
ＲＥ１０に応答してリードアンプＲＡ１０が活性化さ
れ、データ線対（ＤＬ０，／ＤＬ０）に読み出されたデ
ータがリードアンプＲＡ１０によって増幅される。ま
た、活性のイネーブル信号ＲＥ１０に応答して出力バッ
ファ１００内のトライステートバッファＴＢ１０１およ
びＴＢ１０２が活性化される。出力バッファ１００内の
トライステートバッファＴＢ１０１およびＴＢ１０２
は、リードアンプＲＡ１０からの出力信号に応じて出力
ノードＮ１０１およびＮ１０２を駆動する。すなわち、
トライステートバッファＴＢ１０１およびＴＢ１０２に
よってノードＮ１０が駆動される。読み出しデータのビ
ット幅が１ビットのときにはノードＮ１０とノードＮ１
１との間の配線やトランスファゲートＴＧ１０などによ
ってビット幅が２ビットのときよりも出力バッファ１０
０，１１０の負荷が大きくなる。そこでこのＤＲＡＭで
は、読み出しデータのビット幅が１ビットのときはトラ
イステートバッファＴＢ１０１およびＴＢ１０２をとも
に動作させることによってビット幅が２ビットのときよ
りも出力バッファ１００，１１０の駆動能力を大きくし
ている。出力バッファ１００内のトライステートバッフ
ァＴＢ１０１およびＴＢ１０２によって駆動されたノー
ドＮ１０の電圧は（トランスファゲートＴＧ１０）−
（ノードＮ１１）を介してデータ出力端子ＤＯＵＴ１か
ら１ビットデータとして外部に出力される。
【０２１７】なお、ここではデータ出力端子ＤＯＵＴ１
を１ビットデータの出力端子としたけれどもデータ出力
端子ＤＯＵＴ０を１ビットデータの出力端子としてもよ
い。このとき出力バッファ１１０は上述の出力バッファ
１００におけるのと同様にして駆動能力を大きくする。
【０２１８】＜効果＞以上のように第７の実施形態によ
るＤＲＡＭでは、出力バッファ１００，１１０内にトラ
イステートバッファＴＢ１０１，ＴＢ１０２を設けたた
め、読み出しデータのビット幅が２ビットのときの出力
バッファ１００，１１０の駆動能力よりもビット幅が１
ビットのときの出力バッファ１００，１１０の駆動能力
を大きくすることができる。これにより、読み出しデー
タのビット幅が２ビットのときと１ビットのときとでア
クセス時間のばらつきを小さくすることができる。
【０２１９】また、読み出しデータのビット幅が１ビッ
トのとき出力バッファ１００または１１０のうちデータ
の読み出しに関与しない出力バッファは不活性化される
ため、データの読み出しに関与する出力バッファの駆動
能力を大きくしてもＤＲＡＭ全体の消費電力の増加を抑
えることができる。
【０２２０】＜なお書き＞なお、ここでは読み出しデー
タのビット幅が２ビット／１ビットの場合について説明
したけれどもこれ以外のビット幅の場合にも上述の出力
バッファを同様に適用することができる。
【０２２１】また、ここでは出力バッファ１００，１１
０内のトライステートバッファの数を２つとしたけれど
も３つ以上にしてもよい。
【０２２２】また、出力バッファ内のトライステートバ
ッファの制御は、ビット幅に対応して配置されたトライ
ステートバッファをそれぞれ所定のビット幅のときに活
性化したり、あるビット幅以下のときに初めて活性化し
たりする制御でもよい。
【０２２３】また、ビット幅を認識できる外部入力やビ
ット幅に割り当てられたフューズを活用してビット幅選
択信号ＢＷＳを制御してもよい。
【０２２４】また、ここではビット幅に応じて駆動能力
を変えることができるバッファの適用例の１つとして出
力バッファ１００，１１０を説明した。この出力バッフ
ァ１００，１１０と同様のバッファを、ビット幅に応じ
て負荷が変わる入力回路や出力回路などにも適用するこ
とができる。
【０２２５】また、ここでは読み出しデータのビット幅
に応じて出力バッファ１００，１１０の駆動能力を変え
ているけれども、実デバイスでアクセス時間など性能に
問題が生じた場合にも出力バッファ１００，１１０の駆
動能力を変えることができるようにしておけばより最適
な半導体記憶装置を提供できる。
【０２２６】（第８の実施形態）この発明の第８の実施
形態によるＤＲＡＭは、図１１に示した出力バッファ１
００，１１０に代えて図１２に示す出力バッファ１０
０，１１０を備え、さらに図１２に示す周波数検知回路
１２０を備える。その他の構成は図１０に示したＤＲＡ
Ｍと同様である。
【０２２７】図１２を参照して、周波数検知回路１２０
は、ＤＲＡＭの動作周波数が所定の周波数以上であると
き活性の判定信号ＦＳを出力し、それ以外のときは不活
性の判定信号ＦＳを出力する。
【０２２８】トライステートバッファＴＢ１０２内のＮ
ＡＮＤ回路ＮＤ１０２は、リードアンプＲＡ１０（ＲＡ
１１）からの出力信号とイネーブル信号ＲＥ１０（ＲＥ
１１）と判定信号ＦＳとのＮＡＮＤを出力する。ＮＯＲ
回路ＮＲ１０２は、判定信号ＦＳの反転信号とイネーブ
ル信号ＲＥ１０（ＲＥ１１）の反転信号とリードアンプ
ＲＡ１０（ＲＡ１１）からの出力信号とのＮＯＲを出力
する。図１２に示すトライステートバッファＴＢ１０２
は、判定信号ＦＳおよびイネーブル信号ＲＥ１０（ＲＥ
１１）がともに活性のとき、リードアンプＲＡ１０（Ｒ
Ａ１１）からの出力信号に応じて出力ノードＮ１０２を
駆動し、判定信号ＦＳおよびイネーブル信号ＲＥ１０
（ＲＥ１１）のうち少なくとも一方が不活性のとき出力
ノードＮ１０２をＨｉ−Ｚ（ハイインピーダンス）状態
にする。
【０２２９】次に、以上のように構成された出力バッフ
ァ１００（１１０）の動作について説明する。
【０２３０】ＤＲＡＭの動作周波数が所定の周波数より
も低いとき、周波数検知回路１２０は不活性の判定信号
ＦＳを出力する。不活性の判定信号ＦＳに応答してトラ
イステートバッファＴＢ１０２が不活性化され、出力ノ
ードＮ１０２がＨｉ−Ｚ状態になる。これにより、出力
バッファ１００（１１０）は、トライステートバッファ
ＴＢ１０１のみによってノードＮ１０（Ｎ１１）を駆動
する。
【０２３１】一方、ＤＲＡＭの動作周波数が所定の周波
数以上のとき、周波数検知回路１２０は活性の判定信号
ＦＳを出力する。これにより、出力バッファ１００（１
１０）は、トライステートバッファＴＢ１００およびＴ
Ｂ１０１によってノードＮ１０（Ｎ１１）を駆動する。
【０２３２】以上のように出力バッファ１００および１
１０は、ＤＲＡＭの動作周波数が所定の周波数よりも低
いときトライステートバッファＴＢ１０２を不活性化す
るため、トライステートバッファＴＢ１０２による消費
電力の分だけ全体の消費電力を少なくすることができ
る。
【０２３３】また、動作周波数に応じて出力バッファの
駆動能力を変えることにより、仕様上アクセス時間やサ
イクル時間を律速させないような場合においては最適な
消費電力を自動で設定することができる。
【０２３４】（第９の実施形態） ＜ＤＲＡＭの全体構成＞図１３は、この発明の第９の実
施形態によるＤＲＡＭの全体構成を示すブロック図であ
る。図１３に示すＤＲＡＭは、書き込み回路１３０と、
メインブロックＭＢＫ０，ＭＢＫ１と、データ線対（Ｄ
Ｌ０，／ＤＬ０）−（ＤＬ３，／ＤＬ３）とを備える。
【０２３５】書き込み回路１３０は、インバータＩＶ０
−ＩＶ３と、ＮチャネルＭＯＳトランジスタＴ０−Ｔ７
と、ＡＮＤ回路ＡＤ１３０−ＡＤ１３７と、制御回路１
３１とを含む。ＮチャネルＭＯＳトランジスタＴ０，Ｔ
２，Ｔ４，Ｔ６は、ノードＮ１３０−Ｎ１３３とノード
Ｎ１３４−Ｎ１３７との間に接続され、アドレスビット
Ａ０に応答してオン／オフする。アドレスビットＡ０
は、アクセスすべきメモリセルに対応するアドレス信号
の一部である。ノードＮ１３０−Ｎ１３３は書き込みデ
ータＤＩ０−ＤＩ３を受ける。インバータＩＶ０−ＩＶ
３は、ノードＮ１３０−Ｎ１３３とＮチャネルＭＯＳト
ランジスタＴ１，Ｔ３，Ｔ５，Ｔ７との間に接続され、
書き込みデータＤＩ０−ＤＩ３を反転する。Ｎチャネル
ＭＯＳトランジスタＴ１，Ｔ３，Ｔ５，Ｔ７は、インバ
ータＩＶ０−ＩＶ３の出力ノードとノードＮ１３４−Ｎ
１３７との間に接続され、アドレスビットＡ１に応答し
てオン／オフする。アドレスビットＡ１は、アクセスす
べきメモリセルに対応するアドレス信号の一部である。
制御回路１３１は、列アドレス信号に応答して制御信号
Ｃ１０−Ｃ１３を出力する。ＡＮＤ回路ＡＤ１３０，Ａ
Ｄ１３２，ＡＤ１３４，ＡＤ１３６は、ノードＮ１３４
−Ｎ１３７に与えられる書き込みデータと制御回路１３
１からの制御信号Ｃ１０−Ｃ１３との論理積をデータ線
ＤＬ０−ＤＬ３に出力する。ＡＮＤ回路ＡＤ１３１，Ａ
Ｄ１３３，ＡＤ１３５，ＡＤ１３７は、ノードＮ１３４
−Ｎ１３７に与えられる書き込みデータの反転データと
制御回路１３１からの制御信号Ｃ１０−Ｃ１３との論理
積をデータ線／ＤＬ０−／ＤＬ３に出力する。
【０２３６】メインブロックＭＢＫ０は、サブブロック
ＳＢＫ００−ＳＢＫ０３と、列選択回路１４１，１４２
と、列選択線ＷＳ１４１−ＷＳ１４８と、ビット線プリ
チャージ回路１４３と、センスアンプドライバ１４４
と、配線ＮＧＡ０，ＮＧＢ０とを含む。配線ＮＧＡ０，
ＮＧＢ０の一端は、電源電圧ＶＤＤを受ける電源ノード
に接続され、他端はサブブロックＳＢＫ００−ＳＢＫ０
３に共通に接続される。サブブロックＳＢＫ００−ＳＢ
Ｋ０３はデータ線対（ＤＬ０，／ＤＬ０）−（ＤＬ３，
／ＤＬ３）に対応して設けられる。列選択回路１４１，
１４２は、アドレスビットＡ０に応答して活性化し、列
アドレス信号に対応する列選択線ＷＳ１４１−ＷＳ１４
４，ＷＳ１４５−ＷＳ１４８を活性化する。ビット線プ
リチャージ回路１４３は、プリチャージ信号ＰＲ１０に
応答してサブブロックＳＢＫ００−ＳＢＫ０３内のビッ
ト線（図示せず）を配線ＳＥＰ，ＳＥＮを介して１／２
ＶＤＤレベルにプリチャージする。センスアンプドライ
バ１４４は、サブブロックＳＢＫ００−ＳＢＫ０３内の
センスアンプ（図示せず）を活性化する。
【０２３７】メインブロックＭＢＫ１は、サブブロック
ＳＢＫ１０−ＳＢＫ１３と、列選択回路１５１，１５２
と、列選択線ＷＳ１５１−ＷＳ１５８と、ビット線プリ
チャージ回路１５３と、センスアンプドライバ１５４
と、配線ＮＧＡ１，ＮＧＢ１とを含む。配線ＮＧＡ１，
ＮＧＢ１の一端は、接地電圧ＶＳＳを受ける接地ノード
に接続され、他端はサブブロックＳＢＫ１０−ＳＢＫ１
３に共通に接続される。サブブロックＳＢＫ１０−ＳＢ
Ｋ１３はデータ線対（ＤＬ０，／ＤＬ０）−（ＤＬ３，
／ＤＬ３）に対応して設けられる。列選択回路１５１，
１５２は、アドレスビットＡ１に応答して活性化され、
列アドレス信号に対応する列選択線ＷＳ１５１−ＷＳ１
５４，ＷＳ１５５−ＷＳ１５８を活性化する。ビット線
プリチャージ回路１５３は、プリチャージ信号ＰＲ１１
に応答してサブブロックＳＢＫ１０−ＳＢＫ１３内のビ
ット線（図示せず）を配線ＳＥＰ，ＳＥＮを介して１／
２ＶＤＤレベルにプリチャージする。センスアンプドラ
イバ１５４は、サブブロックＳＢＫ１０−ＳＢＫ１３内
のセンスアンプ（図示せず）を活性化する。
【０２３８】＜サブブロックＳＢＫ００の内部構成＞図
１４は、図１３に示したサブブロックＳＢＫ００の内部
構成を示すブロック図である。図１４を参照して、サブ
ブロックＳＢＫ００は、メモリセルＭＣ１４１−ＭＣ１
４８と、ワード線ＷＬ１１，ＷＬ１２と、ビット線対
（ＢＬ１１，／ＢＬ１１）−（ＢＬ１４，／ＢＬ１４）
と、センスアンプＳ１４１−Ｓ１４４と、ＮチャネルＭ
ＯＳトランジスタＴ１４１−Ｔ１４８，Ｔ１５１−Ｔ１
５８とを含む。
【０２３９】メモリセルＭＣ１４１−ＭＣ１４８は行お
よび列に配置される。ワード線ＷＬ１１，ＷＬ１２は行
に配置される。ワード線ＷＬ１１はメモリセルＭＣ１４
１−ＭＣ１４４に対応して配置される。ワード線ＷＬ１
２はメモリセルＭＣ１４５−ＭＣ１４８に対応して配置
される。ビット線対（ＢＬ１１，／ＢＬ１１）−（ＢＬ
１４，／ＢＬ１４）は列に配置される。ビット線ＢＬ１
１−ＢＬ１４はメモリセルＭＣ１４１−ＭＣ１４４に対
応して配置される。ビット線／ＢＬ１１−／ＢＬ１４は
メモリセルＭＣ１４５−ＭＣ１４８に対応して配置され
る。
【０２４０】ＮチャネルＭＯＳトランジスタＴ１４１−
Ｔ１４４は、配線ＮＧＢ０とＮチャネルＭＯＳトランジ
スタＴ１５１−Ｔ１５４との間に接続され、データ線Ｄ
Ｌ０の電圧をゲートに受ける。ＮチャネルＭＯＳトラン
ジスタＴ１５１−Ｔ１５４は、ＮチャネルＭＯＳトラン
ジスタＴ１４１−Ｔ１４４とビット線ＢＬ１１−ＢＬ１
４との間に接続され、列選択線ＷＳ１４１−ＷＳ１４４
の電圧レベルに応答してオン／オフする。
【０２４１】ＮチャネルＭＯＳトランジスタＴ１４５−
Ｔ１４８は、配線ＮＧＡ０とＮチャネルＭＯＳトランジ
スタＴ１５５−Ｔ１５８との間に接続され、データ線／
ＤＬ０の電圧をゲートに受ける。ＮチャネルＭＯＳトラ
ンジスタＴ１５５−Ｔ１５８は、ＮチャネルＭＯＳトラ
ンジスタＴ１４５−Ｔ１４８とビット線／ＢＬ１１−／
ＢＬ１４との間に接続され、列選択線ＷＳ１４５−ＷＳ
１４８の電圧レベルに応答してオン／オフする。
【０２４２】センスアンプＳ１４１−Ｓ１４４は、ビッ
ト線対（ＢＬ１１，／ＢＬ１１）−（ＢＬ１４，／ＢＬ
１４）の電位差を増幅する。
【０２４３】なお、サブブロックＳＢＫ０１−ＳＢＫ０
３，ＳＢＫ１０−ＳＢＫ１３の内部構成も図１４に示し
たサブブロックＳＢＫ００の内部構成と同様である。
【０２４４】＜書き込み動作＞次に、以上のように構成
されたＤＲＡＭの書き込み動作について説明する。この
ＤＲＡＭでは、１／２ＶＤＤレベルにプリチャージされ
たビット線対の一方をプルアップまたはプルダウンする
ことによってデータを書き込む。具体的には、メインブ
ロックＭＢＫ０内のサブブロックＳＢＫ００−ＳＢＫ１
３に対してはビット線対の一方をプルアップすることに
よってデータを書き込み、メインブロックＭＢＫ１内の
サブブロックＳＢＫ１０−ＳＢＫ１３に対してはビット
線対の一方をプルダウンすることによってデータを書き
込む。また、アドレス信号のうちのアドレスビットＡ０
によってメインブロックＭＢＫ０が選択され、アドレス
ビットＡ１によってメインブロックＭＢＫ１が選択され
る。以下では、メインブロックＭＢＫ０内のメモリセル
にデータを書き込む場合とメインブロックＭＢＫ１内の
メモリセルにデータを書き込む場合とに分けて説明す
る。
【０２４５】（１）メインブロックＭＢＫ０内のメモリ
セルにデータを書き込む場合 サブブロックＳＢＫ００−ＳＢＫ０３内のメモリセルＭ
Ｃ１４１にＨレベルのデータＤＩＮ０−ＤＩＮ３を書き
込む場合を例に説明する。
【０２４６】最初、サブブロックＳＢＫ００−ＳＢＫ０
３内のビット線対（ＢＬ１１，／ＢＬ１１）−（ＢＬ１
４，／ＢＬ１４）はビット線プリチャージ回路１４３に
よって１／２ＶＤＤレベルにプリチャージされている。
【０２４７】アクセスすべきメモリセルに対応するアド
レス信号が与えられる。アドレス信号のうちアドレスビ
ットＡ０は活性化され、アドレスビットＡ１は不活性化
されている。活性のアドレスビットＡ０に応答して書き
込み回路１３０内のＮチャネルＭＯＳトランジスタＴ
０，Ｔ２，Ｔ４，Ｔ６がオンになる。一方、不活性のア
ドレスビットＡ１に応答してＮチャネルＭＯＳトランジ
スタＴ１，Ｔ３，Ｔ５，Ｔ７はオフになる。Ｈレベルの
書き込みデータＤＩＮ０−ＤＩＮ３がＮチャネルＭＯＳ
トランジスタＴ０，Ｔ２，Ｔ４，Ｔ６を介してＡＮＤ回
路ＡＤ１３０−ＡＤ１３７の入力に与えられる。また、
アドレス信号に応答して制御回路１３１は活性の制御信
号Ｃ１０−Ｃ１３をＡＮＤ回路ＡＤ１３０−ＡＤ１３７
に与える。これにより、ＡＮＤ回路ＡＤ１３０，ＡＤ１
３２，ＡＤ１３４，ＡＤ１３６の出力は活性化され、Ａ
ＮＤ回路ＡＤ１３１，ＡＤ１３３，ＡＤ１３５，ＡＤ１
３７の出力は不活性化される。すなわち、データ線ＤＬ
０−ＤＬ３はＨレベル（ＶＤＤレベル）になり、データ
線／ＤＬ０−／ＤＬ３はＬレベル（ＶＳＳレベル）にな
る。この結果、サブブロックＳＢＫ００−ＳＢＫ０３内
のＮチャネルＭＯＳトランジスタＴ１４１−Ｔ１４４は
オンになり、ＮチャネルＭＯＳトランジスタＴ１４５−
Ｔ１４８はオフになる。
【０２４８】アドレス信号に応答してサブブロックＳＢ
Ｋ００−ＳＢＫ０３内のワード線ＷＬ１１が活性化され
る。これにより、サブブロックＳＢＫ００−ＳＢＫ０３
内のメモリセルＭＣ１４１からビット線ＢＬ１１にデー
タが読み出される。また、活性のアドレスビットＡ０に
応答して列選択回路１４１，１４２が活性化され、列選
択回路１４１，１４２によって列選択線ＷＳ１４１，Ｗ
Ｓ１４５が活性化される。これにより、サブブロックＳ
ＢＫ００−ＳＢＫ０３内のＮチャネルＭＯＳトランジス
タＴ１５１，Ｔ１５５がオンになる。ＮチャネルＭＯＳ
トランジスタＴ１４１はオンであるため、サブブロック
ＳＢＫ００−ＳＢＫ０３内のビット線ＢＬ１１と配線Ｎ
ＧＢ０とが接続される。配線ＮＧＢ０の他端は電源ノー
ドに接続されている。したがってビット線ＢＬ１１の電
位はプリチャージレベルから上昇する。一方、Ｎチャネ
ルＭＯＳトランジスタＴ１４５はオフであるため、ビッ
ト線／ＢＬ１１の電位は１／２ＶＤＤレベルのままであ
る。そしてセンスアンプＳ１４１が活性化され、ビット
線対（ＢＬ１１，／ＢＬ１１）の電位差が増幅される。
これにより、ビット線ＢＬ１１の電位はＶＤＤレベル、
ビット線／ＢＬの電位はＶＳＳレベルになる。このよう
にしてサブブロックＳＢＫ００−ＳＢＫ０３内のメモリ
セルＭＣ１４１にＨレベルのデータＤＩＮ０−ＤＩＮ３
が書き込まれる。
【０２４９】（２）メインブロックＭＢＫ１内のメモリ
セルにデータを書き込む場合 サブブロックＳＢＫ１０−ＳＢＫ１３内のメモリセルＭ
Ｃ１４１にＨレベルのデータＤＩＮ０−ＤＩＮ３を書き
込む場合を例に説明する。
【０２５０】最初、サブブロックＳＢＫ１０−ＳＢＫ１
３内のビット線対（ＢＬ１１，／ＢＬ１１）−（ＢＬ１
４，／ＢＬ１４）はビット線プリチャージ回路１５３に
よって１／２ＶＤＤレベルにプリチャージされている。
【０２５１】アクセスすべきメモリセルに対応するアド
レス信号が与えられる。アドレス信号のうちアドレスビ
ットＡ０は不活性化され、アドレスビットＡ１は活性化
されている。活性のアドレスビットＡ１に応答して書き
込み回路１３０内のＮチャネルＭＯＳトランジスタＴ
１，Ｔ３，Ｔ５，Ｔ７がオンになる。一方、不活性のア
ドレスビットＡ０に応答してＮチャネルＭＯＳトランジ
スタＴ０，Ｔ２，Ｔ４，Ｔ６はオフになる。Ｈレベルの
書き込みデータＤＩＮ０−ＤＩＮ３はインバータＩＶ０
−ＩＶ３によって反転され、ＮチャネルＭＯＳトランジ
スタＴ１，Ｔ３，Ｔ５，Ｔ７を介してＡＮＤ回路ＡＤ１
３０−ＡＤ１３７の入力に与えられる。また、アドレス
信号に応答して制御回路１３１は活性の制御信号Ｃ１０
−Ｃ１３をＡＮＤ回路ＡＤ１３０−ＡＤ１３７に与え
る。これにより、ＡＮＤ回路ＡＤ１３１，ＡＤ１３３，
ＡＤ１３５，ＡＤ１３７の出力は活性化され、ＡＮＤ回
路ＡＤ１３０，ＡＤ１３２，ＡＤ１３４，ＡＤ１３６の
出力は不活性化される。すなわち、データ線ＤＬ０−Ｄ
Ｌ３はＬレベル（ＶＳＳレベル）になり、データ線／Ｄ
Ｌ０−／ＤＬ３はＨレベル（ＶＤＤレベル）になる。こ
の結果、サブブロックＳＢＫ１０−ＳＢＫ１３内のＮチ
ャネルＭＯＳトランジスタＴ１４５−Ｔ１４８はオンに
なり、ＮチャネルＭＯＳトランジスタＴ１４１−Ｔ１４
４はオフになる。
【０２５２】アドレス信号に応答してサブブロックＳＢ
Ｋ１０−ＳＢＫ１３内のワード線ＷＬ１１が活性化され
る。これにより、サブブロックＳＢＫ１０−ＳＢＫ１３
内のメモリセルＭＣ１４１からビット線ＢＬ１１にデー
タが読み出される。また、活性のアドレスビットＡ１に
応答して列選択回路１５１，１５２が活性化され、列選
択回路１５１，１５２によって列選択線ＷＳ１５１，Ｗ
Ｓ１５５が活性化される。これにより、サブブロックＳ
ＢＫ１０−ＳＢＫ１３内のＮチャネルＭＯＳトランジス
タＴ１５１，Ｔ１５５がオンになる。ＮチャネルＭＯＳ
トランジスタＴ１４１はオフであるため、ビット線ＢＬ
１１の電位は１／２ＶＤＤレベルのままである。一方、
ＮチャネルＭＯＳトランジスタＴ１４５はオンであるた
め、サブブロックＳＢＫ１０−ＳＢＫ１３内のビット線
／ＢＬ１１と配線ＮＧＡ１とが接続される。配線ＮＧＡ
１の他端は接地ノードに接続されている。したがってビ
ット線／ＢＬ１１の電位はプリチャージレベルから下降
する。そしてセンスアンプＳ１４１が活性化され、ビッ
ト線対（ＢＬ１１，／ＢＬ１１）の電位差が増幅され
る。これにより、ビット線ＢＬ１１の電位はＶＤＤレベ
ル、ビット線／ＢＬの電位はＶＳＳレベルになる。この
ようにしてサブブロックＳＢＫ１０−ＳＢＫ１３内のメ
モリセルＭＣ１４１にＨレベルのデータＤＩＮ０−ＤＩ
Ｎ３が書き込まれる。
【０２５３】＜効果＞メモリセルアレイや電源線の配置
の影響によってビット線のプリチャージレベルが変動す
ることがある。ビット線のプリチャージレベルが１／２
ＶＤＤレベルよりも高くなる場合において、ビット線対
の一方をプルアップすることによって書き込みを行うと
きには書き込みマージンが少なくなる。また、ビット線
のプリチャージレベルが１／２ＶＤＤレベルよりも低く
なる場合において、ビット線対の一方をプルダウンする
ことによって書き込みを行うときにはマージンが少なく
なる。
【０２５４】第９の実施形態によるＤＲＡＭでは、アド
レスビットＡ０で認識できるメインブロックＭＢＫ０内
のメモリセルへの書き込みはビット線対の一方をプルア
ップすることによって行い、アドレスビットＡ１で認識
できるメインブロックＭＢＫ１内のメモリセルへの書き
込みはビット線対の一方をプルダウンすることによって
行う。したがって、ビット線のプリチャージレベルが１
／２ＶＤＤレベルよりも上昇する箇所にメインブロック
ＭＢＫ１を配置したり、ビット線のプリチャージレベル
が１／２ＶＤＤレベルよりも下降する箇所にメインブロ
ックＭＢＫ０を配置したりすれば、よりマージンのある
書き込みを行うことができる。
【０２５５】（第１０の実施形態）図１５は、この発明
の第１０の実施形態によるＤＲＡＭの全体構成を示すブ
ロック図である。図１５に示すＤＲＡＭは、図１３に示
したＤＲＡＭに加えてさらに、インバータＩＶ１５１，
ＩＶ１５２と、ＮチャネルＭＯＳトランジスタＴ１５１
−Ｔ１５４とを備える。インバータＩＶ１５１は、接地
電圧ＶＳＳを反転して出力する。ＮチャネルＭＯＳトラ
ンジスタＴ１５１は、インバータＩＶ１５１の出力ノー
ドとノードＮ１５１との間に接続され、アドレスビット
Ａ０に応答してオン／オフする。ＮチャネルＭＯＳトラ
ンジスタＴ１５３は、接地電圧ＶＳＳを受ける接地ノー
ドとノードＮ１５１との間に接続され、アドレスビット
Ａ１に応答してオン／オフする。インバータＩＶ１５２
は、接地電圧ＶＳＳを反転して出力する。ＮチャネルＭ
ＯＳトランジスタＴ１５２は、インバータＩＶ１５２の
出力ノードとノードＮ１５２との間に接続され、アドレ
スビットＡ０に応答してオン／オフする。ＮチャネルＭ
ＯＳトランジスタＴ１５４は、接地ノードとノードＮ１
５２との間に接続され、アドレスビットＡ１に応答して
オン／オフする。
【０２５６】また、配線ＮＧＡ０およびＮＧＡ１の一端
はノードＮ１５１に接続され、配線ＮＧＢ０およびＮＧ
Ｂ１の一端はノードＮ１５２に接続される。
【０２５７】以上のように構成されたＤＲＡＭでは、ア
ドレスビットＡ０が活性でありかつアドレスビットＡ１
が不活性のとき、ＮチャネルＭＯＳトランジスタＴ１５
１，Ｔ１５２がオンになり、Ｔ１５３，Ｔ１５４がオフ
になる。これにより、ノードＮ１５１およびＮ１５２を
介して配線ＮＧＡ０，ＭＧＢ０の一端に電源電圧ＶＤＤ
が与えられる。そして第９の実施形態において説明した
のと同様にしてメインブロックＭＢＫ０内のサブブロッ
クＳＢＫ００−ＳＢＫ０３に対してビット線対の一方を
プルアップすることによってデータが書き込まれる。
【０２５８】一方、アドレスビットＡ０が不活性であり
かつアドレスビットＡ１が活性のとき、ＮチャネルＭＯ
ＳトランジスタＴ１５１，Ｔ１５２はオフになり、Ｎチ
ャネルＭＯＳトランジスタＴ１５３，Ｔ１５４はオンに
なる。これにより、ノードＮ１５１およびＮ１５２を介
して配線ＮＧＡ１，ＮＧＢ１の一端に接地電圧ＶＳＳが
与えられる。そして第９の実施形態において説明したの
と同様にしてメインブロックＭＢＫ１内のサブブロック
ＳＢＫ１０−ＳＢＫ１３に対してビット線対の一方をプ
ルダウンすることによってデータが書き込まれる。
【０２５９】このように、配線ＮＧＡ０，ＮＧＢ０，Ｎ
ＧＡ１，ＮＧＢ１の電圧レベルをアドレスビットＡ０，
Ａ１に応じてＶＤＤまたはＶＳＳに制御することができ
る。
【０２６０】（第１１の実施形態）図１６は、この発明
の第１１の実施形態によるＤＲＡＭの全体構成を示すブ
ロック図である。図１６に示すＤＲＡＭは、図１５に示
したＤＲＡＭに加えてさらに周波数検知回路１６０とイ
ンバータＩＶ１６１とを備える。周波数検知回路１６０
は、ＤＲＡＭの動作周波数が所定の周波数以上であると
き活性の判定信号ＦＳを出力し、それ以外のときは不活
性の判定信号ＦＳを出力する。インバータＩＶ１６１
は、周波数検知回路１６０からの判定信号ＦＳを反転す
る。ＮチャネルＭＯＳトランジスタＴ１，Ｔ３，Ｔ５，
Ｔ７，Ｔ１５３，Ｔ１５４は、周波数検知回路１６０か
らの判定信号ＦＳに応答してオン／オフする。Ｎチャネ
ルＭＯＳトランジスタＴ０，Ｔ２，Ｔ４，Ｔ６，Ｔ１５
１，Ｔ１５２は、インバータＩＶ１６１の出力に応答し
てオン／オフする。
【０２６１】次に、以上のように構成されたＤＲＡＭの
書き込み動作について説明する。
【０２６２】ＤＲＡＭの動作周波数が所定の周波数より
も低いとき、周波数検知回路１６０は不活性の判定信号
ＦＳを出力する。不活性の判定信号ＦＳに応答してＮチ
ャネルＭＯＳトランジスタＴ１，Ｔ３，Ｔ５，Ｔ７，Ｔ
１５３，Ｔ１５４はオフになる。一方、インバータＩＶ
１６１からの活性の信号に応答してＮチャネルＭＯＳト
ランジスタＴ０，Ｔ２，Ｔ４，Ｔ６，Ｔ１５１，Ｔ１５
２はオンになる。これにより、ノードＮ１５１およびＮ
１５２を介して配線ＮＧＡ０，ＮＧＡ１，ＭＧＢ０，Ｎ
ＧＢ１に電源電圧ＶＤＤが与えられる。そして第９の実
施形態において説明したのと同様にしてメインブロック
ＭＢＫ０内のサブブロックＳＢＫ００−ＳＢＫ０３に対
してビット線対の一方をプルアップすることによってデ
ータが書き込まれる。また、メインブロックＭＢＫ０内
のサブブロックＳＢＫ００−ＳＢＫ０３に対するのと同
様にしてメインブロックＭＢＫ１内のサブブロックＳＢ
Ｋ１０−ＳＢＫ１３に対してもビット線対の一方をプル
アップすることによってデータが書き込まれる。
【０２６３】ＤＲＡＭの動作周波数が所定の周波数以上
のとき、周波数検知回路１６０は活性の判定信号ＦＳを
出力する。活性の判定信号ＦＳに応答してＮチャネルＭ
ＯＳトランジスタＴ１，Ｔ３，Ｔ５，Ｔ７，Ｔ１５３，
Ｔ１５４はオンになる。一方、インバータＩＶ１６１か
らの不活性の信号に応答してＮチャネルＭＯＳトランジ
スタＴ０，Ｔ２，Ｔ４，Ｔ６，Ｔ１５１，Ｔ１５２はオ
フになる。これにより、ノードＮ１５１およびＮ１５２
を介して配線ＮＧＡ０，ＮＧＡ１，ＭＧＢ０，ＮＧＢ１
に接地電圧ＶＳＳが与えられる。そして第９の実施形態
において説明したのと同様にしてメインブロックＭＢＫ
１内のサブブロックＳＢＫ１０−ＳＢＫ１３に対してビ
ット線対の一方をプルダウンすることによってデータが
書き込まれる。また、メインブロックＭＢＫ１内のサブ
ブロックＳＢＫ１０−ＳＢＫ１３に対するのと同様にし
てメインブロックＭＢＫ０内のサブブロックＳＢＫ００
−ＳＢＫ０３に対してもビット線対の一方をプルダウン
することによってデータが書き込まれる。
【０２６４】ＤＲＡＭの動作周波数が低いときにはビッ
ト線のプリチャージレベルを１／２ＶＤＤレベルに十分
に維持できる。これに対してＤＲＡＭの動作周波数が高
くなると、ビット線のプリチャージレベルを１／２ＶＤ
Ｄレベルに維持することが電源回路および電源線を強化
するだけでは困難になる。その結果、ビット線のプリチ
ャージレベルが１／２ＶＤＤレベルよりも上昇し、書き
込みマージンが少なくなる。しかし第１１の実施形態に
よるＤＲＡＭでは、動作周波数が所定の周波数以上のと
きはビット線対の一方をプルダウンすることによってデ
ータを書き込む。したがって、動作周波数が高いときに
も十分な書き込みマージンを確保できる。なお、ここで
はＤＲＡＭの動作周波数が高くなるとビット線のプリチ
ャージレベルが上昇し書き込みマージンが少なくなる場
合について説明した。これとは逆にＤＲＡＭの動作周波
数が高くなるとビット線のプリチャージレベルが下降し
書き込みマージンが少なくなる場合も考えられる。この
場合には、動作周波数が所定の周波数以上のときはビッ
ト線対の一方をプルアップすることによってデータを書
き込むようにすればよい。たとえば、周波数検知回路１
６０からの判定信号ＦＳの論理を反転させることによっ
て実現できる。
【０２６５】（第１２の実施形態）図１７は、この発明
の第１２の実施形態によるＤＲＡＭの全体構成を示すブ
ロック図である。図１７に示すＤＲＡＭは、図１６に示
した周波数検知回路１６０に代えてビット線レベル検知
回路１７１および比較器１７２を備える。ビット線レベ
ル検知回路１７１は、サブブロックＳＢＫ００−ＳＢＫ
０３，ＳＢＫ１０−ＳＢＫ１３内のビット線のうちいず
れかのビット線のプリチャージ状態での電圧レベルを検
知し、これをビット線電圧Ｖｂｐとして比較器１７２に
出力する。比較器１７２は、ビット線レベル検知回路１
７１からのビット線電圧Ｖｂｐと参照電圧Ｖｂｐｒｅｆ
とを比較し、比較結果に応じた判定信号ＢＳを出力す
る。参照電圧Ｖｂｐｒｅｆは、あらかじめ設定されたプ
リチャージレベル（ここでは１／２ＶＤＤ）である。比
較器１７２は、ビット線電圧Ｖｂｐが参照電圧Ｖｂｐｒ
ｅｆよりも高いとき活性の判定信号ＢＳを出力し、ビッ
ト線電圧Ｖｂｐが参照電圧Ｖｂｐｒｅｆよりも低いとき
不活性の判定信号ＢＳを出力する。インバータＩＶ１６
１は、ビット線レベル検知回路１７１からの判定信号Ｂ
Ｓを反転する。ＮチャネルＭＯＳトランジスタＴ１，Ｔ
３，Ｔ５，Ｔ７，Ｔ１５３，Ｔ１５４は、ビット線レベ
ル検知回路１７１からの判定信号ＢＳに応答してオン／
オフする。
【０２６６】次に、以上のように構成されたＤＲＡＭの
書き込み動作について説明する。
【０２６７】ビット線電圧Ｖｂｐが参照電圧Ｖｂｐｒｅ
ｆ（＝１／２ＶＤＤ）よりも高いとき、比較器１７２は
活性の判定信号ＢＳを出力する。活性の判定信号ＢＳに
応答してＮチャネルＭＯＳトランジスタＴ１，Ｔ３，Ｔ
５，Ｔ７，Ｔ１５３，Ｔ１５４はオンになる。一方、イ
ンバータＩＶ１６１からの不活性の信号に応答してＮチ
ャネルＭＯＳトランジスタＴ０，Ｔ２，Ｔ４，Ｔ６，Ｔ
１５１，Ｔ１５２はオフになる。これにより、ノードＮ
１５１およびＮ１５２を介して配線ＮＧＡ０，ＮＧＡ
１，ＭＧＢ０，ＮＧＢ１に接地電圧ＶＳＳが与えられ
る。そして第９の実施形態において説明したのと同様に
してメインブロックＭＢＫ１内のサブブロックＳＢＫ１
０−ＳＢＫ１３に対してビット線対の一方をプルダウン
することによってデータが書き込まれる。また、メイン
ブロックＭＢＫ１内のサブブロックＳＢＫ１０−ＳＢＫ
１３に対するのと同様にしてメインブロックＭＢＫ０内
のサブブロックＳＢＫ００−ＳＢＫ０３に対してもビッ
ト線対の一方をプルダウンすることによってデータが書
き込まれる。
【０２６８】ビット線電圧Ｖｂｐが参照電圧Ｖｂｐｒｅ
ｆ（＝１／２ＶＤＤ）よりも低いとき、比較器１７２は
不活性の判定信号ＢＳを出力する。不活性の判定信号Ｂ
Ｓに応答してＮチャネルＭＯＳトランジスタＴ１，Ｔ
３，Ｔ５，Ｔ７，Ｔ１５３，Ｔ１５４はオフになる。一
方、インバータＩＶ１６１からの活性の信号に応答して
ＮチャネルＭＯＳトランジスタＴ０，Ｔ２，Ｔ４，Ｔ
６，Ｔ１５１，Ｔ１５２はオンになる。これにより、ノ
ードＮ１５１およびＮ１５２を介して配線ＮＧＡ０，Ｎ
ＧＡ１，ＭＧＢ０，ＮＧＢ１に電源電圧ＶＤＤが与えら
れる。そして第９の実施形態において説明したのと同様
にしてメインブロックＭＢＫ０内のサブブロックＳＢＫ
００−ＳＢＫ０３に対してビット線対の一方をプルアッ
プすることによってデータが書き込まれる。また、メイ
ンブロックＭＢＫ０内のサブブロックＳＢＫ００−ＳＢ
Ｋ０３に対するのと同様にしてメインブロックＭＢＫ１
内のサブブロックＳＢＫ１０−ＳＢＫ１３に対してもビ
ット線対の一方をプルアップすることによってデータが
書き込まれる。
【０２６９】通常、ビット線のプリチャージレベルは１
／２ＶＤＤに設定されている。ところが、メモリセルの
“１”レベル電荷保持特性を向上させるためにビット線
のプリチャージレベルを１／２ＶＤＤレベルよりも低く
する場合がある。この場合には、ビット線対の一方をプ
ルダウンするよりもプルアップすることによって書き込
みを行ったほうが書き込みマージンをより多く確保する
ことができる。第１２の実施形態によるＤＲＡＭでは、
ビット線電圧Ｖｂｐが参照電圧Ｖｂｐｒｅｆ（＝１／２
ＶＤＤ）よりも低いときはビット線対の一方をプルアッ
プすることによってデータを書き込む。したがって、こ
のような場合であっても十分な書き込みマージンを確保
できる。また、上述の場合の他にも何らかの原因によっ
てプリチャージ状態のビット線の電圧レベルが１／２Ｖ
ＤＤよりも低くなる場合にも同様に十分な書き込みマー
ジンを確保できる。さらに、第１２の実施形態によるＤ
ＲＡＭでは、ビット線電圧Ｖｂｐが参照電圧Ｖｂｐｒｅ
ｆ（＝１／２ＶＤＤ）よりも高いときはビット線対の一
方をプルダウンすることによってデータを書き込む。し
たがって、何らかの原因によってプリチャージ状態のビ
ット線の電圧レベルが１／２ＶＤＤよりも高くなる場合
であっても十分な書き込みマージンを確保できる。
【０２７０】（第１３の実施形態）図１８は、この発明
の第１３の実施形態によるＤＲＡＭの全体構成を示すブ
ロック図である。図１８に示すＤＲＡＭは、図１３に示
したＤＲＡＭに加えてさらに、ＡＮＤ回路ＡＤ１８１，
ＡＤ１８２と、インバータＩＶ１８１−ＩＶ１８７と、
ＯＲ回路ＯＲ１８１と、ＮチャネルＭＯＳトランジスタ
Ｔ１８１−Ｔ１８８とを備える。
【０２７１】ＡＮＤ回路ＡＤ１８１は、アドレスビット
Ａ０と制御信号ＥＸＡ０とのＡＮＤを出力する。ＡＮＤ
回路ＡＤ１８２は、アドレスビットＡ１と制御信号ＥＸ
Ａ１とのＡＮＤを出力する。ＯＲ回路ＯＲ１８１は、Ａ
ＮＤ回路ＡＤ１８１の出力とＡＮＤ回路ＡＤ１８２の出
力とのＯＲを出力する。インバータＩＶ１８１は、ＯＲ
回路ＯＲ１８１の出力を反転する。ＮチャネルＭＯＳト
ランジスタＴ１，Ｔ３，Ｔ５，Ｔ７は、ＯＲ回路ＯＲ１
８１の出力に応答してオン／オフする。ＮチャネルＭＯ
ＳトランジスタＴ０，Ｔ２，Ｔ４，Ｔ６は、インバータ
ＩＶ１８１の出力に応答してオン／オフする。
【０２７２】インバータＩＶ１８２は、制御信号ＥＸＡ
０を反転する。インバータＩＶ１８３は、接地電圧ＶＳ
Ｓを反転して出力する。ＮチャネルＭＯＳトランジスタ
Ｔ１８１は、インバータＩＶ１８３の出力ノードとノー
ドＮ１８１との間に接続され、インバータＩＶ１８２の
出力に応答してオン／オフする。ＮチャネルＭＯＳトラ
ンジスタＴ１８３は、接地電圧ＶＳＳを受ける接地ノー
ドとノードＮ１８１との間に接続され、制御信号ＥＸＡ
０に応答してオン／オフする。インバータＩＶ１８４
は、接地電圧ＶＳＳを反転して出力する。ＮチャネルＭ
ＯＳトランジスタＴ１８２は、インバータＩＶ１８４の
出力ノードとノードＮ１８２との間に接続され、インバ
ータＩＶ１８２の出力に応答してオン／オフする。Ｎチ
ャネルＭＯＳトランジスタＴ１８４は、接地ノードとノ
ードＮ１８２との間に接続され、制御信号ＥＸＡ０に応
答してオン／オフする。
【０２７３】インバータＩＶ１８５は、制御信号ＥＸＡ
１を反転する。インバータＩＶ１８６は、接地電圧ＶＳ
Ｓを反転して出力する。ＮチャネルＭＯＳトランジスタ
Ｔ１８５は、インバータＩＶ１８６の出力ノードとノー
ドＮ１８３との間に接続され、インバータＩＶ１８５の
出力に応答してオン／オフする。ＮチャネルＭＯＳトラ
ンジスタＴ１８７は、接地電圧ＶＳＳを受ける接地ノー
ドとノードＮ１８３との間に接続され、制御信号ＥＸＡ
１に応答してオン／オフする。インバータＩＶ１８７
は、接地電圧ＶＳＳを反転して出力する。ＮチャネルＭ
ＯＳトランジスタＴ１８６は、インバータＩＶ１８７の
出力ノードとノードＮ１８４との間に接続され、インバ
ータＩＶ１８５の出力に応答してオン／オフする。Ｎチ
ャネルＭＯＳトランジスタＴ１８８は、接地ノードとノ
ードＮ１８４との間に接続され、制御信号ＥＸＡ１に応
答してオン／オフする。
【０２７４】また、配線ＮＧＡ０，ＮＧＢ０，ＮＧＡ
１，ＮＧＢ１の一端はそれぞれノードＮ１８１−Ｎ１８
４に接続される。
【０２７５】次に、以上のように構成されたＤＲＡＭの
書き込み動作について説明する。
【０２７６】不活性の制御信号ＥＸＡ０，ＥＸＡ１が外
部から与えられると、ＮチャネルＭＯＳトランジスタＴ
１８１，Ｔ１８２，Ｔ１８５，Ｔ１８６はオンになり、
ＮチャネルＭＯＳトランジスタＴ１８３，Ｔ１８４，Ｔ
１８７，Ｔ１８８はオフになる。これにより、ノードＮ
１８１−Ｎ１８４を介して配線ＮＧＡ０，ＭＧＢ０，Ｎ
ＧＡ１，ＮＧＢ１に電源電圧ＶＤＤが与えられる。アド
レスビットＡ０が活性かつアドレスビットＡ１が不活性
のとき、書き込み回路１３０内のＮチャネルＭＯＳトラ
ンジスタＴ０，Ｔ２，Ｔ４，Ｔ６はオンになりＮチャネ
ルＭＯＳトランジスタＴ１，Ｔ３，Ｔ５，Ｔ７はオフに
なる。そして第９の実施形態において説明したのと同様
にしてメインブロックＭＢＫ０内のサブブロックＳＢＫ
００−ＳＢＫ０３に対してビット線対の一方をプルアッ
プすることによってデータが書き込まれる。また、アド
レスビットＡ０が不活性かつアドレスビットＡ１が活性
のときもメインブロックＭＢＫ０内のサブブロックＳＢ
Ｋ００−ＳＢＫ０３に対する書き込みと同様に、メイン
ブロックＭＢＫ１内のサブブロックＳＢＫ１０−ＳＢＫ
１３に対してビット線対の一方をプルアップすることに
よってデータが書き込まれる。
【０２７７】活性の制御信号ＥＸＡ０が外部から与えら
れると、ＮチャネルＭＯＳトランジスタＴ１８１，Ｔ１
８２はオフになり、ＮチャネルＭＯＳトランジスタＴ１
８３，Ｔ１８４はオンになる。これにより、ノードＮ１
８１，Ｎ１８２を介して配線ＮＧＡ０，ＭＧＢ０に接地
電圧ＶＳＳが与えられる。アドレスビットＡ０が活性か
つアドレスビットＡ１が不活性のとき、書き込み回路１
３０内のＮチャネルＭＯＳトランジスタＴ０，Ｔ２，Ｔ
４，Ｔ６はオフになりＮチャネルＭＯＳトランジスタＴ
１，Ｔ３，Ｔ５，Ｔ７はオンになる。そして第９の実施
形態において説明したメインブロックＭＢＫ１内のサブ
ブロックＳＢＫ１０−ＳＢＫ１３に対する書き込みと同
様に、メインブロックＭＢＫ０内のサブブロックＳＢＫ
００−ＳＢＫ０３に対してビット線対の一方をプルダウ
ンすることによってデータが書き込まれる。
【０２７８】活性の制御信号ＥＸＡ１が外部から与えら
れると、ＮチャネルＭＯＳトランジスタＴ１８５，Ｔ１
８６はオフになり、ＮチャネルＭＯＳトランジスタＴ１
８７，Ｔ１８８はオンになる。これにより、ノードＮ１
８３，Ｎ１８４を介して配線ＮＧＡ１，ＭＧＢ１に接地
電圧ＶＳＳが与えられる。アドレスビットＡ０が不活性
かつアドレスビットＡ１が活性のとき、書き込み回路１
３０内のＮチャネルＭＯＳトランジスタＴ０，Ｔ２，Ｔ
４，Ｔ６はオフになりＮチャネルＭＯＳトランジスタＴ
１，Ｔ３，Ｔ５，Ｔ７はオンになる。そして第９の実施
形態において説明したのと同様に、メインブロックＭＢ
Ｋ１内のサブブロックＳＢＫ１０−ＳＢＫ１３に対して
ビット線対の一方をプルダウンすることによってデータ
が書き込まれる。
【０２７９】以上のように第１３の実施形態によるＤＲ
ＡＭでは、メインブロックＭＢＫ０，ＭＢＫ１内のメモ
リセルへの書き込みをビット線対の一方をプルアップす
ることによって行うかプルダウンすることによって行う
かを外部から与えられる制御信号ＥＸＡ０，ＥＸＡ１に
応じて変えることができる。これにより、チップの検査
評価時に、ビット線対の一方をプルアップすることによ
ってデータを書き込むときとプルダウンすることによっ
てデータを書き込むときとでどちらがより書き込みマー
ジンを確保できるかをメインブロックＭＢＫ０，ＭＢＫ
１ごとに調べることができる。この結果、メインブロッ
クＭＢＫ０，ＭＢＫ１内のメモリセルへの書き込み方式
をそれぞれマージンの多いほうの書き込み方式にするこ
とができる。
【０２８０】
【発明の効果】以上に説明したように、この発明による
半導体記憶装置によればデータ転送回路を含む周辺回路
が１ポート分でよいためにレイアウト面積を小さくする
ことができる。
【図面の簡単な説明】
【図１】この発明の第１の実施形態によるＤＲＡＭの全
体構成を示すブロック図である。
【図２】図１に示した分周器の動作を説明するためのタ
イミングチャートである。
【図３】図１に示したＤＲＡＭの読み出し動作を説明す
るためのタイミングチャートである。
【図４】この発明の第２の実施形態によるＤＲＡＭの全
体構成を示すブロック図である。
【図５】図４に示したＤＲＡＭの読み出し動作を説明す
るためのタイミングチャートである。
【図６】この発明の第３の実施形態によるＤＲＡＭの全
体構成を示すブロック図である。
【図７】この発明の第４の実施形態によるＤＲＡＭの全
体構成を示すブロック図である。
【図８】この発明の第５の実施形態による書き込み動作
を説明するためのタイミングチャートである。
【図９】この発明の第６の実施形態によるＤＲＡＭの全
体構成を示すブロック図である。
【図１０】この発明の第７の実施形態によるＤＲＡＭの
全体構成を示すブロック図である。
【図１１】図１０に示した出力バッファの内部構成を示
すブロック図である。
【図１２】この発明の第８の実施形態による出力バッフ
ァの内部構成を示すブロック図である。
【図１３】この発明の第９の実施形態によるＤＲＡＭの
全体構成を示すブロック図である。
【図１４】図１３に示したメモリブロックの内部構成を
示すブロック図である。
【図１５】この発明の第１０の実施形態によるＤＲＡＭ
の全体構成を示すブロック図である。
【図１６】この発明の第１１の実施形態によるＤＲＡＭ
の全体構成を示すブロック図である。
【図１７】この発明の第１２の実施形態によるＤＲＡＭ
の全体構成を示すブロック図である。
【図１８】この発明の第１３の実施形態によるＤＲＡＭ
の全体構成を示すブロック図である。
【図１９】２つのトランジスタと１つのキャパシタとで
構成されるメモリセルを有する従来のＤＲＡＭの全体構
成を示すブロック図である。
【符号の説明】
ＭＣａｉ１−ＭＣａｉ４，ＭＣｂｉ１−ＭＣｂｉ４，Ｍ
Ｃ６１−ＭＣ６８，ＭＣ１４１−ＭＣ１４８ メモリセ
ル Ｗａｉ１−Ｗａｉ４，Ｗｂｉ１−Ｗｂｉ４，ＷＬ１，Ｗ
Ｌ２，ＷＬ１１，ＷＬ１２ ワード線 ワード線 Ｂａｉ１，Ｂａｉ２，／Ｂａｉ１，／Ｂａｉ２，Ｂｂｉ
１，Ｂｂｉ２，／Ｂｂｉ１，／Ｂｂｉ２ ビット線 （ＢＬ１，／ＢＬ１）−（ＢＬ４，／ＢＬ４），（ＢＬ
１１，／ＢＬ１１）−（ＢＬ１４，／ＢＬ１４） ビッ
ト線対 ＲＤＢ，ＷＤＢ，ＤＢａ，ＤＢｂ，（ＤＬ，／ＤＬ），
（ＤＬ０，／ＤＬ０），（ＤＬ１，／ＤＬ１） データ
線対 １４ａｉ−１７ａｉ，１４ｂｉ−１７ｂｉ 列選択スイ
ッチ ＷＤａｉ，ＷＤｂｉ ワード線ドライバ ＣＲａｉ，ＣＷａｉ，ＣＲｂｉ，ＣＷｂｉ，６３，６４
列選択回路 ２５ リードアンプ ２６ ライトドライバ ２７ 入出力バッファ ５０−５３，ＴＧ１，ＴＧ２，ＴＧ１０ トランスファ
ゲート ６０ ライトドライバ ６１ 列アドレスデコーダ Ｔ６１−Ｔ６８，Ｔ７１−Ｔ７８ ＮチャネルＭＯＳト
ランジスタ ＭＡ０，ＭＡ１ メインアンプ ＴＢ０，ＴＢ１，ＴＢ１０１，ＴＢ１０２ トライステ
ートバッファ Ｌ９０−Ｌ９２ ラッチ回路 ＲＥ０，ＲＥ１ イネーブル信号 １００，１１０ 出力バッファ １２０ 周波数検知回路 １３０ 書き込み回路
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ１１Ｃ 11/34 ３５４Ｒ ３６２Ｈ Ｆターム(参考） 5M024 AA20 AA55 AA75 BB04 BB09 BB15 BB17 BB28 BB33 BB35 BB36 CC97 DD02 DD45 DD59 GG20 HH10 JJ02 JJ17 JJ20 JJ32 JJ36 JJ60 PP01 PP02 PP03 PP07

Claims (25)

    【特許請求の範囲】
  1. 【請求項１】 半導体記憶装置であって、 行および列に配置された複数のメモリセルと、 前記行に配置された複数の第１および第２のワード線
    と、 前記列に配置された複数の第１および第２のビット線と
    を備え、 前記複数のメモリセルの各々は、第１のトランジスタ
    と、第２のトランジスタと、キャパシタとを含み、 前記第１のトランジスタは、対応する第１のビット線と
    前記キャパシタとの間に接続され、対応する第１のワー
    ド線の電圧をゲートに受け、 前記第２のトランジスタは、対応する第２のビット線と
    前記キャパシタとの間に接続され、対応する第２のワー
    ド線の電圧をゲートに受け、 前記半導体記憶装置はさらに、 データ線と、 前記複数の第１のビット線に対応して設けられ、各々が
    対応する第１のビット線と前記データ線とを接続／非接
    続にする複数の第１の列選択スイッチと、 前記複数の第２のビット線に対応して設けられ、各々が
    対応する第２のビット線と前記データ線とを接続／非接
    続にする複数の第２の列選択スイッチと、 アクセスすべきメモリセルに対応する第１および第２の
    ワード線を駆動するワード線ドライバと、 アクセスすべきメモリセルに対応する第１および第２の
    列選択スイッチをオン／オフする列選択回路と、 外部とデータのやりとりをする入出力バッファと、 メモリセルから前記データ線に読み出されたデータを前
    記入出力バッファへ転送し、前記入出力バッファからの
    書き込みデータを前記データ線へ転送するデータ転送回
    路とを備え、 前記半導体記憶装置は、 前記ワード線ドライバおよび前記列選択回路をインター
    リーブ動作させ、前記データ転送回路および前記入出力
    バッファはインターリーブ動作させないことを特徴とす
    る半導体記憶装置。
  2. 【請求項２】 請求項１に記載の半導体記憶装置におい
    て、 前記データ線は、 書き込み用データ線と、読み出し用データ線とを含み、 前記複数の第１および第２の列選択スイッチの各々は、 メモリセルへデータを書き込むときには、対応するビッ
    ト線と書き込み用データ線とを接続／非接続にする一
    方、メモリセルからデータを読み出すときには、対応す
    るビット線と読み出し用データ線とを接続／非接続にす
    ることを特徴とする半導体記憶装置。
  3. 【請求項３】 請求項１に記載の半導体記憶装置におい
    て、 前記データ線は単一のデータ線であることを特徴とする
    半導体記憶装置。
  4. 【請求項４】 半導体記憶装置であって、 行および列に配置された複数のメモリセルと、 前記行に配置された複数の第１および第２のワード線
    と、 前記列に配置された複数の第１および第２のビット線と
    を備え、 前記複数のメモリセルの各々は、第１のトランジスタ
    と、第２のトランジスタと、キャパシタとを含み、 前記第１のトランジスタは、対応する第１のビット線と
    前記キャパシタとの間に接続され、対応する第１のワー
    ド線の電圧をゲートに受け、 前記第２のトランジスタは、対応する第２のビット線と
    前記キャパシタとの間に接続され、対応する第２のワー
    ド線の電圧をゲートに受け、 前記半導体記憶装置はさらに、 第１のデータ線と、 第２のデータ線と、 前記複数の第１のビット線に対応して設けられ、各々が
    対応する第１のビット線と前記第１のデータ線とを接続
    ／非接続にする複数の第１の列選択スイッチと、 前記複数の第２のビット線に対応して設けられ、各々が
    対応する第２のビット線と前記第２のデータ線とを接続
    ／非接続にする複数の第２の列選択スイッチと、 アクセスすべきメモリセルに対応する第１および第２の
    ワード線を駆動するワード線ドライバと、 アクセスすべきメモリセルに対応する第１および第２の
    列選択スイッチをオン／オフする列選択回路と、 外部とデータのやりとりをする入出力バッファと、 データ転送回路と、 メモリセルから前記第１または第２のデータ線に読み出
    されたデータを前記データ転送回路に転送し、前記デー
    タ転送回路からのデータを前記第１または第２のデータ
    線に転送する切り替え手段と、 前記切り替え手段からのデータを前記入出力バッファへ
    転送し、前記入出力バッファからのデータを前記切り替
    え手段に転送するデータ転送回路とを備え、前記半導体
    記憶装置は、 前記ワード線ドライバ、前記列選択回路および前記切り
    替え手段をインターリーブ動作させ、前記データ転送回
    路および前記入出力バッファはインターリーブ動作させ
    ないことを特徴とする半導体記憶装置。
  5. 【請求項５】 請求項４に記載の半導体記憶装置におい
    て、 前記切り替え手段からのデータを前記入出力バッファへ
    転送するための読み出し用データ線と、 前記入出力バッファからのデータを前記切り替え手段に
    転送するための書き込み用データ線とをさらに備えるこ
    とを特徴とする半導体記憶装置。
  6. 【請求項６】 行および列に配置された複数のメモリセ
    ルと、 前記行に配置された複数のワード線と、 前記列に配置された複数のビット線対と、 データ線対と、 前記複数のメモリセルのいずれかにデータを書き込むと
    き活性の信号を発生するデコーダと、 前記デコーダからの活性の信号を受けたとき、書き込み
    データに応じて前記データ線対の一方または他方を活性
    化する書き込み回路と、 前記データ線対の一方と前記複数のビット線対の一方と
    の間に接続され、前記データ線対の一方の電圧に応答し
    てオン／オフする複数の第１のトランジスタと、 前記データ線対の他方と前記複数のビット線対の他方と
    の間に接続され、前記データ線対の他方の電圧に応答し
    てオン／オフする複数の第２のトランジスタと、 前記複数の第１のトランジスタと前記複数のビット線対
    の一方との間に接続された複数の第３のトランジスタ
    と、 前記複数の第２のトランジスタと前記複数のビット線対
    の他方との間に接続された複数の第４のトランジスタ
    と、 前記複数の第３および第４のトランジスタのうちデータ
    を書き込むべきメモリセルに対応するビット線対に対応
    するトランジスタのゲートに活性の信号を与える列選択
    回路とを備えることを特徴とする半導体記憶装置。
  7. 【請求項７】 請求項６に記載の半導体記憶装置におい
    て、 前記複数の第１のトランジスタは、前記データ線対の一
    方の電圧に代えて他方の電圧に応答してオン／オフし、 前記複数の第２のトランジスタは、前記データ線対の他
    方の電圧に代えて一方の電圧に応答してオン／オフする
    ことを特徴とする半導体記憶装置。
  8. 【請求項８】 行および列に配置された複数のメモリセ
    ルと、 前記行に配置された複数のワード線と、 前記列に配置された複数のビット線対と、 データ線対と、 前記複数のメモリセルのいずれかにデータを書き込むと
    き活性の信号を発生するデコーダと、 前記デコーダからの活性の信号を受けたとき、書き込み
    データに応じて前記データ線対の一方または他方を活性
    化する書き込み回路と、 電源電圧または接地電圧を受けるノードと前記複数のビ
    ット線対の一方との間に接続され、前記データ線対の一
    方の電圧に応答してオン／オフする複数の第１のトラン
    ジスタと、 前記ノードと前記複数のビット線対の他方との間に接続
    され、前記データ線対の他方の電圧に応答してオン／オ
    フする複数の第２のトランジスタと、 前記複数の第１のトランジスタと前記複数のビット線対
    の一方との間に接続された複数の第３のトランジスタ
    と、 前記複数の第２のトランジスタと前記複数のビット線対
    の他方との間に接続された複数の第４のトランジスタ
    と、 前記複数の第３および第４のトランジスタのうちデータ
    を書き込むべきメモリセルに対応するビット線対に対応
    するトランジスタのゲートに活性の信号を与える列選択
    回路とを備えることを特徴とする半導体記憶装置。
  9. 【請求項９】 請求項６または請求項８に記載の半導体
    記憶装置において、 前記第１および第２のトランジスタはＣＭＯＳ型トラン
    ジスタであることを特徴とする半導体記憶装置。
  10. 【請求項１０】 請求項６または請求項８に記載の半導
    体記憶装置において、 データを書き込むべきメモリセルに対応するビット線対
    が書き込みデータに応じて駆動された後に当該ビット線
    対の電位差を増幅するセンスアンプをさらに備えること
    を特徴とする半導体記憶装置。
  11. 【請求項１１】 請求項１０に記載の半導体記憶装置に
    おいて、 データを書き込むべきメモリセルに対応するビット線対
    が書き込みデータに応じて駆動されてから前記センスア
    ンプによって当該ビット線対の電位差が増幅されるまで
    の間の所定の期間当該ビット線対をプリチャージするプ
    リチャージ回路をさらに備えることを特徴とする半導体
    記憶装置。
  12. 【請求項１２】 活性の第１のイネーブル信号に応答し
    て活性化され、第１のメモリセルから読み出されたデー
    タを増幅する第１のメインアンプと、 前記第１のイネーブル信号が活性のとき、前記第１のメ
    インアンプによって増幅されたデータに応じて自身の出
    力ノードを駆動し、前記第１のイネーブル信号が不活性
    のとき、前記出力ノードをハイインピーダンス状態にす
    る第１のトライステートバッファと、 前記第１のトライステートバッファの出力ノードのデー
    タをラッチし外部へ出力する第１のラッチ回路とを備え
    ることを特徴とする半導体記憶装置。
  13. 【請求項１３】 請求項１２に記載の半導体記憶装置に
    おいて、 第２のラッチ回路と、 前記トライステートバッファの出力ノードと前記第２の
    ラッチ回路との間に接続され、テストモードのとき前記
    トライステートバッファの出力ノードと前記第２のラッ
    チ回路とを接続状態にし、通常モードのとき前記トライ
    ステートバッファの出力ノードと前記第２のラッチ回路
    とを非接続状態にするスイッチとをさらに備えることを
    特徴とする半導体記憶装置。
  14. 【請求項１４】 請求項１２に記載の半導体記憶装置に
    おいて、 活性の第２のイネーブル信号に応答して活性化され、第
    ２のメモリセルから読み出されたデータを増幅する第２
    のメインアンプと、 前記第２のイネーブル信号が活性のとき、前記第２のメ
    インアンプによって増幅されたデータに応じて自身の出
    力ノードを駆動し、前記第２のイネーブル信号が不活性
    のとき、前記出力ノードをハイインピーダンス状態にす
    る第２のトライステートバッファと、 前記第２のトライステートバッファの出力ノードのデー
    タをラッチし外部へ出力する第２のラッチ回路と、 前記第１のラッチ回路の出力ノードと前記第２のラッチ
    回路の出力ノードとの間に接続され、読み出しデータの
    ビット幅に応じてオン／オフするスイッチとをさらに備
    えることを特徴とする半導体記憶装置。
  15. 【請求項１５】 請求項１３または請求項１４に記載の
    半導体記憶装置において、 前記第１および第２のラッチ回路のうち使用されないラ
    ッチ回路をラッチできないように制御することを特徴と
    する半導体記憶装置。
  16. 【請求項１６】 メモリセルから読み出されたデータを
    出力端子へ出力する出力バッファを備え、 前記出力バッファは、 メモリセルからの読み出しデータに応じて前記出力端子
    を駆動する第１のバッファと、 活性状態および不活性状態を有し、活性状態のとき、前
    記読み出しデータに応じて前記出力端子を駆動する第２
    のバッファとを含むことを特徴とする半導体記憶装置。
  17. 【請求項１７】 請求項１６に記載の半導体記憶装置に
    おいて、 前記第２のバッファは、メモリセルからの読み出しデー
    タのビット幅に応じて活性化／非活性化されることを特
    徴とする半導体記憶装置。
  18. 【請求項１８】 請求項１７に記載の半導体記憶装置に
    おいて、 前記第２のバッファは、メモリセルからの読み出しデー
    タのビット幅を認識できる外部信号に応じて活性化／非
    活性化されることを特徴とする半導体記憶装置。
  19. 【請求項１９】請求項１７に記載の半導体記憶装置にお
    いて、 前記第２のバッファの活性化／不活性化は、メモリセル
    からの読み出しデータのビット幅を表すフューズを活用
    することによって制御されることを特徴とする半導体記
    憶装置。
  20. 【請求項２０】 請求項１６に記載の半導体記憶装置に
    おいて、 前記半導体記憶装置の動作周波数を検知する検知回路を
    さらに備え、 前記第２のバッファは、前記検知回路によって検知され
    た動作周波数に応じて活性化／不活性化されることを特
    徴とする半導体記憶装置。
  21. 【請求項２１】 行および列に配置された複数のメモリ
    セルと、 前記行に配置された複数のワード線と、 前記列に配置された複数のビット線対と、 データ線対と、 第１の電圧を受けるノードと前記複数のビット線対の一
    方との間に接続され、前記データ線対の一方の電圧に応
    答してオン／オフする複数の第１のトランジスタと、 前記ノードと前記複数のビット線対の他方との間に接続
    され、前記データ線対の他方の電圧に応答してオン／オ
    フする複数の第２のトランジスタと、 前記複数の第１のトランジスタと前記複数のビット線対
    の一方との間に接続された複数の第３のトランジスタ
    と、 前記複数の第２のトランジスタと前記複数のビット線対
    の他方との間に接続された複数の第４のトランジスタ
    と、 前記複数の第３および第４のトランジスタのうちデータ
    を書き込むべきメモリセルに対応するビット線対に対応
    するトランジスタのゲートに活性の信号を与える列選択
    回路と、 前記複数のメモリセルのいずれかにデータを書き込むと
    き、書き込みデータと前記ノードが受ける第１の電圧の
    レベルとに応じて前記データ線対の一方または他方を活
    性化する書き込み回路とを備えることを特徴とする半導
    体記憶装置。
  22. 【請求項２２】 請求項２１に記載の半導体記憶装置に
    おいて、 前記複数のメモリセルを特定するアドレスに応じて電源
    電圧または接地電圧を前記第１の電圧として前記ノード
    に供給する手段をさらに備えることを特徴とする半導体
    記憶装置。
  23. 【請求項２３】 請求項２１に記載の半導体記憶装置に
    おいて、 前記半導体記憶装置の動作周波数に応じて電源電圧また
    は接地電圧を前記第１の電圧として前記ノードに供給す
    る手段をさらに備えることを特徴とする半導体記憶装
    置。
  24. 【請求項２４】 請求項２１に記載の半導体記憶装置に
    おいて、 前記複数のビット線対のうちのあるビット線対のプリチ
    ャージ電位に応じて電源電圧または接地電圧を前記第１
    の電圧として前記ノードに供給する手段をさらに備える
    ことを特徴とする半導体記憶装置。
  25. 【請求項２５】 請求項２１に記載の半導体記憶装置に
    おいて、 外部からの制御に応じて電源電圧または接地電圧を前記
    第１の電圧として前記ノードに供給する手段をさらに備
    えることを特徴とする半導体記憶装置。
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