JP2003077272A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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-
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Abstract
タTa−ビット線対(Bai1,/Bai1),(Ba
i2,/Bai2)−列選択スイッチ14ai,15a
i−データ線対DBaの経路のポートAと、アクセスす
べきメモリセルのトランジスタTb−ビット線対(Bb
i1,/Bbi1),(Bbi2,/Bbi2)−列選
択スイッチ14bi,15bi−データ線対DBbの経
路のポートBとをクロックCLKの2周期でインターリ
ーブ動作させる。データ線対DBa,DBbに転送され
たデータはトランスファゲート50,51によってクロ
ックCLKの1周期ごとに交互にデータ線対RDBに転
送され、リードアンプ25によって増幅され入出力バッ
ファ27へ出力される。入出力バッファ27はリードア
ンプ25からのデータをクロックCLKの1周期で外部
へ出力する。
Description
ミックランダムアクセスメモリ)などの半導体記憶装置
に関する。
1サイクル時間ごとにメモリセルへの再書き込みおよび
ビット線のプリチャージを行う必要がある。このためア
クセス時間の約2倍のサイクル時間を要する。このビッ
ト線のプリチャージを見かけ上かくすことによってアク
セス時間とほぼ同等にまでサイクル時間を短くする技術
として、2つのトランジスタと1つのキャパシタとで構
成されるメモリセルを用いて内部の2つのポートをイン
ターリーブ動作させる技術がある。この技術を適用した
DRAMの概略構成を図19に示す。このDRAMのメ
モリセルMC1−MC4は、2つのトランジスタTa,
Tbと1つのキャパシタCとを含む。そしてこのDRA
Mでは、(トランジスタTa)−(ビット線BLa1ま
たはBLa2)−(データバスDBa)−(リードアン
プ&ライトドライバ1103a)の経路によって形成さ
れるポートAと、(トランジスタTb)−(ビット線B
Lb1またはBLb2)−(データバスDBb)−(リ
ードアンプ&ライトドライバ1103b)の経路によっ
て形成されるポートBとをインターリーブ動作させてい
る。以下、メモリセルからデータを読み出す場合を例と
してインターリーブ動作について説明する。
線WLa1が活性化され、メモリセルMC1およびMC
3のトランジスタTaがオンになる。これによりメモリ
セルMC1およびMC3のキャパシタCに蓄積されてい
たデータがビット線BLa1およびBLa2に読み出さ
れ、センスアンプ(図示せず)によって増幅される。そ
して列デコーダ1102aによってビット線BLa1が
選択され、ビット線BLa1とデータバスDBaとが接
続される。これにより、メモリセルMC1からビット線
BLa1に読み出されたデータがデータバスDBaに転
送される。また、ビット線BLa1およびBLa2に読
み出されたデータがメモリセルMC1およびMC3に再
書き込みされる。そして行デコーダ1101によってワ
ード線WLa1が不活性化され、メモリセルMC1およ
びMC3のトランジスタTaがオフになる。上述の動作
が行われている間にビット線BLb1およびBLb2が
プリチャージされる。
ードアンプ&ライトドライバ1103aによって増幅さ
れて入出力バッファ1104に与えられ、入出力バッフ
ァ1104によって外部へ出力される。一方、行デコー
ダ1101によってワード線WLb2が活性化され、メ
モリセルMC2およびMC4のトランジスタTbがオン
になる。これによりメモリセルMC2およびMC4のキ
ャパシタCに蓄積されていたデータがビット線BLb1
およびBLb2に読み出され、センスアンプ(図示せ
ず)によって増幅される。そして列デコーダ1102b
によってビット線BLb1が選択され、ビット線BLb
1とデータバスDBbとが接続される。これにより、メ
モリセルMC2からビット線BLb1に読み出されたデ
ータがデータバスDBbに転送される。また、ビット線
BLb1およびBLb2に読み出されたデータがメモリ
セルMC2およびMC4に再書き込みされる。そして行
デコーダ1101によってワード線WLb1が不活性化
され、メモリセルMC2およびMC4のトランジスタT
bがオフになる。上述の動作が行われている間にこんど
はビット線BLa1およびBLa2がプリチャージされ
る。
ータがリードアンプ&ライトドライバ1103bによっ
て増幅されて入出力バッファ1104に与えられ、入出
力バッファ1104によって外部へ出力される。
リーブ動作させることによってビット線のプリチャージ
を見かけ上かくし、アクセス時間とほぼ同等にまでサイ
クル時間を短くしている。
Mでは、ポートAに対してはリードアンプ&ライトドラ
イバ1103a、ポートBに対してはリードアンプ&ラ
イトドライバ1103bというように各ポートに対して
それぞれリードアンプ&ライトドライバが設けられてい
る。したがって、ビット幅が大きい仕様を要求された場
合(例えば混載DRAMなどの場合)に、リードアンプ
&ライトドライバを含む周辺回路の面積が大きくなる。
めになされたものであり、その目的は、レイアウト面積
を小さくすることができる半導体記憶装置を提供するこ
とである。
従うと、半導体記憶装置は、複数のメモリセルと、複数
の第1および第2のワード線と、複数の第1および第2
のビット線とを備える。複数のメモリセルは行および列
に配置される。複数の第1および第2のワード線は行に
配置される。複数の第1および第2のビット線は列に配
置される。上記複数のメモリセルの各々は、第1のトラ
ンジスタと、第2のトランジスタと、キャパシタとを含
む。第1のトランジスタは、対応する第1のビット線と
キャパシタとの間に接続され、対応する第1のワード線
の電圧をゲートに受ける。上記第2のトランジスタは、
対応する第2のビット線とキャパシタとの間に接続さ
れ、対応する第2のワード線の電圧をゲートに受ける。
上記半導体記憶装置はさらに、データ線と、複数の第1
および第2の列選択スイッチと、ワード線ドライバと、
列選択回路と、入出力バッファと、データ転送回路とを
備える。複数の第1の列選択スイッチは、複数の第1の
ビット線に対応して設けられ、各々が対応する第1のビ
ット線とデータ線とを接続/非接続にする。複数の第2
の列選択スイッチは、複数の第2のビット線に対応して
設けられ、各々が対応する第2のビット線とデータ線と
を接続/非接続にする。ワード線ドライバは、アクセス
すべきメモリセルに対応する第1および第2のワード線
を駆動する。列選択回路は、アクセスすべきメモリセル
に対応する第1および第2の列選択スイッチをオン/オ
フする。入出力バッファは、外部とデータのやりとりを
する。データ転送回路は、メモリセルからデータ線に読
み出されたデータを入出力バッファへ転送し、入出力バ
ッファからの書き込みデータをデータ線へ転送する。そ
して上記半導体記憶装置は、ワード線ドライバおよび列
選択回路をインターリーブ動作させ、データ転送回路お
よび入出力バッファはインターリーブ動作させない。
を含む周辺回路が1ポート分でよいためにレイアウト面
積を小さくすることができる。
データ線と、読み出し用データ線とを含む。また上記複
数の第1および第2の列選択スイッチの各々は、メモリ
セルへデータを書き込むときには、対応するビット線と
書き込み用データ線とを接続/非接続にする一方、メモ
リセルからデータを読み出すときには、対応するビット
線と読み出し用データ線とを接続/非接続にする。
タ線に対しては読み出し用の制御を行うだけでよく、書
き込み用データ線に対しては書き込み用の制御を行うだ
けでよい。これにより、1つのデータ線に対して読み出
し用の制御および書き込み用の制御の両方を行う場合に
比べて書き込み用データ線および読み出し用データ線に
対する制御およびタイミングの設計を容易に行うことが
できる。
線である。
チャージを考慮する必要がなくなるため、より高速設計
が可能となる。
体記憶装置は、複数のメモリセルと、複数の第1および
第2のワード線と、複数の第1および第2のビット線と
を備える。複数のメモリセルは行および列に配置され
る。複数の第1および第2のワード線は行に配置され
る。複数の第1および第2のビット線は列に配置され
る。上記複数のメモリセルの各々は、第1のトランジス
タと、第2のトランジスタと、キャパシタとを含む。第
1のトランジスタは、対応する第1のビット線とキャパ
シタとの間に接続され、対応する第1のワード線の電圧
をゲートに受ける。第2のトランジスタは、対応する第
2のビット線とキャパシタとの間に接続され、対応する
第2のワード線の電圧をゲートに受ける。上記半導体記
憶装置はさらに、第1および第2のデータ線と、複数の
第1および第2の列選択スイッチと、ワード線ドライバ
と、列選択回路と、入出力バッファと、データ転送回路
と、切り替え手段とを備える。複数の第1の列選択スイ
ッチは、複数の第1のビット線に対応して設けられ、各
々が対応する第1のビット線と第1のデータ線とを接続
/非接続にする。複数の第2の列選択スイッチは、複数
の第2のビット線に対応して設けられ、各々が対応する
第2のビット線と第2のデータ線とを接続/非接続にす
る。ワード線ドライバは、アクセスすべきメモリセルに
対応する第1および第2のワード線を駆動する。列選択
回路は、アクセスすべきメモリセルに対応する第1およ
び第2の列選択スイッチをオン/オフする。入出力バッ
ファは、外部とデータのやりとりをする。切り替え手段
は、メモリセルから第1または第2のデータ線に読み出
されたデータをデータ転送回路に転送し、データ転送回
路からのデータを第1または第2のデータ線に転送す
る。データ転送回路は、切り替え手段からのデータを入
出力バッファへ転送し、入出力バッファからのデータを
切り替え手段に転送する。そして上記半導体記憶装置
は、ワード線ドライバ、列選択回路および切り替え手段
をインターリーブ動作させ、データ転送回路および入出
力バッファはインターリーブ動作させない。
を含む周辺回路が1ポート分でよいためにレイアウト面
積を小さくすることができる。
較的負荷の重い第1および第2のデータ線をインターリ
ーブ動作させるため、データ転送にマージンを持たせた
設計を実現することができる。
読み出し用データ線と書き込み用データ線とを備える。
読み出し用データ線は、切り替え手段からのデータを入
出力バッファへ転送するためのデータ線である。書き込
み用データ線は、入出力バッファからのデータを切り替
え手段に転送するためのデータ線である。
タ線に対しては読み出し用の制御を行うだけでよく、書
き込み用データ線に対しては書き込み用の制御を行うだ
けでよい。これにより、1つのデータ線に対して読み出
し用の制御および書き込み用の制御の両方を行う場合に
比べて書き込み用データ線および読み出し用データ線に
対する制御およびタイミングの設計を容易に行うことが
できる。
と、半導体記憶装置は、複数のメモリセルと、複数のワ
ード線と、複数のビット線対と、データ線対と、デコー
ダと、書き込み回路と、複数の第1から第4のトランジ
スタと、列選択回路とを備える。複数のメモリセルは行
および列に配置される。複数のワード線は行に配置され
る。複数のビット線対は列に配置される。デコーダは、
複数のメモリセルのいずれかにデータを書き込むとき活
性の信号を発生する。書き込み回路は、デコーダからの
活性の信号を受けたとき、書き込みデータに応じてデー
タ線対の一方または他方を活性化する。複数の第1のト
ランジスタは、データ線対の一方と複数のビット線対の
一方との間に接続され、データ線対の一方の電圧に応答
してオン/オフする。複数の第2のトランジスタは、デ
ータ線対の他方と複数のビット線対の他方との間に接続
され、データ線対の他方の電圧に応答してオン/オフす
る。複数の第3のトランジスタは、複数の第1のトラン
ジスタと複数のビット線対の一方との間に接続される。
複数の第4のトランジスタは、複数の第2のトランジス
タと複数のビット線対の他方との間に接続される。列選
択回路は、複数の第3および第4のトランジスタのうち
データを書き込むべきメモリセルに対応するビット線対
に対応するトランジスタのゲートに活性の信号を与え
る。
ビット線対にデータを転送するための複数の第1および
第2のトランジスタのオン/オフをデータ線対の電圧に
よって制御するため、複数の第1および第2のトランジ
スタのオン/オフを制御するための信号線を列方向に配
置する必要がない。これにより、配線層のレイアウト面
積を削減することができる。
スタのオン/オフを制御するための信号線を配置する代
わりに電源配線を配置することができる。これにより電
源を強化することができるだけでなく、データ線対のシ
ールド効果を高めることもできる。
タは、データ線対の一方の電圧に代えて他方の電圧に応
答してオン/オフし、上記複数の第2のトランジスタ
は、データ線対の他方の電圧に代えて一方の電圧に応答
してオン/オフする。
のトランジスタのしきい値電圧分だけビット線対への書
き込み電圧が変動するということを防ぐことができる。
と、半導体記憶装置は、複数のメモリセルと、複数のワ
ード線と、複数のビット線対と、データ線対と、デコー
ダと、書き込み回路と、複数の第1から第4のトランジ
スタと、列選択回路とを備える。複数のメモリセルは行
および列に配置される。複数のワード線は行に配置され
る。複数のビット線対は列に配置される。デコーダは、
複数のメモリセルのいずれかにデータを書き込むとき活
性の信号を発生する。書き込み回路は、デコーダからの
活性の信号を受けたとき、書き込みデータに応じてデー
タ線対の一方または他方を活性化する。複数の第1のト
ランジスタは、電源電圧または接地電圧を受けるノード
と複数のビット線対の一方との間に接続され、データ線
対の一方の電圧に応答してオン/オフする。複数の第2
のトランジスタは、上記ノードと複数のビット線対の他
方との間に接続され、データ線対の他方の電圧に応答し
てオン/オフする。複数の第3のトランジスタは、複数
の第1のトランジスタと複数のビット線対の一方との間
に接続される。複数の第4のトランジスタは、複数の第
2のトランジスタと複数のビット線対の他方との間に接
続される。列選択回路は、複数の第3および第4のトラ
ンジスタのうちデータを書き込むべきメモリセルに対応
するビット線対に対応するトランジスタのゲートに活性
の信号を与える。
き込みデータを転送するための複数の第1および第2の
トランジスタのオン/オフをデータ線対の電圧によって
制御するため、複数の第1および第2のトランジスタの
オン/オフを制御するための信号線を列方向に配置する
必要がない。これにより、配線層のレイアウト面積を削
減することができる。
を設ける必要がないため、レイアウト面積および消費電
力を小さくすることができる。
ジスタはCMOS型トランジスタである。
に、データを書き込むべきメモリセルに対応するビット
線対が書き込みデータに応じて駆動された後に当該ビッ
ト線対の電位差を増幅するセンスアンプを備える。
ャージ回路をさらに備える。プリチャージ回路は、デー
タを書き込むべきメモリセルに対応するビット線対が書
き込みデータに応じて駆動されてからセンスアンプによ
って当該ビット線対の電位差が増幅されるまでの間の所
定の期間当該ビット線対をプリチャージする。
データが読み出されたビット線を一度プリチャージレベ
ルまで昇圧または降圧するため、少なくとも読み出し動
作時のビット線間の電位差を確保でき、十分なマージン
を持って書き込みを行うことができる。
と、半導体記憶装置は、第1のメインアンプと、第1の
トライステートバッファと、第1のラッチ回路とを備え
る。第1のメインアンプは、活性の第1のイネーブル信
号に応答して活性化され、第1のメモリセルから読み出
されたデータを増幅する。第1のトライステートバッフ
ァは、第1のイネーブル信号が活性のとき、第1のメイ
ンアンプによって増幅されたデータに応じて自身の出力
ノードを駆動し、第1のイネーブル信号が不活性のと
き、出力ノードをハイインピーダンス状態にする。第1
のラッチ回路は、第1のトライステートバッファの出力
ノードのデータをラッチし外部へ出力する。
ンプが活性化されてから外部にデータが出力されるまで
の間 第1のラッチ回路においてタイミング調整するこ
となく高速にデータを出力することができる。
き第1のトライステートバッファは出力ノードをハイイ
ンピーダンス状態にするため、第1のラッチ回路によっ
て保持されているデータの破壊を防ぐことができる。
に、第2のラッチ回路と、スイッチとを備える。スイッ
チは、トライステートバッファの出力ノードと第2のラ
ッチ回路との間に接続され、テストモードのときトライ
ステートバッファの出力ノードと第2のラッチ回路とを
接続状態にし、通常モードのときトライステートバッフ
ァの出力ノードと第2のラッチ回路とを非接続状態にす
る。
バッファの出力ノードと第2のラッチ回路との間にスイ
ッチを設けたため、複数のノーマル出力を出力端でスイ
ッチなどを使って電気的に束ねて1つのテスト出力とし
て検査する場合に比べて出力バッファの負荷が小さくな
り、出力データを受けるシステムへの信号の伝達を通常
モードのときと同等にすることができる。
ドと第2のラッチ回路との間にスイッチを設けたため、
テストモードにおいて使用する第2のラッチ回路のタイ
ミングを調整する必要がない。したがって、第1のメイ
ンアンプが活性化されてからタイミングレスで高速にテ
ストデータが外部へ出力される好ましくは、上記半導体
記憶装置はさらに、第2のメインアンプと、第2のトラ
イステートバッファと、第2のラッチ回路と、スイッチ
とを備える。第2のメインアンプは、活性の第2のイネ
ーブル信号に応答して活性化され、第2のメモリセルか
ら読み出されたデータを増幅する。第2のトライステー
トバッファは、第2のイネーブル信号が活性のとき、第
2のメインアンプによって増幅されたデータに応じて自
身の出力ノードを駆動し、第2のイネーブル信号が不活
性のとき、出力ノードをハイインピーダンス状態にす
る。第2のラッチ回路は、第2のトライステートバッフ
ァの出力ノードのデータをラッチし外部へ出力する。ス
イッチは、第1のラッチ回路の出力ノードと第2のラッ
チ回路の出力ノードとの間に接続され、読み出しデータ
のビット幅に応じてオン/オフする。
路の出力ノードと第2のラッチ回路の出力ノードとの間
にスイッチを設けたため、読み出しデータのビット幅を
変更して使用する場合においても第1および第2のラッ
チ回路のタイミングを調整する必要がない。
および第2のラッチ回路のうち使用されないラッチ回路
をラッチできないように制御する。
チ回路と第2のラッチ回路との間でのデータの衝突を防
ぐことができる。
と、半導体記憶装置は、メモリセルから読み出されたデ
ータを出力端子へ出力する出力バッファを備える。出力
バッファは、第1および第2のバッファを含む。第1の
バッファは、メモリセルからの読み出しデータに応じて
上記出力端子を駆動する。第2のバッファは、活性状態
および不活性状態を有し、活性状態のとき、メモリセル
からの読み出しデータに応じて上記出力端子を駆動す
る。
を活性化/不活性化することにより出力バッファの駆動
能力を変えることができる。
リセルからの読み出しデータのビット幅に応じて活性化
/非活性化される。
の読み出しデータのビット幅に応じて出力バッファの駆
動能力を変えることができるため、ビット幅によるアク
セス時間のばらつきを小さくすることができる。
リセルからの読み出しデータのビット幅を認識できる外
部信号に応じて活性化/非活性化される。
/不活性化は、メモリセルからの読み出しデータのビッ
ト幅を表すフューズを活用することによって制御され
る。
検知回路を備える。検知回路は、上記半導体記憶装置の
動作周波数を検知する。そして上記第2のバッファは、
検知回路によって検知された動作周波数に応じて活性化
/不活性化される。
じて出力バッファの駆動能力を変えることができるた
め、消費電力を最適化することができる。
と、半導体記憶装置は、複数のメモリセルと、複数のワ
ード線と、複数のビット線対と、データ線対と、複数の
第1から第4のトランジスタと、列選択回路と、書き込
み回路とを備える。複数のメモリセルは行および列に配
置される。複数のワード線は行に配置される。複数のビ
ット線対は列に配置される。複数の第1のトランジスタ
は、第1の電圧を受けるノードと複数のビット線対の一
方との間に接続され、データ線対の一方の電圧に応答し
てオン/オフする。複数の第2のトランジスタは、上記
ノードと複数のビット線対の他方との間に接続され、デ
ータ線対の他方の電圧に応答してオン/オフする。複数
の第3のトランジスタは、複数の第1のトランジスタと
複数のビット線対の一方との間に接続される。複数の第
4のトランジスタは、複数の第2のトランジスタと複数
のビット線対の他方との間に接続される。列選択回路
は、複数の第3および第4のトランジスタのうちデータ
を書き込むべきメモリセルに対応するビット線対に対応
するトランジスタのゲートに活性の信号を与える。書き
込み回路は、複数のメモリセルのいずれかにデータを書
き込むとき、書き込みデータと上記ノードが受ける第1
の電圧のレベルとに応じてデータ線対の一方または他方
を活性化する。
源電圧を受けるときはビット線対の一方または他方をプ
ルアップすることによってメモリセルへのデータの書き
込みを行い、上記ノードが接地電圧を受けるときはビッ
ト線対の一方または他方をプルダウンすることによって
メモリセルへのデータの書き込みを行うことができる。
したがって、ビット線対のプリチャージレベルが所定の
レベルよりも高くなるような場合には上記ノードに接地
電圧を与え、ビット線対のプリチャージレベルが所定の
レベルよりも低くなるような場合には上記ノードに電源
電圧を与えることによって、よりマージンのある書き込
みを行うことができる。
に、複数のメモリセルを特定するアドレスに応じて電源
電圧または接地電圧を第1の電圧として上記ノードに供
給する手段を備える。
圧レベルをアドレスに応じて制御することができる。
に、上記半導体記憶装置の動作周波数に応じて電源電圧
または接地電圧を第1の電圧として上記ノードに供給す
る手段を備える。
圧レベルを動作周波数に応じて制御することができる。
したがって、動作周波数に応じてビット線対のプリチャ
ージレベルが変動するような場合でも十分な書き込みマ
ージンを確保できる。
に、複数のビット線対のうちのあるビット線対のプリチ
ャージ電位に応じて電源電圧または接地電圧を第1の電
圧として上記ノードに供給する手段を備える。
圧レベルを複数のビット線対のうちのあるビット線対の
プリチャージ電位に応じて制御することができる。した
がって、何らかの原因によってビット線対のプリチャー
ジレベルが変動した場合であっても十分な書き込みマー
ジンを確保できる。
に、外部からの制御に応じて電源電圧または接地電圧を
第1の電圧として上記ノードに供給する手段を備える。
圧レベルを外部から制御することができる。したがっ
て、チップの検査評価時に、ビット線対の一方または他
方をプルアップすることによってデータを書き込むとき
とプルダウンすることによってデータを書き込むときと
でどちらがより書き込みマージンを確保できるかを調べ
ることができる。そしてこの結果に基づいて書き込みマ
ージンの多いほうの書き込み方式にすることができる。
面を参照して詳しく説明する。なお、図中同一または相
当部分には同一の符号を付し、その説明は繰り返さな
い。
形態によるDRAMの全体構成を示すブロック図であ
る。図1に示すDRAMは、クロックCLKに同期して
動作するシンクロナスDRAMである。このDRAM
は、メモリセルアレイMAai,MAbi(i=1〜
n;nは正の整数)と、センスアンプアレイSAai,
SAbi(i=1〜n;nは正の整数)と、行デコーダ
10a,10bと、列デコーダ11a,11bと、ワー
ド線ドライバWDai,WDbi(i=1〜n;nは正
の整数)と、列選択回路CRai,CWai,CRb
i,CWbi(i=1〜n;nは正の整数)と、読み出
し用データ線対RDBと、書き込み用データ線対WDB
と、データ線プリチャージ回路20R,20Wと、コマ
ンドデコーダ21と、アドレスバッファ22と、制御回
路23と、分周器24と、リードアンプ25と、ライト
ドライバ26と、入出力バッファ27とを備える。
イは、(メモリセルアレイMAa1)−(センスアンプ
アレイSAa1)−(メモリセルアレイMAb1)−
(センスアンプアレイSAb1)−(メモリセルアレイ
MAa2)−・・・の順に列方向に配置される。なお、
説明を簡単にするため図1ではメモリセルアレイMAa
i,MAbi,MAa(i+1)およびセンスアンプア
レイSAai,SAbiについてのみ示している。ま
た、ワード線ドライバおよび列選択回路についてもワー
ド線ドライバWDai,WDbiおよび列選択回路CR
ai,CWai,CRbi,CWbiについてのみ示し
ている。
MCai1−MCai4と、ワード線Wai1,Wai
2,Wb(i−1)3,Wb(i−1)4と、ビット線
Bai1,Bai2,/Bb(i−1)1,/Bb(i
−1)2とを含む。メモリセルMCai1−MCai4
は行および列に配置される。ワード線Wai1,Wai
2,Wb(i−1)3,Wb(i−1)4は行に配置さ
れる。ワード線Wai1,Wb(i−1)3は、メモリ
セルMCai1,MCai3に対応して配置される。ワ
ード線Wai2,Wb(i−1)4は、メモリセルMC
ai2,MCai4に対応して配置される。ビット線B
ai1,Bai2,/Bb(i−1)1,/Bb(i−
1)2は列に配置される。ビット線Bai1,/Bb
(i−1)1は、メモリセルMCai1,MCai2に
対応して配置される。ビット線Bai2,/Bb(i−
1)2は、メモリセルMCai3,MCai4に対応し
て配置される。
は、2つのトランジスタTa,Tbと1つのキャパシタ
Cとを含む。メモリセルMCai1のトランジスタTa
は、ビット線Bai1とキャパシタCとの間に接続さ
れ、ワード線Wai1の電圧をゲートに受ける。メモリ
セルMCai1のトランジスタTbは、ビット線/Bb
(i−1)1とキャパシタCとの間に接続され、ワード
線Wb(i−1)3の電圧をゲートに受ける。メモリセ
ルMCai2−MCai4のトランジスタTaは、ビッ
ト線Bai1,Bai2,Bai2とキャパシタCとの
間に接続され、ワード線Wai2,Wai1,Wai2
の電圧をゲートに受ける。メモリセルMCai2−MC
ai4のトランジスタTbは、ビット線/Bb(i−
1)1,/Bb(i−1)2,/Bb(i−1)2とキ
ャパシタCとの間に接続され、ワード線Wb(i−1)
4,Wb(i−1)3,Wb(i−1)4の電圧をゲー
トに受ける。
MCbi1−MCbi4と、ワード線Wai3,Wai
4,Wbi1,Wbi2と、ビット線/Bai1,/B
ai2,Bbi1,Bbi2とを含む。メモリセルMC
bi1−MCbi4は行および列に配置される。ワード
線Wai3,Wai4,Wbi1,Wbi2は行に配置
される。ワード線Wai3,Wbi1は、メモリセルM
Cbi1,MCbi3に対応して配置される。ワード線
Wai4,Wbi2は、メモリセルMCbi2,MCb
i4に対応して配置される。ビット線/Bai1,/B
ai2,Bbi1,Bbi2は列に配置される。ビット
線/Bai1,Bbi1は、メモリセルMCbi1,M
Cbi2に対応して配置される。ビット線/Bai2,
Bbi2は、メモリセルMCbi3,MCbi4に対応
して配置される。
は、2つのトランジスタTa,Tbと1つのキャパシタ
Cとを含む。メモリセルMCbi1−MCbi4のトラ
ンジスタTaは、ビット線/Bai1,/Bai1,/
Bai2,/Bai2とキャパシタCとの間に接続さ
れ、ワード線Wai3,Wai4,Wai3,Wai4
の電圧をゲートに受ける。メモリセルMCbi1−MC
bi4のトランジスタTbは、ビット線Bbi1,Bb
i1,Bbi2,Bbi2とキャパシタCとの間に接続
され、ワード線Wbi1,Wbi2,Wbi1,Wbi
2の電圧をゲートに受ける。
れるコマンドをクロックCLKに同期して取り込み、こ
れに応じたコマンド信号CMDを出力する。
れるアドレスをクロックCLKに同期して取り込み、こ
れに応じた行アドレス信号RAD,列アドレス信号CA
Dを出力する。
らのコマンド信号CMDおよびアドレスバッファ22か
らの列アドレス信号CADに応答してイネーブル信号W
E,REを活性化する。具体的には制御回路23は、コ
マンド信号CMDが「読み出し」を示すときはイネーブ
ル信号REを活性化し、コマンド信号CMDが「書き込
み」を示すときはイネーブル信号WEを活性化する。
の行アドレス信号RADおよび列アドレス信号CADを
受け、クロックCLKの2倍の周期で行アドレス信号R
ADa,RADbおよび列アドレス信号CADa,CA
Dbとして出力する。具体的には図2に示すように、ア
ドレスバッファ22から分周器24へ行アドレス信号R
AD(RA1−RA4)がクロックCLKに同期して与
えられる。分周器24は、クロックCLKの2倍の周期
のクロックCLKaに同期して行アドレス信号RAD
(RA1,RA3)を取り込み、これを行アドレス信号
RADa(RA1,RA3)として出力する。また分周
器24は、クロックCLKaと相補のクロックCLKb
に同期して行アドレス信号RAD(RA2,RA4)を
取り込み、これを行アドレス信号RADb(RA2,R
A4)として出力する。列アドレス信号CAD,CAD
a,CADbについても同様である。
アドレス信号RADaに応答して、ワード線ドライバW
Da1−WDanのうち当該行アドレス信号RADaに
対応するワード線ドライバWDaiに行アドレス信号R
ADaiを与える。
アドレス信号RADbに応答して、ワード線ドライバW
Db1−WDbnのうち当該行アドレス信号RADbに
対応するワード線ドライバWDbiに行アドレス信号R
ADbiを与える。
アレイMAaiおよびMAbiに対応して設けられる。
ワード線ドライバWDaiは、行デコーダ10aからの
行アドレス信号RADaiに応答して、対応するワード
線Wai1,Wai2,Wai3,Wai4を活性化す
る。
アレイMAbiおよびMAa(i+1)に対応して設け
られる。ワードドライバWDbiは、行デコーダ10b
からの行アドレス信号RADbiに応答して、対応する
ワード線Wbi1,Wbi2,Wbi3,Wbi4を活
性化する。
アドレス信号CADaに応答して、列選択回路(CRa
1,CWa1)−(CRan,CWan)のうち当該列
アドレス信号CADaに対応する列選択回路(CRa
i,CWai)に列アドレス信号CADaiを与える。
アドレス信号CADbに応答して、列選択回路(CRb
1,CWb1)−(CRbn,CWbn)のうち当該列
アドレス信号CADbに対応する列選択回路(CRb
i,CWbi)に列アドレス信号CADbiを与える。
ドデコーダ21からのコマンド信号CMDおよび列デコ
ーダ11aからの列アドレス信号CADaiに応答し
て、対応する列選択信号Rai1,Rai2,Wai
1,Wai2を活性化する。具体的には、列選択回路C
Raiは、コマンドデコーダ21からのコマンド信号C
MDが「読み出し」を示すとき、列選択信号Rai1,
Rai2のうち列アドレス信号CADaiに対応する信
号を活性化する。列選択回路CWaiは、コマンドデコ
ーダ21からのコマンド信号CMDが「書き込み」を示
すとき、列選択信号Wai1,Wai2のうち列アドレ
ス信号CADaiに対応する信号を活性化する。
ドデコーダ21からのコマンド信号CMDおよび列デコ
ーダ11bからの列アドレス信号CADbiに応答し
て、対応する列選択信号Rbi1,Rbi2,Wbi
1,Wbi2を活性化する。具体的には、列選択回路C
Rbiは、コマンドデコーダ21からのコマンド信号C
MDが「読み出し」を示すとき、列選択信号Rbi1,
Rbi2のうち列アドレス信号CADbiに対応する信
号を活性化する。列選択回路CWbiは、コマンドデコ
ーダ21からのコマンド信号CMDが「書き込み」を示
すとき、列選択信号Wbi1,Wbi2のうち列アドレ
ス信号CADbiに対応する信号を活性化する。
ンプ12ai,13aiと、ビット線プリチャージ回路
18ai,19aiと、列選択スイッチ14ai−17
aiとを含む。
性化信号SEaに応答して活性化され、メモリセルMC
ai1,MCai2,MCbi1,MCbi2からビッ
ト線対(Bai1,/Bai1)に読み出されたデータ
信号を増幅する。センスアンプ13aiは、センスアン
プ活性化信号SEaに応答して活性化され、メモリセル
MCai3,MCai4,MCbi3,MCbi4から
ビット線対(Bai2,/Bai2)に読み出されたデ
ータ信号を増幅する。
aiは、プリチャージ信号EQaに応答して活性化さ
れ、ビット線対(Bai1,/Bai1),(Bai
2,/Bai2)をプリチャージする。
Raiからの列選択信号Rai1に応答してビット線対
(Bai1,/Bai1)と読み出し用データ線対RD
Bとを接続/非接続にする。列選択スイッチ15ai
は、列選択回路CRaiからの列選択信号Rai2に応
答してビット線対(Bai2,/Bai2)と読み出し
用データ線対RDBとを接続/非接続にする。列選択ス
イッチ16aiは、列選択回路CWaiからの列選択信
号Wai1に応答してビット線対(Bai1,/Bai
1)と書き込み用データ線対WDBとを接続/非接続に
する。列選択スイッチ17aiは、列選択回路CWai
からの列選択信号Wai2に応答してビット線対(Ba
i2,/Bai2)と書き込み用データ線対WDBとを
接続/非接続にする。
ンプ12bi,13biと、ビット線プリチャージ回路
18bi,19biと、列選択スイッチ14bi−17
biとを含む。
性化信号SEbに応答して活性化され、メモリセルMC
bi1,MCbi2,MCa(i+1)1,MCa(i
+1)2からビット線対(Bbi1,/Bbi1)に読
み出されたデータ信号を増幅する。センスアンプ13b
iは、センスアンプ活性化信号SEbに応答して活性化
され、メモリセルMCbi3,MCbi4,MCa(i
+1)3,MCa(i+1)4からビット線対(Bbi
2,/Bbi2)に読み出されたデータ信号を増幅す
る。
biは、プリチャージ信号EQbに応答して活性化さ
れ、ビット線対(Bbi1,/Bbi1),(Bbi
2,/Bbi2)をプリチャージする。
Rbiからの列選択信号Rbi1に応答してビット線対
(Bbi1,/Bbi1)と読み出し用データ線対RD
Bとを接続/非接続にする。列選択スイッチ15bi
は、列選択回路CRbiからの列選択信号Rbi2に応
答してビット線対(Bbi2,/Bbi2)と読み出し
用データ線対RDBとを接続/非接続にする。列選択ス
イッチ16biは、列選択回路CWbiからの列選択信
号Wbi1に応答してビット線対(Bbi1,/Bbi
1)と書き込み用データ線対WDBとを接続/非接続に
する。列選択スイッチ17biは、列選択回路CWbi
からの列選択信号Wbi2に応答してビット線対(Bb
i2,/Bbi2)と書き込み用データ線対WDBとを
接続/非接続にする。
出し用データ線対RDBをプリチャージする。データ線
プリチャージ回路20Wは、書き込み用データ線対WD
Bをプリチャージする。
対RDBと入出力バッファ27との間に設けられる。リ
ードアンプ25は、制御回路23からの活性のイネーブ
ル信号REに応答して活性化し、読み出し用データ線対
RDBからのデータ信号をクロックCLKに同期して増
幅し入出力バッファ27に転送する。
7と書き込み用データ線対WDBとの間に設けられる。
ライトドライバ26は、制御回路23からの活性のイネ
ーブル信号WEに応答して活性化し、入出力バッファ2
7からのデータ信号をクロックCLKに同期して増幅し
書き込み用データ線対WDBに転送する。
からのデータ信号をクロックCLKに同期して外部へ出
力しかつ外部からのデータ信号をクロックCLKに同期
してライトドライバ26へ出力する。
されたDRAMの読み出し動作(READ)について図
3を参照しつつ説明する。
うに2つのトランジスタTa,Tbと1つのキャパシタ
Cとを含むメモリセルを備えたDRAMではアクセス時
間とサイクル時間とをほぼ同等にできるためクロックC
LKの1サイクルごとに外部からコマンドを入力するこ
とが可能となる。
(READ)がコマンドデコーダ21に与えられ、アク
セスすべきメモリセル(ここではMCai1とする。)
に対応するアドレスがアドレスバッファ22に与えられ
る。コマンドデコーダ21は、クロックCLKの立ち上
がりのタイミングで読み出しコマンドを取り込み、「読
み出し」を示すコマンド信号CMDを出力する。アドレ
スバッファ22は、クロックCLKの立ち上がりのタイ
ミングでアドレスを取り込み、メモリセルMCai1に
対応する行アドレス信号RADおよび列アドレス信号C
ADを出力する。これに応答して分周器24は、メモリ
セルMCai1に対応する行アドレス信号RADaを行
デコーダ10aに与え、列アドレス信号CADaを列デ
コーダ11aに与える。行デコーダ10aは、メモリセ
ルMCai1に対応する行アドレス信号RADaiをワ
ード線ドライバWDaiに与える。列デコーダ11a
は、メモリセルMCai1に対応する列アドレス信号C
ADaiを列選択回路CRai,CWaiに与える。そ
してワード線Wai1がワード線ドライバWDaiによ
って活性化される。これによりメモリセルMCai1の
トランジスタTaがオンになり、メモリセルMCai1
からビット線Bai1にデータが読み出される。センス
アンプ活性化信号SEaが活性化され、ビット線対(B
ai1,/Bai1)の電位差がセンスアンプ12ai
によって増幅される。
のプリチャージ信号EQbがビット線プリチャージ回路
18bi,19biに与えられ、ビット線対(Bbi
1,/Bbi1),(Bbi2,/Bbi2)がプリチ
ャージされる。
i1に対応する列選択信号Rai1が列選択回路CRa
iによって活性化され、列選択スイッチ14aiがオン
になる。これにより、ビット線対(Bai1,/Bai
1)と読み出し用データ線対RDBとが接続される。ま
た、活性のイネーブル信号REがリードアンプ25に与
えられる。これにより、ビット線対(Bai1,/Ba
i1)の電位差が読み出し用データ線対RDBに転送さ
れ、リードアンプ25によって増幅されて入出力バッフ
ァ27へ送られる。入出力バッファ27への転送後、イ
ネーブル信号RE,列選択信号Rai1およびセンスア
ンプ活性化信号SEaが不活性化される。そしてデータ
線プリチャージ回路20Rによって読み出し用データ線
対RDBがプリチャージされる。また、活性のプリチャ
ージ信号EQaがビット線プリチャージ回路18ai,
19aiに与えられ、ビット線対(Bai1,/Bai
1),(Bai2,/Bai2)がプリチャージされ
る。
Qbが不活性化され、ビット線プリチャージ回路18b
i,19biによるビット線対(Bbi1,/Bbi
1),(Bbi2,/Bbi2)のプリチャージが終了
する。そして、読み出しコマンド(READ)がコマン
ドデコーダ21に与えられ、アクセスすべきメモリセル
(ここではMCbi1とする。)に対応するアドレスが
アドレスバッファ22に与えられる。コマンドデコーダ
21は、クロックCLKの立ち上がりのタイミングで読
み出しコマンドを取り込み、「読み出し」を示すコマン
ド信号CMDを出力する。アドレスバッファ22は、ク
ロックCLKの立ち上がりのタイミングでアドレスを取
り込み、メモリセルMCbi1に対応する行アドレス信
号RADおよび列アドレス信号CADを出力する。これ
に応答して分周器24は、メモリセルMCbi1に対応
する行アドレス信号RADbを行デコーダ10bに与
え、列アドレス信号CADbを列デコーダ11bに与え
る。行デコーダ10bは、メモリセルMCbi1に対応
する行アドレス信号RADbiをワード線ドライバWD
biに与える。列デコーダ11bは、メモリセルMCb
i1に対応する列アドレス信号CADbiを列選択回路
CRbi,CWbiに与える。そしてワード線Wbi1
がワード線ドライバWDbiによって活性化される。こ
れによりメモリセルMCbi1のトランジスタTbがオ
ンになり、メモリセルMCbi1からビット線Bbi1
にデータが読み出される。センスアンプ活性化信号SE
bが活性化され、ビット線対(Bbi1,/Bbi1)
の電位差がセンスアンプ12biによって増幅される。
i1から読み出されたデータDQ1が入出力バッファ2
7によって外部へ出力される。
選択信号Rbi1が列選択回路CRbiによって活性化
され、列選択スイッチ14biがオンになる。これによ
り、ビット線対(Bbi1,/Bbi1)と読み出し用
データ線対RDBとが接続される。また、活性のイネー
ブル信号REが制御回路23からリードアンプ25に与
えられる。これにより、ビット線対(Bbi1,/Bb
i1)の電位差が読み出し用データ線対RDBに転送さ
れ、リードアンプ25によって増幅されて入出力バッフ
ァ27へ送られる。入出力バッファ27への転送後、イ
ネーブル信号RE,列選択信号Rbi1およびセンスア
ンプ活性化信号SEbが不活性化される。そしてデータ
線プリチャージ回路20Rによって読み出し用データ線
対RDBがプリチャージされる。また、活性のプリチャ
ージ信号EQbがビット線プリチャージ回路18bi,
19biに与えられ、ビット線対(Bbi1,/Bbi
1),(Bbi2,/Bbi2)がプリチャージされ
る。
され、ビット線プリチャージ回路18ai,19aiに
よるビット線対(Bai1,/Bai1),(Bai
2,/Bai2)のプリチャージが終了する。そして、
読み出しコマンド(READ)がコマンドデコーダ21
に与えられ、アクセスすべきメモリセル(ここではMC
ai1とする。)に対応するアドレスがアドレスバッフ
ァ22に与えられる。コマンドデコーダ21は、クロッ
クCLKの立ち上がりのタイミングで読み出しコマンド
を取り込み、「読み出し」を示すコマンド信号CMDを
出力する。アドレスバッファ22は、クロックCLKの
立ち上がりのタイミングでアドレスを取り込み、メモリ
セルMCai1に対応する行アドレス信号RADおよび
列アドレス信号CADを出力する。これに応答して分周
器24は、メモリセルMCai1に対応する行アドレス
信号RADaを行デコーダ10aに与え、列アドレス信
号CADaを列デコーダ11aに与える。行デコーダ1
0aは、メモリセルMCai1に対応する行アドレス信
号RADaiをワード線ドライバWDaiに与える。列
デコーダ11aは、メモリセルMCai1に対応する列
アドレス信号CADaiを列選択回路CRai,CWa
iに与える。そしてワード線Wai1がワード線ドライ
バWDaiによって活性化される。これによりメモリセ
ルMCai1のトランジスタTaがオンになり、メモリ
セルMCai1からビット線Bai1にデータが読み出
される。センスアンプ活性化信号SEaが活性化され、
ビット線対(Bai1,/Bai1)の電位差がセンス
アンプ12aiによって増幅される。
i1から読み出されたデータDQ2が入出力バッファ2
7によって外部へ出力される。
選択信号Rai1が列選択回路CRaiによって活性化
され、列選択スイッチ14aiがオンになる。これによ
り、ビット線対(Bai1,/Bai1)と読み出し用
データ線対RDBとが接続される。また、活性のイネー
ブル信号REが制御回路23からリードアンプ25に与
えられる。これにより、ビット線対(Bai1,/Ba
i1)の電位差が読み出し用データ線対RDBに転送さ
れ、リードアンプ25によって増幅されて入出力バッフ
ァ27へ送られる。入出力バッファ27への転送後、イ
ネーブル信号RE,列選択信号Rai1およびセンスア
ンプ活性化信号SEaが不活性化される。そしてデータ
線プリチャージ回路20Rによって読み出し用データ線
対RDBがプリチャージされる。また、活性のプリチャ
ージ信号EQaがビット線プリチャージ回路18ai,
19aiに与えられ、ビット線対(Bai1,/Bai
1),(Bai2,/Bai2)がプリチャージされ
る。
i1から読み出されたデータDQ3が入出力バッファ2
7によって外部へ出力される。
は、[アクセスすべきメモリセルのトランジスタTa]
−[当該トランジスタTaに対応するビット線対(Ba
i1,/Bai1),(Bai2,/Bai2)]−
[当該ビット線対に対応する列選択スイッチ14ai,
15ai]−[読み出し用データ線対RDB]の経路に
よって形成されるポートAと、[アクセスすべきメモリ
セルのトランジスタTb]−[当該トランジスタTbに
対応するビット線対(Bbi1,/Bbi1),(Bb
i2,/Bbi2)]−[当該ビット線対に対応する列
選択スイッチ14bi,15bi]−[読み出し用デー
タ線対RDB]の経路によって形成されるポートBとを
クロックCLKの2周期でインターリーブ動作させる。
そして、リードアンプ25は、ビット線対から読み出し
用データ線対RDBに転送されたデータをクロックCL
Kの1周期で増幅して入出力バッファ27へ出力し、入
出力バッファ27は、リードアンプ25からのデータを
クロックCLKの1周期で外部へ出力する。すなわちリ
ードアンプ25および入出力バッファ27はインターリ
ーブ動作させない。このように内部の2つのポートをイ
ンターリーブ動作させることによってビット線のプリチ
ャージを見かけ上かくし、アクセス時間とほぼ同等にま
でサイクル時間を短くしている。
く説明したけれども、書き込み動作のときにも同様に、
入出力バッファ27は、外部からのデータをクロックC
LKの1周期でライトドライバ26へ転送し、ライトド
ライバ26は、入出力バッファ27からのデータを増幅
してクロックCLKの1周期で書き込み用データ線対W
DBに転送する。すなわち、入出力バッファ27および
ライトドライバ26はインターリーブ動作させない。そ
して、[アクセスすべきメモリセルのトランジスタT
a]−[当該トランジスタTaに対応するビット線対
(Bai1,/Bai1),(Bai2,/Bai
2)]−[当該ビット線対に対応する列選択スイッチ1
6ai,17ai]−[書き込み用データ線対WDB]
の経路によって形成されるポートAと、[アクセスすべ
きメモリセルのトランジスタTb]−[当該トランジス
タTbに対応するビット線対(Bbi1,/Bbi
1),(Bbi2,/Bbi2)]−[当該ビット線対
に対応する列選択スイッチ16bi,17bi]−[書
き込み用データ線対WDB]の経路によって形成される
ポートBとをクロックCLKの2周期でインターリーブ
動作させる。
DRAMでは、ポートAとポートBとに共通のリードア
ンプ25およびライトドライバ26を設けたため、ポー
トAおよびポートBのそれぞれに対してリードアンプお
よびライトドライバを設けた場合に比べると回路のレイ
アウト面積を小さくすることができる。
リードアンプ25に転送するための読み出し専用のデー
タ線対RDBと、ライトドライバ26からの書き込みデ
ータをメモリセルへ転送するための書き込み専用のデー
タ線対WDBとを設けたため、データ線対RDBに対し
ては読み出し用の制御を行うだけでよく、データ線対W
DBに対しては書き込み用の制御を行うだけでよい。こ
れにより、1つのデータ線対に対して読み出し用の制御
および書き込み用の制御の両方を行う場合に比べてデー
タ線対RDB,WDBに対する制御およびタイミングの
設計を容易に行うことができる。
AMについて説明したけれどもこれに代えて非同期型の
DRAMとした場合にも同様の効果が得られる。
B,WDBを用いたけれどもこれに代えて単一方式のデ
ータ線を用いてもよい。これによりデータ線のプリチャ
ージを考慮する必要がなくなるため、より高速設計が可
能となる。
形態によるDRAMの全体構成を示すブロック図であ
る。図4に示すDRAMは、クロックCLKに同期して
動作するシンクロナスDRAMである。このDRAM
は、メモリセルアレイMAai,MAbi(i=1〜
n;nは正の整数)と、センスアンプアレイSAai,
SAbi(i=1〜n;nは正の整数)と、行デコーダ
10a,10bと、列デコーダ11a,11bと、ワー
ド線ドライバWDai,WDbi(i=1〜n;nは正
の整数)と、列選択回路CRai,CWai,CRb
i,CWbi(i=1〜n;nは正の整数)と、データ
線対DBa,DBb,RDB,WDBと、制御回路2
3,40−43と、トランスファゲート50−53と、
データ線プリチャージ回路20R,20Wと、コマンド
デコーダ21と、アドレスバッファ22と、分周器24
と、リードアンプ25と、ライトドライバ26と、入出
力バッファ27とを備える。
イは、(メモリセルアレイMAa1)−(センスアンプ
アレイSAa1)−(メモリセルアレイMAb1)−
(センスアンプアレイSAb1)−(メモリセルアレイ
MAa2)−・・・の順に列方向に配置される。なお、
説明を簡単にするため図4ではメモリセルアレイMAa
i,MAbi,MAa(i+1)およびセンスアンプア
レイSAai,SAbiについてのみ示している。ま
た、ワード線ドライバおよび列選択回路についてもワー
ド線ドライバWDai,WDbiおよび列選択回路CR
ai,CWai,CRbi,CWbiについてのみ示し
ている。
ンプ12ai,13aiと、ビット線プリチャージ回路
18ai,19aiと、列選択スイッチ44ai−47
aiとを含む。
選択回路CRaiからの列選択信号Rai1,Rai2
に応答してビット線対(Bai1,/Bai1),(B
ai2,/Bai2)とデータ線対DBaとを接続/非
接続にする。
選択回路CWaiからの列選択信号Wai1,Wai2
に応答してビット線対(Bai1,/Bai1),(B
ai2,/Bai2)とデータ線対DBaとを接続/非
接続にする。
ンプ12bi,13biと、ビット線プリチャージ回路
18bi,19biと、列選択スイッチ44bi−47
biとを含む。
選択回路CRbiからの列選択信号Rbi1,Rbi2
に応答してビット線対(Bbi1,/Bbi1),(B
bi2,/Bbi2)とデータ線対DBbとを接続/非
接続にする。
選択回路CWbiからの列選択信号Wbi1,Wbi2
に応答してビット線対(Bbi1,/Bbi1),(B
bi2,/Bbi2)とデータ線対DBbとを接続/非
接続にする。
21からのコマンド信号CMDおよび分周器24からの
列アドレス信号CADa,CADbに応答して切り替え
信号SW40−SW43を出力する。具体的には制御回
路40は、コマンド信号CMDが「読み出し」を示すと
き、列アドレス信号CADaの切り替わりに応答して所
定期間(クロックCLKの1周期以内の期間)活性の切
り替え信号SW40を出力する。それ以外のとき制御回
路40は不活性の切り替え信号SW40を出力する。制
御回路41は、コマンド信号CMDが「読み出し」を示
すとき、列アドレス信号CADbの切り替わりに応答し
て所定期間(クロックCLKの1周期以内の期間)活性
の切り替え信号SW41を出力する。それ以外のとき制
御回路41は不活性の切り替え信号SW41を出力す
る。制御回路42は、コマンド信号CMDが「書き込
み」を示すとき、列アドレス信号CADaの切り替わり
に応答して所定期間(クロックCLKの1周期以内の期
間)活性の切り替え信号SW42を出力する。それ以外
のとき制御回路42は不活性の切り替え信号SW42を
出力する。制御回路43は、コマンド信号CMDが「書
き込み」を示すとき、列アドレス信号CADbの切り替
わりに応答して所定期間(クロックCLKの1周期以内
の期間)活性の切り替え信号SW43を出力する。それ
以外のとき制御回路43は不活性の切り替え信号SW4
3を出力する。
からの活性の切り替え信号SW40に応答してデータ線
対DBaとデータ線対RDBとを接続し、不活性の切り
替え信号SW40に応答してデータ線対DBaとデータ
線対RDBとを非接続にする。トランスファゲート51
は、制御回路41からの活性の切り替え信号SW41に
応答してデータ線対DBbとデータ線対RDBとを接続
し、不活性の切り替え信号SW41に応答してデータ線
対DBbとデータ線対RDBとを非接続にする。トラン
スファゲート52は、制御回路42からの活性の切り替
え信号SW42に応答してデータ線対DBaとデータ線
対WDBとを接続し、不活性の切り替え信号SW42に
応答してデータ線対DBaとデータ線対WDBとを非接
続にする。トランスファゲート53は、制御回路43か
らの活性の切り替え信号SW43に応答してデータ線対
DBbとデータ線対WDBとを接続し、不活性の切り替
え信号SW43に応答してデータ線対DBbとデータ線
対WDBとを非接続にする。
レイMAai,MAbi上に配線され、データ線対RD
B,WDBは周辺回路上に配線される。
されたDRAMの読み出し動作(READ)について図
5を参照しつつ説明する。
(READ)がコマンドデコーダ21に与えられ、アク
セスすべきメモリセル(ここではMCai1とする。)
に対応するアドレスがアドレスバッファ22に与えられ
る。コマンドデコーダ21は、クロックCLKの立ち上
がりのタイミングで読み出しコマンドを取り込み、「読
み出し」を示すコマンド信号CMDを出力する。アドレ
スバッファ22は、クロックCLKの立ち上がりのタイ
ミングでアドレスを取り込み、メモリセルMCai1に
対応する行アドレス信号RADおよび列アドレス信号C
ADを出力する。これに応答して分周器24は、メモリ
セルMCai1に対応する行アドレス信号RADaを行
デコーダ10aに与え、列アドレス信号CADaを列デ
コーダ11aに与える。行デコーダ10aは、メモリセ
ルMCai1に対応する行アドレス信号RADaiをワ
ード線ドライバWDaiに与える。列デコーダ11a
は、メモリセルMCai1に対応する列アドレス信号C
ADaiを列選択回路CRai,CWaiに与える。そ
してワード線Wai1がワード線ドライバWDaiによ
って活性化される。これによりメモリセルMCai1の
トランジスタTaがオンになり、メモリセルMCai1
からビット線Bai1にデータが読み出される。センス
アンプ活性化信号SEaが活性化され、ビット線対(B
ai1,/Bai1)の電位差がセンスアンプ12ai
によって増幅される。
のプリチャージ信号EQbがビット線プリチャージ回路
18bi,19biに与えられ、ビット線対(Bbi
1,/Bbi1),(Bbi2,/Bbi2)がプリチ
ャージされる。
i1に対応する列選択信号Rai1が列選択回路CRa
iによって活性化され、列選択スイッチ44aiがオン
になる。これにより、ビット線対(Bai1,/Bai
1)とデータ線対DBaとが接続される。また、活性の
切り替え信号SW40がトランスファゲート50に与え
られ、データ線対DBaとデータ線対RDBとが接続さ
れる。また、活性のイネーブル信号REがリードアンプ
25に与えられる。これにより、ビット線対(Bai
1,/Bai1)の電位差がデータ線対DBa,RDB
に転送され、リードアンプ25によって増幅されて入出
力バッファ27へ送られる。入出力バッファ27への転
送後、切り替え信号SW40が不活性化され、データ線
対DBaとデータ線対RDBとが非接続にされ、データ
線対RDBがプリチャージされる。また、イネーブル信
号RE,列選択信号Rai1およびセンスアンプ活性化
信号SEaが不活性化される。そして、活性のプリチャ
ージ信号EQaがビット線プリチャージ回路18ai,
19aiに与えられ、ビット線対(Bai1,/Bai
1),(Bai2,/Bai2)がプリチャージされ
る。
Qbが不活性化され、ビット線プリチャージ回路18b
i,19biによるビット線対(Bbi1,/Bbi
1),(Bbi2,/Bbi2)のプリチャージが終了
する。そして、読み出しコマンド(READ)がコマン
ドデコーダ21に与えられ、アクセスすべきメモリセル
(ここではMCbi1とする。)に対応するアドレスが
アドレスバッファ22に与えられる。コマンドデコーダ
21は、クロックCLKの立ち上がりのタイミングで読
み出しコマンドを取り込み、「読み出し」を示すコマン
ド信号CMDを出力する。アドレスバッファ22は、ク
ロックCLKの立ち上がりのタイミングでアドレスを取
り込み、メモリセルMCbi1に対応する行アドレス信
号RADおよび列アドレス信号CADを出力する。これ
に応答して分周器24は、メモリセルMCbi1に対応
する行アドレス信号RADbを行デコーダ10bに与
え、列アドレス信号CADbを列デコーダ11bに与え
る。行デコーダ10bは、メモリセルMCbi1に対応
する行アドレス信号RADbiをワード線ドライバWD
biに与える。列デコーダ11bは、メモリセルMCb
i1に対応する列アドレス信号CADbiを列選択回路
CRbi,CWbiに与える。そしてワード線Wbi1
がワード線ドライバWDbiによって活性化される。こ
れによりメモリセルMCbi1のトランジスタTbがオ
ンになり、メモリセルMCbi1からビット線Bbi1
にデータが読み出される。センスアンプ活性化信号SE
bが活性化され、ビット線対(Bbi1,/Bbi1)
の電位差がセンスアンプ12biによって増幅される。
i1から読み出されたデータDQ1が入出力バッファ2
7によって外部へ出力される。
活性化され、時刻Dまでの間にデータ線対DBaがプリ
チャージされる。
選択信号Rbi1が列選択回路CRbiによって活性化
され、列選択スイッチ44biがオンになる。これによ
り、ビット線対(Bbi1,/Bbi1)とデータ線対
DBbとが接続される。また、活性の切り替え信号SW
41がトランスファゲート51に与えられ、データ線対
DBbとデータ線対RDBとが接続される。また、活性
のイネーブル信号REがリードアンプ25に与えられ
る。これにより、ビット線対(Bbi1,/Bbi1)
の電位差がデータ線対DBb,RDBに転送され、リー
ドアンプ25によって増幅されて入出力バッファ27へ
送られる。入出力バッファ27への転送後、切り替え信
号SW41が不活性化され、データ線対DBbとデータ
線対RDBとが非接続にされ、データ線対RDBがプリ
チャージされる。また、イネーブル信号RE,列選択信
号Rbi1およびセンスアンプ活性化信号SEbが不活
性化される。そして、活性のプリチャージ信号EQbが
ビット線プリチャージ回路18bi,19biに与えら
れ、ビット線対(Bbi1,/Bbi1),(Bbi
2,/Bbi2)がプリチャージされる。
Qaが不活性化され、ビット線プリチャージ回路18a
i,19aiによるビット線対(Bai1,/Bai
1),(Bai2,/Bai2)のプリチャージが終了
する。そして、読み出しコマンド(READ)がコマン
ドデコーダ21に与えられ、アクセスすべきメモリセル
(ここではMCai1とする。)に対応するアドレスが
アドレスバッファ22に与えられる。コマンドデコーダ
21は、クロックCLKの立ち上がりのタイミングで読
み出しコマンドを取り込み、「読み出し」を示すコマン
ド信号CMDを出力する。アドレスバッファ22は、ク
ロックCLKの立ち上がりのタイミングでアドレスを取
り込み、メモリセルMCai1に対応する行アドレス信
号RADおよび列アドレス信号CADを出力する。これ
に応答して分周器24は、メモリセルMCai1に対応
する行アドレス信号RADaを行デコーダ10aに与
え、列アドレス信号CADaを列デコーダ11aに与え
る。行デコーダ10aは、メモリセルMCai1に対応
する行アドレス信号RADaiをワード線ドライバWD
aiに与える。列デコーダ11aは、メモリセルMCa
i1に対応する列アドレス信号CADaiを列選択回路
CRai,CWaiに与える。そしてワード線Wai1
がワード線ドライバWDaiによって活性化される。こ
れによりメモリセルMCai1のトランジスタTaがオ
ンになり、メモリセルMCai1からビット線Bai1
にデータが読み出される。センスアンプ活性化信号SE
aが活性化され、ビット線対(Bai1,/Bai1)
の電位差がセンスアンプ12aiによって増幅される。
i1から読み出されたデータDQ2が入出力バッファ2
7によって外部へ出力される。
活性化され、時刻Eまでの間にデータ線対DBbがプリ
チャージされる。
選択信号Rai1が列選択回路CRaiによって活性化
され、列選択スイッチ44aiがオンになる。これによ
り、ビット線対(Bai1,/Bai1)とデータ線対
DBaとが接続される。また、活性の切り替え信号SW
40がトランスファゲート50に与えられ、データ線対
DBaとデータ線対RDBとが接続される。また、活性
のイネーブル信号REがリードアンプ25に与えられ
る。これにより、ビット線対(Bai1,/Bai1)
の電位差がデータ線対DBa,RDBに転送され、リー
ドアンプ25によって増幅されて入出力バッファ27へ
送られる。入出力バッファ27への転送後、切り替え信
号SW40が不活性化され、データ線対DBaとデータ
線対RDBとが非接続にされ、データ線対RDBがプリ
チャージされる。また、イネーブル信号RE,列選択信
号Rai1およびセンスアンプ活性化信号SEaが不活
性化される。そして、活性のプリチャージ信号EQaが
ビット線プリチャージ回路18ai,19aiに与えら
れ、ビット線対(Bai1,/Bai1),(Bai
2,/Bai2)がプリチャージされる。
i1から読み出されたデータDQ3が入出力バッファ2
7によって外部へ出力される。また、データ線プリチャ
ージ回路20Rが活性化され、データ線対DBaがプリ
チャージされる。
は、[アクセスすべきメモリセルのトランジスタTa]
−[当該トランジスタTaに対応するビット線対(Ba
i1,/Bai1),(Bai2,/Bai2)]−
[当該ビット線対に対応する列選択スイッチ14ai,
15ai]−[データ線対DBa]の経路によって形成
されるポートAと、[アクセスすべきメモリセルのトラ
ンジスタTb]−[当該トランジスタTbに対応するビ
ット線対(Bbi1,/Bbi1),(Bbi2,/B
bi2)]−[当該ビット線対に対応する列選択スイッ
チ14bi,15bi]−[データ線対DBb]の経路
によって形成されるポートBとをクロックCLKの2周
期でインターリーブ動作させる。そしてデータ線対DB
a,DBbに転送されたデータは、トランスファゲート
50,51によって、クロックCLKの1周期ごとに交
互にデータ線対RDBに転送される。データ線対RDB
に転送されたデータは、リードアンプ25によって、ク
ロックCLKの1周期で増幅され入出力バッファ27へ
出力される。入出力バッファ27は、リードアンプ25
からのデータをクロックCLKの1周期で外部へ出力す
る。
く説明したけれども、書き込み動作のときにも同様に、
入出力バッファ27は、外部からのデータをクロックC
LKの1周期でライトドライバ26へ転送し、ライトド
ライバ26は、入出力バッファ27からのデータを増幅
してクロックCLKの1周期でデータ線対WDBに転送
する。データ線対WDBに転送されたデータは、トラン
スファゲート52,53によって、クロックCLKの1
周期ごとに交互にデータ線対DBa,DBbに転送され
る。そして、[アクセスすべきメモリセルのトランジス
タTa]−[当該トランジスタTaに対応するビット線
対(Bai1,/Bai1),(Bai2,/Bai
2)]−[当該ビット線対に対応する列選択スイッチ1
6ai,17ai]−[データ線対DBa]の経路によ
って形成されるポートAと、[アクセスすべきメモリセ
ルのトランジスタTb]−[当該トランジスタTbに対
応するビット線対(Bbi1,/Bbi1),(Bbi
2,/Bbi2)]−[当該ビット線対に対応する列選
択スイッチ16bi,17bi]−[データ線対DB
b]の経路によって形成されるポートBとをクロックC
LKの2周期でインターリーブ動作させる。
実施形態によるDRAMでは、トランスファゲート50
−53と制御回路40−43とを設けたため、ポートA
およびBのそれぞれに対してリードアンプおよびライト
ドライバを設ける必要がない。すなわち、ポートAとポ
ートBとに共通のリードアンプ25およびライトドライ
バ26を設ければよい。これにより、ポートAおよびポ
ートBのそれぞれに対してリードアンプおよびライトド
ライバを設けた場合に比べると回路のレイアウト面積を
小さくすることができる。
データ転送およびプリチャージをクロックCLKの2周
期で行っている。そして、データ線対DBbがプリチャ
ージされているときにはデータ線対DBaとデータ線対
RDB,WDBとの間でデータ転送を行い、データ線対
DBaがプリチャージされているときにはデータ線対D
Bbとデータ線対RDB,WDBとの間でデータ転送を
行う。これにより、データ線対DBa,DBbのプリチ
ャージを見かけ上かくすことができる。
較的負荷の重いデータ線対DBa,DBbにおけるデー
タ転送およびプリチャージをクロックCLKの2倍の周
期で行い、周辺回路上に配線される比較的負荷の軽いデ
ータ線対RDB,WDBにおけるデータ転送およびプリ
チャージをクロックCLKの1周期で行うため、図1に
示したDRAMと比べると、データ転送にマージンを持
たせた設計を実現することができる。
DRAMの全体構成を示すブロック図である。図6に示
すDRAMは、メモリセルMC61−MC68と、ワー
ド線WL1,WL2と、ビット線BL1−BL4,/B
L1−/BL4と、センスアンプS61−S64と、N
チャネルMOSトランジスタT61−T68,T71−
T78と、ライトドライバ60と、列アドレスデコーダ
61と、コマンドデコーダ62と、列選択回路63,6
4と、ビット線プリチャージ回路65と、センスアンプ
ドライバ66と、データ線対(DL,/DL)と、デー
タ線プリチャージ回路67とを備える。
列に配置される。ワード線WL1,WL2は行に配置さ
れる。ワード線WL1はメモリセルMC61−MC64
に対応して配置される。ワード線WL2はメモリセルM
C65−MC68に対応して配置される。ビット線BL
1−BL4,/BL1−/BL4は列に配置される。ビ
ット線BL1−BL4はメモリセルMC61−MC64
に対応して配置される。ビット線/BL1−/BL4は
メモリセルMC65−MC68に対応して配置される。
64は、データ線DLとNチャネルMOSトランジスタ
T71−T74との間に接続され、データ線DLの電圧
をゲートに受ける。NチャネルMOSトランジスタT7
1−T74は、NチャネルMOSトランジスタT61−
T64とビット線BL1−BL4との間に接続され、列
選択回路64からの列選択信号WS1−WS4に応答し
てオン/オフする。
68は、データ線/DLとNチャネルMOSトランジス
タT75−T78との間に接続され、データ線/DLの
電圧をゲートに受ける。NチャネルMOSトランジスタ
T75−T78は、NチャネルMOSトランジスタT6
5−T68とビット線/BL1−/BL4との間に接続
され、列選択回路63からの列選択信号WS5−WS8
に応答してオン/オフする。
応答して列アドレス信号C1,C2を出力する。コマン
ドデコーダ62は、書き込みコマンド(WRITE)に
応答して活性のイネーブル信号WEを出力する。
からの活性のイネーブル信号WEに応答して活性化し、
列選択信号WS5−WS8のうち列アドレスデコーダ6
1からの列アドレス信号C2に対応する列選択信号を活
性化する。
からの活性のイネーブル信号WEに応答して活性化し、
列選択信号WS1−WS4のうち列アドレスデコーダ6
1からの列アドレス信号C2に対応する列選択信号を活
性化する。
1,AD62と、トライステートバッファB61,B6
2とを含む。AND回路AD61は、書き込みデータD
INと列アドレスデコーダ61からの列アドレス信号C
1との論理積を出力する。AND回路62は、書き込み
データの反転データ/DINと列アドレスデコーダ61
からの列アドレス信号C1との論理積を出力する。トラ
イステートバッファB61,B62は、コマンドデコー
ダ62からのイネーブル信号WEに応答して活性化し、
AND回路AD61,AD62の出力に応じてデータ線
DL,/DLを駆動する。
ャージ信号PR1に応答してデータ線対(DL,/D
L)を接地電圧レベルにプリチャージする。ビット線プ
リチャージ回路65は、プリチャージ信号PR2に応答
してビット線BL1−BL4,/BL1−/BL4を1
/2VDDレベル(VDDは電源電圧)にプリチャージ
する。センスアンプドライバ66は、センスアンプ活性
化信号(図示せず)に応答してセンスアンプS61−S
64を活性化する。センスアンプS61−S64は、ビ
ット線対(BL1,/BL1)−(BL1,/BL4)
の電位差を増幅する。
されたDRAMの書き込み動作について説明する。ここ
ではメモリセルMC61にHレベルのデータを書き込む
場合を例に説明する。
電圧(VSS)レベルにプリチャージされている。ま
た、ビット線対(BL1,/BL1)−(BL4,/B
L4)は1/2VDDレベルにプリチャージされてい
る。そして、書き込みコマンド(WRITE)がコマン
ドデコーダ62に入力される。書き込みコマンドに応答
してコマンドデコーダ62は活性のイネーブル信号WE
を出力する。データを書き込むべきメモリセルMC61
に対応するワード線WL1が活性化される。また、デー
タを書き込むべきメモリセルMC61に対応した列アド
レス信号が列アドレスデコーダ61に与えられる。この
列アドレス信号に応答して列アドレスデコーダ61は活
性の列アドレス信号C1をAND回路AD61,AD6
2に出力する。また列アドレスデコーダ61はアクセス
すべきメモリセルに対応する列アドレス信号C2を列選
択回路63,64に出力する。
AD61,AD62に与えられる。書き込みデータDI
Nの値に応じてAND回路AD61,AD62のいずれ
か一方の出力が活性化される。ここではAND回路AD
61の出力が活性化されるものとする。活性化されたほ
うの出力を受けるトライステートバッファB61によっ
てデータ線DLが活性化される。これにより、データ線
DLが電源電圧(VDD)レベルまで昇圧される。他方
のデータ線/DLは接地電圧レベルのままである。
に昇圧されることによってNチャネルMOSトランジス
タT61−T64がオンになる。列アドレスデコーダ6
1からの列アドレス信号C2に応答して列選択回路6
3,64はアクセスすべきメモリセルに対応するビット
線対に対応する列選択信号WS1−WS4,WS5−W
S8を活性化する。ここでは列選択信号WS1,WS5
が活性化されるものとする。これにより、NチャネルM
OSトランジスタT71,T75がオンになる。そして
1/2VDDレベルにプリチャージされたビット線BL
1が、電源電圧VDDレベルからNチャネルMOSトラ
ンジスタT61,T71のしきい値電圧Vtn分だけ降
下したレベル(VDD−Vtn)となる。一方、Nチャ
ネルMOSトランジスタT65はオフしているためビッ
ト線/BL1の電位は1/2VDDのままである。
てセンスアンプS61が活性化され、ビット線対(BL
1,/BL1)の電位差が増幅されメモリセルMC61
にHレベルのデータが書き込まれる。
実施形態によるDRAMでは、書き込みデータDINと
当該データを書き込むべきメモリセルに対応した列アド
レス信号C1とに基づいてライトドライバ60はデータ
線DL,/DLのうち一方を活性化する。そして、デー
タ線DL,/DLからビット線BL1−BL4,/BL
1−/BL4に当該データを書き込むためのNチャネル
MOSトランジスタT61−T68のオン/オフをデー
タ線DL,/DLの電圧によって制御する。したがっ
て、NチャネルMOSトランジスタT61−T68のオ
ン/オフを制御するための信号線を列方向に配線する必
要がない。これにより、配線層のレイアウト面積を大幅
に削減することができる。
61−T68のオン/オフを制御するための信号線を配
置する代わりに電源配線を配置することができる。これ
により電源を強化することができるばかりでなく、デー
タ線DL,/DLのシールド効果を高めることもでき
る。
ンジスタT61−T68に代えてPチャネルMOSトラ
ンジスタを用いても同様の効果が得られる。ただしこの
場合にはデータ線対(DL,/DL)を接地電圧レベル
ではなく電源電圧レベルにプリチャージする必要があ
る。
1−T68に代えてCMOS型トランジスタを用いても
よい。これによれば高電圧側にも低電圧側にも書き込め
るため、書き込みレベルをより強化することができる。
OSトランジスタT65−T68のゲートに与え、デー
タ線/DLの電圧をNチャネルMOSトランジスタT6
1−T64に与えてもよい。これにより、ビット線への
書き込みレベルがトランジスタのしきい値電圧分だけ電
源電圧よりも降下するということがなくなる。この効果
は、NチャネルMOSトランジスタT61−T68に代
えてPチャネルMOSトランジスタやCMOS型トラン
ジスタを用いた場合にもあてはまる。
対してもこの実施形態による技術を適用することができ
る。
DRAMの全体構成を示すブロック図である。図7に示
すDRAMは図6に示したDRAMと以下の点が異な
る。すなわち、図6に示したデータ線プリチャージ回路
67を設けていない。ライトドライバ60は、図6に示
したトライステートバッファB61,B62を含んでい
ない。NチャネルMOSトランジスタT61−T68
は、接地電圧を受ける接地ノードとNチャネルMOSト
ランジスタT71−T78との間に接続される。制御回
路68をさらに備える。制御回路68は、コマンドデコ
ーダ62からのイネーブル信号WEに応答して活性化
し、列アドレスデコーダ61からの列アドレス信号C1
に応じて活性の信号をAND回路AD61,AD62の
入力に与える。AND回路AD61は、書き込みデータ
DINと制御回路68からの信号との論理積を出力す
る。AND回路AD62は、書き込みデータDINの反
転データと制御回路68からの信号との論理積を出力す
る。上述の点のほかは図6に示したDRAMと同様であ
る。
されたDRAMの書き込み動作について説明する。ここ
ではメモリセルMC61にLレベルのデータを書き込む
場合を例に説明する。
ドデコーダ62に入力される。書き込みコマンドに応答
してコマンドデコーダ62は活性のイネーブル信号WE
を出力する。データを書き込むべきメモリセルMC61
に対応するワード線WL1が活性化される。また、デー
タを書き込むべきメモリセルMC61に対応した列アド
レス信号が列アドレスデコーダ61に与えられる。この
列アドレス信号に応答して列アドレスデコーダ61は活
性の列アドレス信号C1を制御回路68に出力する。こ
れに応答して制御回路68は活性の信号をAND回路A
D61,AD62の入力に出力する。また列アドレスデ
コーダ61はアクセスすべきメモリセルに対応する列ア
ドレス信号C2を列選択回路63,64に出力する。
AD61,AD62に与えられる。書き込みデータDI
Nの値に応じてAND回路AD61,AD62のいずれ
か一方の出力が活性化される。すなわちデータ線DL,
/DLのうち一方が活性化される。ここではAND回路
AD61の出力すなわちデータ線DLが活性化されるも
のとする。活性化されたほうのデータ線DLは電源電圧
(VDD)レベルまで昇圧される。
に昇圧されることによってNチャネルMOSトランジス
タT61−T64がオンになる。列アドレスデコーダ6
1からの列アドレス信号C2に応答して列選択回路6
3,64は、アクセスすべきメモリセルに対応するビッ
ト線対に対応する列選択信号WS1−WS4,WS5−
WS8を活性化する。ここでは列選択信号WS1,WS
5が活性化されるものとする。これによりNチャネルM
OSトランジスタT71がオンになり、ビット線BL1
が接地電圧レベルとなる。一方、NチャネルMOSトラ
ンジスタT65はオフしているためビット線/BL1の
電位は1/2VDDのままである。
てセンスアンプS61が活性化され、ビット線対(BL
1,/BL1)の電位差が増幅されメモリセルMC61
にLレベルのデータが書き込まれる。
実施形態によるDRAMでは、NチャネルMOSトラン
ジスタT61−T68のオン/オフを制御する信号線と
してのみデータ線DL,/DLを用いるため、図6に示
したDRAMによって得られる効果に加えてさらに以下
の効果が得られる。
と回路のレイアウトが容易になり、小面積化を図ること
ができるまた、データ線DL,/DLをプリチャージす
る回路を設ける必要がないため、回路のレイアウト面積
および消費電力を小さくすることができる。
ンジスタT61−T68に代えてPチャネルMOSトラ
ンジスタまたはCMOS型トランジスタを用いてもよ
い。
対してもこの実施形態による技術を適用することができ
る。
形態ではビット線対のうち一方をプルアップまたはプル
ダウンすることによって書き込みを行った。第5の実施
形態では、このような書き込み動作を行う場合にさらに
有効な技術について説明する。以下、図7および図8を
参照しつつ説明する。ここでは、Lレベルのデータが書
き込まれているメモリセルMC65にHレベルのデータ
を書き込む場合を例に説明する。
ドデコーダ62に入力される。書き込みコマンドに応答
してコマンドデコーダ62は活性のイネーブル信号WE
を出力する。また、データを書き込むべきメモリセルM
C65に対応した列アドレス信号が列アドレスデコーダ
61に与えられる。この列アドレス信号に応答して列ア
ドレスデコーダ61は活性の列アドレス信号C1を制御
回路68に出力する。これに応答して制御回路68は活
性の信号をAND回路AD61,AD62の入力に出力
する。また列アドレスデコーダ61は、メモリセルMC
65に対応するビット線対(BL1,/BL1)に対応
する列アドレス信号C2を列選択回路64に出力する。
L2が活性化され、メモリセルMC65からビット線/
BL1にLレベルのデータが読み出される。これによ
り、1/2VDDレベルにプリチャージされていたビッ
ト線/BL1の電位が低下する。
回路AD61,AD62に与えられる。これに応答して
AND回路AD61の出力が活性化され、データ線DL
が電源電圧(VDD)レベルまで昇圧される。データ線
DLが電源電圧(VDD)レベルに昇圧されることによ
ってNチャネルMOSトランジスタT61−T64がオ
ンになる。列アドレスデコーダ61からの列アドレス信
号C2に応答して列選択回路64,63は列選択信号W
S1,WS5を活性化する。これによりNチャネルMO
SトランジスタT71,T75がオンになる。この結
果、1/2VDDレベルにプリチャージされていたビッ
ト線BL1が接地電圧レベルにプルダウンされる。
ダウンされた後、プリチャージ信号PR2を所定期間
活性化する。これにより、ビット線BL1,/BL1が
昇圧される。ビット線/BL1は1/2VDDレベル付
近まで昇圧され、ビット線BL1は接地電圧レベルから
わずかに昇圧される。
化する。これにより、ビット線BL1はふたたび接地電
圧レベルまでプルダウンされ、ビット線/BL1は1/
2VDDレベルに維持される。
される。これに応答してセンスアンプS61が活性化さ
れ、ビット線対(BL1,/BL1)の電位差が増幅さ
れメモリセルMC65にHレベルのデータが書き込まれ
る。
ルダウン(またはプルアップ)することによって書き込
みを行う方式では、メモリセルから読み出されたデータ
によって書き込みマージンが小さくなってしまう。これ
は、電源電圧が低くなりビット線とメモリセルとの容量
比が小さくなるにつれ無視できなくなる。
では、メモリセルからデータが読み出されたビット線を
一度プリチャージレベルまで昇圧するため、少なくとも
読み出し動作時のビット線間の電位差を確保でき、十分
なマージンを持って書き込み動作を行うことができる。
形態によるDRAMの全体構成を示すブロック図であ
る。図9に示すDRAMは、メモリブロックBK0,B
K1と、データ線対(DL0,/DL0),(DL1,
/DL1)と、ワード線WLa,WLbと、列選択線C
SL0,CSL1と、リードアンプRA0,RA1と、
トランスファゲートTG1,TG2と、出力バッファ9
0−92と、データ出力端子DOUT0,DOUT1,
PDOUTとを備える。
行および列に配置された複数のメモリセル(図9では代
表的にMCaおよびMCbを示す。)と、行に配置され
た複数のワード線(図9では代表的にWLaおよびWL
bを示す。)と、列に配置された複数のビット線対(図
9では代表的に(BLa,BLb)を示す。)と、ビッ
ト線対(BLa,BLb)の電位差を増幅するセンスア
ンプSAと、列選択ゲートCSGとを含む。列選択ゲー
トCSGは、ビット線対BLaおよびBLbに対応して
設けられ、対応するビット線対(BLa,BLb)とデ
ータ線対(DL0,/DL0),(DL1,/DL1)
との間に接続される。
BK0,BK1を縦断するように配置される。列選択線
CSL0,CSL1は、列アドレス信号に応答して対応
する列選択ゲートCSGをオン/オフする。
0とトライステートバッファTB0とを含む。メインア
ンプMA0は、活性のイネーブル信号RE0に応答して
活性化し、データ線対(DL0,/DL0)上の信号を
増幅する。トライステートバッファTB0は、イネーブ
ル信号RE0が活性のときメインアンプMA0の出力に
応じて出力ノードN0を駆動し、イネーブル信号RE0
が不活性のとき出力ノードN0をHi−Z(ハイインピ
ーダンス)状態にする。具体的にはトライステートバッ
ファTB0は、イネーブル信号RE0が活性でありかつ
メインアンプMA0によって増幅されたデータ線対(D
L0,/DL0)の信号レベルが(H,L)レベルであ
るとき出力ノードN0をHレベル(電源電圧VDDレベ
ル)に駆動する。一方、トライステートバッファTB0
は、イネーブル信号RE0が活性でありかつメインアン
プMA0によって増幅されたデータ線(DL0,/DL
0)の信号レベルが(L,H)レベルであるとき出力ノ
ードN0をLレベル(接地電圧VSSレベル)に駆動す
る。
1とトライステートバッファTB1とを含む。メインア
ンプMA1は、活性のイネーブル信号RE1に応答して
活性化し、データ線対(DL1,/DL1)上の信号を
増幅する。トライステートバッファTB1は、イネーブ
ル信号RE1が活性のときメインアンプMA1の出力に
応じて出力ノードN1を駆動し、イネーブル信号RE1
が不活性のとき出力ノードN1をHi−Z(ハイインピ
ーダンス)状態にする。具体的にはトライステートバッ
ファTB1は、イネーブル信号RE1が活性でありかつ
メインアンプMA1によって増幅されたデータ線対(D
L1,/DL1)の信号レベルが(H,L)レベルであ
るとき出力ノードN1をHレベル(電源電圧VDDレベ
ル)に駆動する。一方、トライステートバッファTB1
は、イネーブル信号RE1が活性でありかつメインアン
プMA1によって増幅されたデータ線(DL1,/DL
1)の信号レベルが(L,H)レベルであるとき出力ノ
ードN1をLレベル(接地電圧VSSレベル)に駆動す
る。
ートバッファTB0の出力ノードN0とトライステート
バッファTB1の出力ノードN1との間に接続され、ビ
ット幅選択信号BWSに応答してオン/オフする。読み
出しデータのビット幅が1ビットのとき活性のビット幅
選択信号BWSが与えられる。活性のビット幅選択信号
BWSに応答してトランスファゲートTG2はオンにな
る。読み出しデータのビット幅が2ビットのとき不活性
のビット幅選択信号BWSが与えられる。不活性のビッ
ト幅選択信号に応答してトランスファゲートTG2はオ
フになる。
インバータIV90とを含む。ラッチ回路L90は、ト
ライステートバッファTB0の出力ノードN0の電圧レ
ベルをラッチしインバータIV90へ出力する。インバ
ータIV90は、ラッチ回路L90からの出力を反転し
てデータ出力端子DOUT0へ与える。
インバータIV91とを含む。ラッチ回路L91は、ト
ライステートバッファTB91の出力ノードN1の電圧
レベルをラッチしインバータIV91へ出力する。イン
バータIV91は、ラッチ回路L91からの出力を反転
してデータ出力端子DOUT1へ与える。
ートバッファTB0の出力ノードN0とノードN2との
間に接続され、テストモード信号TESTに応答してオ
ン/オフする。DRAMがテストモードのとき活性のテ
ストモード信号TESTが与えられる。活性のテストモ
ード信号TESTに応答してトランスファゲートTG1
がオンになる。これによりノードN0とノードN2とが
接続される。DRAMが通常モードのとき不活性のテス
トモード信号TESTが与えられる。不活性のテストモ
ード信号TESTに応答してトランスファゲートTG1
がオフになる。これによりノードN0とノードN2とが
非接続状態になる。
インバータIV92とを含む。ラッチ回路L92は、ノ
ードN2の電圧レベルをラッチしインバータIV92へ
出力する。インバータIV92は、ラッチ回路L92か
らの出力を反転してデータ出力端子PDOUTへ与え
る。
されたDRAMの読み出し動作について説明する。ここ
では、通常モードのときとテストモードのときとに分け
て説明する。
スファゲートTG1はオフになる。ビット幅選択信号B
WSによって読み出しデータのビット幅が選択される。
ここでは2ビットまたは1ビットが選択される。以下、
読み出しデータのビット幅が2ビットのときと1ビット
のときとに分けて説明する。
トのとき 不活性のビット幅選択信号BWSが与えられ、トランス
ファゲートTG2がオフになる。行デコーダ(図示せ
ず)によって、行アドレス信号に対応するワード線(こ
こではWLaとする。)が選択される。列デコーダ(図
示せず)によって、列アドレス信号に対応する列選択線
CSL0およびCSL1が選択される。これにより、列
選択線CSL0およびCSL1に対応する列選択ゲート
CSGがオンになり、メモリブロックBK0およびBK
1内のビット線対(BLa,BLb)とデータ線対(D
L0,/DL0)および(DL1,/DL1)とが接続
される。そして、メモリブロックBK0およびBK1内
のメモリセルMCaからビット線対(BLa,BLb)
に読み出されたデータがデータ線対(DL0,/DL
0)および(DL1,/DL1)に転送される。
がリードアンプRA0およびRA1に与えられ、リード
アンプRA0およびRA1が活性化される。これによ
り、データ線対(DL0,/DL0)および(DL1,
/DL1)に読み出されたデータがメインアンプMA0
およびMA1によって増幅される。メインアンプMA0
およびMA1によって増幅されたデータに応じてトライ
ステートバッファTB0およびTB1は出力ノードN0
およびN1をHレベルまたはLレベルに駆動する。トラ
イステートバッファTB0およびTB1によって駆動さ
れたノードN0およびN1の電圧がラッチ回路L90お
よびL91によってラッチされ、インバータIV90お
よびIV91によって反転されてデータ出力端子DOU
T0およびDOUT1から2ビットデータとして外部に
出力される。このように、メインアンプMA0およびM
A1が活性化されてからデータ出力端子DOUT0およ
びDOUT1にデータが出力されるまでの間 ラッチ回
路L90およびL91においてタイミング調整がなされ
ることなく高速にデータが出力される。そしてイネーブ
ル信号RE0およびRE1が不活性化され、トライステ
ートバッファTB0およびTB1と出力ノードN0およ
びN1とが等価的に非接続状態(Hi−Z状態)にな
る。これにより、ラッチ回路L90およびL91によっ
て保持されているデータの破壊を防ぐことができる。ま
た、もし読み出し動作命令が入力された場合でもイネー
ブル信号RE0およびRE1が活性化されないかぎり、
ラッチ回路L90およびL91によって保持されている
データが破壊されることはない。
トのとき 活性のビット幅選択信号BWSが与えられ、トランスフ
ァゲートTG2がオンになる。行デコーダ(図示せず)
によって、行アドレス信号に対応するワード線(ここで
はWLaとする。)が選択される。列デコーダ(図示せ
ず)によって、列アドレス信号に対応する列選択線CS
L0またはCSL1(ここではCSL1とする。)が選
択される。これにより、列選択線CSL1に対応する列
選択ゲートCSGがオンになり、メモリブロックBK1
内のビット線対(BLa,BLb)とデータ線対(DL
1,/DL1)とが接続される。そして、メモリブロッ
クBK1内のメモリセルMCaからビット線対(BL
a,BLb)に読み出されたデータがデータ線対(DL
1,/DL1)に転送される。
ンプRA0に与えられ、活性のイネーブル信号RE1が
リードアンプRA1に与えられる。不活性のイネーブル
信号RE0に応答してメインアンプMA0およびトライ
ステートバッファTB0が不活性化される。これによ
り、トライステートバッファTB0と出力ノードN0と
が等価的に非接続状態(Hi−Z状態)となる。一方、
活性のイネーブル信号RE1に応答してメインアンプM
A1およびトライステートバッファTB1が活性化され
る。これにより、データ線対(DL1,/DL1)に読
み出されたデータがメインアンプMA1によって増幅さ
れる。メインアンプMA1によって増幅されたデータに
応じてトライステートバッファTB1は出力ノードN1
をHレベルまたはLレベルに駆動する。トライステート
バッファTB1によって駆動された出力ノードN1の電
圧がトランスファゲートTG2を介して出力ノードN0
に転送されラッチ回路L90によってラッチされる。ラ
ッチ回路L90によってラッチされたデータはインバー
タIV90によって反転されてデータ出力端子DOUT
0から1ビットデータとして外部に出力される。このよ
うに、メインアンプMA1が活性化されてからデータ出
力端子DOUT0にデータが出力されるまでの間 ラッ
チ回路L90においてタイミング調整がなされることな
く高速にデータが出力される。そしてイネーブル信号R
E1が不活性化され、トライステートバッファTB1と
出力ノードN1とが等価的に非接続状態(Hi−Z状
態)になる。
トのとき、使用されないラッチ回路L91はデータをラ
ッチできないように制御されている。これにより、出力
ノードN0と出力ノードN1とを接続状態にしたときに
生じるラッチ回路同士のデータの衝突を防ぐことができ
る。
RA1は、活性のイネーブル信号RE0およびRE1に
応答して活性化され、データ線対(DL0,/DL0)
および(DL1,/DL1)に読み出されたデータに応
じて出力ノードN0およびN1を駆動し、不活性のイネ
ーブル信号RE0およびRE1に応答して不活性化さ
れ、出力ノードN0およびN1をHi−Z状態にする。
これにより、後段のラッチ回路L90およびL91にお
けるデータラッチおよび出力のタイミングを制御する必
要がなくなる。したがって、メインアンプMA0および
MA1が活性化されてからタイミングレスで高速にデー
タ出力端子DOUT0およびDOUT1にデータが出力
される。
イミングを制御する必要がなくイネーブル信号RE0お
よびRE1の活性/不活性を制御すればよいため、制御
回路のレイアウト面積を小さくすることができる。
ドN0とラッチ回路L91の前段の出力ノードN1との
間にトランスファゲートTG2を設けたため、読み出し
データのビット幅を変更して使用する場合においてもラ
ッチ回路90および91のタイミングを調整する必要が
ない。
ファゲートTG1はオンになる。またトランスファゲー
トTG2もオンになる。メモリブロックBK0またはB
K1内のメモリセルからテストデータが読み出され、通
常モードのときと同様に、データ線対(DL0,/DL
0)または(DL1,/DL1)に転送される。データ
線対(DL0,/DL0)または(DL1,/DL1)
に転送されたテストデータは、通常モードのときと同様
に、リードアンプRA0またはRA1によって増幅され
て出力ノードN0またはN1に出力される。出力ノード
N0またはN1に出力されたテストデータはトランスフ
ァゲートTG1(およびTG2)を介してノードN2に
転送され、ラッチ回路L92によってラッチされる。ラ
ッチ回路L92によってラッチされたテストデータはイ
ンバータIV92によって反転され、テストデータ出力
用のデータ出力端子PDOUTから出力される。
92の前段のノードN2と出力ノードN0との間にトラ
ンスファゲートTG1を設けたため、複数のノーマル出
力を出力端でスイッチなどを使って電気的に束ねて1つ
のテスト出力として検査する場合に比べて出力バッファ
の負荷が小さくなり、出力データを受けるシステムへの
信号の伝達を通常モードのときと同等にすることができ
る。
2と出力ノードN0との間にトランスファゲートTG1
を設けたため、テストモードにおいて使用するラッチ回
路92のタイミングを調整する必要がない。したがっ
て、メインアンプMA0またはMA1が活性化されてか
らタイミングレスで高速にデータ出力端子PDOUTに
テストデータが出力される。
90および91のラッチ回路L90およびL91をラッ
チできないように制御しておけば、ノードN2と出力ノ
ードN0およびN1とを接続状態にしたときに生じるラ
ッチ回路同士のデータの衝突を防ぐことができる。これ
により、テストモードにおけるラッチ回路L92のデー
タ保持特性を通常モードにおけるラッチ回路L90およ
びL91のデータ保持特性と同様にすることができ、ま
た負荷の軽減によるラッチ能力特性の向上も図れる。
施形態によるDRAMの全体構成を示すブロック図であ
る。図10に示すDRAMは、メモリブロックBK0,
BK1と、データ線対(DL0,/DL0),(DL
1,/DL1)と、ワード線WLa,WLbと、列選択
線CSL0,CSL1と、リードアンプRA10,RA
11と、出力バッファ100,110と、トランスファ
ゲートTG10と、データ出力端子DOUT0,DOU
T1とを備える。
のイネーブル信号RE10,RE11に応答して活性化
し、データ線対(DL0,/DL0),(DL1,/D
L1)上の信号を増幅する。
ネーブル信号RE10,RE11に応答して活性化し、
ビット幅選択信号BWSに応じた駆動能力でリードアン
プRA10,RA11からの出力信号をデータ出力端子
DOUT0,DOUT1へ出力する。
10とノードN11との間に接続され、ビット幅選択信
号BWSに応答してオン/オフする。ノードN10,N
11は、出力バッファ100,110の出力ノードとデ
ータ出力端子DOUT0,DOUT1との間のノードで
ある。読み出しデータのビット幅が1ビットのとき活性
のビット幅選択信号BWSが与えられる。活性のビット
幅選択信号BWSに応答してトランスファゲートTG1
0はオンになる。読み出しデータのビット幅が2ビット
のとき不活性のビット幅選択信号BWSが与えられる。
不活性のビット幅選択信号に応答してトランスファゲー
トTG10はオフになる。
10に示した出力バッファ100の内部構成を示すブロ
ック図である。図11を参照して、出力バッファ100
はトライステートバッファTB101,TB102を含
む。
AND回路ND101と、NOR回路NR101と、P
チャネルMOSトランジスタPT101と、Nチャネル
MOSトランジスタNT101とを含む。NAND回路
ND101は、リードアンプRA10からの出力信号と
イネーブル信号RE10とのNANDを出力する。NO
R回路NR101は、イネーブル信号RE10の反転信
号とリードアンプRA10からの出力信号とのNORを
出力する。PチャネルMOSトランジスタPT101
は、電源ノードと出力ノードN101との間に接続さ
れ、NAND回路101の出力をゲートに受ける。電源
ノードは電源電圧VDDを受ける。NチャネルMOSト
ランジスタNT101は、出力ノードN101と接地ノ
ードとの間に接続され、NOR回路NR101の出力を
ゲートに受ける。接地ノードは接地電圧VSSを受け
る。出力ノードN101は、図10に示したノードN1
0に接続される。
ッファTB101は、イネーブル信号RE10が活性の
とき、リードアンプRA10からの出力信号に応じて出
力ノードN101を駆動し、イネーブル信号RE10が
不活性のとき出力ノードN101をHi−Z(ハイイン
ピーダンス)状態にする。
AND回路ND102と、NOR回路NR102と、P
チャネルMOSトランジスタPT102と、Nチャネル
MOSトランジスタNT102とを含む。NAND回路
ND102は、リードアンプRA10からの出力信号と
イネーブル信号RE10とビット幅選択信号BWSとの
NANDを出力する。NOR回路NR102は、ビット
幅選択信号BWSの反転信号とイネーブル信号RE10
の反転信号とリードアンプRA10からの出力信号との
NORを出力する。PチャネルMOSトランジスタPT
102は、電源ノードと出力ノードN102との間に接
続され、NAND回路ND102の出力をゲートに受け
る。NチャネルMOSトランジスタNT102は、出力
ノードN102と接地ノードとの間に接続され、NOR
回路NR102の出力をゲートに受ける。出力ノードN
102は、図10に示したノードN10に接続される。
ッファTB102は、ビット幅選択信号BWSおよびイ
ネーブル信号RE10がともに活性のとき、リードアン
プRA10からの出力信号に応じて出力ノードN102
を駆動し、ビット幅選択信号BWSおよびイネーブル信
号RE10のうち少なくとも一方が不活性のとき出力ノ
ードN102をHi−Z(ハイインピーダンス)状態に
する。
の内部構成も、図11に示した出力バッファ100の内
部構成と同様である。
されたDRAMの読み出し動作について図10および図
11を参照しつつ説明する。このDRAMでは読み出し
データのビット幅をビット幅選択信号BWSに応じて2
ビットまたは1ビットに切り換えることができる。以
下、読み出しデータのビット幅が2ビットのときと1ビ
ットのときとに分けて説明する。
トのとき 不活性のビット幅選択信号BWSが与えられ、トランス
ファゲートTG10がオフになる。また、出力バッファ
100,110内のトライステートバッファTB102
が不活性化され、出力ノードN102がHi−Z(ハイ
インピーダンス)状態になる。
レス信号に対応するワード線(ここではWLaとす
る。)が選択される。列デコーダ(図示せず)によっ
て、列アドレス信号に対応する列選択線CSL0および
CSL1が選択される。これにより、列選択線CSL0
およびCSL1に対応する列選択ゲートCSGがオンに
なり、メモリブロックBK0およびBK1内のビット線
対(BLa,BLb)とデータ線対(DL0,/DL
0)および(DL1,/DL1)とが接続される。そし
て、メモリブロックBK0およびBK1内のメモリセル
MCaからビット線対(BLa,BLb)に読み出され
たデータがデータ線対(DL0,/DL0)および(D
L1,/DL1)に転送される。
11がリードアンプRA10およびRA11ならびに出
力バッファ100および110に与えられる。活性のイ
ネーブル信号RE10およびRE11に応答してリード
アンプRA10およびRA11が活性化され、データ線
対(DL0,/DL0)および(DL1,/DL1)に
読み出されたデータがリードアンプRA10およびRA
11によって増幅される。
11に応答して出力バッファ100および110内のト
ライステートバッファTB101が活性化される。トラ
イステートバッファTB102は不活性化されたままで
ある。出力バッファ100および110内のトライステ
ートバッファTB101は、リードアンプRA10およ
びRA11からの出力信号に応じて出力ノードN101
を駆動する。出力バッファ100および110内のトラ
イステートバッファTB101によって駆動された出力
ノードN101の電圧がデータ出力端子DOUT0およ
びDOUT1から2ビットデータとして外部に出力され
る。
トのとき 活性のビット幅選択信号BWSが与えられ、トランスフ
ァゲートTG10がオンになる。行デコーダ(図示せ
ず)によって、行アドレス信号に対応するワード線(こ
こではWLaとする。)が選択される。列デコーダ(図
示せず)によって、列アドレス信号に対応する列選択線
CSL0またはCSL1(ここではCSL0とする。)
が選択される。これにより、列選択線CSL0に対応す
る列選択ゲートCSGがオンになり、メモリブロックB
K0内のビット線対(BLa,BLb)とデータ線対
(DL0,/DL0)とが接続される。そして、メモリ
ブロックBK0内のメモリセルMCaからビット線対
(BLa,BLb)に読み出されたデータがデータ線対
(DL0,/DL0)に転送される。
ンプRA10に与えられ、不活性のイネーブル信号RE
11がリードアンプRA11に与えられる。不活性のイ
ネーブル信号RE11に応答してリードアンプRA11
および出力バッファ110が不活性化される。これによ
り、出力バッファ110内のトライステートバッファT
B101およびTB102の出力ノードN101および
N102がHi−Z状態になる。活性のイネーブル信号
RE10に応答してリードアンプRA10が活性化さ
れ、データ線対(DL0,/DL0)に読み出されたデ
ータがリードアンプRA10によって増幅される。ま
た、活性のイネーブル信号RE10に応答して出力バッ
ファ100内のトライステートバッファTB101およ
びTB102が活性化される。出力バッファ100内の
トライステートバッファTB101およびTB102
は、リードアンプRA10からの出力信号に応じて出力
ノードN101およびN102を駆動する。すなわち、
トライステートバッファTB101およびTB102に
よってノードN10が駆動される。読み出しデータのビ
ット幅が1ビットのときにはノードN10とノードN1
1との間の配線やトランスファゲートTG10などによ
ってビット幅が2ビットのときよりも出力バッファ10
0,110の負荷が大きくなる。そこでこのDRAMで
は、読み出しデータのビット幅が1ビットのときはトラ
イステートバッファTB101およびTB102をとも
に動作させることによってビット幅が2ビットのときよ
りも出力バッファ100,110の駆動能力を大きくし
ている。出力バッファ100内のトライステートバッフ
ァTB101およびTB102によって駆動されたノー
ドN10の電圧は(トランスファゲートTG10)−
(ノードN11)を介してデータ出力端子DOUT1か
ら1ビットデータとして外部に出力される。
を1ビットデータの出力端子としたけれどもデータ出力
端子DOUT0を1ビットデータの出力端子としてもよ
い。このとき出力バッファ110は上述の出力バッファ
100におけるのと同様にして駆動能力を大きくする。
るDRAMでは、出力バッファ100,110内にトラ
イステートバッファTB101,TB102を設けたた
め、読み出しデータのビット幅が2ビットのときの出力
バッファ100,110の駆動能力よりもビット幅が1
ビットのときの出力バッファ100,110の駆動能力
を大きくすることができる。これにより、読み出しデー
タのビット幅が2ビットのときと1ビットのときとでア
クセス時間のばらつきを小さくすることができる。
トのとき出力バッファ100または110のうちデータ
の読み出しに関与しない出力バッファは不活性化される
ため、データの読み出しに関与する出力バッファの駆動
能力を大きくしてもDRAM全体の消費電力の増加を抑
えることができる。
タのビット幅が2ビット/1ビットの場合について説明
したけれどもこれ以外のビット幅の場合にも上述の出力
バッファを同様に適用することができる。
0内のトライステートバッファの数を2つとしたけれど
も3つ以上にしてもよい。
ッファの制御は、ビット幅に対応して配置されたトライ
ステートバッファをそれぞれ所定のビット幅のときに活
性化したり、あるビット幅以下のときに初めて活性化し
たりする制御でもよい。
ット幅に割り当てられたフューズを活用してビット幅選
択信号BWSを制御してもよい。
を変えることができるバッファの適用例の1つとして出
力バッファ100,110を説明した。この出力バッフ
ァ100,110と同様のバッファを、ビット幅に応じ
て負荷が変わる入力回路や出力回路などにも適用するこ
とができる。
に応じて出力バッファ100,110の駆動能力を変え
ているけれども、実デバイスでアクセス時間など性能に
問題が生じた場合にも出力バッファ100,110の駆
動能力を変えることができるようにしておけばより最適
な半導体記憶装置を提供できる。
形態によるDRAMは、図11に示した出力バッファ1
00,110に代えて図12に示す出力バッファ10
0,110を備え、さらに図12に示す周波数検知回路
120を備える。その他の構成は図10に示したDRA
Mと同様である。
は、DRAMの動作周波数が所定の周波数以上であると
き活性の判定信号FSを出力し、それ以外のときは不活
性の判定信号FSを出力する。
AND回路ND102は、リードアンプRA10(RA
11)からの出力信号とイネーブル信号RE10(RE
11)と判定信号FSとのNANDを出力する。NOR
回路NR102は、判定信号FSの反転信号とイネーブ
ル信号RE10(RE11)の反転信号とリードアンプ
RA10(RA11)からの出力信号とのNORを出力
する。図12に示すトライステートバッファTB102
は、判定信号FSおよびイネーブル信号RE10(RE
11)がともに活性のとき、リードアンプRA10(R
A11)からの出力信号に応じて出力ノードN102を
駆動し、判定信号FSおよびイネーブル信号RE10
(RE11)のうち少なくとも一方が不活性のとき出力
ノードN102をHi−Z(ハイインピーダンス)状態
にする。
ァ100(110)の動作について説明する。
も低いとき、周波数検知回路120は不活性の判定信号
FSを出力する。不活性の判定信号FSに応答してトラ
イステートバッファTB102が不活性化され、出力ノ
ードN102がHi−Z状態になる。これにより、出力
バッファ100(110)は、トライステートバッファ
TB101のみによってノードN10(N11)を駆動
する。
数以上のとき、周波数検知回路120は活性の判定信号
FSを出力する。これにより、出力バッファ100(1
10)は、トライステートバッファTB100およびT
B101によってノードN10(N11)を駆動する。
10は、DRAMの動作周波数が所定の周波数よりも低
いときトライステートバッファTB102を不活性化す
るため、トライステートバッファTB102による消費
電力の分だけ全体の消費電力を少なくすることができ
る。
駆動能力を変えることにより、仕様上アクセス時間やサ
イクル時間を律速させないような場合においては最適な
消費電力を自動で設定することができる。
施形態によるDRAMの全体構成を示すブロック図であ
る。図13に示すDRAMは、書き込み回路130と、
メインブロックMBK0,MBK1と、データ線対(D
L0,/DL0)−(DL3,/DL3)とを備える。
−IV3と、NチャネルMOSトランジスタT0−T7
と、AND回路AD130−AD137と、制御回路1
31とを含む。NチャネルMOSトランジスタT0,T
2,T4,T6は、ノードN130−N133とノード
N134−N137との間に接続され、アドレスビット
A0に応答してオン/オフする。アドレスビットA0
は、アクセスすべきメモリセルに対応するアドレス信号
の一部である。ノードN130−N133は書き込みデ
ータDI0−DI3を受ける。インバータIV0−IV
3は、ノードN130−N133とNチャネルMOSト
ランジスタT1,T3,T5,T7との間に接続され、
書き込みデータDI0−DI3を反転する。Nチャネル
MOSトランジスタT1,T3,T5,T7は、インバ
ータIV0−IV3の出力ノードとノードN134−N
137との間に接続され、アドレスビットA1に応答し
てオン/オフする。アドレスビットA1は、アクセスす
べきメモリセルに対応するアドレス信号の一部である。
制御回路131は、列アドレス信号に応答して制御信号
C10−C13を出力する。AND回路AD130,A
D132,AD134,AD136は、ノードN134
−N137に与えられる書き込みデータと制御回路13
1からの制御信号C10−C13との論理積をデータ線
DL0−DL3に出力する。AND回路AD131,A
D133,AD135,AD137は、ノードN134
−N137に与えられる書き込みデータの反転データと
制御回路131からの制御信号C10−C13との論理
積をデータ線/DL0−/DL3に出力する。
SBK00−SBK03と、列選択回路141,142
と、列選択線WS141−WS148と、ビット線プリ
チャージ回路143と、センスアンプドライバ144
と、配線NGA0,NGB0とを含む。配線NGA0,
NGB0の一端は、電源電圧VDDを受ける電源ノード
に接続され、他端はサブブロックSBK00−SBK0
3に共通に接続される。サブブロックSBK00−SB
K03はデータ線対(DL0,/DL0)−(DL3,
/DL3)に対応して設けられる。列選択回路141,
142は、アドレスビットA0に応答して活性化し、列
アドレス信号に対応する列選択線WS141−WS14
4,WS145−WS148を活性化する。ビット線プ
リチャージ回路143は、プリチャージ信号PR10に
応答してサブブロックSBK00−SBK03内のビッ
ト線(図示せず)を配線SEP,SENを介して1/2
VDDレベルにプリチャージする。センスアンプドライ
バ144は、サブブロックSBK00−SBK03内の
センスアンプ(図示せず)を活性化する。
SBK10−SBK13と、列選択回路151,152
と、列選択線WS151−WS158と、ビット線プリ
チャージ回路153と、センスアンプドライバ154
と、配線NGA1,NGB1とを含む。配線NGA1,
NGB1の一端は、接地電圧VSSを受ける接地ノード
に接続され、他端はサブブロックSBK10−SBK1
3に共通に接続される。サブブロックSBK10−SB
K13はデータ線対(DL0,/DL0)−(DL3,
/DL3)に対応して設けられる。列選択回路151,
152は、アドレスビットA1に応答して活性化され、
列アドレス信号に対応する列選択線WS151−WS1
54,WS155−WS158を活性化する。ビット線
プリチャージ回路153は、プリチャージ信号PR11
に応答してサブブロックSBK10−SBK13内のビ
ット線(図示せず)を配線SEP,SENを介して1/
2VDDレベルにプリチャージする。センスアンプドラ
イバ154は、サブブロックSBK10−SBK13内
のセンスアンプ(図示せず)を活性化する。
14は、図13に示したサブブロックSBK00の内部
構成を示すブロック図である。図14を参照して、サブ
ブロックSBK00は、メモリセルMC141−MC1
48と、ワード線WL11,WL12と、ビット線対
(BL11,/BL11)−(BL14,/BL14)
と、センスアンプS141−S144と、NチャネルM
OSトランジスタT141−T148,T151−T1
58とを含む。
よび列に配置される。ワード線WL11,WL12は行
に配置される。ワード線WL11はメモリセルMC14
1−MC144に対応して配置される。ワード線WL1
2はメモリセルMC145−MC148に対応して配置
される。ビット線対(BL11,/BL11)−(BL
14,/BL14)は列に配置される。ビット線BL1
1−BL14はメモリセルMC141−MC144に対
応して配置される。ビット線/BL11−/BL14は
メモリセルMC145−MC148に対応して配置され
る。
T144は、配線NGB0とNチャネルMOSトランジ
スタT151−T154との間に接続され、データ線D
L0の電圧をゲートに受ける。NチャネルMOSトラン
ジスタT151−T154は、NチャネルMOSトラン
ジスタT141−T144とビット線BL11−BL1
4との間に接続され、列選択線WS141−WS144
の電圧レベルに応答してオン/オフする。
T148は、配線NGA0とNチャネルMOSトランジ
スタT155−T158との間に接続され、データ線/
DL0の電圧をゲートに受ける。NチャネルMOSトラ
ンジスタT155−T158は、NチャネルMOSトラ
ンジスタT145−T148とビット線/BL11−/
BL14との間に接続され、列選択線WS145−WS
148の電圧レベルに応答してオン/オフする。
ト線対(BL11,/BL11)−(BL14,/BL
14)の電位差を増幅する。
3,SBK10−SBK13の内部構成も図14に示し
たサブブロックSBK00の内部構成と同様である。
されたDRAMの書き込み動作について説明する。この
DRAMでは、1/2VDDレベルにプリチャージされ
たビット線対の一方をプルアップまたはプルダウンする
ことによってデータを書き込む。具体的には、メインブ
ロックMBK0内のサブブロックSBK00−SBK1
3に対してはビット線対の一方をプルアップすることに
よってデータを書き込み、メインブロックMBK1内の
サブブロックSBK10−SBK13に対してはビット
線対の一方をプルダウンすることによってデータを書き
込む。また、アドレス信号のうちのアドレスビットA0
によってメインブロックMBK0が選択され、アドレス
ビットA1によってメインブロックMBK1が選択され
る。以下では、メインブロックMBK0内のメモリセル
にデータを書き込む場合とメインブロックMBK1内の
メモリセルにデータを書き込む場合とに分けて説明す
る。
セルにデータを書き込む場合 サブブロックSBK00−SBK03内のメモリセルM
C141にHレベルのデータDIN0−DIN3を書き
込む場合を例に説明する。
3内のビット線対(BL11,/BL11)−(BL1
4,/BL14)はビット線プリチャージ回路143に
よって1/2VDDレベルにプリチャージされている。
レス信号が与えられる。アドレス信号のうちアドレスビ
ットA0は活性化され、アドレスビットA1は不活性化
されている。活性のアドレスビットA0に応答して書き
込み回路130内のNチャネルMOSトランジスタT
0,T2,T4,T6がオンになる。一方、不活性のア
ドレスビットA1に応答してNチャネルMOSトランジ
スタT1,T3,T5,T7はオフになる。Hレベルの
書き込みデータDIN0−DIN3がNチャネルMOS
トランジスタT0,T2,T4,T6を介してAND回
路AD130−AD137の入力に与えられる。また、
アドレス信号に応答して制御回路131は活性の制御信
号C10−C13をAND回路AD130−AD137
に与える。これにより、AND回路AD130,AD1
32,AD134,AD136の出力は活性化され、A
ND回路AD131,AD133,AD135,AD1
37の出力は不活性化される。すなわち、データ線DL
0−DL3はHレベル(VDDレベル)になり、データ
線/DL0−/DL3はLレベル(VSSレベル)にな
る。この結果、サブブロックSBK00−SBK03内
のNチャネルMOSトランジスタT141−T144は
オンになり、NチャネルMOSトランジスタT145−
T148はオフになる。
K00−SBK03内のワード線WL11が活性化され
る。これにより、サブブロックSBK00−SBK03
内のメモリセルMC141からビット線BL11にデー
タが読み出される。また、活性のアドレスビットA0に
応答して列選択回路141,142が活性化され、列選
択回路141,142によって列選択線WS141,W
S145が活性化される。これにより、サブブロックS
BK00−SBK03内のNチャネルMOSトランジス
タT151,T155がオンになる。NチャネルMOS
トランジスタT141はオンであるため、サブブロック
SBK00−SBK03内のビット線BL11と配線N
GB0とが接続される。配線NGB0の他端は電源ノー
ドに接続されている。したがってビット線BL11の電
位はプリチャージレベルから上昇する。一方、Nチャネ
ルMOSトランジスタT145はオフであるため、ビッ
ト線/BL11の電位は1/2VDDレベルのままであ
る。そしてセンスアンプS141が活性化され、ビット
線対(BL11,/BL11)の電位差が増幅される。
これにより、ビット線BL11の電位はVDDレベル、
ビット線/BLの電位はVSSレベルになる。このよう
にしてサブブロックSBK00−SBK03内のメモリ
セルMC141にHレベルのデータDIN0−DIN3
が書き込まれる。
セルにデータを書き込む場合 サブブロックSBK10−SBK13内のメモリセルM
C141にHレベルのデータDIN0−DIN3を書き
込む場合を例に説明する。
3内のビット線対(BL11,/BL11)−(BL1
4,/BL14)はビット線プリチャージ回路153に
よって1/2VDDレベルにプリチャージされている。
レス信号が与えられる。アドレス信号のうちアドレスビ
ットA0は不活性化され、アドレスビットA1は活性化
されている。活性のアドレスビットA1に応答して書き
込み回路130内のNチャネルMOSトランジスタT
1,T3,T5,T7がオンになる。一方、不活性のア
ドレスビットA0に応答してNチャネルMOSトランジ
スタT0,T2,T4,T6はオフになる。Hレベルの
書き込みデータDIN0−DIN3はインバータIV0
−IV3によって反転され、NチャネルMOSトランジ
スタT1,T3,T5,T7を介してAND回路AD1
30−AD137の入力に与えられる。また、アドレス
信号に応答して制御回路131は活性の制御信号C10
−C13をAND回路AD130−AD137に与え
る。これにより、AND回路AD131,AD133,
AD135,AD137の出力は活性化され、AND回
路AD130,AD132,AD134,AD136の
出力は不活性化される。すなわち、データ線DL0−D
L3はLレベル(VSSレベル)になり、データ線/D
L0−/DL3はHレベル(VDDレベル)になる。こ
の結果、サブブロックSBK10−SBK13内のNチ
ャネルMOSトランジスタT145−T148はオンに
なり、NチャネルMOSトランジスタT141−T14
4はオフになる。
K10−SBK13内のワード線WL11が活性化され
る。これにより、サブブロックSBK10−SBK13
内のメモリセルMC141からビット線BL11にデー
タが読み出される。また、活性のアドレスビットA1に
応答して列選択回路151,152が活性化され、列選
択回路151,152によって列選択線WS151,W
S155が活性化される。これにより、サブブロックS
BK10−SBK13内のNチャネルMOSトランジス
タT151,T155がオンになる。NチャネルMOS
トランジスタT141はオフであるため、ビット線BL
11の電位は1/2VDDレベルのままである。一方、
NチャネルMOSトランジスタT145はオンであるた
め、サブブロックSBK10−SBK13内のビット線
/BL11と配線NGA1とが接続される。配線NGA
1の他端は接地ノードに接続されている。したがってビ
ット線/BL11の電位はプリチャージレベルから下降
する。そしてセンスアンプS141が活性化され、ビッ
ト線対(BL11,/BL11)の電位差が増幅され
る。これにより、ビット線BL11の電位はVDDレベ
ル、ビット線/BLの電位はVSSレベルになる。この
ようにしてサブブロックSBK10−SBK13内のメ
モリセルMC141にHレベルのデータDIN0−DI
N3が書き込まれる。
の影響によってビット線のプリチャージレベルが変動す
ることがある。ビット線のプリチャージレベルが1/2
VDDレベルよりも高くなる場合において、ビット線対
の一方をプルアップすることによって書き込みを行うと
きには書き込みマージンが少なくなる。また、ビット線
のプリチャージレベルが1/2VDDレベルよりも低く
なる場合において、ビット線対の一方をプルダウンする
ことによって書き込みを行うときにはマージンが少なく
なる。
レスビットA0で認識できるメインブロックMBK0内
のメモリセルへの書き込みはビット線対の一方をプルア
ップすることによって行い、アドレスビットA1で認識
できるメインブロックMBK1内のメモリセルへの書き
込みはビット線対の一方をプルダウンすることによって
行う。したがって、ビット線のプリチャージレベルが1
/2VDDレベルよりも上昇する箇所にメインブロック
MBK1を配置したり、ビット線のプリチャージレベル
が1/2VDDレベルよりも下降する箇所にメインブロ
ックMBK0を配置したりすれば、よりマージンのある
書き込みを行うことができる。
の第10の実施形態によるDRAMの全体構成を示すブ
ロック図である。図15に示すDRAMは、図13に示
したDRAMに加えてさらに、インバータIV151,
IV152と、NチャネルMOSトランジスタT151
−T154とを備える。インバータIV151は、接地
電圧VSSを反転して出力する。NチャネルMOSトラ
ンジスタT151は、インバータIV151の出力ノー
ドとノードN151との間に接続され、アドレスビット
A0に応答してオン/オフする。NチャネルMOSトラ
ンジスタT153は、接地電圧VSSを受ける接地ノー
ドとノードN151との間に接続され、アドレスビット
A1に応答してオン/オフする。インバータIV152
は、接地電圧VSSを反転して出力する。NチャネルM
OSトランジスタT152は、インバータIV152の
出力ノードとノードN152との間に接続され、アドレ
スビットA0に応答してオン/オフする。NチャネルM
OSトランジスタT154は、接地ノードとノードN1
52との間に接続され、アドレスビットA1に応答して
オン/オフする。
はノードN151に接続され、配線NGB0およびNG
B1の一端はノードN152に接続される。
ドレスビットA0が活性でありかつアドレスビットA1
が不活性のとき、NチャネルMOSトランジスタT15
1,T152がオンになり、T153,T154がオフ
になる。これにより、ノードN151およびN152を
介して配線NGA0,MGB0の一端に電源電圧VDD
が与えられる。そして第9の実施形態において説明した
のと同様にしてメインブロックMBK0内のサブブロッ
クSBK00−SBK03に対してビット線対の一方を
プルアップすることによってデータが書き込まれる。
かつアドレスビットA1が活性のとき、NチャネルMO
SトランジスタT151,T152はオフになり、Nチ
ャネルMOSトランジスタT153,T154はオンに
なる。これにより、ノードN151およびN152を介
して配線NGA1,NGB1の一端に接地電圧VSSが
与えられる。そして第9の実施形態において説明したの
と同様にしてメインブロックMBK1内のサブブロック
SBK10−SBK13に対してビット線対の一方をプ
ルダウンすることによってデータが書き込まれる。
GA1,NGB1の電圧レベルをアドレスビットA0,
A1に応じてVDDまたはVSSに制御することができ
る。
の第11の実施形態によるDRAMの全体構成を示すブ
ロック図である。図16に示すDRAMは、図15に示
したDRAMに加えてさらに周波数検知回路160とイ
ンバータIV161とを備える。周波数検知回路160
は、DRAMの動作周波数が所定の周波数以上であると
き活性の判定信号FSを出力し、それ以外のときは不活
性の判定信号FSを出力する。インバータIV161
は、周波数検知回路160からの判定信号FSを反転す
る。NチャネルMOSトランジスタT1,T3,T5,
T7,T153,T154は、周波数検知回路160か
らの判定信号FSに応答してオン/オフする。Nチャネ
ルMOSトランジスタT0,T2,T4,T6,T15
1,T152は、インバータIV161の出力に応答し
てオン/オフする。
書き込み動作について説明する。
も低いとき、周波数検知回路160は不活性の判定信号
FSを出力する。不活性の判定信号FSに応答してNチ
ャネルMOSトランジスタT1,T3,T5,T7,T
153,T154はオフになる。一方、インバータIV
161からの活性の信号に応答してNチャネルMOSト
ランジスタT0,T2,T4,T6,T151,T15
2はオンになる。これにより、ノードN151およびN
152を介して配線NGA0,NGA1,MGB0,N
GB1に電源電圧VDDが与えられる。そして第9の実
施形態において説明したのと同様にしてメインブロック
MBK0内のサブブロックSBK00−SBK03に対
してビット線対の一方をプルアップすることによってデ
ータが書き込まれる。また、メインブロックMBK0内
のサブブロックSBK00−SBK03に対するのと同
様にしてメインブロックMBK1内のサブブロックSB
K10−SBK13に対してもビット線対の一方をプル
アップすることによってデータが書き込まれる。
のとき、周波数検知回路160は活性の判定信号FSを
出力する。活性の判定信号FSに応答してNチャネルM
OSトランジスタT1,T3,T5,T7,T153,
T154はオンになる。一方、インバータIV161か
らの不活性の信号に応答してNチャネルMOSトランジ
スタT0,T2,T4,T6,T151,T152はオ
フになる。これにより、ノードN151およびN152
を介して配線NGA0,NGA1,MGB0,NGB1
に接地電圧VSSが与えられる。そして第9の実施形態
において説明したのと同様にしてメインブロックMBK
1内のサブブロックSBK10−SBK13に対してビ
ット線対の一方をプルダウンすることによってデータが
書き込まれる。また、メインブロックMBK1内のサブ
ブロックSBK10−SBK13に対するのと同様にし
てメインブロックMBK0内のサブブロックSBK00
−SBK03に対してもビット線対の一方をプルダウン
することによってデータが書き込まれる。
ト線のプリチャージレベルを1/2VDDレベルに十分
に維持できる。これに対してDRAMの動作周波数が高
くなると、ビット線のプリチャージレベルを1/2VD
Dレベルに維持することが電源回路および電源線を強化
するだけでは困難になる。その結果、ビット線のプリチ
ャージレベルが1/2VDDレベルよりも上昇し、書き
込みマージンが少なくなる。しかし第11の実施形態に
よるDRAMでは、動作周波数が所定の周波数以上のと
きはビット線対の一方をプルダウンすることによってデ
ータを書き込む。したがって、動作周波数が高いときに
も十分な書き込みマージンを確保できる。なお、ここで
はDRAMの動作周波数が高くなるとビット線のプリチ
ャージレベルが上昇し書き込みマージンが少なくなる場
合について説明した。これとは逆にDRAMの動作周波
数が高くなるとビット線のプリチャージレベルが下降し
書き込みマージンが少なくなる場合も考えられる。この
場合には、動作周波数が所定の周波数以上のときはビッ
ト線対の一方をプルアップすることによってデータを書
き込むようにすればよい。たとえば、周波数検知回路1
60からの判定信号FSの論理を反転させることによっ
て実現できる。
の第12の実施形態によるDRAMの全体構成を示すブ
ロック図である。図17に示すDRAMは、図16に示
した周波数検知回路160に代えてビット線レベル検知
回路171および比較器172を備える。ビット線レベ
ル検知回路171は、サブブロックSBK00−SBK
03,SBK10−SBK13内のビット線のうちいず
れかのビット線のプリチャージ状態での電圧レベルを検
知し、これをビット線電圧Vbpとして比較器172に
出力する。比較器172は、ビット線レベル検知回路1
71からのビット線電圧Vbpと参照電圧Vbpref
とを比較し、比較結果に応じた判定信号BSを出力す
る。参照電圧Vbprefは、あらかじめ設定されたプ
リチャージレベル(ここでは1/2VDD)である。比
較器172は、ビット線電圧Vbpが参照電圧Vbpr
efよりも高いとき活性の判定信号BSを出力し、ビッ
ト線電圧Vbpが参照電圧Vbprefよりも低いとき
不活性の判定信号BSを出力する。インバータIV16
1は、ビット線レベル検知回路171からの判定信号B
Sを反転する。NチャネルMOSトランジスタT1,T
3,T5,T7,T153,T154は、ビット線レベ
ル検知回路171からの判定信号BSに応答してオン/
オフする。
書き込み動作について説明する。
f(=1/2VDD)よりも高いとき、比較器172は
活性の判定信号BSを出力する。活性の判定信号BSに
応答してNチャネルMOSトランジスタT1,T3,T
5,T7,T153,T154はオンになる。一方、イ
ンバータIV161からの不活性の信号に応答してNチ
ャネルMOSトランジスタT0,T2,T4,T6,T
151,T152はオフになる。これにより、ノードN
151およびN152を介して配線NGA0,NGA
1,MGB0,NGB1に接地電圧VSSが与えられ
る。そして第9の実施形態において説明したのと同様に
してメインブロックMBK1内のサブブロックSBK1
0−SBK13に対してビット線対の一方をプルダウン
することによってデータが書き込まれる。また、メイン
ブロックMBK1内のサブブロックSBK10−SBK
13に対するのと同様にしてメインブロックMBK0内
のサブブロックSBK00−SBK03に対してもビッ
ト線対の一方をプルダウンすることによってデータが書
き込まれる。
f(=1/2VDD)よりも低いとき、比較器172は
不活性の判定信号BSを出力する。不活性の判定信号B
Sに応答してNチャネルMOSトランジスタT1,T
3,T5,T7,T153,T154はオフになる。一
方、インバータIV161からの活性の信号に応答して
NチャネルMOSトランジスタT0,T2,T4,T
6,T151,T152はオンになる。これにより、ノ
ードN151およびN152を介して配線NGA0,N
GA1,MGB0,NGB1に電源電圧VDDが与えら
れる。そして第9の実施形態において説明したのと同様
にしてメインブロックMBK0内のサブブロックSBK
00−SBK03に対してビット線対の一方をプルアッ
プすることによってデータが書き込まれる。また、メイ
ンブロックMBK0内のサブブロックSBK00−SB
K03に対するのと同様にしてメインブロックMBK1
内のサブブロックSBK10−SBK13に対してもビ
ット線対の一方をプルアップすることによってデータが
書き込まれる。
/2VDDに設定されている。ところが、メモリセルの
“1”レベル電荷保持特性を向上させるためにビット線
のプリチャージレベルを1/2VDDレベルよりも低く
する場合がある。この場合には、ビット線対の一方をプ
ルダウンするよりもプルアップすることによって書き込
みを行ったほうが書き込みマージンをより多く確保する
ことができる。第12の実施形態によるDRAMでは、
ビット線電圧Vbpが参照電圧Vbpref(=1/2
VDD)よりも低いときはビット線対の一方をプルアッ
プすることによってデータを書き込む。したがって、こ
のような場合であっても十分な書き込みマージンを確保
できる。また、上述の場合の他にも何らかの原因によっ
てプリチャージ状態のビット線の電圧レベルが1/2V
DDよりも低くなる場合にも同様に十分な書き込みマー
ジンを確保できる。さらに、第12の実施形態によるD
RAMでは、ビット線電圧Vbpが参照電圧Vbpre
f(=1/2VDD)よりも高いときはビット線対の一
方をプルダウンすることによってデータを書き込む。し
たがって、何らかの原因によってプリチャージ状態のビ
ット線の電圧レベルが1/2VDDよりも高くなる場合
であっても十分な書き込みマージンを確保できる。
の第13の実施形態によるDRAMの全体構成を示すブ
ロック図である。図18に示すDRAMは、図13に示
したDRAMに加えてさらに、AND回路AD181,
AD182と、インバータIV181−IV187と、
OR回路OR181と、NチャネルMOSトランジスタ
T181−T188とを備える。
A0と制御信号EXA0とのANDを出力する。AND
回路AD182は、アドレスビットA1と制御信号EX
A1とのANDを出力する。OR回路OR181は、A
ND回路AD181の出力とAND回路AD182の出
力とのORを出力する。インバータIV181は、OR
回路OR181の出力を反転する。NチャネルMOSト
ランジスタT1,T3,T5,T7は、OR回路OR1
81の出力に応答してオン/オフする。NチャネルMO
SトランジスタT0,T2,T4,T6は、インバータ
IV181の出力に応答してオン/オフする。
0を反転する。インバータIV183は、接地電圧VS
Sを反転して出力する。NチャネルMOSトランジスタ
T181は、インバータIV183の出力ノードとノー
ドN181との間に接続され、インバータIV182の
出力に応答してオン/オフする。NチャネルMOSトラ
ンジスタT183は、接地電圧VSSを受ける接地ノー
ドとノードN181との間に接続され、制御信号EXA
0に応答してオン/オフする。インバータIV184
は、接地電圧VSSを反転して出力する。NチャネルM
OSトランジスタT182は、インバータIV184の
出力ノードとノードN182との間に接続され、インバ
ータIV182の出力に応答してオン/オフする。Nチ
ャネルMOSトランジスタT184は、接地ノードとノ
ードN182との間に接続され、制御信号EXA0に応
答してオン/オフする。
1を反転する。インバータIV186は、接地電圧VS
Sを反転して出力する。NチャネルMOSトランジスタ
T185は、インバータIV186の出力ノードとノー
ドN183との間に接続され、インバータIV185の
出力に応答してオン/オフする。NチャネルMOSトラ
ンジスタT187は、接地電圧VSSを受ける接地ノー
ドとノードN183との間に接続され、制御信号EXA
1に応答してオン/オフする。インバータIV187
は、接地電圧VSSを反転して出力する。NチャネルM
OSトランジスタT186は、インバータIV187の
出力ノードとノードN184との間に接続され、インバ
ータIV185の出力に応答してオン/オフする。Nチ
ャネルMOSトランジスタT188は、接地ノードとノ
ードN184との間に接続され、制御信号EXA1に応
答してオン/オフする。
1,NGB1の一端はそれぞれノードN181−N18
4に接続される。
書き込み動作について説明する。
部から与えられると、NチャネルMOSトランジスタT
181,T182,T185,T186はオンになり、
NチャネルMOSトランジスタT183,T184,T
187,T188はオフになる。これにより、ノードN
181−N184を介して配線NGA0,MGB0,N
GA1,NGB1に電源電圧VDDが与えられる。アド
レスビットA0が活性かつアドレスビットA1が不活性
のとき、書き込み回路130内のNチャネルMOSトラ
ンジスタT0,T2,T4,T6はオンになりNチャネ
ルMOSトランジスタT1,T3,T5,T7はオフに
なる。そして第9の実施形態において説明したのと同様
にしてメインブロックMBK0内のサブブロックSBK
00−SBK03に対してビット線対の一方をプルアッ
プすることによってデータが書き込まれる。また、アド
レスビットA0が不活性かつアドレスビットA1が活性
のときもメインブロックMBK0内のサブブロックSB
K00−SBK03に対する書き込みと同様に、メイン
ブロックMBK1内のサブブロックSBK10−SBK
13に対してビット線対の一方をプルアップすることに
よってデータが書き込まれる。
れると、NチャネルMOSトランジスタT181,T1
82はオフになり、NチャネルMOSトランジスタT1
83,T184はオンになる。これにより、ノードN1
81,N182を介して配線NGA0,MGB0に接地
電圧VSSが与えられる。アドレスビットA0が活性か
つアドレスビットA1が不活性のとき、書き込み回路1
30内のNチャネルMOSトランジスタT0,T2,T
4,T6はオフになりNチャネルMOSトランジスタT
1,T3,T5,T7はオンになる。そして第9の実施
形態において説明したメインブロックMBK1内のサブ
ブロックSBK10−SBK13に対する書き込みと同
様に、メインブロックMBK0内のサブブロックSBK
00−SBK03に対してビット線対の一方をプルダウ
ンすることによってデータが書き込まれる。
れると、NチャネルMOSトランジスタT185,T1
86はオフになり、NチャネルMOSトランジスタT1
87,T188はオンになる。これにより、ノードN1
83,N184を介して配線NGA1,MGB1に接地
電圧VSSが与えられる。アドレスビットA0が不活性
かつアドレスビットA1が活性のとき、書き込み回路1
30内のNチャネルMOSトランジスタT0,T2,T
4,T6はオフになりNチャネルMOSトランジスタT
1,T3,T5,T7はオンになる。そして第9の実施
形態において説明したのと同様に、メインブロックMB
K1内のサブブロックSBK10−SBK13に対して
ビット線対の一方をプルダウンすることによってデータ
が書き込まれる。
AMでは、メインブロックMBK0,MBK1内のメモ
リセルへの書き込みをビット線対の一方をプルアップす
ることによって行うかプルダウンすることによって行う
かを外部から与えられる制御信号EXA0,EXA1に
応じて変えることができる。これにより、チップの検査
評価時に、ビット線対の一方をプルアップすることによ
ってデータを書き込むときとプルダウンすることによっ
てデータを書き込むときとでどちらがより書き込みマー
ジンを確保できるかをメインブロックMBK0,MBK
1ごとに調べることができる。この結果、メインブロッ
クMBK0,MBK1内のメモリセルへの書き込み方式
をそれぞれマージンの多いほうの書き込み方式にするこ
とができる。
半導体記憶装置によればデータ転送回路を含む周辺回路
が1ポート分でよいためにレイアウト面積を小さくする
ことができる。
体構成を示すブロック図である。
イミングチャートである。
るためのタイミングチャートである。
体構成を示すブロック図である。
るためのタイミングチャートである。
体構成を示すブロック図である。
体構成を示すブロック図である。
を説明するためのタイミングチャートである。
体構成を示すブロック図である。
全体構成を示すブロック図である。
すブロック図である。
ァの内部構成を示すブロック図である。
全体構成を示すブロック図である。
示すブロック図である。
の全体構成を示すブロック図である。
の全体構成を示すブロック図である。
の全体構成を示すブロック図である。
の全体構成を示すブロック図である。
構成されるメモリセルを有する従来のDRAMの全体構
成を示すブロック図である。
C61−MC68,MC141−MC148 メモリセ
ル Wai1−Wai4,Wbi1−Wbi4,WL1,W
L2,WL11,WL12 ワード線 ワード線 Bai1,Bai2,/Bai1,/Bai2,Bbi
1,Bbi2,/Bbi1,/Bbi2 ビット線 (BL1,/BL1)−(BL4,/BL4),(BL
11,/BL11)−(BL14,/BL14) ビッ
ト線対 RDB,WDB,DBa,DBb,(DL,/DL),
(DL0,/DL0),(DL1,/DL1) データ
線対 14ai−17ai,14bi−17bi 列選択スイ
ッチ WDai,WDbi ワード線ドライバ CRai,CWai,CRbi,CWbi,63,64
列選択回路 25 リードアンプ 26 ライトドライバ 27 入出力バッファ 50−53,TG1,TG2,TG10 トランスファ
ゲート 60 ライトドライバ 61 列アドレスデコーダ T61−T68,T71−T78 NチャネルMOSト
ランジスタ MA0,MA1 メインアンプ TB0,TB1,TB101,TB102 トライステ
ートバッファ L90−L92 ラッチ回路 RE0,RE1 イネーブル信号 100,110 出力バッファ 120 周波数検知回路 130 書き込み回路
Claims (25)
- 【請求項1】 半導体記憶装置であって、 行および列に配置された複数のメモリセルと、 前記行に配置された複数の第1および第2のワード線
と、 前記列に配置された複数の第1および第2のビット線と
を備え、 前記複数のメモリセルの各々は、第1のトランジスタ
と、第2のトランジスタと、キャパシタとを含み、 前記第1のトランジスタは、対応する第1のビット線と
前記キャパシタとの間に接続され、対応する第1のワー
ド線の電圧をゲートに受け、 前記第2のトランジスタは、対応する第2のビット線と
前記キャパシタとの間に接続され、対応する第2のワー
ド線の電圧をゲートに受け、 前記半導体記憶装置はさらに、 データ線と、 前記複数の第1のビット線に対応して設けられ、各々が
対応する第1のビット線と前記データ線とを接続/非接
続にする複数の第1の列選択スイッチと、 前記複数の第2のビット線に対応して設けられ、各々が
対応する第2のビット線と前記データ線とを接続/非接
続にする複数の第2の列選択スイッチと、 アクセスすべきメモリセルに対応する第1および第2の
ワード線を駆動するワード線ドライバと、 アクセスすべきメモリセルに対応する第1および第2の
列選択スイッチをオン/オフする列選択回路と、 外部とデータのやりとりをする入出力バッファと、 メモリセルから前記データ線に読み出されたデータを前
記入出力バッファへ転送し、前記入出力バッファからの
書き込みデータを前記データ線へ転送するデータ転送回
路とを備え、 前記半導体記憶装置は、 前記ワード線ドライバおよび前記列選択回路をインター
リーブ動作させ、前記データ転送回路および前記入出力
バッファはインターリーブ動作させないことを特徴とす
る半導体記憶装置。 - 【請求項2】 請求項1に記載の半導体記憶装置におい
て、 前記データ線は、 書き込み用データ線と、読み出し用データ線とを含み、 前記複数の第1および第2の列選択スイッチの各々は、 メモリセルへデータを書き込むときには、対応するビッ
ト線と書き込み用データ線とを接続/非接続にする一
方、メモリセルからデータを読み出すときには、対応す
るビット線と読み出し用データ線とを接続/非接続にす
ることを特徴とする半導体記憶装置。 - 【請求項3】 請求項1に記載の半導体記憶装置におい
て、 前記データ線は単一のデータ線であることを特徴とする
半導体記憶装置。 - 【請求項4】 半導体記憶装置であって、 行および列に配置された複数のメモリセルと、 前記行に配置された複数の第1および第2のワード線
と、 前記列に配置された複数の第1および第2のビット線と
を備え、 前記複数のメモリセルの各々は、第1のトランジスタ
と、第2のトランジスタと、キャパシタとを含み、 前記第1のトランジスタは、対応する第1のビット線と
前記キャパシタとの間に接続され、対応する第1のワー
ド線の電圧をゲートに受け、 前記第2のトランジスタは、対応する第2のビット線と
前記キャパシタとの間に接続され、対応する第2のワー
ド線の電圧をゲートに受け、 前記半導体記憶装置はさらに、 第1のデータ線と、 第2のデータ線と、 前記複数の第1のビット線に対応して設けられ、各々が
対応する第1のビット線と前記第1のデータ線とを接続
/非接続にする複数の第1の列選択スイッチと、 前記複数の第2のビット線に対応して設けられ、各々が
対応する第2のビット線と前記第2のデータ線とを接続
/非接続にする複数の第2の列選択スイッチと、 アクセスすべきメモリセルに対応する第1および第2の
ワード線を駆動するワード線ドライバと、 アクセスすべきメモリセルに対応する第1および第2の
列選択スイッチをオン/オフする列選択回路と、 外部とデータのやりとりをする入出力バッファと、 データ転送回路と、 メモリセルから前記第1または第2のデータ線に読み出
されたデータを前記データ転送回路に転送し、前記デー
タ転送回路からのデータを前記第1または第2のデータ
線に転送する切り替え手段と、 前記切り替え手段からのデータを前記入出力バッファへ
転送し、前記入出力バッファからのデータを前記切り替
え手段に転送するデータ転送回路とを備え、前記半導体
記憶装置は、 前記ワード線ドライバ、前記列選択回路および前記切り
替え手段をインターリーブ動作させ、前記データ転送回
路および前記入出力バッファはインターリーブ動作させ
ないことを特徴とする半導体記憶装置。 - 【請求項5】 請求項4に記載の半導体記憶装置におい
て、 前記切り替え手段からのデータを前記入出力バッファへ
転送するための読み出し用データ線と、 前記入出力バッファからのデータを前記切り替え手段に
転送するための書き込み用データ線とをさらに備えるこ
とを特徴とする半導体記憶装置。 - 【請求項6】 行および列に配置された複数のメモリセ
ルと、 前記行に配置された複数のワード線と、 前記列に配置された複数のビット線対と、 データ線対と、 前記複数のメモリセルのいずれかにデータを書き込むと
き活性の信号を発生するデコーダと、 前記デコーダからの活性の信号を受けたとき、書き込み
データに応じて前記データ線対の一方または他方を活性
化する書き込み回路と、 前記データ線対の一方と前記複数のビット線対の一方と
の間に接続され、前記データ線対の一方の電圧に応答し
てオン/オフする複数の第1のトランジスタと、 前記データ線対の他方と前記複数のビット線対の他方と
の間に接続され、前記データ線対の他方の電圧に応答し
てオン/オフする複数の第2のトランジスタと、 前記複数の第1のトランジスタと前記複数のビット線対
の一方との間に接続された複数の第3のトランジスタ
と、 前記複数の第2のトランジスタと前記複数のビット線対
の他方との間に接続された複数の第4のトランジスタ
と、 前記複数の第3および第4のトランジスタのうちデータ
を書き込むべきメモリセルに対応するビット線対に対応
するトランジスタのゲートに活性の信号を与える列選択
回路とを備えることを特徴とする半導体記憶装置。 - 【請求項7】 請求項6に記載の半導体記憶装置におい
て、 前記複数の第1のトランジスタは、前記データ線対の一
方の電圧に代えて他方の電圧に応答してオン/オフし、 前記複数の第2のトランジスタは、前記データ線対の他
方の電圧に代えて一方の電圧に応答してオン/オフする
ことを特徴とする半導体記憶装置。 - 【請求項8】 行および列に配置された複数のメモリセ
ルと、 前記行に配置された複数のワード線と、 前記列に配置された複数のビット線対と、 データ線対と、 前記複数のメモリセルのいずれかにデータを書き込むと
き活性の信号を発生するデコーダと、 前記デコーダからの活性の信号を受けたとき、書き込み
データに応じて前記データ線対の一方または他方を活性
化する書き込み回路と、 電源電圧または接地電圧を受けるノードと前記複数のビ
ット線対の一方との間に接続され、前記データ線対の一
方の電圧に応答してオン/オフする複数の第1のトラン
ジスタと、 前記ノードと前記複数のビット線対の他方との間に接続
され、前記データ線対の他方の電圧に応答してオン/オ
フする複数の第2のトランジスタと、 前記複数の第1のトランジスタと前記複数のビット線対
の一方との間に接続された複数の第3のトランジスタ
と、 前記複数の第2のトランジスタと前記複数のビット線対
の他方との間に接続された複数の第4のトランジスタ
と、 前記複数の第3および第4のトランジスタのうちデータ
を書き込むべきメモリセルに対応するビット線対に対応
するトランジスタのゲートに活性の信号を与える列選択
回路とを備えることを特徴とする半導体記憶装置。 - 【請求項9】 請求項6または請求項8に記載の半導体
記憶装置において、 前記第1および第2のトランジスタはCMOS型トラン
ジスタであることを特徴とする半導体記憶装置。 - 【請求項10】 請求項6または請求項8に記載の半導
体記憶装置において、 データを書き込むべきメモリセルに対応するビット線対
が書き込みデータに応じて駆動された後に当該ビット線
対の電位差を増幅するセンスアンプをさらに備えること
を特徴とする半導体記憶装置。 - 【請求項11】 請求項10に記載の半導体記憶装置に
おいて、 データを書き込むべきメモリセルに対応するビット線対
が書き込みデータに応じて駆動されてから前記センスア
ンプによって当該ビット線対の電位差が増幅されるまで
の間の所定の期間当該ビット線対をプリチャージするプ
リチャージ回路をさらに備えることを特徴とする半導体
記憶装置。 - 【請求項12】 活性の第1のイネーブル信号に応答し
て活性化され、第1のメモリセルから読み出されたデー
タを増幅する第1のメインアンプと、 前記第1のイネーブル信号が活性のとき、前記第1のメ
インアンプによって増幅されたデータに応じて自身の出
力ノードを駆動し、前記第1のイネーブル信号が不活性
のとき、前記出力ノードをハイインピーダンス状態にす
る第1のトライステートバッファと、 前記第1のトライステートバッファの出力ノードのデー
タをラッチし外部へ出力する第1のラッチ回路とを備え
ることを特徴とする半導体記憶装置。 - 【請求項13】 請求項12に記載の半導体記憶装置に
おいて、 第2のラッチ回路と、 前記トライステートバッファの出力ノードと前記第2の
ラッチ回路との間に接続され、テストモードのとき前記
トライステートバッファの出力ノードと前記第2のラッ
チ回路とを接続状態にし、通常モードのとき前記トライ
ステートバッファの出力ノードと前記第2のラッチ回路
とを非接続状態にするスイッチとをさらに備えることを
特徴とする半導体記憶装置。 - 【請求項14】 請求項12に記載の半導体記憶装置に
おいて、 活性の第2のイネーブル信号に応答して活性化され、第
2のメモリセルから読み出されたデータを増幅する第2
のメインアンプと、 前記第2のイネーブル信号が活性のとき、前記第2のメ
インアンプによって増幅されたデータに応じて自身の出
力ノードを駆動し、前記第2のイネーブル信号が不活性
のとき、前記出力ノードをハイインピーダンス状態にす
る第2のトライステートバッファと、 前記第2のトライステートバッファの出力ノードのデー
タをラッチし外部へ出力する第2のラッチ回路と、 前記第1のラッチ回路の出力ノードと前記第2のラッチ
回路の出力ノードとの間に接続され、読み出しデータの
ビット幅に応じてオン/オフするスイッチとをさらに備
えることを特徴とする半導体記憶装置。 - 【請求項15】 請求項13または請求項14に記載の
半導体記憶装置において、 前記第1および第2のラッチ回路のうち使用されないラ
ッチ回路をラッチできないように制御することを特徴と
する半導体記憶装置。 - 【請求項16】 メモリセルから読み出されたデータを
出力端子へ出力する出力バッファを備え、 前記出力バッファは、 メモリセルからの読み出しデータに応じて前記出力端子
を駆動する第1のバッファと、 活性状態および不活性状態を有し、活性状態のとき、前
記読み出しデータに応じて前記出力端子を駆動する第2
のバッファとを含むことを特徴とする半導体記憶装置。 - 【請求項17】 請求項16に記載の半導体記憶装置に
おいて、 前記第2のバッファは、メモリセルからの読み出しデー
タのビット幅に応じて活性化/非活性化されることを特
徴とする半導体記憶装置。 - 【請求項18】 請求項17に記載の半導体記憶装置に
おいて、 前記第2のバッファは、メモリセルからの読み出しデー
タのビット幅を認識できる外部信号に応じて活性化/非
活性化されることを特徴とする半導体記憶装置。 - 【請求項19】請求項17に記載の半導体記憶装置にお
いて、 前記第2のバッファの活性化/不活性化は、メモリセル
からの読み出しデータのビット幅を表すフューズを活用
することによって制御されることを特徴とする半導体記
憶装置。 - 【請求項20】 請求項16に記載の半導体記憶装置に
おいて、 前記半導体記憶装置の動作周波数を検知する検知回路を
さらに備え、 前記第2のバッファは、前記検知回路によって検知され
た動作周波数に応じて活性化/不活性化されることを特
徴とする半導体記憶装置。 - 【請求項21】 行および列に配置された複数のメモリ
セルと、 前記行に配置された複数のワード線と、 前記列に配置された複数のビット線対と、 データ線対と、 第1の電圧を受けるノードと前記複数のビット線対の一
方との間に接続され、前記データ線対の一方の電圧に応
答してオン/オフする複数の第1のトランジスタと、 前記ノードと前記複数のビット線対の他方との間に接続
され、前記データ線対の他方の電圧に応答してオン/オ
フする複数の第2のトランジスタと、 前記複数の第1のトランジスタと前記複数のビット線対
の一方との間に接続された複数の第3のトランジスタ
と、 前記複数の第2のトランジスタと前記複数のビット線対
の他方との間に接続された複数の第4のトランジスタ
と、 前記複数の第3および第4のトランジスタのうちデータ
を書き込むべきメモリセルに対応するビット線対に対応
するトランジスタのゲートに活性の信号を与える列選択
回路と、 前記複数のメモリセルのいずれかにデータを書き込むと
き、書き込みデータと前記ノードが受ける第1の電圧の
レベルとに応じて前記データ線対の一方または他方を活
性化する書き込み回路とを備えることを特徴とする半導
体記憶装置。 - 【請求項22】 請求項21に記載の半導体記憶装置に
おいて、 前記複数のメモリセルを特定するアドレスに応じて電源
電圧または接地電圧を前記第1の電圧として前記ノード
に供給する手段をさらに備えることを特徴とする半導体
記憶装置。 - 【請求項23】 請求項21に記載の半導体記憶装置に
おいて、 前記半導体記憶装置の動作周波数に応じて電源電圧また
は接地電圧を前記第1の電圧として前記ノードに供給す
る手段をさらに備えることを特徴とする半導体記憶装
置。 - 【請求項24】 請求項21に記載の半導体記憶装置に
おいて、 前記複数のビット線対のうちのあるビット線対のプリチ
ャージ電位に応じて電源電圧または接地電圧を前記第1
の電圧として前記ノードに供給する手段をさらに備える
ことを特徴とする半導体記憶装置。 - 【請求項25】 請求項21に記載の半導体記憶装置に
おいて、 外部からの制御に応じて電源電圧または接地電圧を前記
第1の電圧として前記ノードに供給する手段をさらに備
えることを特徴とする半導体記憶装置。
Priority Applications (6)
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---|---|---|---|
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