JP2003060197A - 半導体装置 - Google Patents
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Abstract
(57)【要約】
【課題】 チップサイズを縮小する。
【解決手段】 本発明の半導体装置は、P型の半導体基
板1上に第1のゲート絶縁膜3と第2のゲート絶縁膜4
を介して形成されたゲート電極5と、当該ゲート電極5
に隣接するように形成されたN型のソース・ドレイン領
域(N−層6,7及びN+層8,9)と、当該ソース・
ドレイン領域間に形成されたチャネル領域10とを有
し、少なくとも前記ゲート電極5、チャネル領域10及
びソース・ドレイン領域6,7の各形状がそれぞれ多角
形を成していることを特徴とする。
板1上に第1のゲート絶縁膜3と第2のゲート絶縁膜4
を介して形成されたゲート電極5と、当該ゲート電極5
に隣接するように形成されたN型のソース・ドレイン領
域(N−層6,7及びN+層8,9)と、当該ソース・
ドレイン領域間に形成されたチャネル領域10とを有
し、少なくとも前記ゲート電極5、チャネル領域10及
びソース・ドレイン領域6,7の各形状がそれぞれ多角
形を成していることを特徴とする。
Description
【0001】
【発明の属する技術分野】本発明は、半導体装置に関
し、更に言えば、トランジスタ構造の多角形化により弱
反転リークを防止すると共に微細化を可能にする技術に
関する。
し、更に言えば、トランジスタ構造の多角形化により弱
反転リークを防止すると共に微細化を可能にする技術に
関する。
【0002】
【従来の技術】図3及び図4は従来の半導体装置を説明
するための断面図及び平面図である。
するための断面図及び平面図である。
【0003】図において、51は一導電型、例えばP型
の半導体基板で、当該基板51上の素子分離膜52以外
の領域に形成された第1のゲート絶縁膜53及び当該第
1のゲート絶縁膜53よりも厚い第2のゲート絶縁膜5
4を介してゲート電極55が形成されている。
の半導体基板で、当該基板51上の素子分離膜52以外
の領域に形成された第1のゲート絶縁膜53及び当該第
1のゲート絶縁膜53よりも厚い第2のゲート絶縁膜5
4を介してゲート電極55が形成されている。
【0004】また、前記ゲート電極55に前記第2のゲ
ート絶縁膜54を介して隣接するように低濃度のN型の
ソース・ドレイン領域(N−層、ドリフト領域)56,
57が形成されている。
ート絶縁膜54を介して隣接するように低濃度のN型の
ソース・ドレイン領域(N−層、ドリフト領域)56,
57が形成されている。
【0005】更に、前記第2のゲート絶縁膜54から前
記素子分離膜52にかけて高濃度のN型のソース・ドレ
イン領域(N+層)58,59が形成されている。
記素子分離膜52にかけて高濃度のN型のソース・ドレ
イン領域(N+層)58,59が形成されている。
【0006】そして、60がチャネル領域である。尚、
上記構造の半導体装置は、いわゆるLOCOSオフセッ
ト型の半導体装置である。
上記構造の半導体装置は、いわゆるLOCOSオフセッ
ト型の半導体装置である。
【0007】このように従来のトランジスタ形状は、長
方形が基本であった。そして、弱反転リークの発生を抑
止するために、図4に示すようにN−層56,57から
凸状に突出する凸部分(図4に示すハッチング領域参
照)が必要であった。
方形が基本であった。そして、弱反転リークの発生を抑
止するために、図4に示すようにN−層56,57から
凸状に突出する凸部分(図4に示すハッチング領域参
照)が必要であった。
【0008】
【発明が解決しようとする課題】上述したように従来の
半導体装置では、弱反転リークの発生を抑止するため
に、図4に示す凸部分が必要であり、実現可能な最小ト
ランジスタサイズS2がその分だけ大きくなってしまう
という問題があった。
半導体装置では、弱反転リークの発生を抑止するため
に、図4に示す凸部分が必要であり、実現可能な最小ト
ランジスタサイズS2がその分だけ大きくなってしまう
という問題があった。
【0009】そのため、高耐圧ロジック部分において、
駆動能力的に必要以上なトランジスタサイズとなってし
まい、チップサイズが大きくなるといった弊害があっ
た。
駆動能力的に必要以上なトランジスタサイズとなってし
まい、チップサイズが大きくなるといった弊害があっ
た。
【0010】
【課題を解決するための手段】そこで、上記課題に鑑み
て本発明の半導体装置は、一導電型の半導体基板上にゲ
ート絶縁膜を介して形成されたゲート電極と、当該ゲー
ト電極に隣接するように形成された逆導電型のソース・
ドレイン領域とを有するものにおいて、前記ゲート電極
並びにソース・ドレイン領域が多角形形状を成している
ことを特徴とする。
て本発明の半導体装置は、一導電型の半導体基板上にゲ
ート絶縁膜を介して形成されたゲート電極と、当該ゲー
ト電極に隣接するように形成された逆導電型のソース・
ドレイン領域とを有するものにおいて、前記ゲート電極
並びにソース・ドレイン領域が多角形形状を成している
ことを特徴とする。
【0011】また、前記ゲート電極並びにソース・ドレ
イン領域が8角形形状を成していることを特徴とする。
イン領域が8角形形状を成していることを特徴とする。
【0012】
【発明の実施の形態】以下、本発明の半導体装置に係る
一実施形態について図面を参照しながら説明する。
一実施形態について図面を参照しながら説明する。
【0013】図1及び図2は本発明の半導体装置を説明
する断面図及び平面図である。
する断面図及び平面図である。
【0014】図において、1は一導電型、例えばP型の
半導体基板で、当該基板1上の素子分離膜2以外の領域
に形成された第1のゲート絶縁膜3及び当該第1のゲー
ト絶縁膜3よりも厚い第2のゲート絶縁膜4を介してゲ
ート電極5が形成されている。
半導体基板で、当該基板1上の素子分離膜2以外の領域
に形成された第1のゲート絶縁膜3及び当該第1のゲー
ト絶縁膜3よりも厚い第2のゲート絶縁膜4を介してゲ
ート電極5が形成されている。
【0015】また、前記ゲート電極5に前記第2のゲー
ト絶縁膜4を介して隣接するように低濃度のN型のソー
ス・ドレイン領域(N−層、ドリフト領域)6,7が形
成されている。
ト絶縁膜4を介して隣接するように低濃度のN型のソー
ス・ドレイン領域(N−層、ドリフト領域)6,7が形
成されている。
【0016】更に、前記第2のゲート絶縁膜4から前記
素子分離膜2にかけて高濃度のN型のソース・ドレイン
領域(N+層)8,9が形成されている。
素子分離膜2にかけて高濃度のN型のソース・ドレイン
領域(N+層)8,9が形成されている。
【0017】そして、10がチャネル領域である。尚、
上記構造の半導体装置は、いわゆるLOCOSオフセッ
ト型の半導体装置である。
上記構造の半導体装置は、いわゆるLOCOSオフセッ
ト型の半導体装置である。
【0018】ここで、本発明の特徴は、図2に示すよう
にトランジスタ形状が多角形(本実施形態では、8角
形)形状となるように構成していることである。
にトランジスタ形状が多角形(本実施形態では、8角
形)形状となるように構成していることである。
【0019】このように本発明では、トランジスタを構
成するゲート電極5、チャネル領域10、ソース・ドレ
イン領域(N−層)6,7の各構成要素の形状を多角形
(8角形)で形成することで、従来のようなトランジス
タサイズを増大させることなしに、従来構造の凸部分に
相当する弱反転リーク防止領域(図2に示すハッチング
領域)を設けることができる。尚、前記ソース・ドレイ
ン領域(N+層)8,9の形状も多角形(8角形)形状
となるように構成しても良い。
成するゲート電極5、チャネル領域10、ソース・ドレ
イン領域(N−層)6,7の各構成要素の形状を多角形
(8角形)で形成することで、従来のようなトランジス
タサイズを増大させることなしに、従来構造の凸部分に
相当する弱反転リーク防止領域(図2に示すハッチング
領域)を設けることができる。尚、前記ソース・ドレイ
ン領域(N+層)8,9の形状も多角形(8角形)形状
となるように構成しても良い。
【0020】これによって、トランジスタ単体における
最小トランジスタサイズS1が、従来構造の最小トラン
ジスタサイズS2に比して小さくなり、高耐圧ロジック
部分を必要駆動能力に合わせた最小サイズで設計するこ
とができる。
最小トランジスタサイズS1が、従来構造の最小トラン
ジスタサイズS2に比して小さくなり、高耐圧ロジック
部分を必要駆動能力に合わせた最小サイズで設計するこ
とができる。
【0021】また、各トランジスタ間の密集度について
も増大させることができ、チップ全体の面積を小さくす
ることができる。
も増大させることができ、チップ全体の面積を小さくす
ることができる。
【0022】更に、トランジスタの各辺の端部が、従来
の90度からそれ以上(例えば、135度)に緩和され
るため、電界集中が緩和され、高耐圧化が図れる。
の90度からそれ以上(例えば、135度)に緩和され
るため、電界集中が緩和され、高耐圧化が図れる。
【0023】尚、本実施形態では、LOCOSオフセッ
ト型の半導体装置について説明したが、本発明はこれに
限定されるものではなく、各種の構造を有する半導体装
置に適用可能なものである。
ト型の半導体装置について説明したが、本発明はこれに
限定されるものではなく、各種の構造を有する半導体装
置に適用可能なものである。
【0024】
【発明の効果】本発明によれば、トランジスタ単体にお
ける最小トランジスタサイズを小さくすることができ、
高耐圧ロジック部分を必要駆動能力に合わせた最小サイ
ズで設計することができる。
ける最小トランジスタサイズを小さくすることができ、
高耐圧ロジック部分を必要駆動能力に合わせた最小サイ
ズで設計することができる。
【0025】また、各トランジスタ間の密集度について
も増大させることができ、チップ全体の面積を小さくす
ることができる。
も増大させることができ、チップ全体の面積を小さくす
ることができる。
【0026】更に、トランジスタの各辺の端部が、従来
の90度からそれ以上(例えば、135度)に緩和され
るため、電界集中が緩和され、高耐圧化が図れる。
の90度からそれ以上(例えば、135度)に緩和され
るため、電界集中が緩和され、高耐圧化が図れる。
【図1】本発明の一実施形態の半導体装置を示す断面図
である。
である。
【図2】本発明の一実施形態の半導体装置を示す平面図
である。
である。
【図3】従来の半導体装置を示す断面図である。
【図4】従来の半導体装置を示す平面図である。
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 木綿 正明
新潟県小千谷市千谷甲3000番地 新潟三洋
電子株式会社内
Fターム(参考) 5F140 AA24 AA25 AA39 BD19 BF51
BH02 BH17
Claims (2)
- 【請求項1】 一導電型の半導体基板上にゲート絶縁膜
を介して形成されたゲート電極と、当該ゲート電極に隣
接するように形成された逆導電型のソース・ドレイン領
域とを有する半導体装置において、 前記ゲート電極並びにソース・ドレイン領域が多角形形
状を成していることを特徴とする半導体装置。 - 【請求項2】 前記ゲート電極並びにソース・ドレイン
領域が8角形形状を成していることを特徴とする請求項
1に記載の半導体装置。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001241900A JP2003060197A (ja) | 2001-08-09 | 2001-08-09 | 半導体装置 |
TW091115771A TW550818B (en) | 2001-08-09 | 2002-07-16 | Semiconductor device |
KR10-2002-0046747A KR100482717B1 (ko) | 2001-08-09 | 2002-08-08 | 반도체 장치 |
US10/215,187 US6750518B2 (en) | 2001-08-09 | 2002-08-09 | Semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001241900A JP2003060197A (ja) | 2001-08-09 | 2001-08-09 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2003060197A true JP2003060197A (ja) | 2003-02-28 |
Family
ID=19072258
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001241900A Pending JP2003060197A (ja) | 2001-08-09 | 2001-08-09 | 半導体装置 |
Country Status (4)
Country | Link |
---|---|
US (1) | US6750518B2 (ja) |
JP (1) | JP2003060197A (ja) |
KR (1) | KR100482717B1 (ja) |
TW (1) | TW550818B (ja) |
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WO2010021785A1 (en) * | 2008-08-19 | 2010-02-25 | Freescale Semiconductor Inc. | Transistor with gain variation compensation |
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---|---|---|---|---|
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KR100817084B1 (ko) * | 2007-02-02 | 2008-03-26 | 삼성전자주식회사 | 고전압 트랜지스터 및 그 제조방법 |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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US3427514A (en) * | 1966-10-13 | 1969-02-11 | Rca Corp | Mos tetrode |
JPH0669418A (ja) * | 1992-08-21 | 1994-03-11 | Fujitsu Ltd | 半導体装置 |
JP2800884B2 (ja) * | 1995-10-27 | 1998-09-21 | 日本電気株式会社 | 横型dsaパワーmosfetを備えた半導体装置 |
JP4032443B2 (ja) * | 1996-10-09 | 2008-01-16 | セイコーエプソン株式会社 | 薄膜トランジスタ、回路、アクティブマトリクス基板、液晶表示装置 |
EP0845815A3 (en) * | 1996-11-28 | 1999-03-03 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device, method of designing the same and semiconductor integrated circuit device |
KR100241523B1 (ko) * | 1996-12-28 | 2000-02-01 | 김영환 | 플래쉬 메모리 소자 및 이를 이용한 프로그램, 소거 및 독출방법 |
-
2001
- 2001-08-09 JP JP2001241900A patent/JP2003060197A/ja active Pending
-
2002
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