JP2003051553A - 半導体装置 - Google Patents

Abstract

(57)【要約】 【課題】 回路を設計する際に、寄生容量に接続できる
ＧＮＤ電源の種類が制限されないようにし、耐ノイズが
高く誤差動が少ない回路を設計する。 【解決手段】 Ｐ形半導体基板１に形成されるＮ形ウェ
ル領域２と、Ｎ形ウェル領域２内に形成されるＰ形ウェ
ル領域３と、Ｎ形ウェル領域２内に形成されるＰ形ウェ
ル領域１２とを備える半導体装置において、Ｎ形ウェル
領域２内に形成されるＰ形ウェル領域３の少なくとも一
部が、配線帯１８の下層に形成し、Ｐ形ウェル領域１２
に各トランジスタ１６，１７を配置するものである。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、電源ノイズによ
る影響を抑制するウェル構造を備える半導体装置に関す
るものである。

【０００２】

【従来の技術】図３１は、従来の半導体装置におけるウ
ェル構造を示す断面図である。図３１において、１００
１はＰ形半導体基板、１００２はＰ形半導体基板１００
１に形成される回路を形成するためのＮ形ウェル領域、
１００３はＮ形ウェル領域１００２に電圧を印加する電
源、１００４はＰ形半導体基板１００１を接地するＧＮ
Ｄ電源、１００５はＮ形ウェル領域１００２と電源１０
０３とを接続するウェルコンタクト、１００６はＰ形半
導体基板１００１とＧＮＤ電源１００４とを接続する基
板コンタクト、１００７はＰ形半導体基板１００１とＮ
形ウェル領域１００２との間に形成される寄生容量であ
る。

【０００３】図３２は、図３１に示された従来の半導体
装置におけるウェル構造の等価回路図である。図３２に
おいて、１００３は電源、１００４はＧＮＤ電源、１０
０７は寄生容量であり、図３１と同一または相当部分は
同一符号で示している。

【０００４】図３３は、配線及びトランジスタを備える
半導体回路の配置を示す上面図であり、図３１に示され
た従来の半導体装置におけるウェル構造を用いて配線及
びトランジスタを配置した半導体回路の一例である。図
３３において、１００１はＰ形半導体基板、１００２は
Ｎ形ウェル領域、１００３は電源、１００４はＧＮＤ電
源、１００５はウェルコンタクト、１００６は基板コン
タクトであり、図３１と同一または相当部分は同一符号
で示している。

【０００５】また、図３３において、１０１１はＰ形半
導体基板１００１上に形成されたＮチャネルトランジス
タ、１０１２はＮ形ウェル領域１００２上に形成された
Ｐチャネルトランジスタ、１０１３はＮチャネルトラン
ジスタ１０１１とＰチャネルトランジスタ１０１２とに
隣接する電源，ＧＮＤ電源，信号線等の配線帯である。
寄生容量１００７は、ＧＮＤ電源１００４におけるノイ
ズの影響を吸収することができる。

【０００６】

【発明が解決しようとする課題】従来の半導体装置は以
上のように構成されているので、寄生容量の一方の端子
は半導体基板に限定されるから、ＧＮＤ電源として寄生
容量の他方の端子に接続できる電源は、デジタルＧＮＤ
電源とアナログＧＮＤ電源とのどちらか一方しか選べな
い。通常はデジタルＧＮＤ電源を選ぶので、その結果、
アナログＧＮＤ電源は、デジタルＧＮＤ電源との間に容
量を付けなければならないという回路設計上の制限が発
生するという課題があった。

【０００７】また、従来の半導体装置は、回路を設計す
る際に、寄生容量をキャパシタとして活用することがで
きる信号は限られているという課題があった。

【０００８】また、従来の半導体装置は、半導体基板の
基板抵抗が高い場合には、高周波ノイズに対して等価的
に寄生容量の容量が小さくなるので、効率良くノイズを
吸収することができなくなるという課題があった。

【０００９】この発明は上記のような課題を解決するた
めになされたもので、回路を設計する際に、寄生容量に
接続できるＧＮＤ電源の種類が制限されないようにし、
耐ノイズが高く誤差動が少ない回路を設計することがで
きる半導体装置を得ることを目的とする。

【００１０】

【課題を解決するための手段】この発明に係る半導体装
置は、第１導電形の半導体基板に形成される第２導電形
の第１ウェルと、第２導電形の第１ウェル内に形成され
る第１導電形の第２ウェルとを備える半導体装置におい
て、第１導電形の第２ウェルの少なくとも一部が、配線
帯の下層に形成されるものである。

【００１１】この発明に係る半導体装置は、第２導電形
の第１ウェルと第１導電形の第２ウェルとの少なくとも
一方が、寄生容量が増えるように凹部を備えるものであ
る。

【００１２】この発明に係る半導体装置は、第１導電形
の半導体基板に形成される第２導電形の第１ウェルと、
第１導電形の半導体基板に形成される第２導電形の第２
ウェルと、第２導電形の第１ウェル内に形成される第１
導電形の第３ウェルと、第２導電形の第２ウェル内に形
成される第１導電形の第４ウェルとを備える半導体装置
において、第１導電形の第３ウェルと第１導電形の第４
ウェルとの少なくとも一方でありその一部が、配線帯の
下層に形成されるものである。

【００１３】この発明に係る半導体装置は、第２導電形
の第１ウェルと第２導電形の第２ウェルとに接続する第
１の電源と、第１導電形の第３ウェルと第１導電形の第
４ウェルとに接続する第２の電源とを備えたものであ
る。

【００１４】この発明に係る半導体装置は、第２導電形
の第１ウェルと第２導電形の第２ウェルとに接続する第
１の配線と、第１導電形の第３ウェルと第１導電形の第
４ウェルとに接続する第２の配線と、第２導電形の第１
ウェルと第２導電形の第２ウェルとのどちらか一方に接
続する第１の電源と、第１導電形の第３ウェルと第１導
電形の第４ウェルとのどちらか一方に接続する第２の電
源とを備えたものである。

【００１５】この発明に係る半導体装置は、第２導電形
の第１ウェルと第２導電形の第２ウェルとに接続する第
１の配線と、第２導電形の第１ウェルと第２導電形の第
２ウェルとのどちらか一方に接続する第１の電源と、第
１導電形の第３ウェルと第１導電形の第４ウェルとに接
続する第２の電源とを備えたものである。

【００１６】この発明に係る半導体装置は、第２導電形
の第１ウェルと第２導電形の第２ウェルとに接続する第
１の電源と、第１導電形の第３ウェルと第１導電形の第
４ウェルとに接続する第２の配線と、第１導電形の第３
ウェルと第１導電形の第４ウェルとのどちらか一方に接
続する第２の電源とを備えたものである。

【００１７】この発明に係る半導体装置は、第２導電形
の第１ウェルに接続する第１の電源と、第１導電形の第
３ウェルに接続する第２の電源と、第２導電形の第２ウ
ェルに接続する第３の電源と、第１導電形の第４ウェル
に接続する第４の電源とを備えたものである。

【００１８】この発明に係る半導体装置は、第１導電形
の半導体基板に形成される第２導電形の第１ウェルと、
第２導電形の第１ウェル内に形成される第１導電形の第
２ウェルと、第１導電形の第２ウェル内に形成される第
２導電形の第３ウェルとを備えたものである。

【００１９】

【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１は、この発明の実施の形態１による
半導体装置におけるウェル構造を示す断面図である。図
１において、１はＰ形半導体基板（第１導電形の半導体
基板）、２はＰ形半導体基板１に形成される寄生容量を
付加するためのＮ形ウェル領域（第２導電形の第１ウェ
ル）、３は寄生容量を付加するためのＮ形ウェル領域２
に形成されるＰ形ウェル領域（第１導電形の第２ウェ
ル）、４はＰ形半導体基板１を接地するＧＮＤ電源、５
はＮ形ウェル領域２に電圧を印加する電源、６はＰ形ウ
ェル領域３に電圧を印加する電源、７はＰ形半導体基板
１とＧＮＤ電源４とを接続する基板コンタクト、８はＮ
形ウェル領域２と電源５とを接続するウェルコンタク
ト、９はＰ形ウェル領域３と電源６とを接続するウェル
コンタクト、１０はＰ形半導体基板１とＮ形ウェル領域
２との間に形成される寄生容量、１１はＮ形ウェル領域
２とＰ形ウェル領域３との間に形成される寄生容量であ
る。

【００２０】図２は、図１に示されたこの発明の実施の
形態１による半導体装置におけるウェル構造の等価回路
図である。図２において、４はＧＮＤ電源、５は電源、
６は電源、１０は寄生容量、１１は寄生容量であり、図
１と同一または相当部分は同一符号で示している。

【００２１】次に動作について説明する。寄生容量１１
を付加するためのＮ形ウェル領域２とＰ形ウェル領域３
とを除いた領域において、回路を形成するための図示さ
れないＮ形ウェル領域とＰ形ウェル領域に多数の論理回
路が形成され、当該論理回路が全て同時に動作する場合
に、寄生容量１０と寄生容量１１によって電荷を供給す
ることができる。このことによって、ノイズの発生を押
さえることができる。

【００２２】図３は、この発明の実施の形態１による半
導体装置におけるウェル構造を示す断面図であり、Ｐ形
ウェル領域３を配線帯の下層に設けた一例を示してい
る。図３において、図１と同一符号は同一または相当部
分を示すのでその説明を省略する。１２は寄生容量を付
加するためのＮ形ウェル領域２に形成される回路を形成
するためのＰ形ウェル領域、１３はＰ形ウェル領域１２
に電圧を印加する電源、１４はＰ形ウェル領域１２と電
源１３とを接続するウェルコンタクト、１５はＮ形ウェ
ル領域２とＰ形ウェル領域１２との間に形成される寄生
容量、１６はＰ形ウェル領域１２上に形成されたＮチャ
ネルトランジスタ、１７はＮ形ウェル領域２上に形成さ
れたＰチャネルトランジスタ、１８はＮチャネルトラン
ジスタ１６とＰチャネルトランジスタ１７とに隣接する
電源，ＧＮＤ電源，信号線等の配線帯である。なお、Ｐ
形ウェル領域３の少なくとも一部が、配線帯１８の下層
に形成されている。

【００２３】図４は、配線及びトランジスタを備える半
導体回路の配置の一例を示す上面図であり、図３に示さ
れた実施の形態１による半導体装置の上面図に相当す
る。図４において、図３と同一符号は同一または相当部
分を示すのでその説明を省略する。

【００２４】次に動作について説明する。Ｎ形ウェル領
域２は、Ｐ形ウェル領域３とＰ形ウェル領域１２とを囲
んでいるので、従来技術と比べて寄生容量１０の容量が
大きくなる。また、寄生容量１１は、配線帯１８の下層
に存在する。図３及び図４に示された半導体回路の配置
の一例では、寄生容量１０の容量が大きくなるので、Ｎ
形ウェル領域２上とＰ形ウェル領域１２上に形成された
各トランジスタが動作した場合に、電荷を供給する寄生
容量１０と寄生容量１１によるノイズの発生を押さえる
許容量は増える。また、配線帯１８の下層にＰ形ウェル
領域３を形成するので、チップ面積を大きくすることな
く寄生容量１１の容量を増やすことができる。

【００２５】図５は、この発明の実施の形態１による半
導体装置におけるウェル構造を示す断面図であり、Ｐ形
ウェル領域３を配線帯１８の下層に設けた一例を示して
いる。図５において、図３と同一符号は同一または相当
部分を示すのでその説明を省略する。但し、Ｎチャネル
トランジスタ１６はＰ形ウェル領域３に形成され配線帯
１８に隣接する点で、図３に示された一例とは異なる。
なお、Ｐ形ウェル領域３の少なくとも一部が、配線帯１
８の下層に形成されている。

【００２６】次に動作について説明する。Ｎ形ウェル領
域２は、従来技術と比べて寄生容量１０の容量が大きく
なる。また、寄生容量１１は、配線帯１８の下層に存在
する。図５に示された半導体回路の配置の一例では、寄
生容量１０の容量が大きくなるので、Ｎ形ウェル領域２
上とＰ形ウェル領域１２上に形成された各トランジスタ
が動作した場合に、電荷を供給する寄生容量１０と寄生
容量１１によるノイズの発生を押さえる許容量は増え
る。また、配線帯１８の下層にＰ形ウェル領域３を形成
するので、チップ面積を大きくすることなく寄生容量１
１の容量を増やすことができる。

【００２７】図６は、この発明の実施の形態１による半
導体装置におけるウェル構造の一例を示す模式図であ
る。図６において、縦がａ，横がｂ，深さがｃのウェル
領域に、長さｄ，幅がｅの凹部を設けた場合を示してい
る。図６に示された一例では、底面はｄとｅの積に相当
する面積が減少するが、側面は２×ｄ×ｃだけ増加す
る。このため、２×ｃがｅより大きくなるような値を選
べば、２×ｄ×ｃとｄ×ｅの差に相当する面積が増加す
る。その結果、寄生容量が増えるので、ノイズの発生を
押さえる許容量は増える。

【００２８】以上のように、この実施の形態１によれ
ば、寄生容量１０の容量が大きくなるので、Ｎ形ウェル
領域上とＰ形ウェル領域上に形成された各トランジスタ
が動作しても、電荷を供給する寄生容量１０と寄生容量
１１によるノイズの発生を押さえる許容量は増えている
から、耐ノイズが高く誤差動が少ない回路を設計するこ
とができる効果が得られる。

【００２９】また、この実施の形態１によれば、配線帯
１８の下層にＰ形ウェル領域３を形成するので、チップ
面積を大きくすることなく寄生容量１１の容量を増やす
ことができ、耐ノイズが高く誤差動が少ない回路を設計
することができる効果が得られる。

【００３０】また、この実施の形態１によれば、ウェル
構造に凹部を設けた場合に、寄生容量１０，１１の容量
を容易に大きくすることができ、耐ノイズが高く誤差動
が少ない回路を設計することができる効果が得られる。

【００３１】実施の形態２．図７は、この発明の実施の
形態２による半導体装置におけるウェル構造を示す断面
図である。図７において、２１はＮ形半導体基板（第１
導電形の半導体基板）、２２はＮ形半導体基板２１に形
成される寄生容量を付加するためのＰ形ウェル領域（第
２導電形の第１ウェル）、２３は寄生容量を付加するた
めのＰ形ウェル領域２２に形成されるＮ形ウェル領域
（第１導電形の第２ウェル）、２４はＮ形半導体基板２
１に電圧を印加する電源、２５はＰ形ウェル領域２２に
電圧を印加する電源、２６はＮ形ウェル領域２３に電圧
を印加する電源、２７はＮ形半導体基板２１と電源２４
とを接続する基板コンタクト、２８はＰ形ウェル領域２
２と電源２５とを接続するウェルコンタクト、２９はＮ
形ウェル領域２３と電源２６とを接続するウェルコンタ
クト、３０はＮ形半導体基板２１とＰ形ウェル領域２２
との間に形成される寄生容量、３１はＰ形ウェル領域２
２とＮ形ウェル領域２３との間に形成される寄生容量で
ある。

【００３２】図８は、図７に示されたこの発明の実施の
形態２による半導体装置におけるウェル構造の等価回路
図である。図８において、２４は電源、２５は電源、２
６は電源、３０は寄生容量、３１は寄生容量であり、図
７と同一または相当部分は同一符号で示している。

【００３３】次に動作について説明する。図１に示され
た実施の形態１による半導体装置におけるウェル構造
と、図７に示された実施の形態２による半導体装置にお
けるウェル構造は、Ｐ形とＮ形の極性が反転している点
が異なるものである。寄生容量３１を付加するためのＰ
形ウェル領域２２とＮ形ウェル領域２３とを除いた領域
において、回路を形成するための図示されないＰ形ウェ
ル領域とＮ形ウェル領域に多数の論理回路が形成され、
当該論理回路が全て同時に動作する場合に、寄生容量３
０と寄生容量３１によって電荷を供給することができ
る。このことによって、ノイズの発生を押さえることが
できる。また、Ｎ形ウェル領域２３を配線帯１８の下層
に設けた場合には、寄生容量３０の容量が大きくなるの
で、電荷を供給する寄生容量３０と寄生容量３１による
ノイズの発生を押さえる許容量は増える。また、配線帯
１８の下層にＮ形ウェル領域２３を形成するので、チッ
プ面積を大きくすることなく寄生容量３１の容量を増や
すことができる。

【００３４】以上のように、この実施の形態２によれ
ば、チップ面積を大きくすることなく寄生容量３０の容
量が大きくなるので、Ｐ形ウェル領域上とＮ形ウェル領
域上に形成された各トランジスタが動作しても、電荷を
供給する寄生容量３０と寄生容量３１によるノイズの発
生を押さえる許容量は増えているから、耐ノイズが高く
誤差動が少ない回路を設計することができる効果が得ら
れる。

【００３５】実施の形態３．図９は、この発明の実施の
形態３による半導体装置におけるウェル構造を示す断面
図である。図９において、４１は図示されないＧＮＤ電
源に接続するＰ形半導体基板（第１導電形の半導体基
板）、４２はＰ形半導体基板４１に形成される回路を形
成するためのＮ形ウェル領域（第２導電形の第１ウェ
ル）、４３はＮ形ウェル領域４２に形成される回路を形
成するためのＰ形ウェル領域（第１導電形の第３ウェ
ル）、４４はＰ形半導体基板４１に形成される寄生容量
を付加するためのＮ形ウェル領域（第２導電形の第２ウ
ェル）、４５はＮ形ウェル領域４４に形成される寄生容
量を付加するためのＰ形ウェル領域（第１導電形の第４
ウェル）、４６はＮ形ウェル領域４２とＮ形ウェル領域
４４に電圧を印加する電源（第１の電源）、４７はＰ形
ウェル領域４３とＰ形ウェル領域４５に電圧を印加する
電源（第２の電源）、４８はＮ形ウェル領域４２と電源
４６とを接続するウェルコンタクト、４９はＰ形ウェル
領域４３と電源４７とを接続するウェルコンタクト、５
０はＮ形ウェル領域４４と電源４６とを接続するウェル
コンタクト、５１はＰ形ウェル領域４５と電源４７とを
接続するウェルコンタクト、５２はＰ形半導体基板４１
とＮ形ウェル領域４２との間に形成される寄生容量、５
３はＮ形ウェル領域４２とＰ形ウェル領域４３との間に
形成される寄生容量、５４はＰ形半導体基板４１とＮ形
ウェル領域４４との間に形成される寄生容量、５５はＮ
形ウェル領域４４とＰ形ウェル領域４５との間に形成さ
れる寄生容量である。

【００３６】図１０は、図９に示されたこの発明の実施
の形態３による半導体装置におけるウェル構造の等価回
路図である。図１０において、４６は電源、４７は電
源、５２は寄生容量、５３は寄生容量、５４は寄生容
量、５５は寄生容量であり、図９と同一または相当部分
は同一符号で示している。５６はＰ形半導体基板４１を
接地するＧＮＤ電源である。

【００３７】図１１は、この発明の実施の形態３による
半導体装置におけるウェル構造を示す断面図であり、Ｐ
形ウェル領域４５を配線帯の下層に設けた一例を示して
いる。図１１において、図９及び図１０と同一符号は同
一または相当部分を示すのでその説明を省略する。５７
はＰ形半導体基板４１とＧＮＤ電源５６とを接続する基
板コンタクト、５８はＰ形ウェル領域４３上に形成され
たＮチャネルトランジスタ、５９はＮ形ウェル領域４２
上に形成されたＰチャネルトランジスタ、６０はＮチャ
ネルトランジスタ５８とＰチャネルトランジスタ５９と
に隣接する電源，ＧＮＤ電源，信号線等の配線帯であ
る。なお、Ｐ形ウェル領域４５の少なくとも一部が、配
線帯６０の下層に形成されている。

【００３８】図１２は、配線及びトランジスタを備える
半導体回路の配置の一例を示す上面図であり、図１１に
示された実施の形態３による半導体装置の上面図に相当
する。図１２において、図１１と同一符号は同一または
相当部分を示すのでその説明を省略する。

【００３９】次に動作について説明する。寄生容量５
４，５５を付加するためのＮ形ウェル領域４４とＰ形ウ
ェル領域４５とを除いた領域において、回路を形成する
ためのＮ形ウェル領域４２とＰ形ウェル領域４３に各ト
ランジスタ５８，５９が形成され、各トランジスタ５
８，５９が全て同時に動作する場合に、寄生容量５４と
寄生容量５５によって電荷を供給することができるの
で、ノイズの発生を押さえることができる。また、Ｐ形
ウェル領域４５を配線帯６０の下層に設けた場合には、
寄生容量５４，５５の容量が大きくなるので、電荷を供
給する寄生容量５２，５３，５４，５５によるノイズの
発生を押さえる許容量は増える。また、配線帯６０の下
層にＰ形ウェル領域４５を形成するので、チップ面積を
大きくすることなく寄生容量５４，５５の容量を増やす
ことができる。また、Ｎ形ウェル領域４２とＰ形ウェル
領域４３は、Ｎ形ウェル領域４４とＰ形ウェル領域４５
に沿うように形成すると寄生容量５２，５３の容量を増
やすことができる。

【００４０】以上のように、この実施の形態３によれ
ば、チップ面積を大きくすることなく寄生容量５４，５
５の容量が大きくなるので、Ｎ形ウェル領域４２上とＰ
形ウェル領域４３上に形成された各トランジスタが動作
しても、電荷を供給する寄生容量５２，５３，５４，５
５によるノイズの発生を押さえる許容量は増えているか
ら、耐ノイズが高く誤差動が少ない回路を設計すること
ができる効果が得られる。

【００４１】実施の形態４．図１３は、この発明の実施
の形態４による半導体装置におけるウェル構造を示す断
面図である。図１３において、６１は図示されない電源
に接続するＮ形半導体基板（第１導電形の半導体基
板）、６２はＮ形半導体基板６１に形成される回路を形
成するためのＰ形ウェル領域（第２導電形の第１ウェ
ル）、６３はＰ形ウェル領域６２に形成される回路を形
成するためのＮ形ウェル領域（第１導電形の第３ウェ
ル）、６４はＮ形半導体基板６１に形成される寄生容量
を付加するためのＰ形ウェル領域（第２導電形の第２ウ
ェル）、６５はＰ形ウェル領域６４に形成される寄生容
量を付加するためのＮ形ウェル領域（第１導電形の第４
ウェル）、６６はＰ形ウェル領域６２とＰ形ウェル領域
６４に電圧を印加する電源（第１の電源）、６７はＮ形
ウェル領域６３とＮ形ウェル領域６５に電圧を印加する
電源（第２の電源）、６８はＰ形ウェル領域６２と電源
６６とを接続するウェルコンタクト、６９はＮ形ウェル
領域６３と電源６７とを接続するウェルコンタクト、７
０はＰ形ウェル領域６４と電源６６とを接続するウェル
コンタクト、７１はＮ形ウェル領域６５と電源６７とを
接続するウェルコンタクト、７２はＮ形半導体基板６１
とＰ形ウェル領域６２との間に形成される寄生容量、７
３はＰ形ウェル領域６２とＮ形ウェル領域６３との間に
形成される寄生容量、７４はＮ形半導体基板６１とＰ形
ウェル領域６４との間に形成される寄生容量、７５はＰ
形ウェル領域６４とＮ形ウェル領域６５との間に形成さ
れる寄生容量である。

【００４２】図１４は、図１３に示されたこの発明の実
施の形態４による半導体装置におけるウェル構造の等価
回路図である。図１４において、６６は電源、６７は電
源、７２は寄生容量、７３は寄生容量、７４は寄生容
量、７５は寄生容量であり、図１３と同一または相当部
分は同一符号で示している。７６はＮ形半導体基板６１
に電圧を印加する電源である。

【００４３】次に動作について説明する。図９に示され
た実施の形態３による半導体装置におけるウェル構造
と、図１３に示された実施の形態４による半導体装置に
おけるウェル構造は、Ｐ形とＮ形の極性が反転している
点が異なるものである。寄生容量７４，７５を付加する
ためのＰ形ウェル領域６４とＮ形ウェル領域６５とを除
いた領域において、回路を形成するためのＰ形ウェル領
域６２とＮ形ウェル領域６３に各トランジスタが形成さ
れ、各トランジスタが全て同時に動作する場合に、寄生
容量７４と寄生容量７５によって電荷を供給することが
できるので、ノイズの発生を押さえることができる。ま
た、Ｎ形ウェル領域６５を配線帯の下層に設けた場合に
は、寄生容量７４，７５の容量が大きくなるので、電荷
を供給する寄生容量７２，７３，７４，７５によるノイ
ズの発生を押さえる許容量は増える。また、配線帯の下
層にＮ形ウェル領域６５を形成するので、チップ面積を
大きくすることなく寄生容量７４，７５の容量を増やす
ことができる。また、Ｐ形ウェル領域６２とＮ形ウェル
領域６３は、Ｐ形ウェル領域６４とＮ形ウェル領域６５
に沿うように形成すると寄生容量７２，７３の容量を増
やすことができる。

【００４４】以上のように、この実施の形態４によれ
ば、チップ面積を大きくすることなく寄生容量７４，７
５の容量が大きくなるので、Ｐ形ウェル領域上とＮ形ウ
ェル領域上に形成された各トランジスタが動作しても、
電荷を供給する寄生容量７２，７３，７４，７５による
ノイズの発生を押さえる許容量は増えているから、耐ノ
イズが高く誤差動が少ない回路を設計することができる
効果が得られる。

【００４５】実施の形態５．図１５は、この発明の実施
の形態５による半導体装置におけるウェル構造を示す断
面図である。図１５において、図９と同一符号は同一ま
たは相当部分を示すのでその説明を省略する。８１はＮ
形ウェル領域４４に電圧を印加する電源（第１の電
源）、８２はＰ形ウェル領域４５に電圧を印加する電源
（第２の電源）、８３はＮ形ウェル領域４４と電源８１
とを接続するウェルコンタクト、８４はＰ形ウェル領域
４５と電源８２とを接続するウェルコンタクト、８５は
Ｐ形ウェル領域４３とＰ形ウェル領域４５とを接続する
ためにＰ形ウェル領域４５に形成されるウェルコンタク
ト、８６はＮ形ウェル領域４２とＮ形ウェル領域４４と
を接続するためにＮ形ウェル領域４４に形成されるウェ
ルコンタクト、８７はＮ形ウェル領域４２とＮ形ウェル
領域４４とを接続するためにＮ形ウェル領域４２に形成
されるウェルコンタクト、８８はＰ形ウェル領域４３と
Ｐ形ウェル領域４５とを接続するためにＰ形ウェル領域
４３に形成されるウェルコンタクト、８９はウェルコン
タクト８５とウェルコンタクト８８とを接続する配線
（第２の配線）、９０はウェルコンタクト８６とウェル
コンタクト８７とを接続する配線（第１の配線）であ
る。

【００４６】図１６は、図１５に示されたこの発明の実
施の形態５による半導体装置におけるウェル構造の等価
回路図である。図１６において、５２は寄生容量、５３
は寄生容量、５４は寄生容量、５５は寄生容量、８１は
電源、８２は電源、８９は配線、９０は配線であり、図
１５と同一または相当部分は同一符号で示している。但
し、Ｎ形ウェル領域４４とＰ形ウェル領域４５は、抵抗
に相当する。また、９１はＰ形半導体基板４１を接地す
るＧＮＤ電源である。

【００４７】次に動作について説明する。配線帯のよう
なトランジスタが存在しない領域に寄生容量５４，５５
を付加するために、Ｎ形ウェル領域４４とＰ形ウェル領
域４５とを形成することによって、チップ面積を大きく
することなく寄生容量５４，５５の容量を増やすことが
できる。また、各トランジスタを形成するためのＮ形ウ
ェル領域４２とＰ形ウェル領域４３が、配線８９，９０
を介してＮ形ウェル領域４４とＰ形ウェル領域４５に接
続することによって、Ｎ形ウェル領域４４とＰ形ウェル
領域４５が抵抗として働き、電源８１，８２のノイズを
低減する。

【００４８】以上のように、この実施の形態５によれ
ば、チップ面積を大きくすることなく寄生容量５４，５
５の容量が大きくすることができ、各トランジスタを形
成するためのＮ形ウェル領域４２とＰ形ウェル領域４３
が、配線８９，９０を介してＮ形ウェル領域４４とＰ形
ウェル領域４５に接続することによって、Ｎ形ウェル領
域４４とＰ形ウェル領域４５が抵抗として働き、電源８
１，８２のノイズを低減する効果が得られる。

【００４９】実施の形態６．図１７は、この発明の実施
の形態６による半導体装置におけるウェル構造を示す断
面図である。図１７において、図１３と同一符号は同一
または相当部分を示すのでその説明を省略する。１０１
はＰ形ウェル領域６４に電圧を印加する電源（第１の電
源）、１０２はＮ形ウェル領域６５に電圧を印加する電
源（第２の電源）、１０３はＰ形ウェル領域６４と電源
１０１とを接続するウェルコンタクト、１０４はＮ形ウ
ェル領域６５と電源１０２とを接続するウェルコンタク
ト、１０５はＮ形ウェル領域６３とＮ形ウェル領域６５
とを接続するためにＮ形ウェル領域６５に形成されるウ
ェルコンタクト、１０６はＰ形ウェル領域６２とＰ形ウ
ェル領域６４とを接続するためにＰ形ウェル領域６４に
形成されるウェルコンタクト、１０７はＰ形ウェル領域
６２とＰ形ウェル領域６４とを接続するためにＰ形ウェ
ル領域６２に形成されるウェルコンタクト、１０８はＮ
形ウェル領域６３とＮ形ウェル領域６５とを接続するた
めにＮ形ウェル領域６３に形成されるウェルコンタク
ト、１０９はウェルコンタクト１０５とウェルコンタク
ト１０８とを接続する配線（第２の配線）、１１０はウ
ェルコンタクト１０６とウェルコンタクト１０７とを接
続する配線（第１の配線）である。

【００５０】図１８は、図１７に示されたこの発明の実
施の形態６による半導体装置におけるウェル構造の等価
回路図である。図１８において、７２は寄生容量、７３
は寄生容量、７４は寄生容量、７５は寄生容量、１０１
は電源、１０２は電源、１０９は配線、１１０は配線で
あり、図１７と同一または相当部分は同一符号で示して
いる。但し、Ｐ形ウェル領域６４とＮ形ウェル領域６５
は、抵抗に相当する。また、１１１はＮ形半導体基板６
１に接続するＧＮＤ電源である。

【００５１】次に動作について説明する。図１５に示さ
れた実施の形態５による半導体装置におけるウェル構造
と、図１７に示された実施の形態６による半導体装置に
おけるウェル構造は、Ｐ形とＮ形の極性が反転している
点が異なるものである。配線帯のようなトランジスタが
存在しない領域に寄生容量７４，７５を付加するため
に、Ｐ形ウェル領域６４とＮ形ウェル領域６５とを形成
することによって、チップ面積を大きくすることなく寄
生容量７４，７５の容量を増やすことができる。また、
各トランジスタを形成するためのＰ形ウェル領域６２と
Ｎ形ウェル領域６３が、配線１０９，１１０を介してＰ
形ウェル領域６４とＮ形ウェル領域６５に接続すること
によって、Ｐ形ウェル領域６４とＮ形ウェル領域６５が
抵抗として働き、電源１０１，１０２のノイズを低減す
る。

【００５２】以上のように、この実施の形態６によれ
ば、チップ面積を大きくすることなく寄生容量７４，７
５の容量が大きくすることができ、各トランジスタを形
成するためのＰ形ウェル領域６２とＮ形ウェル領域６３
が、配線１０９，１１０を介してＰ形ウェル領域６４と
Ｎ形ウェル領域６５に接続することによって、Ｐ形ウェ
ル領域６４とＮ形ウェル領域６５が抵抗として働き、電
源１０１，１０２のノイズを低減する効果が得られる。

【００５３】実施の形態７．図１９は、この発明の実施
の形態７による半導体装置におけるウェル構造を示す断
面図である。図１９において、図１５と同一符号は同一
または相当部分を示すのでその説明を省略する。１２１
は配線８９に接続する電源（第２の電源）である。

【００５４】図２０は、図１９に示されたこの発明の実
施の形態７による半導体装置におけるウェル構造の等価
回路図である。図２０において、５２は寄生容量、５３
は寄生容量、５４は寄生容量、５５は寄生容量、８１は
電源、９０は配線、９１はＧＮＤ電源、１２１は電源で
あり、図１６及び図１９と同一または相当部分は同一符
号で示している。

【００５５】次に動作について説明する。配線帯のよう
なトランジスタが存在しない領域に寄生容量５４，５５
を付加するために、Ｎ形ウェル領域４４とＰ形ウェル領
域４５とを形成することによって、チップ面積を大きく
することなく寄生容量５４，５５の容量を増やすことが
できる。また、各トランジスタを形成するためのＮ形ウ
ェル領域４２が、配線９０を介してＮ形ウェル領域４４
に接続することによって、Ｎ形ウェル領域４４が抵抗と
して働き、電源８１のノイズを低減する。また、多数の
トランジスタが同時に動作した場合においても、寄生容
量５３と寄生容量５５とによって電荷が供給できるか
ら、電源１２１のノイズの発生を押さえることができ
る。

【００５６】以上のように、この実施の形態７によれ
ば、チップ面積を大きくすることなく寄生容量５４，５
５の容量が大きくすることができ、各トランジスタを形
成するためのＮ形ウェル領域４２が、配線９０を介して
Ｎ形ウェル領域４４に接続することによって、Ｎ形ウェ
ル領域４４が抵抗として働き、電源８１のノイズを低減
する効果が得られる。

【００５７】また、この実施の形態７によれば、多数の
トランジスタが同時に動作した場合においても、寄生容
量５３と寄生容量５５とによって電荷が供給できるか
ら、電源１２１のノイズの発生を押さえることができる
という効果が得られる。

【００５８】実施の形態８．図２１は、この発明の実施
の形態８による半導体装置におけるウェル構造を示す断
面図である。図２１において、図１７と同一符号は同一
または相当部分を示すのでその説明を省略する。１３１
は配線１０９に接続する電源（第２の電源）である。

【００５９】図２２は、図２１に示されたこの発明の実
施の形態８による半導体装置におけるウェル構造の等価
回路図である。図２２において、７２は寄生容量、７３
は寄生容量、７４は寄生容量、７５は寄生容量、１０１
は電源、１１０は配線、１１１はＧＮＤ電源、１３１は
電源であり、図１８及び図２１と同一または相当部分は
同一符号で示している。

【００６０】次に動作について説明する。図１９に示さ
れた実施の形態７による半導体装置におけるウェル構造
と、図２１に示された実施の形態８による半導体装置に
おけるウェル構造は、Ｐ形とＮ形の極性が反転している
点が異なるものである。配線帯のようなトランジスタが
存在しない領域に寄生容量７４，７５を付加するため
に、Ｐ形ウェル領域６４とＮ形ウェル領域６５とを形成
することによって、チップ面積を大きくすることなく寄
生容量７４，７５の容量を増やすことができる。また、
各トランジスタを形成するためのＰ形ウェル領域６２
が、配線１１０を介してＰ形ウェル領域６４に接続する
ことによって、Ｐ形ウェル領域６４が抵抗として働き、
電源１０１のノイズを低減する。また、多数のトランジ
スタが同時に動作した場合においても、寄生容量７３と
寄生容量７５とによって電荷が供給できるから、電源１
３１のノイズの発生を押さえることができる。

【００６１】以上のように、この実施の形態８によれ
ば、チップ面積を大きくすることなく寄生容量７４，７
５の容量が大きくすることができ、各トランジスタを形
成するためのＰ形ウェル領域６２が、配線１１０を介し
てＰ形ウェル領域６４に接続することによって、Ｐ形ウ
ェル領域６４が抵抗として働き、電源１０１のノイズを
低減する効果が得られる。

【００６２】また、この実施の形態８によれば、多数の
トランジスタが同時に動作した場合においても、寄生容
量７３と寄生容量７５とによって電荷が供給できるか
ら、電源１３１のノイズの発生を押さえることができる
という効果が得られる。

【００６３】実施の形態９．図２３は、この発明の実施
の形態９による半導体装置におけるウェル構造を示す断
面図である。図２３において、図１５と同一符号は同一
または相当部分を示すのでその説明を省略する。１４１
はＮ形ウェル領域４２とＮ形ウェル領域４４に電圧を印
加する電源（第１の電源）、１４２はＮ形ウェル領域４
４と電源１４１とを接続するウェルコンタクト、１４３
はＮ形ウェル領域４２と電源１４１とを接続するウェル
コンタクト、１４４はＮ形ウェル領域４２とＮ形ウェル
領域４４とを接続する配線である。

【００６４】図２４は、図２３に示されたこの発明の実
施の形態９による半導体装置におけるウェル構造の等価
回路図である。図２４において、５２は寄生容量、５３
は寄生容量、５４は寄生容量、５５は寄生容量、８２は
電源、８９は配線、９１はＧＮＤ電源、１４１は電源で
あり、図１６及び図２３と同一または相当部分は同一符
号で示している。

【００６５】次に動作について説明する。配線帯のよう
なトランジスタが存在しない領域に寄生容量５４，５５
を付加するために、Ｎ形ウェル領域４４とＰ形ウェル領
域４５とを形成することによって、チップ面積を大きく
することなく寄生容量５４，５５の容量を増やすことが
できる。また、各トランジスタを形成するためのＰ形ウ
ェル領域４３が、配線８９を介してＰ形ウェル領域４５
に接続することによって、Ｐ形ウェル領域４５が抵抗と
して働き、電源８２のノイズを低減する。また、多数の
トランジスタが同時に動作した場合においても、寄生容
量５３と寄生容量５５とによって電荷が供給できるか
ら、電源１４１のノイズの発生を押さえることができ
る。

【００６６】以上のように、この実施の形態９によれ
ば、チップ面積を大きくすることなく寄生容量５４，５
５の容量が大きくすることができ、各トランジスタを形
成するためのＰ形ウェル領域４３が、配線８９を介して
Ｐ形ウェル領域４５に接続することによって、Ｐ形ウェ
ル領域４５が抵抗として働き、電源８２のノイズを低減
する効果が得られる。

【００６７】また、この実施の形態９によれば、多数の
トランジスタが同時に動作した場合においても、寄生容
量５３と寄生容量５５とによって電荷が供給できるか
ら、電源１４１のノイズの発生を押さえることができる
という効果が得られる。

【００６８】実施の形態１０．図２５は、この発明の実
施の形態１０による半導体装置におけるウェル構造を示
す断面図である。図２５において、図１７と同一符号は
同一または相当部分を示すのでその説明を省略する。１
５１はＰ形ウェル領域６２とＰ形ウェル領域６４に電圧
を印加する電源（第１の電源）、１５２はＰ形ウェル領
域６４と電源１５１とを接続するウェルコンタクト、１
５３はＰ形ウェル領域６２と電源１５１とを接続するウ
ェルコンタクト、１５４はＰ形ウェル領域６２とＰ形ウ
ェル領域６４とを接続する配線である。

【００６９】図２６は、図２５に示されたこの発明の実
施の形態１０による半導体装置におけるウェル構造の等
価回路図である。図２６において、７２は寄生容量、７
３は寄生容量、７４は寄生容量、７５は寄生容量、１０
２は電源、１０９は配線、１１１はＧＮＤ電源、１５１
は電源であり、図１８及び図２５と同一または相当部分
は同一符号で示している。

【００７０】次に動作について説明する。図２３に示さ
れた実施の形態９による半導体装置におけるウェル構造
と、図２５に示された実施の形態１０による半導体装置
におけるウェル構造は、Ｐ形とＮ形の極性が反転してい
る点が異なるものである。配線帯のようなトランジスタ
が存在しない領域に寄生容量７４，７５を付加するため
に、Ｐ形ウェル領域６４とＮ形ウェル領域６５とを形成
することによって、チップ面積を大きくすることなく寄
生容量７４，７５の容量を増やすことができる。また、
各トランジスタを形成するためのＮ形ウェル領域６３
が、配線１０９を介してＮ形ウェル領域６５に接続する
ことによって、Ｎ形ウェル領域６５が抵抗として働き、
電源１０２のノイズを低減する。また、多数のトランジ
スタが同時に動作した場合においても、寄生容量７３と
寄生容量７５とによって電荷が供給できるから、電源１
５１のノイズの発生を押さえることができる。

【００７１】以上のように、この実施の形態１０によれ
ば、チップ面積を大きくすることなく寄生容量７４，７
５の容量が大きくすることができ、各トランジスタを形
成するためのＮ形ウェル領域６３が、配線１０９を介し
てＮ形ウェル領域６５に接続することによって、Ｎ形ウ
ェル領域６５が抵抗として働き、電源１０２のノイズを
低減する効果が得られる。

【００７２】また、この実施の形態１０によれば、多数
のトランジスタが同時に動作した場合においても、寄生
容量７３と寄生容量７５とによって電荷が供給できるか
ら、電源１５１のノイズの発生を押さえることができる
という効果が得られる。

【００７３】実施の形態１１．図２７は、この発明の実
施の形態１１による半導体装置におけるウェル構造を示
す断面図である。図２７において、１６１はＧＮＤ電源
に接続するＰ形半導体基板（第１導電形の半導体基
板）、１６２はＰ形半導体基板１６１に形成される回路
と寄生容量とを形成するためのＮ形ウェル領域（第２導
電形の第１ウェル）、１６３はＮ形ウェル領域１６２に
形成される回路と寄生容量とを形成するためのＰ形ウェ
ル領域（第１導電形の第２ウェル）、１６４はＰ形ウェ
ル領域１６３に形成される寄生容量とを形成するための
Ｎ形ウェル領域（第２導電形の第３ウェル）、１６５は
Ｐ形半導体基板１６１を接地するＧＮＤ電源、１６６は
Ｎ形ウェル領域１６２に電圧を印加する電源、１６７は
Ｐ形ウェル領域１６３に電圧を印加する電源、１６８は
Ｎ形ウェル領域１６４に電圧を印加する電源、１６９は
Ｐ形半導体基板１６１とＧＮＤ電源１６５とを接続する
基板コンタクト、１７０はＮ形ウェル領域１６２と電源
１６６とを接続するウェルコンタクト、１７１はＰ形ウ
ェル領域１６３と電源１６７とを接続するウェルコンタ
クト、１７２はＮ形ウェル領域１６４と電源１６８とを
接続するウェルコンタクト、１７３はＰ形半導体基板１
６１とＮ形ウェル領域１６２との間に形成される寄生容
量、１７４はＮ形ウェル領域１６２とＰ形ウェル領域１
６３との間に形成される寄生容量、１７５はＰ形ウェル
領域１６３とＮ形ウェル領域１６４との間に形成される
寄生容量である。なお、Ｎ形ウェル領域１６４の少なく
とも一部が、配線帯の下層に形成されている。

【００７４】図２８は、図２７に示されたこの発明の実
施の形態１１による半導体装置におけるウェル構造の等
価回路図である。図２８において、１６５はＧＮＤ電
源、１６６は電源、１６７は電源、１６８は電源、１７
３は寄生容量、１７４は寄生容量、１７５は寄生容量で
あり、図２７と同一または相当部分は同一符号で示して
いる。

【００７５】次に動作について説明する。寄生容量１７
４と寄生容量１７５とが形成されるように構成したの
で、Ｎ形ウェル領域１６２上とＰ形ウェル領域１６３上
に形成される図示されない各トランジスタが同時に動作
した場合において、寄生容量１７３のみで吸収しきれな
かったノイズを寄生容量１７４と寄生容量１７５とが増
えたことによって効率的にノイズの発生を押さえること
が可能になる。

【００７６】以上のように、この実施の形態１１によれ
ば、チップ面積を大きくすることなく、寄生容量１７４
と寄生容量１７５とが形成されるように構成したので、
Ｎ形ウェル領域１６２上とＰ形ウェル領域１６３上に形
成される図示されない各トランジスタが同時に動作した
場合において、寄生容量１７３のみで吸収しきれなかっ
たノイズを寄生容量１７４と寄生容量１７５とが増えた
ことによって効率的にノイズの発生を押さえることが可
能になるという効果が得られる。

【００７７】実施の形態１２．図２９は、この発明の実
施の形態１２による半導体装置におけるウェル構造を示
す断面図である。図２９において、１８１は図示されな
いＧＮＤ電源に接続するＰ形半導体基板（第１導電形の
半導体基板）、１８２はＰ形半導体基板１８１に形成さ
れる寄生容量を形成するためのＮ形ウェル領域（第２導
電形の第１ウェル）、１８３はＮ形ウェル領域１８２に
形成される寄生容量を形成するためのＰ形ウェル領域
（第１導電形の第３ウェル）、１８４はＰ形半導体基板
１８１に形成される寄生容量を形成するためのＮ形ウェ
ル領域（第２導電形の第２ウェル）、１８５はＮ形ウェ
ル領域１８４に形成される寄生容量を形成するためのＰ
形ウェル領域（第１導電形の第４ウェル）、１８６はＮ
形ウェル領域１８２に電圧を印加する電源（第１の電
源）、１８７はＰ形ウェル領域１８３に電圧を印加する
電源（第２の電源）、１８８はＮ形ウェル領域１８４に
電圧を印加する電源（第３の電源）、１８９はＰ形ウェ
ル領域１８５に電圧を印加する電源（第４の電源）、１
９０はＮ形ウェル領域１８２と電源１８６とを接続する
ウェルコンタクト、１９１はＰ形ウェル領域１８３と電
源１８７とを接続するウェルコンタクト、１９２はＮ形
ウェル領域１８４と電源１８８とを接続するウェルコン
タクト、１９３はＰ形ウェル領域１８５と電源１８９と
を接続するウェルコンタクト、１９４はＰ形半導体基板
１８１とＮ形ウェル領域１８２との間に形成される寄生
容量、１９５はＮ形ウェル領域１８２とＰ形ウェル領域
１８３との間に形成される寄生容量、１９６はＰ形半導
体基板１８１とＮ形ウェル領域１８４との間に形成され
る寄生容量、１９７はＮ形ウェル領域１８４とＰ形ウェ
ル領域１８５との間に形成される寄生容量である。

【００７８】図３０は、図２９に示されたこの発明の実
施の形態１２による半導体装置におけるウェル構造の等
価回路図である。図３０において、１８６は電源、１８
７は電源、１８８は電源、１８９は電源、１９４は寄生
容量、１９５は寄生容量、１９６は寄生容量、１９７は
寄生容量であり、図２９と同一または相当部分は同一符
号で示している。また、２０１はＰ形半導体基板１８１
を接地するＧＮＤ電源である。

【００７９】次に動作について説明する。上述した実施
の形態２において、電源２４と電源２６とが異なる電源
の場合、例えば、一方はアナログ電源で５Ｖであり、他
方はデジタル電源で３Ｖに接続される配線と、電源に接
続されている配線とが結線できない場合について、この
実施の形態１２で示された構成のほうが、Ｎ形ウェル領
域１８４とＰ形ウェル領域１８５とを配線帯などのよう
な素子のない領域に設けることによって、チップ面積を
大きくすることなく、寄生容量１９６，１９７の容量を
増やすことができるので、より一層電源１８８のノイズ
の発生を押さえることができる。また、電源１８９のノ
イズは、寄生容量１９７によってノイズの発生を押さえ
ることができる。

【００８０】以上のように、この実施の形態１２によれ
ば、Ｎ形ウェル領域１８４とＰ形ウェル領域１８５とを
配線帯などのような素子のない領域に設けることによっ
て、チップ面積を大きくすることなく、寄生容量１９
６，１９７の容量を増やすことができるので、より一層
電源１８８のノイズの発生を押さえることができるとい
う効果が得られる。

【００８１】また、この実施の形態１２によれば、寄生
容量に接続できるＧＮＤ電源の種類が制限されないよう
にすることができるという効果が得られる。

【００８２】また、この実施の形態１２によれば、電源
１８９のノイズは、寄生容量１９７によってノイズの発
生を押さえることができるという効果が得られる。

【００８３】

【発明の効果】以上のように、この発明によれば、第１
導電形の半導体基板に形成される第２導電形の第１ウェ
ルと、第２導電形の第１ウェル内に形成される第１導電
形の第２ウェルとを備える半導体装置において、第１導
電形の第２ウェルの少なくとも一部が、配線帯の下層に
形成されるように構成したので、チップ面積を大きくす
ることなく寄生容量の容量を増やすことができ、耐ノイ
ズが高く誤差動が少ない回路を設計することができる効
果が得られる。

【００８４】この発明によれば、第２導電形の第１ウェ
ルと第１導電形の第２ウェルとの少なくとも一方が、寄
生容量が増えるように凹部を備えるように構成したの
で、寄生容量の容量を容易に大きくすることができ、耐
ノイズが高く誤差動が少ない回路を設計することができ
る効果が得られる。

【００８５】この発明によれば、第１導電形の半導体基
板に形成される第２導電形の第１ウェルと、第１導電形
の半導体基板に形成される第２導電形の第２ウェルと、
第２導電形の第１ウェル内に形成される第１導電形の第
３ウェルと、第２導電形の第２ウェル内に形成される第
１導電形の第４ウェルとを備える半導体装置において、
第１導電形の第３ウェルと第１導電形の第４ウェルとの
少なくとも一方でありその一部が、配線帯の下層に形成
されるように構成したので、チップ面積を大きくするこ
となく寄生容量の容量を増やすことができ、耐ノイズが
高く誤差動が少ない回路を設計することができる効果が
得られる。

【００８６】この発明によれば、第２導電形の第１ウェ
ルと第２導電形の第２ウェルとに接続する第１の電源
と、第１導電形の第３ウェルと第１導電形の第４ウェル
とに接続する第２の電源とを備えるように構成したの
で、チップ面積を大きくすることなく寄生容量の容量を
増やすことができ、耐ノイズが高く誤差動が少ない回路
を設計することができる効果が得られる。

【００８７】この発明によれば、第２導電形の第１ウェ
ルと第２導電形の第２ウェルとに接続する第１の配線
と、第１導電形の第３ウェルと第１導電形の第４ウェル
とに接続する第２の配線と、第２導電形の第１ウェルと
第２導電形の第２ウェルとのどちらか一方に接続する第
１の電源と、第１導電形の第３ウェルと第１導電形の第
４ウェルとのどちらか一方に接続する第２の電源とを備
えるように構成したので、電源が接続されていないウェ
ルが抵抗として働き、第１の電源及び第２の電源のノイ
ズを低減する効果が得られる。

【００８８】この発明によれば、第２導電形の第１ウェ
ルと第２導電形の第２ウェルとに接続する第１の配線
と、第２導電形の第１ウェルと第２導電形の第２ウェル
とのどちらか一方に接続する第１の電源と、第１導電形
の第３ウェルと第１導電形の第４ウェルとに接続する第
２の電源とを備えるように構成したので、第１の電源が
接続されていないウェルが抵抗として働き、第１の電源
のノイズを低減する効果が得られる。

【００８９】この発明によれば、第２導電形の第１ウェ
ルと第２導電形の第２ウェルとに接続する第１の電源
と、第１導電形の第３ウェルと第１導電形の第４ウェル
とに接続する第２の配線と、第１導電形の第３ウェルと
第１導電形の第４ウェルとのどちらか一方に接続する第
２の電源とを備えるように構成したので、第２の電源が
接続されていないウェルが抵抗として働き、第２の電源
のノイズを低減する効果が得られる。

【００９０】この発明によれば、第２導電形の第１ウェ
ルに接続する第１の電源と、第１導電形の第３ウェルに
接続する第２の電源と、第２導電形の第２ウェルに接続
する第３の電源と、第１導電形の第４ウェルに接続する
第４の電源とを備えるように構成したので、寄生容量に
接続できるＧＮＤ電源の種類が制限されないようにし、
チップ面積を大きくすることなく寄生容量の容量を増や
すことができ、より一層耐ノイズが高く誤差動が少ない
回路を設計することができる効果が得られる。

【００９１】この発明によれば、第１導電形の半導体基
板に形成される第２導電形の第１ウェルと、第２導電形
の第１ウェル内に形成される第１導電形の第２ウェル
と、第１導電形の第２ウェル内に形成される第２導電形
の第３ウェルとを備えるように構成したので、チップ面
積を大きくすることなく寄生容量の容量を増やすことが
でき、耐ノイズが高く誤差動が少ない回路を設計するこ
とができる効果が得られる。

【図面の簡単な説明】

【図１】 この発明の実施の形態１による半導体装置に
おけるウェル構造を示す断面図である。

【図２】 この発明の実施の形態１による半導体装置に
おけるウェル構造の等価回路図である。

【図３】 この発明の実施の形態１による半導体装置に
おけるウェル構造を示す断面図である。

【図４】 配線及びトランジスタを備える半導体回路の
配置の一例を示す上面図である。

【図５】 この発明の実施の形態１による半導体装置に
おけるウェル構造を示す断面図である。

【図６】 この発明の実施の形態１による半導体装置に
おけるウェル構造の一例を示す模式図である。

【図７】 この発明の実施の形態２による半導体装置に
おけるウェル構造を示す断面図である。

【図８】 この発明の実施の形態２による半導体装置に
おけるウェル構造の等価回路図である。

【図９】 この発明の実施の形態３による半導体装置に
おけるウェル構造を示す断面図である。

【図１０】 この発明の実施の形態３による半導体装置
におけるウェル構造の等価回路図である。

【図１１】 この発明の実施の形態３による半導体装置
におけるウェル構造を示す断面図である。

【図１２】 配線及びトランジスタを備える半導体回路
の配置の一例を示す上面図である。

【図１３】 この発明の実施の形態４による半導体装置
におけるウェル構造を示す断面図である。

【図１４】 この発明の実施の形態４による半導体装置
におけるウェル構造の等価回路図である。

【図１５】 この発明の実施の形態５による半導体装置
におけるウェル構造を示す断面図である。

【図１６】 この発明の実施の形態５による半導体装置
におけるウェル構造の等価回路図である。

【図１７】 この発明の実施の形態６による半導体装置
におけるウェル構造を示す断面図である。

【図１８】 この発明の実施の形態６による半導体装置
におけるウェル構造の等価回路図である。

【図１９】 この発明の実施の形態７による半導体装置
におけるウェル構造を示す断面図である。

【図２０】 この発明の実施の形態７による半導体装置
におけるウェル構造の等価回路図である。

【図２１】 この発明の実施の形態８による半導体装置
におけるウェル構造を示す断面図である。

【図２２】 この発明の実施の形態８による半導体装置
におけるウェル構造の等価回路図である。

【図２３】 この発明の実施の形態９による半導体装置
におけるウェル構造を示す断面図である。

【図２４】 この発明の実施の形態９による半導体装置
におけるウェル構造の等価回路図である。

【図２５】 この発明の実施の形態１０による半導体装
置におけるウェル構造を示す断面図である。

【図２６】 この発明の実施の形態１０による半導体装
置におけるウェル構造の等価回路図である。

【図２７】 この発明の実施の形態１１による半導体装
置におけるウェル構造を示す断面図である。

【図２８】 この発明の実施の形態１１による半導体装
置におけるウェル構造の等価回路図である。

【図２９】 この発明の実施の形態１２による半導体装
置におけるウェル構造を示す断面図である。

【図３０】 この発明の実施の形態１２による半導体装
置におけるウェル構造の等価回路図である。

【図３１】 従来の半導体装置におけるウェル構造を示
す断面図である。

【図３２】 従来の半導体装置におけるウェル構造の等
価回路図である。

【図３３】 配線及びトランジスタを備える半導体回路
の配置を示す上面図である。

【符号の説明】

１ Ｐ形半導体基板（第１導電形の半導体基板）、２
Ｎ形ウェル領域（第２導電形の第１ウェル）、３ Ｐ形
ウェル領域（第１導電形の第２ウェル）、４ＧＮＤ電
源、５ 電源、６ 電源、７ 基板コンタクト、８ ウ
ェルコンタクト、９ ウェルコンタクト、１０ 寄生容
量、１１ 寄生容量、１２ Ｐ形ウェル領域、１３ 電
源、１４ ウェルコンタクト、１５ 寄生容量、１６
Ｎチャネルトランジスタ、１７ Ｐチャネルトランジス
タ、１８ 配線帯、２１ Ｎ形半導体基板（第１導電形
の半導体基板）、２２ Ｐ形ウェル領域（第２導電形の
第１ウェル）、２３ Ｎ形ウェル領域（第１導電形の第
２ウェル）、２４ 電源、２５ 電源、２６ 電源、２
７ 基板コンタクト、２８ ウェルコンタクト、２９
ウェルコンタクト、３０ 寄生容量、３１ 寄生容量、
４１ Ｐ形半導体基板（第１導電形の半導体基板）、４
２ Ｎ形ウェル領域（第２導電形の第１ウェル）、４３
Ｐ形ウェル領域（第１導電形の第３ウェル）、４４
Ｎ形ウェル領域（第２導電形の第２ウェル）、４５ Ｐ
形ウェル領域（第１導電形の第４ウェル）、４６ 電源
（第１の電源）、４７ 電源（第２の電源）、４８ ウ
ェルコンタクト、４９ ウェルコンタクト、５０ ウェ
ルコンタクト、５１ ウェルコンタクト、５２ 寄生容
量、５３ 寄生容量、５４ 寄生容量、５５ 寄生容
量、５６ ＧＮＤ電源、５７ 基板コンタクト、５８
Ｎチャネルトランジスタ、５９ Ｐチャネルトランジス
タ、６０ 配線帯、６１ Ｎ形半導体基板（第１導電形
の半導体基板）、６２ Ｐ形ウェル領域（第２導電形の
第１ウェル）、６３Ｎ形ウェル領域（第１導電形の第３
ウェル）、６４ Ｐ形ウェル領域（第２導電形の第２ウ
ェル）、６５ Ｎ形ウェル領域（第１導電形の第４ウェ
ル）、６６電源（第１の電源）、６７ 電源（第２の電
源）、６８ ウェルコンタクト、６９ ウェルコンタク
ト、７０ ウェルコンタクト、７１ ウェルコンタク
ト、７２ 寄生容量、７３ 寄生容量、７４ 寄生容
量、７５ 寄生容量、７６ 電源、８１ 電源（第１の
電源）、８２ 電源（第２の電源）、８３ ウェルコン
タクト、８４ ウェルコンタクト、８５ ウェルコンタ
クト、８６ ウェルコンタクト、８７ ウェルコンタク
ト、８８ ウェルコンタクト、８９ 配線（第２の配
線）、９０ 配線（第１の配線）、９１ ＧＮＤ電源、
１０１ 電源（第１の電源）、１０２ 電源（第２の電
源）、１０３ ウェルコンタクト、１０４ウェルコンタ
クト、１０５ ウェルコンタクト、１０６ ウェルコン
タクト、１０７ ウェルコンタクト、１０８ ウェルコ
ンタクト、１０９ 配線（第２の配線）、１１０ 配線
（第１の配線）、１１１ ＧＮＤ電源、１２１ 電源
（第２の電源）、１３１ 電源（第２の電源）、１４１
電源（第１の電源）、１４２ウェルコンタクト、１４
３ ウェルコンタクト、１４４ 配線、１５１ 電源
（第１の電源）、１５２ ウェルコンタクト、１５３
ウェルコンタクト、１５４ 配線、１６１ Ｐ形半導体
基板（第１導電形の半導体基板）、１６２ Ｎ形ウェル
領域（第２導電形の第１ウェル）、１６３ Ｐ形ウェル
領域（第１導電形の第２ウェル）、１６４ Ｎ形ウェル
領域（第２導電形の第３ウェル）、１６５ＧＮＤ電源、
１６６ 電源、１６７ 電源、１６８ 電源、１６９
基板コンタクト、１７０ ウェルコンタクト、１７１
ウェルコンタクト、１７２ ウェルコンタクト、１７３
寄生容量、１７４ 寄生容量、１７５ 寄生容量、１
８１ Ｐ形半導体基板（第１導電形の半導体基板）、１
８２ Ｎ形ウェル領域（第２導電形の第１ウェル）、１
８３ Ｐ形ウェル領域（第１導電形の第３ウェル）、１
８４ Ｎ形ウェル領域（第２導電形の第２ウェル）、１
８５ Ｐ形ウェル領域（第１導電形の第４ウェル）、１
８６ 電源（第１の電源）、１８７ 電源（第２の電
源）、１８８ 電源（第３の電源）、１８９ 電源（第
４の電源）、１９０ ウェルコンタクト、１９１ ウェ
ルコンタクト、１９２ ウェルコンタクト、１９３ ウ
ェルコンタクト、１９４ 寄生容量、１９５ 寄生容
量、１９６寄生容量、１９７ 寄生容量、２０１ ＧＮ
Ｄ電源。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 島津 之彦 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 5F038 AC12 AC20 BH19 CA05 CD02 CD04 EZ20 5F048 AA01 AA07 AC03 BA01 BE02 BE03 BE04 BE09 BE10 BF11 BF17

Claims (9)

【特許請求の範囲】
1. 【請求項１】 第１導電形の半導体基板に形成される第
   ２導電形の第１ウェルと、該第２導電形の第１ウェル内
   に形成される第１導電形の第２ウェルとを備えた半導体
   装置において、 前記第１導電形の第２ウェルの少なくとも一部が、配線
   帯の下層に形成されることを特徴とする半導体装置。
2. 【請求項２】 第２導電形の第１ウェルと第１導電形の
   第２ウェルとの少なくとも一方が、寄生容量が増えるよ
   うに凹部を備えることを特徴とする請求項１記載の半導
   体装置。
3. 【請求項３】 第１導電形の半導体基板に形成される第
   ２導電形の第１ウェルと、前記第１導電形の半導体基板
   に形成される第２導電形の第２ウェルと、前記第２導電
   形の第１ウェル内に形成される第１導電形の第３ウェル
   と、前記第２導電形の第２ウェル内に形成される第１導
   電形の第４ウェルとを備えた半導体装置において、 前記第１導電形の第３ウェルと前記第１導電形の第４ウ
   ェルとの少なくとも一方でありその一部が、配線帯の下
   層に形成されることを特徴とする半導体装置。
4. 【請求項４】 第２導電形の第１ウェルと第２導電形の
   第２ウェルとに接続する第１の電源と、第１導電形の第
   ３ウェルと第１導電形の第４ウェルとに接続する第２の
   電源とを備えたことを特徴とする請求項３記載の半導体
   装置。
5. 【請求項５】 第２導電形の第１ウェルと第２導電形の
   第２ウェルとに接続する第１の配線と、第１導電形の第
   ３ウェルと第１導電形の第４ウェルとに接続する第２の
   配線と、前記第２導電形の第１ウェルと前記第２導電形
   の第２ウェルとのどちらか一方に接続する第１の電源
   と、前記第１導電形の第３ウェルと前記第１導電形の第
   ４ウェルとのどちらか一方に接続する第２の電源とを備
   えたことを特徴とする請求項３記載の半導体装置。
6. 【請求項６】 第２導電形の第１ウェルと第２導電形の
   第２ウェルとに接続する第１の配線と、前記第２導電形
   の第１ウェルと前記第２導電形の第２ウェルとのどちら
   か一方に接続する第１の電源と、第１導電形の第３ウェ
   ルと第１導電形の第４ウェルとに接続する第２の電源と
   を備えたことを特徴とする請求項３記載の半導体装置。
7. 【請求項７】 第２導電形の第１ウェルと第２導電形の
   第２ウェルとに接続する第１の電源と、第１導電形の第
   ３ウェルと第１導電形の第４ウェルとに接続する第２の
   配線と、前記第１導電形の第３ウェルと前記第１導電形
   の第４ウェルとのどちらか一方に接続する第２の電源と
   を備えたことを特徴とする請求項３記載の半導体装置。
8. 【請求項８】 第２導電形の第１ウェルに接続する第１
   の電源と、第１導電形の第３ウェルに接続する第２の電
   源と、第２導電形の第２ウェルに接続する第３の電源
   と、第１導電形の第４ウェルに接続する第４の電源とを
   備えたことを特徴とする請求項３記載の半導体装置。
9. 【請求項９】 第１導電形の半導体基板に形成される第
   ２導電形の第１ウェルと、該第２導電形の第１ウェル内
   に形成される第１導電形の第２ウェルと、該第１導電形
   の第２ウェル内に形成される第２導電形の第３ウェルと
   を備えたことを特徴とする半導体装置。