JP3691963B2 - 半導体装置及びその製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は半導体装置及びその製造方法に関するものであり、特に埋め込み型の素子分離を用いた半導体装置及びその製造方法に関するものである。
【０００２】
【従来の技術】
埋め込み型の素子分離構造を用いた半導体装置では、その素子分離領域を微細化できると同時に、拡散層容量を抑え、高速デバイスに適したウェル（ｗｅｌｌ）構造を提供できるという長所を有している。
【０００３】
例えば、拡散層容量を抑えるためには、拡散層底面の基板濃度、またはウェル濃度を十分薄くなるように設定すれば良い。しかし、あまりウェル濃度を薄くしてしまうと、拡散層間のパンチスルーが抑制できなくなる。そのため、埋め込み素子分離の底面に当たる部分の基板濃度、またはウェル濃度を選択的に濃くすることによって、拡散層容量の低減と拡散層間のパンチスルー抑制を両立させてきた。
【０００４】
ところが、素子の微細化と共に、素子分離溝の深さも浅くなってきている。これによって、上述した方法によっても、拡散層容量低減と素子分離のためのパンチスルー抑制を両立させることが困難になってきている。
【０００５】
以下、図７を参照して、このような従来技術について説明する。
図７は、従来の埋め込み素子分離形成に於ける製造工程と、その問題点を示した断面図である。
【０００６】
図７（ａ）に示されるように、従来、埋め込み素子分離は、先ず半導体基板１上に、例えば、シリコン（Ｓｉ）酸化膜２が、熱酸化等によって１０ｎｍ程度形成された後、例えばシリコン窒化膜３が化学気相成長法等を用いて２００ｎｍ程度堆積される。そして、この構造に対して、写真蝕刻法により所定形状に該シリコン窒化膜３とシリコン酸化膜２とシリコン基板１とが、順次異方性エッチングによって加工される。これにより、埋め込み素子分離溝４が形成される。その後、該埋め込み素子分離溝４の内壁に、例えば、１５ｎｍ程度の膜厚で熱酸化が行われて、シリコン酸化膜５が形成される。
【０００７】
次いで、図７（ｂ）に示されるように、この構造に対して、埋め込み素子分離溝４の形成されている領域の基板、またはウェルがｐ型である場合には、例えば、ボロンが２０ｋｅＶの加速電圧で１×１０13ｃｍ-2程度イオン注入される。或いは、該素子分離溝４の形成されている領域の基板、またはウェルがｎ型である場合には、例えば、リンが３０ｋｅＶの加速電圧で１×１０13ｃｍ-2程度イオン注入される。これらのイオン注入が行われることにより、上記埋め込み素子分離溝４の底部領域に、その領域の基板、またはウェルと導電型が同じであって、且つ、その近傍の基板、またはウェルよりも不純物濃度が高濃度なパンチスルー抑制領域６が形成される。
【０００８】
その後、図７（ｂ）に示される構造に対して、シリコン酸化膜等が埋め込まれた後に、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈ）やレジストエッチバック等によって平坦化が行われる。次いで、シリコン窒化膜３とシリコン酸化膜２が剥離されて（これらの工程については図示せず）、図７（ｃ）に示されるような素子分離構造７が完成する。
【０００９】
次に、図７（ｃ）に示されるように、この素子分離構造７の形成されている領域の基板、またはウェルがｐ型である場合には、例えば、砒素が４０ｋｅＶの加速電圧で３×１０15ｃｍ-2程度イオン注入されるか、或いは、上記埋め込み素子分離溝４の形成されている領域の基板、またはウェルがｎ型である場合には、例えば、ＢＦ2 が３０ｋｅＶの加速電圧で３×１０15ｃｍ-2程度イオン注入されることにより、高濃度拡散層領域８が形成される。
【００１０】
その後、図７（ｄ）に示されるように、高濃度拡散層領域８と素子分離構造７上に、層間絶縁膜１０が堆積される。そして、高濃度拡散層領域８に、電気的接触を得るためのコンタクトホール１１が形成され、更にこのコンタクトホール１１上に金属配線１２が形成される。
【００１１】
【発明が解決しようとする課題】
しかしながら、このようにして形成された素子分離構造については、以下に述べるような課題を有している。
図７（ｃ）に示された拡散層領域８は、本来その底面容量を抑制するために、なるべく低濃度の基板、または、ウェルと接していることが望ましいものである。ところが、上述したような製造工程によれば、高濃度拡散層８と、パンチスルー抑制のための比較的高濃度のパンチスルー抑制領域６が素子分離構造７の近傍領域９で接してしまう。そのために、この素子分離構造の近傍領域９では、低容量が実現できなくなってしまい、素子の高速動作を図るうえで望ましくないものとなる。
【００１２】
更に、この対策として、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）底部のみにパンチスルー抑制のイオン注入を行う方法がある。しかしながら、基板横方向への不純物の拡散があるため、やはりＳＴＩ深さが浅くなる将来のデバイスでは拡散層容量低減が困難となる。
【００１３】
すなわち、半導体装置は微細になるにつれて、パンチスルー抑制領域が高濃度拡散層と接する割合が大きくなっていく。これは、高濃度拡散層８の厚さは薄くなっていくものの、微細化に応じたパンチスルー抑制領域６の不純物濃度を確保するためにパンチスルー抑制領域６の大きさは必ずしも小さくならないからである。したがって、高濃度拡散層８と高濃度のパンチスルー抑制領域６が接しやすく、低容量の拡散層を形成することは、更に困難になってくる。
【００１４】
また、図７（ｄ）に示されるように、微細化が進むにつれて、高濃度拡散層領域８に電気的接触を得るためのコンタクトホール１１と素子分離構造７との距離が縮まってきている。そのため、写真蝕刻法時に合わせずれが生じた場合、コンタクトホール１１が素子分離構造７と重なってしまうという事態が発生する。
【００１５】
このような状態になると、コンタクトホール１１形成のためのエッチング時に素子分離構造７の重なり部分７ａがエッチングされ、高濃度拡散層領域８とウェル間での接合リークが発生してしまうという問題が生じる。
【００１６】
この発明は上記実状を考慮してなされたものであり、その目的は、深さが浅く、且つ微細な素子分離溝造に於いて、高濃度拡散層の容量を低く抑えると共に、高濃度拡散層領域とウェル間での接合リークの発生を防止して、高性能化が可能な半導体装置及びその製造方法を提供することである。
【００１７】
【課題を解決するための手段】
すなわちこの発明は、第１導電型の基板若しくはウェル領域と、前記第１導電型の基板若しくはウェル領域に形成された埋め込み素子分離溝と、前記第１導電型の基板若しくはウェル領域内の前記埋め込み素子分離溝の底面近傍に形成された周辺部よりも不純物濃度が高いパンチスルー抑制領域と、前記埋め込み素子分離溝に形成された素子分離構造と、前記第１導電型の基板若しくはウェル領域の表面部で前記素子分離構造以外の部分に形成された第２導電型の拡散層領域と、前記第１導電型の基板若しくはウェル領域上の全面に堆積された層間絶縁膜と、前記層間絶縁膜を通して前記拡散層領域に接続される配線層とのコンタクト部とを有する埋め込み型の素子分離構造を用いた半導体装置に於いて、前記素子分離構造は、前記埋め込み素子分離溝の内面に、その膜厚が前記パンチスルー抑制領域の作成のための不純物のイオン注入の注入不純物がイオン注入後の熱工程により拡散する距離以上に設定され、且つ少なくとも前記層間絶縁膜と接するように形成され、前記層間絶縁膜とのエッチング選択比を有する堆積膜と、前記堆積膜が形成された前記埋め込み素子分離溝内に埋め込まれたシリコン酸化膜と、を有し、前記コンタクト部は前記拡散層領域と前記素子分離構造にまたがり、且つ、前記シリコン酸化膜に接しないように形成され、前記パンチスルー抑制領域は、前記埋め込み素子分離溝の底面の下部に選択的に形成されると共に、前記埋め込み素子分離溝の内面に形成された前記堆積膜の膜厚分で決定される距離だけ前記底面の端部から内側に、且つ前記埋め込み素子分離溝の前記端部から所定の距離をもって形成されていることを特徴とする。
【００１８】
またこの発明は、第１導電型の基板若しくはウェル領域を異方性エッチングにより加工して埋め込み素子分離溝を形成する第１の工程と、前記埋め込み素子分離溝の内面に、堆積膜の膜厚をパンチスルー抑制領域の作成のための不純物のイオン注入を行った後の熱工程により前記不純物が拡散する距離以上に設定して堆積膜を形成する第２の工程と、前記埋め込み素子分離溝の底部を通して前記第１導電型の基板若しくはウェル領域に対して不純物のイオン注入を行い、前記埋め込み素子分離溝の底部で、且つ前記埋め込み素子分離溝の底面の端部から内側に選択的に高濃度のパンチスルー抑制領域を形成する第３の工程と、前記堆積膜が形成された埋め込み素子分離溝にシリコン酸化膜を埋め込むことにより素子分離構造を形成する第４の工程と、前記第１導電型の基板若しくはウェル領域の表面部で前記素子分離構造以外の部分に第２導電型の拡散層領域を形成する第５の工程と、前記第１導電型の基板若しくはウェル領域上の全面に前記堆積膜とエッチング選択比を有し、前記堆積膜と接するように層間絶縁膜を堆積する第６の工程と、前記層間絶縁膜を通して前記拡散層領域に接続される配線層とのコンタクト部を、前記拡散層領域と前記素子分離構造にまたがり、且つ、前記シリコン酸化膜に接しないように形成する第７の工程と、を具備することを特徴とする。
【００２０】
この発明にあっては、自己整合的にＳＴＩ底部の一部にだけ選択的にパンチスルー抑制のためのイオン注入領域を形成する。すなわち、ＳＴＩのトレンチ形成後にトレンチ内側面に側壁を形成し、その構造に対して不純物のイオン注入を行い、パンチスルー抑制のための領域を形成する。これにより、ＳＴＩ底部に選択的にパンチスルー抑制領域を形成でき、不純物の横方向拡散による拡散層容量の増大が抑えられる。更に、この構造に対して埋め込み材を充填すれば順テーパ形状への埋め込みとなるために、トレンチ自体が垂直形状であってもボイドなく埋め込むことが可能となる。
【００２１】
またこの発明では、ＳＴＩ底部に、その底部へのイオン注入の延び量と同程度だけ埋め込み材を埋め込み、上記底部に不純物のイオン注入を行う。その後、所望の厚さだけ埋め込み材を堆積させる。これにより、底部へのイオン注入は、ＳＴＩ側壁に対し自己整合的にオフセットを設けることが可能となる。そして、このオフセットが、上記底部にイオン注入された不純物の拡散時のバッファとなり、素子領域までの拡散を防止することができる。
【００２２】
【発明の実施の形態】
以下、図面を参照してこの発明の実施の形態を説明する。
図１は、この発明の半導体装置に係る第１の実施の形態のロジック素子を説明するもので、製造工程を示した断面図である。また、図２は図１の半導体装置の平面図である。
【００２３】
始めに、図１（ａ）に示されるように、半導体基板２１上に、例えば、シリコン酸化膜２２が、熱酸化等によって１０ｎｍ程度形成される。その後、例えばシリコン窒化膜２３が、化学気相成長法等を用いて２００ｎｍ程度堆積される。
【００２４】
そして、このような構造に対して、写真蝕刻法により所定形状に、上記シリコン窒化膜２３とシリコン酸化膜２２及び半導体基板２１とが、順次異方性エッチングによって加工される。これによって、所定角度でテーパが付けられた埋め込み素子分離の溝となる埋め込み素子分離溝２４が形成される。その後、埋め込み素子分離溝２４の内壁に、例えば、１５ｎｍ程度の膜厚で熱酸化が行われて、シリコン酸化膜２５が形成される。
【００２５】
その後、図１（ｂ）に示されるように、図１（ａ）の構造に対して、化学気相成長法等によって、例えばシリコン窒化膜２６が５０ｎｍ程度、シリコン窒化膜２３及びシリコン酸化膜２５上に堆積される。このシリコン窒化膜２６は、コンタクト開口時に埋め込み素子分離溝２４内に埋め込まれたシリコン酸化膜２５や層間絶縁膜とのエッチング選択比を有する堆積膜である。
【００２６】
次いで、図１（ｃ）に示されるように、上記シリコン窒化膜２６が異方性のエッチングによりエッチバックされる。これによって、上記埋め込み素子分離溝２４の内側面部分のみに、側壁残しのシリコン窒化膜２６が選択的に残置される。
【００２７】
そして、この構造に対して、埋め込み素子分離溝２４の形成されている領域の基板、またはウェルがｐ型である場合には、例えば、ボロンが２０ｋｅＶの加速電圧で１×１０13ｃｍ-2程度イオン注入され、また、該埋め込み素子分離溝２４の形成されている領域の基板、またはウェルがｎ型である場合には、例えば、リンが３０ｋｅＶの加速電圧で１×１０13ｃｍ-2程度イオン注入される。こうしたイオン注入によって、該埋め込み素子分離溝２４の底部領域に、その領域の基板、またはウェルと同じ導電型であって、且つその近傍の基板、またはウェルの不純物濃度よりも高濃度なパンチスルー抑制領域２８が形成される。
【００２８】
したがって、この図１（ｃ）に示される構造に於いては、素子分離間のパンチスルーを抑制する目的で形成されるパンチスルー抑制領域２８は、埋め込み素子分離溝２４の底面２４ａ部分に於いて、その底面２４ａの端部から、該素子分離溝２４の内側面に形成された側壁の膜厚分で決定される距離だけ、内側に形成されることになる。そして、この埋め込み素子分離溝２４の内面に形成される堆積膜としてのシリコン窒化膜の膜厚は、前記イオン注入が行われた後の熱工程により前記不純物が拡散する距離以上に設定されるものとする。
【００２９】
その後、図１（ｃ）に示される構造に対して、更にシリコン酸化膜２９等が埋め込まれた後に、ＣＭＰやレジストエッチバック等によって平坦化が行われる。続いて、図示されないが、シリコン窒化膜２３及びシリコン酸化膜２２が剥離されて、図１（ｄ）に示されるような素子分離構造３０が完成する。
【００３０】
次いで、図１（ｅ）に示されるように、ｎ型トランジスタが形成される領域にはｐ型のウェル３２ａが、同様にｐ型トランジスタが形成される領域にはｎ型のウェル３２ｂが、それぞれ形成される。その後、トランジスタが所望の電気的特性となるように、閾値調整用のイオン注入が行われる。
【００３１】
そして、半導体基板２１上にゲート酸化膜３３が形成され、更にこのゲート酸化膜３３上にゲート電極３４が形成される。
更に、イオン注入法によって、該素子分離構造３０が形成されている領域の基板またはウェルがｐ型である場合には、例えば、砒素が４０ｋｅＶの加速電圧で２×１０15ｃｍ-2程度イオン注入される。或いは、埋め込み素子分離溝２４が形成されている領域の基板またはウェルがｎ型である場合には、例えば、ＢＦ2 が３０ｋｅＶの加速電圧で３×１０15ｃｍ-2程度イオン注入される。
【００３２】
これらのイオン注入により、ＭＯＳＦＥＴのソースやドレイン領域となる高濃度拡散層領域（第１導電層）３１が形成される。
次に、半導体基板２１の上全体に、第１の層間膜としてシリコン酸化膜等の絶縁膜３５が堆積される。ここで、電気的接続を行う領域に於いて、絶縁膜３５が選択的に除去されてコンタクト孔が形成され、このコンタクト孔に導電性の材料を用いてコンタクト部としての第１の配線層３６が形成される。
【００３３】
以降、必要に応じて、第２、第３の層間膜及び配線層が形成される。これらの配線形成が完了した後、表面がシリコン窒化膜等の保護膜３７で覆われ、半導体装置が完成する（図１（ｆ））。
【００３４】
このような工程によって形成された素子分離構造によれば、高濃度拡散層領域３１とパンチスルー抑制のために形成された比較的高濃度のパンチスルー抑制領域２８とが接することなく形成される。したがって、深さが浅く、且つ微細な素子分離構造に於いても、高濃度拡散層領域３１の容量は、基板またはウェルの濃度で決定される所望の容量に設定されることが可能となり、半導体装置の高性能化に有効となる。
【００３５】
更に、素子分離領域の側面にシリコン窒化膜が存在するので、コンタクト孔が製造ばらつきでずれて素子分離領域上まで達した場合でも、素子分離領域がエッチングされて、接合リークを起こすことが防止できる。したがって、コンタクト孔から素子分離領域までの余裕を縮め、更にはコンタクト孔を素子分離領域に対し自己整合的に形成することも可能となり、微細化に対して有効である。
【００３６】
尚、上述した実施の形態では、図１（ｂ）に示された工程の後に、図１（ｃ）に示されるように、シリコン窒化膜２６の異方性エッチングを行っているが、本実施の形態の変形例として、埋め込み素子分離溝２４の底部２４ａを露出させないで、図１（ｂ）の工程から図１（ｄ）の工程に移行しても良い。この場合、第１の配線層３６の高濃度拡散層領域３１へのコンタクト部を素子分離構造３０に対し完全に自己整合的に形成することが可能となる。
【００３７】
次に、この発明の第２の実施の形態について説明する。
図３乃至図５は、この発明の半導体装置に係る第２の実施の形態のＳＲＡＭを説明するもので、図３は半導体装置の基板部分の平面図、図４は該半導体装置の製造工程を示した断面図、図５は図３の半導体装置のＢ−Ｂ′線に沿った断面図である。
【００３８】
始めに、図４（ａ）に示されるように、半導体基板４１上に、例えば、シリコン酸化膜４２が、熱酸化等によって１０ｎｍ程度形成される。その後、例えば多結晶シリコン４３が、化学気相成長法等を用いて２００ｎｍ程度堆積される。
【００３９】
そして、このような構造に対して、写真蝕刻法により所定形状に、上記多結晶シリコン４３とシリコン酸化膜４２及び半導体基板４１とが、順次異方性エッチングによって加工される。これによって、所定角度でテーパが付けられた埋め込み素子分離の溝となる埋め込み素子分離溝４４が形成される。その後、埋め込み素子分溝４４の内壁に、例えば、１５ｎｍ程度の膜厚で熱酸化が行われて、シリコン酸化膜４５が形成される。
【００４０】
その後、図４（ｂ）に示されるように、図４（ａ）の構造に対して、化学気相成長法等によって、例えばシリコン窒化膜４６が５０ｎｍ程度、多結晶シリコン４３及びシリコン酸化膜４５上に堆積される。
【００４１】
次いで、図４（ｃ）に示されるように、上記シリコン窒化膜４６が異方性のエッチングによりエッチバックされる。これによって、上記埋め込み素子分離溝４４の内側面部分のみに、側壁残しのシリコン窒化膜４７が選択的に残置される。
【００４２】
そして、この構造に対して、埋め込み素子分離溝４４の形成されている領域の基板、またはウェルがｐ型である場合には、例えば、ボロンが２０ｋｅＶの加速電圧で１×１０13ｃｍ-2程度イオン注入され、また、該素子分離溝４４の形成されている領域の基板、またはウェルがｎ型である場合には、例えば、リンが３０ｋｅＶの加速電圧で１×１０13ｃｍ-2程度イオン注入される。こうしたイオン注入によって、埋め込み素子分離溝４４の底部領域に、その領域の基板、またはウェルと同じ導電型であって、且つその近傍の基板、またはウェルの不純物濃度よりも高濃度なパンチスルー抑制領域４８が形成される。
【００４３】
したがって、この図４（ｃ）に示される構造に於いては、素子分離間のパンチスルーを抑制する目的で形成されるパンチスルー抑制領域４８は、埋め込み素子分離溝４４の底面４４ａ部分に於いて、その底面４４ａの端部から、該素子分離溝４４の内側面に形成された側壁の膜厚分で決定される距離だけ、内側に形成されることになる。つまり、上記埋め込み素子分離溝４４の内面に形成される堆積膜の膜厚は、上記不純物の導入を行った後の熱工程により上記不純物が拡散する距離以上に設定されるものとする。
【００４４】
その後、図４（ｃ）に示される構造に対して、更にシリコン酸化膜４９等が埋め込まれた後にＣＭＰやレジストエッチバック等によって平坦化が行われる。続いて、図示されないが、半導体基板４１の表面上の多結晶シリコン４３及びシリコン酸化膜４２が剥離されて、図４（ｄ）に示されるような素子分離領域５０が完成する。
【００４５】
次いで、図４（ｄ）に示されるように、ｎ型トランジスタが形成される領域にはｐ型のウェル５２が、同様にｐ型トランジスタが形成される領域にはｎ型のウェル（図示せず）が、それぞれ形成される。その後、トランジスタが所望の電気的特性となるように、閾値調整用のイオン注入が行われる。
【００４６】
ここで、図５に示されるように、上記半導体基板４１の表面部に、ゲート絶縁膜５３、ポリシリコン層（ゲート電極）５４、シリコン窒化膜５５の積層構造が加工される。その後、イオン注入及び熱工程が行われて、シリコン基板４１の表面に、ソース・ドレイン拡散領域（浅い拡散層）４１ａが形成される。続いて、上記ゲート絶縁膜５３、ポリシリコン層（ゲート電極）５４、シリコン窒化膜５５から成る積層構造の両側に、ゲート側壁５６を形成した後、イオン注入によりソース・ドレイン領域（深い拡散層）４１ｂが形成される。
【００４７】
次に、半導体基板４１の上全体に、例えばシリコン酸化膜等の層間絶縁膜５７が堆積される。ここで、拡散層領域にコンタクトを取るための領域にて、層間絶縁膜５７が選択的に除去されてコンタクト孔５８が形成される。そして、このコンタクト孔５８にコンタクト部として導電性の金属配線層５９が形成されて、図４（ｅ）に示されるような半導体装置が完成する。この図４（ｅ）に示される半導体装置が、図３のＡ−Ａ′線に沿った断面図に相当する。
【００４８】
ここで、コンタクト孔５８と素子分離領域５０の余裕が小さい場合は、図４（ｅ）に示されるように、写真蝕刻法時のずれによりコンタクト孔５８が素子分離領域５０まで及ぶことがある。しかしながら、この第２の実施の形態では、このような場合でも、素子分離領域５０の外周はシリコン窒化膜４７で覆われているので、コンタクト孔５８の開口時にシリコン窒化膜４７に対して選択性のあるエッチング方法を用いれば、素子分離領域５０がエッチングされて接合リークが発生することを防ぐことができる。
【００４９】
この第２の実施の形態の変形例としては、図４（ｂ）の段階で、図４（ｃ）で行っているウェルの不純物よりも高い高濃度領域４８の形成を行うことも可能である。この場合には、素子分離溝４４が形成されている領域の基板、またはウェルがｐ型である場合には、例えばボロンを４０ｋｅＶの加速電圧で１×１０-3ｃｍ-2程度イオン注入する。また、該素子分離溝４４の形成されている領域の基板、或いはウェルがｎ型である場合には、例えば、リンを６０ｋｅＶの加速電圧で１×１０-3ｃｍ-2程度イオン注入して、素子分離溝４４の底面に堆積したシリコン窒化膜４６の膜厚に対応するだけイオン注入の加速エネルギーを大きくする必要がある。
【００５０】
次に、この発明の第３の実施の形態について説明する。
先ず、図６に示されるように、半導体基板６１上に、例えば、シリコン酸化膜６２が熱酸化等によって１０ｎｍ程度形成される。その後、例えばシリコン窒化膜６３が、化学気相成長法等を用いて２００ｎｍ程度堆積される。
【００５１】
そして、このような構造に対して、写真蝕刻法により、所定形状に、上記シリコン窒化膜６３とシリコン酸化膜６２及び半導体基板６１とが、順次異方性エッチングによって加工される。これにより、所定角度でテーパが付けられた埋め込み素子分離の溝となる埋め込み素子分離溝６４が形成される。その後、該埋め込み素子分離溝６４の内壁に、例えば、１５ｎｍ程度の膜厚で熱酸化が行われて、シリコン酸化膜６５が形成される。
【００５２】
その後、図６（ｂ）に示されるように、図６（ａ）の構造に対して、化学気相成長法等によって、例えばシリコン窒化膜６６が５０ｎｍ程度、シリコン窒化膜６３及びシリコン酸化膜６５上に堆積される。
【００５３】
そして、この構造に対して、埋め込み素子分離溝６４の形成されている領域の基板、またはウェルがｐ型である場合には、例えば、ボロンが４０ｋｅＶの加速電圧で１×１０13ｃｍ-2程度イオン注入され、また、該素子分離溝６４の形成されている領域の基板、またはウェルがｎ型である場合には、例えば、リンが６０ｋｅＶの加速電圧で１×１０13ｃｍ-2程度イオン注入される。これにより、埋め込み素子分離溝６４の底部領域に、その領域の基板、またはウェルの導電型と同じであって、且つその近傍の基板、またはウェルの不純物濃度よりも高い高濃度なパンチスルー抑制領域６８が形成される。
【００５４】
したがって、この図６（ｂ）に示される構造に於いては、素子分離間のパンチスルーを抑制する目的で形成されるパンチスルー抑制領域６８は、埋め込み素子分離溝６４の底面６４ａ部分に於いて、その底面６４ａ端部から、該素子分離溝６４の内壁に形成された側壁の膜厚分で決定される距離だけ、内側に形成されることになる。
【００５５】
その後、図６（ｂ）に示される構造に対して、更にシリコン酸化膜６９等が埋め込まれた後に、ＣＭＰやレジストエッチバック等によって平坦化が行われる。次いで、図示されないが、半導体基板６１上のシリコン窒化膜６３、及びその上に形成されているシリコン窒化膜６６とシリコン酸化膜６２が剥離されて、図６（ｃ）に示されるような素子分離構造７０が完成する。
【００５６】
次いで、図６（ｃ）に示されるように、ｎ型トランジスタが形成される領域にはｐ型のウェル７２が、同様にｐ型トランジスタが形成される領域にはｎ型のウェル（図示せず）が、それぞれ形成される。更に、トランジスタが所望の電気的特性となるように、閾値調整用のイオン注入が行われた後、第２の実施の形態と全く同様にして、図５に示されるようなＭＯＳトランジスタのゲート及び拡散層領域が形成される。
【００５７】
次に、半導体基板６１上全体に、例えばシリコン酸化膜等の層間絶縁膜７３が堆積される。ここで、拡散層領域７１にコンタクトを取るため、層間絶縁膜７３が選択的に除去されてコンタクト孔７４が形成される。そして、このコンタクト孔７４にコンタクト部として導電性の金属配線層７５が形成されて、図６（ｄ）に示されるような半導体装置が完成する。
【００５８】
ここで、コンタクト孔７４と素子分離構造７０の余裕が小さい場合、図６（ｄ）に示されるように、写真蝕刻法時のずれによりコンタクト孔７４が素子分離構造７０上まで及ぶことがある。しかしながら、このような場合でも、第３の実施の形態によれば、素子分離構造７０の外周はシリコン窒化膜６６で覆われているので、コンタクト孔７４の開口時にシリコン窒化膜６６に対して選択性のあるエッチング方法を用いれば、素子分離構造７０がエッチングされて接合リークが発生することを防止することができる。
【００５９】
尚、上述した実施の形態に於いては、埋め込み素子分離溝にテーパを付けているが、この角度はコンタクト孔が素子分離構造（領域）にずれて形成された場合に、そのずれの余裕（マージン）を考慮したものとなっている。また、埋め込み素子分離溝にテーパを付けることによって、該素子分離溝の内壁に形成されるシリコン窒化膜の膜厚を所望の厚さに設定しやすくなる。一方、このテーパ角度の加減は、微細加工に於ける限界で決定され、好ましい角度は、おおよそ６０〜８５°である。
【００６０】
更に、上述した実施の形態に於いては、全てのコンタクト部が高濃度拡散層領域と埋め込み素子分離構造にまたがって形成される必要はない。すなわち、少なくとも１つのコンタクト部が、高濃度拡散層領域と埋め込み素子分離構造にまたがって形成されていれば良い。
【００６１】
このように、上述した実施の形態で述べられた工程によって形成された素子分離構造に於いては、高濃度拡散層とパンチスルー抑制のために形成された比較的高濃度の領域とが接することなく形成されるので、深さが浅く、且つ微細な素子分離構造に於いても、装置の高性能化に有効であり、高濃度拡散領域とウェル間での接合リークの発生を防止することができる。
【００６２】
また、高濃度拡散層をウェルの濃度で決定される所望の容量に設定することが可能となり、半導体装置の高性能化に有効である。更に、素子分離領域の側面にシリコン窒化膜が存在するので、コンタクト孔が製造ばらつきでずれて素子分離領域上まで達した場合でも、素子分離領域がエッチングされて、接合リークを起こすことが防止できる。したがって、コンタクト孔から素子分離までの余裕を縮め、更にはコンタクト孔を素子分離領域に対し自己整合的に形成することも可能となり、微細化に対して有効である。
【００６３】
【発明の効果】
以上のようにこの発明によれば、埋め込み素子分離構造に於いて、トランジスタのソースやドレイン領域となる高濃度拡散層と、これらの拡散層領域間のパンチスルー抑制のために素子分離溝底部に選択的に形成される比較的高濃度の領域とが接することがない。したがって、深さが浅く、且つ微細な素子分離溝造に於いても、ソースやドレイン領域となる高濃度拡散層の容量は、基板若しくはウェルの濃度で決まる所望の容量に設定することが可能となり、半導体装置の高性能化に有効である。加えて、高濃度拡散層領域と基板若しくはウェル間での接合リークの発生を防止することができる。
【図面の簡単な説明】
【図１】この発明の半導体装置に係る第１の実施の形態のロジック素子を説明するもので、製造工程を示した断面図である。
【図２】図１の半導体装置の平面図である。
【図３】この発明の半導体装置に係る第２の実施の形態のＳＲＡＭを説明するもので、半導体装置の基板部分の平面図である。
【図４】第２の実施の形態による半導体装置の製造工程を示した断面図である。
【図５】図３の半導体装置のＢ−Ｂ′線に沿った断面図である。
【図６】この発明の半導体装置に係る第３の実施の形態を説明するもので、製造工程を示した断面図である。
【図７】従来の埋め込み素子分離形成に於ける製造工程を示した断面図である。
【符号の説明】
２１、４１、６１ 半導体基板、
２２、２５、２９、４２、４５、４９ シリコン（Ｓｉ）酸化膜、
２３、２６、４６、４７、５５ シリコン（Ｓｉ）窒化膜、
２４、４４ 埋め込み素子分離溝、
２８、４８ パンチスルー抑制領域、
３０ 素子分離構造、
３１、４１ｂ 高濃度拡散層領域、
３２ａ、５２ ｐ型ウェル、
３２ｂ ｎ型ウェル、
３３ ゲート酸化膜、
３４ ゲート電極、
３５ 絶縁膜、
３６ 第１の配線層、
３７ 保護膜、
４３ 多結晶シリコン、
５０ 素子分離領域、
５３ ゲート絶縁膜、
５４ ポリシリコン層（ゲート電極）、
５６ ゲート側壁、
５７ 層間絶縁膜、
５８ コンタクト孔、
５９ 金属配線層。
【発明の属する技術分野】
この発明は半導体装置及びその製造方法に関するものであり、特に埋め込み型の素子分離を用いた半導体装置及びその製造方法に関するものである。
【０００２】
【従来の技術】
埋め込み型の素子分離構造を用いた半導体装置では、その素子分離領域を微細化できると同時に、拡散層容量を抑え、高速デバイスに適したウェル（ｗｅｌｌ）構造を提供できるという長所を有している。
【０００３】
例えば、拡散層容量を抑えるためには、拡散層底面の基板濃度、またはウェル濃度を十分薄くなるように設定すれば良い。しかし、あまりウェル濃度を薄くしてしまうと、拡散層間のパンチスルーが抑制できなくなる。そのため、埋め込み素子分離の底面に当たる部分の基板濃度、またはウェル濃度を選択的に濃くすることによって、拡散層容量の低減と拡散層間のパンチスルー抑制を両立させてきた。
【０００４】
ところが、素子の微細化と共に、素子分離溝の深さも浅くなってきている。これによって、上述した方法によっても、拡散層容量低減と素子分離のためのパンチスルー抑制を両立させることが困難になってきている。
【０００５】
以下、図７を参照して、このような従来技術について説明する。
図７は、従来の埋め込み素子分離形成に於ける製造工程と、その問題点を示した断面図である。
【０００６】
図７（ａ）に示されるように、従来、埋め込み素子分離は、先ず半導体基板１上に、例えば、シリコン（Ｓｉ）酸化膜２が、熱酸化等によって１０ｎｍ程度形成された後、例えばシリコン窒化膜３が化学気相成長法等を用いて２００ｎｍ程度堆積される。そして、この構造に対して、写真蝕刻法により所定形状に該シリコン窒化膜３とシリコン酸化膜２とシリコン基板１とが、順次異方性エッチングによって加工される。これにより、埋め込み素子分離溝４が形成される。その後、該埋め込み素子分離溝４の内壁に、例えば、１５ｎｍ程度の膜厚で熱酸化が行われて、シリコン酸化膜５が形成される。
【０００７】
次いで、図７（ｂ）に示されるように、この構造に対して、埋め込み素子分離溝４の形成されている領域の基板、またはウェルがｐ型である場合には、例えば、ボロンが２０ｋｅＶの加速電圧で１×１０13ｃｍ-2程度イオン注入される。或いは、該素子分離溝４の形成されている領域の基板、またはウェルがｎ型である場合には、例えば、リンが３０ｋｅＶの加速電圧で１×１０13ｃｍ-2程度イオン注入される。これらのイオン注入が行われることにより、上記埋め込み素子分離溝４の底部領域に、その領域の基板、またはウェルと導電型が同じであって、且つ、その近傍の基板、またはウェルよりも不純物濃度が高濃度なパンチスルー抑制領域６が形成される。
【０００８】
その後、図７（ｂ）に示される構造に対して、シリコン酸化膜等が埋め込まれた後に、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈ）やレジストエッチバック等によって平坦化が行われる。次いで、シリコン窒化膜３とシリコン酸化膜２が剥離されて（これらの工程については図示せず）、図７（ｃ）に示されるような素子分離構造７が完成する。
【０００９】
次に、図７（ｃ）に示されるように、この素子分離構造７の形成されている領域の基板、またはウェルがｐ型である場合には、例えば、砒素が４０ｋｅＶの加速電圧で３×１０15ｃｍ-2程度イオン注入されるか、或いは、上記埋め込み素子分離溝４の形成されている領域の基板、またはウェルがｎ型である場合には、例えば、ＢＦ2 が３０ｋｅＶの加速電圧で３×１０15ｃｍ-2程度イオン注入されることにより、高濃度拡散層領域８が形成される。
【００１０】
その後、図７（ｄ）に示されるように、高濃度拡散層領域８と素子分離構造７上に、層間絶縁膜１０が堆積される。そして、高濃度拡散層領域８に、電気的接触を得るためのコンタクトホール１１が形成され、更にこのコンタクトホール１１上に金属配線１２が形成される。
【００１１】
【発明が解決しようとする課題】
しかしながら、このようにして形成された素子分離構造については、以下に述べるような課題を有している。
図７（ｃ）に示された拡散層領域８は、本来その底面容量を抑制するために、なるべく低濃度の基板、または、ウェルと接していることが望ましいものである。ところが、上述したような製造工程によれば、高濃度拡散層８と、パンチスルー抑制のための比較的高濃度のパンチスルー抑制領域６が素子分離構造７の近傍領域９で接してしまう。そのために、この素子分離構造の近傍領域９では、低容量が実現できなくなってしまい、素子の高速動作を図るうえで望ましくないものとなる。
【００１２】
更に、この対策として、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）底部のみにパンチスルー抑制のイオン注入を行う方法がある。しかしながら、基板横方向への不純物の拡散があるため、やはりＳＴＩ深さが浅くなる将来のデバイスでは拡散層容量低減が困難となる。
【００１３】
すなわち、半導体装置は微細になるにつれて、パンチスルー抑制領域が高濃度拡散層と接する割合が大きくなっていく。これは、高濃度拡散層８の厚さは薄くなっていくものの、微細化に応じたパンチスルー抑制領域６の不純物濃度を確保するためにパンチスルー抑制領域６の大きさは必ずしも小さくならないからである。したがって、高濃度拡散層８と高濃度のパンチスルー抑制領域６が接しやすく、低容量の拡散層を形成することは、更に困難になってくる。
【００１４】
また、図７（ｄ）に示されるように、微細化が進むにつれて、高濃度拡散層領域８に電気的接触を得るためのコンタクトホール１１と素子分離構造７との距離が縮まってきている。そのため、写真蝕刻法時に合わせずれが生じた場合、コンタクトホール１１が素子分離構造７と重なってしまうという事態が発生する。
【００１５】
このような状態になると、コンタクトホール１１形成のためのエッチング時に素子分離構造７の重なり部分７ａがエッチングされ、高濃度拡散層領域８とウェル間での接合リークが発生してしまうという問題が生じる。
【００１６】
この発明は上記実状を考慮してなされたものであり、その目的は、深さが浅く、且つ微細な素子分離溝造に於いて、高濃度拡散層の容量を低く抑えると共に、高濃度拡散層領域とウェル間での接合リークの発生を防止して、高性能化が可能な半導体装置及びその製造方法を提供することである。
【００１７】
【課題を解決するための手段】
すなわちこの発明は、第１導電型の基板若しくはウェル領域と、前記第１導電型の基板若しくはウェル領域に形成された埋め込み素子分離溝と、前記第１導電型の基板若しくはウェル領域内の前記埋め込み素子分離溝の底面近傍に形成された周辺部よりも不純物濃度が高いパンチスルー抑制領域と、前記埋め込み素子分離溝に形成された素子分離構造と、前記第１導電型の基板若しくはウェル領域の表面部で前記素子分離構造以外の部分に形成された第２導電型の拡散層領域と、前記第１導電型の基板若しくはウェル領域上の全面に堆積された層間絶縁膜と、前記層間絶縁膜を通して前記拡散層領域に接続される配線層とのコンタクト部とを有する埋め込み型の素子分離構造を用いた半導体装置に於いて、前記素子分離構造は、前記埋め込み素子分離溝の内面に、その膜厚が前記パンチスルー抑制領域の作成のための不純物のイオン注入の注入不純物がイオン注入後の熱工程により拡散する距離以上に設定され、且つ少なくとも前記層間絶縁膜と接するように形成され、前記層間絶縁膜とのエッチング選択比を有する堆積膜と、前記堆積膜が形成された前記埋め込み素子分離溝内に埋め込まれたシリコン酸化膜と、を有し、前記コンタクト部は前記拡散層領域と前記素子分離構造にまたがり、且つ、前記シリコン酸化膜に接しないように形成され、前記パンチスルー抑制領域は、前記埋め込み素子分離溝の底面の下部に選択的に形成されると共に、前記埋め込み素子分離溝の内面に形成された前記堆積膜の膜厚分で決定される距離だけ前記底面の端部から内側に、且つ前記埋め込み素子分離溝の前記端部から所定の距離をもって形成されていることを特徴とする。
【００１８】
またこの発明は、第１導電型の基板若しくはウェル領域を異方性エッチングにより加工して埋め込み素子分離溝を形成する第１の工程と、前記埋め込み素子分離溝の内面に、堆積膜の膜厚をパンチスルー抑制領域の作成のための不純物のイオン注入を行った後の熱工程により前記不純物が拡散する距離以上に設定して堆積膜を形成する第２の工程と、前記埋め込み素子分離溝の底部を通して前記第１導電型の基板若しくはウェル領域に対して不純物のイオン注入を行い、前記埋め込み素子分離溝の底部で、且つ前記埋め込み素子分離溝の底面の端部から内側に選択的に高濃度のパンチスルー抑制領域を形成する第３の工程と、前記堆積膜が形成された埋め込み素子分離溝にシリコン酸化膜を埋め込むことにより素子分離構造を形成する第４の工程と、前記第１導電型の基板若しくはウェル領域の表面部で前記素子分離構造以外の部分に第２導電型の拡散層領域を形成する第５の工程と、前記第１導電型の基板若しくはウェル領域上の全面に前記堆積膜とエッチング選択比を有し、前記堆積膜と接するように層間絶縁膜を堆積する第６の工程と、前記層間絶縁膜を通して前記拡散層領域に接続される配線層とのコンタクト部を、前記拡散層領域と前記素子分離構造にまたがり、且つ、前記シリコン酸化膜に接しないように形成する第７の工程と、を具備することを特徴とする。
【００２０】
この発明にあっては、自己整合的にＳＴＩ底部の一部にだけ選択的にパンチスルー抑制のためのイオン注入領域を形成する。すなわち、ＳＴＩのトレンチ形成後にトレンチ内側面に側壁を形成し、その構造に対して不純物のイオン注入を行い、パンチスルー抑制のための領域を形成する。これにより、ＳＴＩ底部に選択的にパンチスルー抑制領域を形成でき、不純物の横方向拡散による拡散層容量の増大が抑えられる。更に、この構造に対して埋め込み材を充填すれば順テーパ形状への埋め込みとなるために、トレンチ自体が垂直形状であってもボイドなく埋め込むことが可能となる。
【００２１】
またこの発明では、ＳＴＩ底部に、その底部へのイオン注入の延び量と同程度だけ埋め込み材を埋め込み、上記底部に不純物のイオン注入を行う。その後、所望の厚さだけ埋め込み材を堆積させる。これにより、底部へのイオン注入は、ＳＴＩ側壁に対し自己整合的にオフセットを設けることが可能となる。そして、このオフセットが、上記底部にイオン注入された不純物の拡散時のバッファとなり、素子領域までの拡散を防止することができる。
【００２２】
【発明の実施の形態】
以下、図面を参照してこの発明の実施の形態を説明する。
図１は、この発明の半導体装置に係る第１の実施の形態のロジック素子を説明するもので、製造工程を示した断面図である。また、図２は図１の半導体装置の平面図である。
【００２３】
始めに、図１（ａ）に示されるように、半導体基板２１上に、例えば、シリコン酸化膜２２が、熱酸化等によって１０ｎｍ程度形成される。その後、例えばシリコン窒化膜２３が、化学気相成長法等を用いて２００ｎｍ程度堆積される。
【００２４】
そして、このような構造に対して、写真蝕刻法により所定形状に、上記シリコン窒化膜２３とシリコン酸化膜２２及び半導体基板２１とが、順次異方性エッチングによって加工される。これによって、所定角度でテーパが付けられた埋め込み素子分離の溝となる埋め込み素子分離溝２４が形成される。その後、埋め込み素子分離溝２４の内壁に、例えば、１５ｎｍ程度の膜厚で熱酸化が行われて、シリコン酸化膜２５が形成される。
【００２５】
その後、図１（ｂ）に示されるように、図１（ａ）の構造に対して、化学気相成長法等によって、例えばシリコン窒化膜２６が５０ｎｍ程度、シリコン窒化膜２３及びシリコン酸化膜２５上に堆積される。このシリコン窒化膜２６は、コンタクト開口時に埋め込み素子分離溝２４内に埋め込まれたシリコン酸化膜２５や層間絶縁膜とのエッチング選択比を有する堆積膜である。
【００２６】
次いで、図１（ｃ）に示されるように、上記シリコン窒化膜２６が異方性のエッチングによりエッチバックされる。これによって、上記埋め込み素子分離溝２４の内側面部分のみに、側壁残しのシリコン窒化膜２６が選択的に残置される。
【００２７】
そして、この構造に対して、埋め込み素子分離溝２４の形成されている領域の基板、またはウェルがｐ型である場合には、例えば、ボロンが２０ｋｅＶの加速電圧で１×１０13ｃｍ-2程度イオン注入され、また、該埋め込み素子分離溝２４の形成されている領域の基板、またはウェルがｎ型である場合には、例えば、リンが３０ｋｅＶの加速電圧で１×１０13ｃｍ-2程度イオン注入される。こうしたイオン注入によって、該埋め込み素子分離溝２４の底部領域に、その領域の基板、またはウェルと同じ導電型であって、且つその近傍の基板、またはウェルの不純物濃度よりも高濃度なパンチスルー抑制領域２８が形成される。
【００２８】
したがって、この図１（ｃ）に示される構造に於いては、素子分離間のパンチスルーを抑制する目的で形成されるパンチスルー抑制領域２８は、埋め込み素子分離溝２４の底面２４ａ部分に於いて、その底面２４ａの端部から、該素子分離溝２４の内側面に形成された側壁の膜厚分で決定される距離だけ、内側に形成されることになる。そして、この埋め込み素子分離溝２４の内面に形成される堆積膜としてのシリコン窒化膜の膜厚は、前記イオン注入が行われた後の熱工程により前記不純物が拡散する距離以上に設定されるものとする。
【００２９】
その後、図１（ｃ）に示される構造に対して、更にシリコン酸化膜２９等が埋め込まれた後に、ＣＭＰやレジストエッチバック等によって平坦化が行われる。続いて、図示されないが、シリコン窒化膜２３及びシリコン酸化膜２２が剥離されて、図１（ｄ）に示されるような素子分離構造３０が完成する。
【００３０】
次いで、図１（ｅ）に示されるように、ｎ型トランジスタが形成される領域にはｐ型のウェル３２ａが、同様にｐ型トランジスタが形成される領域にはｎ型のウェル３２ｂが、それぞれ形成される。その後、トランジスタが所望の電気的特性となるように、閾値調整用のイオン注入が行われる。
【００３１】
そして、半導体基板２１上にゲート酸化膜３３が形成され、更にこのゲート酸化膜３３上にゲート電極３４が形成される。
更に、イオン注入法によって、該素子分離構造３０が形成されている領域の基板またはウェルがｐ型である場合には、例えば、砒素が４０ｋｅＶの加速電圧で２×１０15ｃｍ-2程度イオン注入される。或いは、埋め込み素子分離溝２４が形成されている領域の基板またはウェルがｎ型である場合には、例えば、ＢＦ2 が３０ｋｅＶの加速電圧で３×１０15ｃｍ-2程度イオン注入される。
【００３２】
これらのイオン注入により、ＭＯＳＦＥＴのソースやドレイン領域となる高濃度拡散層領域（第１導電層）３１が形成される。
次に、半導体基板２１の上全体に、第１の層間膜としてシリコン酸化膜等の絶縁膜３５が堆積される。ここで、電気的接続を行う領域に於いて、絶縁膜３５が選択的に除去されてコンタクト孔が形成され、このコンタクト孔に導電性の材料を用いてコンタクト部としての第１の配線層３６が形成される。
【００３３】
以降、必要に応じて、第２、第３の層間膜及び配線層が形成される。これらの配線形成が完了した後、表面がシリコン窒化膜等の保護膜３７で覆われ、半導体装置が完成する（図１（ｆ））。
【００３４】
このような工程によって形成された素子分離構造によれば、高濃度拡散層領域３１とパンチスルー抑制のために形成された比較的高濃度のパンチスルー抑制領域２８とが接することなく形成される。したがって、深さが浅く、且つ微細な素子分離構造に於いても、高濃度拡散層領域３１の容量は、基板またはウェルの濃度で決定される所望の容量に設定されることが可能となり、半導体装置の高性能化に有効となる。
【００３５】
更に、素子分離領域の側面にシリコン窒化膜が存在するので、コンタクト孔が製造ばらつきでずれて素子分離領域上まで達した場合でも、素子分離領域がエッチングされて、接合リークを起こすことが防止できる。したがって、コンタクト孔から素子分離領域までの余裕を縮め、更にはコンタクト孔を素子分離領域に対し自己整合的に形成することも可能となり、微細化に対して有効である。
【００３６】
尚、上述した実施の形態では、図１（ｂ）に示された工程の後に、図１（ｃ）に示されるように、シリコン窒化膜２６の異方性エッチングを行っているが、本実施の形態の変形例として、埋め込み素子分離溝２４の底部２４ａを露出させないで、図１（ｂ）の工程から図１（ｄ）の工程に移行しても良い。この場合、第１の配線層３６の高濃度拡散層領域３１へのコンタクト部を素子分離構造３０に対し完全に自己整合的に形成することが可能となる。
【００３７】
次に、この発明の第２の実施の形態について説明する。
図３乃至図５は、この発明の半導体装置に係る第２の実施の形態のＳＲＡＭを説明するもので、図３は半導体装置の基板部分の平面図、図４は該半導体装置の製造工程を示した断面図、図５は図３の半導体装置のＢ−Ｂ′線に沿った断面図である。
【００３８】
始めに、図４（ａ）に示されるように、半導体基板４１上に、例えば、シリコン酸化膜４２が、熱酸化等によって１０ｎｍ程度形成される。その後、例えば多結晶シリコン４３が、化学気相成長法等を用いて２００ｎｍ程度堆積される。
【００３９】
そして、このような構造に対して、写真蝕刻法により所定形状に、上記多結晶シリコン４３とシリコン酸化膜４２及び半導体基板４１とが、順次異方性エッチングによって加工される。これによって、所定角度でテーパが付けられた埋め込み素子分離の溝となる埋め込み素子分離溝４４が形成される。その後、埋め込み素子分溝４４の内壁に、例えば、１５ｎｍ程度の膜厚で熱酸化が行われて、シリコン酸化膜４５が形成される。
【００４０】
その後、図４（ｂ）に示されるように、図４（ａ）の構造に対して、化学気相成長法等によって、例えばシリコン窒化膜４６が５０ｎｍ程度、多結晶シリコン４３及びシリコン酸化膜４５上に堆積される。
【００４１】
次いで、図４（ｃ）に示されるように、上記シリコン窒化膜４６が異方性のエッチングによりエッチバックされる。これによって、上記埋め込み素子分離溝４４の内側面部分のみに、側壁残しのシリコン窒化膜４７が選択的に残置される。
【００４２】
そして、この構造に対して、埋め込み素子分離溝４４の形成されている領域の基板、またはウェルがｐ型である場合には、例えば、ボロンが２０ｋｅＶの加速電圧で１×１０13ｃｍ-2程度イオン注入され、また、該素子分離溝４４の形成されている領域の基板、またはウェルがｎ型である場合には、例えば、リンが３０ｋｅＶの加速電圧で１×１０13ｃｍ-2程度イオン注入される。こうしたイオン注入によって、埋め込み素子分離溝４４の底部領域に、その領域の基板、またはウェルと同じ導電型であって、且つその近傍の基板、またはウェルの不純物濃度よりも高濃度なパンチスルー抑制領域４８が形成される。
【００４３】
したがって、この図４（ｃ）に示される構造に於いては、素子分離間のパンチスルーを抑制する目的で形成されるパンチスルー抑制領域４８は、埋め込み素子分離溝４４の底面４４ａ部分に於いて、その底面４４ａの端部から、該素子分離溝４４の内側面に形成された側壁の膜厚分で決定される距離だけ、内側に形成されることになる。つまり、上記埋め込み素子分離溝４４の内面に形成される堆積膜の膜厚は、上記不純物の導入を行った後の熱工程により上記不純物が拡散する距離以上に設定されるものとする。
【００４４】
その後、図４（ｃ）に示される構造に対して、更にシリコン酸化膜４９等が埋め込まれた後にＣＭＰやレジストエッチバック等によって平坦化が行われる。続いて、図示されないが、半導体基板４１の表面上の多結晶シリコン４３及びシリコン酸化膜４２が剥離されて、図４（ｄ）に示されるような素子分離領域５０が完成する。
【００４５】
次いで、図４（ｄ）に示されるように、ｎ型トランジスタが形成される領域にはｐ型のウェル５２が、同様にｐ型トランジスタが形成される領域にはｎ型のウェル（図示せず）が、それぞれ形成される。その後、トランジスタが所望の電気的特性となるように、閾値調整用のイオン注入が行われる。
【００４６】
ここで、図５に示されるように、上記半導体基板４１の表面部に、ゲート絶縁膜５３、ポリシリコン層（ゲート電極）５４、シリコン窒化膜５５の積層構造が加工される。その後、イオン注入及び熱工程が行われて、シリコン基板４１の表面に、ソース・ドレイン拡散領域（浅い拡散層）４１ａが形成される。続いて、上記ゲート絶縁膜５３、ポリシリコン層（ゲート電極）５４、シリコン窒化膜５５から成る積層構造の両側に、ゲート側壁５６を形成した後、イオン注入によりソース・ドレイン領域（深い拡散層）４１ｂが形成される。
【００４７】
次に、半導体基板４１の上全体に、例えばシリコン酸化膜等の層間絶縁膜５７が堆積される。ここで、拡散層領域にコンタクトを取るための領域にて、層間絶縁膜５７が選択的に除去されてコンタクト孔５８が形成される。そして、このコンタクト孔５８にコンタクト部として導電性の金属配線層５９が形成されて、図４（ｅ）に示されるような半導体装置が完成する。この図４（ｅ）に示される半導体装置が、図３のＡ−Ａ′線に沿った断面図に相当する。
【００４８】
ここで、コンタクト孔５８と素子分離領域５０の余裕が小さい場合は、図４（ｅ）に示されるように、写真蝕刻法時のずれによりコンタクト孔５８が素子分離領域５０まで及ぶことがある。しかしながら、この第２の実施の形態では、このような場合でも、素子分離領域５０の外周はシリコン窒化膜４７で覆われているので、コンタクト孔５８の開口時にシリコン窒化膜４７に対して選択性のあるエッチング方法を用いれば、素子分離領域５０がエッチングされて接合リークが発生することを防ぐことができる。
【００４９】
この第２の実施の形態の変形例としては、図４（ｂ）の段階で、図４（ｃ）で行っているウェルの不純物よりも高い高濃度領域４８の形成を行うことも可能である。この場合には、素子分離溝４４が形成されている領域の基板、またはウェルがｐ型である場合には、例えばボロンを４０ｋｅＶの加速電圧で１×１０-3ｃｍ-2程度イオン注入する。また、該素子分離溝４４の形成されている領域の基板、或いはウェルがｎ型である場合には、例えば、リンを６０ｋｅＶの加速電圧で１×１０-3ｃｍ-2程度イオン注入して、素子分離溝４４の底面に堆積したシリコン窒化膜４６の膜厚に対応するだけイオン注入の加速エネルギーを大きくする必要がある。
【００５０】
次に、この発明の第３の実施の形態について説明する。
先ず、図６に示されるように、半導体基板６１上に、例えば、シリコン酸化膜６２が熱酸化等によって１０ｎｍ程度形成される。その後、例えばシリコン窒化膜６３が、化学気相成長法等を用いて２００ｎｍ程度堆積される。
【００５１】
そして、このような構造に対して、写真蝕刻法により、所定形状に、上記シリコン窒化膜６３とシリコン酸化膜６２及び半導体基板６１とが、順次異方性エッチングによって加工される。これにより、所定角度でテーパが付けられた埋め込み素子分離の溝となる埋め込み素子分離溝６４が形成される。その後、該埋め込み素子分離溝６４の内壁に、例えば、１５ｎｍ程度の膜厚で熱酸化が行われて、シリコン酸化膜６５が形成される。
【００５２】
その後、図６（ｂ）に示されるように、図６（ａ）の構造に対して、化学気相成長法等によって、例えばシリコン窒化膜６６が５０ｎｍ程度、シリコン窒化膜６３及びシリコン酸化膜６５上に堆積される。
【００５３】
そして、この構造に対して、埋め込み素子分離溝６４の形成されている領域の基板、またはウェルがｐ型である場合には、例えば、ボロンが４０ｋｅＶの加速電圧で１×１０13ｃｍ-2程度イオン注入され、また、該素子分離溝６４の形成されている領域の基板、またはウェルがｎ型である場合には、例えば、リンが６０ｋｅＶの加速電圧で１×１０13ｃｍ-2程度イオン注入される。これにより、埋め込み素子分離溝６４の底部領域に、その領域の基板、またはウェルの導電型と同じであって、且つその近傍の基板、またはウェルの不純物濃度よりも高い高濃度なパンチスルー抑制領域６８が形成される。
【００５４】
したがって、この図６（ｂ）に示される構造に於いては、素子分離間のパンチスルーを抑制する目的で形成されるパンチスルー抑制領域６８は、埋め込み素子分離溝６４の底面６４ａ部分に於いて、その底面６４ａ端部から、該素子分離溝６４の内壁に形成された側壁の膜厚分で決定される距離だけ、内側に形成されることになる。
【００５５】
その後、図６（ｂ）に示される構造に対して、更にシリコン酸化膜６９等が埋め込まれた後に、ＣＭＰやレジストエッチバック等によって平坦化が行われる。次いで、図示されないが、半導体基板６１上のシリコン窒化膜６３、及びその上に形成されているシリコン窒化膜６６とシリコン酸化膜６２が剥離されて、図６（ｃ）に示されるような素子分離構造７０が完成する。
【００５６】
次いで、図６（ｃ）に示されるように、ｎ型トランジスタが形成される領域にはｐ型のウェル７２が、同様にｐ型トランジスタが形成される領域にはｎ型のウェル（図示せず）が、それぞれ形成される。更に、トランジスタが所望の電気的特性となるように、閾値調整用のイオン注入が行われた後、第２の実施の形態と全く同様にして、図５に示されるようなＭＯＳトランジスタのゲート及び拡散層領域が形成される。
【００５７】
次に、半導体基板６１上全体に、例えばシリコン酸化膜等の層間絶縁膜７３が堆積される。ここで、拡散層領域７１にコンタクトを取るため、層間絶縁膜７３が選択的に除去されてコンタクト孔７４が形成される。そして、このコンタクト孔７４にコンタクト部として導電性の金属配線層７５が形成されて、図６（ｄ）に示されるような半導体装置が完成する。
【００５８】
ここで、コンタクト孔７４と素子分離構造７０の余裕が小さい場合、図６（ｄ）に示されるように、写真蝕刻法時のずれによりコンタクト孔７４が素子分離構造７０上まで及ぶことがある。しかしながら、このような場合でも、第３の実施の形態によれば、素子分離構造７０の外周はシリコン窒化膜６６で覆われているので、コンタクト孔７４の開口時にシリコン窒化膜６６に対して選択性のあるエッチング方法を用いれば、素子分離構造７０がエッチングされて接合リークが発生することを防止することができる。
【００５９】
尚、上述した実施の形態に於いては、埋め込み素子分離溝にテーパを付けているが、この角度はコンタクト孔が素子分離構造（領域）にずれて形成された場合に、そのずれの余裕（マージン）を考慮したものとなっている。また、埋め込み素子分離溝にテーパを付けることによって、該素子分離溝の内壁に形成されるシリコン窒化膜の膜厚を所望の厚さに設定しやすくなる。一方、このテーパ角度の加減は、微細加工に於ける限界で決定され、好ましい角度は、おおよそ６０〜８５°である。
【００６０】
更に、上述した実施の形態に於いては、全てのコンタクト部が高濃度拡散層領域と埋め込み素子分離構造にまたがって形成される必要はない。すなわち、少なくとも１つのコンタクト部が、高濃度拡散層領域と埋め込み素子分離構造にまたがって形成されていれば良い。
【００６１】
このように、上述した実施の形態で述べられた工程によって形成された素子分離構造に於いては、高濃度拡散層とパンチスルー抑制のために形成された比較的高濃度の領域とが接することなく形成されるので、深さが浅く、且つ微細な素子分離構造に於いても、装置の高性能化に有効であり、高濃度拡散領域とウェル間での接合リークの発生を防止することができる。
【００６２】
また、高濃度拡散層をウェルの濃度で決定される所望の容量に設定することが可能となり、半導体装置の高性能化に有効である。更に、素子分離領域の側面にシリコン窒化膜が存在するので、コンタクト孔が製造ばらつきでずれて素子分離領域上まで達した場合でも、素子分離領域がエッチングされて、接合リークを起こすことが防止できる。したがって、コンタクト孔から素子分離までの余裕を縮め、更にはコンタクト孔を素子分離領域に対し自己整合的に形成することも可能となり、微細化に対して有効である。
【００６３】
【発明の効果】
以上のようにこの発明によれば、埋め込み素子分離構造に於いて、トランジスタのソースやドレイン領域となる高濃度拡散層と、これらの拡散層領域間のパンチスルー抑制のために素子分離溝底部に選択的に形成される比較的高濃度の領域とが接することがない。したがって、深さが浅く、且つ微細な素子分離溝造に於いても、ソースやドレイン領域となる高濃度拡散層の容量は、基板若しくはウェルの濃度で決まる所望の容量に設定することが可能となり、半導体装置の高性能化に有効である。加えて、高濃度拡散層領域と基板若しくはウェル間での接合リークの発生を防止することができる。
【図面の簡単な説明】
【図１】この発明の半導体装置に係る第１の実施の形態のロジック素子を説明するもので、製造工程を示した断面図である。
【図２】図１の半導体装置の平面図である。
【図３】この発明の半導体装置に係る第２の実施の形態のＳＲＡＭを説明するもので、半導体装置の基板部分の平面図である。
【図４】第２の実施の形態による半導体装置の製造工程を示した断面図である。
【図５】図３の半導体装置のＢ−Ｂ′線に沿った断面図である。
【図６】この発明の半導体装置に係る第３の実施の形態を説明するもので、製造工程を示した断面図である。
【図７】従来の埋め込み素子分離形成に於ける製造工程を示した断面図である。
【符号の説明】
２１、４１、６１ 半導体基板、
２２、２５、２９、４２、４５、４９ シリコン（Ｓｉ）酸化膜、
２３、２６、４６、４７、５５ シリコン（Ｓｉ）窒化膜、
２４、４４ 埋め込み素子分離溝、
２８、４８ パンチスルー抑制領域、
３０ 素子分離構造、
３１、４１ｂ 高濃度拡散層領域、
３２ａ、５２ ｐ型ウェル、
３２ｂ ｎ型ウェル、
３３ ゲート酸化膜、
３４ ゲート電極、
３５ 絶縁膜、
３６ 第１の配線層、
３７ 保護膜、
４３ 多結晶シリコン、
５０ 素子分離領域、
５３ ゲート絶縁膜、
５４ ポリシリコン層（ゲート電極）、
５６ ゲート側壁、
５７ 層間絶縁膜、
５８ コンタクト孔、
５９ 金属配線層。
Claims (6)
- 第１導電型の基板若しくはウェル領域と、前記第１導電型の基板若しくはウェル領域に形成された埋め込み素子分離溝と、前記第１導電型の基板若しくはウェル領域内の前記埋め込み素子分離溝の底面近傍に形成された周辺部よりも不純物濃度が高いパンチスルー抑制領域と、前記埋め込み素子分離溝に形成された素子分離構造と、前記第１導電型の基板若しくはウェル領域の表面部で前記素子分離構造以外の部分に形成された第２導電型の拡散層領域と、前記第１導電型の基板若しくはウェル領域上の全面に堆積された層間絶縁膜と、前記層間絶縁膜を通して前記拡散層領域に接続される配線層とのコンタクト部とを有する埋め込み型の素子分離構造を用いた半導体装置に於いて、
前記素子分離構造は、
前記埋め込み素子分離溝の内面に、その膜厚が前記パンチスルー抑制領域の作成のための不純物のイオン注入の注入不純物がイオン注入後の熱工程により拡散する距離以上に設定され、且つ少なくとも前記層間絶縁膜と接するように形成され、前記層間絶縁膜とのエッチング選択比を有する堆積膜と、
前記堆積膜が形成された前記埋め込み素子分離溝内に埋め込まれたシリコン酸化膜と、を有し、
前記コンタクト部は前記拡散層領域と前記素子分離構造にまたがり、且つ、前記シリコン酸化膜に接しないように形成され、
前記パンチスルー抑制領域は、前記埋め込み素子分離溝の底面の下部に選択的に形成されると共に、前記埋め込み素子分離溝の内面に形成された前記堆積膜の膜厚分で決定される距離だけ前記底面の端部から内側に、且つ前記埋め込み素子分離溝の前記端部から所定の距離をもって形成されている
ことを特徴とする半導体装置。 - 前記拡散層領域と前記素子分離構造にまたがって形成される前記コンタクト部が、少なくとも１つ形成されていることを特徴とする請求項１に記載の半導体装置。
- 第１導電型の基板若しくはウェル領域を異方性エッチングにより加工して埋め込み素子分離溝を形成する第１の工程と、
前記埋め込み素子分離溝の内面に、堆積膜の膜厚をパンチスルー抑制領域の作成のための不純物のイオン注入を行った後の熱工程により前記不純物が拡散する距離以上に設定して堆積膜を形成する第２の工程と、
前記埋め込み素子分離溝の底部を通して前記第１導電型の基板若しくはウェル領域に対して不純物のイオン注入を行い、前記埋め込み素子分離溝の底部で、且つ前記埋め込み素子分離溝の底面の端部から内側に選択的に高濃度のパンチスルー抑制領域を形成する第３の工程と、
前記堆積膜が形成された埋め込み素子分離溝にシリコン酸化膜を埋め込むことにより素子分離構造を形成する第４の工程と、
前記第１導電型の基板若しくはウェル領域の表面部で前記素子分離構造以外の部分に第２導電型の拡散層領域を形成する第５の工程と、
前記第１導電型の基板若しくはウェル領域上の全面に前記堆積膜とエッチング選択比を有し、前記堆積膜と接するように層間絶縁膜を堆積する第６の工程と、
前記層間絶縁膜を通して前記拡散層領域に接続される配線層とのコンタクト部を、前記拡散層領域と前記素子分離構造にまたがり、且つ、前記シリコン酸化膜に接しないように形成する第７の工程と、
を具備することを特徴とする半導体装置の製造方法。 - 前記埋め込み素子分離溝の内面に形成される堆積膜は、前記パンチスルー抑制領域を形成する前に、側壁残しが行われて、前記埋め込み素子分離溝の内側面に選択的に側壁が設けられることを特徴とする請求項３に記載の半導体装置の製造方法。
- 前記埋め込み素子分離溝の内側面に選択的に設けられる側壁は、シリコン窒化膜を前記埋め込み素子分離溝を含む基板上に堆積し、エッチバックすることで形成されることを特徴とする請求項４に記載の半導体装置の製造方法。
- 前記埋め込み素子分離溝は前記第１導電型の基板若しくはウェル領域に対して所定のテーパ角を有して形成されることを特徴とする請求項３に記載の半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14773998A JP3691963B2 (ja) | 1998-05-28 | 1998-05-28 | 半導体装置及びその製造方法 |
| US09/320,551 US6248645B1 (en) | 1998-05-28 | 1999-05-27 | Semiconductor device having buried-type element isolation structure and method of manufacturing the same |
| US09/842,692 US6388304B2 (en) | 1998-05-28 | 2001-04-27 | Semiconductor device having buried-type element isolation structure and method of manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14773998A JP3691963B2 (ja) | 1998-05-28 | 1998-05-28 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11340461A JPH11340461A (ja) | 1999-12-10 |
| JP3691963B2 true JP3691963B2 (ja) | 2005-09-07 |
Family
ID=15437058
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14773998A Expired - Lifetime JP3691963B2 (ja) | 1998-05-28 | 1998-05-28 | 半導体装置及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US6248645B1 (ja) |
| JP (1) | JP3691963B2 (ja) |
Families Citing this family (32)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002026022A (ja) * | 2000-07-10 | 2002-01-25 | Mitsubishi Electric Corp | 半導体装置の製造方法および半導体装置 |
| KR100327348B1 (en) * | 2000-07-26 | 2002-03-06 | Samsung Electronics Co Ltd | Semiconductor capable of decreasing junction leakage current and narrow width effect and fabricating method thereof |
| US6686252B2 (en) * | 2001-03-10 | 2004-02-03 | International Business Machines Corporation | Method and structure to reduce CMOS inter-well leakage |
| US6645867B2 (en) * | 2001-05-24 | 2003-11-11 | International Business Machines Corporation | Structure and method to preserve STI during etching |
| JP3577024B2 (ja) * | 2001-10-09 | 2004-10-13 | エルピーダメモリ株式会社 | 半導体装置及びその製造方法 |
| JP2003203968A (ja) * | 2002-01-07 | 2003-07-18 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JP2003273206A (ja) | 2002-03-18 | 2003-09-26 | Fujitsu Ltd | 半導体装置とその製造方法 |
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| KR101022672B1 (ko) * | 2003-12-29 | 2011-03-22 | 주식회사 하이닉스반도체 | 트렌치형 소자분리를 갖는 반도체소자 및 그의 제조 방법 |
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| US8106481B2 (en) * | 2004-09-03 | 2012-01-31 | Rao G R Mohan | Semiconductor devices with graded dopant regions |
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| US20120292735A1 (en) | 2011-05-20 | 2012-11-22 | GLOBALFOUNDRIES Singapore Pte.Ltd. | Corner transistor suppression |
| JP2016018937A (ja) * | 2014-07-10 | 2016-02-01 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
| CN108110008B (zh) * | 2016-11-25 | 2020-07-28 | 旺宏电子股份有限公司 | 半导体元件及其制造方法与存储器的制造方法 |
| JP7109266B2 (ja) * | 2018-06-06 | 2022-07-29 | エイブリック株式会社 | 半導体装置およびその製造方法 |
| CN110211918A (zh) * | 2019-05-30 | 2019-09-06 | 德淮半导体有限公司 | 半导体结构的制作方法及半导体结构 |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US4660278A (en) * | 1985-06-26 | 1987-04-28 | Texas Instruments Incorporated | Process of making IC isolation structure |
| US4864374A (en) * | 1987-11-30 | 1989-09-05 | Texas Instruments Incorporated | Two-transistor dram cell with high alpha particle immunity |
| JPH01282835A (ja) * | 1988-05-09 | 1989-11-14 | Fujitsu Ltd | 半導体装置の製造方法 |
| US5213993A (en) * | 1989-09-13 | 1993-05-25 | Kabushiki Kaisha Tobisha | Method of manufacturing semiconductor substrate dielectric isolating structure |
| JPH0479348A (ja) | 1990-07-23 | 1992-03-12 | Matsushita Electron Corp | 半導体装置の製造方法 |
| US5406113A (en) * | 1991-01-09 | 1995-04-11 | Fujitsu Limited | Bipolar transistor having a buried collector layer |
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| JPH07312424A (ja) * | 1994-05-18 | 1995-11-28 | Nippondenso Co Ltd | 半導体装置及びその製造方法 |
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| JP3070674B2 (ja) * | 1997-11-06 | 2000-07-31 | 日本電気株式会社 | 半導体装置の製造方法 |
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| US5989978A (en) * | 1998-07-16 | 1999-11-23 | Chartered Semiconductor Manufacturing, Ltd. | Shallow trench isolation of MOSFETS with reduced corner parasitic currents |
-
1998
- 1998-05-28 JP JP14773998A patent/JP3691963B2/ja not_active Expired - Lifetime
-
1999
- 1999-05-27 US US09/320,551 patent/US6248645B1/en not_active Expired - Fee Related
-
2001
- 2001-04-27 US US09/842,692 patent/US6388304B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11340461A (ja) | 1999-12-10 |
| US20010028097A1 (en) | 2001-10-11 |
| US6388304B2 (en) | 2002-05-14 |
| US6248645B1 (en) | 2001-06-19 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050421 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050518 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050617 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090624 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090624 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100624 Year of fee payment: 5 |