JP2003037245A - 半導体パッケージおよびその応用装置 - Google Patents
半導体パッケージおよびその応用装置Info
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- H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
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- H01L2924/1304—Transistor
- H01L2924/1305—Bipolar Junction Transistor [BJT]
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- H01L2924/30—Technical effects
- H01L2924/301—Electrical effects
- H01L2924/30107—Inductance
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Abstract
(57)【要約】
【課題】 パッケージ端子間を回路配線板などで配線を
おこなうことが必要となり、実装面積が大きくなるとと
もに、配線の引き回しが必ず立体的に交差せざるを得な
いなどの課題を有していた。 【解決手段】 第１トランジスタチップと第２トランジ
スタチップである２個のトランジスタチップを内蔵し、
前記第１トランジスタチップのエミッタと前記第２トラ
ンジスタチップのコレクタをパッケージ内部で電気接続
することによりアームを構成し、前記第１トランジスタ
チップのコレクタおよびベースをパッケージ外部と電気
的に接続する端子と前記第２トランジスタチップのエミ
ッタおよびベースをパッケージ外部と電気的に接続する
端子を設けたことを特徴とする半導体パッケージで、複
数の端子を有する半導体チップなどを内蔵する表面実装
パッケージにおいて、１パッケージ内にインバータアー
ムを構成するものである。
おこなうことが必要となり、実装面積が大きくなるとと
もに、配線の引き回しが必ず立体的に交差せざるを得な
いなどの課題を有していた。 【解決手段】 第１トランジスタチップと第２トランジ
スタチップである２個のトランジスタチップを内蔵し、
前記第１トランジスタチップのエミッタと前記第２トラ
ンジスタチップのコレクタをパッケージ内部で電気接続
することによりアームを構成し、前記第１トランジスタ
チップのコレクタおよびベースをパッケージ外部と電気
的に接続する端子と前記第２トランジスタチップのエミ
ッタおよびベースをパッケージ外部と電気的に接続する
端子を設けたことを特徴とする半導体パッケージで、複
数の端子を有する半導体チップなどを内蔵する表面実装
パッケージにおいて、１パッケージ内にインバータアー
ムを構成するものである。
Description
【０００１】
【発明の属する技術分野】本発明は、トランジスタなど
の表面実装用半導体パッケージ構造およびインバータ回
路実装方法に関するものである。
の表面実装用半導体パッケージ構造およびインバータ回
路実装方法に関するものである。
【０００２】
【従来の技術】従来この種の半導体パッケージは、第１
０図に示すような内部構造、および第１１図に示すよう
な外形構成である。同図において、表面実装型のトランジ
スタパッケージとして、一般的なＴＯ-２２０（ＳＭ）
(ＥＩＡＪ規格)などで代表される表面実装パッケージに
おける例を示している。この種のパッケージは、第１０図
に示すように、リードフレーム１上にシリコン材料など
からなるトランジスタチップ２が搭載されている。この
トランジスタチップ２がＩＧＢＴ(Insulated Gated Bi
polar Transistor)の場合には、トランジスタチップ２下
面がコレクタパッドとなり、リードフレーム１と電気的
接続および支持固定されており、リードフレーム１と外
部端子であるコレクタ端子３は一体化されている。ま
た、トランジスタチップ２の上面に設けられたエミッタ
およびゲートのコンタクトパッドと外部端子であるエミ
ッタリード端子４およびゲートリード端子５とがアルミ
線などの金属ワイヤー６で接続されていた。
０図に示すような内部構造、および第１１図に示すよう
な外形構成である。同図において、表面実装型のトランジ
スタパッケージとして、一般的なＴＯ-２２０（ＳＭ）
(ＥＩＡＪ規格)などで代表される表面実装パッケージに
おける例を示している。この種のパッケージは、第１０図
に示すように、リードフレーム１上にシリコン材料など
からなるトランジスタチップ２が搭載されている。この
トランジスタチップ２がＩＧＢＴ(Insulated Gated Bi
polar Transistor)の場合には、トランジスタチップ２下
面がコレクタパッドとなり、リードフレーム１と電気的
接続および支持固定されており、リードフレーム１と外
部端子であるコレクタ端子３は一体化されている。ま
た、トランジスタチップ２の上面に設けられたエミッタ
およびゲートのコンタクトパッドと外部端子であるエミ
ッタリード端子４およびゲートリード端子５とがアルミ
線などの金属ワイヤー６で接続されていた。
【０００３】また、リード端子固定およびトランジスタ
チップ２の信頼性のために、エポキシ樹脂などによる樹
脂成形パッケージ７が用いられていた。
チップ２の信頼性のために、エポキシ樹脂などによる樹
脂成形パッケージ７が用いられていた。
【０００４】また、とくに大電力を制御するトランジス
タパッケージ７では、トランジスタチップ２での損失に
よる放熱を良好に行う為に、リードフレーム１を放熱器
として使用する様に、パッケージ７の下面(図上では下
面)にリードフレーム１が露出する構成であった。
タパッケージ７では、トランジスタチップ２での損失に
よる放熱を良好に行う為に、リードフレーム１を放熱器
として使用する様に、パッケージ７の下面(図上では下
面)にリードフレーム１が露出する構成であった。
【０００５】なお、トランジスタチップ２がＩＧＢＴで
なく、ＢＪＴ(Bipolar Junction Transistor)やＦＥＴ(F
ield Effect Transistor)を搭載する場合やＩＧＢＴと
ＦＲＤ(First Recovery Diode)とのマルチチップ搭載の
場合であっても、ほぼ同様の構成となっていた。
なく、ＢＪＴ(Bipolar Junction Transistor)やＦＥＴ(F
ield Effect Transistor)を搭載する場合やＩＧＢＴと
ＦＲＤ(First Recovery Diode)とのマルチチップ搭載の
場合であっても、ほぼ同様の構成となっていた。
【０００６】この構成の半導体パッケージでは、第１１
図に示すように、コレクタ端子３、エミッタ端子４、ゲー
ト端子５のリード端子が下面にあり、またリードフレー
ム１による放熱板がコレクタ電極と共用となっていた。
リードフレーム１上にシリコン材料などからなるトラン
ジスタチップ２が搭載されていた。
図に示すように、コレクタ端子３、エミッタ端子４、ゲー
ト端子５のリード端子が下面にあり、またリードフレー
ム１による放熱板がコレクタ電極と共用となっていた。
リードフレーム１上にシリコン材料などからなるトラン
ジスタチップ２が搭載されていた。
【０００７】このため、この種のトランジスタパッケー
ジを用いて、モータ制御を目的としたインバータ回路を
構成するには上記従来例のトランジスタパッケージを単
相インバータでは４個、三相インバータでは６個必要と
なる。三相インバータを構成する場合には、トランジス
タパッケージを２個上下に接続かつ３列並列に並べると
いった構成をとることが必要であった。また、それぞれ
パッケージ端子間を回路配線板などで電気的接続および
固定することが必要である。
ジを用いて、モータ制御を目的としたインバータ回路を
構成するには上記従来例のトランジスタパッケージを単
相インバータでは４個、三相インバータでは６個必要と
なる。三相インバータを構成する場合には、トランジス
タパッケージを２個上下に接続かつ３列並列に並べると
いった構成をとることが必要であった。また、それぞれ
パッケージ端子間を回路配線板などで電気的接続および
固定することが必要である。
【０００８】
【発明が解決しようとする課題】しかしながら、インバ
ータ回路においては第１１図における従来の構成のパッ
ケージを必ず上下に並べたアームを基本とし、そのアー
ムを複数アーム並べ、それぞれのパッケージ端子間を回
路配線板などで配線をおこなうことが必要となり、実装
面積が大きくなるとともに、配線の引き回しが必ず立体
的に交差せざるを得ないなど、複雑になるといった課題
を有していた。
ータ回路においては第１１図における従来の構成のパッ
ケージを必ず上下に並べたアームを基本とし、そのアー
ムを複数アーム並べ、それぞれのパッケージ端子間を回
路配線板などで配線をおこなうことが必要となり、実装
面積が大きくなるとともに、配線の引き回しが必ず立体
的に交差せざるを得ないなど、複雑になるといった課題
を有していた。
【０００９】また、電気接続(大電流の接続配線)が複雑
化するために、各トランジスタへの電力配線の引き回し
長が不均一となり、回路基板の配線インダクタンスと高
速スイッチングによる電圧跳ね上がりや発生ノイズ面で
課題を有するとともに、回路基板配線による損失が増加
すばかりでなく、実装レイアウト設計上制約を受けると
いった課題を有していた。
化するために、各トランジスタへの電力配線の引き回し
長が不均一となり、回路基板の配線インダクタンスと高
速スイッチングによる電圧跳ね上がりや発生ノイズ面で
課題を有するとともに、回路基板配線による損失が増加
すばかりでなく、実装レイアウト設計上制約を受けると
いった課題を有していた。
【００１０】本発明は、このような課題を解決するもの
であり、１パッケージ内にインバータアームを構成する
ことにより、前記課題を解決することを目的とする。
であり、１パッケージ内にインバータアームを構成する
ことにより、前記課題を解決することを目的とする。
【００１１】
【課題を解決するための手段】上記課題を解決するため
に本発明は、複数の端子を有する半導体チップなどを内
蔵する表面実装パッケージにおいて、１パッケージ内に
インバータアームを構成するものである。
に本発明は、複数の端子を有する半導体チップなどを内
蔵する表面実装パッケージにおいて、１パッケージ内に
インバータアームを構成するものである。
【００１２】上記、１パッケージ内に２個のトランジス
タを具備し、インバータアームを構成することにより、
インバータ回路を小型化することができ、高速スイッチ
ングによる電圧跳ね上がりの低減化、回路部品配置が最
適化でき、回路損失が低減、発生ノイズの低減といった
効果が得られる。
タを具備し、インバータアームを構成することにより、
インバータ回路を小型化することができ、高速スイッチ
ングによる電圧跳ね上がりの低減化、回路部品配置が最
適化でき、回路損失が低減、発生ノイズの低減といった
効果が得られる。
【００１３】
【発明の実施の形態】第１の発明における実施の形態
は、第１トランジスタチップと第２トランジスタチップ
である２個のトランジスタチップを内蔵し、前記第１ト
ランジスタチップのエミッタと前記第２トランジスタチ
ップのコレクタをパッケージ内部で電気接続することに
よりアームを構成し、前記第１トランジスタチップのコ
レクタおよびベースをパッケージ外部と電気的に接続す
る端子と前記第２トランジスタチップのエミッタおよび
ベースをパッケージ外部と電気的に接続する端子を設け
たことを特徴とする表面実装型のパッケージであり、回
路基板に実装することが容易となる。
は、第１トランジスタチップと第２トランジスタチップ
である２個のトランジスタチップを内蔵し、前記第１ト
ランジスタチップのエミッタと前記第２トランジスタチ
ップのコレクタをパッケージ内部で電気接続することに
よりアームを構成し、前記第１トランジスタチップのコ
レクタおよびベースをパッケージ外部と電気的に接続す
る端子と前記第２トランジスタチップのエミッタおよび
ベースをパッケージ外部と電気的に接続する端子を設け
たことを特徴とする表面実装型のパッケージであり、回
路基板に実装することが容易となる。
【００１４】また、第２の発明における実施の形態は、第
１ＩＧＢＴチップと第２ＩＧＢＴチップである２個のＩ
ＧＢＴチップおよび第１ダイオードと第２ダイオードで
ある２個のダイオードを内蔵し、前記第１ＩＧＢＴと前
記第１ダイオードが並列接続、前記第２ＩＧＢＴと前記
第２ダイオードが並列接続となるように、それぞれ前記
ＩＧＢＴチップのコレクタと前記ダイオードのカソード
を接続するとともに前記ＩＧＢＴチップのエミッタと前
記ダイオードのアノードを接続した２組の回路ブロック
において、前記第１ＩＧＢＴのエミッタと前記第２ＩＧ
ＢＴのコレクタをパッケージ内部で電気接続することに
よりアームを構成し、前記第１ＩＧＢＴチップのコレク
タおよびベースをパッケージ外部と電気的に接続する端
子と前記第２ＩＧＢＴチップのエミッタおよびゲートを
パッケージ外部と電気的に接続する端子を設けたことを
特徴とする表面実装型のパッケージであり、インバータ
回路を小型化することが出来るとともに、ＩＧＢＴの高
速スイッチングによる電圧跳ね上がりの低減することが
容易となる。
１ＩＧＢＴチップと第２ＩＧＢＴチップである２個のＩ
ＧＢＴチップおよび第１ダイオードと第２ダイオードで
ある２個のダイオードを内蔵し、前記第１ＩＧＢＴと前
記第１ダイオードが並列接続、前記第２ＩＧＢＴと前記
第２ダイオードが並列接続となるように、それぞれ前記
ＩＧＢＴチップのコレクタと前記ダイオードのカソード
を接続するとともに前記ＩＧＢＴチップのエミッタと前
記ダイオードのアノードを接続した２組の回路ブロック
において、前記第１ＩＧＢＴのエミッタと前記第２ＩＧ
ＢＴのコレクタをパッケージ内部で電気接続することに
よりアームを構成し、前記第１ＩＧＢＴチップのコレク
タおよびベースをパッケージ外部と電気的に接続する端
子と前記第２ＩＧＢＴチップのエミッタおよびゲートを
パッケージ外部と電気的に接続する端子を設けたことを
特徴とする表面実装型のパッケージであり、インバータ
回路を小型化することが出来るとともに、ＩＧＢＴの高
速スイッチングによる電圧跳ね上がりの低減することが
容易となる。
【００１５】また、第３の発明における実施の形態は２
個のトランジスタをそれぞれ第１ＦＥＴチップと第２Ｆ
ＥＴチップで構成し、第１ＦＥＴチップを構成するソー
スと第２ＦＥＴチップを構成するドレイン端子を内部で
電気接続することによりＦＥＴアームを構成し、第１Ｆ
ＥＴチップのドレインおよびゲートをパッケージの外部
と電気的に接続する端子と第２ＦＥＴチップのソースお
よびゲートをパッケージ外部と電気的に接続する端子を
設けた表面実装型のパッケージであり、各ＦＥＴへの電
力配線の引き回し長が均一となり、とくに回路基板の配
線インダクタンスと高速スイッチングによる電圧跳ね上
がりや発生ノイズを低減でき、回路基板での配線による
損失が改善でき、インバータ回路を小型化することが容
易となる。
個のトランジスタをそれぞれ第１ＦＥＴチップと第２Ｆ
ＥＴチップで構成し、第１ＦＥＴチップを構成するソー
スと第２ＦＥＴチップを構成するドレイン端子を内部で
電気接続することによりＦＥＴアームを構成し、第１Ｆ
ＥＴチップのドレインおよびゲートをパッケージの外部
と電気的に接続する端子と第２ＦＥＴチップのソースお
よびゲートをパッケージ外部と電気的に接続する端子を
設けた表面実装型のパッケージであり、各ＦＥＴへの電
力配線の引き回し長が均一となり、とくに回路基板の配
線インダクタンスと高速スイッチングによる電圧跳ね上
がりや発生ノイズを低減でき、回路基板での配線による
損失が改善でき、インバータ回路を小型化することが容
易となる。
【００１６】また、第４の発明における実施の形態は、パ
ッケージからそれぞれのトランジスタチップ、ＦＥＴち
ぽぷあるいはＩＧＢＴチップからの少なくとも２本以上
の外部ベース端子、もしくは少なくとも２本以上の外部
ゲート端子およびトランジスタチップ、ＦＥＴチップあ
るいはＩＧＢＴチップの接続部を表面実装型のパッケー
ジの両側に具備したことにより、インバータ回路を小型
化することが容易となる。
ッケージからそれぞれのトランジスタチップ、ＦＥＴち
ぽぷあるいはＩＧＢＴチップからの少なくとも２本以上
の外部ベース端子、もしくは少なくとも２本以上の外部
ゲート端子およびトランジスタチップ、ＦＥＴチップあ
るいはＩＧＢＴチップの接続部を表面実装型のパッケー
ジの両側に具備したことにより、インバータ回路を小型
化することが容易となる。
【００１７】また、第５の発明における実施の形態は、ト
ランジスタチップ、ＦＥＴチップあるいはＩＧＢＴチッ
プの駆動回路を表面実装型のパッケージ内部に具備した
ことにより、インバータ回路を小型化することが容易と
なるとともに、駆動回路における浮遊容量を大幅に低減
でき駆動信頼性向上をはかる事が容易にできる。
ランジスタチップ、ＦＥＴチップあるいはＩＧＢＴチッ
プの駆動回路を表面実装型のパッケージ内部に具備した
ことにより、インバータ回路を小型化することが容易と
なるとともに、駆動回路における浮遊容量を大幅に低減
でき駆動信頼性向上をはかる事が容易にできる。
【００１８】また、第６の発明における実施の形態は、前
記半導体パッケージを実装したインバータ制御装置であ
るまた、第７の発明における実施の形態は、前記半導体パ
ッケージを実装したインバータ制御装置を具備した空気
調和機である。
記半導体パッケージを実装したインバータ制御装置であ
るまた、第７の発明における実施の形態は、前記半導体パ
ッケージを実装したインバータ制御装置を具備した空気
調和機である。
【００１９】
【実施例】以下本発明の実施例について図面を参照して
説明する。
説明する。
【００２０】（実施例１）第１図は、本発明の第１の実
施例を示す内部構成図である。
施例を示す内部構成図である。
【００２１】同図に示すように、リードフレーム１にシ
リコン材料などからなるトランジスタチップ２が搭載さ
れている。
リコン材料などからなるトランジスタチップ２が搭載さ
れている。
【００２２】このトランジスタチップ２は、チップ下面
がコレクタ電極となり、チップ上面にはコレクタパッド
とエミッタパッドが形成されている。第１トランジスタ
チップ２、第２トランジスタチップ２'は、それぞれ電
気的に絶縁されたリードフレーム１、リードフレーム
１'上にそれぞれコレクタ電極を電気的かつ熱的に接続
され、かつ機械的に固定されている。第１ベース５、第
２ベース５’は、電気的に独立したリード端子に接続さ
れている。また、チップ上面にはコレクタパッドおよび
エミッタパッドと外部端子とは、それぞれワイヤーリー
ド６で接続されている。
がコレクタ電極となり、チップ上面にはコレクタパッド
とエミッタパッドが形成されている。第１トランジスタ
チップ２、第２トランジスタチップ２'は、それぞれ電
気的に絶縁されたリードフレーム１、リードフレーム
１'上にそれぞれコレクタ電極を電気的かつ熱的に接続
され、かつ機械的に固定されている。第１ベース５、第
２ベース５’は、電気的に独立したリード端子に接続さ
れている。また、チップ上面にはコレクタパッドおよび
エミッタパッドと外部端子とは、それぞれワイヤーリー
ド６で接続されている。
【００２３】また、パッケージ内部は、第２図の回路図
に示すように２個のトランジスタがアームの形に接続さ
れている。なお、トランジスタに並列に存在する第１ダ
イオード８、第２ダイオード８'は、寄生ダイオードで
ある。
に示すように２個のトランジスタがアームの形に接続さ
れている。なお、トランジスタに並列に存在する第１ダ
イオード８、第２ダイオード８'は、寄生ダイオードで
ある。
【００２４】また、第３図-ａは、パッケージを上面（部
品面）からみた外観図であり、第３図−ｂは、パッケー
ジの断面図である。各リード端子の固定および第１トラ
ンジスタチップ２、第２トランジスタチップ２’の性能
保全のためにエポキシ樹脂などによるパッケージ７を用
いている。
品面）からみた外観図であり、第３図−ｂは、パッケー
ジの断面図である。各リード端子の固定および第１トラ
ンジスタチップ２、第２トランジスタチップ２’の性能
保全のためにエポキシ樹脂などによるパッケージ７を用
いている。
【００２５】また、本実施例においては、パッケージ７
からリード足が同一方向に対して出された、ＳＭＤ（表
面実装モジュール）での構成を示す。
からリード足が同一方向に対して出された、ＳＭＤ（表
面実装モジュール）での構成を示す。
【００２６】また、とくに大電力を制御するトランジス
タパッケージでは、トランジスタチップでの損失による
放熱を良好に行う為に、リードフレーム１およびリード
フレーム１'を放熱器として使用する様に、パッケージ７
の側面(図中では下面)に露出する構成であり、リードフ
レーム１で放熱と回路基板との電気的接続を同時におこ
なうものである。なお、電気接続および放熱面を異面で
構成する構成でも本発明は実施できるものである。
タパッケージでは、トランジスタチップでの損失による
放熱を良好に行う為に、リードフレーム１およびリード
フレーム１'を放熱器として使用する様に、パッケージ７
の側面(図中では下面)に露出する構成であり、リードフ
レーム１で放熱と回路基板との電気的接続を同時におこ
なうものである。なお、電気接続および放熱面を異面で
構成する構成でも本発明は実施できるものである。
【００２７】（実施例２）第４図は、本発明の第２の実
施例を示す内部構成図である。
施例を示す内部構成図である。
【００２８】同図に示すように、リードフレーム１にシ
リコン材料などからなる第１ＩＧＢＴチップ２、第２Ｉ
ＧＢＴチップ２’および第１ＦＲＤ９、第２ＦＲＤ９’
が搭載されている。
リコン材料などからなる第１ＩＧＢＴチップ２、第２Ｉ
ＧＢＴチップ２’および第１ＦＲＤ９、第２ＦＲＤ９’
が搭載されている。
【００２９】この第１ＩＧＢＴチップ２、第２ＩＧＢＴ
チップ２’は、チップ下面がコレクタ電極となり、チッ
プ上面にはコレクタパッドとエミッタパッドが形成され
ている。
チップ２’は、チップ下面がコレクタ電極となり、チッ
プ上面にはコレクタパッドとエミッタパッドが形成され
ている。
【００３０】第１ＩＧＢＴチップ２、第２ＩＧＢＴチッ
プ２’は、それぞれ電気的に絶縁されたリードフレーム
１およびリードフレーム１’上にそれぞれコレクタ電極
を電気的かつ熱的に接続され、かつ機械的に固定されて
いる。第１ベース５、第２ベース５’は、電気的に独立
したリード端子に接続されている。また、チップ上面に
はコレクタパッドおよびエミッタパッドと外部端子と
は、それぞれワイヤーリード６で接続されている。
プ２’は、それぞれ電気的に絶縁されたリードフレーム
１およびリードフレーム１’上にそれぞれコレクタ電極
を電気的かつ熱的に接続され、かつ機械的に固定されて
いる。第１ベース５、第２ベース５’は、電気的に独立
したリード端子に接続されている。また、チップ上面に
はコレクタパッドおよびエミッタパッドと外部端子と
は、それぞれワイヤーリード６で接続されている。
【００３１】また、パッケージ内部は、第５図の回路図
に示すように２個のＩＧＢＴチップを上下アームの形に
接続され、それぞれ第１ＦＲＤ９、第２ＦＲＤ９’はＩ
ＧＢＴチップに並列に接続された高速ダイオードであ
る。
に示すように２個のＩＧＢＴチップを上下アームの形に
接続され、それぞれ第１ＦＲＤ９、第２ＦＲＤ９’はＩ
ＧＢＴチップに並列に接続された高速ダイオードであ
る。
【００３２】また、第６図-ａは、パッケージを下面（半
田面）からみた外観図であり、第６図−ｂは、パッケー
ジの断面図であり、第６図−ｃは、パッケージを上面
（部品面、放熱面）からみた外観図である。各リード端
子の固定および第１ＩＧＢＴチップ２、第２ＩＧＢＴチ
ップ２’の性能保全のために、エポキシ樹脂などによる
パッケージ７を用いている。
田面）からみた外観図であり、第６図−ｂは、パッケー
ジの断面図であり、第６図−ｃは、パッケージを上面
（部品面、放熱面）からみた外観図である。各リード端
子の固定および第１ＩＧＢＴチップ２、第２ＩＧＢＴチ
ップ２’の性能保全のために、エポキシ樹脂などによる
パッケージ７を用いている。
【００３３】また、とくに大電力を制御するＩＧＢＴパ
ッケージでは、ＩＧＢＴチップでの損失による放熱を良
好に行う為に、コレクタのリードフレーム１およびリー
ドフレーム１’を放熱面として使用し、他面側に電気的
な接続端子を具備したパッケージ構成である。なお、電
気接続および放熱面の同一面で構成しても本発明は実施
できるものである。
ッケージでは、ＩＧＢＴチップでの損失による放熱を良
好に行う為に、コレクタのリードフレーム１およびリー
ドフレーム１’を放熱面として使用し、他面側に電気的
な接続端子を具備したパッケージ構成である。なお、電
気接続および放熱面の同一面で構成しても本発明は実施
できるものである。
【００３４】（実施例３）第１図、第２図および第３図
を用いて、本発明の第３の実施例を示す。なお、ＦＥＴお
よびＦＲＤを用いても第１の実施例と同様に実施するこ
とが可能である。
を用いて、本発明の第３の実施例を示す。なお、ＦＥＴお
よびＦＲＤを用いても第１の実施例と同様に実施するこ
とが可能である。
【００３５】（実施例４）第７図、第８図および第９図
を用いて、本発明の第４の実施例を示す。同図に示すよう
に、第１リードフレーム１、第２リードフレーム１’に
シリコン材料などからなる第１ＩＧＢＴチップ２、第１
ＩＧＢＴチップ２’および第１ＦＲＤ８、第２ＦＲＤ
８’が搭載されている。
を用いて、本発明の第４の実施例を示す。同図に示すよう
に、第１リードフレーム１、第２リードフレーム１’に
シリコン材料などからなる第１ＩＧＢＴチップ２、第１
ＩＧＢＴチップ２’および第１ＦＲＤ８、第２ＦＲＤ
８’が搭載されている。
【００３６】この第１ＩＧＢＴチップ２、第２ＩＧＢＴ
チップ２’は、チップ下面がコレクタ電極となり、チッ
プ上面にはコレクタパッドとエミッタパッドが形成され
ている。
チップ２’は、チップ下面がコレクタ電極となり、チッ
プ上面にはコレクタパッドとエミッタパッドが形成され
ている。
【００３７】第１ＩＧＢＴチップ２、第２ＩＧＢＴチッ
プ２’は、それぞれ電気的に絶縁された第１リードフレ
ーム１、第２リードフレーム１’上にコレクタ電極を電
気的かつ熱的に接続され、かつ機械的に固定されてい
る。第１ベース５、第２ベース５’は、電気的に独立し
たリード端子に接続されている。また、チップ上面には
コレクタパッドおよびエミッタパッドと外部端子とは、
それぞれワイヤーリード６で接続されている。リードフ
レーム１および第１ゲート端子５、第２ゲート端子５’
をそれぞれパッケージ７の両側に具備している。
プ２’は、それぞれ電気的に絶縁された第１リードフレ
ーム１、第２リードフレーム１’上にコレクタ電極を電
気的かつ熱的に接続され、かつ機械的に固定されてい
る。第１ベース５、第２ベース５’は、電気的に独立し
たリード端子に接続されている。また、チップ上面には
コレクタパッドおよびエミッタパッドと外部端子とは、
それぞれワイヤーリード６で接続されている。リードフ
レーム１および第１ゲート端子５、第２ゲート端子５’
をそれぞれパッケージ７の両側に具備している。
【００３８】また、パッケージ内部は、第８図の回路図
に示すように２個のＩＧＢＴを上下アームの形に接続さ
れ、それぞれ第１ＦＲＤ９、第２ＦＲＤ９’はＩＧＢＴ
に並列に具備されたダイオードである。
に示すように２個のＩＧＢＴを上下アームの形に接続さ
れ、それぞれ第１ＦＲＤ９、第２ＦＲＤ９’はＩＧＢＴ
に並列に具備されたダイオードである。
【００３９】また、第９図-ａは、パッケージを下面（半
田面）からみた外観図であり、第９図−ｂは、パッケー
ジの断面図であり、第９図−ｃは、パッケージを上面
（部品面、放熱面）からみた外観図であり、放熱用の伝
熱面を兼ねたリードフレーム端子１、１ ’およびエミ
ッタ端子４が露出している。各リード端子の固定および
ＩＧＢＴチップ２の性能保全のために、エポキシ樹脂な
どによるパッケージ７を用いている。
田面）からみた外観図であり、第９図−ｂは、パッケー
ジの断面図であり、第９図−ｃは、パッケージを上面
（部品面、放熱面）からみた外観図であり、放熱用の伝
熱面を兼ねたリードフレーム端子１、１ ’およびエミ
ッタ端子４が露出している。各リード端子の固定および
ＩＧＢＴチップ２の性能保全のために、エポキシ樹脂な
どによるパッケージ７を用いている。
【００４０】本実施例の様に、パッケージの両側に駆動
端子を設けることにより、ＩＧＢＴを駆動・保護する回
路を本パッケージの両側に設けることが可能となり、回
路基板実装上の自由度が向上するものである。
端子を設けることにより、ＩＧＢＴを駆動・保護する回
路を本パッケージの両側に設けることが可能となり、回
路基板実装上の自由度が向上するものである。
【００４１】また、とくに大電力を制御するＩＧＢＴパ
ッケージでは、ＩＧＢＴチップでの損失による放熱を良
好に行う為に、コレクタのリードフレーム１を放熱面と
して使用し、他面側に電気的な接続端子を具備したパッ
ケージ構成である。なお、電気接続および放熱面を同一
リードフレームに構成した構成でも本発明は実施できる
ものである。
ッケージでは、ＩＧＢＴチップでの損失による放熱を良
好に行う為に、コレクタのリードフレーム１を放熱面と
して使用し、他面側に電気的な接続端子を具備したパッ
ケージ構成である。なお、電気接続および放熱面を同一
リードフレームに構成した構成でも本発明は実施できる
ものである。
【００４２】（実施例５）また、本発明の第５の実施例
を説明する。
を説明する。
【００４３】トランジスタ、ＦＥＴあるいはＩＧＢＴの
駆動回路を半導体パッケージ内部に具備したものであ
り、インバータ回路を小型化が可能である。また、駆動
回路とトランジスタ、ＦＥＴあるいはＩＧＢＴが近接し
て実装されるために、駆動回路における浮遊容量を大幅
に低減した駆動安定性および信頼性を向上をはかる事が
容易にできるとともに、部品点数を低減できるので小型
化が可能である。
駆動回路を半導体パッケージ内部に具備したものであ
り、インバータ回路を小型化が可能である。また、駆動
回路とトランジスタ、ＦＥＴあるいはＩＧＢＴが近接し
て実装されるために、駆動回路における浮遊容量を大幅
に低減した駆動安定性および信頼性を向上をはかる事が
容易にできるとともに、部品点数を低減できるので小型
化が可能である。
【００４４】（実施例６）また、本発明の第６の実施例
を説明する。
を説明する。
【００４５】半導体パッケージを用いることにより、例
えば三相インバータ駆動であれば、本実施例における半
導体パッケージを３個をおよそ並列にならべることによ
り構成でき、インバータ回路を小型化が可能である。ま
た、各トランジスタ、ＦＥＴあるいはＩＧＢＴが配線距
離が均等に回路基板上に実装されるために、駆動回路に
おける浮遊容量の変動を大幅に低減することができ、ス
イッチングによる電圧の跳ね上がりによる誤動作、ノイ
ズを低減できるものである。
えば三相インバータ駆動であれば、本実施例における半
導体パッケージを３個をおよそ並列にならべることによ
り構成でき、インバータ回路を小型化が可能である。ま
た、各トランジスタ、ＦＥＴあるいはＩＧＢＴが配線距
離が均等に回路基板上に実装されるために、駆動回路に
おける浮遊容量の変動を大幅に低減することができ、ス
イッチングによる電圧の跳ね上がりによる誤動作、ノイ
ズを低減できるものである。
【００４６】
【発明の効果】上記実施例から明らかなように、請求項
１に記載の発明は、第１トランジスタチップと第２トラ
ンジスタチップである２個のトランジスタチップを内蔵
し、前記第１トランジスタチップのエミッタと前記第２
トランジスタチップのコレクタをパッケージ内部で電気
接続することによりアームを構成し、前記第１トランジ
スタチップのコレクタおよびベースをパッケージ外部と
電気的に接続する端子と前記第２トランジスタチップの
エミッタおよびベースをパッケージ外部と電気的に接続
する端子を設けたことで、インバータ回路を小型化する
ことが出来るとともに、高速スイッチングによる電圧跳
ね上がりの低減とともに、回路部品配置が最適化出来る
ために損失が低減するとともに、発生ノイズの低減とい
った効果を具現化することができる。
１に記載の発明は、第１トランジスタチップと第２トラ
ンジスタチップである２個のトランジスタチップを内蔵
し、前記第１トランジスタチップのエミッタと前記第２
トランジスタチップのコレクタをパッケージ内部で電気
接続することによりアームを構成し、前記第１トランジ
スタチップのコレクタおよびベースをパッケージ外部と
電気的に接続する端子と前記第２トランジスタチップの
エミッタおよびベースをパッケージ外部と電気的に接続
する端子を設けたことで、インバータ回路を小型化する
ことが出来るとともに、高速スイッチングによる電圧跳
ね上がりの低減とともに、回路部品配置が最適化出来る
ために損失が低減するとともに、発生ノイズの低減とい
った効果を具現化することができる。
【００４７】請求項２に記載の発明は、第１ＩＧＢＴチ
ップと第２ＩＧＢＴチップである２個のＩＧＢＴチップ
および第１ダイオードと第２ダイオードである２個のダ
イオードを内蔵し、前記第１ＩＧＢＴと前記第１ダイオ
ードが並列接続、前記第２ＩＧＢＴと前記第２ダイオー
ドが並列接続となるように、それぞれ前記ＩＧＢＴチッ
プのコレクタと前記ダイオードのカソードを接続すると
ともに前記ＩＧＢＴチップのエミッタと前記ダイオード
のアノードを接続した２組の回路ブロックにおいて、前
記第１ＩＧＢＴのエミッタと前記第２ＩＧＢＴのコレク
タをパッケージ内部で電気接続することによりアームを
構成し、前記第１ＩＧＢＴチップのコレクタおよびベー
スをパッケージ外部と電気的に接続する端子と前記第２
ＩＧＢＴチップのエミッタおよびゲートをパッケージ外
部と電気的に接続する端子を設けたことにより、インバ
ータ回路を小型化することが出来るとともに、高速スイ
ッチングによる電圧跳ね上がりの低減化できるといった
効果がある。
ップと第２ＩＧＢＴチップである２個のＩＧＢＴチップ
および第１ダイオードと第２ダイオードである２個のダ
イオードを内蔵し、前記第１ＩＧＢＴと前記第１ダイオ
ードが並列接続、前記第２ＩＧＢＴと前記第２ダイオー
ドが並列接続となるように、それぞれ前記ＩＧＢＴチッ
プのコレクタと前記ダイオードのカソードを接続すると
ともに前記ＩＧＢＴチップのエミッタと前記ダイオード
のアノードを接続した２組の回路ブロックにおいて、前
記第１ＩＧＢＴのエミッタと前記第２ＩＧＢＴのコレク
タをパッケージ内部で電気接続することによりアームを
構成し、前記第１ＩＧＢＴチップのコレクタおよびベー
スをパッケージ外部と電気的に接続する端子と前記第２
ＩＧＢＴチップのエミッタおよびゲートをパッケージ外
部と電気的に接続する端子を設けたことにより、インバ
ータ回路を小型化することが出来るとともに、高速スイ
ッチングによる電圧跳ね上がりの低減化できるといった
効果がある。
【００４８】請求項３に記載の発明は、２個のトランジ
スタをそれぞれ第１ＦＥＴチップと第２ＦＥＴチップで
構成し、第１ＦＥＴチップを構成するソースと第２ＦＥ
Ｔチップを構成するドレイン端子を内部で電気接続する
ことによりＦＥＴアームを構成し、第１ＦＥＴチップの
ドレインおよびゲートをパッケージの外部と電気的に接
続する端子と第２ＦＥＴチップのソースおよびゲートを
パッケージ外部と電気的に接続する端子を設けたことに
より、各トランジスタへの電力配線の引き回し長が均一
となり、回路基板の配線インダクタンスと高速スイッチ
ングによる電圧跳ね上がりや発生ノイズを低減でき、回
路基板での配線による損失が改善でき、インバータ回路
を小型化できるといった効果がある。
スタをそれぞれ第１ＦＥＴチップと第２ＦＥＴチップで
構成し、第１ＦＥＴチップを構成するソースと第２ＦＥ
Ｔチップを構成するドレイン端子を内部で電気接続する
ことによりＦＥＴアームを構成し、第１ＦＥＴチップの
ドレインおよびゲートをパッケージの外部と電気的に接
続する端子と第２ＦＥＴチップのソースおよびゲートを
パッケージ外部と電気的に接続する端子を設けたことに
より、各トランジスタへの電力配線の引き回し長が均一
となり、回路基板の配線インダクタンスと高速スイッチ
ングによる電圧跳ね上がりや発生ノイズを低減でき、回
路基板での配線による損失が改善でき、インバータ回路
を小型化できるといった効果がある。
【００４９】請求項４に記載の発明は、パッケージから
それぞれのトランジスタチップ、ＦＥＴチップあるいは
ＩＧＢＴチップからの少なくとも２本以上の外部ベース
端子、もしくは少なくとも２本以上の外部ゲート端子お
よびトランジスタチップ、ＦＥＴチップあるいはＩＧＢ
Ｔチップの接続部をそれぞれパッケージの両側に具備し
たことにより、配線を最適化、最短化することが可能と
なり、インバータ回路を小型化実装できるといった効果
がある。
それぞれのトランジスタチップ、ＦＥＴチップあるいは
ＩＧＢＴチップからの少なくとも２本以上の外部ベース
端子、もしくは少なくとも２本以上の外部ゲート端子お
よびトランジスタチップ、ＦＥＴチップあるいはＩＧＢ
Ｔチップの接続部をそれぞれパッケージの両側に具備し
たことにより、配線を最適化、最短化することが可能と
なり、インバータ回路を小型化実装できるといった効果
がある。
【００５０】請求項５に記載の発明は、トランジスタチ
ップ、ＦＥＴチップあるいはＩＧＢＴチップの駆動回路
を半導体パッケージ内部に具備したことにより、インバ
ータ回路を小型化することが容易になり、駆動回路にお
ける浮遊容量を大幅に低減でき、誤動作を低減でき、駆
動信頼性の向上が図れるといった効果が得られるもので
ある。
ップ、ＦＥＴチップあるいはＩＧＢＴチップの駆動回路
を半導体パッケージ内部に具備したことにより、インバ
ータ回路を小型化することが容易になり、駆動回路にお
ける浮遊容量を大幅に低減でき、誤動作を低減でき、駆
動信頼性の向上が図れるといった効果が得られるもので
ある。
【００５１】請求項６に記載の発明は、前記半導体パッ
ケージを実装したインバータ制御装置であり、回路基板
における実装を高密度化でき、インバータ回路を小型化
できるといった効果が得られるものである。
ケージを実装したインバータ制御装置であり、回路基板
における実装を高密度化でき、インバータ回路を小型化
できるといった効果が得られるものである。
【００５２】請求項７に記載の発明は、前記半導体パッ
ケージを実装したインバータ制御装置を具備した空気調
和機であり、おもに圧縮機を駆動するインバータ回路を
小型化できるとともに発生ノイズを大幅に低減すること
ができるので、製品での信頼性を向上することができる
ものである。
ケージを実装したインバータ制御装置を具備した空気調
和機であり、おもに圧縮機を駆動するインバータ回路を
小型化できるとともに発生ノイズを大幅に低減すること
ができるので、製品での信頼性を向上することができる
ものである。
【図１】本発明の一実施例を示すパッケージの構造図
【図２】本発明の一実施例を示すパッケージ内部の回路
図
図
【図３】本発明の一実施例を示すパッケージの外観図
【図４】本発明の他の実施例を示すパッケージの構造図
【図５】本発明の他の実施例を示すパッケージ内部の回
路図
路図
【図６】本発明の他の実施例を示すパッケージの外観図
【図７】本発明の他の実施例を示すパッケージの構造図
【図８】本発明の他の実施例を示すパッケージ内部の回
路図
路図
【図９】本発明の他の実施例を示すパッケージの外観図
【図１０】従来の半導体パッケージの構造図
【図１１】従来の半導体パッケージの外形図
１ リードフレーム
２ トランジスタチップ
３ コレクタ端子
４ エミッタ端子
５ ベース端子
６ アルミワイヤ
７ パッケージ
８ ダイオード
Claims (7)
- 【請求項１】 第１トランジスタチップと第２トランジ
スタチップである２個のトランジスタチップを内蔵し、
前記第１トランジスタチップのエミッタと前記第２トラ
ンジスタチップのコレクタをパッケージ内部で電気接続
することによりアームを構成し、前記第１トランジスタ
チップのコレクタおよびベースをパッケージ外部と電気
的に接続する端子と前記第２トランジスタチップのエミ
ッタおよびベースをパッケージ外部と電気的に接続する
端子を設けたことを特徴とする半導体パッケージ。 - 【請求項２】 第１ＩＧＢＴチップと第２ＩＧＢＴチッ
プである２個のＩＧＢＴチップおよび第１ダイオードと
第２ダイオードである２個のダイオードを内蔵し、前記
第１ＩＧＢＴと前記第１ダイオードが並列接続、前記第
２ＩＧＢＴと前記第２ダイオードが並列接続となるよう
に、それぞれ前記ＩＧＢＴチップのコレクタと前記ダイ
オードのカソードを接続するとともに前記ＩＧＢＴチッ
プのエミッタと前記ダイオードのアノードを接続した２
組の回路ブロックにおいて、前記第１ＩＧＢＴのエミッ
タと前記第２ＩＧＢＴのコレクタをパッケージ内部で電
気接続することによりアームを構成し、前記第１ＩＧＢ
Ｔチップのコレクタおよびベースをパッケージ外部と電
気的に接続する端子と前記第２ＩＧＢＴチップのエミッ
タおよびゲートをパッケージ外部と電気的に接続する端
子を設けたことを特徴とする半導体パッケージ。 - 【請求項３】 ２個のトランジスタをそれぞれ第１ＦＥ
Ｔチップと第２ＦＥＴチップで構成し、前記第１ＦＥＴ
チップを構成するソースと前記第２ＦＥＴチップを構成
するドレイン端子を内部で電気接続することによりＦＥ
Ｔアームを構成し、前記第１ＦＥＴチップのドレインお
よびゲートをパッケージの外部と電気的に接続する端子
と前記第２ＦＥＴチップのソースおよびゲートをパッケ
ージ外部と電気的に接続する端子を設けたことを特徴と
する半導体パッケージ。 - 【請求項４】 前記トランジスタチップから少なくとも
２本の外部ベース端子、もしくは前記ＦＥＴチップある
いは前記ＩＧＢＴチップから少なくとも２本の外部ゲー
ト端子を具備するとともに、前記トランジスタチップ、
前記ＦＥＴチップあるいは前記ＩＧＢＴチップのパッケ
ージの電気接続部を外部端子として少なくとも２本以上
具備することを特徴とする請求項１から３いずれか１項
記載の半導体パッケージ。 - 【請求項５】 前記トランジスタ、前記ＦＥＴチップあ
るいは前記ＩＧＢＴチップの駆動回路を半導体パッケー
ジ内部に具備することを特徴とする請求項１から４いず
れか１項記載の半導体パッケージ。 - 【請求項６】 請求項１から５のいずれか1項記載の半
導体パッケージから構成されるインバータ制御装置。 - 【請求項７】 請求項６記載のインバータ制御装置を具
備した空気調和機。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001222904A JP2003037245A (ja) | 2001-07-24 | 2001-07-24 | 半導体パッケージおよびその応用装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001222904A JP2003037245A (ja) | 2001-07-24 | 2001-07-24 | 半導体パッケージおよびその応用装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003037245A true JP2003037245A (ja) | 2003-02-07 |
Family
ID=19056317
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001222904A Pending JP2003037245A (ja) | 2001-07-24 | 2001-07-24 | 半導体パッケージおよびその応用装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003037245A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005005593A (ja) * | 2003-06-13 | 2005-01-06 | Mitsubishi Electric Corp | 半導体パワーモジュール |
| JP2011243909A (ja) * | 2010-05-21 | 2011-12-01 | Mitsubishi Electric Corp | 半導体モジュール及び半導体モジュールを搭載した回転電機 |
| JP2012033714A (ja) * | 2010-07-30 | 2012-02-16 | Fuji Electric Co Ltd | 半導体装置、半導体装置の製造方法及び半導体装置の実装方法 |
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|---|---|---|---|---|
| JPS63196068A (ja) * | 1987-02-06 | 1988-08-15 | シーメンス、アクチエンゲゼルシヤフト | 半導体デバイス |
| JPH06335118A (ja) * | 1993-05-24 | 1994-12-02 | Toyota Autom Loom Works Ltd | パワーモジュール |
| JPH09172139A (ja) * | 1995-12-20 | 1997-06-30 | Mitsubishi Electric Corp | 半導体装置 |
| JPH09283701A (ja) * | 1996-04-18 | 1997-10-31 | Nec Eng Ltd | 高周波半導体電子素子 |
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| JP2002217364A (ja) * | 2001-01-15 | 2002-08-02 | Nissan Motor Co Ltd | 半導体実装構造 |
-
2001
- 2001-07-24 JP JP2001222904A patent/JP2003037245A/ja active Pending
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