JP2024018291A - 半導体モジュール - Google Patents

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征輝 五十嵐
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Abstract

【課題】誤動作を抑制できる半導体モジュールを提供する。【解決手段】半導体モジュール１は、第１スイッチング素子Ｑ１～Ｑ３はと、それに直列接続された第２スイッチング素子Ｑ４～Ｑ６と、各スイッチング素子を収容する筐体２と、筐体の第１の辺２ａ側に設けられた正極端子Ｃ１と、負極端子Ｅ２と、筐体の第２の辺２ｂ側に設けられた出力端子Ｅ１Ｃ２と、筐体の第３の辺２ｃ側に設けられた、第１スイッチング素子の第１制御端子Ｇ１と、第１スイッチング素子の第１センス端子Ｅ１１と、第２スイッチング素子の第２制御端子Ｇ２と、第２スイッチング素子の第２センス端子Ｅ２２と、第１スイッチング素子が配置され、正極端子に接続された第１導電パターンＰ１と、第２スイッチング素子が配置され、出力端子に接続された第２導電パターンＰ２と、負極端子及び第２スイッチング素子に接続され、第４の辺２ｄ側に設けられた第３導電パターンＰ３と、を備える。【選択図】図４

Description

本発明は、半導体モジュールに関する。
半導体チップを備えた半導体モジュールとして、例えば、特許文献１～４に記載のものが知られている。
特開２０１３－１１８３３６号公報 特開２００７－１１６８４０号公報 特開２０１８－１０１７３４号公報 特開２００９－１７７０４０号公報
ところで、半導体モジュールにおいて、導電パターンに流れる電流（主電流）の変化が大きい場合、電磁誘導の影響（ノイズ）により、半導体モジュールが誤動作する原因になることがある。
本発明は、上記のような従来の問題に鑑みてなされたものであって、その目的は、誤動作を抑制できる半導体モジュールを提供することにある。
前述した課題を解決する本発明の半導体モジュールは、第１スイッチング素子と、前記第１スイッチング素子に直列接続された第２スイッチング素子と、平面視において第１方向に互いに対向する第１の辺および第２の辺と、前記第１方向と交差する第２方向に互いに対向する第３の辺および第４の辺と、を有し、前記第１および第２スイッチング素子を収容する筐体と、前記筐体の前記第１の辺側に設けられた正極端子と、負極端子と、前記筐体の前記第２の辺側に設けられた出力端子と、前記筐体の前記第３の辺側に設けられた、前記第１スイッチング素子の第１制御端子と、前記第１スイッチング素子の第１センス端子と、前記第２スイッチング素子の第２制御端子と、前記第２スイッチング素子の第２センス端子と、前記第１スイッチング素子が配置され、前記正極端子に接続された第１導電パターンと、前記第２スイッチング素子が配置され、前記出力端子に接続された第２導電パターンと、前記負極端子および前記第２スイッチング素子に接続され、前記第４の辺側に設けられた第３導電パターンと、を備える。
本発明によれば、誤動作を抑制できる半導体モジュールを提供することができる。
比較例の半導体モジュール１０の内部構造を示す平面図である。 図１の半導体モジュール１０の等価回路を示す図である。 図２の破線で囲んだ部分で電磁誘導が発生するときの説明図である。 第１実施形態の半導体モジュール１の内部構造を示す平面図である。 半導体モジュール１のＹ方向に沿った断面図である。 図４の半導体モジュール１の等価回路を示す図である。 第２実施形態の半導体モジュール１Ａの内部構造を示す平面図である。 図７の半導体モジュール１Ａの等価回路を示す図である。 図９Ａは、第３実施形態の側面図であり、図９Ｂは斜視図、図９Ｃは平面図である。 図１０Ａは、第３実施形態の変形例の構成を示す側面図であり、図１０Ｂは斜視図、図１０Ｃは平面図である。 第３実施形態の別の変形例を示す図である。
本明細書及び添付図面の記載により、少なくとも以下の事項が明らかとなる。
ここでは、各図面に示される同一又は同等の構成要素、部材等には同一の符号を付し、適宜重複した説明は省略する。また、本実施形態で、「接続」とは、特段の言及がない限り電気的に接続されている状態をいう。このため「接続」には、２つの部品が配線のみならず、例えば、抵抗を介して接続されている場合も含む。
＝＝＝＝＝第１実施形態＝＝＝＝＝
＜＜半導体モジュールの構成＞＞
本実施形態の半導体モジュールは、例えば、電力変換装置などに適用され、インバータ回路などを構成する半導体チップを有するパワーモジュールである。本実施形態の半導体モジュールについて説明する前に、まず、比較例について説明する。
＜比較例＞
図１は、比較例の半導体モジュール１０の内部構造を示す平面図である。図２は、図１の半導体モジュール１０の等価回路を示す図である。また、図３は、図２の破線で囲んだ部分で電磁誘導が発生するときの説明図である。
図１に示すように半導体モジュール１０は、平面視において略四辺形の形状を有している。
ここで、「四辺形」とは、例えば、正方形、長方形、台形、平行四辺形等を含む、４つの辺からなる形状をいう。また、「略四辺形」は、例えば、少なくとも一部の角が辺に対して斜めに切り欠かれていても良い。さらに、「略四辺形」は、辺の一部に切り込み（凹部）や出っ張り（凸部）が設けられていても良い。
なお、以下の説明では図に示すように、半導体モジュールの短辺方向に沿った方向をＸ方向とし、長辺方向に沿った方向（Ｘ方向と交差する方向）をＹ方向とする。また、Ｘ方向およびＹ方向に直交（交差）する方向をＺ方向とする（図５等参照）。各方向において図の矢印の向いた方向を「正側（＋側）」とし、その反対方向を「負側（－側）」とする。また、Ｚ方向の正側を「上」とし、負側を「下」とする。図１は、半導体モジュール１０を上から見た図であり、後述する筐体１２の上面を透過させて内部の構成を図示している。ただし、説明のため筐体１２の各辺（辺１２ａ～１２ｄ）は図示している。
比較例の半導体モジュール１０は、筐体１２、基板１４，１５、半導体チップＱ１～Ｑ６、ダイオードＤ１～Ｄ６、正極端子Ｃ１、負極端子Ｅ２、出力端子Ｅ１Ｃ２、制御端子Ｇ１，Ｇ２、およびセンス端子Ｅ１１，Ｅ２２を備えている。
筐体１２（カバー）は、半導体モジュール１０を構成する各部材（半導体チップＱ１～Ｑ６など）を収容する。筐体１２は、平面視において四辺形であり、Ｙ方向に互いに対向する２辺（正側の辺１２ａと負側の辺１２ｂ）、およびＸ方向に互いに対向する２辺（負側の辺１２ｃと正側の辺１２ｄ）を有している。
筐体１２の辺１２ａ側の部位には、正極端子Ｃ１と、負極端子Ｅ２が設けられている。また、辺１２ｂ側の部位には出力端子Ｅ１Ｃ２が設けられている。
また、辺１２ｃ側の部位には制御端子Ｇ１とセンス端子Ｅ１１が設けられており、辺１２ｄ側の部位には、制御端子Ｇ２と、センス端子Ｅ２２が設けられている。制御端子Ｇ１は、基板１５に設けられた半導体チップＱ１～Ｑ３の制御（オンオフ制御）用の端子である。センス端子Ｅ１１は、半導体チップＱ１～Ｑ３のセンスエミッタ用の端子（半導体チップＱ１～Ｑ３を駆動／停止する際のゲート、エミッタ間電位を定める際のエミッタ電位となる端子）である。制御端子Ｇ２は、基板１４に設けられた半導体チップＱ４～Ｑ６の制御（オンオフ制御）用の端子であり、センス端子Ｅ２２は、半導体チップＱ４～Ｑ６のセンスエミッタ用の端子（半導体チップＱ４～Ｑ６を駆動／停止する際のゲート、エミッタ間電位を定める際のエミッタ電位となる端子）である。
基板１４，１５は、例えば、ＤＣＢ（Ｄｉｒｅｃｔ Ｃｏｐｐｅｒ Ｂｏｎｄｉｎｇ）基板又はＡＭＢ（Ａｃｔｉｖｅ Ｍｅｔａｌ Ｂｒａｚｉｎｇ）基板であり、絶縁プレート上に、銅（Ｃｕ）やアルミニウム（Ａｌ）などの導電パターンが形成されている。基板１４の上面（つまり、おもて面）には、導電パターンＰＡ，ＰＢ，ＰＣ，ＰＤが形成され、基板１５の上面には、導電パターンＰＥ，ＰＦ，ＰＧ，ＰＨが形成されている。また、基板１４は、辺１２ａ側（正極端子Ｃ１、負極端子Ｅ２の側）に配置され、基板１５は、辺１２ｂ側（出力端子Ｅ１Ｃ２の側）に配置されている。
導電パターンＰＡは、正極端子Ｃ１に配線部材Ｗを介して接続されており、導電パターンＰＢのＸ方向負側の領域を囲むように配置されている。なお、配線部材Ｗは、例えば、ボンディングワイヤであり、材質としては、金、銅、アルミニウム、金合金、銅合金、アルミニウム合金のいずれか１つ又はそれらの組み合わせを用いることができる。本実施形態では、所定の導電パターンと、所定の端子との間、及び所定の導電パターンと、他の導電パターンとの間などは、ボンディングワイヤ（配線部材Ｗ）を介して接続されているが、以下では「ボンディングワイヤを介して」との説明を適宜省略する。また、ボンディングワイヤを、単に「ワイヤ」と称することがある。
導電パターンＰＢは、導電パターンＰＡと導電パターンＰＣの間に設けられており、基板１５の導電パターンＰＦに接続されている。また、導電パターンＰＢのおもて面には半導体チップＱ４～Ｑ６およびダイオードＤ４～Ｄ６が配置されている。
導電パターンＰＣは、負極端子Ｅ２に接続されており、導電パターンＰＢのＸ方向正側の領域の一部を囲むように配置されている。また、導電パターンＰＣは、センス端子Ｅ２２及び負極端子Ｅ２に接続されている。
導電パターンＰＤは、制御端子Ｇ２と半導体チップＱ４～Ｑ６のゲート電極とを接続するためのパターンである。導電パターンＰＤは、制御端子Ｇ２と導電パターンＰＣの間において主にＹ方向に沿って配置されている。そして、導電パターンＰＤは、制御端子Ｇ２及び半導体チップＱ４～Ｑ６の各ゲート電極に接続されている。
導電パターンＰＥは、基板１４の導電パターンＰＡに接続されている。また、導電パターンＰＥの上面（おもて面）には、半導体チップＱ１～Ｑ３及びダイオードＤ１～Ｄ３が配置されている。
導電パターンＰＦは、導電パターンＰＥよりもＸ方向正側に設けられており、出力端子Ｅ１Ｃ２、および基板１４の導電パターンＰＢに接続されている。
導電パターンＰＧは、制御端子Ｇ１と半導体チップＱ１～Ｑ３のゲート電極とを接続するためのパターンであり、制御端子Ｇ１及び半導体チップＱ１～Ｑ３の各ゲート電極に接続されている。
導電パターンＰＨは、センス端子Ｅ１１及び導電パターンＰＦに接続されている。
半導体チップＱ１～Ｑ６は、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイボーラトランジスタ）であり、それぞれ、ゲート電極と、エミッタ電極と、コレクタ電極を有している。このうち、ゲート電極とエミッタ電極は各半導体チップの一方の面（ここでは上面）に形成されており、コレクタ電極は他方の面（ここでは下面）に形成されている。
半導体チップＱ１～Ｑ３は、上アーム用のスイッチング素子であり、基板１５の導電パターンＰＥの上に配置されている。本実施形態では、半導体チップＱ１～Ｑ３の各コレクタ電極は、導電パターンＰＥにはんだ等の導電性材料（不図示）を介して接続されている。
また、半導体チップＱ４～Ｑ６は、下アーム用のスイッチング素子であり、基板１４の導電パターンＰＢの上に配置されている。す本実施形態では、半導体チップＱ４～Ｑ６の各コレクタ電極は、導電パターンＰＢにはんだ等の導電性材料（不図示）を介して接続されている。
ダイオードＤ１～Ｄ６は、ＦＷＤ（Ｆｒｅｅ Ｗｈｅｅｌｉｎｇ Ｄｉｏｄｅ：還流ダイオード）であり、それぞれ、半導体チップＱ１～Ｑ６と並列に設けられている。ダイオードＤ１～Ｄ６の一方の面（ここでは上面）にはアノードが形成され、他方の面（ここでは下面）にはカソードが形成されている。
ダイオードＤ１～Ｄ３は基板１５の導電パターンＰＥの上に配置されている。本実施形態では、ダイオードＤ１～Ｄ３のカソードは、基板１５の導電パターンＰＥにはんだ等の導電性材料（不図示）を介して接続されている。また、ダイオードＤ１のアノードは、半導体チップＱ１のエミッタ電極および導電パターンＰＦに接続されている。また、半導体チップＱ２のエミッタ電極は、ダイオードＤ２のアノードおよび導電パターンＰＦに接続されている。また、ダイオードＤ３のアノードは、半導体チップＱ３のエミッタ電極および導電パターンＰＦに接続されている。
また、ダイオードＤ４～Ｄ６は、基板１４の導電パターンＰＢの上に配置されている。本実施形態では、ダイオードＤ４～Ｄ６のカソードは、基板１４の導電パターンＰＢにはんだ等の導電性材料（不図示）を介して接続されている。また、半導体チップＱ４のエミッタ電極は、ダイオードＤ４のアノードおよび導電パターンＰＣに接続されている。また、ダイオードＤ５のアノードは、半導体チップＱ５のエミッタ電極および導電パターンＰＣに接続されている。また、半導体チップＱ６のエミッタ電極は、ダイオードＤ６のアノードおよび導電パターンＰＣに接続されている。
以上の構成により、半導体チップＱ１～Ｑ３のゲート電極には、制御端子Ｇ１の電圧が導電パターンＰＧを介して印加される。そして、半導体チップＱ１～Ｑ３がオンすると、正極端子Ｃ１→導電パターンＰＡ→導電パターンＰＥ→半導体チップＱ１～Ｑ３→導電パターンＰＦ→出力端子Ｅ１Ｃ２に電流が流れる。また、半導体チップＱ４～Ｑ６のゲート電極には、制御端子Ｇ２の電圧が導電パターンＰＤを介して印加される。そして、半導体チップＱ４～Ｑ６がオンすると、出力端子Ｅ１Ｃ２→導電パターンＰＦ→導電パターンＰＢ→半導体チップＱ４～Ｑ６→導電パターンＰＣ→負極端子Ｅ２の経路で電流が流れる。
ここで、例えば、図３に示すように導電パターン（ここでは導電パターンＰＣとＰＤ）に平行に電流が流れる場合、導電パターンＰＣに流れる電流の時間変化が大きいと、電磁誘導（相互インダクタンス）による磁気結合により、導電パターンＰＤに逆バイアス方向の電圧が発生することがある。この電磁誘導（例えば図２の拡大図に記載した電磁誘導）により、半導体チップＱ６のゲート電圧に影響（ノイズ）を与えることがあり、半導体チップＱ６が誤動作するおそれがある。なお、ここでは、半導体チップＱ６を例に挙げて説明したが、他の半導体チップについても同様に電磁誘導により誤動作するおそれがある。
そこで、本実施形態では、レイアウトの設定を変えることによって、誤動作を抑制できるようにしている。
＜本実施形態＞
図４は、第１実施形態の半導体モジュール１の内部構造を示す平面図である。図５は、半導体モジュール１のＹ方向に沿った断面図である。また、図６は、図４の半導体モジュール１の等価回路を示す図である。本実施形態においても、比較例と同様に互いに直交（交差）するＸ方向、Ｙ方向、及びＺ方向を定めている。図４は、半導体モジュール１を上から見た図であり、後述する筐体２の上面を透過させて内部の構成を図示している。ただし、説明のため筐体２の各辺（辺２ａ～２ｄ）は図示している。なお、本実施形態において、Ｙ方向は「第１方向」に相当し、Ｘ方向は「第２方向」に相当し、Ｚ方向は「第３方向」に相当する。
半導体モジュール１は、筐体２、ベース基板３、基板４，５、半導体チップＱ１～Ｑ６、ダイオードＤ１～Ｄ６、正極端子Ｃ１、負極端子Ｅ２、出力端子Ｅ１Ｃ２、制御端子Ｇ１，Ｇ２、およびセンス端子Ｅ１１，Ｅ２２を備えている。なお、比較例と同一構成の部分には同一符号を付し、説明を省略することがある。
ベース基板３は、Ａｌ、Ｃｕなどで形成された導電性の高い大基板であり、平面視において、後述する筐体２と同様の形状（略四辺形）である。図４では、都合上、ベース基板３の平面形状を、筐体２の平面形状（辺２ａ～２ｄ）に合わせている。ベース基板３の下側（Ｚ方向負側）には放熱フィン（不図示）などが設けられている。また、ベース基板３の上には、基板４、基板５、筐体２（カバー）などが配置される。なお、ベース基板３は「第１基板」に相当する。
基板４は、例えば、ＤＣＢ基板又はＡＭＢ基板であり、絶縁物（アルミナ、ＡＩＮ、ＳｉＮなど）で形成された絶縁プレート４０を挟む両側に導電パターン（ＣｕやＡｌなど）が形成されている。具体的には、絶縁プレート４０の上側には、図４に示す導電パターン（導電パターンＰ１など）が形成され、導電パターンＰ１の上には、半導体チップＱ１～Ｑ３やダイオードＤ１～Ｄ３が配置される。基板４上の導電パターンについては後述する。また、絶縁プレート４０の下側には、導電パターンＰ４０が形成されており、導電パターンＰ４０はベース基板３に接続されている。なお、基板４は「第２基板」に相当する。
基板５も基板４と同様の構成（ＤＣＢ基板又はＡＭＢ基板）である。基板５の絶縁プレート５０の上側には、図４に示す導電パターンＰ２２などが形成され、導電パターンＰ２２の上には、半導体チップＱ４～Ｑ６やダイオードＤ４～Ｄ６が配置される。基板５上の導電パターンについては後述する。また、絶縁プレート５０の下側には、導電パターンＰ５０が形成されており、導電パターンＰ５０はベース基板３に接続されている。なお、基板５は「第３基板」に相当する。
筐体２（カバー）は、半導体モジュール１を構成する各部材（半導体チップＱ１～Ｑ６など）を収容する。具体的には、本実施形態の筐体２は、図５に示すように、ベース基板３の上に取り付けられて、ベース基板３とともに、各部材を収容する。筐体２は、平面視において略四辺形であり、Ｙ方向に互いに対向する２辺（辺２ａと辺２ｂ）、及びＸ方向に互いに対向する２辺（辺２ｃと辺２ｄ）を有している。なお、筐体２の辺２ａは「第１の辺」に相当し、辺２ｂは「第２の辺」に相当する。また、辺２ｃは「第３の辺」に相当し、辺２ｄは「第４の辺」に相当する。
筐体２の辺２ａ側の部位には、正極端子Ｃ１と、負極端子Ｅ２が設けられている。また、辺２ｂ側の部位には出力端子Ｅ１Ｃ２が設けられている。なお、本実施形態の半導体モジュール１では、出力端子Ｅ１Ｃ２は２つ設けられている。このため、出力端子Ｅ１Ｃ２の面積は、正極端子Ｃ１及び負極端子Ｅ２のそれぞれの面積よりも大きい。これにより電流を多く流すことができる。なお、図４の２つの出力端子Ｅ１Ｃ２を一体に設けてもよい。
また、本実施形態の半導体モジュール１では、辺２ｃ側の部位に制御端子Ｇ１，Ｇ２とセンス端子Ｅ１１，Ｅ２２が設けられている。より具体的には、基板４に隣接する部位（Ｙ方向の中央よりも正側）には、制御端子Ｇ１とセンス端子Ｅ１１が設けられ、基板５に隣接する部位（Ｙ方向の中央よりも負側）には、制御端子Ｇ２とセンス端子Ｅ２２が設けられている。なお、制御端子Ｇ１は、「第１制御端子」に相当し、制御端子Ｇ２は「第２制御端子」に相当する。また、センス端子Ｅ１１は「第１センス端子」に相当し、センス端子Ｅ２２は「第２センス端子」に相当する。
（基板４側の構成について）
図４に示すように、基板４上（絶縁プレート４０の上）には、導電パターンＰ１，Ｐ２１，Ｐ３２、および制御導電パターンＰ４，Ｐ５が設けられている。
導電パターンＰ１は、正極端子Ｃ１に接続されている。また、導電パターンＰ１には、半導体チップＱ１～Ｑ３、およびダイオードＤ１～Ｄ３が配置されている。半導体チップＱ１～Ｑ３とダイオードＤ１～Ｄ３は、Ｙ方向に交互に並ぶように配置されている。これにより、発熱を分散させることができる。なお、半導体チップＱ１～Ｑ３は、上アーム側のスイッチング素子を構成しており、この上アーム側のスイッチング素子は、「第１スイッチング素子」に相当する。また、導電パターンＰ１は「第１導電パターン」に相当する。
本実施形態では半導体チップとしてＩＧＢＴを用いており、図５に示すように上面（おもて面）にはゲート電極とエミッタ電極が設けられ、下面（うら面）にはコレクタ電極が設けられている。ただし、半導体チップは、ＩＧＢＴには限られず、例えば、ＭＯＳＦＥＴでもよい。ＭＯＳＦＥＴの場合、上面には、ゲート電極とソース電極、下面にはドレイン電極が設けられる。
半導体チップＱ１～Ｑ３のコレクタ電極、およびダイオードＤ１～Ｄ３のカソードは、はんだ等の導電性材料（不図示）を介して導電パターンＰ１に接続されている。また、ダイオードＤ１のアノードは、半導体チップＱ１のエミッタ電極および導電パターンＰ２１に接続されている。また、半導体チップＱ２のエミッタ電極は、ダイオードＤ２のアノードおよび導電パターン２１に接続されている。また、ダイオードＤ３のアノードは、半導体チップＱ３のエミッタ電極および導電パターン２１に接続されている。
導電パターンＰ２１は、基板５の導電パターンＰ２２と互いに接続されており、導電パターンＰ２２とともに導電パターンＰ２を構成している。なお、導電パターンＰ２は、「第２導電パターン」に相当し、導電パターンＰ２１は、「第１部位」に相当し、導電パターンＰ２２は「第２部位」に相当する。
導電パターンＰ３２は、負極端子Ｅ２に接続されている。また、導電パターンＰ３２は、基板５の導電パターンＰ３１と互いに接続されており、導電パターンＰ３１とともに導電パターンＰ３を構成している。なお、導電パターンＰ３は、「第３導電パターン」に相当し、導電パターンＰ３１は、「第３部位」に相当し、導電パターンＰ３２は「第４部位」に相当する。
制御導電パターンＰ４は、制御端子Ｇ１と半導体チップＱ１～Ｑ３の各ゲート電極を接続するためのパターンである。制御導電パターンＰ４は、導電パターンＰ１よりもＸ方向負側（辺２ｃ側）に配置されており、Ｙ方向に細長いパターンに形成されている。制御導電パターンＰ４の長手方向（Ｙ方向）の長さは、半導体チップＱ１～Ｑ３のうち、最もＹ方向正側（辺２ａ側）に配置された半導体チップＱ１のゲート電極の幾何中心と、最もＹ方向負側（辺２ｂ側）に配置された半導体チップＱ３のゲート電極の幾何中心との間の距離Ｈ１よりも長い。これにより、制御導電パターンＰ４と各半導体チップ（半導体チップＱ１～Ｑ３）のゲート電極とをＸ方向に沿って（主電流の流れる方向と垂直に）接続することができる。なお、半導体チップＱ１～Ｑ３（及び半導体チップＱ４～Ｑ６）のゲート電極は、「制御電極」に相当し、制御導電パターンＰ４は、「第１制御導電パターン」に相当する。また「幾何中心」とは、例えば、平面視における制御電極の形状の中心である。
制御導電パターンＰ５は、センス端子Ｅ１１と半導体チップＱ１～Ｑ３の各エミッタ電極とを接続するためのパターンである。制御導電パターンＰ５は、制御導電パターンＰ４の隣（制御導電パターンＰ４と導電パターンＰ１の間）において、制御導電パターンＰ４と同様の形状に形成されている。
基板４には、上記の各パターンがＸ方向の負側から正側に向かって、制御導電パターンＰ４、制御導電パターンＰ５、導電パターンＰ１、導電パターンＰ２１（Ｐ２）、導電パターンＰ３２（Ｐ３）の順番に配置されている。なお、導電パターンＰ１の破線は、半導体チップＱ１～Ｑ３のゲート電極やエミッタ電極へのワイヤ（配線部材Ｗ）が設けられた領域と、設けられていない領域との境界を示している。破線よりもＸ方向負側では半導体チップＱ１～Ｑ３を制御するための電流が主に流れ、破線よりもＸ方向正側（導電パターンＰ３など）では、半導体チップＱ１～Ｑ３，Ｑ４～Ｑ６がオンすることによる電流（主電流）が主に流れる。
（基板５側の構成について）
図４に示すように、基板５上（絶縁プレート５０の上）には、導電パターンＰ２２，Ｐ３１、制御導電パターンＰ６，Ｐ７が設けられている。
導電パターンＰ２２は、２つの出力端子Ｅ１Ｃ２に接続されている。また、導電パターンＰ２２には、半導体チップＱ４～Ｑ６およびダイオードＤ４～Ｄ６が配置されている。なお、半導体チップＱ４～Ｑ６は、下アーム側のスイッチング素子を構成している。この下アーム側のスイッチング素子は、「第２スイッチング素子」に相当し、上アーム側のスイッチング素子（第１スイッチング素子）に直列接続されている。
半導体チップＱ４～Ｑ６のコレクタ電極、およびダイオードＤ４～Ｄ６のカソードは、はんだ等の導電性材料（不図示）を介して導電パターンＰ２２に接続されている。また、ダイオードＤ４のアノードは、半導体チップＱ４のエミッタ電極および導電パターンＰ３１に接続されている。また、半導体チップＱ５のエミッタ電極は、ダイオードＤ５のアノードおよび導電パターン３１に接続されている。また、ダイオードＤ６のアノードは、半導体チップＱ６のエミッタ電極および導電パターン３１に接続されている。
導電パターンＰ３１は、前述したように基板４の導電パターンＰ３２と接続されており、導電パターンＰ３２とともに導電パターンＰ３を構成している。
制御導電パターンＰ６は、制御端子Ｇ２と半導体チップＱ４～Ｑ６の各ゲート電極を接続するためのパターンである。制御導電パターンＰ６は、導電パターンＰ２２（Ｐ２）よりもＸ方向負側（辺２ｃ側）に配置されており、Ｙ方向に細長いパターンに形成されている。制御導電パターンＰ６の長手方向（Ｙ方向）の長さは、半導体チップＱ４～Ｑ６のうち、最もＹ方向正側（辺２ａ側）に配置された半導体チップＱ４のゲート電極の幾何中心と、最もＹ方向負側（辺２ｂ側）に配置された半導体チップＱ６のゲート電極の幾何中心との間の距離Ｈ２よりも長い。これにより、制御導電パターンＰ６と各半導体チップ（半導体チップＱ４～Ｑ６）のゲート電極とをＸ方向に沿って接続することができる。なお、制御導電パターンＰ６は、「第２制御導電パターン」に相当する。
制御導電パターンＰ７は、センス端子Ｅ２２と半導体チップＱ４～Ｑ６の各エミッタ電極とを接続するためのパターンである。制御導電パターンＰ７は、制御導電パターンＰ６の隣（制御導電パターンＰ６と導電パターンＰ２２の間）において、制御導電パターンＰ６と同様の形状に形成されている。
基板５には、上記の各パターンがＸ方向の負側から正側に向かって、制御導電パターンＰ６、制御導電パターンＰ７、導電パターンＰ１、導電パターンＰ２２（Ｐ２）、導電パターンＰ３１（Ｐ３）の順番に配置されている。なお、導電パターンＰ２２における破線は、基板４と同様に、半導体チップＱ４～Ｑ６のゲート電極やエミッタ電極へのワイヤ（配線部材Ｗ）が設けられた領域と、設けられていない領域との境界を示している。
以上の構成により、半導体チップＱ１～Ｑ３のゲート電極には、制御端子Ｇ１の電圧が制御導電パターンＰ４を介して印加される。そして、半導体チップＱ１～Ｑ３がオンすると、正極端子Ｃ１→導電パターンＰ１→半導体チップＱ１～Ｑ３→導電パターンＰ２１→導電パターンＰ２２→出力端子Ｅ１Ｃ２に電流が流れる。また、半導体チップＱ４～Ｑ６のゲート電極には、制御端子Ｇ２の電圧が制御導電パターンＰ６を介して印加される。そして、半導体チップＱ４～Ｑ６がオンすると、出力端子Ｅ１Ｃ２→導電パターンＰ２２→半導体チップＱ４～Ｑ６→導電パターンＰ３１→導電パターンＰ３２→負極端子Ｅ２の経路で電流が流れる。
本実施形態では、比較例に対して、基板サイズを変えずに、端子や導電パターンのレイアウトを変えている。具体的には、制御端子Ｇ１，Ｇ２とセンス端子Ｅ１１，Ｅ２２を、筐体２の辺２ｃの側に設けている。そして、導電パターンＰ１は、半導体チップＱ１～Ｑ３が配置されるとともに正極端子Ｃ１に接続され、導電パターンＰ２は、半導体チップＱ４～Ｑ６が配置されるとともに出力端子Ｅ１Ｃ２に接続され、導電パターンＰ３は、負極端子Ｅ２および、半導体チップＱ４～Ｑ６に接続され、筐体２の辺２Ｄの側に設けられている。これにより、主電流が流れるパターン（導電パターンＰ３）と、制御端子Ｇ１，Ｇ２等を離間させることができるので、電磁誘導の影響を低減することができ、誤動作を抑制できる。
＝＝＝＝＝第２実施形態＝＝＝＝＝
図７は、第２実施形態の半導体モジュール１Ａの内部構造を示す平面図である。また、図８は、図７の半導体モジュール１Ａの等価回路を示す図である。図７、図８において、第１実施形態と同一構成の部分には、同一符号を付し説明を省略する。
第２実施形態の半導体モジュール１Ａは、制御端子Ｇ１およびセンス端子Ｅ１１の間と、制御端子Ｇ２およびセンス端子Ｅ２２の間に、それぞれ、コモンモードノイズを除去するためのコモンモードコア７が設けられている。なお、コモンモードコア７は、「フィルタ」に相当する。コモンモードコア７を設けていることにより、制御端子Ｇ１（Ｇ２）とセンス端子Ｅ１１（Ｅ２２）の２つの端子にのるノイズを抑制できるので、精度よくスイッチのタイミングを定めることができる。
また、第２実施形態の半導体モジュール１Ａでは、半導体チップＱ１～Ｑ６およびダイオードＤ１～Ｄ６の配置が前述の実施形態と異なっている。具体的には、基板４において、半導体チップＱ１～Ｑ３は導電パターンＰ１のＸ方向負側に配置されており、それぞれＹ方向に並んでいる。また、ダイオードＤ１～Ｄ３はＸ方向正側に配置され、それぞれＹ方向に並んでいる。このように配置することで、ゲートーエミッタ配線を、主電流が流れるパターンからさらに離すことができる（図７における破線の位置が図４の位置よりもＸ方向負側になっている）。すなわち、電磁誘導の影響をより受けにくくすることができる。
なお、基板５側についても同様であるので説明を省略する。
＝＝＝＝＝第３実施形態＝＝＝＝＝
図９Ａは、第３実施形態の側面図であり、図９Ｂは斜視図、図９Ｃは平面図である。
ここでは半導体モジュールの構成を、一部簡略化して図示している。また、第１実施形態と対応する部分には同一符号を付し説明を省略する。また、以下では基板４側について説明するが、基板５側についても同様である。
図９Ａに示すように、第３実施形態では、制御導電パターンＰ４，Ｐ５と、導電パターンＰ１～Ｐ３が別の基板に形成されている。具体的には、制御導電パターンＰ４，Ｐ５は制御基板４Ａに形成されており、導電パターンＰ１～Ｐ３は主回路基板４Ｂに形成されている。また、制御基板４Ａおよび主回路基板４Ｂはベース基板３の上に配置されており、制御導電パターンＰ４，Ｐ５は、導電パターンＰ１～Ｐ３と同一平面上に形成されている。
主回路基板４Ｂは、前述の実施形態の基板４と同様の基板（ＤＣＢ基板等）である。なお、主回路基板４Ｂは、「基板」に相当する。
制御基板４Ａは、主回路基板４Ｂとは異なる種類の基板（例えば、プリント基板）であり、主回路基板４Ｂよりも低コストの基板である。
図９Ｂ、図９Ｃに示すように、主回路基板４Ｂ（ＤＣＢ基板等）に半導体チップやダイオード素子を配置することにより、放熱性を確保することができる。また、放熱性のあまり必要のない制御導電パターンＰ４，Ｐ５は、低コストの制御基板４Ａ（プリント基板）に配置することによりコストを削減することができる。
図１０Ａは、第３実施形態の変形例の構成を示す側面図であり、図１０Ｂは斜視図、図１０Ｃは平面図である。また、図１０Ｂ、図１０Ｃでは、図９Ｂ、図９Ｃと、それぞれ対応する部分のみを示している。
この変形例においても制御導電パターンＰ４，Ｐ５は制御基板４Ａに形成されており、導電パターンＰ１～Ｐ３は主回路基板４Ｂに形成されている。
ただし、この変形例では、制御基板４Ａは、図１０Ａ、図１０Ｂに示すように、Ｚ方向において、主回路基板４Ｂから離間した位置（主回路基板４Ｂよりも上方）に配置されている。具体的には、制御端子Ｇ１の内側の側面に台座１００が設けられており、その台座１００の上に制御基板４Ａが配置されている。このように、制御部（制御導電パターンＰ４，Ｐ５）を上側に離すことにより、電磁誘導の影響を効率よく抑制できる。
さらに、この変形例では、図１０Ｂ、図１０Ｃに示すように、制御基板４Ａおよび主回路基板４Ｂは、平面視において重なる重複領域Ｒを有する。これにより、図１０ＣにおけるＸ方向の長さＬ２は、図９Ｃの長さＬ１よりも短くなる（Ｌ２＜Ｌ１）。よって、平面視における基板面積を小さくでき、モジュールサイズを小さくすることができる。また、この場合においても、主電流からの電磁誘導の影響を抑制することができる。
図１１は、第３実施形態の別の変形例を示す図である。この変形例では、半導体チップＱ１、Ｑ３のゲート電極がＸ方向正側（筐体２の辺２Ｄ側）に設けられている。これにより、平面視において、制御基板４Ａは、半導体チップＱ１，Ｑ３の一部と重なっている。よって、図１０Ｃの場合と比べて、重複領域Ｒを大きくすることができ、図１１におけるＸ方向の長さＬ３は、第３実施形態（図１０Ｃ）のＬ２よりもさらに短くなる（Ｌ３＜Ｌ２＜Ｌ１）。これにより、さらにモジュールサイズを小さくすることができる。
＝＝＝まとめ＝＝＝
以上、本実施形態の半導体モジュール１について説明した。
半導体モジュール１は、直列接続された第１スイッチング素子（半導体チップＱ１～Ｑ３）および第２スイッチング素子（半導体チップＱ４～Ｑ６）と、筐体２と、正極端子Ｃ１と、負極端子Ｅ２と、出力端子Ｅ１Ｃ２と、制御端子Ｇ１，Ｇ２とセンス端子Ｅ１１，Ｅ２２と、導電パターンＰ１～Ｐ３とを備えている。筐体２は、平面視においてＸ方向に互いに対向する辺２ａ，２ｂと、Ｙ方向に互いに対向する辺２ｃ，２ｄと、を有し、第１スイッチング素子および第２スイッチング素子を収容する。正極端子Ｃ１と負極端子Ｅ２は、筐体２の辺２ａ側に設けられ、出力端子Ｅ１Ｃ２は、筐体２の辺２ｂ側に設けられている。また、制御端子Ｇ１，Ｇ２とセンス端子Ｅ１１，Ｅ２２は、筐体２の辺２ｃ側に設けられている。そして、導電パターンＰ１は、第１スイッチング素子が配置されるとともに正極端子Ｃ１に接続され、導電パターンＰ２は、第２スイッチング素子が配置されるとともに出力端子Ｅ１Ｃ２に接続され、導電パターンＰ３は、負極端子Ｅ２および第２スイッチング素子に接続され、筐体２の辺２Ｄの側に設けられている。
これにより、主電流が流れるパターン（第３パターン）と、制御端子Ｇ１，Ｇ２等を離間させることができるので、電磁誘導の影響を低減でき、誤動作を抑制できる。
また、半導体モジュール１には出力端子Ｅ１Ｃ２が２つ設けられており、平面視において、出力端子Ｅ１Ｃ２の面積は、正極端子Ｃ１および負極端子Ｅ２のそれぞれの面積よりも大きい。
これにより、出力端子Ｅ１Ｃ２に流れる電流を多く取ることができる。
また、制御端子Ｇ１と半導体チップＱ１～Ｑ３を接続するための制御導電パターンＰ４と、制御端子Ｇ２と半導体チップＱ４～Ｑ６を接続するための制御導電パターンＰ６とを有し、制御導電パターンＰ４は、導電パターンＰ１よりも辺２ｃの側（Ｘ方向負側）に配置され、制御導電パターンＰ６は、導電パターンＰ２よりも辺２ｃの側に配置されている。
これにより、主電流による電磁誘導の影響を受けにくくすることができる。
また、制御導電パターンＰ４の長手方向（Ｙ方向）の長さは、半導体チップＱ１のゲート電極の幾何中心とＱ３のゲート電極の幾何中心との間の距離Ｈ１よりも長く、制御導電パターンＰ６の長手方向（Ｙ方向）の長さは、半導体チップＱ４のゲート電極の幾何中心と半導体チップＱ６のゲート電極の幾何中心との間の距離Ｈ２よりも長い。
これにより、制御導電パターンＰ４と半導体チップＱ１～Ｑ３、および制御導電パターンＰ６と半導体チップＱ４～Ｑ６をＸ方向（主電流が流れる方向と直交する方向）に沿って接続できる。
また、第３実施形態の変形例では、制御導電パターンＰ４は、制御基板４Ａに設けられており、導電パターンＰ１～Ｐ３は、主回路基板４Ｂに設けられており、Ｚ方向において、制御基板４Ａは、主回路基板４Ｂから離間した位置に配置されている。
これにより、電磁誘導の影響を効率的に抑制することができる。
また、第３実施形態の変形例では、制御基板４Ａと主回路基板４Ｂは、平面視において重なる重複領域Ｒを有している。
これにより、モジュールサイズを小さくすることができる。
また、第３実施系形態の別の変形例では、重複領域Ｒには、半導体チップＱ１～Ｑ３の少なくとも一部が含まれる。
これにより、モジュールサイズをさらに小さくすることができる。
また、第３実施系形態の別の変形例では、半導体チップＱ１～Ｑ３のゲート電極は、各半導体チップのＸ方向正側（筐体２の辺２Ｄの側）に設けられている。
これにより、重複領域Ｒを大きくでき、モジュールサイズを小さくすることができる。
また、第２実施形態では、制御端子Ｇ１およびセンス端子Ｅ１１の間と、制御端子Ｇ２およびセンス端子Ｅ２２の間と、には、コモンモードノイズを除去するためのコモンモードコア７が設けられている。
これにより、ゲート電流とエミッタ電流が同じ値になるように動作させることができ、外部磁界の影響を抑制できる。
また、第１実施系形態の半導体モジュール１は、導電性のベース基板３と、ベース基板３上の基板４および基板５と、を有している。導電パターンＰ２は、互いに接続された導電パターンＰ２１と導電パターンＰ２２を含み、導電パターンＰ３は、互いに接続された導電パターンＰ３１と導電パターンＰ３２を含む。そして、基板４は、導電パターンＰ１と、導電パターンＰ２１と、導電パターンＰ３２と、半導体チップＱ１～Ｑ３とを有し、基板５は、導電パターンＰ２２と、導電パターンＰ３１と、半導体チップＱ４～Ｑ５とを有している。
これにより、各基板（基板４，５）で、電磁誘導の影響を低減できる。
また、基板４には、Ｘ方向に、制御導電パターンＰ４、導電パターンＰ１、導電パターンＰ２１、導電パターンＰ３２の順番に配置されており、基板５には、Ｘ方向に、制御導電パターンＰ６、導電パターンＰ２２、導電パターンＰ３１の順番に配置されている。
これにより、主電流による電磁誘導の影響を受けにくくすることができる。
また、正極端子Ｃ１は、導電パターンＰ１に接続されており、出力端子Ｅ１Ｃ２は、導電パターンＰ２２に接続されており、負極端子Ｅ２は、導電パターンＰ３２に接続されている。
これにより、各導電パターンに電流を流すことができる。
上記の実施形態は、本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。また、本発明は、その趣旨を逸脱することなく、変更や改良され得るとともに、本発明にはその等価物が含まれるのはいうまでもない。
前述の実施形態では、半導体モジュールの形状（平面視における形状）は略四辺形であったが、四辺形でなくてもよい。例えば５以上の辺を有する形状であってもよい。
前述の実施形態では、制御導電パターンＰ４、Ｐ５を設けていたが、制御端子Ｇ１と半導体チップＱ１～Ｑ３のゲート電極、およびセンス端子Ｅ１１と半導体チップＱ１～Ｑ３のエミッタ電極を配線部材Ｗで直接接続してもよい（基板５側についても同様）。
また、前述の実施形態では、上アーム側および下アーム側のスイッチング素子がそれぞれ複数（３つ）の半導体チップ（半導体チップＱ１～Ｑ３，Ｑ４～Ｑ６）で構成されていたが、これには限られず、２つ以下（例えば１つ）でもよいし、４つ以上であってもよい。
１，１Ａ，１０ 半導体モジュール
２，１２ 筐体
２ａ～２ｄ，１２ａ～１２ｄ 辺
３ ベース基板
４，１４ 基板
４Ａ 制御基板
４Ｂ 主回路基板
５，１５ 基板
７ コモンモードコア
Ｑ１～Ｑ６ 半導体チップ
Ｄ１～Ｄ６ ダイオード
Ｃ１ 正極端子
Ｅ２ 負極端子
Ｅ１Ｃ２ 出力端子
Ｇ１，Ｇ２ 制御端子
Ｅ１１，Ｅ２２ センス端子
ＰＡ～ＰＧ，Ｐ１～Ｐ３，Ｐ３１，Ｐ３２，Ｐ２１，Ｐ２２ 導電パターン
Ｐ４～Ｐ７ 制御導電パターン

Claims (12)

  1. 第１スイッチング素子と、
    前記第１スイッチング素子に直列接続された第２スイッチング素子と、
    平面視において第１方向に互いに対向する第１の辺および第２の辺と、前記第１方向と交差する第２方向に互いに対向する第３の辺および第４の辺と、を有し、前記第１および第２スイッチング素子を収容する筐体と、
    前記筐体の前記第１の辺側に設けられた正極端子と、負極端子と、
    前記筐体の前記第２の辺側に設けられた出力端子と、
    前記筐体の前記第３の辺側に設けられた、前記第１スイッチング素子の第１制御端子と、前記第１スイッチング素子の第１センス端子と、前記第２スイッチング素子の第２制御端子と、前記第２スイッチング素子の第２センス端子と、
    前記第１スイッチング素子が配置され、前記正極端子に接続された第１導電パターンと、
    前記第２スイッチング素子が配置され、前記出力端子に接続された第２導電パターンと、
    前記負極端子および前記第２スイッチング素子に接続され、前記第４の辺側に設けられた第３導電パターンと、
    を備える半導体モジュール。
  2. 請求項１に記載の半導体モジュールであって、
    平面視において、前記出力端子の面積は、前記正極端子および前記負極端子のそれぞれの面積よりも大きい、
    半導体モジュール。
  3. 請求項１に記載の半導体モジュールであって、
    前記第１制御端子と前記第１スイッチング素子とを接続するための第１制御導電パターンと、
    前記第２制御端子と前記第２スイッチング素子とを接続するための第２制御導電パターンと、
    を有し、
    前記第１制御導電パターンは、前記第１導電パターンよりも前記第３の辺側に配置され、
    前記第２制御導電パターンは、前記第２導電パターンよりも前記第３の辺側に配置されている
    半導体モジュール。
  4. 請求項３に記載の半導体モジュールであって、
    前記第１および第２スイッチング素子は、それぞれ、複数の半導体チップを含み、
    前記第１制御導電パターンの長手方向の長さは、前記第１スイッチング素子の前記複数の半導体チップのうち前記第１の辺側に配置された半導体チップの制御電極の幾何中心と、前記第２の辺側に配置された半導体チップの制御電極の幾何中心との間の距離よりも長く、
    前記第２制御導電パターンの長手方向の長さは、前記第２スイッチング素子の前記複数の半導体チップのうち前記第１の辺側に配置された半導体チップの制御電極の幾何中心と、前記第２の辺側に配置された半導体チップの制御電極の幾何中心との間の距離よりも長い、
    半導体モジュール。
  5. 請求項３又は４に記載の半導体モジュールであって、
    前記第１および第２制御導電パターンは、制御基板に形成されており、
    前記第１～第３導電パターンは、基板に形成されており
    前記第１方向および前記第２方向と交差する第３方向において、前記制御基板は、前記基板から離間した位置に配置されている、
    半導体モジュール。
  6. 請求項５に記載の半導体モジュールであって、
    前記制御基板および前記基板は、平面視において重なる重複領域を有する、
    半導体モジュール。
  7. 請求項６に記載の半導体モジュールであって、
    前記重複領域には、前記第１および第２スイッチング素子の少なくとも一部が含まれる、
    半導体モジュール。
  8. 請求項７に記載の半導体モジュールであって、
    前記第１および第２スイッチング素子は、それぞれ、半導体チップを含み、
    前記半導体チップの制御電極は、前記半導体チップの前記第４の辺側に設けられている、
    半導体モジュール。
  9. 請求項１に記載の半導体モジュールであって、
    前記第１制御端子および前記第１センス端子の間と、前記第２制御端子および前記第２センス端子の間と、には、それぞれ、コモンモードノイズを除去するためのフィルタが設けられている、
    半導体モジュール。
  10. 請求項１に記載の半導体モジュールであって、
    導電性の第１基板と、
    前記第１基板上の第２基板および第３基板と、を有し、
    前記第２導電パターンは、互いに接続された第１部位と第２部位を含み、
    前記第３導電パターンは、互いに接続された第３部位と第４部位を含み、
    前記第２基板は、前記第１導電パターンと、前記第１部位と、第４部位と、前記第１スイッチング素子とを有し、
    前記第３基板は、前記第２部位と、前記第３部位と、前記第２スイッチング素子とを有する、
    半導体モジュール。
  11. 請求項１０に記載の半導体モジュールであって、
    前記第１制御端子と前記第１スイッチング素子とを接続するための第１制御導電パターンと、
    前記第２制御端子と前記第２スイッチング素子とを接続するための第２制御導電パターンと、
    を有し、
    前記第２基板には、前記第２方向に、前記第１制御導電パターン、前記第１導電パターン、前記第１部位、前記第４部位の順番に配置されており、
    前記第３基板には、前記第２方向に、前記第２制御導電パターン、前記第２部位、前記第３部位の順番に配置されている、
    半導体モジュール。
  12. 請求項１１に記載の半導体モジュールであって、
    前記正極端子は、前記第１導電パターンに接続されており、
    前記出力端子は、前記第２部位に接続されており、
    前記負極端子は、前記第４部位に接続されている、
    半導体モジュール。
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