JP2003023104A

JP2003023104A - 半導体装置及びその作製方法

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Publication number: JP2003023104A
Application number: JP2001206451A
Authority: JP
Inventors: Toshiya Hashiguchi; 俊哉橋口
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2001-07-06
Filing date: 2001-07-06
Publication date: 2003-01-24

Abstract

(57)【要約】【課題】ゲート電極を自己整合的にシリサイド化する
際、ゲート絶縁膜のシリサイド化を防止し、絶縁耐圧の
高い構成を備えた、ＴＡＴ・ＤＲＡＭセルを有する半導
体装置、及びその作製方法を提供する。【解決手段】本半導体装置のトランジスタ部４０は、
ゲート電極を除いて、従来と同じ構成を備えている。膜
厚２０ｎｍのＳｉＮサイドウォール４２が、溝１４の両
溝壁に沿ってゲート絶縁膜１６上に設けられている。ゲ
ート電極４４が、両ＳｉＮサイドウォールの下端から溝
底まで埋めるリンドープトポリシリコン・ゲート電極本
体４４ａと、ゲート電極本体上のＳｉＮサイドウォール
間に形成されたリンドープトポリシリコン層４４ｂと、
ポリシリコン層を自己整合的にシリサイド化してなるシ
リサイド４４ｃとを有する多層膜で構成されている。Ｓ
ｉＮサイドウォールの間のポリシリコン層をシリサイド
化しているので、シリサイド化に際して、従来のよう
に、ゲート絶縁膜が損傷を受け、ゲート電極の絶縁耐圧
不良が生じようなことはない。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＴＡＴ・ＤＲＡＭ
セルを有する半導体装置及びその作製方法に関し、更に
詳細には、ＴＡＴ・ＤＲＡＭセルのゲート電極の絶縁耐
圧が良好な構成を備えた半導体装置、及びその作製方法
に関するものである。

【０００２】

【従来の技術】大量の情報を高速処理する半導体装置と
して、大容量のＤＲＡＭと高速ロジック集積回路を１チ
ップに埋め込んだＥｍｂ（Embeded ）ＤＲＡＭが実用化
されている。しかし、年々、加速される半導体装置の微
細化の要求に応じて、ＥｍｂＤＲＡＭにも、以下に挙げ
るような様々な問題が顕在化してきている。

【０００３】（１）ＤＲＡＭメモリセルの縮小に抗して
トランジスタの高性能を維持するために、半導体装置を
形成する半導体基板の基板濃度が益々高くなってきてお
り、その結果、ＤＲＡＭ部の接合部の濃度変化も急峻に
なって来ている。このため、接合部に印加される電界
は、益々強くなっており、メガビット級のＤＲＡＭで
は、接合部のリークをｐｐｍオーダーに抑制することが
難しくなっている。その結果、従来、マージンを持って
制御可能であったＤＲＡＭのデータ保持特性（一般にTa
il特性と言う）を従来同様に維持することは、困難にな
っている。そして、このままでは、世代ごとにキャパシ
タ容量を増大させてゆく以外に、有効な対策が見当たら
ない状況になっている。

【０００４】（２）ＤＲＡＭセルの縮小化に伴い、拡散
層の取り出しコンタクト（取り出し電極）と拡散層との
接触面積が狭くなり、世代ごとに約２倍の勢いでコンタ
クト抵抗が大きくなっている。０．１μｍ以降の世代で
は、コンタクト抵抗が、数キロオームにもなることが予
想され、メモリセル・トランジスタのオン抵抗に匹敵し
た抵抗値になると予想される。コンタクト抵抗が大きく
なると、コンタクト抵抗のばらつきが、メモリセル・ト
ランジスタのみならず、ＤＲＡＭの動作、特に高速動作
に大きく影響するので、ＤＲＡＭの製造過程で、コンタ
クトと拡散層との一層高い位置決め精度が要求される。
特に、高速動作が要求されるＤＲＡＭでは、その性能確
保上で位置決め精度の向上が問題となっている。

【０００５】（３）また、ＤＲＡＭセルの縮小化に伴
い、ワード線と、ワード線脇に形成する拡散層取り出し
コンタクトとの層間絶縁距離が、年々、縮小している。
例えば、ワード線と拡散層取り出しコンタクトとの間で
絶縁耐圧を確保するためには、メガビット級のＤＲＡＭ
では、ワード線と拡散層取り出しコンタクトとの層間絶
縁距離は、２０〜３０ｎｍが限界距離と言われているも
のの、ＤＲＡＭセルの面積縮小のトレンドがこのまま続
くと、０．１μｍ以降の世代では、ワード線と拡散層取
り出しコンタクトとの層間絶縁距離が２０〜３０ｎｍの
限界距離以下になる。

【０００６】（４）従来は、ＷＳｉ／ドープト・ポリシ
リコン・ポリサイド構造をＤＲＡＭのワード線に採用し
て、信号遅延の問題を緩和してきたが、近年のＤＲＡＭ
の微細化と共に、ワード線のアスペクト比が大きくな
り、またワード線の信号遅延を抑えるためにワード線の
配線構造を十分な低抵抗にすることが困難となって来て
いる。特に、高速動作が要求されるＥｍｂ・ＤＲＡＭな
どでは、このワード線遅延が、ＤＲＡＭのアクセスタイ
ムに影響する深刻な問題となっている。そこで、ゲート
電極（ワード線）の低抵抗化のために、サリサイド構造
の配線が実用化されている。しかし、サリサイド構造を
ＤＲＡＭセルのゲート電極（ワード線）に適用すると、
オフセットＳｉＯ₂を使えなくなるので、ＤＲＡＭセル
縮小化の障害となる。また、データ保持特性を維持する
ために、ＤＲＡＭの拡散層にはサリサイドを形成しない
ようにするプロセスが必要になるなどの問題があって、
現状では、ゲート電極にサリサイド構造を採用すること
は難しい。

【０００７】（５）また、ＤＲＡＭの縮小化と共に、Ｄ
ＲＡＭの記憶ノードコンタクトの形成に際して、余裕の
無い開口を設けることが必須になり、しかも、拡散層コ
ンタクトと同様に、コンタクト開口とワード線との距離
が絶縁耐圧限界ぎりぎりの距離になっている。その結
果、コンタクト径が小さくなるので、小さいコンタクト
径で抵抗増大を効率的に抑制する技術が必要となってい
る。

【０００８】（６）一方、ロジック部のトランジスタ性
能向上も目覚ましく、特にＰチャネル・トランジスタの
オフ・リークを抑制するためにボロンイオンをイオン注
入したＰ⁺ゲート電極が一般に用いられるようになって
きた。ところで、Ｐ⁺ゲート電極には、熱処理によるＰ⁺
ゲート電極の活性化に際し、不純物のボロンが基板側に
拡散してしまう、いわゆる「突き抜け」という問題が伴
う。そのために、Ｐチャネル・トランジスタの特性ばら
つきやゲート電極の空乏化、ゲート絶縁性の悪化といっ
た深刻な問題を引き起こしている。また、ＤＲＡＭの拡
散層コンタクトに広く用いられている、ドープトポリシ
リコンは、熱処理による活性化が不可欠な材料であり、
混載する際の整合性には注意を要する。

【０００９】

【発明が解決しようとする課題】今後の０．１μｍ世代
以降では、更なるゲート酸化膜の薄膜化が必要になると
共に、上述したように、現在の０．１８μｍ世代では何
とか許容できている技術も適用できなくなるおそれがあ
る。従って、チップの性能向上トレンドを維持するため
には、Ｅｍｂ・ＤＲＡＭ構造自体の抜本的な改善が必要
になると予想される。

【００１０】そこで、０．１μｍ以降のＥｍｂ・ＤＲＡ
Ｍで顕在化すると予想される、前述の６つの問題を全て
解決し、しかもチップ性能向上のトレンドを維持できる
素子構造として、ＤＲＡＭ部のワード線を基板に形成し
た「溝」に埋め込んでしまう、Trench Access Transist
or（ＴＡＴ）ＤＲＡＭセルが提案されている。

【００１１】ここで、図７を参照して、ＤＲＡＭメモリ
部とロジック部とを混載したＥｍｂ・ＤＲＡＭであっ
て、ＤＲＡＭメモリ部がＴＡＴ・ＤＲＡＭセルで構成さ
れている半導体装置の構成を説明する。図７は、ＴＡＴ
・ＤＲＡＭセルのトランジスタ部の構成を示す断面図で
ある。尚、半導体装置のロジック部は、本発明と直接的
な関係がないので、図７の図示及び説明を省略してい
る。ＴＡＴ・ＤＲＡＭセルのトランジスタ部１０は、Ｎ
チャネルトランジスタであって、図７に示すように、Ｓ
ｉ基板１２に形成した溝１４内にゲート絶縁膜１６を介
して埋め込んだゲート電極１８と、溝１４の側方の基板
上層に形成した拡散層２０と、拡散層２０に接続された
拡散層取り出し電極２２とを備えている。

【００１２】更に、図７を参照して、ＴＡＴ・ＤＲＡＭ
セルのトランジスタ部１０の構成を説明する。図７に示
すように、Ｓｉ基板１２には、素子分離領域２４が、例
えばＳＴＩ（Shallow Trench Isolation）技術によっ
て、例えば０．１μｍ〜０．２μｍ程度の深さで形成さ
れている。Ｓｉ基板１２および素子分離領域２４には、
溝１４が例えば５０ｎｍ〜１００ｎｍ程度の深さで形成
され、溝１４内にはゲート絶縁膜１６を介してワード線
（ゲート電極）１８が形成されている。

【００１３】２個の素子分離領域２４の間の領域、つま
りトランジスタ形成領域には、Ｐウエル２６が設けら
れ、Ｐウエル２６と溝１４との間のＳｉ基板１２の領域
には、高濃度、例えば１．０×１０¹⁸／ｃｍ³〜１．０
×１０¹⁹／ｃｍ³のチャネル拡散層２８が形成されてい
る。一方、溝１４の両側及び上部の半導体基板領域は、
殆ど、基板濃度であって、極めて低濃度、例えば１．０
×１０¹⁷／ｃｍ³〜１．０×１０¹⁸／ｃｍ³となってい
る。ゲート絶縁膜１６は、シリコンの熱酸化による酸化
シリコン膜の適用が可能であって、ゲート絶縁膜１６と
して例えば２ｎｍから４ｎｍ程度の厚さの酸化シリコン
膜が形成されている。

【００１４】また、ワード線（ゲート電極）１８は、そ
の上面がＳｉ基板１２表面より少なくとも３０ｎｍ以上
５０ｎｍ以下、好ましくは４０ｎｍ以上５０ｎｍ以下の
距離だけ、下方の位置に位置するように、形成されてい
て、後述の拡散層取り出し電極２０との耐圧が確保され
ている。ワード線（ゲート電極）１８は、信号遅延を抑
制するために、従来のＷＳｉ₂／ポリシリコンからなる
ポリサイド構造に代わり、コバルトシリサイド／ポリシ
リコンからなる耐熱性のサリサイドゲート構造が用いら
れている。そのため、ホウ素の突き抜けやタングステン
シリサイド界面への偏析などの問題は発生しない。図７
中、１８ａはコバルトシリサイド／ポリシリコンを示
す。

【００１５】また、溝１４の側方の基板上層部には、１
×１０¹⁸ｃｍ^-3〜３×１０¹⁸ｃｍ^-3程度の濃度のソース
／ドレイン拡散層２０が形成されている。Ｓｉ基板１２
との電界強度を緩和させることが望ましいので、拡散層
２０と共に、拡散層２０との接合部の半導体基板領域が
低濃度に設定され、低電界強度の接合が形成されてい
る。

【００１６】拡散層２０下のＳｉ基板１２は殆どイオン
注入されていない領域なので、１×１０¹⁶ｃｍ^-3〜５×
１０¹⁷ｃｍ^-3程度の非常に薄い濃度になっている。これ
により、本例のＮ−Ｐジャンクションは、超Graded Jun
ctionとなる。この超Graded Junctionは、逆バイアス時
の電界を緩和し、これにより、メガビット級のＤＲＡＭ
で僅かｐｐｍオーダーの不良ビットに起きる、通常より
も２桁程度も悪いジャンクションリークを抑制すること
ができる。この不良ビットのデータ保持特性が、ＤＲＡ
Ｍのチップ性能を支配しており、今後のＤＲＡＭでデー
タ保持特性を維持する重要な技術となっている。基板濃
度が５×１０¹⁶ｃｍ³程度ならば、８５℃で５００ｍsec
以上のデータ保持特性が期待できる。これは、実に４
〜５世代も前のＤＲＡＭのデータ保持特性に匹敵する性
能である。

【００１７】上述のように、ゲート電極１８がゲート絶
縁膜１６を介してＳｉ基板１２に埋め込まれ、拡散層２
０がＳｉ基板１２の上部層に形成されていることから、
チャネルは、ゲート電極１８が形成されている溝１４の
底部側の基板領域を廻り込むように形成される。これに
より、ＤＲＡＭのトランジスタ部は、溝１４をラウンド
する形でチャネルを形成して、長い実効的なチャネル長
を確保することも出来るので、バックバイアスを印加し
て使う、短チャネル効果が厳しいＤＲＡＭセルのトラン
ジスタ特性を安定化させることも出来る。

【００１８】拡散層２０上を含めてＳｉ基板１２上に
は、溝１４内を除いて、膜厚２０ｎｍから４０ｎｍのＣ
ＶＤ・ＳｉＯ₂膜３０が、形成されている。ＳｉＯ₂膜
３０は、（１）Ｐウエル形成のためにイオン注入を行う
際にバッファー膜の役割りを果たし、（２）後で行うＤ
ＲＡＭセルのトランジスタの基板濃度調整のためのイオ
ン注入時に、イオン注入に対するストッパとして働き、
ＤＲＡＭのジャンクション部の基板濃度の低濃度化を実
現し、（３）後の工程で、溝１４に埋め込まれたワード
線の表面にサリサイドを形成する際に、ＤＲＡＭ部の拡
散層にサリサイドが形成されるのを防止する役割等を果
たす。

【００１９】また、ゲート電極１８上、溝１４の溝壁の
ゲート絶縁膜１６に沿って、及びＳｉＯ₂膜３０上に
は、膜厚１０ｎｍのＳｉＮキャップ層３２が設けてあ
る。ＳｉＮキャップ層３２上には、第１の層間絶縁膜３
４が成膜され、表面が平坦化されている。第１の層間絶
縁膜３４、ＳｉＮキャップ層３２、及びＣＶＤ・ＳｉＯ
₂膜３０を貫通し、拡散層２０に達する拡散層取り出し
電極２２がリンドープトポリシリコンでプラグ状に形成
されている。取り出し電極２２は、拡散層２０の全面で
コンタクトして、コンタクト抵抗が低減するように、プ
ラグ径が出来る限り大きく形成されている。取り出し電
極２２は、それぞれ、設計に応じて、図示しないキャパ
シタ、及びビット線に接続されている。

【００２０】ところで、上述のＴＡＴ・ＤＲＡＭセルを
作製するに当たり、ＤＲＡＭのゲート電極表面を自己整
合的にシリサイド化する際、つまりサリサイドを形成す
る際に、シリサイド化の反応が進みすぎて、コバルトが
ゲート絶縁膜とも反応し、ゲート絶縁膜を損傷して、絶
縁耐圧不良を起こすという問題があった。

【００２１】そこで、本発明の目的は、ゲート電極を自
己整合的にシリサイド化する際、ゲート絶縁膜のシリサ
イド化を防止し、絶縁耐圧の高い構成を備えた、ＴＡＴ
・ＤＲＡＭセルを有する半導体装置、及びその作製方法
を提供することである。

【００２２】

【課題を解決するための手段】上記目的を達成するため
に、本発明に係る半導体装置は、半導体基板に形成した
溝内にゲート絶縁膜を介して埋め込まれ、かつ自己整合
的にシリサイド化された上部層を有するゲート電極を備
えたＴＡＴ・ＤＲＡＭセルを有する半導体装置におい
て、絶縁膜サイドウォールが、溝上部の対向する両溝壁
に沿ってゲート絶縁膜上に設けられ、ゲート電極が、両
絶縁膜サイドウォールの下端から溝底までの溝下部に設
けられたシリコンからなるゲート電極本体と、ゲート電
極本体上の絶縁膜サイドウォール間に自己整合的に形成
されたシリサイドとを有する多層膜で構成されているこ
とを特徴としている。

【００２３】本発明に係る半導体装置は、Ｅｍｂ（Embe
ded ）ＤＲＡＭに限らず、ＴＡＴ・ＤＲＡＭセルを有す
る半導体装置である限り適用でき、必ずしもロジック集
積回路部を有する半導体装置、つまりＥｍｂ（Embeded
）ＤＲＡＭである必要はない。好適には、ゲート電極
本体とシリサイドとの間にシリコン層が設け、シリコン
層をシリサイド化することにより、より容易に自己整合
的にシリサイド化することができる。また、好適には、
絶縁膜サイドウォールは、その膜厚がゲート絶縁膜より
厚くなるように形成されている。これにより、ゲート電
極の絶縁耐圧を向上させることができる。

【００２４】本発明に係る半導体装置の作製方法は、Ｔ
ＡＴ・ＤＲＡＭセルを有する半導体装置の作製方法であ
って、半導体基板に形成した溝内にゲート絶縁膜を介し
てゲート電極を埋め込み形成するに当たり、溝下部にシ
リコンからなるゲート電極本体を形成する工程と、溝内
のゲート電極本体上の対向する両溝壁に沿ってゲート絶
縁膜上に絶縁膜サイドウォールを設ける工程と、絶縁膜
サイドウォール間にシリコン層を設け、続いてシリコン
層上部を自己整合的にシリサイド化する工程とを有する
ことを特徴としている。好適には、膜厚がゲート絶縁膜
より厚い絶縁膜サイドウォールを形成する。

【００２５】

【発明の実施の形態】以下に、実施形態例を挙げ、添付
図面を参照して、本発明の実施の形態を具体的かつ詳細
に説明する。尚、以下の実施形態例で示す成膜方法、絶
縁層、導電層等の組成及び膜厚、プロセス条件等は、本
発明の理解を容易にするための一つの例示であって、本
発明はこの例示に限定されるものではない。半導体装置の実施形態例本実施形態例は、本発明に係る半導体装置の実施形態の
一例であって、図１は本実施形態例の半導体装置のＴＡ
Ｔ・ＤＲＡＭセル部の構成を断面図であり、図２はゲー
ト電極の拡大図である。本実施形態例の半導体装置のＴ
ＡＴ・ＤＲＡＭセルのトランジスタ部４０は、図１に示
すように、ゲート電極の構成が異なることを除いて、前
述の図７に示したＴＡＴ・ＤＲＡＭセルのトランジスタ
部１０と同じ構成を備えている。

【００２６】本実施形態例では、図２に示すように、膜
厚２０ｎｍのＳｉＮサイドウォール４２が、溝１４の上
部の対向する両溝壁に沿って膜厚４ｎｍのゲート絶縁膜
１６上に設けられている。そして、ゲート電極４４が、
両ＳｉＮサイドウォール４２の下端から溝底までの溝下
部に設けられたリンドープトポリシリコンからなるゲー
ト電極本体４４ａと、ゲート電極本体４４ａ上のＳｉＮ
サイドウォール４２間に形成されたリンドープトポリシ
リコン層４４ｂと、ポリシリコン層４４ｂを自己整合的
にシリサイド化してなるシリサイド４４ｃとを有する多
層膜で構成されている。

【００２７】本実施形態例では、ＳｉＮサイドウォール
４２の間のポリシリコン層４４ｂをシリサイド化して、
シリサイド４４ｃを設けているので、シリサイド化に際
して、従来のように、ゲート絶縁膜１６が損傷を受け、
ゲート電極４４の絶縁耐圧不良が生じようなことはな
い。また、ＳｉＮサイドウォール４２を設けることによ
り、ゲート電極４４の絶縁耐圧が向上する。

【００２８】半導体装置の作製方法の実施形態例本実施形態例は、本発明に係る半導体装置の作製方法を
上述の半導体装置のＴＡＴ・ＤＲＡＭセルのトランジス
タ部４０の作製に適用した実施形態の一例である。図３
から図６は、それぞれ、本実施形態例の方法によりＴＡ
Ｔ・ＤＲＡＭセルのトランジスタ部４０を作製する際の
工程毎の断面図である。本実施形態例の方法では、先
ず、図３（ａ）に示すように、シャロートレンチ分離
（ＳＴＩ）によって素子分離領域２４をＳｉ基板１２に
形成し、基板表面にＣＶＤ・ＳｉＯ₂膜３０を堆積す
る。次いで、ＤＲＡＭ形成領域にイオン注入して、Ｓｉ
基板１２の下部層にＰウエル２６を形成する。尚、必要
ならパンチスルーストップイオン注入を行う。この段階
では、まだ、ＲＡＭセルの基板濃度調整用のイオン注
入、つまりチャネルドープは行わない。

【００２９】次いで、ＣＶＤ・ＳｉＯ₂膜３０上に、フ
ォトレジスト膜を成膜し、続いて、図３（ｂ）に示すよ
うに、ワード線以外の領域を覆うパターンを有するレジ
ストマスク４５を形成する。次に、図３（ｃ）に示すよ
うに、レジストマスク４５を使ってＳｉＯ₂膜３０をエ
ッチングし、続いて連続してＳｉ基板１２をエッチング
して、フィールド領域内のＳｉ基板１２に溝深さが１０
０〜１５０ｎｍ程度の溝１４を形成する。尚、溝１４
は、トランジスタの電界集中を防ぐために、図３（ｃ）
に示すように、底部を丸くラウンドにすることが望まし
い。また、溝１４の幅はトランジスタのチャネル長にな
るので、できるだけ溝１４を垂直に加工することが望ま
しい。

【００３０】レジストマスク４５を除去し、図４（ｄ）
に示すように、膜厚１０ｎｍ〜２０ｎｍの犠牲酸化膜４
６を成膜する。次いで、イオン注入を行って、図４
（ｄ）に示すように、溝１４の下にトランジスタ部４０
のチャネル拡散層２８を形成する。トランジスタ部４０
のチャネル拡散層２８として高濃度にする領域は、溝１
４の下方の基板領域であって、溝１４の側方のＳｉ基板
１２及びＳｉ基板１２の上層部には、殆ど、基板濃度を
調整するためのイオン注入を行う必要はない。ＣＶＤ・
ＳｉＯ₂膜３０がイオン注入のストッパの役割を担うの
で、マスク無しで溝１４の下方の基板領域だけに、効果
的なイオン注入が可能である。また、基板上層部は、イ
オン注入が行われないので、極めて低濃度の領域形成が
可能である。

【００３１】次いで、図４（ｅ）に示すように、犠牲酸
化膜４６を除去し、膜厚４ｎｍのＳｉＯ₂又はＳｉＯＮ
からなるゲート酸化膜１６を成膜し、リンドープトポリ
シリコン層４８をゲート酸化膜１６上全面に堆積する。
次に、リンドープトポリシリコン層４８をエッチバック
して、図４（ｆ）に示すように、溝１４内にリンドープ
トポリシリコン層からなるゲート電極本体４４ａを形成
する。この際、ポリシリコン層４８の上面がＳｉ基板１
２の表面より１００〜１５０ｎｍ程度低い位置に来るよ
うに、ゲート電極本体４４ａを形成する。尚、図７に示
したＴＡＴ・ＤＲＡＭセルのトランジスタ部１０の作製
では、ポリシリコン層４８の上面がＳｉ基板１２の表面
より５０〜１００ｎｍ程度低い位置に来るようにしてい
るが、本実施形態例では、後述するように、ゲート電極
本体４４ａ上にポリシリコン層を積み増すので、その分
だけ深くポリシリコン層４８をエッチバックするように
している。

【００３２】ＴＡＴ・ＤＲＡＭセルのトランジスタ部４
０は、Ｎｃｈトランジスタであって、ポリシリコン層を
ＤＲＡＭ部のワード線のみに使用しているので、Ｎ⁺ゲ
ート材料であるリンドープトポリシリコンを適用するこ
とができる。また、ゲート電極本体４４ａの膜厚は５０
〜１５０ｎｍ程度であり、「溝」状のワード線形成のみ
に最適化した膜厚を設定することができる。

【００３３】次いで、図５（ｇ）に示すように、リンイ
オンをイオン注入して、ソース／ドレイン領域の拡散層
２０を形成する。イオン注入は、拡散層２０の上部のみ
にできるだけシャープなプロファイルでイオン注入す
る。予め設けたＣＶＤ・ＳｉＯ₂膜３０を貫通すれば良
いので、２０〜５０ＫｅＶの注入エネルギーで行い、１
×１０¹⁸〜３×１０¹⁸ｃｍ^-3程度の濃度にする。拡散層
２０の下層のＳｉ基板領域はほとんどイオン注入されて
いない領域で、１×１０¹⁶〜５×１０¹⁷ｃｍ^-3程度の非
常に薄い濃度にできるので、このＮ−Ｐジャンクション
は、超Graded Junctionとなる。

【００３４】続いて、図５（ｈ）及び図５（ｉ）に示す
ように、膜厚２０ｎｍのＳｉＮ膜からなるＳｉＮサイド
ウォール４２をゲート電極本体４４ａより上の溝１４の
両溝壁のゲート絶縁膜１６に沿って形成する。図５
（ｉ）は、図５（ｈ）のゲート電極部分の拡大図であ
る。ＳｉＮサイドウォール４２を形成する際には、図示
しないが、先ず、例えばＤＣＳ（ジクロロシラン）とＮ
Ｈ₃ガスを原料ガスとし、ホットウォール型のＬＰ−Ｃ
ＶＤ装置を使って、温度７００℃で、基板全面に膜厚１
０ｎｍのＳｉＮ膜を成膜する。次いで、例えば並行平板
型ＲＩＥ装置を使い、上部電極１０００Ｗ及び下部電極
５００Ｗの条件で、エッチングガスとしてＣＨＦ₃、Ｃ
Ｏ、及びＣＯ₂の混合ガスを使って、成膜したＳｉＮ膜
をエッチバックすることにより、ＳｉＮサイドウォール
４２を形成する。

【００３５】次いで、図６（ｌ）に示すように、リンド
ープトポリシリコン層５０を基板全面に成膜して溝１４
の上部を埋め、続いて、図６（ｍ）に示すように、エッ
チバックして、溝１４内のゲート電極本体４４ａ上にゲ
ート電極４４の一部を構成するポリシリコン層４４ｂを
形成する。次いで、図６（ｎ）に示すように、ポリシリ
コン層４４ｂの上層部を自己整合的にシリサイド化し
て、シリサイド４４ｃとする。

【００３６】以下、従来と同様にして、図１及び図２に
示すように、更に基板全面にＳｉＮキャップ層３２を成
膜し、続いて、第１の層間絶縁膜３４を成膜する。次い
で、第１の層間絶縁膜３４、ＳｉＮキャップ層３２及び
ＣＶＤ・ＳｉＯ₂膜３０を貫通して拡散層２０に達する
接続孔（図示せず）を設け、接続孔をポリシリコンで埋
め込んで、図１に示すように、プラグ状の拡散層取り出
し電極２２を形成する。

【００３７】これにより、図１及び図２に示すように、
シリサイド４４ｃとＳｉ基板１２とが厚いＳｉＮサイド
ウォール４２で絶縁されたＴＡＴ・ＤＲＡＭセルのトラ
ンジスタ部４０を作製することができる。

【００３８】

【発明の効果】本発明によれば、絶縁膜サイドウォール
の間のシリコン層をシリサイド化して、シリサイドを設
けているので、シリサイド化に際して、従来のように、
ゲート絶縁膜が損傷を受け、ゲート電極の絶縁耐圧不良
が生じるようなことはない。また、絶縁膜サイドウォー
ルを設けることにより、ゲート電極の絶縁耐圧が向上す
る。

【図面の簡単な説明】

【図１】実施形態例の半導体装置のＴＡＴ・ＤＲＡＭセ
ル部の構成を断面図である。

【図２】実施形態例の半導体装置のＴＡＴ・ＤＲＡＭセ
ル部のゲート電極部分の拡大断面図である。

【図３】図３（ａ）から（ｃ）は、それぞれ、実施形態
例の方法によりＴＡＴ・ＤＲＡＭセル部を作製した際の
工程毎の断面図である。

【図４】図４（ｄ）から（ｆ）は、それぞれ、図３
（ｃ）に続いて、実施形態例の方法によりＴＡＴ・ＤＲ
ＡＭセル部を作製した際の工程毎の断面図である。

【図５】図５（ｇ）から（ｉ）は、それぞれ、図４
（ｆ）に続いて、実施形態例の方法によりＴＡＴ・ＤＲ
ＡＭセル部を作製した際の工程毎の断面図である。

【図６】図６（ｌ）から（ｎ）は、それぞれ、図５
（ｉ）に続いて、実施形態例の方法によりＴＡＴ・ＤＲ
ＡＭセル部を作製した際の工程毎の断面図である。

【図７】従来の半導体装置のＴＡＴ・ＤＲＡＭセル部の
構成を断面図である。

【符号の説明】

１０……ＴＡＴ・ＤＲＡＭセルのトランジスタ部、１２
……Ｓｉ基板、１４……溝、１６……ゲート絶縁膜、１
８……ゲート電極、１８ａ……シリサイド、２０……拡
散層、２２……拡散層取り出し電極、２４……素子分離
領域、２６……Ｐウエル、２８……チャネル拡散層、３
０……ＣＶＤ・ＳｉＯ₂膜、３２……ＳｉＮキャップ
層、３４……第１の層間絶縁膜、４０……実施形態例の
半導体装置のＴＡＴ・ＤＲＡＭセルのトランジスタ部、
４２……ＳｉＮサイドウォール、４４……ゲート電極、
４４ａ……ゲート電極本体、４４ｂ……ポリシリコン
層、４４ｃ……シリサイド、４５……レジストマスク、
４６……犠牲酸化膜、４８……ポリシリコン膜、５０…
…ポリシリコン膜。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０１Ｌ 29/78 Ｈ０１Ｌ 21/265 ＨＲＦターム(参考） 4M104 BB01 BB40 CC05 DD02 DD04 DD08 DD15 DD16 DD63 DD65 DD91 EE03 EE09 EE14 EE16 EE17 FF06 FF14 FF27 GG09 GG16 HH00 5F083 AD04 GA30 JA02 JA05 JA32 JA35 JA53 MA03 MA06 MA16 MA17 MA20 NA01 NA08 PR21 PR33 PR36 PR39 5F140 AA19 AC32 BA01 BB02 BB13 BC06 BC15 BC19 BD05 BD09 BE03 BF04 BF11 BF18 BF32 BF42 BF43 BG08 BG14 BG26 BG27 BG34 BG36 BG52 BG53 BH49 BJ01 BJ04 BJ23 BJ27 BJ29 BK13 BK25 CA04 CB04 CB08 CC01

Claims

【特許請求の範囲】

【請求項１】半導体基板に形成した溝内にゲート絶縁
膜を介して埋め込まれ、かつ自己整合的にシリサイド化
された上部層を有するゲート電極を備えたＴＡＴ・ＤＲ
ＡＭセルを有する半導体装置において、絶縁膜サイドウォールが、溝上部の対向する両溝壁に沿
ってゲート絶縁膜上に設けられ、前記ゲート電極が、前記両絶縁膜サイドウォールの下端
から溝底までの溝下部に設けられたシリコンからなるゲ
ート電極本体と、前記ゲート電極本体上の前記絶縁膜サ
イドウォール間に自己整合的に形成されたシリサイドと
を有する多層膜で構成されていることを特徴とする半導
体装置。
【請求項２】前記ゲート電極本体と前記シリサイドと
の間にシリコン層が設けてあることを特徴とする請求項
１に記載の半導体装置。
【請求項３】前記絶縁膜サイドウォールの膜厚が、前
記ゲート絶縁膜より厚いことを特徴とする請求項１又は
２に記載の半導体装置。
【請求項４】ＴＡＴ・ＤＲＡＭセルを有する半導体装
置の作製方法であって、半導体基板に形成した溝内にゲ
ート絶縁膜を介してゲート電極を埋め込み形成するに当
たり、溝下部にシリコンからなるゲート電極本体を形成する工
程と、溝内の前記ゲート電極本体上の対向する両溝壁に沿って
前記ゲート絶縁膜上に絶縁膜サイドウォールを設ける工
程と、前記絶縁膜サイドウォール間にシリコン層を設け、続い
てシリコン層上部を自己整合的にシリサイド化する工程
とを有することを特徴とする半導体装置の作製方法。
【請求項５】膜厚が前記ゲート絶縁膜より厚い絶縁膜
サイドウォールを形成することを特徴とする請求項４に
記載の半導体装置。