JP2000164833A - メモリセル及びメモリセルを形成するための方法 - Google Patents
メモリセル及びメモリセルを形成するための方法Info
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- H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate
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- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
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- Manufacturing & Machinery (AREA)
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Abstract
(57)【要約】
【課題】 個別キャパシタ間、各キャパシタとビット線
及びワード線との間のスペースとの競合を低減するこ
と。 【解決手段】 ＤＲＡＭで使用するメモリセルは、半導
体基板の上側の表面のソース及びドレイン領域間に形成
されている。トレンチは、ゲート誘電体として使用する
のに適した層と整列されており、ゲート電極として使用
されるドーピングされたポリシリコンで部分的に充填さ
れている。トレンチの導電性充填部のレベルは、半導体
基板の表面の下側であり、レベルの差は、シリコン酸化
膜で充填されている。ゲート導電体に交差接続されたワ
ード線は、同様に、半導体基板の上側の表面のレベルの
下側である。
及びワード線との間のスペースとの競合を低減するこ
と。 【解決手段】 ＤＲＡＭで使用するメモリセルは、半導
体基板の上側の表面のソース及びドレイン領域間に形成
されている。トレンチは、ゲート誘電体として使用する
のに適した層と整列されており、ゲート電極として使用
されるドーピングされたポリシリコンで部分的に充填さ
れている。トレンチの導電性充填部のレベルは、半導体
基板の表面の下側であり、レベルの差は、シリコン酸化
膜で充填されている。ゲート導電体に交差接続されたワ
ード線は、同様に、半導体基板の上側の表面のレベルの
下側である。
Description
【０００１】
【発明の属する技術分野】本発明は、ダイナミックラン
ダムアクセスメモリを形成するメモリセルアレイ内に使
用されるストレージキャパシタと直列接続されたトラン
ジスタを含むメモリセルに関している。本発明は、トラ
ンジスタ及びストレージキャパシタを有するメモリセル
を形成するための方法に関する。本発明は、メモリセル
として、トランジスタとストレージキャパシタの直列組
合せを使用するダイナミックランダムアクセスメモリ
（ＤＲＡＭ）に関しており、更に特定すると、ストレー
ジキャパシタが、トランジスタが形成された半導体基板
（サブストレート、チップ）の上面上の多層積層体とし
て形成された種類のＤＲＡＭに関する。
ダムアクセスメモリを形成するメモリセルアレイ内に使
用されるストレージキャパシタと直列接続されたトラン
ジスタを含むメモリセルに関している。本発明は、トラ
ンジスタ及びストレージキャパシタを有するメモリセル
を形成するための方法に関する。本発明は、メモリセル
として、トランジスタとストレージキャパシタの直列組
合せを使用するダイナミックランダムアクセスメモリ
（ＤＲＡＭ）に関しており、更に特定すると、ストレー
ジキャパシタが、トランジスタが形成された半導体基板
（サブストレート、チップ）の上面上の多層積層体とし
て形成された種類のＤＲＡＭに関する。
【０００２】
【従来の技術】上述の種類のＤＲＡＭは、一層重要な集
積回路装置の１つとなっている。しかも、メモリの容量
は一層大きくなる傾向がある。メモリの容量を増やすた
めに、メモリを形成するのに使用されるメモリセルの密
度を増大して、サイズを減らすことが重要である。
積回路装置の１つとなっている。しかも、メモリの容量
は一層大きくなる傾向がある。メモリの容量を増やすた
めに、メモリを形成するのに使用されるメモリセルの密
度を増大して、サイズを減らすことが重要である。
【０００３】典型的なＤＲＡＭでは、メモリのメモリセ
ルは、半導体基板（シリコンチップ、サブストレート）
内に行及び列に配列され、バイナリディジット（ビッ
ト）は、ビット線及びワード線を用いて個別セルにリー
ドイン及び個別セルからリードアウトされ、ビット線及
びワード線は、典型的には、誘電層によって離隔された
チップの表面上に形成された導電層によって供給され
る。
ルは、半導体基板（シリコンチップ、サブストレート）
内に行及び列に配列され、バイナリディジット（ビッ
ト）は、ビット線及びワード線を用いて個別セルにリー
ドイン及び個別セルからリードアウトされ、ビット線及
びワード線は、典型的には、誘電層によって離隔された
チップの表面上に形成された導電層によって供給され
る。
【０００４】ＤＲＡＭのポピュラーな形式では、トラン
ジスタは、シリコン集積回路チップ内に形成されてお
り、ストレージキャパシタは、チップの上面上の多層積
層（スタック）として形成されている。メモリセルの密
度が増えるに連れて、個別キャパシタ間及び各キャパシ
タ及びビット線及びワード線間の所要の電気絶縁を維持
しつつ（それらは全てチップの表面上のスペースと競合
する）、表面上に、そのような積層（スタック）キャパ
シタを配設するのは一層困難となる。
ジスタは、シリコン集積回路チップ内に形成されてお
り、ストレージキャパシタは、チップの上面上の多層積
層（スタック）として形成されている。メモリセルの密
度が増えるに連れて、個別キャパシタ間及び各キャパシ
タ及びビット線及びワード線間の所要の電気絶縁を維持
しつつ（それらは全てチップの表面上のスペースと競合
する）、表面上に、そのような積層（スタック）キャパ
シタを配設するのは一層困難となる。
【０００５】
【発明が解決しようとする課題】本発明の課題は、個別
キャパシタ間、各キャパシタとビット線及びワード線と
の間のスペースとの競合を低減することにある。
キャパシタ間、各キャパシタとビット線及びワード線と
の間のスペースとの競合を低減することにある。
【０００６】
【課題を解決するための手段】この課題は、本発明によ
ると、上側の表面を有する一方の導電型の半導体基板を
有しており、トランジスタのソース及びドレインとして
使用されるのに適していて、当該半導体基板の導電型と
は逆の導電型の第１及び第２の領域を有しており、該第
１及び第２の領域は、当該半導体基板内に形成され、且
つ、半導体基板の部分によって離隔されて、それぞれ、
上側の表面の部分を含む当該半導体基板の部分を有して
おり、半導体基板内の、離隔された各領域間の中間領域
内に溝（トレンチ）を有しており、該溝（トレンチ）
は、導電性の充填部を有しており、該導電性の充填部の
レベルは、半導体基板の上側の表面のレベルの下側であ
り、導電性の充填部は、トランジスタのゲート誘電体と
して使用するのに適していて、上側の誘電層を有してお
り、ストレージキャパシタを有しており、該ストレージ
キャパシタは、下側プレートとして使用されるソース領
域上の導電層と、下側プレートの上側のキャパシタ誘電
体用に適した材料の層と、上側プレートとして使用され
る前記キャパシタ誘電体上の導電層とを含む半導体基板
上に設けられていることにより解決される。また、一方
の導電型の単結晶シリコン層を有しており、該シリコン
層は、当該シリコン層の上側の表面に沿って離隔され
た、逆の導電型のソース及びドレイン領域を有してお
り、離隔された領域間のシリコン領域内に溝（トレン
チ）を有しており、該溝（トレンチ）は、誘電材製の比
較的厚い上側の層、及び、ドーピングされたポリシリコ
ンの壁及び底の部分、及び、高導電材製のコア領域を有
しており、壁及び底のポリシリコンの部分は、誘電体の
比較的薄い層によってシリコン層から分離されており、
比較的薄い誘電層は、トランジスタゲートの誘電体とし
て使用され、ドーピングされたポリシリコン層は、ゲー
ト導電体として使用され、コア領域は、メモリのワード
線へのゲートコンタクトプラグとして使用され、溝（ト
レンチ）内の導電部分のレベルは、単結晶シリコン層の
上側の表面のレベルの下側であるようにして解決され
る。本発明によると、単結晶シリコンウエーハの表面部
分内に、スイッチングトランジスタを形成すべき活性領
域を画定するステップと、表面部分の中間領域内に溝
（トレンチ）を形成するステップと、溝（トレンチ）
を、トランジスタのゲート誘電体として使用するのに適
した誘電層でライニングするステップと、溝（トレン
チ）を、シリコンウエーハの上側の表面のレベルの下側
のレベルに、トランジスタのゲート電極として使用する
のに適した導電材で部分的に充填するステップと、実質
的に、シリコンウエーハの上側の表面のレベルに溝（ト
レンチ）を充填するように、溝（トレンチ）の上側に、
誘電層を形成するステップと、溝（トレンチ）の反対側
の側面上のシリコンウエーハ内にソース及びドレイン領
域を形成するステップと、ソース領域の上側に、ストレ
ージキャパシタの誘電層として使用するのに適した層を
形成するステップと、ストレージキャパシタの誘電層の
上側に、誘電体の外側のプレートとして使用するのに適
した導電層を形成するステップとを有することにより解
決される。
ると、上側の表面を有する一方の導電型の半導体基板を
有しており、トランジスタのソース及びドレインとして
使用されるのに適していて、当該半導体基板の導電型と
は逆の導電型の第１及び第２の領域を有しており、該第
１及び第２の領域は、当該半導体基板内に形成され、且
つ、半導体基板の部分によって離隔されて、それぞれ、
上側の表面の部分を含む当該半導体基板の部分を有して
おり、半導体基板内の、離隔された各領域間の中間領域
内に溝（トレンチ）を有しており、該溝（トレンチ）
は、導電性の充填部を有しており、該導電性の充填部の
レベルは、半導体基板の上側の表面のレベルの下側であ
り、導電性の充填部は、トランジスタのゲート誘電体と
して使用するのに適していて、上側の誘電層を有してお
り、ストレージキャパシタを有しており、該ストレージ
キャパシタは、下側プレートとして使用されるソース領
域上の導電層と、下側プレートの上側のキャパシタ誘電
体用に適した材料の層と、上側プレートとして使用され
る前記キャパシタ誘電体上の導電層とを含む半導体基板
上に設けられていることにより解決される。また、一方
の導電型の単結晶シリコン層を有しており、該シリコン
層は、当該シリコン層の上側の表面に沿って離隔され
た、逆の導電型のソース及びドレイン領域を有してお
り、離隔された領域間のシリコン領域内に溝（トレン
チ）を有しており、該溝（トレンチ）は、誘電材製の比
較的厚い上側の層、及び、ドーピングされたポリシリコ
ンの壁及び底の部分、及び、高導電材製のコア領域を有
しており、壁及び底のポリシリコンの部分は、誘電体の
比較的薄い層によってシリコン層から分離されており、
比較的薄い誘電層は、トランジスタゲートの誘電体とし
て使用され、ドーピングされたポリシリコン層は、ゲー
ト導電体として使用され、コア領域は、メモリのワード
線へのゲートコンタクトプラグとして使用され、溝（ト
レンチ）内の導電部分のレベルは、単結晶シリコン層の
上側の表面のレベルの下側であるようにして解決され
る。本発明によると、単結晶シリコンウエーハの表面部
分内に、スイッチングトランジスタを形成すべき活性領
域を画定するステップと、表面部分の中間領域内に溝
（トレンチ）を形成するステップと、溝（トレンチ）
を、トランジスタのゲート誘電体として使用するのに適
した誘電層でライニングするステップと、溝（トレン
チ）を、シリコンウエーハの上側の表面のレベルの下側
のレベルに、トランジスタのゲート電極として使用する
のに適した導電材で部分的に充填するステップと、実質
的に、シリコンウエーハの上側の表面のレベルに溝（ト
レンチ）を充填するように、溝（トレンチ）の上側に、
誘電層を形成するステップと、溝（トレンチ）の反対側
の側面上のシリコンウエーハ内にソース及びドレイン領
域を形成するステップと、ソース領域の上側に、ストレ
ージキャパシタの誘電層として使用するのに適した層を
形成するステップと、ストレージキャパシタの誘電層の
上側に、誘電体の外側のプレートとして使用するのに適
した導電層を形成するステップとを有することにより解
決される。
【０００７】本発明によると、個別キャパシタ間、各キ
ャパシタとビット線及びワード線との間のスペースとの
競合を、通常は半導体基板（サブストレート、チップ）
の表面上のワード線を半導体基板の内部内に埋め込むこ
とによって低減することができる。特に、ワード線は、
ストレージキャパシタとビット線の下側に埋め込まれ
る。そのようにワード線を配設することによって開けら
れるスペースは、半導体表面上のスペース内に依然とし
て残り続けるストレージキャパシタ及びビット線に対し
て形成することができるセパレーション部を増大するた
めに使用することができる。
ャパシタとビット線及びワード線との間のスペースとの
競合を、通常は半導体基板（サブストレート、チップ）
の表面上のワード線を半導体基板の内部内に埋め込むこ
とによって低減することができる。特に、ワード線は、
ストレージキャパシタとビット線の下側に埋め込まれ
る。そのようにワード線を配設することによって開けら
れるスペースは、半導体表面上のスペース内に依然とし
て残り続けるストレージキャパシタ及びビット線に対し
て形成することができるセパレーション部を増大するた
めに使用することができる。
【０００８】１観点では、本発明は、ＤＲＡＭに使用す
るためのメモリセルの新規な形状に関しており、このセ
ルは、シリコンチップの表面の下側に埋め込まれている
ワード線、及び、シリコンチップの側壁及び底面に沿っ
て形成されている、トランジスタスイッチの導電チャネ
ルによって特徴付けられている。更に、有利な形状で
は、キャパシタの下側プレートは、チップの表面上のエ
ピタキシャル層として形成されている。
るためのメモリセルの新規な形状に関しており、このセ
ルは、シリコンチップの表面の下側に埋め込まれている
ワード線、及び、シリコンチップの側壁及び底面に沿っ
て形成されている、トランジスタスイッチの導電チャネ
ルによって特徴付けられている。更に、有利な形状で
は、キャパシタの下側プレートは、チップの表面上のエ
ピタキシャル層として形成されている。
【０００９】装置の観点からは、本発明は、ダイナミッ
クランダムアクセスメモリを構成するメモリセルアレイ
内に使用するために、ストレージキャパシタと直列接続
されているトランジスタを有している。メモリセルは、
上側の表面を有する一方の導電型の半導体基板、第１及
び第２の領域、半導体基板内の溝（トレンチ）、及び、
ストレージキャパシタを有している。第１及び第２の領
域は、半導体基板とは反対の導電型であり、トランジス
タのソース及びドレインとして使用するのに適してい
る。第１及び第２の領域は、半導体基板内に形成されて
おり、半導体基板の部分によって離隔されている。ソー
ス及びドレインのそれぞれは、上側の表面の部分を有す
る、その部分を有している。溝（トレンチ）は、半導体
基板の領域内に、離隔された領域間に配設されており、
導電性の充填部を有している。導電性の充填部のレベル
は、半導体基板の上面のレベルの下側であり、トランジ
スタのゲート誘電体として使用するのに適した材料であ
って、上側の誘電層を有する層によって、周囲の半導体
基板から電気的に絶縁されている。ストレージキャパシ
タは、半導体基板の上側に配設されていて、下側のプレ
ートとして使用されるソース領域の上側の導電層、下側
のプレートの上側のキャパシタ誘電体に適した材料の
層、及び、上側のプレートとして使用されるキャパシタ
誘電体の上側の導電層を有している。
クランダムアクセスメモリを構成するメモリセルアレイ
内に使用するために、ストレージキャパシタと直列接続
されているトランジスタを有している。メモリセルは、
上側の表面を有する一方の導電型の半導体基板、第１及
び第２の領域、半導体基板内の溝（トレンチ）、及び、
ストレージキャパシタを有している。第１及び第２の領
域は、半導体基板とは反対の導電型であり、トランジス
タのソース及びドレインとして使用するのに適してい
る。第１及び第２の領域は、半導体基板内に形成されて
おり、半導体基板の部分によって離隔されている。ソー
ス及びドレインのそれぞれは、上側の表面の部分を有す
る、その部分を有している。溝（トレンチ）は、半導体
基板の領域内に、離隔された領域間に配設されており、
導電性の充填部を有している。導電性の充填部のレベル
は、半導体基板の上面のレベルの下側であり、トランジ
スタのゲート誘電体として使用するのに適した材料であ
って、上側の誘電層を有する層によって、周囲の半導体
基板から電気的に絶縁されている。ストレージキャパシ
タは、半導体基板の上側に配設されていて、下側のプレ
ートとして使用されるソース領域の上側の導電層、下側
のプレートの上側のキャパシタ誘電体に適した材料の
層、及び、上側のプレートとして使用されるキャパシタ
誘電体の上側の導電層を有している。
【００１０】本発明の他の観点からは、幾つかの別個の
特徴を有するメモリを製造する方法に関する。特に、新
規な処理により、トランジスタスイッチの導電チャネル
が、半導体基板の表面下に埋め込まれているワード線の
側壁及び底部に沿って形成されている。その結果、異な
った閾値を種々のチャネル部に設けることができる。付
加的に、スタックキャパシタが、ウエーハの表面上、及
び、スタックの種々の層のパターン形成の必要性を限定
する形式の埋め込みワード線の上側に形成される。
特徴を有するメモリを製造する方法に関する。特に、新
規な処理により、トランジスタスイッチの導電チャネル
が、半導体基板の表面下に埋め込まれているワード線の
側壁及び底部に沿って形成されている。その結果、異な
った閾値を種々のチャネル部に設けることができる。付
加的に、スタックキャパシタが、ウエーハの表面上、及
び、スタックの種々の層のパターン形成の必要性を限定
する形式の埋め込みワード線の上側に形成される。
【００１１】処理の観点からは、本発明は、トランジス
タとストレージキャパシタを有するメモリセルを形成す
る方法に関している。この方法は、以下のステップを有
している：単結晶シリコンウエーハの表面部分内に、ス
イッチングトランジスタが形成されるべき活性領域を画
定するステップと、前記表面部分の中間領域内に、溝
（トレンチ）を形成するステップと、溝（トレンチ）
を、トランジスタのゲート誘電体として使用するのに適
した誘電層でライニングするステップと、溝（トレン
チ）を、シリコンウエーハの上面のレベルよりも下側の
レベルに、トランジスタのゲート電極として使用するの
に適した導電材料で部分的に充填するステップと、誘電
層を溝（トレンチ）の上に形成して、該溝（トレンチ）
を実質的にシリコンウエーハの上面のレベルに充填する
ステップと、溝（トレンチ）の反対側の面上のシリコン
ウエーハ内にソース及びドレイン領域を形成するステッ
プと、ソース領域の上に、ストレージキャパシタの誘電
層として使用するのに適した層を形成するステップと、
ストレージキャパシタの前記誘電層の上に、誘電体の外
側のプレートとして使用するのに適した導電層を形成す
るステップとを有している。
タとストレージキャパシタを有するメモリセルを形成す
る方法に関している。この方法は、以下のステップを有
している：単結晶シリコンウエーハの表面部分内に、ス
イッチングトランジスタが形成されるべき活性領域を画
定するステップと、前記表面部分の中間領域内に、溝
（トレンチ）を形成するステップと、溝（トレンチ）
を、トランジスタのゲート誘電体として使用するのに適
した誘電層でライニングするステップと、溝（トレン
チ）を、シリコンウエーハの上面のレベルよりも下側の
レベルに、トランジスタのゲート電極として使用するの
に適した導電材料で部分的に充填するステップと、誘電
層を溝（トレンチ）の上に形成して、該溝（トレンチ）
を実質的にシリコンウエーハの上面のレベルに充填する
ステップと、溝（トレンチ）の反対側の面上のシリコン
ウエーハ内にソース及びドレイン領域を形成するステッ
プと、ソース領域の上に、ストレージキャパシタの誘電
層として使用するのに適した層を形成するステップと、
ストレージキャパシタの前記誘電層の上に、誘電体の外
側のプレートとして使用するのに適した導電層を形成す
るステップとを有している。
【００１２】
【発明の実施の形態】本発明の特に有利な実施例は、従
属請求項に記載されている。
属請求項に記載されている。
【００１３】
【実施例】次に、本発明について、図示の有利な実施例
を用いて詳述する。
を用いて詳述する。
【００１４】一対のメモリセルを形成するのに十分なサ
イズのメモリが形成されている半導体基板（チップ、サ
ブストレート）の部分を参照して、本発明について説明
すると好都合である。公知のように、典型的な、ＤＲＡ
Ｍの処理の殆どの場合、ウエーハスケール上で処理さ
れ、その後、ウエーハは、処理の最終ステップで、単一
ＤＲＡＭの個別チップに切り離される（ｄｉｃｅ）。
イズのメモリが形成されている半導体基板（チップ、サ
ブストレート）の部分を参照して、本発明について説明
すると好都合である。公知のように、典型的な、ＤＲＡ
Ｍの処理の殆どの場合、ウエーハスケール上で処理さ
れ、その後、ウエーハは、処理の最終ステップで、単一
ＤＲＡＭの個別チップに切り離される（ｄｉｃｅ）。
【００１５】処理については、特に、ｎチャネルＭＯＳ
ＦＥＴ（ｍｅｔａｌ−ｏｘｉｄｅｓｅｍｉｃｏｎｄｕｃ
ｔｏｒ ｆｉｅｌｄ ｅｆｆｅｃｔ）（ＩＧＦＥＴ（ｉ
ｎｓｕｌａｔｅｄ ｇａｔｅ ｆｉｅｌｄ ｅｆｆｅｃ
ｔ ｔｒａｎｓｉｓｔｏｒ）とも呼ばれる）をトランジ
スタとして使用するメモリのプリバレーションを参照し
て説明する。このために、最初に半導体基板（シリコン
チップ、サブストレート、ワークピース）１０が準備さ
れ、この半導体基板は、少なくとも上側に、当該半導体
基板の表面１０Ａを有している。図示の実施例では、半
導体基板１０は、ｐ導電型の単結晶であり、ｐ導電型の
基板内か、又は、ｎ導電型の基板内のウェルとしての層
にしてもよい。択一選択的に、ｐ型層を、適切な基板、
シリコンか、又は、絶縁体上に成長されたエピタキシャ
ル層として形成してもよい。
ＦＥＴ（ｍｅｔａｌ−ｏｘｉｄｅｓｅｍｉｃｏｎｄｕｃ
ｔｏｒ ｆｉｅｌｄ ｅｆｆｅｃｔ）（ＩＧＦＥＴ（ｉ
ｎｓｕｌａｔｅｄ ｇａｔｅ ｆｉｅｌｄ ｅｆｆｅｃ
ｔ ｔｒａｎｓｉｓｔｏｒ）とも呼ばれる）をトランジ
スタとして使用するメモリのプリバレーションを参照し
て説明する。このために、最初に半導体基板（シリコン
チップ、サブストレート、ワークピース）１０が準備さ
れ、この半導体基板は、少なくとも上側に、当該半導体
基板の表面１０Ａを有している。図示の実施例では、半
導体基板１０は、ｐ導電型の単結晶であり、ｐ導電型の
基板内か、又は、ｎ導電型の基板内のウェルとしての層
にしてもよい。択一選択的に、ｐ型層を、適切な基板、
シリコンか、又は、絶縁体上に成長されたエピタキシャ
ル層として形成してもよい。
【００１６】半導体基板１０ａの表面１０Ａ上に、シリ
コン酸化膜の下側の層と、典型的には、シリコンニトリ
ドの上側の層とを有する”ＰＡＤ”層１１Ａを形成する
ことによって、処理が開始されるのが通常である。この
ＰＡＤ層１１Ａは、簡単にするために、単一層として図
示されている。ＰＡＤ層には、誘電体、典型的には、シ
リコン酸化物（メモリセルを相互に絶縁するのに使用さ
れる）で充填される浅い溝（トレンチ）が形成される領
域が露光されるようにパターン形成されている。酸化物
が充填されている溝（トレンチ）１２は、半導体基板１
０の両端に示されている。浅い酸化物充填溝（トレン
チ）は、典型的には、約２５００オングストロームの深
さであり、典型的には、正方形又は矩形の活性領域を囲
んでおり、活性領域内には、主として、メモリセルの個
別対が形成される。
コン酸化膜の下側の層と、典型的には、シリコンニトリ
ドの上側の層とを有する”ＰＡＤ”層１１Ａを形成する
ことによって、処理が開始されるのが通常である。この
ＰＡＤ層１１Ａは、簡単にするために、単一層として図
示されている。ＰＡＤ層には、誘電体、典型的には、シ
リコン酸化物（メモリセルを相互に絶縁するのに使用さ
れる）で充填される浅い溝（トレンチ）が形成される領
域が露光されるようにパターン形成されている。酸化物
が充填されている溝（トレンチ）１２は、半導体基板１
０の両端に示されている。浅い酸化物充填溝（トレン
チ）は、典型的には、約２５００オングストロームの深
さであり、典型的には、正方形又は矩形の活性領域を囲
んでおり、活性領域内には、主として、メモリセルの個
別対が形成される。
【００１７】図２には、半導体基板１０がエッチングさ
れて、垂直溝（トレンチ）１３が形成されており、その
際、垂直溝（トレンチ）１３の中央部の領域及び酸化物
充填溝（トレンチ）１２の様子が示されている。典型的
には、この状態は、元のＰＡＤ層１１Ａの残りの部分を
最初に除去して、この表面上に第２のＰＡＤ層１１Ｂを
形成し、反応性イオンエッチング（ＲＩＥ）に使用され
るマスクを形成して、図示の垂直溝（トレンチ）１３を
画定するようにして形成することができる。溝（トレン
チ）１３は、典型的には、約２０００オングストローム
の深さであり、半導体基板１０内に、場合によっては収
納埋め込み型ワード線が設けられている。溝（トレン
チ）１３の壁は、チャネルとゲート電極を画定する。こ
のために、ゲート誘電体として使用するのに適してい
て、２つの垂直セグメント１４Ａ及び１４Ｃ、更に、水
平セグメント１４Ｂを有する誘電層が、各溝（トレン
チ）１３の側壁及び底の上に形成されている。この酸化
物の成長の前に、壁及び底は、イオンインプランテーシ
ョンされて、３つの誘電セグメント１４Ａ，１４Ｂ，及
び１４Ｃの隣に形成される３チャネル部分のそれぞれの
閾値電圧を別個に設定することができる。これら３つの
セグメントのそれぞれは、３つの異なったイオンビーム
方向の異なったビーム方向からイオンインプランテーシ
ョンされ、それにより、所望の場合、各セグメントに異
なった閾値電圧ＶＴを印加することができるようにな
る。
れて、垂直溝（トレンチ）１３が形成されており、その
際、垂直溝（トレンチ）１３の中央部の領域及び酸化物
充填溝（トレンチ）１２の様子が示されている。典型的
には、この状態は、元のＰＡＤ層１１Ａの残りの部分を
最初に除去して、この表面上に第２のＰＡＤ層１１Ｂを
形成し、反応性イオンエッチング（ＲＩＥ）に使用され
るマスクを形成して、図示の垂直溝（トレンチ）１３を
画定するようにして形成することができる。溝（トレン
チ）１３は、典型的には、約２０００オングストローム
の深さであり、半導体基板１０内に、場合によっては収
納埋め込み型ワード線が設けられている。溝（トレン
チ）１３の壁は、チャネルとゲート電極を画定する。こ
のために、ゲート誘電体として使用するのに適してい
て、２つの垂直セグメント１４Ａ及び１４Ｃ、更に、水
平セグメント１４Ｂを有する誘電層が、各溝（トレン
チ）１３の側壁及び底の上に形成されている。この酸化
物の成長の前に、壁及び底は、イオンインプランテーシ
ョンされて、３つの誘電セグメント１４Ａ，１４Ｂ，及
び１４Ｃの隣に形成される３チャネル部分のそれぞれの
閾値電圧を別個に設定することができる。これら３つの
セグメントのそれぞれは、３つの異なったイオンビーム
方向の異なったビーム方向からイオンインプランテーシ
ョンされ、それにより、所望の場合、各セグメントに異
なった閾値電圧ＶＴを印加することができるようにな
る。
【００１８】図３に示されているように、これらの浅い
中央溝（トレンチ）１３は、ドーピングされたポリシリ
コン充填部１５で部分的に充填されており、ゲート導電
体として使用される。図示のように、ポリシリコン充填
部の上側のレベルは、半導体基板１０の上面１０Ａのレ
ベルの下側であるようにされ、典型的には、約５００オ
ングストローム以下であり、それにより、ワード線が、
半導体基板１０の上面１０Ａの下側に埋め込まれている
ようになる。これは、典型的には、ポリシリコンのコン
フォーマルな堆積によって溝（トレンチ）１３をフルに
充填し、それから、反応性イオンエッチングを使用して
充填部内に凹部を表面１０Ａ以下になるように形成して
達成することができる。
中央溝（トレンチ）１３は、ドーピングされたポリシリ
コン充填部１５で部分的に充填されており、ゲート導電
体として使用される。図示のように、ポリシリコン充填
部の上側のレベルは、半導体基板１０の上面１０Ａのレ
ベルの下側であるようにされ、典型的には、約５００オ
ングストローム以下であり、それにより、ワード線が、
半導体基板１０の上面１０Ａの下側に埋め込まれている
ようになる。これは、典型的には、ポリシリコンのコン
フォーマルな堆積によって溝（トレンチ）１３をフルに
充填し、それから、反応性イオンエッチングを使用して
充填部内に凹部を表面１０Ａ以下になるように形成して
達成することができる。
【００１９】図４には、約１５０オングストローム厚の
溝（トレンチ）１３の側壁上に形成された適切なスペー
サ１６が示されている。これらは、最初に溝（トレン
チ）１３を充填して、それから、反応性イオンエッチン
グを使用して、側壁のスペーサ１６を残して中央部の開
口を形成することにより形成することができる。スペー
サ１６を適切に用いて、ワード線を形成するゲート導電
ポリシリコン充填部１５の側壁及び底に適切に沿って形
成されているゲート酸化膜１４Ａ，１４Ｂ及び１４Ｃを
損なわずに、ポリシリコン充填部１５のそれぞれの中に
凹部を形成することができる。
溝（トレンチ）１３の側壁上に形成された適切なスペー
サ１６が示されている。これらは、最初に溝（トレン
チ）１３を充填して、それから、反応性イオンエッチン
グを使用して、側壁のスペーサ１６を残して中央部の開
口を形成することにより形成することができる。スペー
サ１６を適切に用いて、ワード線を形成するゲート導電
ポリシリコン充填部１５の側壁及び底に適切に沿って形
成されているゲート酸化膜１４Ａ，１４Ｂ及び１４Ｃを
損なわずに、ポリシリコン充填部１５のそれぞれの中に
凹部を形成することができる。
【００２０】次に、ポリシリコンゲート導電体１５内に
形成された各凹部が、珪素化合物、例えば、タングステ
ン珪素化合物の充填部１７で充填されて、ワード線とし
て使用するために、その導電度が高められる。このため
に、典型的には、先ず、各開口を充填してから、過剰部
がエッチングにより除去される。ワード線の充填部１７
が、表面１０Ａの十分に下側、典型的には、前述の５０
０オングストローム下側に保持するように注意すべきで
ある。
形成された各凹部が、珪素化合物、例えば、タングステ
ン珪素化合物の充填部１７で充填されて、ワード線とし
て使用するために、その導電度が高められる。このため
に、典型的には、先ず、各開口を充填してから、過剰部
がエッチングにより除去される。ワード線の充填部１７
が、表面１０Ａの十分に下側、典型的には、前述の５０
０オングストローム下側に保持するように注意すべきで
ある。
【００２１】図５には、第２のＰＡＤ層１１Ｂ及びスペ
ーサ１６が取り除かれて、その除去により残された凹部
が、誘電体、典型的にはシリコン酸化膜１８で充填され
る。これは、シリコン酸化膜の化学気相成長法（ＣＶ
Ｄ）によって行って行うことができ、その際、表面を被
覆してから、化学的機械的研磨（ＣＭＰ）により、エッ
チストップとして単結晶シリコンを使用して表面を平坦
化することができる。
ーサ１６が取り除かれて、その除去により残された凹部
が、誘電体、典型的にはシリコン酸化膜１８で充填され
る。これは、シリコン酸化膜の化学気相成長法（ＣＶ
Ｄ）によって行って行うことができ、その際、表面を被
覆してから、化学的機械的研磨（ＣＭＰ）により、エッ
チストップとして単結晶シリコンを使用して表面を平坦
化することができる。
【００２２】この点で、図５に示されているように、ワ
ード線（ドーピングされたポリシリコン１５及び珪素化
合物１７を含む）は、ゲート誘電体１４又は新規な誘電
体１８からなる誘電体によって完全に囲まれており、表
面１０Ａの下側に本発明の処理の主要な特徴部が配置さ
れている。
ード線（ドーピングされたポリシリコン１５及び珪素化
合物１７を含む）は、ゲート誘電体１４又は新規な誘電
体１８からなる誘電体によって完全に囲まれており、表
面１０Ａの下側に本発明の処理の主要な特徴部が配置さ
れている。
【００２３】択一選択的に、図５に示されている結果
は、スペーサ１６のみをストリップし、酸化物が所望の
レベルに形成された後にのみＰＡＤ層１１を除去して、
図示の構造にすることによって達成することができる。
は、スペーサ１６のみをストリップし、酸化物が所望の
レベルに形成された後にのみＰＡＤ層１１を除去して、
図示の構造にすることによって達成することができる。
【００２４】図６では、ｎ＋型導電領域２０，２１及び
２２が、半導体基板１０の表面１０Ａのちょうど下側に
形成されている。一般的には、領域２０及び２２は、ソ
ースと見なされ、領域２１は、一方の活性領域内に形成
される２つのトランジスタ用の共通のドレインと見なさ
れる。しかし、ＤＲＡＭで公知であるように、トランジ
スタのソース及びドレインは、リードイン及びリードア
ウト動作中役割を替えるが、通常は、ビット線に接続さ
れている領域は、ドレインと見なされ、ストレージキャ
パシタのストレージノードに接続された領域は、ソース
と見なされる。
２２が、半導体基板１０の表面１０Ａのちょうど下側に
形成されている。一般的には、領域２０及び２２は、ソ
ースと見なされ、領域２１は、一方の活性領域内に形成
される２つのトランジスタ用の共通のドレインと見なさ
れる。しかし、ＤＲＡＭで公知であるように、トランジ
スタのソース及びドレインは、リードイン及びリードア
ウト動作中役割を替えるが、通常は、ビット線に接続さ
れている領域は、ドレインと見なされ、ストレージキャ
パシタのストレージノードに接続された領域は、ソース
と見なされる。
【００２５】図６に示されているように、ｎ＋型導電エ
ピタキシャルコンタクト領域２５Ａ，２５Ｂ及び２５Ｃ
は、それぞれ、単結晶シリコンソース／ドレイン領域２
０，２２及び２１の上に選択的に成長して、それぞれ、
これらの領域を更に上昇させて横方向に伸張させること
ができ、それにより、ソース及びドレインコンタクトを
設けるのが簡単となる。このステップは任意であること
が分かる。
ピタキシャルコンタクト領域２５Ａ，２５Ｂ及び２５Ｃ
は、それぞれ、単結晶シリコンソース／ドレイン領域２
０，２２及び２１の上に選択的に成長して、それぞれ、
これらの領域を更に上昇させて横方向に伸張させること
ができ、それにより、ソース及びドレインコンタクトを
設けるのが簡単となる。このステップは任意であること
が分かる。
【００２６】更に、ソース及びドレイン領域の有効な深
さは、ゲート導電体１５の上に形成された酸化膜１８の
厚みによって制御することができるので、ソース及びド
レイン拡散領域の深さを限定する必要は殆どない。
さは、ゲート導電体１５の上に形成された酸化膜１８の
厚みによって制御することができるので、ソース及びド
レイン拡散領域の深さを限定する必要は殆どない。
【００２７】図７に示されているように、ソースコンタ
クト２５Ａ及び２５Ｂ及びドレインコンタクト２５Ｃ
は、それぞれ、珪素化合物、典型的には、チタン（Ｔ
ｉ）又はタングステン（Ｗ）珪素化合物のコーティング
２７Ａ，２７Ｂ，及び２７Ｃによって囲まれており、そ
れにより、その導電度が改善される。レベルが上昇され
たソース及びドレインコンタクト２５Ａ，２５Ｂ及び２
５Ｃは、十分に画定されており、珪素化合物コンタクト
は、所望のように自ずから位置調整される（サリチル酸
化されたコンタクト（ｓａｌｉｚｉｄｅ ｃｏｎｔａｃ
ｔｓ））。
クト２５Ａ及び２５Ｂ及びドレインコンタクト２５Ｃ
は、それぞれ、珪素化合物、典型的には、チタン（Ｔ
ｉ）又はタングステン（Ｗ）珪素化合物のコーティング
２７Ａ，２７Ｂ，及び２７Ｃによって囲まれており、そ
れにより、その導電度が改善される。レベルが上昇され
たソース及びドレインコンタクト２５Ａ，２５Ｂ及び２
５Ｃは、十分に画定されており、珪素化合物コンタクト
は、所望のように自ずから位置調整される（サリチル酸
化されたコンタクト（ｓａｌｉｚｉｄｅ ｃｏｎｔａｃ
ｔｓ））。
【００２８】図８には、半導体基板１０の表面１０Ａ上
の積層（スタック）キャパシタが示されている。このた
めに、ストレージキャパシタの誘電体として使用するの
に適した高誘電定数の材料（例えば、バリウムストロン
チウムチタン酸塩（ＢＳＴＯ））からなる誘電層が、ス
トレージキャパシタ全ての共通の誘電層として使用され
る表面１０Ａ上に最初に堆積される。これは、次に、半
導体基板１０のメモリ領域内のメモリセルの各ストレー
ジキャパシタの上側又は第２のプレートとして使用され
る高導電金属の層３０によってカバーされる。メモリセ
ル用のサポート回路を含む周辺領域は、その上に層２９
及び３０が形成されるのを阻止するためにマスキングさ
れている。第２のプレートは、典型的に、プラチナの単
一の連続層を、ＤＲＡＭの各ストレージキャパシタの第
２のプレートとして使用することができるように、アー
ス乃至基準電位にされている。既述のように、キャパシ
タの下側又は第１のプレートは、ソースコンタクトとし
て使用される個別の、レベルが上昇されたサリチル酸化
されたコンタクト（ｓａｌｉｃｉｄｉｚｅｄ ｃｏｎｔ
ａｃｔｓ）２５Ａおよび２５Ｂ，及び２７Ａ及び２７Ｂ
によって設けられる。
の積層（スタック）キャパシタが示されている。このた
めに、ストレージキャパシタの誘電体として使用するの
に適した高誘電定数の材料（例えば、バリウムストロン
チウムチタン酸塩（ＢＳＴＯ））からなる誘電層が、ス
トレージキャパシタ全ての共通の誘電層として使用され
る表面１０Ａ上に最初に堆積される。これは、次に、半
導体基板１０のメモリ領域内のメモリセルの各ストレー
ジキャパシタの上側又は第２のプレートとして使用され
る高導電金属の層３０によってカバーされる。メモリセ
ル用のサポート回路を含む周辺領域は、その上に層２９
及び３０が形成されるのを阻止するためにマスキングさ
れている。第２のプレートは、典型的に、プラチナの単
一の連続層を、ＤＲＡＭの各ストレージキャパシタの第
２のプレートとして使用することができるように、アー
ス乃至基準電位にされている。既述のように、キャパシ
タの下側又は第１のプレートは、ソースコンタクトとし
て使用される個別の、レベルが上昇されたサリチル酸化
されたコンタクト（ｓａｌｉｃｉｄｉｚｅｄ ｃｏｎｔ
ａｃｔｓ）２５Ａおよび２５Ｂ，及び２７Ａ及び２７Ｂ
によって設けられる。
【００２９】キャパシタ−ソースのコンタクトは、実質
的にパターン化されたエッチングを何ら必要とせずに形
成される点に注目すべきである。
的にパターン化されたエッチングを何ら必要とせずに形
成される点に注目すべきである。
【００３０】図９に示された結果を達成するために、誘
電チップ、例えば、ホウ素−リン化ケイ酸塩ガラス（Ｂ
ＰＳＧ）が、層３０の上面上に堆積されている。半導体
基板１０の周辺領域内に、上述のマスキング層が最初に
除去され、それから、層３０が周辺領域の上に堆積され
ると同時に、メモリセル領域の上に堆積される。それか
ら、半導体基板１０の上側の層３１，３０及び２９の中
央部分が、局所エッチングによって除去されて、サリチ
ル酸化された（ｓａｌｉｃｉｄｉｚｅｄ）ドレインコン
タクト２７Ｃが露光されるようになる。
電チップ、例えば、ホウ素−リン化ケイ酸塩ガラス（Ｂ
ＰＳＧ）が、層３０の上面上に堆積されている。半導体
基板１０の周辺領域内に、上述のマスキング層が最初に
除去され、それから、層３０が周辺領域の上に堆積され
ると同時に、メモリセル領域の上に堆積される。それか
ら、半導体基板１０の上側の層３１，３０及び２９の中
央部分が、局所エッチングによって除去されて、サリチ
ル酸化された（ｓａｌｉｃｉｄｉｚｅｄ）ドレインコン
タクト２７Ｃが露光されるようになる。
【００３１】図１０に示された結果を達成するために、
誘電体スペーサ３３が、ホウ素−リン化ケイ酸塩ガラス
（ＢＰＳＧ）内に形成された開口の側壁上に形成され
る。これらは、典型的には、開口を適切なスペーサ誘電
体、例えば、シリコンニトリドで充填することによって
形成され、その後、シリコンニトリド内に開口を形成す
るのに反応性イオンエッチング（ＲＩＥ）が使用され
て、スペーサ３３が形成される。次に、開口の上が適切
なビット線コンタクト材料、例えば、ドーピングされた
ポリシリコン又は金属で充填され、その後、表面が、化
学的機械的研磨（ＣＭＰ）によって平坦化されて、ビッ
ト線のコンタクトプラグ３４が適切に形成される。
誘電体スペーサ３３が、ホウ素−リン化ケイ酸塩ガラス
（ＢＰＳＧ）内に形成された開口の側壁上に形成され
る。これらは、典型的には、開口を適切なスペーサ誘電
体、例えば、シリコンニトリドで充填することによって
形成され、その後、シリコンニトリド内に開口を形成す
るのに反応性イオンエッチング（ＲＩＥ）が使用され
て、スペーサ３３が形成される。次に、開口の上が適切
なビット線コンタクト材料、例えば、ドーピングされた
ポリシリコン又は金属で充填され、その後、表面が、化
学的機械的研磨（ＣＭＰ）によって平坦化されて、ビッ
ト線のコンタクトプラグ３４が適切に形成される。
【００３２】次に、図１１に示された結果が形成され、
その際、ビット線３５のマスキングコンタクトが、ビッ
ト線コンタクトプラグ３４に付加される。ホウ素−リン
化ケイ酸塩ガラス（ＢＰＳＧ）の上側の表面上に、中間
レベルのＴＥＯＳ（テトラエチルオルソシリケート）誘
電体３７が最初に堆積されて平坦化されている。それか
ら、このＴＥＯＳ（テトラエチルオルソシリケート）と
ホウ素−リン化ケイ酸塩ガラス（ＢＰＳＧ）をパターン
形成して、コンタクトプラグ３４のレベルの下側のレベ
ルにエッチングされ、その後、ワイヤリング金属が堆積
されて平坦化され、その結果、図１１に示された結果が
達成される。択一選択的に、ビット線ワイヤリング３５
が堆積されてパターン形成される。それから、中間レベ
ルの誘電層３７が堆積されて平坦化される（典型的に
は、ＴＥＯＳ（テトラエチルオルソシリケート）と呼ば
れるシリコン酸化膜であり、この目的のために、この技
術分野では、よく使用されるようになった）。
その際、ビット線３５のマスキングコンタクトが、ビッ
ト線コンタクトプラグ３４に付加される。ホウ素−リン
化ケイ酸塩ガラス（ＢＰＳＧ）の上側の表面上に、中間
レベルのＴＥＯＳ（テトラエチルオルソシリケート）誘
電体３７が最初に堆積されて平坦化されている。それか
ら、このＴＥＯＳ（テトラエチルオルソシリケート）と
ホウ素−リン化ケイ酸塩ガラス（ＢＰＳＧ）をパターン
形成して、コンタクトプラグ３４のレベルの下側のレベ
ルにエッチングされ、その後、ワイヤリング金属が堆積
されて平坦化され、その結果、図１１に示された結果が
達成される。択一選択的に、ビット線ワイヤリング３５
が堆積されてパターン形成される。それから、中間レベ
ルの誘電層３７が堆積されて平坦化される（典型的に
は、ＴＥＯＳ（テトラエチルオルソシリケート）と呼ば
れるシリコン酸化膜であり、この目的のために、この技
術分野では、よく使用されるようになった）。
【００３３】図１２，１３及び１４は、ＤＲＡＭのメモ
リアレイのメモリセルの種々の可能なレイアウトを上か
ら見た図である。これらの図のそれぞれにおいて、ワー
ド線４０が垂直方向に延びており、そのうち８本が図１
２及び１３に示されており、６本が図１４に示されてお
り、また、ビット線４１が水平方向に延びており、単純
にするために、そのうち２本だけしか示していない。ビ
ット線コンタクトの位置は、スペーサ層を示す外側の円
４４によって囲まれて示されている内側の円４３によっ
て示されている。ストレージキャパシタの下側のプレー
トとして使用されるエピタキシャル成長シリコン領域の
位置は、円４５によって示されている。一般的に、酸化
物充填された浅い絶縁溝（トレンチ）が、領域４６内に
開けられている。
リアレイのメモリセルの種々の可能なレイアウトを上か
ら見た図である。これらの図のそれぞれにおいて、ワー
ド線４０が垂直方向に延びており、そのうち８本が図１
２及び１３に示されており、６本が図１４に示されてお
り、また、ビット線４１が水平方向に延びており、単純
にするために、そのうち２本だけしか示していない。ビ
ット線コンタクトの位置は、スペーサ層を示す外側の円
４４によって囲まれて示されている内側の円４３によっ
て示されている。ストレージキャパシタの下側のプレー
トとして使用されるエピタキシャル成長シリコン領域の
位置は、円４５によって示されている。一般的に、酸化
物充填された浅い絶縁溝（トレンチ）が、領域４６内に
開けられている。
【００３４】図１−１１の種々の横断面は、実質的に、
図１２の鎖線Ｘ−Ｘに沿った横断面を示す。
図１２の鎖線Ｘ−Ｘに沿った横断面を示す。
【００３５】既述の特定の実施例は、単に、本発明の一
般的な原理を示したに過ぎず、本発明の技術思想及び範
囲を逸脱しない限りで、種々の変形が可能であることが
明らかである。誘電層、スペーサ層、及びコンタクトと
して使用するのに挙げた特定の材料は、違うものを用い
てもよいことは明らかである。ｐチャネルトランジスタ
を使用する相補的な構造も可能であることは明らかであ
る。
般的な原理を示したに過ぎず、本発明の技術思想及び範
囲を逸脱しない限りで、種々の変形が可能であることが
明らかである。誘電層、スペーサ層、及びコンタクトと
して使用するのに挙げた特定の材料は、違うものを用い
てもよいことは明らかである。ｐチャネルトランジスタ
を使用する相補的な構造も可能であることは明らかであ
る。
【００３６】
【発明の効果】本発明によると、個別キャパシタ間、各
キャパシタとビット線及びワード線との間のスペースと
の競合を、通常は半導体基板（サブストレート、チッ
プ）の表面上のワード線を半導体基板の内部内に埋め込
むことによって低減することができる。
キャパシタとビット線及びワード線との間のスペースと
の競合を、通常は半導体基板（サブストレート、チッ
プ）の表面上のワード線を半導体基板の内部内に埋め込
むことによって低減することができる。
【図１】本発明による一対のメモリセル形成の第１段階
での半導体基板（サブストレート、チップ、シリコンウ
エーハ）の横断面図
での半導体基板（サブストレート、チップ、シリコンウ
エーハ）の横断面図
【図２】本発明による一対のメモリセル形成の第２段階
での半導体基板（サブストレート、チップ、シリコンウ
エーハ）の横断面図
での半導体基板（サブストレート、チップ、シリコンウ
エーハ）の横断面図
【図３】本発明による一対のメモリセル形成の第３段階
での半導体基板（サブストレート、チップ、シリコンウ
エーハ）の横断面図
での半導体基板（サブストレート、チップ、シリコンウ
エーハ）の横断面図
【図４】本発明による一対のメモリセル形成の第４段階
での半導体基板（サブストレート、チップ、シリコンウ
エーハ）の横断面図
での半導体基板（サブストレート、チップ、シリコンウ
エーハ）の横断面図
【図５】本発明による一対のメモリセル形成の第５段階
での半導体基板（サブストレート、チップ、シリコンウ
エーハ）の横断面図
での半導体基板（サブストレート、チップ、シリコンウ
エーハ）の横断面図
【図６】本発明による一対のメモリセル形成の第６段階
での半導体基板（サブストレート、チップ、シリコンウ
エーハ）の横断面図
での半導体基板（サブストレート、チップ、シリコンウ
エーハ）の横断面図
【図７】本発明による一対のメモリセル形成の第７段階
での半導体基板（サブストレート、チップ、シリコンウ
エーハ）の横断面図
での半導体基板（サブストレート、チップ、シリコンウ
エーハ）の横断面図
【図８】本発明による一対のメモリセル形成の第８段階
での半導体基板（サブストレート、チップ、シリコンウ
エーハ）の横断面図
での半導体基板（サブストレート、チップ、シリコンウ
エーハ）の横断面図
【図９】本発明による一対のメモリセル形成の第９段階
での半導体基板（サブストレート、チップ、シリコンウ
エーハ）の横断面図
での半導体基板（サブストレート、チップ、シリコンウ
エーハ）の横断面図
【図１０】本発明による一対のメモリセル形成の第１０
段階での半導体基板（サブストレート、チップ、シリコ
ンウエーハ）の横断面図
段階での半導体基板（サブストレート、チップ、シリコ
ンウエーハ）の横断面図
【図１１】本発明による一対のメモリセル形成の第１１
段階での半導体基板（サブストレート、チップ、シリコ
ンウエーハ）の横断面図
段階での半導体基板（サブストレート、チップ、シリコ
ンウエーハ）の横断面図
【図１２】本発明によるＤＲＡＭのトランジスタ、スト
レージキャパシタ、ワード線、及びビット線を上から見
た略図
レージキャパシタ、ワード線、及びビット線を上から見
た略図
【図１３】本発明によるＤＲＡＭのトランジスタ、スト
レージキャパシタ、ワード線、及びビット線を上から見
た略図
レージキャパシタ、ワード線、及びビット線を上から見
た略図
【図１４】本発明によるＤＲＡＭのトランジスタ、スト
レージキャパシタ、ワード線、及びビット線を上から見
た略図
レージキャパシタ、ワード線、及びビット線を上から見
た略図
１０ 半導体基板 １１Ａ ＰＡＤ層 １２，１３ 溝（トレンチ） １４Ａ、１４Ｂ、及び１４Ｃ セグメント １５ ポリシリコン充填部 １６ スペーサ １７ ワード線の充填部 １８ シリコン酸化膜 ２０，２２及び２１ 単結晶シリコンソース／ドレイン
領域 ２５Ａ，２５Ｂ及び２５Ｃ ｎ＋型導電エピタキシャル
コンタクト領域 ２５Ａおよび２５Ｂ，及び２７Ａ及び２７Ｂ コンタク
ト ３１，３０及び２９ 層 ３３ 誘電体スペーサ ３４ ビット線コンタクトプラグ ３５ ビット線 ３７ ＴＥＯＳ（テトラエチルオルソシリケート）誘電
体
領域 ２５Ａ，２５Ｂ及び２５Ｃ ｎ＋型導電エピタキシャル
コンタクト領域 ２５Ａおよび２５Ｂ，及び２７Ａ及び２７Ｂ コンタク
ト ３１，３０及び２９ 層 ３３ 誘電体スペーサ ３４ ビット線コンタクトプラグ ３５ ビット線 ３７ ＴＥＯＳ（テトラエチルオルソシリケート）誘電
体
Claims (18)
- 【請求項１】 ダイナミックランダムアクセスメモリを
形成するメモリセルのアレイ内に使用されるストレージ
キャパシタと直列接続されたトランジスタを有するメモ
リセルにおいて、上側の表面を有する一方の導電型の半
導体基板を有しており、トランジスタのソース及びドレ
インとして使用されるのに適していて、当該半導体基板
の導電型とは逆の導電型の第１及び第２の領域を有して
おり、該第１及び第２の領域は、当該半導体基板内に形
成され、且つ、前記半導体基板の部分によって離隔され
て、それぞれ、前記上側の表面の部分を含む当該半導体
基板の部分を有しており、前記半導体基板内の、前記離
隔された各領域間の中間領域内に溝（トレンチ）を有し
ており、該溝（トレンチ）は、導電性の充填部を有して
おり、該導電性の充填部のレベルは、前記半導体基板の
前記上側の表面のレベルの下側であり、前記導電性の充
填部は、前記トランジスタのゲート誘電体として使用す
るのに適していて、上側の誘電層を有しており、ストレ
ージキャパシタを有しており、該ストレージキャパシタ
は、下側プレートとして使用されるソース領域上の導電
層と、前記下側プレートの上側のキャパシタ誘電体用に
適した材料の層と、前記上側プレートとして使用される
前記キャパシタ誘電体上の導電層とを含む前記半導体基
板上に設けられていることを特徴とするメモリセル。 - 【請求項２】 トレンチ（溝）の導電性の充填部は、ド
ーピングされたポリシリコンであり、囲んでいる誘電体
は、シリコン酸化膜である請求項１記載のメモリセル。 - 【請求項３】 トレンチ（溝）の導電性の充填部は、ケ
イ素化合物製のコアを有している請求項２記載のメモリ
セル。 - 【請求項４】 ソース及びドレイン領域は、ストレージ
キャパシタの内側のプレートとして使用するために、半
導体基板の元の表面の上側に成長された、ドーピングさ
れたエピタキシャルシリコン層を有している請求項１記
載のメモリセル。 - 【請求項５】 ケイ素化合物の層は、ドーピングされた
エピタキシャルシリコン層の上に形成されている請求項
４記載のメモリセル。 - 【請求項６】 ダイナミックランダムアクセスメモリを
形成するメモリセルのアレイ内に使用するためのストレ
ージキャパシタと直列接続されたトランジスタを有する
メモリセルにおいて、一方の導電型の単結晶シリコン層
を有しており、該シリコン層は、当該シリコン層の上側
の表面に沿って離隔された、逆の導電型のソース及びド
レイン領域を有しており、前記離隔された領域間のシリ
コン領域内に溝（トレンチ）を有しており、該溝（トレ
ンチ）は、誘電材製の比較的厚い上側の層、及び、ドー
ピングされたポリシリコンの壁及び底の部分、及び、高
導電材製のコア領域を有しており、前記壁及び底のポリ
シリコンの部分は、誘電体の比較的薄い層によってシリ
コン層から分離されており、前記比較的薄い誘電層は、
トランジスタゲートの誘電体として使用され、前記ドー
ピングされたポリシリコン層は、ゲート導電体として使
用され、前記コア領域は、メモリのワード線へのゲート
コンタクトプラグとして使用され、前記溝（トレンチ）
内の導電部分のレベルは、前記単結晶シリコン層の上側
の表面のレベルの下側であることを特徴とするメモリセ
ル。 - 【請求項７】 エピタキシャルシリコンの第１の導電層
は、メモリセルのスタックキャパシタとして使用するの
に適したキャパシタの下側のプレートを形成するため
に、離隔された領域の１つの上に形成されており、誘電
層は、第２の導電層と前記第１の導電層との間にサンド
イッチ状に形成されており、前記誘電層と第２の導電層
は、それぞれ、誘電体及び前記キャパシタの上側のプレ
ートとして使用される請求項６記載のメモリセル。 - 【請求項８】 導電性エピタキシャル層は、トランジス
タのドレインコンタクトとして使用される、他の離隔さ
れた領域の上に形成されている請求項７記載のメモリセ
ル。 - 【請求項９】 トランジスタ及びストレージキャパシタ
を有するメモリセルを形成するための方法において、単
結晶シリコンウエーハの表面部分内に、スイッチングト
ランジスタを形成すべき活性領域を画定するステップ
と、前記表面部分の中間領域内に溝（トレンチ）を形成
するステップと、前記溝（トレンチ）を、前記トランジ
スタのゲート誘電体として使用するのに適した誘電層で
ライニングするステップと、前記溝（トレンチ）を、前
記シリコンウエーハの上側の表面のレベルの下側のレベ
ルに、前記トランジスタのゲート電極として使用するの
に適した導電材で部分的に充填するステップと、実質的
に、前記シリコンウエーハの上側の表面のレベルに前記
溝（トレンチ）を充填するように、前記溝（トレンチ）
の上側に、誘電層を形成するステップと、前記溝（トレ
ンチ）の反対側の側面上のシリコンウエーハ内にソース
及びドレイン領域を形成するステップと、前記ソース領
域の上側に、ストレージキャパシタの誘電層として使用
するのに適した層を形成するステップと、前記ストレー
ジキャパシタの前記誘電層の上側に、前記誘電体の外側
のプレートとして使用するのに適した導電層を形成する
ステップとを有していることを特徴とするメモリセルを
形成するための方法。 - 【請求項１０】 ゲート誘電体として使用するのに適し
た導電材は、ドーピングされたポリシリコンによって囲
まれたシリコン化合物の内側のコアを有している請求項
９記載の方法。 - 【請求項１１】 更に、ストレージキャパシタの内側の
プレートとして使用されるためのソース領域の上側に、
ドーピングされたシリコンのエピタキシャル層を形成す
るステップを有している請求項９記載の方法。 - 【請求項１２】 更に、ドレイン領域へのビット線コン
タクトとして使用するためのドレイン領域の上側に、ド
ーピングされたシリコンのエピタキシャル層を形成する
ステップを有している請求項１１記載の方法。 - 【請求項１３】 活性領域を、誘電材によって充填され
た、囲まれた溝（トレンチ）によって画定する請求項９
記載の方法。 - 【請求項１４】 一対の溝（トレンチ）を活性領域内に
形成し、共通のドレイン領域を、前記２つの溝（トレン
チ）間の中間の領域内に形成し、離隔されたソース領域
を、前記２つの溝（トレンチ）の外側の２つの領域内に
形成し、前記溝（トレンチ）のそれぞれを同様に充填す
る請求項９記載の方法。 - 【請求項１５】 活性領域を、シリコン酸化膜で充填し
た、囲まれた絶縁溝（トレンチ）によって定めた請求項
１４記載の方法。 - 【請求項１６】 ２つの溝（トレンチ）のそれぞれを、
ケイ素化合物の内側のコア及びドーピングされたポリシ
リコンの囲み層で同様に充填する請求項１４記載の方
法。 - 【請求項１７】 ドーピングされたエピタキシャル層
を、ソース及びドレイン領域のそれぞれの上側に成長す
る請求項１４記載の方法。 - 【請求項１８】 ２つのソース領域の上側にドーピング
されたエピタキシャル層のそれぞれを、誘電層及び導電
層で被覆して、別個のストレージキャパシタを形成する
請求項１７記載の方法。
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