JP2003017656A - 半導体実装体およびそれを用いた半導体装置 - Google Patents
半導体実装体およびそれを用いた半導体装置Info
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Abstract
(57)【要約】
【課題】 ＣＯＣ構造において、外部接続用の外部電極
の配置に対して、内部電極の配置が距離的に近く、入出
力信号によりクロストークノイズが発生するという問題
が懸念されていた。 【解決手段】 ＣＯＣ構造において、第１の内部電極１
は第１の半導体チップ４の略中央領域にエリア状で配置
され、第１の外部電極３は第１の半導体チップ４の周縁
部に配置され、第２の内部電極６は第２の半導体チップ
７の略中央領域にエリア状に配置され、第２の半導体チ
ップ７は第１の半導体チップ４の略中央領域に接続され
ている構造であるため、第１の半導体チップ４の第１の
外部電極３とバンプ接続された箇所とにおいて一定の距
離を有して離間させ、入出力信号により発生するクロス
トークノイズを低減することができる。
の配置に対して、内部電極の配置が距離的に近く、入出
力信号によりクロストークノイズが発生するという問題
が懸念されていた。 【解決手段】 ＣＯＣ構造において、第１の内部電極１
は第１の半導体チップ４の略中央領域にエリア状で配置
され、第１の外部電極３は第１の半導体チップ４の周縁
部に配置され、第２の内部電極６は第２の半導体チップ
７の略中央領域にエリア状に配置され、第２の半導体チ
ップ７は第１の半導体チップ４の略中央領域に接続され
ている構造であるため、第１の半導体チップ４の第１の
外部電極３とバンプ接続された箇所とにおいて一定の距
離を有して離間させ、入出力信号により発生するクロス
トークノイズを低減することができる。
Description
【０００１】
【発明の属する技術分野】本発明は、主面上にＬＳＩが
それぞれ形成された第１のＬＳＩチップと第２のＬＳＩ
チップとがフェイスダウンボンディング方式により接合
されてなる半導体実装体とそれを用いた半導体装置に関
するものである。
それぞれ形成された第１のＬＳＩチップと第２のＬＳＩ
チップとがフェイスダウンボンディング方式により接合
されてなる半導体実装体とそれを用いた半導体装置に関
するものである。
【０００２】
【従来の技術】近年、半導体集積回路装置の低コスト化
および小型化を図るため、例えば異なる機能を持つＬＳ
Ｉまたは異なるプロセスにより形成されたＬＳＩが形成
された、第１のＬＳＩチップと第２のＬＳＩチップとが
フェイスダウンボンディング方式により接合されてなる
ＣＯＣ（Ｃｈｉｐ Ｏｎ Ｃｈｉｐ）型の半導体装置が
提案されている。
および小型化を図るため、例えば異なる機能を持つＬＳ
Ｉまたは異なるプロセスにより形成されたＬＳＩが形成
された、第１のＬＳＩチップと第２のＬＳＩチップとが
フェイスダウンボンディング方式により接合されてなる
ＣＯＣ（Ｃｈｉｐ Ｏｎ Ｃｈｉｐ）型の半導体装置が
提案されている。
【０００３】以下、例えば２つのＬＳＩチップがフェイ
スダウンボンディング方式により接合されてなる半導体
装置について図３を参照しながら説明する。
スダウンボンディング方式により接合されてなる半導体
装置について図３を参照しながら説明する。
【０００４】図３に示すように、第１のＬＳＩチップ１
０１における第１のＬＳＩが形成されている主面上には
内部電極１０２および外部電極１０３が形成されている
と共に、第２のＬＳＩチップ１０４における第２のＬＳ
Ｉが形成されている主面上にはバンプ１０５が形成され
ており、内部電極１０２とバンプ１０５とが接続された
状態で、第１のＬＳＩチップ１０１と第２のＬＳＩチッ
プ１０４とがフェイスダウンボンディング方式により接
合されている。この場合、第１のＬＳＩチップ１０１と
第２のＬＳＩチップ１０４との間には絶縁性樹脂１０６
が充填されている。また、第１のＬＳＩチップ１０１は
リードフレームのダイパッド１０７にはんだにより固定
されていると共に、第１のＬＳＩチップ１０１の外部電
極１０３とリードフレームのインナーリード１０８とは
ボンディングワイヤ１０９により電気的に接続されてい
る。第１のＬＳＩチップ１０１、第２のＬＳＩチップ１
０４、ダイパッド１０７、インナーリード１０８および
ボンディングワイヤ１０９は封止樹脂１１０により封止
されている。
０１における第１のＬＳＩが形成されている主面上には
内部電極１０２および外部電極１０３が形成されている
と共に、第２のＬＳＩチップ１０４における第２のＬＳ
Ｉが形成されている主面上にはバンプ１０５が形成され
ており、内部電極１０２とバンプ１０５とが接続された
状態で、第１のＬＳＩチップ１０１と第２のＬＳＩチッ
プ１０４とがフェイスダウンボンディング方式により接
合されている。この場合、第１のＬＳＩチップ１０１と
第２のＬＳＩチップ１０４との間には絶縁性樹脂１０６
が充填されている。また、第１のＬＳＩチップ１０１は
リードフレームのダイパッド１０７にはんだにより固定
されていると共に、第１のＬＳＩチップ１０１の外部電
極１０３とリードフレームのインナーリード１０８とは
ボンディングワイヤ１０９により電気的に接続されてい
る。第１のＬＳＩチップ１０１、第２のＬＳＩチップ１
０４、ダイパッド１０７、インナーリード１０８および
ボンディングワイヤ１０９は封止樹脂１１０により封止
されている。
【０００５】そして従来の半導体装置の製造方法として
は、図３を参照して説明すると、まず、周縁部に外部電
極１０３が形成されている第１のＬＳＩチップ１０１上
の中央部に絶縁性樹脂１０６を塗布した後、第２のＬＳ
Ｉチップ１０４を第１のＬＳＩチップ１０１に押圧し
て、第１のＬＳＩチップ１０１の内部電極１０２と第２
のＬＳＩチップ１０４のバンプ１０５とを接続した状態
で、第１のＬＳＩチップ１０１と第２のＬＳＩチップ１
０４とを接合する。
は、図３を参照して説明すると、まず、周縁部に外部電
極１０３が形成されている第１のＬＳＩチップ１０１上
の中央部に絶縁性樹脂１０６を塗布した後、第２のＬＳ
Ｉチップ１０４を第１のＬＳＩチップ１０１に押圧し
て、第１のＬＳＩチップ１０１の内部電極１０２と第２
のＬＳＩチップ１０４のバンプ１０５とを接続した状態
で、第１のＬＳＩチップ１０１と第２のＬＳＩチップ１
０４とを接合する。
【０００６】次に、第１のＬＳＩチップ１０１の外部電
極１０３とリードフレームのインナーリード１０８とを
ボンディングワイヤ１０９により接続した後、第１のＬ
ＳＩチップ１０１、第２のＬＳＩチップ１０４、ダイパ
ッド１０７、インナーリード１０８およびボンディング
ワイヤ１０９を封止樹脂１１０で封止する。そして封止
樹脂１１０より突出したリードフレームのアウターリー
ド１１１を成形することにより半導体装置を得るもので
ある。
極１０３とリードフレームのインナーリード１０８とを
ボンディングワイヤ１０９により接続した後、第１のＬ
ＳＩチップ１０１、第２のＬＳＩチップ１０４、ダイパ
ッド１０７、インナーリード１０８およびボンディング
ワイヤ１０９を封止樹脂１１０で封止する。そして封止
樹脂１１０より突出したリードフレームのアウターリー
ド１１１を成形することにより半導体装置を得るもので
ある。
【０００７】また前記した従来の半導体装置に組み込ま
れている実装体としては、図４（ａ）の平面図と図４
（ａ）のＡ−Ａ１箇所の主要断面図図４（ｂ）に示すよ
うに、その主面上に内部電極１０２および周縁部に外部
電極１０３が形成され、第１のＬＳＩが形成されている
第１のＬＳＩチップ１０１に対して、第２のＬＳＩが形
成されている主面上にはバンプ１０５が形成された第２
のＬＳＩチップ１０４が内部電極１０２とバンプ１０５
とが接続された状態で、第１のＬＳＩチップ１０１と第
２のＬＳＩチップ１０４とがフェイスダウンボンディン
グ方式により接合されている。そしてこの場合、第１の
ＬＳＩチップ１０１と第２のＬＳＩチップ１０４との間
には絶縁性樹脂１０６が充填されているものである。ま
た、図４（ａ）の平面図の破線で示した構成に示すよう
に、第２のＬＳＩチップのバンプ１０５は第２のＬＳＩ
チップの周縁部に形成されているとともに、第１のＬＳ
Ｉチップの内部電極１０２も第２のＬＳＩチップのバン
プ１０５と対応してペリフェラル的に配置されているも
のである。
れている実装体としては、図４（ａ）の平面図と図４
（ａ）のＡ−Ａ１箇所の主要断面図図４（ｂ）に示すよ
うに、その主面上に内部電極１０２および周縁部に外部
電極１０３が形成され、第１のＬＳＩが形成されている
第１のＬＳＩチップ１０１に対して、第２のＬＳＩが形
成されている主面上にはバンプ１０５が形成された第２
のＬＳＩチップ１０４が内部電極１０２とバンプ１０５
とが接続された状態で、第１のＬＳＩチップ１０１と第
２のＬＳＩチップ１０４とがフェイスダウンボンディン
グ方式により接合されている。そしてこの場合、第１の
ＬＳＩチップ１０１と第２のＬＳＩチップ１０４との間
には絶縁性樹脂１０６が充填されているものである。ま
た、図４（ａ）の平面図の破線で示した構成に示すよう
に、第２のＬＳＩチップのバンプ１０５は第２のＬＳＩ
チップの周縁部に形成されているとともに、第１のＬＳ
Ｉチップの内部電極１０２も第２のＬＳＩチップのバン
プ１０５と対応してペリフェラル的に配置されているも
のである。
【０００８】
【発明が解決しようとする課題】しかしながら前記従来
の半導体実装体および半導体装置の構成では、第２のＬ
ＳＩチップのバンプは第２のＬＳＩチップの周縁部に形
成されているとともに、第１のＬＳＩチップの内部電極
も第２のＬＳＩチップのバンプと対応して第２のＬＳＩ
チップ領域内でペリフェラル的に配置されているもので
あり、第１のＬＳＩチップの外部電極の配置に対して、
内部電極および第２のＬＳＩチップのバンプの配置が距
離的に近く、第１のＬＳＩチップの内部電極と外部電極
とを接続しているチップ内配線とも距離的に近いため、
第１のＬＳＩチップの外部電極と外部接続した際には、
入出力信号によりクロストークノイズが発生するという
問題が懸念されていた。
の半導体実装体および半導体装置の構成では、第２のＬ
ＳＩチップのバンプは第２のＬＳＩチップの周縁部に形
成されているとともに、第１のＬＳＩチップの内部電極
も第２のＬＳＩチップのバンプと対応して第２のＬＳＩ
チップ領域内でペリフェラル的に配置されているもので
あり、第１のＬＳＩチップの外部電極の配置に対して、
内部電極および第２のＬＳＩチップのバンプの配置が距
離的に近く、第１のＬＳＩチップの内部電極と外部電極
とを接続しているチップ内配線とも距離的に近いため、
第１のＬＳＩチップの外部電極と外部接続した際には、
入出力信号によりクロストークノイズが発生するという
問題が懸念されていた。
【０００９】前述の問題は、例えば上側の第２のＬＳＩ
チップにメモリーチップを用い、第１のＬＳＩチップに
ロジックチップを用い、しかも第２のＬＳＩチップが第
１のＬＳＩチップに近づいて面積的に大きくなった場合
には、クロストークノイズが顕著になり、高密度半導体
実装技術において重要な課題となるものである。
チップにメモリーチップを用い、第１のＬＳＩチップに
ロジックチップを用い、しかも第２のＬＳＩチップが第
１のＬＳＩチップに近づいて面積的に大きくなった場合
には、クロストークノイズが顕著になり、高密度半導体
実装技術において重要な課題となるものである。
【００１０】本発明は前記従来の課題を解決するもの
で、上側の半導体チップがその下側の半導体チップの外
形面積よりも小さい場合のＣＯＣ（Ｃｈｉｐ Ｏｎ Ｃ
ｈｉｐ）構造の半導体実装体を構成し、リードフレーム
に搭載した際、入出力信号のクロストークノイズを防止
できる半導体実装体およびそれを用いた半導体装置を提
供することを目的とする。
で、上側の半導体チップがその下側の半導体チップの外
形面積よりも小さい場合のＣＯＣ（Ｃｈｉｐ Ｏｎ Ｃ
ｈｉｐ）構造の半導体実装体を構成し、リードフレーム
に搭載した際、入出力信号のクロストークノイズを防止
できる半導体実装体およびそれを用いた半導体装置を提
供することを目的とする。
【００１１】
【課題を解決するための手段】前記従来の課題を解決す
るために本発明の半導体実装体は、表面に第１の内部電
極と第１の外部電極とを備えた第１の半導体チップと、
前記第１の半導体チップの表面にその表面が対向して接
続され、前記第１の内部電極とバンプ接続された第２の
内部電極を有した第２の半導体チップとよりなるチップ
オンチップ型の半導体実装体であって、前記第１の内部
電極は前記第１の半導体チップの略中央領域に配置さ
れ、前記第１の外部電極は前記第１の半導体チップの周
縁部に配置され、前記第２の内部電極は前記第２の半導
体チップの略中央領域に配置され、前記第２の半導体チ
ップは前記第１の半導体チップの略中央領域に接続され
ている半導体実装体である。
るために本発明の半導体実装体は、表面に第１の内部電
極と第１の外部電極とを備えた第１の半導体チップと、
前記第１の半導体チップの表面にその表面が対向して接
続され、前記第１の内部電極とバンプ接続された第２の
内部電極を有した第２の半導体チップとよりなるチップ
オンチップ型の半導体実装体であって、前記第１の内部
電極は前記第１の半導体チップの略中央領域に配置さ
れ、前記第１の外部電極は前記第１の半導体チップの周
縁部に配置され、前記第２の内部電極は前記第２の半導
体チップの略中央領域に配置され、前記第２の半導体チ
ップは前記第１の半導体チップの略中央領域に接続され
ている半導体実装体である。
【００１２】そして具体的には、第１の半導体チップは
ロジックチップまたはアナログチップであり、第２の半
導体チップはメモリーチップである半導体実装体であ
る。
ロジックチップまたはアナログチップであり、第２の半
導体チップはメモリーチップである半導体実装体であ
る。
【００１３】また、第２の半導体チップは第１の半導体
チップよりも面積的に小さい半導体実装体である。
チップよりも面積的に小さい半導体実装体である。
【００１４】また、第１の半導体チップと第２の半導体
チップとの間隙には絶縁性樹脂が充填されている半導体
実装体である。
チップとの間隙には絶縁性樹脂が充填されている半導体
実装体である。
【００１５】前記構成の通り、チップオンチップ型の半
導体実装体において、第１の内部電極は第１の半導体チ
ップの略中央領域に配置され、第１の外部電極は第１の
半導体チップの周縁部に配置され、第２の内部電極は第
２の半導体チップの略中央領域に配置され、第２の半導
体チップは第１の半導体チップの略中央領域に接続され
ている構造、すなわち第１の半導体チップの中央領域で
あって、かつ第２の半導体チップの中央領域で互いにバ
ンプ接続された構造であるため、第１の半導体チップの
第１の外部電極とバンプ接続された箇所とにおいて一定
の距離を有し、入出力信号により発生するクロストーク
ノイズを低減することができる。特に２つのチップサイ
ズが近接して実装された場合においては、電極間距離が
少しでも離れるよう構成することにより、クロストーク
ノイズを低減することができる。
導体実装体において、第１の内部電極は第１の半導体チ
ップの略中央領域に配置され、第１の外部電極は第１の
半導体チップの周縁部に配置され、第２の内部電極は第
２の半導体チップの略中央領域に配置され、第２の半導
体チップは第１の半導体チップの略中央領域に接続され
ている構造、すなわち第１の半導体チップの中央領域で
あって、かつ第２の半導体チップの中央領域で互いにバ
ンプ接続された構造であるため、第１の半導体チップの
第１の外部電極とバンプ接続された箇所とにおいて一定
の距離を有し、入出力信号により発生するクロストーク
ノイズを低減することができる。特に２つのチップサイ
ズが近接して実装された場合においては、電極間距離が
少しでも離れるよう構成することにより、クロストーク
ノイズを低減することができる。
【００１６】本発明の半導体装置は、リードフレームの
ダイパッド表面上に搭載され、表面に第１の内部電極と
第１の外部電極とを備えた第１の半導体チップと、前記
第１の半導体チップの表面にその表面が対向して接続さ
れ、前記第１の内部電極とバンプ接続された第２の内部
電極とを有した第２の半導体チップと、リードフレーム
のリード部と前記第１の半導体チップの第１の外部電極
とを接続した金属細線と、前記リードフレームのリード
部と前記第１の半導体チップ、第２の半導体チップ、金
属細線の外囲を封止した封止樹脂とよりなる半導体装置
であって、前記第１の内部電極は前記第１の半導体チッ
プの略中央領域に配置され、前記第１の外部電極は前記
第１の半導体チップの周縁部に配置され、前記第２の内
部電極は前記第２の半導体チップの略中央領域に配置さ
れ、前記第２の半導体チップは前記第１の半導体チップ
の略中央領域に接続されている半導体装置である。
ダイパッド表面上に搭載され、表面に第１の内部電極と
第１の外部電極とを備えた第１の半導体チップと、前記
第１の半導体チップの表面にその表面が対向して接続さ
れ、前記第１の内部電極とバンプ接続された第２の内部
電極とを有した第２の半導体チップと、リードフレーム
のリード部と前記第１の半導体チップの第１の外部電極
とを接続した金属細線と、前記リードフレームのリード
部と前記第１の半導体チップ、第２の半導体チップ、金
属細線の外囲を封止した封止樹脂とよりなる半導体装置
であって、前記第１の内部電極は前記第１の半導体チッ
プの略中央領域に配置され、前記第１の外部電極は前記
第１の半導体チップの周縁部に配置され、前記第２の内
部電極は前記第２の半導体チップの略中央領域に配置さ
れ、前記第２の半導体チップは前記第１の半導体チップ
の略中央領域に接続されている半導体装置である。
【００１７】そして具体的には、第１の半導体チップは
ロジックチップまたはアナログチップであり、第２の半
導体チップはメモリーチップである半導体装置である。
ロジックチップまたはアナログチップであり、第２の半
導体チップはメモリーチップである半導体装置である。
【００１８】また、第２の半導体チップは第１の半導体
チップよりも面積的に小さい半導体装置である。
チップよりも面積的に小さい半導体装置である。
【００１９】また、第１の半導体チップと第２の半導体
チップとの間隙には絶縁性樹脂が充填されている半導体
装置である。
チップとの間隙には絶縁性樹脂が充填されている半導体
装置である。
【００２０】前記構成の通り、チップオンチップ型の半
導体装置において、リードフレーム上に搭載された半導
体実装体の第１の内部電極は第１の半導体チップの略中
央領域に配置され、第１の外部電極は第１の半導体チッ
プの周縁部に配置され、第２の内部電極は第２の半導体
チップの略中央領域に配置され、第２の半導体チップは
第１の半導体チップの略中央領域に接続されている構
造、すなわち第１の半導体チップの中央領域であって、
かつ第２の半導体チップの中央領域で互いにバンプ接続
された構造であるため、第１の半導体チップの第１の外
部電極とバンプ接続された箇所とにおいて一定の距離を
有し、入出力信号により発生するクロストークノイズを
低減することができる。特に２つのチップサイズが近接
して実装された場合においては、電極間距離が少しでも
離れるよう構成することにより、クロストークノイズを
低減することができる。
導体装置において、リードフレーム上に搭載された半導
体実装体の第１の内部電極は第１の半導体チップの略中
央領域に配置され、第１の外部電極は第１の半導体チッ
プの周縁部に配置され、第２の内部電極は第２の半導体
チップの略中央領域に配置され、第２の半導体チップは
第１の半導体チップの略中央領域に接続されている構
造、すなわち第１の半導体チップの中央領域であって、
かつ第２の半導体チップの中央領域で互いにバンプ接続
された構造であるため、第１の半導体チップの第１の外
部電極とバンプ接続された箇所とにおいて一定の距離を
有し、入出力信号により発生するクロストークノイズを
低減することができる。特に２つのチップサイズが近接
して実装された場合においては、電極間距離が少しでも
離れるよう構成することにより、クロストークノイズを
低減することができる。
【００２１】
【発明の実施の形態】以下、本発明の半導体装置および
その製造方法の一実施形態について、図面を参照しなが
ら説明する。
その製造方法の一実施形態について、図面を参照しなが
ら説明する。
【００２２】まず本実施形態の半導体装置に組み込まれ
る半導体実装体について説明する。図１は本実施形態の
半導体実装体を示す図であり、図１（ａ）は本実施形態
の半導体実装体を示す平面図であり、図１（ｂ）は図１
（ａ）のＢ−Ｂ１箇所の断面図である。
る半導体実装体について説明する。図１は本実施形態の
半導体実装体を示す図であり、図１（ａ）は本実施形態
の半導体実装体を示す平面図であり、図１（ｂ）は図１
（ａ）のＢ−Ｂ１箇所の断面図である。
【００２３】図１に示すように、本実施形態の半導体実
装体は、表面に第１の内部電極１と、その第１の内部電
極１上に形成された第１のバンプ２と、チップ周辺部に
第１の内部電極１とチップ内部配線で接続した第１の外
部電極３とを有した第１の半導体チップ４と、その第１
の半導体チップ４の表面に表面側が対向して接続され、
第１の内部電極１の第１のバンプ２と第２のバンプ５で
接続された第２の内部電極６を有した第２の半導体チッ
プ７とよりなるＣＯＣ型の構造を有し、第１の半導体チ
ップ４と第２の半導体チップ７との間隙にはアンダーフ
ィル材として絶縁性の樹脂８が充填されている半導体実
装体である。そして第１の内部電極１は第１の半導体チ
ップ４の略中央領域にエリア状で配置され、第１の外部
電極３は第１の半導体チップ４の周縁部に配置され、第
２の内部電極６は第２の半導体チップ７の略中央領域に
エリア状に配置され、第２の半導体チップ７は第１の半
導体チップ４の略中央領域に接続されている構造である
ため、第１の半導体チップ４の第１の外部電極３とバン
プ接続された箇所とにおいて一定の距離を有してクロス
トークノイズの影響がないほど離間し、入出力信号によ
り発生するクロストークノイズを低減することができ
る。なお、第２の内部電極６のエリア配置は第１の内部
電極１のエリア配置と対応させて形成されているもので
ある。
装体は、表面に第１の内部電極１と、その第１の内部電
極１上に形成された第１のバンプ２と、チップ周辺部に
第１の内部電極１とチップ内部配線で接続した第１の外
部電極３とを有した第１の半導体チップ４と、その第１
の半導体チップ４の表面に表面側が対向して接続され、
第１の内部電極１の第１のバンプ２と第２のバンプ５で
接続された第２の内部電極６を有した第２の半導体チッ
プ７とよりなるＣＯＣ型の構造を有し、第１の半導体チ
ップ４と第２の半導体チップ７との間隙にはアンダーフ
ィル材として絶縁性の樹脂８が充填されている半導体実
装体である。そして第１の内部電極１は第１の半導体チ
ップ４の略中央領域にエリア状で配置され、第１の外部
電極３は第１の半導体チップ４の周縁部に配置され、第
２の内部電極６は第２の半導体チップ７の略中央領域に
エリア状に配置され、第２の半導体チップ７は第１の半
導体チップ４の略中央領域に接続されている構造である
ため、第１の半導体チップ４の第１の外部電極３とバン
プ接続された箇所とにおいて一定の距離を有してクロス
トークノイズの影響がないほど離間し、入出力信号によ
り発生するクロストークノイズを低減することができ
る。なお、第２の内部電極６のエリア配置は第１の内部
電極１のエリア配置と対応させて形成されているもので
ある。
【００２４】そして本実施形態では、第２の半導体チッ
プ７は第１の半導体チップ４よりも面積的に小さい構成
であるが、特に２つのチップサイズが近接して実装され
た場合においては、内部電極と外部電極との電極間距離
が少しでも離れるよう構成することにより、クロストー
クノイズを低減することができる。
プ７は第１の半導体チップ４よりも面積的に小さい構成
であるが、特に２つのチップサイズが近接して実装され
た場合においては、内部電極と外部電極との電極間距離
が少しでも離れるよう構成することにより、クロストー
クノイズを低減することができる。
【００２５】また本実施形態では、第１の半導体チップ
４はロジックチップまたはアナログチップであり、第２
の半導体チップ７はメモリーチップを用いて構成してい
る。
４はロジックチップまたはアナログチップであり、第２
の半導体チップ７はメモリーチップを用いて構成してい
る。
【００２６】なお、図１においては、第２のバンプ５よ
りも第１のバンプ２の方を大きく形成し、第２のバンプ
５に硬度が高い第１のバンプ２が食い込んだ接続を構成
している。第２の半導体チップ７の第２のバンプ５は、
錫（Ｓｎ）と銀（Ａｇ）とによる２元系のはんだバンプ
であり、詳細には錫（Ｓｎ）が９６．５［％］、銀（Ａ
ｇ）が３．５［％］のＳｎ−３．５Ａｇはんだバンプで
ある。また第１のバンプ２はニッケル（Ｎｉ）バンプで
あり、表面に微少の金層（Ａｕ）が形成されたニッケル
バンプである。そしてニッケルバンプには、元来、リン
（Ｐ）が数パーセント含有しているものである。そのた
め第２のバンプ５であるはんだバンプに対して、第１の
バンプ２であるニッケルバンプが食い込んで接合され、
その接合の界面には、ニッケルと錫との合金層が形成さ
れ、さらにＰ濃度の高いニッケル層が形成されている。
これはニッケル内に含有されているＰ（リン７％程度）
が集中することにより、Ｐ濃度の高いニッケル層が形成
されるものである。
りも第１のバンプ２の方を大きく形成し、第２のバンプ
５に硬度が高い第１のバンプ２が食い込んだ接続を構成
している。第２の半導体チップ７の第２のバンプ５は、
錫（Ｓｎ）と銀（Ａｇ）とによる２元系のはんだバンプ
であり、詳細には錫（Ｓｎ）が９６．５［％］、銀（Ａ
ｇ）が３．５［％］のＳｎ−３．５Ａｇはんだバンプで
ある。また第１のバンプ２はニッケル（Ｎｉ）バンプで
あり、表面に微少の金層（Ａｕ）が形成されたニッケル
バンプである。そしてニッケルバンプには、元来、リン
（Ｐ）が数パーセント含有しているものである。そのた
め第２のバンプ５であるはんだバンプに対して、第１の
バンプ２であるニッケルバンプが食い込んで接合され、
その接合の界面には、ニッケルと錫との合金層が形成さ
れ、さらにＰ濃度の高いニッケル層が形成されている。
これはニッケル内に含有されているＰ（リン７％程度）
が集中することにより、Ｐ濃度の高いニッケル層が形成
されるものである。
【００２７】ここで、第１のバンプ２は、第２のバンプ
５と同じ錫（Ｓｎ）と銀（Ａｇ）とによる２元系のはん
だバンプであってもよい。
５と同じ錫（Ｓｎ）と銀（Ａｇ）とによる２元系のはん
だバンプであってもよい。
【００２８】次に前述した本実施形態の半導体実装体を
リードフレームに搭載して半導体装置を構成した形態に
ついて説明する。
リードフレームに搭載して半導体装置を構成した形態に
ついて説明する。
【００２９】図２は本実施形態の半導体装置を示す主要
な断面図である。
な断面図である。
【００３０】本実施形態の半導体装置は、前述の半導体
実装体をリードフレームに搭載したものであって、リー
ドフレームのダイパッド９の表面上に搭載され、表面に
第１の内部電極１と、周辺部に第１の内部電極１と接続
した第１の外部電極３とを有した第１の半導体チップ４
と、その第１の半導体チップ４の表面にその表面が対向
して接続され、第１の内部電極１とバンプ接続された第
２の内部電極６を有した第２の半導体チップ７と、第１
の半導体チップ４と第２の半導体チップ７との間隙を充
填したアンダーフィル材である樹脂８と、リードフレー
ムのリード部１０の表面と第１の半導体チップ４の第１
の外部電極３とを接続した金属細線１１と、リードフレ
ームのリード部１０と第１の半導体チップ４、第２の半
導体チップ７、金属細線１１の外囲を封止した封止樹脂
１２とよりなる半導体装置である。
実装体をリードフレームに搭載したものであって、リー
ドフレームのダイパッド９の表面上に搭載され、表面に
第１の内部電極１と、周辺部に第１の内部電極１と接続
した第１の外部電極３とを有した第１の半導体チップ４
と、その第１の半導体チップ４の表面にその表面が対向
して接続され、第１の内部電極１とバンプ接続された第
２の内部電極６を有した第２の半導体チップ７と、第１
の半導体チップ４と第２の半導体チップ７との間隙を充
填したアンダーフィル材である樹脂８と、リードフレー
ムのリード部１０の表面と第１の半導体チップ４の第１
の外部電極３とを接続した金属細線１１と、リードフレ
ームのリード部１０と第１の半導体チップ４、第２の半
導体チップ７、金属細線１１の外囲を封止した封止樹脂
１２とよりなる半導体装置である。
【００３１】本実施形態の半導体装置は、チップオンチ
ップ型の半導体装置において、リードフレーム上に搭載
された半導体実装体の第１の内部電極１は第１の半導体
チップ４の略中央領域に配置され、第１の外部電極３は
第１の半導体チップ４の周縁部に配置され、第２の内部
電極６は第２の半導体チップ７の略中央領域に配置さ
れ、第２の半導体チップ７は第１の半導体チップ４の略
中央領域に接続されている構造、すなわち第１の半導体
チップ４の中央領域であって、かつ第２の半導体チップ
７の中央領域で互いにバンプ接続された構造であるた
め、第１の半導体チップ４の第１の外部電極３とバンプ
接続された箇所とにおいて一定の距離を有し、入出力信
号により発生するクロストークノイズを低減することが
できる。特に２つのチップサイズが近接して実装された
場合においては、電極間距離が少しでも離れるよう構成
することにより、クロストークノイズを低減することが
できる。
ップ型の半導体装置において、リードフレーム上に搭載
された半導体実装体の第１の内部電極１は第１の半導体
チップ４の略中央領域に配置され、第１の外部電極３は
第１の半導体チップ４の周縁部に配置され、第２の内部
電極６は第２の半導体チップ７の略中央領域に配置さ
れ、第２の半導体チップ７は第１の半導体チップ４の略
中央領域に接続されている構造、すなわち第１の半導体
チップ４の中央領域であって、かつ第２の半導体チップ
７の中央領域で互いにバンプ接続された構造であるた
め、第１の半導体チップ４の第１の外部電極３とバンプ
接続された箇所とにおいて一定の距離を有し、入出力信
号により発生するクロストークノイズを低減することが
できる。特に２つのチップサイズが近接して実装された
場合においては、電極間距離が少しでも離れるよう構成
することにより、クロストークノイズを低減することが
できる。
【００３２】なお、本実施形態ではＱＦＰ（Ｑｕａｄ
Ｆｌａｔ Ｐａｃｋａｇｅ）構造の半導体装置を構成し
た例を示したが、採用する半導体パッケージについては
リードフレームタイプの他、基板タイプ等、所望により
設定するものである。
Ｆｌａｔ Ｐａｃｋａｇｅ）構造の半導体装置を構成し
た例を示したが、採用する半導体パッケージについては
リードフレームタイプの他、基板タイプ等、所望により
設定するものである。
【００３３】次に本実施形態の半導体実装体の製造方法
について概要を説明する。
について概要を説明する。
【００３４】本実施形態の半導体実装体の製造方法とし
ては、まず一主面上の略中央領域に第１の内部電極がエ
リア状で形成されている第１の半導体チップがその面内
で複数個形成された半導体ウェハーを用意し、そのウェ
ハー状態の第１の半導体チップ上の第１の内部電極上に
第１のバンプを形成する。ここでは第１のバンプとして
ニッケル（Ｎｉ）バンプを形成するものであるが、ニツ
ケルバンプ表面に微少の金層（Ａｕ）が形成されたニッ
ケルバンプを形成する。そしてウェハー状態で裏面をバ
ックグライントして所定厚に形成しておく。
ては、まず一主面上の略中央領域に第１の内部電極がエ
リア状で形成されている第１の半導体チップがその面内
で複数個形成された半導体ウェハーを用意し、そのウェ
ハー状態の第１の半導体チップ上の第１の内部電極上に
第１のバンプを形成する。ここでは第１のバンプとして
ニッケル（Ｎｉ）バンプを形成するものであるが、ニツ
ケルバンプ表面に微少の金層（Ａｕ）が形成されたニッ
ケルバンプを形成する。そしてウェハー状態で裏面をバ
ックグライントして所定厚に形成しておく。
【００３５】次に、一主面上の略中央領域に第２の内部
電極をエリア配置で有した第２の半導体チップを用意
し、その第２の半導体チップ上の第２の内部電極上に第
２のバンプを形成する。ここでは第２のバンプとして、
チタン（Ｔｉ），銅（Ｃｕ），ニッケル（Ｎｉ）のバリ
ア層と，錫（Ｓｎ）と銀（Ａｇ）とによる２元系のはん
だバンプを電解メッキにより形成するものであるが、錫
（Ｓｎ）が９６．５［％］、銀（Ａｇ）が３．５［％］
のＳｎ−３．５Ａｇはんだバンプを形成する。この工程
は前述同様にウェハー状態で行ってもよい。そして同様
にウェハー状態では裏面をバックグライントして所定厚
に形成しておく。
電極をエリア配置で有した第２の半導体チップを用意
し、その第２の半導体チップ上の第２の内部電極上に第
２のバンプを形成する。ここでは第２のバンプとして、
チタン（Ｔｉ），銅（Ｃｕ），ニッケル（Ｎｉ）のバリ
ア層と，錫（Ｓｎ）と銀（Ａｇ）とによる２元系のはん
だバンプを電解メッキにより形成するものであるが、錫
（Ｓｎ）が９６．５［％］、銀（Ａｇ）が３．５［％］
のＳｎ−３．５Ａｇはんだバンプを形成する。この工程
は前述同様にウェハー状態で行ってもよい。そして同様
にウェハー状態では裏面をバックグライントして所定厚
に形成しておく。
【００３６】次にフリップチップボンダーを用い、第１
のバンプが形成された第１の半導体チップの表面と、第
２のバンプが形成された第２の半導体チップの各バンプ
どうしを位置合わせして、互いに主面どうしを対向させ
る。
のバンプが形成された第１の半導体チップの表面と、第
２のバンプが形成された第２の半導体チップの各バンプ
どうしを位置合わせして、互いに主面どうしを対向させ
る。
【００３７】そして第１の半導体チップと第２の半導体
チップとの間隙であって、第１の外部電極を被覆しない
ように、アンダーフィル材として絶縁性の樹脂を流し込
んで熱硬化させ、間隙を封止する。
チップとの間隙であって、第１の外部電極を被覆しない
ように、アンダーフィル材として絶縁性の樹脂を流し込
んで熱硬化させ、間隙を封止する。
【００３８】以上の工程により本実施形態の半導体実装
体を形成できるものである。
体を形成できるものである。
【００３９】以上、本実施形態の半導体実装体および半
導体装置は、チップオンチップ型の構造において、第１
の内部電極は第１の半導体チップの略中央領域に配置さ
れ、第１の外部電極は第１の半導体チップの周縁部に配
置され、第２の内部電極は第２の半導体チップの略中央
領域に配置され、第２の半導体チップは第１の半導体チ
ップの略中央領域に接続されている構造、すなわち第１
の半導体チップの中央領域であって、かつ第２の半導体
チップの中央領域で互いにバンプ接続された構造である
ため、第１の半導体チップの第１の外部電極とバンプ接
続された箇所とにおいて一定の距離を有して離間し、入
出力信号により発生するクロストークノイズを低減する
ことができる。特に２つのチップサイズが近接して実装
された場合においては、電極間距離が少しでも離れるよ
う構成することにより、クロストークノイズを低減する
ことができる。
導体装置は、チップオンチップ型の構造において、第１
の内部電極は第１の半導体チップの略中央領域に配置さ
れ、第１の外部電極は第１の半導体チップの周縁部に配
置され、第２の内部電極は第２の半導体チップの略中央
領域に配置され、第２の半導体チップは第１の半導体チ
ップの略中央領域に接続されている構造、すなわち第１
の半導体チップの中央領域であって、かつ第２の半導体
チップの中央領域で互いにバンプ接続された構造である
ため、第１の半導体チップの第１の外部電極とバンプ接
続された箇所とにおいて一定の距離を有して離間し、入
出力信号により発生するクロストークノイズを低減する
ことができる。特に２つのチップサイズが近接して実装
された場合においては、電極間距離が少しでも離れるよ
う構成することにより、クロストークノイズを低減する
ことができる。
【００４０】
【発明の効果】本発明の半導体実装体および半導体装置
は、ＣＯＣ型の構造であって、第１の内部電極は第１の
半導体チップの略中央領域に配置され、第１の外部電極
は第１の半導体チップの周縁部に配置され、第２の内部
電極は第２の半導体チップの略中央領域に配置され、第
２の半導体チップは第１の半導体チップの略中央領域に
接続されている構造、すなわち第１の半導体チップの中
央領域であって、かつ第２の半導体チップの中央領域で
互いにバンプ接続された構造であるため、第１の半導体
チップの第１の外部電極とバンプ接続された箇所とにお
いて一定の距離を有して離間し、入出力信号により発生
するクロストークノイズを低減することができる。特に
２つのチップサイズが近接して実装された場合において
は、電極間距離が少しでも離れるよう構成することによ
り、クロストークノイズを低減することができる。
は、ＣＯＣ型の構造であって、第１の内部電極は第１の
半導体チップの略中央領域に配置され、第１の外部電極
は第１の半導体チップの周縁部に配置され、第２の内部
電極は第２の半導体チップの略中央領域に配置され、第
２の半導体チップは第１の半導体チップの略中央領域に
接続されている構造、すなわち第１の半導体チップの中
央領域であって、かつ第２の半導体チップの中央領域で
互いにバンプ接続された構造であるため、第１の半導体
チップの第１の外部電極とバンプ接続された箇所とにお
いて一定の距離を有して離間し、入出力信号により発生
するクロストークノイズを低減することができる。特に
２つのチップサイズが近接して実装された場合において
は、電極間距離が少しでも離れるよう構成することによ
り、クロストークノイズを低減することができる。
【図１】本発明の一実施形態にかかる半導体装置の半導
体実装体を示す図
体実装体を示す図
【図２】本発明の一実施形態にかかる半導体装置を示す
断面図
断面図
【図３】従来の半導体装置を示す断面図
【図４】従来の半導体実装体を示す図
１ 第１の内部電極
２ 第１のバンプ
３ 第１の外部電極
４ 第１の半導体チップ
５ 第２のバンプ
６ 第２の内部電極
７ 第２の半導体チップ
８ 樹脂
９ ダイパッド
１０ リード部
１１ 金属細線
１２ 封止樹脂
１０１ 第１のＬＳＩチップ
１０２ 内部電極
１０３ 外部電極
１０４ 第２のＬＳＩチップ
１０５ バンプ
１０６ 絶縁性樹脂
１０７ ダイパッド
１０８ インナーリード
１０９ ボンディングワイヤ
１１０ 封止樹脂
１１１ アウターリード
Claims (8)
- 【請求項１】 表面に第１の内部電極と第１の外部電極
とを備えた第１の半導体チップと、 前記第１の半導体チップの表面にその表面が対向して接
続され、前記第１の内部電極とバンプ接続された第２の
内部電極を有した第２の半導体チップとよりなるチップ
オンチップ型の半導体実装体であって、 前記第１の内部電極は前記第１の半導体チップの略中央
領域に配置され、前記第１の外部電極は前記第１の半導
体チップの周縁部に配置され、 前記第２の内部電極は前記第２の半導体チップの略中央
領域に配置され、 前記第２の半導体チップは前記第１の半導体チップの略
中央領域に接続されていることを特徴とする半導体実装
体。 - 【請求項２】 第１の半導体チップはロジックチップま
たはアナログチップであり、第２の半導体チップはメモ
リーチップであることを特徴とする請求項１に記載の半
導体実装体。 - 【請求項３】 第２の半導体チップは第１の半導体チッ
プよりも面積的に小さいことを特徴とする請求項１に記
載の半導体実装体。 - 【請求項４】 第１の半導体チップと第２の半導体チッ
プとの間隙には絶縁性樹脂が充填されていることを特徴
とする請求項１に記載の半導体実装体。 - 【請求項５】 リードフレームのダイパッド表面上に搭
載され、表面に第１の内部電極と第１の外部電極とを備
えた第１の半導体チップと、 前記第１の半導体チップの表面にその表面が対向して接
続され、前記第１の内部電極とバンプ接続された第２の
内部電極とを有した第２の半導体チップと、 リードフレームのリード部と前記第１の半導体チップの
第１の外部電極とを接続した金属細線と、 前記リードフレームのリード部と前記第１の半導体チッ
プ、第２の半導体チップ、金属細線の外囲を封止した封
止樹脂とよりなる半導体装置であって、 前記第１の内部電極は前記第１の半導体チップの略中央
領域に配置され、前記第１の外部電極は前記第１の半導
体チップの周縁部に配置され、 前記第２の内部電極は前記第２の半導体チップの略中央
領域に配置され、 前記第２の半導体チップは前記第１の半導体チップの略
中央領域に接続されていることを特徴とする半導体装
置。 - 【請求項６】 第１の半導体チップはロジックチップま
たはアナログチップであり、第２の半導体チップはメモ
リーチップであることを特徴とする請求項５に記載の半
導体装置。 - 【請求項７】 第２の半導体チップは第１の半導体チッ
プよりも面積的に小さいことを特徴とする請求項５に記
載の半導体装置。 - 【請求項８】 第１の半導体チップと第２の半導体チッ
プとの間隙には絶縁性樹脂が充填されていることを特徴
とする請求項５に記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001203028A JP2003017656A (ja) | 2001-07-04 | 2001-07-04 | 半導体実装体およびそれを用いた半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001203028A JP2003017656A (ja) | 2001-07-04 | 2001-07-04 | 半導体実装体およびそれを用いた半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003017656A true JP2003017656A (ja) | 2003-01-17 |
Family
ID=19039734
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001203028A Pending JP2003017656A (ja) | 2001-07-04 | 2001-07-04 | 半導体実装体およびそれを用いた半導体装置 |
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|---|---|
| JP (1) | JP2003017656A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59117252A (ja) * | 1982-12-24 | 1984-07-06 | Hitachi Micro Comput Eng Ltd | 半導体装置 |
| JPH1140601A (ja) * | 1997-07-22 | 1999-02-12 | Rohm Co Ltd | 半導体装置の構造 |
| JP2002305215A (ja) * | 2001-04-05 | 2002-10-18 | Sharp Corp | 半導体装置およびこれを用いた積層構造体 |
-
2001
- 2001-07-04 JP JP2001203028A patent/JP2003017656A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59117252A (ja) * | 1982-12-24 | 1984-07-06 | Hitachi Micro Comput Eng Ltd | 半導体装置 |
| JPH1140601A (ja) * | 1997-07-22 | 1999-02-12 | Rohm Co Ltd | 半導体装置の構造 |
| JP2002305215A (ja) * | 2001-04-05 | 2002-10-18 | Sharp Corp | 半導体装置およびこれを用いた積層構造体 |
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