JP2003017656A - Semiconductor mounted body and semiconductor device using it - Google Patents
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- H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
Landscapes
- Lead Frames For Integrated Circuits (AREA)
Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、主面上にＬＳＩが
それぞれ形成された第１のＬＳＩチップと第２のＬＳＩ
チップとがフェイスダウンボンディング方式により接合
されてなる半導体実装体とそれを用いた半導体装置に関
するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a first LSI chip and a second LSI each having an LSI formed on a main surface thereof.
The present invention relates to a semiconductor mounting body in which a chip is joined by a face-down bonding method and a semiconductor device using the same.
【０００２】[0002]
【従来の技術】近年、半導体集積回路装置の低コスト化
および小型化を図るため、例えば異なる機能を持つＬＳ
Ｉまたは異なるプロセスにより形成されたＬＳＩが形成
された、第１のＬＳＩチップと第２のＬＳＩチップとが
フェイスダウンボンディング方式により接合されてなる
ＣＯＣ（Ｃｈｉｐ Ｏｎ Ｃｈｉｐ）型の半導体装置が
提案されている。2. Description of the Related Art In recent years, in order to reduce the cost and size of a semiconductor integrated circuit device, for example, an LS having different functions.
I or a COC (Chip On Chip) type semiconductor device in which an LSI formed by a different process is formed by joining a first LSI chip and a second LSI chip by a face-down bonding method has been proposed. There is.
【０００３】以下、例えば２つのＬＳＩチップがフェイ
スダウンボンディング方式により接合されてなる半導体
装置について図３を参照しながら説明する。A semiconductor device in which, for example, two LSI chips are joined by a face-down bonding method will be described below with reference to FIG.
【０００４】図３に示すように、第１のＬＳＩチップ１
０１における第１のＬＳＩが形成されている主面上には
内部電極１０２および外部電極１０３が形成されている
と共に、第２のＬＳＩチップ１０４における第２のＬＳ
Ｉが形成されている主面上にはバンプ１０５が形成され
ており、内部電極１０２とバンプ１０５とが接続された
状態で、第１のＬＳＩチップ１０１と第２のＬＳＩチッ
プ１０４とがフェイスダウンボンディング方式により接
合されている。この場合、第１のＬＳＩチップ１０１と
第２のＬＳＩチップ１０４との間には絶縁性樹脂１０６
が充填されている。また、第１のＬＳＩチップ１０１は
リードフレームのダイパッド１０７にはんだにより固定
されていると共に、第１のＬＳＩチップ１０１の外部電
極１０３とリードフレームのインナーリード１０８とは
ボンディングワイヤ１０９により電気的に接続されてい
る。第１のＬＳＩチップ１０１、第２のＬＳＩチップ１
０４、ダイパッド１０７、インナーリード１０８および
ボンディングワイヤ１０９は封止樹脂１１０により封止
されている。As shown in FIG. 3, the first LSI chip 1
01 internal electrodes 102 and external electrodes 103 are formed on the main surface on which the first LSI is formed, and the second LS in the second LSI chip 104 is formed.
A bump 105 is formed on the main surface on which the I is formed, and the first LSI chip 101 and the second LSI chip 104 face down with the internal electrode 102 and the bump 105 connected to each other. It is joined by the bonding method. In this case, the insulating resin 106 is placed between the first LSI chip 101 and the second LSI chip 104.
Is filled. The first LSI chip 101 is fixed to the die pad 107 of the lead frame by soldering, and the external electrodes 103 of the first LSI chip 101 and the inner leads 108 of the lead frame are electrically connected by the bonding wires 109. Has been done. First LSI chip 101, second LSI chip 1
04, the die pad 107, the inner lead 108, and the bonding wire 109 are sealed with a sealing resin 110.
【０００５】そして従来の半導体装置の製造方法として
は、図３を参照して説明すると、まず、周縁部に外部電
極１０３が形成されている第１のＬＳＩチップ１０１上
の中央部に絶縁性樹脂１０６を塗布した後、第２のＬＳ
Ｉチップ１０４を第１のＬＳＩチップ１０１に押圧し
て、第１のＬＳＩチップ１０１の内部電極１０２と第２
のＬＳＩチップ１０４のバンプ１０５とを接続した状態
で、第１のＬＳＩチップ１０１と第２のＬＳＩチップ１
０４とを接合する。A conventional method of manufacturing a semiconductor device will be described with reference to FIG. 3. First, an insulating resin is formed on the central portion of the first LSI chip 101 having the external electrodes 103 formed on the peripheral portion. After applying 106, a second LS
By pressing the I-chip 104 against the first LSI chip 101, the internal electrode 102 of the first LSI chip 101 and the second electrode
The first LSI chip 101 and the second LSI chip 1 are connected to the bumps 105 of the LSI chip 104.
Join with 04.
【０００６】次に、第１のＬＳＩチップ１０１の外部電
極１０３とリードフレームのインナーリード１０８とを
ボンディングワイヤ１０９により接続した後、第１のＬ
ＳＩチップ１０１、第２のＬＳＩチップ１０４、ダイパ
ッド１０７、インナーリード１０８およびボンディング
ワイヤ１０９を封止樹脂１１０で封止する。そして封止
樹脂１１０より突出したリードフレームのアウターリー
ド１１１を成形することにより半導体装置を得るもので
ある。Next, after connecting the external electrode 103 of the first LSI chip 101 and the inner lead 108 of the lead frame with a bonding wire 109, the first L
The SI chip 101, the second LSI chip 104, the die pad 107, the inner leads 108 and the bonding wires 109 are sealed with a sealing resin 110. Then, the semiconductor device is obtained by molding the outer leads 111 of the lead frame protruding from the sealing resin 110.
【０００７】また前記した従来の半導体装置に組み込ま
れている実装体としては、図４（ａ）の平面図と図４
（ａ）のＡ−Ａ１箇所の主要断面図図４（ｂ）に示すよ
うに、その主面上に内部電極１０２および周縁部に外部
電極１０３が形成され、第１のＬＳＩが形成されている
第１のＬＳＩチップ１０１に対して、第２のＬＳＩが形
成されている主面上にはバンプ１０５が形成された第２
のＬＳＩチップ１０４が内部電極１０２とバンプ１０５
とが接続された状態で、第１のＬＳＩチップ１０１と第
２のＬＳＩチップ１０４とがフェイスダウンボンディン
グ方式により接合されている。そしてこの場合、第１の
ＬＳＩチップ１０１と第２のＬＳＩチップ１０４との間
には絶縁性樹脂１０６が充填されているものである。ま
た、図４（ａ）の平面図の破線で示した構成に示すよう
に、第２のＬＳＩチップのバンプ１０５は第２のＬＳＩ
チップの周縁部に形成されているとともに、第１のＬＳ
Ｉチップの内部電極１０２も第２のＬＳＩチップのバン
プ１０５と対応してペリフェラル的に配置されているも
のである。As a mounting body incorporated in the above-mentioned conventional semiconductor device, a plan view of FIG.
As shown in FIG. 4B, a main cross-sectional view taken along the line A-A in FIG. 4A, the internal electrode 102 is formed on the main surface and the external electrode 103 is formed on the peripheral portion, and the first LSI is formed. Second bumps 105 are formed on the main surface of the first LSI chip 101 on which the second LSI is formed.
The LSI chip 104 has internal electrodes 102 and bumps 105.
The first LSI chip 101 and the second LSI chip 104 are joined by a face-down bonding method in a state where and are connected. In this case, the insulating resin 106 is filled between the first LSI chip 101 and the second LSI chip 104. In addition, as shown in the configuration shown by the broken line in the plan view of FIG. 4A, the bump 105 of the second LSI chip is the second LSI.
The first LS is formed on the periphery of the chip.
The internal electrodes 102 of the I chip are also peripherally arranged corresponding to the bumps 105 of the second LSI chip.
【０００８】[0008]
【発明が解決しようとする課題】しかしながら前記従来
の半導体実装体および半導体装置の構成では、第２のＬ
ＳＩチップのバンプは第２のＬＳＩチップの周縁部に形
成されているとともに、第１のＬＳＩチップの内部電極
も第２のＬＳＩチップのバンプと対応して第２のＬＳＩ
チップ領域内でペリフェラル的に配置されているもので
あり、第１のＬＳＩチップの外部電極の配置に対して、
内部電極および第２のＬＳＩチップのバンプの配置が距
離的に近く、第１のＬＳＩチップの内部電極と外部電極
とを接続しているチップ内配線とも距離的に近いため、
第１のＬＳＩチップの外部電極と外部接続した際には、
入出力信号によりクロストークノイズが発生するという
問題が懸念されていた。However, in the conventional semiconductor package and semiconductor device, the second L
The bumps of the SI chip are formed on the peripheral portion of the second LSI chip, and the internal electrodes of the first LSI chip also correspond to the bumps of the second LSI chip and the second LSI.
They are peripherally arranged in the chip area, and are arranged with respect to the arrangement of the external electrodes of the first LSI chip.
Since the arrangement of the internal electrodes and the bumps of the second LSI chip is close in distance, and the wiring inside the chip connecting the internal electrodes of the first LSI chip and the external electrodes is also close in distance,
When externally connected to the external electrodes of the first LSI chip,
There has been a concern about the problem that crosstalk noise is generated by the input / output signals.
【０００９】前述の問題は、例えば上側の第２のＬＳＩ
チップにメモリーチップを用い、第１のＬＳＩチップに
ロジックチップを用い、しかも第２のＬＳＩチップが第
１のＬＳＩチップに近づいて面積的に大きくなった場合
には、クロストークノイズが顕著になり、高密度半導体
実装技術において重要な課題となるものである。The above problem is caused by, for example, the upper second LSI.
When a memory chip is used as the chip, a logic chip is used as the first LSI chip, and when the second LSI chip approaches the first LSI chip and becomes large in area, crosstalk noise becomes remarkable. This is an important issue in high-density semiconductor packaging technology.
【００１０】本発明は前記従来の課題を解決するもの
で、上側の半導体チップがその下側の半導体チップの外
形面積よりも小さい場合のＣＯＣ（Ｃｈｉｐ Ｏｎ Ｃ
ｈｉｐ）構造の半導体実装体を構成し、リードフレーム
に搭載した際、入出力信号のクロストークノイズを防止
できる半導体実装体およびそれを用いた半導体装置を提
供することを目的とする。The present invention is intended to solve the above-mentioned conventional problems. In the case where the upper semiconductor chip is smaller than the external area of the lower semiconductor chip, COC (Chip On C) is provided.
It is an object of the present invention to provide a semiconductor package that can prevent crosstalk noise of input / output signals when a semiconductor package having a (hip) structure is mounted and mounted on a lead frame, and a semiconductor device using the same.
【００１１】[0011]
【課題を解決するための手段】前記従来の課題を解決す
るために本発明の半導体実装体は、表面に第１の内部電
極と第１の外部電極とを備えた第１の半導体チップと、
前記第１の半導体チップの表面にその表面が対向して接
続され、前記第１の内部電極とバンプ接続された第２の
内部電極を有した第２の半導体チップとよりなるチップ
オンチップ型の半導体実装体であって、前記第１の内部
電極は前記第１の半導体チップの略中央領域に配置さ
れ、前記第１の外部電極は前記第１の半導体チップの周
縁部に配置され、前記第２の内部電極は前記第２の半導
体チップの略中央領域に配置され、前記第２の半導体チ
ップは前記第１の半導体チップの略中央領域に接続され
ている半導体実装体である。In order to solve the above-mentioned conventional problems, a semiconductor package of the present invention comprises a first semiconductor chip having a first internal electrode and a first external electrode on its surface,
A chip-on-chip type including a second semiconductor chip having a second internal electrode bump-connected to the first internal electrode, the surface of which is opposed to and connected to the surface of the first semiconductor chip. In the semiconductor mounting body, the first inner electrode is arranged in a substantially central region of the first semiconductor chip, the first outer electrode is arranged in a peripheral portion of the first semiconductor chip, and The second internal electrode is a semiconductor mounting body that is arranged in a substantially central region of the second semiconductor chip, and the second semiconductor chip is connected to a substantially central region of the first semiconductor chip.
【００１２】そして具体的には、第１の半導体チップは
ロジックチップまたはアナログチップであり、第２の半
導体チップはメモリーチップである半導体実装体であ
る。More specifically, the first semiconductor chip is a logic chip or an analog chip, and the second semiconductor chip is a memory chip, which is a semiconductor package.
【００１３】また、第２の半導体チップは第１の半導体
チップよりも面積的に小さい半導体実装体である。The second semiconductor chip is a semiconductor package which is smaller in area than the first semiconductor chip.
【００１４】また、第１の半導体チップと第２の半導体
チップとの間隙には絶縁性樹脂が充填されている半導体
実装体である。Further, it is a semiconductor mounting body in which a gap between the first semiconductor chip and the second semiconductor chip is filled with an insulating resin.
【００１５】前記構成の通り、チップオンチップ型の半
導体実装体において、第１の内部電極は第１の半導体チ
ップの略中央領域に配置され、第１の外部電極は第１の
半導体チップの周縁部に配置され、第２の内部電極は第
２の半導体チップの略中央領域に配置され、第２の半導
体チップは第１の半導体チップの略中央領域に接続され
ている構造、すなわち第１の半導体チップの中央領域で
あって、かつ第２の半導体チップの中央領域で互いにバ
ンプ接続された構造であるため、第１の半導体チップの
第１の外部電極とバンプ接続された箇所とにおいて一定
の距離を有し、入出力信号により発生するクロストーク
ノイズを低減することができる。特に２つのチップサイ
ズが近接して実装された場合においては、電極間距離が
少しでも離れるよう構成することにより、クロストーク
ノイズを低減することができる。As described above, in the chip-on-chip type semiconductor package, the first internal electrode is arranged in the substantially central region of the first semiconductor chip, and the first external electrode is the peripheral edge of the first semiconductor chip. The second internal electrode is arranged in the substantially central region of the second semiconductor chip, and the second semiconductor chip is connected to the substantially central region of the first semiconductor chip, that is, the first internal electrode. Since the bumps are connected to each other in the central region of the semiconductor chip and in the central region of the second semiconductor chip, the first external electrodes of the first semiconductor chip and the bump-connected portions are fixed. It is possible to reduce the crosstalk noise generated by the input / output signals because of the distance. In particular, when the two chip sizes are mounted close to each other, the crosstalk noise can be reduced by making the distance between the electrodes as small as possible.
【００１６】本発明の半導体装置は、リードフレームの
ダイパッド表面上に搭載され、表面に第１の内部電極と
第１の外部電極とを備えた第１の半導体チップと、前記
第１の半導体チップの表面にその表面が対向して接続さ
れ、前記第１の内部電極とバンプ接続された第２の内部
電極とを有した第２の半導体チップと、リードフレーム
のリード部と前記第１の半導体チップの第１の外部電極
とを接続した金属細線と、前記リードフレームのリード
部と前記第１の半導体チップ、第２の半導体チップ、金
属細線の外囲を封止した封止樹脂とよりなる半導体装置
であって、前記第１の内部電極は前記第１の半導体チッ
プの略中央領域に配置され、前記第１の外部電極は前記
第１の半導体チップの周縁部に配置され、前記第２の内
部電極は前記第２の半導体チップの略中央領域に配置さ
れ、前記第２の半導体チップは前記第１の半導体チップ
の略中央領域に接続されている半導体装置である。The semiconductor device of the present invention is mounted on a surface of a die pad of a lead frame, and has a first semiconductor chip having a first internal electrode and a first external electrode on the surface, and the first semiconductor chip. A second semiconductor chip having a second internal electrode bump-connected to the first internal electrode, the surface of which is opposed to the surface of the first semiconductor chip, a lead frame lead portion, and the first semiconductor. A thin metal wire connecting the first external electrode of the chip, a lead portion of the lead frame, the first semiconductor chip, the second semiconductor chip, and a sealing resin for sealing the outer circumference of the thin metal wire. In the semiconductor device, the first inner electrode is arranged in a substantially central region of the first semiconductor chip, the first outer electrode is arranged in a peripheral portion of the first semiconductor chip, and the second The internal electrode of the second Disposed in a substantially central region of the semiconductor chip, the second semiconductor chip is a semiconductor device that is connected to a substantially central region of said first semiconductor chip.
【００１７】そして具体的には、第１の半導体チップは
ロジックチップまたはアナログチップであり、第２の半
導体チップはメモリーチップである半導体装置である。More specifically, the first semiconductor chip is a logic chip or an analog chip, and the second semiconductor chip is a memory chip, which is a semiconductor device.
【００１８】また、第２の半導体チップは第１の半導体
チップよりも面積的に小さい半導体装置である。The second semiconductor chip is a semiconductor device which is smaller in area than the first semiconductor chip.
【００１９】また、第１の半導体チップと第２の半導体
チップとの間隙には絶縁性樹脂が充填されている半導体
装置である。Further, in the semiconductor device, the gap between the first semiconductor chip and the second semiconductor chip is filled with an insulating resin.
【００２０】前記構成の通り、チップオンチップ型の半
導体装置において、リードフレーム上に搭載された半導
体実装体の第１の内部電極は第１の半導体チップの略中
央領域に配置され、第１の外部電極は第１の半導体チッ
プの周縁部に配置され、第２の内部電極は第２の半導体
チップの略中央領域に配置され、第２の半導体チップは
第１の半導体チップの略中央領域に接続されている構
造、すなわち第１の半導体チップの中央領域であって、
かつ第２の半導体チップの中央領域で互いにバンプ接続
された構造であるため、第１の半導体チップの第１の外
部電極とバンプ接続された箇所とにおいて一定の距離を
有し、入出力信号により発生するクロストークノイズを
低減することができる。特に２つのチップサイズが近接
して実装された場合においては、電極間距離が少しでも
離れるよう構成することにより、クロストークノイズを
低減することができる。As described above, in the chip-on-chip type semiconductor device, the first internal electrodes of the semiconductor mounting body mounted on the lead frame are arranged in substantially the central region of the first semiconductor chip, and the first internal electrodes are provided. The external electrode is arranged on the peripheral portion of the first semiconductor chip, the second internal electrode is arranged on the substantially central region of the second semiconductor chip, and the second semiconductor chip is arranged on the substantially central region of the first semiconductor chip. The connected structure, that is, the central region of the first semiconductor chip,
In addition, since the bumps are connected to each other in the central region of the second semiconductor chip, there is a certain distance between the first external electrodes of the first semiconductor chip and the bump-connected portions, and It is possible to reduce the generated crosstalk noise. In particular, when the two chip sizes are mounted close to each other, the crosstalk noise can be reduced by making the distance between the electrodes as small as possible.
【００２１】[0021]
【発明の実施の形態】以下、本発明の半導体装置および
その製造方法の一実施形態について、図面を参照しなが
ら説明する。BEST MODE FOR CARRYING OUT THE INVENTION An embodiment of a semiconductor device and a method of manufacturing the same according to the present invention will be described below with reference to the drawings.
【００２２】まず本実施形態の半導体装置に組み込まれ
る半導体実装体について説明する。図１は本実施形態の
半導体実装体を示す図であり、図１（ａ）は本実施形態
の半導体実装体を示す平面図であり、図１（ｂ）は図１
（ａ）のＢ−Ｂ１箇所の断面図である。First, a semiconductor package incorporated in the semiconductor device of this embodiment will be described. FIG. 1 is a diagram showing a semiconductor mounting body of the present embodiment, FIG. 1A is a plan view showing the semiconductor mounting body of the present embodiment, and FIG.
It is sectional drawing of B-B1 location of (a).
【００２３】図１に示すように、本実施形態の半導体実
装体は、表面に第１の内部電極１と、その第１の内部電
極１上に形成された第１のバンプ２と、チップ周辺部に
第１の内部電極１とチップ内部配線で接続した第１の外
部電極３とを有した第１の半導体チップ４と、その第１
の半導体チップ４の表面に表面側が対向して接続され、
第１の内部電極１の第１のバンプ２と第２のバンプ５で
接続された第２の内部電極６を有した第２の半導体チッ
プ７とよりなるＣＯＣ型の構造を有し、第１の半導体チ
ップ４と第２の半導体チップ７との間隙にはアンダーフ
ィル材として絶縁性の樹脂８が充填されている半導体実
装体である。そして第１の内部電極１は第１の半導体チ
ップ４の略中央領域にエリア状で配置され、第１の外部
電極３は第１の半導体チップ４の周縁部に配置され、第
２の内部電極６は第２の半導体チップ７の略中央領域に
エリア状に配置され、第２の半導体チップ７は第１の半
導体チップ４の略中央領域に接続されている構造である
ため、第１の半導体チップ４の第１の外部電極３とバン
プ接続された箇所とにおいて一定の距離を有してクロス
トークノイズの影響がないほど離間し、入出力信号によ
り発生するクロストークノイズを低減することができ
る。なお、第２の内部電極６のエリア配置は第１の内部
電極１のエリア配置と対応させて形成されているもので
ある。As shown in FIG. 1, the semiconductor package of this embodiment has a first internal electrode 1 on the surface, a first bump 2 formed on the first internal electrode 1, and a chip periphery. A first semiconductor chip 4 having a first internal electrode 1 and a first external electrode 3 connected to the internal wiring of the chip at a portion thereof;
The front side is connected to the surface of the semiconductor chip 4 of
It has a COC type structure composed of the first bump 2 of the first internal electrode 1 and the second semiconductor chip 7 having the second internal electrode 6 connected by the second bump 5. In the semiconductor package, the gap between the semiconductor chip 4 and the second semiconductor chip 7 is filled with an insulating resin 8 as an underfill material. Then, the first internal electrode 1 is arranged in an area shape in a substantially central region of the first semiconductor chip 4, the first external electrode 3 is arranged in the peripheral portion of the first semiconductor chip 4, and the second internal electrode is formed. 6 is arranged in an area shape in a substantially central region of the second semiconductor chip 7, and the second semiconductor chip 7 is connected to the substantially central region of the first semiconductor chip 4, so that the first semiconductor It is possible to reduce the crosstalk noise generated by the input / output signals by having a certain distance between the first external electrode 3 of the chip 4 and the portion connected to the bump so as to be spaced apart so as not to be affected by the crosstalk noise. . The area arrangement of the second internal electrodes 6 is formed so as to correspond to the area arrangement of the first internal electrodes 1.
【００２４】そして本実施形態では、第２の半導体チッ
プ７は第１の半導体チップ４よりも面積的に小さい構成
であるが、特に２つのチップサイズが近接して実装され
た場合においては、内部電極と外部電極との電極間距離
が少しでも離れるよう構成することにより、クロストー
クノイズを低減することができる。In this embodiment, the second semiconductor chip 7 is smaller in area than the first semiconductor chip 4, but especially when the two chip sizes are mounted close to each other, Crosstalk noise can be reduced by configuring the electrodes and the external electrodes so that the distance between the electrodes is as small as possible.
【００２５】また本実施形態では、第１の半導体チップ
４はロジックチップまたはアナログチップであり、第２
の半導体チップ７はメモリーチップを用いて構成してい
る。Further, in this embodiment, the first semiconductor chip 4 is a logic chip or an analog chip, and the second semiconductor chip 4 is a logic chip or an analog chip.
The semiconductor chip 7 is composed of a memory chip.
【００２６】なお、図１においては、第２のバンプ５よ
りも第１のバンプ２の方を大きく形成し、第２のバンプ
５に硬度が高い第１のバンプ２が食い込んだ接続を構成
している。第２の半導体チップ７の第２のバンプ５は、
錫（Ｓｎ）と銀（Ａｇ）とによる２元系のはんだバンプ
であり、詳細には錫（Ｓｎ）が９６．５［％］、銀（Ａ
ｇ）が３．５［％］のＳｎ−３．５Ａｇはんだバンプで
ある。また第１のバンプ２はニッケル（Ｎｉ）バンプで
あり、表面に微少の金層（Ａｕ）が形成されたニッケル
バンプである。そしてニッケルバンプには、元来、リン
（Ｐ）が数パーセント含有しているものである。そのた
め第２のバンプ５であるはんだバンプに対して、第１の
バンプ２であるニッケルバンプが食い込んで接合され、
その接合の界面には、ニッケルと錫との合金層が形成さ
れ、さらにＰ濃度の高いニッケル層が形成されている。
これはニッケル内に含有されているＰ（リン７％程度）
が集中することにより、Ｐ濃度の高いニッケル層が形成
されるものである。In FIG. 1, the first bump 2 is formed larger than the second bump 5, and the first bump 2 having a high hardness bites into the second bump 5 to form a connection. ing. The second bumps 5 of the second semiconductor chip 7 are
This is a binary solder bump made of tin (Sn) and silver (Ag). Specifically, tin (Sn) is 96.5% and silver (A
g) is a Sn-3.5Ag solder bump of 3.5 [%]. The first bump 2 is a nickel (Ni) bump, and is a nickel bump having a minute gold layer (Au) formed on the surface. And, the nickel bump originally contains a few percent of phosphorus (P). Therefore, the nickel bumps, which are the first bumps 2, bite into the solder bumps, which are the second bumps 5, to be joined,
An alloy layer of nickel and tin is formed at the interface of the joining, and a nickel layer having a high P concentration is further formed.
This is P contained in nickel (about 7% phosphorus)
Is concentrated, a nickel layer having a high P concentration is formed.
【００２７】ここで、第１のバンプ２は、第２のバンプ
５と同じ錫（Ｓｎ）と銀（Ａｇ）とによる２元系のはん
だバンプであってもよい。Here, the first bump 2 may be a binary solder bump made of tin (Sn) and silver (Ag), which is the same as the second bump 5.
【００２８】次に前述した本実施形態の半導体実装体を
リードフレームに搭載して半導体装置を構成した形態に
ついて説明する。Next, a mode in which a semiconductor device is configured by mounting the above-described semiconductor package of the present embodiment on a lead frame will be described.
【００２９】図２は本実施形態の半導体装置を示す主要
な断面図である。FIG. 2 is a main sectional view showing the semiconductor device of this embodiment.
【００３０】本実施形態の半導体装置は、前述の半導体
実装体をリードフレームに搭載したものであって、リー
ドフレームのダイパッド９の表面上に搭載され、表面に
第１の内部電極１と、周辺部に第１の内部電極１と接続
した第１の外部電極３とを有した第１の半導体チップ４
と、その第１の半導体チップ４の表面にその表面が対向
して接続され、第１の内部電極１とバンプ接続された第
２の内部電極６を有した第２の半導体チップ７と、第１
の半導体チップ４と第２の半導体チップ７との間隙を充
填したアンダーフィル材である樹脂８と、リードフレー
ムのリード部１０の表面と第１の半導体チップ４の第１
の外部電極３とを接続した金属細線１１と、リードフレ
ームのリード部１０と第１の半導体チップ４、第２の半
導体チップ７、金属細線１１の外囲を封止した封止樹脂
１２とよりなる半導体装置である。The semiconductor device of this embodiment has the above-mentioned semiconductor mounting body mounted on a lead frame, and is mounted on the surface of the die pad 9 of the lead frame, and the first internal electrode 1 and the periphery thereof are mounted on the surface. Semiconductor chip 4 having a first external electrode 3 connected to the first internal electrode 1
A second semiconductor chip 7 having a second internal electrode 6 which is connected to the surface of the first semiconductor chip 4 so as to face each other and is bump-connected to the first internal electrode 1, 1
Resin 8 which is an underfill material filling the gap between the semiconductor chip 4 and the second semiconductor chip 7, the surface of the lead portion 10 of the lead frame and the first semiconductor chip 4
The metal thin wire 11 connected to the external electrode 3 of the lead frame, the lead portion 10 of the lead frame, the first semiconductor chip 4, the second semiconductor chip 7, and the sealing resin 12 sealing the outer circumference of the metal thin wire 11. It is a semiconductor device.
【００３１】本実施形態の半導体装置は、チップオンチ
ップ型の半導体装置において、リードフレーム上に搭載
された半導体実装体の第１の内部電極１は第１の半導体
チップ４の略中央領域に配置され、第１の外部電極３は
第１の半導体チップ４の周縁部に配置され、第２の内部
電極６は第２の半導体チップ７の略中央領域に配置さ
れ、第２の半導体チップ７は第１の半導体チップ４の略
中央領域に接続されている構造、すなわち第１の半導体
チップ４の中央領域であって、かつ第２の半導体チップ
７の中央領域で互いにバンプ接続された構造であるた
め、第１の半導体チップ４の第１の外部電極３とバンプ
接続された箇所とにおいて一定の距離を有し、入出力信
号により発生するクロストークノイズを低減することが
できる。特に２つのチップサイズが近接して実装された
場合においては、電極間距離が少しでも離れるよう構成
することにより、クロストークノイズを低減することが
できる。The semiconductor device of this embodiment is a chip-on-chip type semiconductor device, in which the first internal electrode 1 of the semiconductor mounting body mounted on the lead frame is arranged in a substantially central region of the first semiconductor chip 4. The first external electrode 3 is arranged in the peripheral portion of the first semiconductor chip 4, the second internal electrode 6 is arranged in the substantially central region of the second semiconductor chip 7, and the second semiconductor chip 7 is The structure is connected to the substantially central region of the first semiconductor chip 4, that is, the structure in which the central region of the first semiconductor chip 4 is bump-connected to each other in the central region of the second semiconductor chip 7. Therefore, there is a certain distance between the first external electrodes 3 of the first semiconductor chip 4 and the bump-connected portions, and the crosstalk noise generated by the input / output signals can be reduced. In particular, when the two chip sizes are mounted close to each other, the crosstalk noise can be reduced by making the distance between the electrodes as small as possible.
【００３２】なお、本実施形態ではＱＦＰ（Ｑｕａｄ
Ｆｌａｔ Ｐａｃｋａｇｅ）構造の半導体装置を構成し
た例を示したが、採用する半導体パッケージについては
リードフレームタイプの他、基板タイプ等、所望により
設定するものである。In this embodiment, QFP (Quad)
Although an example in which a semiconductor device having a Flat Package) structure is configured has been shown, the semiconductor package to be used is set to a lead frame type, a substrate type, or the like as desired.
【００３３】次に本実施形態の半導体実装体の製造方法
について概要を説明する。Next, the outline of the method for manufacturing the semiconductor package of this embodiment will be described.
【００３４】本実施形態の半導体実装体の製造方法とし
ては、まず一主面上の略中央領域に第１の内部電極がエ
リア状で形成されている第１の半導体チップがその面内
で複数個形成された半導体ウェハーを用意し、そのウェ
ハー状態の第１の半導体チップ上の第１の内部電極上に
第１のバンプを形成する。ここでは第１のバンプとして
ニッケル（Ｎｉ）バンプを形成するものであるが、ニツ
ケルバンプ表面に微少の金層（Ａｕ）が形成されたニッ
ケルバンプを形成する。そしてウェハー状態で裏面をバ
ックグライントして所定厚に形成しておく。In the method of manufacturing the semiconductor package of this embodiment, first, a plurality of first semiconductor chips each having a first internal electrode formed in an area shape in a substantially central region on one main surface are formed in the surface. An individually formed semiconductor wafer is prepared, and first bumps are formed on the first internal electrodes on the first semiconductor chip in the wafer state. Here, a nickel (Ni) bump is formed as the first bump, but a nickel bump in which a minute gold layer (Au) is formed on the surface of the nickel bump is formed. Then, in the wafer state, the back surface is back-grown to have a predetermined thickness.
【００３５】次に、一主面上の略中央領域に第２の内部
電極をエリア配置で有した第２の半導体チップを用意
し、その第２の半導体チップ上の第２の内部電極上に第
２のバンプを形成する。ここでは第２のバンプとして、
チタン（Ｔｉ），銅（Ｃｕ），ニッケル（Ｎｉ）のバリ
ア層と，錫（Ｓｎ）と銀（Ａｇ）とによる２元系のはん
だバンプを電解メッキにより形成するものであるが、錫
（Ｓｎ）が９６．５［％］、銀（Ａｇ）が３．５［％］
のＳｎ−３．５Ａｇはんだバンプを形成する。この工程
は前述同様にウェハー状態で行ってもよい。そして同様
にウェハー状態では裏面をバックグライントして所定厚
に形成しておく。Next, a second semiconductor chip having a second internal electrode in an area arrangement in a substantially central region on one main surface is prepared, and a second internal electrode on the second semiconductor chip is provided on the second internal electrode. A second bump is formed. Here, as the second bump,
A barrier layer of titanium (Ti), copper (Cu), nickel (Ni) and a binary solder bump of tin (Sn) and silver (Ag) are formed by electrolytic plating. ) Is 96.5%, and silver (Ag) is 3.5%.
Sn-3.5Ag solder bumps are formed. This step may be performed in a wafer state as described above. Similarly, in the wafer state, the back surface is back-ground to have a predetermined thickness.
【００３６】次にフリップチップボンダーを用い、第１
のバンプが形成された第１の半導体チップの表面と、第
２のバンプが形成された第２の半導体チップの各バンプ
どうしを位置合わせして、互いに主面どうしを対向させ
る。Next, using a flip chip bonder, the first
The surface of the first semiconductor chip on which the bumps are formed and the bumps of the second semiconductor chip on which the second bumps are formed are aligned with each other so that their principal surfaces face each other.
【００３７】そして第１の半導体チップと第２の半導体
チップとの間隙であって、第１の外部電極を被覆しない
ように、アンダーフィル材として絶縁性の樹脂を流し込
んで熱硬化させ、間隙を封止する。Then, in the gap between the first semiconductor chip and the second semiconductor chip, an insulating resin is poured as an underfill material and thermally cured so as not to cover the first external electrode, and the gap is formed. Seal.
【００３８】以上の工程により本実施形態の半導体実装
体を形成できるものである。The semiconductor package of this embodiment can be formed by the above steps.
【００３９】以上、本実施形態の半導体実装体および半
導体装置は、チップオンチップ型の構造において、第１
の内部電極は第１の半導体チップの略中央領域に配置さ
れ、第１の外部電極は第１の半導体チップの周縁部に配
置され、第２の内部電極は第２の半導体チップの略中央
領域に配置され、第２の半導体チップは第１の半導体チ
ップの略中央領域に接続されている構造、すなわち第１
の半導体チップの中央領域であって、かつ第２の半導体
チップの中央領域で互いにバンプ接続された構造である
ため、第１の半導体チップの第１の外部電極とバンプ接
続された箇所とにおいて一定の距離を有して離間し、入
出力信号により発生するクロストークノイズを低減する
ことができる。特に２つのチップサイズが近接して実装
された場合においては、電極間距離が少しでも離れるよ
う構成することにより、クロストークノイズを低減する
ことができる。As described above, the semiconductor mounting body and the semiconductor device according to the present embodiment have the first structure in the chip-on-chip structure.
Internal electrodes are arranged in a substantially central region of the first semiconductor chip, the first external electrodes are arranged in a peripheral portion of the first semiconductor chip, and the second internal electrodes are substantially central region of the second semiconductor chip. And the second semiconductor chip is connected to a substantially central region of the first semiconductor chip, that is, the first semiconductor chip
In the central region of the semiconductor chip, and the bumps are connected to each other in the central region of the second semiconductor chip, the first external electrode of the first semiconductor chip is fixed to the bump-connected portion. The distance can be set so that the crosstalk noise generated by the input / output signals can be reduced. In particular, when the two chip sizes are mounted close to each other, the crosstalk noise can be reduced by making the distance between the electrodes as small as possible.
【００４０】[0040]
【発明の効果】本発明の半導体実装体および半導体装置
は、ＣＯＣ型の構造であって、第１の内部電極は第１の
半導体チップの略中央領域に配置され、第１の外部電極
は第１の半導体チップの周縁部に配置され、第２の内部
電極は第２の半導体チップの略中央領域に配置され、第
２の半導体チップは第１の半導体チップの略中央領域に
接続されている構造、すなわち第１の半導体チップの中
央領域であって、かつ第２の半導体チップの中央領域で
互いにバンプ接続された構造であるため、第１の半導体
チップの第１の外部電極とバンプ接続された箇所とにお
いて一定の距離を有して離間し、入出力信号により発生
するクロストークノイズを低減することができる。特に
２つのチップサイズが近接して実装された場合において
は、電極間距離が少しでも離れるよう構成することによ
り、クロストークノイズを低減することができる。The semiconductor mounting body and the semiconductor device of the present invention have a COC type structure, in which the first internal electrode is arranged in a substantially central region of the first semiconductor chip, and the first external electrode is the first external electrode. The second internal electrode is arranged in a peripheral portion of one semiconductor chip, the second internal electrode is arranged in a substantially central region of the second semiconductor chip, and the second semiconductor chip is connected to a substantially central region of the first semiconductor chip. The structure, that is, the structure in which the bumps are connected to each other in the central region of the first semiconductor chip and in the central region of the second semiconductor chip, is bump-connected to the first external electrode of the first semiconductor chip. It is possible to reduce the crosstalk noise generated by the input / output signals by keeping a certain distance from the other place. In particular, when the two chip sizes are mounted close to each other, the crosstalk noise can be reduced by making the distance between the electrodes as small as possible.
【図１】本発明の一実施形態にかかる半導体装置の半導
体実装体を示す図FIG. 1 is a diagram showing a semiconductor package of a semiconductor device according to an embodiment of the present invention.
【図２】本発明の一実施形態にかかる半導体装置を示す
断面図FIG. 2 is a sectional view showing a semiconductor device according to an embodiment of the present invention.
【図３】従来の半導体装置を示す断面図FIG. 3 is a sectional view showing a conventional semiconductor device.
【図４】従来の半導体実装体を示す図FIG. 4 is a diagram showing a conventional semiconductor package.
１ 第１の内部電極 ２ 第１のバンプ ３ 第１の外部電極 ４ 第１の半導体チップ ５ 第２のバンプ ６ 第２の内部電極 ７ 第２の半導体チップ ８ 樹脂 ９ ダイパッド １０ リード部 １１ 金属細線 １２ 封止樹脂 １０１ 第１のＬＳＩチップ １０２ 内部電極 １０３ 外部電極 １０４ 第２のＬＳＩチップ １０５ バンプ １０６ 絶縁性樹脂 １０７ ダイパッド １０８ インナーリード １０９ ボンディングワイヤ １１０ 封止樹脂 １１１ アウターリード 1 First internal electrode 2 first bump 3 First external electrode 4 First semiconductor chip 5 Second bump 6 Second internal electrode 7 Second semiconductor chip 8 resin 9 die pad 10 Lead part 11 thin metal wires 12 Sealing resin 101 First LSI chip 102 internal electrode 103 external electrode 104 Second LSI chip 105 bumps 106 Insulating resin 107 die pad 108 Inner lead 109 bonding wire 110 sealing resin 111 outer lead
Claims (8)
とを備えた第１の半導体チップと、 前記第１の半導体チップの表面にその表面が対向して接
続され、前記第１の内部電極とバンプ接続された第２の
内部電極を有した第２の半導体チップとよりなるチップ
オンチップ型の半導体実装体であって、 前記第１の内部電極は前記第１の半導体チップの略中央
領域に配置され、前記第１の外部電極は前記第１の半導
体チップの周縁部に配置され、 前記第２の内部電極は前記第２の半導体チップの略中央
領域に配置され、 前記第２の半導体チップは前記第１の半導体チップの略
中央領域に接続されていることを特徴とする半導体実装
体。1. A first semiconductor chip having a first internal electrode and a first external electrode on a surface thereof, and a surface of the first semiconductor chip, the surface of which is opposed to and connected to the first semiconductor chip. On-chip type semiconductor mounting body including a second semiconductor chip having a second internal electrode bump-connected to the internal electrode of the first semiconductor chip of the first semiconductor chip. The first external electrode is disposed in a peripheral portion of the first semiconductor chip, the second internal electrode is disposed in a substantially central region of the second semiconductor chip, and the first external electrode is disposed in a substantially central region. The second semiconductor chip is connected to a substantially central region of the first semiconductor chip.
たはアナログチップであり、第２の半導体チップはメモ
リーチップであることを特徴とする請求項１に記載の半
導体実装体。2. The semiconductor package according to claim 1, wherein the first semiconductor chip is a logic chip or an analog chip, and the second semiconductor chip is a memory chip.
プよりも面積的に小さいことを特徴とする請求項１に記
載の半導体実装体。3. The semiconductor package according to claim 1, wherein the second semiconductor chip is smaller in area than the first semiconductor chip.
プとの間隙には絶縁性樹脂が充填されていることを特徴
とする請求項１に記載の半導体実装体。4. The semiconductor package according to claim 1, wherein a gap between the first semiconductor chip and the second semiconductor chip is filled with an insulating resin.
載され、表面に第１の内部電極と第１の外部電極とを備
えた第１の半導体チップと、 前記第１の半導体チップの表面にその表面が対向して接
続され、前記第１の内部電極とバンプ接続された第２の
内部電極とを有した第２の半導体チップと、 リードフレームのリード部と前記第１の半導体チップの
第１の外部電極とを接続した金属細線と、 前記リードフレームのリード部と前記第１の半導体チッ
プ、第２の半導体チップ、金属細線の外囲を封止した封
止樹脂とよりなる半導体装置であって、 前記第１の内部電極は前記第１の半導体チップの略中央
領域に配置され、前記第１の外部電極は前記第１の半導
体チップの周縁部に配置され、 前記第２の内部電極は前記第２の半導体チップの略中央
領域に配置され、 前記第２の半導体チップは前記第１の半導体チップの略
中央領域に接続されていることを特徴とする半導体装
置。5. A first semiconductor chip mounted on the surface of a die pad of a lead frame and having a first internal electrode and a first external electrode on the surface thereof, and a surface of the first semiconductor chip on the surface thereof. And a second semiconductor chip having a second internal electrode bump-connected to the first internal electrode, and a lead portion of the lead frame and the first semiconductor chip of the first semiconductor chip. A semiconductor device comprising a thin metal wire connected to an external electrode, a lead portion of the lead frame, the first semiconductor chip, a second semiconductor chip, and a sealing resin for sealing the outer circumference of the thin metal wire. The first internal electrode is arranged in a substantially central region of the first semiconductor chip, the first external electrode is arranged in a peripheral portion of the first semiconductor chip, and the second internal electrode is Abbreviation for second semiconductor chip Disposed central region, the second semiconductor chip is a semiconductor device characterized by being connected to a substantially central region of said first semiconductor chip.
たはアナログチップであり、第２の半導体チップはメモ
リーチップであることを特徴とする請求項５に記載の半
導体装置。6. The semiconductor device according to claim 5, wherein the first semiconductor chip is a logic chip or an analog chip, and the second semiconductor chip is a memory chip.
プよりも面積的に小さいことを特徴とする請求項５に記
載の半導体装置。7. The semiconductor device according to claim 5, wherein the second semiconductor chip is smaller in area than the first semiconductor chip.
プとの間隙には絶縁性樹脂が充填されていることを特徴
とする請求項５に記載の半導体装置。8. The semiconductor device according to claim 5, wherein a gap between the first semiconductor chip and the second semiconductor chip is filled with an insulating resin.
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|---|---|---|---|
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Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS59117252A (en) * | 1982-12-24 | 1984-07-06 | Hitachi Micro Comput Eng Ltd | Semiconductor device |
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| JP2002305215A (en) * | 2001-04-05 | 2002-10-18 | Sharp Corp | Semiconductor device and stack structure using the same |
-
2001
- 2001-07-04 JP JP2001203028A patent/JP2003017656A/en active Pending
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