JP2017162944A - Semiconductor device and manufacturing method thereof and lead frame for tapeless qfn used for manufacturing that semiconductor device and manufacturing method thereof - Google Patents

Semiconductor device and manufacturing method thereof and lead frame for tapeless qfn used for manufacturing that semiconductor device and manufacturing method thereof Download PDF

Info

Publication number
JP2017162944A
JP2017162944A JP2016045031A JP2016045031A JP2017162944A JP 2017162944 A JP2017162944 A JP 2017162944A JP 2016045031 A JP2016045031 A JP 2016045031A JP 2016045031 A JP2016045031 A JP 2016045031A JP 2017162944 A JP2017162944 A JP 2017162944A
Authority
JP
Japan
Prior art keywords
chip mounting
flip chip
metal plate
plating layer
terminal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2016045031A
Other languages
Japanese (ja)
Inventor
竜二 大川内
Ryuji Okochi
竜二 大川内
一則 飯谷
Kazunori Iitani
一則 飯谷
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SH Materials Co Ltd
Original Assignee
SH Materials Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by SH Materials Co Ltd filed Critical SH Materials Co Ltd
Priority to JP2016045031A priority Critical patent/JP2017162944A/en
Publication of JP2017162944A publication Critical patent/JP2017162944A/en
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16245—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic

Landscapes

  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

PROBLEM TO BE SOLVED: To aim for thinning of a semiconductor device mounting a flip-chip, and to provide a semiconductor device in which adhesion of a terminal part and a sealing resin is enhanced.SOLUTION: A semiconductor device has a lead frame where the mounting terminals 1 of a plurality of flip-chips arranged in matrix are partitioned on a copper metal plate 2, a semiconductor element attached across a plurality of mounting terminals, and a resin part 9 for fixing individual mounting terminals in the metal plate, and sealing the semiconductor element attached to the mounting terminals. An external connection terminal part 1' on the lower surface of the mounting terminal has an exposed metal surface, the lower surface 6 of the resin part is exposed between adjoining external connection terminal parts, and each individual mounting terminal has a Ni plating layer 3 formed to project from the side face of the mounting terminal, near the upper surface thereof.SELECTED DRAWING: Figure 3

Description

本発明は、フリップチップを実装した半導体装置を薄型化するとともにフリップチップ実装用端子と封止樹脂の密着性を高めた半導体装置及びその製造に用いるテープレスＱＦＮ用リードフレームに関する。   The present invention relates to a semiconductor device in which a semiconductor device mounted with a flip chip is thinned and the adhesion between a flip chip mounting terminal and a sealing resin is improved, and a lead frame for tapeless QFN used for manufacturing the semiconductor device.

半導体パッケージは、多ピン化、小型化、薄型化の要求から、はんだボールを使用したＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）パッケージや半導体素子の下にアウターリードを配置したＣＳＰ（Ｃｈｉｐ Ｓｉｚｅ Ｐａｃｋａｇｅ）やフリップチップ等のさまざまなパッケージが出現している。   Due to demands for multi-pin, small and thin semiconductor packages, BGA (Ball Grid Array) packages using solder balls, CSP (Chip Size Package) in which outer leads are arranged under semiconductor elements, flip chips, etc. Various packages have emerged.

その中でも、比較的安価で上記要求に対応できる方法として、金属材料であるリードフレームを利用したＱＦＮ（Ｑｕａｄ Ｆｌａｔ Ｎｏｎ−ｌｅａｄ）に、半導体素子の下面にバンプを備えたフリップチップをリードフレームの実装用端子に接続後に樹脂封止を行うようにした半導体装置がある。   Among them, as a method that can meet the above requirements at a relatively low cost, a flip chip having a bump on the lower surface of a semiconductor element is mounted on a QFN (Quad Flat Non-lead) using a lead frame that is a metal material. There is a semiconductor device in which resin sealing is performed after connection to a service terminal.

例えば、特許文献１として示す特許第４０３２０６３号公報には図５として示すようなフリップチップを実装した半導体装置が記載されている。これは金属材料を用いて表面側からのハーフエッチングにより表面側にフリップチップ実装用端子Ａの内部接続用端子部Ｂを形成したリードフレームを用い、フリップチップＣを実装後に表面側から封止樹脂Ｄにより樹脂封止を行い、その後裏面側からのハーフエッチングにより各フリップチップ実装用端子Ａを独立させ、裏面側に外部接続端子部Ｅを形成するようにしている。   For example, Japanese Patent No. 4032063 shown as Patent Document 1 describes a semiconductor device mounted with a flip chip as shown in FIG. This uses a lead frame in which the internal connection terminal portion B of the flip chip mounting terminal A is formed on the surface side by half etching from the surface side using a metal material. After the flip chip C is mounted, the sealing resin from the surface side Resin sealing is performed by D, and then each flip chip mounting terminal A is made independent by half-etching from the back surface side, and the external connection terminal portion E is formed on the back surface side.

外部接続端子部Ｅを形成するためには、外部接続端子部Ｅとなる箇所に予め金めっきＦを形成し、この金めっきＦをマスクとしてハーフエッチングを行い、各フリップチップ実装用端子Ａを独立させている。したがって、フリップチップ実装用端子Ａとなっている箇所の金属材料は表面からも裏面からもエッチングされることがなく、もとの金属材料の厚さのままで残っている。   In order to form the external connection terminal portion E, gold plating F is formed in advance on the portion to be the external connection terminal portion E, half etching is performed using this gold plating F as a mask, and each flip-chip mounting terminal A is independent. I am letting. Therefore, the metal material at the portion serving as the flip-chip mounting terminal A is not etched from the front surface or the back surface, and remains in the thickness of the original metal material.

特許第４０３２０６３号公報Japanese Patent No. 4032063

特許文献１に記載されている半導体装置は、外部接続端子部となる金属材料の下面に金めっきを形成し、この金めっきをマスクとしてハーフエッチングを行って外部接続端子部を形成している。外部接続端子部下面の金めっきは外部接続端子部と基板とのはんだ接合を良好に行うために必要とされているものであるが、そのためフリップチップ実装用端子は金属材料の厚さがそのまま残ってしまい、小型・薄型化が可能なフリップチップを用いながら、半導体装置としては未だ薄型化が不十分な結果となっている。   In the semiconductor device described in Patent Document 1, gold plating is formed on the lower surface of a metal material to be an external connection terminal portion, and the external connection terminal portion is formed by performing half etching using the gold plating as a mask. Gold plating on the lower surface of the external connection terminal is necessary to achieve good solder joint between the external connection terminal and the board. Therefore, the thickness of the metal material remains in the flip chip mounting terminal. Thus, while using a flip chip that can be reduced in size and thickness, the semiconductor device is still insufficiently reduced in thickness.

また、フリップチップを内部接続端子部に接続した後、樹脂封止を行うが、ハーフエッチング加工によって形成された端子部はその突出量が小さいため封止樹脂と端子部との密着性が弱く、実装工程で端子抜けが生じることがある。   In addition, after the flip chip is connected to the internal connection terminal portion, resin sealing is performed, but the terminal portion formed by half-etching processing has a small amount of protrusion, so the adhesion between the sealing resin and the terminal portion is weak, Terminal missing may occur in the mounting process.

そこで本発明は、かかる事情に鑑みてなされたものであり、フリップチップを実装した半導体装置の薄型化を図るとともに、端子部と封止樹脂との密着性を高めた半導体装置及びその製造に用いるテープレスＱＦＮ用リードフレームを提供することを目的とする。   Therefore, the present invention has been made in view of such circumstances, and is used for manufacturing a semiconductor device in which the flip-chip mounted semiconductor device is thinned and the adhesion between the terminal portion and the sealing resin is improved and the manufacturing thereof. An object is to provide a lead frame for tapeless QFN.

上記の目的を達成するために、本発明による半導体装置は、マトリクス状に複数配列されたフリップチップ実装用端子が銅系の金属板に区画形成されているテープレスＱＦＮ用リードフレームと、複数の前記フリップチップ実装用端子の上にまたがって装着された半導体素子と、前記金属板における個々の前記フリップチップ実装用端子を固定するとともに、前記フリップチップ実装用端子に装着された半導体素子を封止する樹脂部を有し、前記フリップチップ実装用端子下面の外部接続端子部は前記金属板が露出しているとともに、前記樹脂部の下面が前記相隣接する各外部接続端子部の間に露出し、個々の前記フリップチップ実装用端子は、上面近傍に、該フリップチップ実装用端子の側面から突出するように形成されたＮｉめっき層を有することを特徴としている。   In order to achieve the above object, a semiconductor device according to the present invention includes a tapeless QFN lead frame in which a plurality of flip chip mounting terminals arranged in a matrix are partitioned on a copper-based metal plate; The semiconductor element mounted over the flip chip mounting terminal and the individual flip chip mounting terminals on the metal plate are fixed, and the semiconductor element mounted on the flip chip mounting terminal is sealed. The external connection terminal portion on the lower surface of the flip chip mounting terminal has the metal plate exposed, and the lower surface of the resin portion is exposed between the adjacent external connection terminal portions. Each of the flip chip mounting terminals has a Ni plating layer formed so as to protrude from the side surface of the flip chip mounting terminal in the vicinity of the upper surface. It is characterized in that.

また、本発明による半導体装置の製造方法は、マトリクス状に複数配列されたフリップチップ実装用端子が銅系の金属板に区画形成され、個々の前記フリップチップ実装用端子が、上面近傍に、該フリップチップ実装用端子の側面から突出するように形成されたＮｉめっき層を有するテープレスＱＦＮ用リードフレームを準備する工程と、個々の前記フリップチップ実装用端子の上面にはんだを装着する工程と、前記はんだを装着した複数の前記フリップチップ実装用端子の上にまたがって半導体素子を装着する工程と、前記金属板における個々の前記フリップチップ実装用端子を区画する凹部に液状樹脂を充填し、区画された個々の該フリップチップ実装用端子の間に介在するとともに、前記フリップチップ実装用端子に装着された半導体素子を封止する樹脂部を形成する工程と、前記金属板の下面側から前記フリップチップ実装用端子の外部接続端子部と前記樹脂部が露出するようにエッチングを行い、該金属板における個々の前記フリップチップ実装用端子が前記樹脂部のみで固定されるようにする工程と、を有することを特徴としている。   Further, in the method of manufacturing a semiconductor device according to the present invention, a plurality of flip chip mounting terminals arranged in a matrix are partitioned and formed on a copper-based metal plate, and each of the flip chip mounting terminals is located near the upper surface. A step of preparing a lead frame for tapeless QFN having a Ni plating layer formed so as to protrude from a side surface of the flip chip mounting terminal; a step of attaching solder to the upper surface of each of the flip chip mounting terminals; A step of mounting a semiconductor element over the plurality of flip chip mounting terminals mounted with the solder, and a liquid resin is filled in a recess that partitions each of the flip chip mounting terminals in the metal plate, Semiconductors interposed between the individual flip chip mounting terminals and mounted on the flip chip mounting terminals A step of forming a resin portion for sealing the child, and etching is performed so that the external connection terminal portion of the flip chip mounting terminal and the resin portion are exposed from the lower surface side of the metal plate. And a step of fixing the flip chip mounting terminal only by the resin portion.

また、本発明によるテープレスＱＦＮ用リードフレームは、マトリクス状に複数配列されたフリップチップ実装用端子が銅系の金属板に区画形成されているテープレスＱＦＮ用リードフレームであって、個々の前記フリップチップ実装用端子は、上面近傍に、該フリップチップ実装用端子の側面から突出するように形成されたＮｉめっき層を有することを特徴としている。   The lead frame for tapeless QFN according to the present invention is a lead frame for tapeless QFN in which a plurality of flip chip mounting terminals arranged in a matrix are partitioned and formed on a copper-based metal plate. The flip chip mounting terminal has an Ni plating layer formed so as to protrude from the side surface of the flip chip mounting terminal in the vicinity of the upper surface.

また、本発明のテープレスＱＦＮ用リードフレームにおいては、前記フリップチップ実装用端子は、前記金属板に区画形成された端子の上面に前記Ｎｉめっき層とＣｕめっき層を有することが好ましい。   In the lead frame for tapeless QFN according to the present invention, it is preferable that the flip chip mounting terminal has the Ni plating layer and the Cu plating layer on the upper surface of the terminal partitioned on the metal plate.

また、本発明のテープレスＱＦＮ用リードフレームにおいては、前記フリップチップ実装用端子は、前記金属板に区画形成された端子の上面に前記Ｎｉめっき層と表面を粗化したＣｕめっき層を有することが好ましい。   In the lead frame for tapeless QFN of the present invention, the flip chip mounting terminal has the Ni plating layer and the Cu plating layer whose surface is roughened on the upper surface of the terminal partitioned on the metal plate. Is preferred.

また、本発明のテープレスＱＦＮ用リードフレームにおいては、前記フリップチップ実装用端子は、前記金属板に区画形成された端子の上面に前記Ｎｉめっき層の表面を粗化しためっき層を有することが好ましい。   In the lead frame for tapeless QFN according to the present invention, the flip chip mounting terminal may have a plating layer obtained by roughening the surface of the Ni plating layer on the upper surface of the terminal partitioned on the metal plate. preferable.

また、本発明によるテープレスＱＦＮ用リードフレームの製造方法は、マトリクス状に複数配列されたフリップチップ実装用端子が銅系の金属板に区画形成されているテープレスＱＦＮ用リードフレームの製造方法であって、金属板の上面における個々の前記フリップチップ実装用端子に対応する所定の位置にめっき用レジストマスクを形成するとともに、該金属板の上面における全面にめっき用レジストマスクを形成する工程と、前記金属板の上面に、順にＮｉめっき層とＣｕめっき層を形成する工程と、前記めっき用レジストマスクを除去する工程と、前記金属板の上面側に、前記Ｃｕめっき層を覆うエッチング用のレジストマスクを形成するとともに、該金属板の下面側に、全面を覆うエッチング用のレジストマスクを形成する工程と、前記金属板の上面側からハーフエッチングを施し、該金属板におけるハーフエッチングを施した深さにおいて個々の前記フリップチップ実装用端子に区画するとともに、該フリップチップ実装用端子に備わるＮｉめっき層が該フリップチップ実装用端子の側面から突出するように凸部を形成する工程と、を有することを特徴としている。   The tapeless QFN leadframe manufacturing method according to the present invention is a tapeless QFN leadframe manufacturing method in which a plurality of flip chip mounting terminals arranged in a matrix are partitioned on a copper-based metal plate. Forming a resist mask for plating at a predetermined position corresponding to each of the flip chip mounting terminals on the upper surface of the metal plate, and forming a resist mask for plating on the entire upper surface of the metal plate; A step of forming a Ni plating layer and a Cu plating layer on the upper surface of the metal plate in sequence, a step of removing the resist mask for plating, and an etching resist for covering the Cu plating layer on the upper surface side of the metal plate Forming a mask and forming an etching resist mask covering the entire surface on the lower surface side of the metal plate; Half-etching is performed from the upper surface side of the metal plate, and each of the flip-chip mounting terminals is partitioned at the depth of the half-etching of the metal plate, and the Ni plating layer provided on the flip-chip mounting terminal includes the Ni plating layer. And a step of forming a protrusion so as to protrude from the side surface of the flip chip mounting terminal.

本発明によれば、リードフレームを下面からのハーフエッチングによりフリップチップ実装用端子下面の外部接続端子部と樹脂部が露出するように溶解し、フリップチップ実装用端子が樹脂部のみで固定されるようにしたため、リードフレームが最終的には金属材料の約半分程度の厚さとなり半導体装置の薄型化が実現できる。   According to the present invention, the lead frame is melted by half etching from the lower surface so that the external connection terminal portion and the resin portion on the lower surface of the flip chip mounting terminal are exposed, and the flip chip mounting terminal is fixed only by the resin portion. As a result, the lead frame is finally about half as thick as the metal material, and the semiconductor device can be made thinner.

また、下面からのハーフエッチングによりフリップチップ実装用端子はエッチングされるが封止樹脂はエッチングされないため、下面からのエッチング完了時には封止樹脂がフリップチップ実装用端子の下面から若干突出して露出しているような形状となる。そのため、フリップチップ実装用端子下面の外部接続端子部に対するはんだの吸着性が良く、半導体装置を基板とはんだで接続する際のはんだ付きが良い。   Also, the flip chip mounting terminal is etched by half-etching from the lower surface, but the sealing resin is not etched, so when the etching from the lower surface is completed, the sealing resin protrudes slightly from the lower surface of the flip chip mounting terminal and is exposed. It will be like a shape. Therefore, the adsorptivity of the solder to the external connection terminal portion on the lower surface of the flip chip mounting terminal is good, and the soldering is good when the semiconductor device is connected to the substrate with the solder.

また、リードフレーム製造時にニッケルめっき層が銅系材料よりエッチング速度が遅いことを利用して端子側面に凸形状を形成させることで、樹脂封止後に凸部がアンカー効果を持つことが可能となり、封止樹脂との密着性が高まる。   Also, by forming a convex shape on the side of the terminal using the fact that the nickel plating layer is slower than the copper-based material during lead frame manufacturing, it becomes possible for the convex portion to have an anchor effect after resin sealing, Adhesion with the sealing resin is enhanced.

本発明の一実施形態に係るテープレスＱＦＮ用リードフレームを示す断面図である。It is sectional drawing which shows the lead frame for tapeless QFN which concerns on one Embodiment of this invention. 本発明の一実施形態に係るテープレスＱＦＮ用リードフレームを示す平面図である。It is a top view which shows the lead frame for tapeless QFN which concerns on one Embodiment of this invention. 図１に示すテープレスＱＦＮ用リードフレームを用いて製造された本発明の一実施形態に係る半導体装置を示す断面図である。It is sectional drawing which shows the semiconductor device which concerns on one Embodiment of this invention manufactured using the lead frame for tapeless QFN shown in FIG. 図１に示すテープレスＱＦＮ用リードフレームの製造工程の一例を示す説明図である。It is explanatory drawing which shows an example of the manufacturing process of the lead frame for tapeless QFN shown in FIG. 図４に示す工程を経て製造されたテープレスＱＦＮ用リードフレームを用いた半導体装置の製造工程の一例を示す説明図である。FIG. 5 is an explanatory diagram showing an example of a manufacturing process of a semiconductor device using the lead frame for tapeless QFN manufactured through the process shown in FIG. 4. 従来のフリップチップを実装した半導体装置の一例を示す断面図である。It is sectional drawing which shows an example of the semiconductor device which mounted the conventional flip chip. 本発明を導出するために試作したテープレスＱＦＮ用リードフレームの断面図である。It is sectional drawing of the lead frame for tapeless QFN made in order to derive this invention. 図７のテープレスＱＦＮ用リードフレームを用いて製造された半導体装置の断面図である。It is sectional drawing of the semiconductor device manufactured using the lead frame for tapeless QFN of FIG.

実施形態の説明に先立ち、本発明を導出するに至った経緯及び本発明の作用効果について説明する。
上述のように、本件発明者は、試行錯誤を重ねた末に、本発明を導出する以前に、フリップチップを実装した半導体装置で薄型化が可能なリードフレーム及び半導体装置の発明として、図７に示すリードフレーム及び図８に示す半導体装置を着想した。 Prior to the description of the embodiments, the background of deriving the present invention and the effects of the present invention will be described.
As described above, the present inventor, after trial and error, prior to deriving the present invention, as an invention of a lead frame and a semiconductor device that can be thinned with a semiconductor device mounted with a flip chip, FIG. And the semiconductor device shown in FIG.

本発明を導出する以前に着想した発明
本発明を導出する以前に着想した発明にかかるリードフレームは、図７に示すように、銅系の金属板２を表面側からハーフエッチングし、マトリクス状に複数配列されたフリップチップ実装用端子１を金属板２の表面側に区画形成し、各フリップチップ実装用端子１の間に端子を樹脂で固定するための樹脂充填用の凹部５を形成したものである。 Invention Invented Before Deriving the Invention As shown in FIG. 7, the lead frame according to the invention conceived before deriving the present invention is obtained by half-etching the copper-based metal plate 2 from the surface side to form a matrix. A plurality of flip-chip mounting terminals 1 arranged in a partition on the surface side of the metal plate 2 and resin-filled recesses 5 for fixing the terminals with resin between the flip-chip mounting terminals 1 It is.

そして、このリードフレームを用いて図８に示す半導体装置を製造した。これは、はんだ８でフリップチップ７をフリップチップ実装用端子１に実装し封止樹脂９で樹脂封止後、金属板２の下面側全体をハーフエッチングしてフリップチップ実装用端子１の外部接続端子部１’と封止樹脂９を露出させ、各フリップ実装用端子１を独立させたものである。   Then, the semiconductor device shown in FIG. 8 was manufactured using this lead frame. This is because the flip chip 7 is mounted on the flip chip mounting terminal 1 with the solder 8 and sealed with the sealing resin 9, and then the entire lower surface side of the metal plate 2 is half-etched to externally connect the flip chip mounting terminal 1. The terminal portion 1 ′ and the sealing resin 9 are exposed, and each flip mounting terminal 1 is made independent.

従来、リードフレームのフリップ実装用端子の外部接続端子部を基板とはんだで良好に接続するためには、外部接続端子部に金めっきや銀めっきが必要であるとされてきた。そのため、従来の半導体装置は図６に示すように外部接続端子部にめっき層が形成されていた。しかし、最近Ｓｎ−Ｐｂ系の高融点はんだやＳｎ−Ａｇ系の鉛フリーはんだが銅系材料と良好にはんだ接合できることがわかってきた。そこで、リードフレームに銅系の金属板を使用した場合には、図８に示すように外部接続端子部にめっき層を形成せず、エッチング面をそのままはんだ接合するための外部接続端子とすることが可能となる。   Conventionally, in order to connect the external connection terminal part of the lead mounting terminal of the lead frame with the substrate in a good manner, it has been said that the external connection terminal part needs to be plated with gold or silver. Therefore, the conventional semiconductor device has a plating layer formed on the external connection terminal portion as shown in FIG. However, recently, it has been found that Sn—Pb-based high melting point solder and Sn—Ag-based lead-free solder can be satisfactorily soldered to a copper-based material. Therefore, when a copper-based metal plate is used for the lead frame, the plating layer is not formed on the external connection terminal portion as shown in FIG. 8, but the etched surface is used as an external connection terminal for soldering as it is. Is possible.

この結果、リードフレームの金属板を約半分程度の厚さになるまでエッチングして薄くでき、半導体装置の薄型化が図れた。   As a result, the metal plate of the lead frame can be etched and thinned to about half the thickness, and the semiconductor device can be thinned.

また、副次的な効果として下面からのハーフエッチングによりフリップチップ実装用端子はエッチングされるが封止樹脂はエッチングされないため、下面からのエッチング完了時には封止樹脂がフリップチップ実装用端子の下面から若干突出しているような形状となる。そのため、フリップチップ実装用端子下面の外部接続端子部に対するはんだの吸着性が良くなり、半導体装置を基板とはんだで接続する際のはんだ付きが良いことが確認された。   As a secondary effect, the flip chip mounting terminal is etched by half-etching from the lower surface, but the sealing resin is not etched. Therefore, when the etching from the lower surface is completed, the sealing resin is removed from the lower surface of the flip chip mounting terminal. The shape is slightly protruding. For this reason, it has been confirmed that the solder absorbability to the external connection terminal portion on the lower surface of the flip chip mounting terminal is improved, and the soldering is good when the semiconductor device is connected to the substrate with the solder.

本発明を導出する以前に着想した発明における課題
本件発明者が、更に検討・考察を重ねたところ、図８に示す半導体装置は、ハーフエッチング加工によって形成されたフリップチップ実装用端子の突出量が小さいため、封止樹脂と端子部との密着性が弱くて実装工程で端子抜けが生じることがあり、改良すべき課題があることが判明した。 Problems in Invention Conceived Before Deriving the Present Invention The present inventor has further studied and considered. As a result, the semiconductor device shown in FIG. 8 has a protruding amount of flip chip mounting terminals formed by half etching. Since it is small, the adhesion between the sealing resin and the terminal portion is weak, so that the terminal may be lost in the mounting process, and it has been found that there is a problem to be improved.

本発明の作用効果
そこで、本件発明者は、図７及び図８に示した発明における上記の課題を鑑み、更なる検討・考察、試行錯誤を重ねた結果、図８に示した発明による上述の効果を維持し、且つ、上記の課題を解決する本発明を着想した。 Effects of the invention Accordingly, the present inventors, in view of the above problems in the invention shown in FIGS. 7 and 8, further study and discussion As a result of repeated trial and error, the above according to the invention shown in FIG. 8 The present invention has been conceived to maintain the effect and solve the above problems.

本発明の半導体装置は、マトリクス状に複数配列されたフリップチップ実装用端子が銅系の金属板に区画形成されているテープレスＱＦＮ用リードフレームと、複数のフリップチップ実装用端子の上にまたがって装着された半導体素子と、金属板における個々のフリップチップ実装用端子を固定するとともに、フリップチップ実装用端子に装着された半導体素子を封止する樹脂部を有し、フリップチップ実装用端子下面の外部接続端子部は金属面が露出しているとともに、樹脂部の下面が相隣接する各外部接続端子部の間に露出し、個々のフリップチップ実装用端子は、上面近傍に、該フリップチップ実装用端子の側面から突出するように形成されたＮｉめっき層を有する。   The semiconductor device according to the present invention straddles a tapeless QFN lead frame in which a plurality of flip chip mounting terminals arranged in a matrix are partitioned on a copper-based metal plate, and a plurality of flip chip mounting terminals. The flip-chip mounting terminal bottom surface has a resin portion for fixing the semiconductor element mounted on the metal plate and each flip-chip mounting terminal on the metal plate and sealing the semiconductor element mounted on the flip-chip mounting terminal. The external connection terminal portion has a metal surface exposed, and the bottom surface of the resin portion is exposed between the adjacent external connection terminal portions, and the individual flip chip mounting terminals are located near the top surface of the flip chip. An Ni plating layer is formed so as to protrude from the side surface of the mounting terminal.

本発明の半導体装置のように、フリップチップ実装用端子下面の外部接続端子部はリードフレームの銅系の金属面がそのまま露出した構成にすれば、エッチングによりリードフレームの金属板を従来の約半分程度の厚さにでき半導体装置の薄型化を実現できる。また、露出している外部接続端子部となる金属面は銅系であるため、Ｓｎ−Ｐｂ系の高融点はんだやＳｎ−Ａｇ系の鉛フリーはんだを使用すれば基板と良好にはんだ接合が行える。   As in the semiconductor device of the present invention, if the external connection terminal portion on the lower surface of the flip chip mounting terminal is configured such that the copper-based metal surface of the lead frame is exposed as it is, the metal plate of the lead frame is about half of the conventional one by etching. The thickness of the semiconductor device can be reduced, and the semiconductor device can be thinned. In addition, since the exposed metal surface serving as the external connection terminal portion is a copper-based material, if a Sn-Pb-based high melting point solder or a Sn-Ag-based lead-free solder is used, a good solder joint can be achieved with the substrate. .

また、樹脂部の下面が相隣接する各外部接続端子部の間に露出している構成にすれば、フリップチップ実装用端子下面の外部接続端子部に対するはんだの吸着性が良く、半導体装置と基板のはんだ付きが良くなる。   Also, if the lower surface of the resin part is exposed between the adjacent external connection terminal parts, the adsorbability of the solder to the external connection terminal part on the lower surface of the flip chip mounting terminal is good, and the semiconductor device and the substrate Better soldering.

さらに、Ｎｉめっき層の突出部が封止樹脂に対しアンカー効果を発揮するため、封止樹脂と端子部の密着性が極めて高くなる。   Furthermore, since the protruding portion of the Ni plating layer exerts an anchor effect on the sealing resin, the adhesion between the sealing resin and the terminal portion becomes extremely high.

また、本発明の半導体装置の製造方法は、マトリクス状に複数配列されたフリップチップ実装用端子が銅系の金属板に区画形成され、個々のフリップチップ実装用端子が、上面近傍に、該フリップチップ実装用端子の側面から突出するように形成されたＮｉめっき層を有するテープレスＱＦＮ用リードフレームを準備する工程と、個々のフリップチップ実装用端子の上面にはんだを装着する工程と、はんだを装着した複数のフリップチップ実装用端子の上にまたがって半導体素子を装着する工程と、金属板における個々のフリップチップ実装用端子を区画する凹部に液状樹脂を充填し、区画された個々の該フリップチップ実装用端子の間に介在するとともに、フリップチップ実装用端子に装着された半導体素子を封止する樹脂部を形成する工程と、金属板の下面側からフリップチップ実装用端子の外部接続端子部と樹脂部が露出するようにエッチングを行い、該金属板における個々のフリップチップ実装用端子が樹脂部のみで固定されるようにする工程と、を有する。   In the semiconductor device manufacturing method of the present invention, a plurality of flip chip mounting terminals arranged in a matrix are partitioned and formed on a copper-based metal plate, and each flip chip mounting terminal is flipped in the vicinity of the upper surface. A step of preparing a lead frame for tapeless QFN having a Ni plating layer formed so as to protrude from the side surface of the chip mounting terminal, a step of mounting solder on the upper surface of each flip chip mounting terminal, A step of mounting a semiconductor element over a plurality of mounted flip chip mounting terminals, and filling a liquid resin into a recess that partitions each flip chip mounting terminal on a metal plate, A process for forming a resin portion that is interposed between the chip mounting terminals and seals the semiconductor element mounted on the flip chip mounting terminals. Then, etching is performed so that the external connection terminal portion and the resin portion of the flip chip mounting terminal are exposed from the lower surface side of the metal plate, and the individual flip chip mounting terminals on the metal plate are fixed only by the resin portion. And a step of.

本発明の半導体装置の製造方法のように、リードフレームを下面からのハーフエッチングによりフリップチップ実装用端子下面の各外部接続端子部と樹脂部の下面が露出するように溶解し各フリップチップ実装用端子を独立させ、各フリップチップ実装用端子が樹脂部のみで固定される構成にすれば、リードフレームが最終的には金属材料の約半分程度の厚さとなり半導体装置の薄型化が実現できる。   As in the semiconductor device manufacturing method of the present invention, the lead frame is melted so that the external connection terminal portions on the lower surface of the flip chip mounting terminal and the lower surface of the resin portion are exposed by half etching from the lower surface. If the terminals are made independent and the flip chip mounting terminals are fixed only by the resin portion, the lead frame will eventually be about half the thickness of the metal material, and the semiconductor device can be made thinner.

また、下面からのハーフエッチングによりフリップチップ実装用端子はエッチングされるが封止樹脂はエッチングされないため、下面からのエッチング完了時には封止樹脂がフリップチップ実装用端子の下面から若干突出して露出しているような形状となる。そのため、フリップチップ実装用端子下面の外部接続端子部に対するはんだの吸着性が良くなり、半導体装置を基板とはんだで接続する際のはんだ付きが良好となる。   Also, the flip chip mounting terminal is etched by half-etching from the lower surface, but the sealing resin is not etched, so when the etching from the lower surface is completed, the sealing resin protrudes slightly from the lower surface of the flip chip mounting terminal and is exposed. It will be like a shape. Therefore, the adsorptivity of the solder to the external connection terminal portion on the lower surface of the flip chip mounting terminal is improved, and the soldering when the semiconductor device is connected to the substrate with the solder is improved.

また、リードフレーム製造時にニッケルめっき層が銅系材料よりエッチング速度が遅いことを利用して端子側面に凸形状を形成させることで、樹脂封止後に凸部がアンカー効果を発揮し、封止樹脂との密着性が高まる。   In addition, by forming a convex shape on the side of the terminal by utilizing the fact that the nickel plating layer has a slower etching rate than the copper-based material during lead frame manufacturing, the convex portion exhibits an anchor effect after sealing the resin, and the sealing resin Adhesion with is increased.

また、本発明のテープレスＱＦＮ用リードフレームは、マトリクス状に複数配列されたフリップチップ実装用端子が銅系の金属板に区画形成されているテープレスＱＦＮ用リードフレームであって、個々のフリップチップ実装用端子は、上面近傍に、該フリップチップ実装用端子の側面から突出するように形成されたＮｉめっき層を有する。   The lead frame for tapeless QFN of the present invention is a lead frame for tapeless QFN in which a plurality of flip chip mounting terminals arranged in a matrix are partitioned on a copper-based metal plate. The chip mounting terminal has a Ni plating layer formed so as to protrude from the side surface of the flip chip mounting terminal in the vicinity of the upper surface.

本発明のテープレスＱＦＮ用リードフレームのように、上面近傍に、フリップチップ実装用端子の側面から突出するように形成されたＮｉめっき層を有する構成にすれば、突出したＮｉめっき層の封止樹脂に対するアンカー効果により封止樹脂と端子部との密着性が極めて高くなる。また、金属面の下面にはめっき層を有さないため、下面全体をエッチングすることが可能となる。   As in the lead frame for tapeless QFN of the present invention, if the Ni plating layer formed so as to protrude from the side surface of the flip chip mounting terminal is provided in the vicinity of the upper surface, the protruding Ni plating layer is sealed. Due to the anchor effect on the resin, the adhesion between the sealing resin and the terminal portion becomes extremely high. In addition, since the lower surface of the metal surface does not have a plating layer, the entire lower surface can be etched.

また、本発明のテープレスＱＦＮ用リードフレームにおいて好ましくは、フリップチップ実装用端子は、金属板に区画形成された端子の上面にＮｉめっき層とＣｕめっき層を有する。
このようにすれば、金属板とＣｕめっき層の間に突出したＮｉめっき層があるため、封止樹脂に対するアンカー効果が高まる。 In the lead frame for tapeless QFN of the present invention, the flip chip mounting terminal preferably has a Ni plating layer and a Cu plating layer on the upper surface of the terminal partitioned on the metal plate.
In this way, since there is a Ni plating layer protruding between the metal plate and the Cu plating layer, the anchor effect on the sealing resin is enhanced.

また、本発明のテープレスＱＦＮ用リードフレームにおいて好ましくは、フリップチップ実装用端子は、金属板に区画形成された端子の上面にＮｉめっき層と表面を粗化したＣｕめっき層を有する。
このようにすれば、表面を粗化したＣｕめっき層とはんだの接合性が良くなり、フリップチップとフリップチップ実装用端子の接合信頼性が高まる。 Moreover, in the lead frame for tapeless QFN of the present invention, the flip chip mounting terminal preferably has a Ni plating layer and a Cu plating layer whose surface is roughened on the upper surface of the terminal partitioned on the metal plate.
In this way, the bonding property between the Cu plating layer whose surface is roughened and the solder is improved, and the bonding reliability between the flip chip and the flip chip mounting terminal is increased.

また、本発明のテープレスＱＦＮ用リードフレームにおいて好ましくは、フリップチップ実装用端子は、金属板に区画形成された端子の上面にＮｉめっき層の表面を粗化しためっき層を有する。
このようにすれば、表面を粗化したＮｉめっき層とはんだの接合性が良くなり、フリップチップとフリップチップ実装用端子の接合信頼性が高まるとともに、めっき層がＮｉめっき層のみでよいため、リードフレームの製造工程を簡略化できる。 In the lead frame for tapeless QFN of the present invention, preferably, the flip chip mounting terminal has a plating layer obtained by roughening the surface of the Ni plating layer on the upper surface of the terminal partitioned on the metal plate.
In this way, the solderability of the Ni plating layer with a roughened surface and the solder is improved, the bonding reliability of the flip chip and the terminal for mounting the flip chip is increased, and the plating layer only needs to be the Ni plating layer. The lead frame manufacturing process can be simplified.

また、本発明のテープレスＱＦＮ用リードフレームの製造方法は、マトリクス状に複数配列されたフリップチップ実装用端子が銅系の金属板に区画形成されているテープレスＱＦＮ用リードフレームの製造方法であって、金属板の上面における個々のフリップチップ実装用端子に対応する所定の位置にめっき用レジストマスクを形成するとともに、該金属板の上面における全面にめっき用レジストマスクを形成する工程と、金属板の上面に、順にＮｉめっき層とＣｕめっき層を形成する工程と、めっき用レジストマスクを除去する工程と、金属板の上面側に、Ｃｕめっき層を覆うエッチング用のレジストマスクを形成するとともに、該金属板の下面側に、全面を覆うエッチング用のレジストマスクを形成する工程と、金属板の上面側からハーフエッチングを施し、該金属板におけるハーフエッチングを施した深さにおいて個々の前記フリップチップ実装用端子に区画するとともに、該フリップチップ実装用端子に備わるＮｉめっき層が該フリップチップ実装用端子の側面から突出するように凸部を形成する工程と、を有する。   The tapeless QFN leadframe manufacturing method of the present invention is a tapeless QFN leadframe manufacturing method in which a plurality of flip chip mounting terminals arranged in a matrix are partitioned on a copper-based metal plate. Forming a resist mask for plating at a predetermined position corresponding to each flip chip mounting terminal on the upper surface of the metal plate, and forming a resist mask for plating on the entire upper surface of the metal plate; A step of forming a Ni plating layer and a Cu plating layer in order on the upper surface of the plate, a step of removing the resist mask for plating, and a resist mask for etching covering the Cu plating layer are formed on the upper surface side of the metal plate. Forming a resist mask for etching covering the entire surface on the lower surface side of the metal plate; Etching is performed to partition each of the flip chip mounting terminals at a depth at which the metal plate is half-etched, and a Ni plating layer provided on the flip chip mounting terminal is formed from a side surface of the flip chip mounting terminal. Forming a convex portion so as to protrude.

本発明のテープレスＱＦＮ用リードフレームの製造方法のように構成すれば、銅系の金属板とＣｕめっき層は同程度のエッチング速度でエッチングされていくのに対し、Ｎｉめっき層は遅くエッチングされるためＮｉめっき層の側面が突出した形状となる。   According to the manufacturing method of the lead frame for tapeless QFN of the present invention, the copper metal plate and the Cu plating layer are etched at the same etching rate, whereas the Ni plating layer is etched slowly. Therefore, the side surface of the Ni plating layer protrudes.

以下、本発明の一実施形態のテープレスＱＦＮ用リードフレームを、図１〜２を参照して説明する。
図１は本発明の一実施形態に係るテープレスＱＦＮ用リードフレームを示す断面図である。図２は本発明の一実施形態に係るテープレスＱＦＮ用リードフレームを示す平面図である。
なお、図面は模式的に表したものであり、実際のサイズとは異なっている部分がある。 Hereinafter, a lead frame for tapeless QFN according to an embodiment of the present invention will be described with reference to FIGS.
FIG. 1 is a sectional view showing a lead frame for tapeless QFN according to an embodiment of the present invention. FIG. 2 is a plan view showing a lead frame for tapeless QFN according to an embodiment of the present invention.
In addition, drawing is represented typically and there exists a part different from actual size.

本実施形態のテープレスＱＦＮリードフレームはフリップチップ実装用端子１が金属板２に区画形成されてマトリックス状に複数配列されている。個々のフリップチップ実装用端子１は上面近傍に、フリップチップ実装用端子１の側面から突出するようにＮｉめっき層３が形成されている。さらに、Ｎｉめっき層３の上にＣｕめっき層４が形成されている。また、金属板２のフリップチップ実装用端子１は、各フリップチップ実装用端子１の間に介在する凹部５により個々に区画されている。   In the tapeless QFN lead frame of the present embodiment, a plurality of flip chip mounting terminals 1 are partitioned on a metal plate 2 and arranged in a matrix. Each of the flip chip mounting terminals 1 is formed with a Ni plating layer 3 in the vicinity of the upper surface so as to protrude from the side surface of the flip chip mounting terminal 1. Further, a Cu plating layer 4 is formed on the Ni plating layer 3. Further, the flip chip mounting terminals 1 of the metal plate 2 are individually divided by recesses 5 interposed between the flip chip mounting terminals 1.

金属板２としては、例えば厚さ０．１２５ｍｍの銅系材料が用いられる。また、Ｎｉめっき層３は厚さ１．０〜３．０μｍ、Ｃｕめっき層４は厚さ１．０〜３．０μｍ程度とする。Ｎｉめっき層３をフリップチップ実装用端子１とＣｕめっき層４よりも側面へ突出させるためには、Ｎｉめっき層３の厚さは好ましくは２．０μｍ以上とする。Ｎｉめっき層３とＣｕめっき層４をこのような厚さに形成してハーフエッチングを行うと、Ｎｉめっき層３の側面への突出量は３．０〜１０．０μｍとなる。   As the metal plate 2, for example, a copper-based material having a thickness of 0.125 mm is used. The Ni plating layer 3 has a thickness of 1.0 to 3.0 μm, and the Cu plating layer 4 has a thickness of about 1.0 to 3.0 μm. In order for the Ni plating layer 3 to protrude from the flip chip mounting terminal 1 and the Cu plating layer 4 to the side surface, the thickness of the Ni plating layer 3 is preferably 2.0 μm or more. When the Ni plating layer 3 and the Cu plating layer 4 are formed in such a thickness and half-etching is performed, the protruding amount of the Ni plating layer 3 to the side surface is 3.0 to 10.0 μm.

また、金属板２表面からのフリップチップ実装用端子１形成のためのハーフエッチング深さは０．０６〜０．１０ｍｍであり、フリップチップ実装用端子１の表面サイズは０．２０ｍｍ、フリップチップ実装用端子１間のハーフエッチング幅は０．１０ｍｍ程度である。したがって、凹部５は幅が０．１０ｍｍ、深さ０．０６〜０．１０ｍｍ程度の大きさである。   The half etching depth for forming the flip chip mounting terminal 1 from the surface of the metal plate 2 is 0.06 to 0.10 mm, and the surface size of the flip chip mounting terminal 1 is 0.20 mm. The half etching width between the service terminals 1 is about 0.10 mm. Accordingly, the recess 5 has a width of about 0.10 mm and a depth of about 0.06 to 0.10 mm.

なお、フリップチップ実装用端子１上面に形成するめっき層は、上記Ｎｉめっき層３とＣｕめっき層４に代え、Ｎｉめっき層３とＣｕめっき層４について表面を粗化したＣｕめっき層としてもよい。あるいは、Ｎｉめっき層３のみとし、表面を粗化したＮｉめっき層としてもよい。   The plating layer formed on the top surface of the flip chip mounting terminal 1 may be a Cu plating layer having a roughened surface with respect to the Ni plating layer 3 and the Cu plating layer 4 instead of the Ni plating layer 3 and the Cu plating layer 4. . Alternatively, only the Ni plating layer 3 may be used, and the Ni plating layer having a rough surface may be used.

次に、上記した本実施形態のテープレスＱＦＮ用リードフレームを用いて製造された本発明の一実施形態に係る半導体装置を、図３を参照して説明する。   Next, a semiconductor device according to an embodiment of the present invention manufactured using the tapeless QFN lead frame of the present embodiment will be described with reference to FIG.

本実施形態の半導体装置は、フリップチップ７の各バンプがはんだ８でフリップチップ実装用端子１のＣｕめっき層４に接合されている。そして、封止樹脂９で樹脂封止されている。金属板２の下面はハーフエッチングにより溶解され、フリップチップ実装用端子１下面の外部接続端子部１’として金属材料２の金属面がそのまま露出しているとともに、封止樹脂９の下面６も各外部接続端子部１’の間に露出している。   In the semiconductor device of this embodiment, each bump of the flip chip 7 is bonded to the Cu plating layer 4 of the flip chip mounting terminal 1 with the solder 8. And it is resin-sealed with a sealing resin 9. The lower surface of the metal plate 2 is melted by half etching, and the metal surface of the metal material 2 is exposed as it is as the external connection terminal portion 1 ′ of the lower surface of the flip chip mounting terminal 1. It is exposed between the external connection terminal portions 1 ′.

なお、図示した例では凹部５に充填された封止樹脂９の下面６がフリップチップ実装用端子１下面の外部接続端子部１’よりも突出しているが、各フリップチップ実装用端子１がそれぞれ独立していれば、封止樹脂９の下面６はフリップチップ実装用端子１下面の外部接続端子部１’よりも突出していなくてもよい。但し、半導体装置を外部接続端子部１’で基板とはんだ接合する場合に、はんだの種類によっては封止樹脂９の下面６がフリップチップ実装用端子１下面の外部接続端子部１’よりも若干突出していた方が外部接続端子部１’へのはんだ吸着性が良くなる場合がある。   In the illustrated example, the lower surface 6 of the sealing resin 9 filled in the recess 5 protrudes from the external connection terminal portion 1 ′ on the lower surface of the flip chip mounting terminal 1. If independent, the lower surface 6 of the sealing resin 9 may not protrude beyond the external connection terminal portion 1 ′ on the lower surface of the flip chip mounting terminal 1. However, when the semiconductor device is soldered to the substrate by the external connection terminal portion 1 ′, the lower surface 6 of the sealing resin 9 is slightly more than the external connection terminal portion 1 ′ on the lower surface of the flip chip mounting terminal 1 depending on the type of solder. The protruding part may improve the solder adsorbability to the external connection terminal portion 1 ′.

次に、本発明の一実施例に係るテープレスＱＦＮ用リードフレームの製造方法と半導体装置の製造方法を、図４と図５を参照して説明する。   Next, a method for manufacturing a lead frame for tapeless QFN and a method for manufacturing a semiconductor device according to an embodiment of the present invention will be described with reference to FIGS.

まず、リードフレームの基材として、図４(a)に示すように厚さ０．１２５ｍｍの銅系合金の金属板２を用いて、図４(b)に示すように両面にドライフィルムレジスト１０をラミネートした。   First, as a lead frame substrate, a copper alloy metal plate 2 having a thickness of 0.125 mm as shown in FIG. 4A is used, and a dry film resist 10 is formed on both sides as shown in FIG. 4B. Was laminated.

そして、図４(c)に示すように表面側にフリップチップ実装用端子１に形成するめっきエリアが開口されたレジストマスク１１を形成するようなパターンで両面に露光を行い、現像してめっきが必要な部分が開口されたレジストマスク１１を形成した。   Then, as shown in FIG. 4 (c), exposure is performed on both sides with a pattern that forms a resist mask 11 having a plating area formed on the flip chip mounting terminal 1 on the front surface side, and development is performed for plating. A resist mask 11 having openings in necessary portions was formed.

次に、図４(d)に示すように形成したレジストマスク１１の開口部から露出している金属板２に、酸化膜等を除去するめっき前処理を行い、Ｎｉを２．０μｍ、Ｃｕを２．０μｍの厚さで順次めっきを施し、図４(e)に示すようにＮｉめっき層３とＣｕめっき層４を形成しレジストマスク１１を剥離した。   Next, the metal plate 2 exposed from the opening of the resist mask 11 formed as shown in FIG. 4D is subjected to a pre-plating process for removing an oxide film and the like, and Ni is set to 2.0 μm and Cu is set. Plating was sequentially performed with a thickness of 2.0 μm, and as shown in FIG. 4E, a Ni plating layer 3 and a Cu plating layer 4 were formed, and the resist mask 11 was peeled off.

次に、図４(f)に示すようにめっきが形成された金属板２の両面に、前述と同じドライフィルムレジスト１０’をラミネートし、裏面側は全面を覆うレジストマスク１１’とした。また、表面側は、図４(g)に示すようにドライフィルムレジスト１０’を、Ｃｕめっき層４を覆うようなパターンで露光を行い、現像してエッチングされる部分が開口されたレジストマスク１１’を形成した。   Next, as shown in FIG. 4 (f), the same dry film resist 10 'as described above was laminated on both surfaces of the metal plate 2 on which plating was formed, and a resist mask 11' covering the entire surface on the back surface side. Further, on the surface side, as shown in FIG. 4 (g), a dry mask resist 10 'is exposed in a pattern that covers the Cu plating layer 4, and a resist mask 11 in which a portion etched and developed is opened. Formed.

次に、図４(h)に示すように、エッチング液を用いて表面側から約０．０８ｍｍの深さまでハーフエッチング加工を行い、個々のフリップ実装用端子１に区画するとともに、各フリップチップ実装用端子１の間に凹部５を形成した。また、このハーフエッチング加工によりＮｉめっき層３がフリップチップ実装用端子１の側面から突出するように形成される。これは金属板２が銅系合金材であるため、金属板２とＣｕめっき層４は同程度のエッチング速度でエッチングされていくのに対し、Ｎｉめっき層３は遅くエッチングされるためＮｉめっき層３の側面が突出した形状となる。その後、図４(i)に示すようにレジストマスク１１’を剥離することにより本実施例のテープレスＱＦＮ用リードフレームが完成した。   Next, as shown in FIG. 4 (h), half-etching is performed from the surface side to a depth of about 0.08 mm using an etching solution to partition each flip mounting terminal 1 and each flip chip mounting. A recess 5 was formed between the terminals 1 for use. Further, the Ni plating layer 3 is formed so as to protrude from the side surface of the flip chip mounting terminal 1 by this half etching process. Since the metal plate 2 is a copper alloy material, the metal plate 2 and the Cu plating layer 4 are etched at the same etching rate, whereas the Ni plating layer 3 is etched slowly, so the Ni plating layer. It becomes the shape where 3 side surfaces protruded. Thereafter, as shown in FIG. 4 (i), the resist mask 11 'is peeled off to complete the tapeless QFN lead frame of this example.

次に、図５(a)に示すように、図４に示した工程を経て製造された本実施例のテープレスＱＦＮ用リードフレームのフリップチップ実装用端子１のＣｕめっき層４にはんだ８を装着する。そして、図５(b)に示すようにフリップチップ７の各バンプをはんだ８で接合してテープレスＱＦＮ用リードフレームのフリップチップ実装用端子１にフリップチップ７を実装する。   Next, as shown in FIG. 5 (a), solder 8 is applied to the Cu plating layer 4 of the flip chip mounting terminal 1 of the lead frame for tapeless QFN of this embodiment manufactured through the process shown in FIG. Installing. Then, as shown in FIG. 5B, the bumps of the flip chip 7 are joined with the solder 8, and the flip chip 7 is mounted on the flip chip mounting terminal 1 of the lead frame for tapeless QFN.

次に、図５(c)に示すようにフリップチップ７実装後、液状の封止樹脂９を充填し樹脂封止を行う。なお、この樹脂封止時には実装用端子１間の凹部５にも封止樹脂９を充填する。   Next, as shown in FIG. 5C, after the flip chip 7 is mounted, a liquid sealing resin 9 is filled to perform resin sealing. During the resin sealing, the concave resin 5 between the mounting terminals 1 is also filled with the sealing resin 9.

次に、図５(d)に示すように表面側のエッチング処理と同じようにして裏面側からハーフエッチングを行い、フリップチップ実装用端子１下面の外部接続端子部１’と封止樹脂の下面６が露出するまでエッチング処理し、各フリップチップ実装用端子１を独立させる。   Next, as shown in FIG. 5 (d), half-etching is performed from the back side in the same manner as the etching process on the front side, and the external connection terminal portion 1 'on the bottom surface of the flip chip mounting terminal 1 and the bottom surface of the sealing resin Etching is performed until 6 is exposed, and each flip-chip mounting terminal 1 is made independent.

その後、図５(e)に示すようにダイシング工程にて個々のパッケージサイズに裁断することにより本実施例の半導体装置を得た。   Thereafter, as shown in FIG. 5E, a semiconductor device of this example was obtained by cutting into individual package sizes in a dicing process.

１ フリップチップ実装用端子
１’ 外部接続端子部
２ 金属板
３ Ｎｉめっき層
４ Ｃｕめっき層
５ 凹部
６ 下面
７ フリップチップ
８ はんだ
９ 封止樹脂
１０、１０’ ドライフィルムレジスト
１１、１１’ レジストマスク DESCRIPTION OF SYMBOLS 1 Flip chip mounting terminal 1 'External connection terminal part 2 Metal plate 3 Ni plating layer 4 Cu plating layer 5 Recessed part 6 Lower surface 7 Flip chip 8 Solder 9 Sealing resin 10, 10' Dry film resist 11, 11 'Resist mask

Claims (7)

マトリクス状に複数配列されたフリップチップ実装用端子が銅系の金属板に区画形成されているテープレスＱＦＮ用リードフレームと、
複数の前記フリップチップ実装用端子の上にまたがって装着された半導体素子と、
前記金属板における個々の前記フリップチップ実装用端子を固定するとともに、前記フリップチップ実装用端子に装着された半導体素子を封止する樹脂部を有し、
前記フリップチップ実装用端子下面の外部接続端子部は前記金属板が露出しているとともに、前記樹脂部の下面が前記相隣接する各外部接続端子部の間に露出し、
個々の前記フリップチップ実装用端子は、上面近傍に、該フリップチップ実装用端子の側面から突出するように形成されたＮｉめっき層を有することを特徴とする半導体装置。 A lead frame for tapeless QFN in which a plurality of flip chip mounting terminals arranged in a matrix are partitioned on a copper-based metal plate;
A plurality of semiconductor elements mounted on the flip chip mounting terminals;
While fixing each of the flip chip mounting terminals in the metal plate, and having a resin portion for sealing a semiconductor element mounted on the flip chip mounting terminal,
The external connection terminal portion on the lower surface of the flip chip mounting terminal has the metal plate exposed, and the lower surface of the resin portion is exposed between the adjacent external connection terminal portions,
Each of the flip chip mounting terminals has a Ni plating layer formed so as to protrude from the side surface of the flip chip mounting terminal in the vicinity of the upper surface. マトリクス状に複数配列されたフリップチップ実装用端子が銅系の金属板に区画形成され、個々の前記フリップチップ実装用端子が、上面近傍に、該フリップチップ実装用端子の側面から突出するように形成されたＮｉめっき層を有するテープレスＱＦＮ用リードフレームを準備する工程と、
個々の前記フリップチップ実装用端子の上面にはんだを装着する工程と、
前記はんだを装着した複数の前記フリップチップ実装用端子の上にまたがって半導体素子を装着する工程と、
前記金属板における個々の前記フリップチップ実装用端子を区画する凹部に液状樹脂を充填し、区画された個々の該フリップチップ実装用端子の間に介在するとともに、前記フリップチップ実装用端子に装着された半導体素子を封止する樹脂部を形成する工程と、
前記金属板の下面側から前記フリップチップ実装用端子の外部接続端子部と前記樹脂部が露出するようにエッチングを行い、該金属板における個々の前記フリップチップ実装用端子が前記樹脂部のみで固定されるようにする工程と、
を有することを特徴とする半導体装置の製造方法。 A plurality of flip chip mounting terminals arranged in a matrix are partitioned and formed on a copper-based metal plate, and each of the flip chip mounting terminals protrudes from the side surface of the flip chip mounting terminal in the vicinity of the upper surface. Preparing a lead frame for tapeless QFN having the formed Ni plating layer;
Attaching solder to the upper surface of each of the flip chip mounting terminals;
Mounting a semiconductor element across the plurality of flip chip mounting terminals mounted with the solder; and
The metal plate is filled with a liquid resin in the recesses for partitioning the individual flip chip mounting terminals, interposed between the partitioned individual flip chip mounting terminals, and attached to the flip chip mounting terminals. Forming a resin portion for sealing the semiconductor element;
Etching is performed so that the external connection terminal portion of the flip chip mounting terminal and the resin portion are exposed from the lower surface side of the metal plate, and the individual flip chip mounting terminals on the metal plate are fixed only by the resin portion. A process of making
A method for manufacturing a semiconductor device, comprising: マトリクス状に複数配列されたフリップチップ実装用端子が銅系の金属板に区画形成されているテープレスＱＦＮ用リードフレームであって、
個々の前記フリップチップ実装用端子は、上面近傍に、該フリップチップ実装用端子の側面から突出するように形成されたＮｉめっき層を有することを特徴とするテープレスＱＦＮ用リードフレーム。 A lead frame for tapeless QFN in which a plurality of flip chip mounting terminals arranged in a matrix are partitioned on a copper-based metal plate,
The lead frame for tapeless QFN, wherein each of the flip chip mounting terminals has a Ni plating layer formed so as to protrude from a side surface of the flip chip mounting terminal in the vicinity of the upper surface. 前記フリップチップ実装用端子は、前記金属板に区画形成された端子の上面に前記Ｎｉめっき層とＣｕめっき層を有することを特徴とする請求項３に記載のテープレスＱＦＮ用リードフレーム。   4. The tapeless QFN lead frame according to claim 3, wherein the flip chip mounting terminal has the Ni plating layer and the Cu plating layer on an upper surface of a terminal partitioned on the metal plate. 5. 前記フリップチップ実装用端子は、前記金属板に区画形成された端子の上面に前記Ｎｉめっき層と表面を粗化したＣｕめっき層を有することを特徴とする請求項３に記載のテープレスＱＦＮ用リードフレーム。   4. The tapeless QFN device according to claim 3, wherein the flip chip mounting terminal has the Ni plating layer and a Cu plating layer having a roughened surface on an upper surface of a terminal partitioned on the metal plate. Lead frame. 前記フリップチップ実装用端子は、前記金属板に区画形成された端子の上面に前記Ｎｉめっき層の表面を粗化しためっき層を有することを特徴とする請求項３に記載のテープレスＱＦＮ用リードフレーム。   The tapeless QFN lead according to claim 3, wherein the flip chip mounting terminal has a plating layer obtained by roughening a surface of the Ni plating layer on an upper surface of a terminal partitioned and formed on the metal plate. flame. マトリクス状に複数配列されたフリップチップ実装用端子が銅系の金属板に区画形成されているテープレスＱＦＮ用リードフレームの製造方法であって、
金属板の上面における個々の前記フリップチップ実装用端子に対応する所定の位置にめっき用レジストマスクを形成するとともに、該金属板の上面における全面にめっき用レジストマスクを形成する工程と、
前記金属板の上面に、順にＮｉめっき層とＣｕめっき層を形成する工程と、
前記めっき用レジストマスクを除去する工程と、
前記金属板の上面側に、前記Ｃｕめっき層を覆うエッチング用のレジストマスクを形成するとともに、該金属板の下面側に、全面を覆うエッチング用のレジストマスクを形成する工程と、
前記金属板の上面側からハーフエッチングを施し、該金属板におけるハーフエッチングを施した深さにおいて個々の前記フリップチップ実装用端子に区画するとともに、該フリップチップ実装用端子に備わるＮｉめっき層が該フリップチップ実装用端子の側面から突出するように凸部を形成する工程と、
を有することを特徴とするテープレスＱＦＮ用リードフレームの製造方法。
A method of manufacturing a lead frame for tapeless QFN in which a plurality of flip chip mounting terminals arranged in a matrix are partitioned on a copper-based metal plate,
Forming a resist mask for plating at a predetermined position corresponding to each of the flip chip mounting terminals on the upper surface of the metal plate, and forming a resist mask for plating on the entire upper surface of the metal plate;
Forming a Ni plating layer and a Cu plating layer in order on the upper surface of the metal plate;
Removing the plating resist mask;
Forming an etching resist mask covering the Cu plating layer on the upper surface side of the metal plate, and forming an etching resist mask covering the entire surface on the lower surface side of the metal plate;
Half-etching is performed from the upper surface side of the metal plate, and each of the flip-chip mounting terminals is partitioned at the depth of the half-etching of the metal plate, and the Ni plating layer provided on the flip-chip mounting terminal includes the Ni plating layer. Forming a protrusion so as to protrude from the side surface of the flip chip mounting terminal;
A method of manufacturing a lead frame for tapeless QFN, comprising:
JP2016045031A 2016-03-08 2016-03-08 Semiconductor device and manufacturing method thereof and lead frame for tapeless qfn used for manufacturing that semiconductor device and manufacturing method thereof Pending JP2017162944A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2016045031A JP2017162944A (en) 2016-03-08 2016-03-08 Semiconductor device and manufacturing method thereof and lead frame for tapeless qfn used for manufacturing that semiconductor device and manufacturing method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2016045031A JP2017162944A (en) 2016-03-08 2016-03-08 Semiconductor device and manufacturing method thereof and lead frame for tapeless qfn used for manufacturing that semiconductor device and manufacturing method thereof

Publications (1)

Publication Number Publication Date
JP2017162944A true JP2017162944A (en) 2017-09-14

Family

ID=59857352

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2016045031A Pending JP2017162944A (en) 2016-03-08 2016-03-08 Semiconductor device and manufacturing method thereof and lead frame for tapeless qfn used for manufacturing that semiconductor device and manufacturing method thereof

Country Status (1)

Country Link
JP (1) JP2017162944A (en)

Similar Documents

Publication Publication Date Title
US11289409B2 (en) Method for fabricating carrier-free semiconductor package
JP2022087155A (en) Semiconductor device
US6777265B2 (en) Partially patterned lead frames and methods of making and using the same in semiconductor packaging
TWI495082B (en) Multi-layer semiconductor package
US7622332B2 (en) Partially patterned lead frames and methods of making and using the same in semiconductor packaging
JP3155741B2 (en) Semiconductor package with CSP BGA structure
US7893547B2 (en) Semiconductor package with a support structure and fabrication method thereof
JP5271949B2 (en) Semiconductor device
JP6244147B2 (en) Manufacturing method of semiconductor device
US20050029638A1 (en) Leadframe and semiconductor package made using the leadframe
US20080246132A1 (en) Semiconductor device and method of manufacturing semiconductor device
US9184148B2 (en) Semiconductor package and method therefor
KR100723497B1 (en) Substrate having a different surface treatment in solder ball land and semiconductor package including the same
JP2009140962A (en) Semiconductor device and manufacturing method thereof
KR100585104B1 (en) Fabricating method of a ultra thin flip-chip package
US9171740B2 (en) Quad flat non-leaded semiconductor package and fabrication method thereof
JPH11354572A (en) Semiconductor chip package and its manufacture
US20080303134A1 (en) Semiconductor package and method for fabricating the same
US9190354B2 (en) Semiconductor device and manufacturing method of the same
JP2000040676A (en) Manufacture of semiconductor device
JP2000114426A (en) Single-sided resin sealing type semiconductor device
JP5522551B2 (en) Circuit member manufacturing method
JP2005311137A (en) Semiconductor device, manufacturing method thereof, and lead frame thereof and mounting structure
JPH09134982A (en) Semiconductor device and manufacture thereof
KR100761863B1 (en) Substrate having a different surface treatment in solder ball land and semiconductor package including the same

Legal Events

Date Code Title Description
A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20180315

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20180525