JP2003017601A

JP2003017601A - 半導体装置の製造方法

Info

Publication number: JP2003017601A
Application number: JP2001196557A
Authority: JP
Inventors: Hideo Yamagata; 秀夫山縣
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2001-06-28
Filing date: 2001-06-28
Publication date: 2003-01-17

Abstract

(57)【要約】【課題】絶縁ゲート型電界効果トランジスタとバイポ
ーラトランジスタとが共通の半導体基体に形成される半
導体装置の製造に際して高い歩留りと低い製造コストと
の両方を同時に達成する。【解決手段】高融点金属の化合物膜を少なくとも含む
絶縁ゲート型電界効果トランジスタのゲート電極３１を
高融点金属の拡散防止膜５７で覆った状態で、バイポー
ラトランジスタのベース層としてのエピタキシャル層３
５ａを形成する。このため、ゲート電極３１に含まれる
高融点金属の化合物膜の形成時期及び形成方法に依存す
ることなく、半導体基体１７の露出表面が高融点金属で
汚染されていない状態でエピタキシャル層３５ａを形成
することができ、コレクタ−エミッタ間における電流リ
ークのないベース層を形成することができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本願の発明は、絶縁ゲート型
電界効果トランジスタとバイポーラトランジスタとが共
通の半導体基体に形成される半導体装置の製造方法に関
するものである。

【０００２】

【従来の技術】通信装置の周波数変換器等には、絶縁ゲ
ート型電界効果トランジスタとバイポーラトランジスタ
とが共通の半導体基体に形成されている半導体装置が用
いられている。この場合、高周波用のバイポーラトラン
ジスタには高速動作が要求される。バイポーラトランジ
スタを高速化するためには、ベース幅を薄くすると共に
そのキャリア濃度を高くする必要がある。しかし、不純
物のイオン注入によってベース層を形成すると、イオン
注入時の不純物のチャネリングのために、薄いベース幅
を実現することが困難である。このため、シリコン（Ｓ
ｉ）基体上にベース層をエピタキシャル成長させる方法
が考えられている。

【０００３】ところが、エピタキシャル成長によってホ
モ接合のベース層を形成しても、ベースのキャリア濃度
を高くすると、ベースからエミッタへ注入される正孔が
増加して、電流利得が低下する。そこで、Ｓｉよりもバ
ンドギャップの狭いシリコンゲルマニウム（Ｓｉ_1-xＧ
ｅ_x、以下ＳｉＧｅと記す）を含むベース層を単結晶の
Ｓｉ基体上にエピタキシャル成長させ、正孔に対する電
位障壁が電子に対する電位障壁よりも高いことを利用し
て、エミッタへの正孔の注入を大幅に減少させることが
できるヘテロ接合バイポーラトランジスタが考えられて
いる。

【０００４】ヘテロ接合バイポーラトランジスタでは、
ベースのキャリア濃度を高くしてベース抵抗を低減させ
ることができ、また、十分に大きな電流増幅率（ｈ_FE）
を得ることができる。この結果、十分な耐圧を確保しな
がら高い周波数特性を実現することができる。また、ゲ
ルマニウム（Ｇｅ）の濃度プロファイルを傾斜させるこ
とによってキャリアのベース走行時間（τ_B）を短縮さ
せた、優れた高周波特性を有する高速バイポーラトラン
ジスタを実現することができる。

【０００５】一方、絶縁ゲート型電界効果トランジスタ
の高速化等のために、タングステン（Ｗ）等の高融点金
属のシリサイド膜が多結晶Ｓｉ膜上に積層されているゲ
ート電極を用いることによって、ゲート電極の抵抗の低
減が図られている。そして、上述の様に絶縁ゲート型電
界効果トランジスタとバイポーラトランジスタとが共通
の半導体基体に形成される半導体装置の製造に際して
は、幾つかの製造工程を経た後の半導体基体の表面にお
ける汚染や損傷等に起因するゲート絶縁膜の絶縁耐圧不
良を防止するために、バイポーラトランジスタのベース
層を形成する前に絶縁ゲート型電界効果トランジスタの
ゲート電極を形成する。

【０００６】図３、４は、ｎｐｎ型のＳｉＧｅヘテロ接
合バイポーラトランジスタとｎｐｎ型の通常のバイポー
ラトランジスタとＣＭＯＳトランジスタとが共通の半導
体基体に形成されるＢｉＣＭＯＳ半導体装置の製造方法
である本願の発明の第一従来例を示している。

【０００７】この第一従来例では、図４に示されている
様に、ｐ型で且つ面方位が（１００）のＳｉ基板等であ
る半導体基板１１の表面に熱酸化で酸化膜（図示せず）
を形成し、ＳｉＧｅヘテロ接合バイポーラトランジスタ
用のトランジスタ形成領域１２及び通常のバイポーラト
ランジスタ用のトランジスタ形成領域１３における埋め
込みコレクタ形成領域を規定する開口を酸化膜に形成す
る。

【０００８】次に、酸化膜の開口を介して露出している
半導体基板１１上及び酸化膜上に酸化アンチモン（Ｓｂ
₂Ｏ₃）膜（図示せず）を形成し、酸化膜の開口を介し
てＳｂ₂Ｏ₃膜から半導体基板１１へＳｂを固相拡散さ
せて、ｎ⁺型の埋め込みコレクタ１４、１５を形成す
る。その後、Ｓｂ₂Ｏ₃膜及び酸化膜を除去する。そし
て、例えば抵抗率が１〜５Ωｃｍで厚さが０．６〜２．
０μｍのＳｉ層等であるｎ型の半導体層１６を半導体基
板１１上にエピタキシャル成長させて、半導体基板１１
と半導体層１６とで半導体基体１７を構成する。

【０００９】次に、以下の様な選択酸化法で素子分離絶
縁膜１８を形成する。即ち、半導体層１６の表面を熱酸
化して例えば厚さ５０ｎｍのＳｉＯ₂膜等である酸化膜
（図示せず）をパッド膜として形成し、この酸化膜膜上
にＣＶＤ法で例えば厚さ１００ｎｍの窒化シリコン（Ｓ
ｉ₃Ｎ₄）膜等である耐酸化マスク膜を形成する。そし
て、これらの酸化膜及び耐酸化マスク膜にリソグラフィ
及びエッチングで素子分離絶縁膜１８の形成領域に対応
する開口を形成する。その後、１０００〜１０５０℃程
度の温度の水蒸気酸化によって、例えば厚さ３００〜８
００ｎｍ程度のＳｉＯ₂膜等である素子分離絶縁膜１８
を形成する。

【００１０】次に、選択酸化法における耐酸化マスク膜
を除去した後、例えば加速エネルギーが１００〜７２０
ｋｅＶでドーズ量が１×１０¹²〜５×１０¹³／ｃｍ²で
あるボロン（Ｂ）のイオン注入を複数回繰り返すことに
よって、互いに電気的に分離すべき部分間にｐ⁺型の素
子分離領域２１を形成すると同時にｎＭＯＳトランジタ
ス用のトランジスタ形成領域２２にｐ型のウェル２３を
形成する。

【００１１】続いて、例えば加速エネルギーが１５０〜
７２０ｋｅＶでドーズ量が１×１０ ¹²〜５×１０¹³／ｃ
ｍ²であるリン（Ｐ）のイオン注入を複数回繰り返すこ
とによって、埋め込みコレクタ１４、１５と接続するコ
レクタ取り出し領域２４、２５を形成すると同時にｐＭ
ＯＳトランジタス用のトランジスタ形成領域２６にｎ型
のウェル２７を形成する。

【００１２】その後、例えば８００〜９００℃の熱酸化
で、トランジスタ形成領域２２、２６の素子分離絶縁膜
１８が形成されていない半導体基体１７の表面に、例え
ば厚さ７〜１０ｎｍのＳｉＯ₂膜等であるゲート絶縁膜
２８を形成する。続いて、ｎ型の不純物が高濃度にドー
プされた多結晶Ｓｉ膜等である半導体膜とＷ等の高融点
金属のシリサイド膜とをＣＶＤ法で順次に全面に堆積さ
せる。そして、リソグラフィ及びドライエッチングでこ
れらの膜をパターニングして、トランジスタ形成領域２
２、２６にゲート電極３１を形成する。

【００１３】次に、トランジスタ形成領域１２、２２、
２６とトランジスタ形成領域１３のコレクタ取り出し領
域２５とをレジスト（図示せず）で覆う。そして、この
レジストをマスクにして、１×１０¹²〜５×１０¹³／ｃ
ｍ²のドーズ量でＢＦ₂をイオン注入することによっ
て、トランジスタ形成領域１３にｐ型のリンクベース３
２を形成する。その後、レジストを除去する。そして、
例えばテトラエトキシシラン（ＴＥＯＳ）を原料ガスと
する減圧ＣＶＤ法で厚さ１００ｎｍ程度のＳｉＯ ₂膜等
である絶縁膜３３を全面に堆積させる。

【００１４】次に、トランジスタ形成領域１２のベース
形成領域に対応する開口を有するパターンのレジスト
（図示せず）を絶縁膜３３上に形成する。そして、この
レジストをマスクにした例えばドライエッチングとそれ
に続くウエットエッチングとで、絶縁膜３３に開口３４
を形成する。このとき、ドライエッチングを行うのはそ
の異方性によって開口３４等の寸法精度を高めるためで
あり、ウエットエッチングを行うのは開口３４を介して
露出する半導体基体１７の表面の損傷を抑制するためで
ある。その後、絶縁膜３３上のレジストを除去する。図
3（ａ）は、この状態のトランジスタ形成領域１２、２
２を示している。

【００１５】次に、半導体基体１７の表面に付着してい
るレジストの残渣等である有機物を除去するために、例
えば、所定の温度に加熱した硫酸と過酸化水素水との混
合液で半導体基体１７を洗浄する。また、半導体基体１
７上のパーティクルを除去するために、例えば、所定の
温度に加熱したアンモニア水と過酸化水素水との混合液
で半導体基体１７を洗浄する。更に、半導体基体１７の
表面の金属汚染物及び自然酸化膜を除去するために、希
フッ酸で半導体基体１７を洗浄する。希フッ酸による洗
浄では、水素パッシベーション処理も行われ、半導体基
体１７の露出表面が水素で終端される。

【００１６】次に、洗浄処理を施された半導体基体１７
を減圧ＣＶＤ装置に搬入する。この際、まず、真空排気
機能を有するロードロック室に半導体基体１７を搬入
し、所定時間に亙ってロードロック室内を排気する。そ
の後、半導体基体１７を大気に曝すことなく、ロードロ
ック室に接続されている反応炉に半導体基体１７を搬入
する。そして、反応炉に水素ガスを導入しながら約９０
０℃まで半導体基体１７を昇温させて、約５分間の水素
ベークを行う。

【００１７】その後、水素ガスの導入を継続したまま、
約７５０〜６５０℃まで反応炉内の温度を降下させ、原
料ガスとしてのモノシラン（ＳｉＨ₄）ガス及びゲルマ
ン（ＧｅＨ₄）ガスと不純物ガスとしてのジボラン（Ｂ
₂Ｈ₆）ガスとを反応炉内に供給して、開口３４を介し
て露出している半導体基体１７上及び絶縁膜３３上の全
面にＳｉＧｅ混晶層である半導体層３５を堆積させる。
このときの反応炉内の圧力は１．３ｋＰａ〜１３．３ｋ
Ｐａである。また、半導体層３５の厚さが４０〜６０ｎ
ｍ、ゲルマニウム濃度が５〜２０原子％、ボロン濃度が
５×１０¹⁸〜３×１０¹⁹／ｃｍ³になる様に、各ガスの
流量及び堆積時間を制御する。

【００１８】図 3（ｂ）は、この状態のトランジスタ形
成領域１２を示している。この減圧ＣＶＤの開始前に
は、絶縁膜３３の開口３４を介して半導体基体１７が露
出しているので、半導体層３５のうちで露出している半
導体基体１７上の部分はエピタキシャル層３５ａにな
り、絶縁膜３３上の部分は多結晶層３５ｂになる。半導
体層３５は、上述の様な減圧ＣＶＤ法の他に超高真空Ｃ
ＶＤ法や分子線エピタキシー法等で形成することもあ
る。また、半導体層３５として、上述の様なＳｉＧｅ混
晶層の他にベースに必要な不純物を含むシリコンゲルマ
ニウムカーボン（Ｓｉ _1-x-yＧｅ_xＣ_y）混晶層やＳｉ
層等を形成することもある。

【００１９】その後、トランジスタ形成領域１２におけ
るベース層及びベース取り出し電極のパターンのレジス
ト（図示せず）で半導体層３５を覆い、このレジストを
マスクにしたドライエッチングを多結晶層３５ｂに施
す。そして、トランジスタ形成領域２６のみを露出させ
るレジスト（図示せず）をマスクにして、例えば、１×
１０¹²〜５×１０¹³／ｃｍ²のドーズ量でＢＦ₂をイオ
ン注入することによって、ｐ型のソース／ドレイン３６
を形成する。また、同様な方法で、トランジスタ形成領
域２２にｎ型のソース／ドレイン３７を形成する。

【００２０】次に、トランジスタ形成領域１３の真性ベ
ース形成領域のみを露出させるレジスト（図示せず）を
マスクにした不純物のイオン注入で、真性ベース３８を
形成する。そして、レジストを除去した後、例えば８０
０〜８５０℃で１０〜３０分間の熱処理を行うことによ
って、ソース／ドレイン３６、３７及び真性ベース３８
中の不純物を活性化させる。

【００２１】次に、例えば、ＴＥＯＳを原料ガスとする
減圧ＣＶＤ法で厚さ１００〜１５０ｎｍのＳｉＯ₂膜等
である絶縁膜４１を全面に堆積させる。そして、トラン
ジスタ形成領域１２、１３のエミッタ形成領域に対応す
る開口４２、４３をリソグラフィ及びＲＩＥで絶縁膜４
１、３３及びゲート絶縁膜２８に形成する。その後、Ｒ
ＩＥのマスクにしたレジストを除去する。

【００２２】次に、例えば厚さ１００〜１５０ｎｍの多
結晶Ｓｉ膜等である半導体膜４４を減圧ＣＶＤ法で全面
に堆積させ、３０〜７０ｋｅＶの加速エネルギー及び１
×１０¹⁵〜１×１０¹⁶／ｃｍ²のドーズ量で砒素（Ａ
ｓ）等であるｎ型の不純物を半導体膜４４にイオン注入
する。そして、トランジスタ形成領域１２、１３のエミ
ッタ電極配線が接続される導電膜のパターンにリソグラ
フィ及びＲＩＥで半導体膜４４を加工する。

【００２３】次に、例えば、ＴＥＯＳを原料ガスとする
減圧ＣＶＤ法で厚さ２００〜３００ｎｍのＳｉＯ₂膜等
である絶縁膜４５を全面に堆積させる。そして、１００
０〜１１００℃、５〜３０秒間の熱処理によって、開口
４２、４３を介して半導体膜４４からエピタキシャル層
３５ａ中及び真性ベース３８中にＡｓを拡散させてエミ
ッタ４６、４７を形成する。その後、半導体膜４４、多
結晶層３５ｂ、リンクベース３２、コレクタ取り出し領
域２４、２５、ソース／ドレイン３６、３７及びゲート
電極３１に達する接続孔４８を絶縁膜４５、４１、３３
及びゲート絶縁膜２８に形成する。

【００２４】そして、バイポーラトランジスタのエミッ
タ電極配線５１、ベース電極配線５２及びコレクタ電極
配線５３とＭＯＳトランジタスのソース／ドレイン電極
配線５４及びゲート電極配線５５を形成し、更に表面保
護膜（図示せず）等を形成して、このＢｉＣＭＯＳ半導
体装置を完成させる。なお、以上の製造方法では開口３
４を介して露出している半導体基体１７上及び絶縁膜３
３上の全面に半導体層３５を堆積させているが、露出し
ている半導体基体１７上にのみ選択的に半導体層３５を
堆積させることもある。

【００２５】次に、ＢｉＣＭＯＳ半導体装置の製造方法
である本願の発明の第二従来例を説明する。この第二従
来例では、ＭＯＳトランジタス用にゲート絶縁膜を形成
し、更に、不純物が高濃度にドープされた半導体膜をゲ
ート電極のパターンに加工した後、例えばＴＥＯＳを原
料ガスとする減圧ＣＶＤ法でＳｉＯ₂膜等である絶縁膜
を全面に堆積させる。そして、ヘテロ接合バイポーラト
ランジスタのベース形成領域に対応する開口をこの絶縁
膜等に形成し、ベース層としてのエピタキシャル層等を
形成する。

【００２６】その後、再び絶縁膜を全面に堆積させ、Ｍ
ＯＳトランジタス用のゲート電極のパターンに加工して
ある半導体膜のみを露出させる開口を絶縁膜に形成す
る。この状態で、半導体膜上及び絶縁膜上に、チタン
（Ｔｉ）等の高融点金属膜をスパッタ法で堆積させる。
そして、露出した半導体膜の表面部と高融点金属膜との
反応によって、ＭＯＳトランジタスのゲート電極にのみ
高融点金属のシリサイド膜を自己整合的に形成する所謂
サリサイド法を実行する。以上の工程を除いて、この第
二従来例も上述の第一従来例と同様の工程を実行する。

【００２７】

【発明が解決しようとする課題】ところで、上述の第一
従来例では、図３（ａ）に示されている様に、ヘテロ接
合バイポーラトランジスタのベース層及びベース取り出
し電極にするための半導体層３５を形成する際には、高
融点金属のシリサイド膜を含むＭＯＳトランジタスのゲ
ート電極３１がＳｉＯ₂膜等の絶縁膜３３に覆われてい
るだけである。しかし、ＳｉＯ₂膜では高融点金属の拡
散を防止することができず、半導体層３５を形成する際
には、ゲート電極３１のシリサイド膜から拡散して洗浄
液中を浮遊した高融点金属による汚染が半導体基体１７
の露出表面にも生じている。

【００２８】この結果、図３（ｂ）に示されている様
に、エピタキシャル層３５ａに突起状の異常成長部５６
が発生する。この異常成長部５６では結晶品質が著しく
損なわれて単結晶状態から乱れているので、ヘテロ接合
バイポーラトランジスタのコレクタ−エミッタ間で電流
リークが発生する。このため、この第一従来例では、Ｂ
ｉＣＭＯＳ半導体装置の歩留りが著しく低かった。

【００２９】これに対して、上述の第二従来例では、ヘ
テロ接合バイポーラトランジスタのベース層としてのエ
ピタキシャル層等を形成する時点ではゲート電極にシリ
サイド膜が未だ形成されていない。このため、半導体基
体１７の露出表面が高融点金属で汚染されていない状態
でバイポーラトランジスタのベース層としてのエピタキ
シャル層を形成することができ、コレクタ−エミッタ間
における電流リークのないベース層を形成することがで
きる。しかし、この第二従来例では、上述の様に高融点
金属膜をスパッタ法で堆積させるので、スパッタ法によ
る膜形成装置が必要であり、ＢｉＣＭＯＳ半導体装置の
製造コストが高かった。

【００３０】つまり、上述の第一及び第二従来例の何れ
においても、ＢｉＣＭＯＳ半導体装置の製造に際して高
い歩留りと低い製造コストとの両方を同時に達成するこ
とが困難であった。従って、本願の発明の目的は、絶縁
ゲート型電界効果トランジスタとバイポーラトランジス
タとが共通の半導体基体に形成される半導体装置の製造
に際して高い歩留りと低い製造コストとの両方を同時に
達成することができる半導体装置の製造方法を提供する
ことである。

【００３１】

【課題を解決するための手段】本願の発明による半導体
装置の製造方法では、高融点金属の化合物膜を少なくと
も含む絶縁ゲート型電界効果トランジスタのゲート電極
を高融点金属の拡散防止膜で覆った状態で、バイポーラ
トランジスタのベース層としてのエピタキシャル層を形
成する。

【００３２】このため、絶縁ゲート型電界効果トランジ
スタのゲート電極に含まれる高融点金属の化合物膜の形
成時期及び形成方法に依存することなく、半導体基体の
露出表面が高融点金属で汚染されていない状態でバイポ
ーラトランジスタのベース層としてのエピタキシャル層
を形成することができ、コレクタ−エミッタ間における
電流リークのないバイポーラトランジスタのベース層を
形成することができる。

【００３３】

【発明の実施の形態】以下、ｎｐｎ型のＳｉＧｅヘテロ
接合バイポーラトランジスタとｎｐｎ型の通常のバイポ
ーラトランジスタとＣＭＯＳトランジスタとが共通の半
導体基体に形成されるＢｉＣＭＯＳ半導体装置の製造方
法に適用した本願の発明の一実施形態を、図１、２を参
照しながら説明する。本実施形態でも、絶縁膜３３を全
面に堆積させるまでは上述の第一従来例と同様の工程を
実行する。しかし、本実施形態では、その後、厚さ３０
〜５０ｎｍ程度のＳｉ₃Ｎ₄膜等である高融点金属の拡
散防止膜５７を絶縁膜３３上の全面に減圧ＣＶＤ法で堆
積させる。

【００３４】次に、トランジスタ形成領域１２のベース
形成領域の外側まで広がる開口を有するパターンのレジ
スト（図示せず）を拡散防止膜５７上に形成し、このレ
ジストをマスクにしたドライエッチングを拡散防止膜５
７に施す。そして、トランジスタ形成領域１２のベース
形成領域に対応する開口を有するパターンのレジスト
（図示せず）を拡散防止膜５７上及び絶縁膜３３上に形
成し、このレジストをマスクにした例えばドライエッチ
ングとそれに続くウエットエッチングとで絶縁膜３３に
開口３４を形成する。図１（ａ）は、この状態のトラン
ジスタ形成領域１２、２２を示している。

【００３５】その後、再び上述の第一従来例と同様の工
程で、図１（ｂ）に示されている様に、ＳｉＧｅ混晶層
である半導体層３５を開口３４を介して露出している半
導体基体１７上、拡散防止膜５７上及び絶縁膜３３上の
全面に堆積させる。本実施形態でも、半導体層３５のう
ちで露出している半導体基体１７上の部分はエピタキシ
ャル層３５ａになり、拡散防止膜５７上及び絶縁膜３３
上の部分は多結晶層３５ｂになる。

【００３６】そして、トランジスタ形成領域１２におけ
るベース層及びベース取り出し電極のパターンのレジス
ト（図示せず）で半導体層３５を覆い、このレジストを
マスクにしたドライエッチングを多結晶層３５ｂ及び拡
散防止膜５７に施す。なお、Ｓｉ₃Ｎ₄膜等である拡散
防止膜５７と高融点金属のシリサイド膜等を含むゲート
電極３１とがＳｉＯ₂膜等である絶縁膜３３によって離
隔されているので、ゲート電極３１上からも拡散防止膜
５７を容易に除去することができる。このドライエッチ
ングの後も上述の第一従来例と同様の工程を実行して、
図２に示されているＢｉＣＭＯＳ半導体装置を製造す
る。

【００３７】以上の様な本実施形態では、図１（ａ）に
示されている様に、半導体層３５を形成する際には、高
融点金属のシリサイド膜等を含むＭＯＳトランジタスの
ゲート電極３１が高融点金属の拡散防止膜５７で覆われ
ている。このため、ゲート電極３１のシリサイド膜から
拡散した高融点金属で半導体基体１７の露出表面が汚染
されていない状態で半導体層３５を形成することができ
る。従って、図１（ｂ）に示されている様に、突起状の
異常成長部５６が発生しておらず結晶品質の良好なエピ
タキシャル層３５ａが形成される。

【００３８】なお、以上の実施形態では多結晶Ｓｉ膜と
Ｗシリサイド膜とでトランジスタ形成領域２２、２６に
ゲート電極３１を形成しているが、Ｗシリサイド膜以外
の高融点金属化合物膜がＷシリサイド膜の代わりに用い
られても、以上の実施形態と同様の効果が得られる。ま
た、上述の実施形態では高融点金属の拡散防止膜５７と
してＳｉ₃Ｎ₄膜が用いられているが、高融点金属の拡
散を防止することのできる膜であればＳｉ₃Ｎ₄膜以外
の膜が用いられてもよい。

【００３９】また、上述の実施形態では何れのバイポー
ラトランジスタもｎｐｎ型であるが、これらのバイポー
ラトランジスタがｐｎｐ型であってもよい。また、上述
の実施形態はｎｐｎ型のＳｉＧｅヘテロ接合バイポーラ
トランジスタとｎｐｎ型の通常のバイポーラトランジス
タとＣＭＯＳトランジスタとが共通の半導体基体に形成
されるＢｉＣＭＯＳ半導体装置の製造方法に本願の発明
を適用したものであるが、通常のバイポーラトランジス
タが含まれていない半導体装置やＭＯＳトランジタスが
ｎＭＯＳトランジタスまたはｐＭＯＳトランジタスの何
れかのみである半導体装置の製造方法にも本願の発明を
適用することができる。

【００４０】

【発明の効果】本願の発明による半導体装置の製造方法
では、絶縁ゲート型電界効果トランジスタのゲート電極
に含まれる高融点金属の化合物膜の形成時期及び形成方
法に依存することなく、コレクタ−エミッタ間における
電流リークのないバイポーラトランジスタのベース層を
形成することができるので、絶縁ゲート型電界効果トラ
ンジスタとバイポーラトランジスタとが共通の半導体基
体に形成される半導体装置の製造に際して高い歩留りと
低い製造コストとの両方を同時に達成することができ
る。

【図面の簡単な説明】

【図１】本願の発明の一実施形態の途中の過程における
半導体装置の側断面図であり、（ａ）はバイポーラトラ
ンジスタのベース層が形成される前の状態、（ｂ）はバ
イポーラトランジスタのベース層が形成された後の状態
を夫々示している。

【図２】本願の発明の一実施形態で製造された半導体装
置の側断面図である。

【図３】本願の発明の一従来例の途中の過程における半
導体装置の側断面図であり、（ａ）はバイポーラトラン
ジスタのベース層が形成される前の状態、（ｂ）はバイ
ポーラトランジスタのベース層が形成された後の状態を
夫々示している。

【図４】本願の発明の一従来例で製造された半導体装置
の側断面図である。

【符号の説明】

１７…半導体基体、３１…ゲート電極、３５ａ…エピタ
キシャル層（ベース層）、５７…拡散防止膜

───────────────────────────────────────────────────── フロントページの続きＦターム(参考） 5F003 BA13 BB04 BB07 BB08 BC08 BE04 BF06 BF10 BH06 BH07 BH08 BJ15 BM01 BP33 5F048 AA07 AA10 AC05 BA14 BB05 BB08 BB09 BG12 BG14 BH01 CA03 CA13 CA14 5F082 BA05 BA26 BA31 BC01 BC09 EA24 EA25

Claims

【特許請求の範囲】

【請求項１】高融点金属の化合物膜を少なくとも含む
ゲート電極を有する絶縁ゲート型電界効果トランジスタ
とエピタキシャル層であるベース層を有するバイポーラ
トランジスタとが共通の半導体基体に形成される半導体
装置の製造方法において、前記高融点金属の拡散防止膜で少なくとも前記ゲート電
極を覆った状態で前記エピタキシャル層を形成する半導
体装置の製造方法。
【請求項２】前記化合物膜がタングステンシリサイド
膜である請求項１記載の半導体装置の製造方法。
【請求項３】前記拡散防止膜が窒化シリコン膜である
請求項１記載の半導体装置の製造方法。
【請求項４】前記エピタキシャル層がシリコンゲルマ
ニウム混晶層、シリコンゲルマニウムカーボン混晶層ま
たはシリコン層の何れかである請求項１記載の半導体装
置の製造方法。
【請求項５】露出している前記半導体基体上に前記エ
ピタキシャル層を形成すると同時に前記露出している半
導体基体上以外の部分に多結晶層を形成するか、また
は、前記露出している半導体基体上に前記エピタキシャ
ル層を選択的に形成する請求項１記載の半導体装置の製
造方法。