JPH1065015A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 ｆＴmax を向上させるには各接合領域を浅い
状態とすることが必要になるが、それにともなってＢＶ
ceo が低下するので、それを両立する横型バイポーラト
ランジスタと縦型バイポーラトランジスタとが要求され
ていた。 【解決手段】 シリコン基板１１上に形成される横型バ
イポーラトランジスタ２であって、ベースとコレクタと
の接合にシリコンとシリコンゲルマニウムとのヘテロ接
合層２１を有するものである。そして同一シリコン基板
１１に、上記横型バイポーラトランジスタ２と、シリコ
ンとシリコンゲルマニウムとのヘテロ接合層をベースと
コレクタとの接合に有する縦型バイポーラトランジスタ
（図示省略）とを形成したものである。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、横型バイポーラト
ランジスタを備えた半導体装置およびその製造方法に関
するものである。

【０００２】

【従来の技術】バイポーラトランジスタの最高遮断周波
数（ｆＴmax ）を向上させるため、シリコンゲルマニウ
ム（Ｓｉ_1-X Ｇｅ_X ）をベース層に採用したシリコン系
ヘテロ接合バイポーラトランジスタが提案されている。
このバイポーラトランジスタでは、ｆＴmax ≧１００Ｇ
Ｈｚのものが報告されている。このような、シリコンゲ
ルマニウムをベース層として用いるトランジスタの製造
方法としては、エピタキシャル成長法が一般的になって
いる。

【０００３】

【発明が解決しようとする課題】ｆＴmax を向上させる
ようにデバイスを設計した場合は、各接合領域を浅い状
態、いわゆるシャローに形成することが必要になる。一
方、ベース開放コレクタエミッタ耐圧ＢＶceo に代表さ
れる素子の耐圧の低下は必然的なものとなる。よって、
多くの汎用性を考慮した場合、交流的な特性は劣って
も、高耐圧の素子が必要となる。しかしながら、同一基
板上に、シリコンゲルマニウムをベース層として用いず
に高耐圧の縦型ＮＰＮトランジスタを構成し、集積回路
を実現するためには、工程数の大幅な増加は避けられな
い。

【０００４】

【課題を解決するための手段】本発明は、上記課題を解
決するためになされた半導体装置およびその製造方法で
ある。半導体装置は、シリコン基板上に形成される横型
バイポーラトランジスタからなるものであって、この横
型バイポーラトランジスタはシリコンとシリコンゲルマ
ニウムとのヘテロ接合層を有するものである。すなわ
ち、この横型バイポーラトランジスタのベースとコレク
タとの接合に上記ヘテロ接合を有するものである。そし
て同一基板に、シリコンとシリコンゲルマニウムとのヘ
テロ接合層をベースとコレクタとの接合に有する縦型バ
イポーラトランジスタとともに上記横型バイポーラトラ
ンジスタとを備えたものである。

【０００５】上記半導体装置では、横型バイポーラトラ
ンジスタのベース−コレクタ接合にシリコンゲルマニウ
ムヘテロ接合が用いられていることから、高耐圧を有す
るとともにエミッタ接地電流利得ｈ_FEの低下が抑制され
る。

【０００６】半導体装置の製造方法は、縦型バイポーラ
トランジスタと横型バイポーラトランジスタとを同一基
板に形成する半導体装置の製造方法であって、基板上に
縦型バイポーラトランジスタのベースとコレクタとの接
合をシリコンとシリコンゲルマニウムとの第１のヘテロ
接合層で形成する際に、この基板上の横型バイポーラト
ランジスタの形成領域に第１のヘテロ接合層と同一層か
らなる第２のヘテロ接合層を形成して、この第２のヘテ
ロ接合を横型バイポーラトランジスタのベースとコレク
タとの接合に用い、そして第１のヘテロ接合層の直上に
縦型バイポーラトランジスタのエミッタ取り出し層を形
成するとともに第２のヘテロ接合層の直上に横型バイポ
ーラトランジスタのエミッタ取り出し層とコレクタ取り
出し層とを形成する。

【０００７】上記半導体装置の製造方法では、大幅な工
程増なしに、高性能な縦型バイポーラトランジスタと高
耐圧な横型バイポーラトランジスタとを形成することが
可能になる。その結果、高性能、高集積かつ高密度の半
導体装置が実現される。

【０００８】

【発明の実施の形態】本発明に係わる半導体装置の第１
実施形態の一例を、図１の概略構成断面図によって説明
する。図１では、一例として横型ＮＰＮバイポーラトラ
ンジスタを示す。

【０００９】図１に示すように、シリコン基板１１上に
はＮ型エピタキシャル層１２が形成されている。このよ
うにして半導体基板１０が構成されている。上記Ｎ型エ
ピタキシャル層１２には素子分離酸化膜１３が形成さ
れ、素子形成領域を分離している。そして半導体基板１
０の表面は平坦化されている。素子形成領域における上
記Ｎ型エピタキシャル層１２の上層にはＰ型ウエル領域
１４が形成されている。

【００１０】そして上記半導体基板１０上にはシリコン
ゲルマニウム（Ｓｉ_1-X Ｇｅ_X ）／シリコン（Ｓｉ）か
らなるヘテロ接合層２１が形成され、ベース層２２とな
るようにパターニングされている。上記ヘテロ接合層２
１は、Ｎ型エピタキシャル層１２上では単結晶層に形成
され、素子分離酸化膜１３上では多結晶層に形成されて
いる。

【００１１】さらに上記半導体基板１０上には上記ベー
ス層２２を覆う状態に絶縁膜３１が形成されている。こ
の絶縁膜３１には上記ベース層２２に通じるエミッタ開
口部３２、コレクタ開口部３３およびベース開口部３４
が形成されている。上記エミッタ開口部３２にはＮ型の
多結晶シリコンからなるエミッタ取り出し電極３５が形
成され、上記コレクタ開口部３３には上記Ｎ型の多結晶
シリコンと同一層からなるコレクタ取り出し電極３６が
形成されている。またエミッタ取り出し電極３５からの
拡散により、上記ベース層２２の上層にはエミッタ層２
３が形成され、コレクタ取り出し電極３６からの拡散に
より、上記ベース層２２の上層にはコレクタ層２４が形
成されている。したがって、上記ベース−コレクタ接合
はシリコンゲルマニウムヘテロ接合になっている。

【００１２】また上記エミッタ取り出し電極３５上には
金属電極３７が形成され、上記コレクタ取り出し電極３
６上には金属電極３８が形成されている。それととも
に、上記ベース開口部３４にはベース層２２に接続する
金属電極３９が形成されている。上記の如くに、横型Ｎ
ＰＮバイポーラトランジスタ２が構成されている。

【００１３】上記横型ＮＰＮバイポーラトランジスタ２
では、ベース−コレクタ接合にシリコンゲルマニウムヘ
テロ接合が用いられていることから、高耐圧を有すると
ともにエミッタ接地電流利得ｈ_FEの低下が抑制される。

【００１４】次に第２実施形態として、エミッタからの
注入効率の向上を図るとともにエミッタ接地電流利得ｈ
_FEを多くした構成を、図２によって説明する。図２の
（１）ではレイアウト図を示し、（２）ではＡ−Ａ線断
面図を示す。また、前記図１によって説明したのと同様
の構成部品には同一符号を付す。

【００１５】図２に示すように、横型ＮＰＮバイポーラ
トランジスタ３では、エミッタ層２３がベース層２２を
介してコレクタ層２４によって取り囲まれている構成に
なっている。その他の構成は、前記図１によって説明し
たものと同様の構成になっている。

【００１６】上記横型ＮＰＮバイポーラトランジスタ３
では、エミッタ層２３がベース層２２を介してコレクタ
層２４によって取り囲まれる構成になっていることか
ら、エミッタからの注入効率が高くなり、エミッタ接地
電流利得ｈ_FEを多くすることが可能になる。

【００１７】次に第３実施形態として、同一基板に、シ
リコンとシリコンゲルマニウムとのヘテロ接合層をベー
スとコレクタとの接合に有する縦型ＮＰＮバイポーラト
ランジスタと、シリコンとシリコンゲルマニウムとのヘ
テロ接合層をベースとコレクタとの接合に有する横型Ｎ
ＰＮバイポーラトランジスタとを備えた半導体装置を、
図３によって説明する。図３では、前記図１によって説
明したのと同様の構成部品には同一の符号を付す。

【００１８】図３に示すように、縦型バイポーラトラン
ジスタの形成予定領域（以下縦型トランジスタの形成予
定領域という）のシリコン基板１１の上層にはＮ⁺ 型埋
め込み拡散層５１が形成されている。そしてシリコン基
板１１上にはＮ型エピタキシャル層１２が形成されてい
る。このＮ型エピタキシャル層１２の下層には、上記Ｎ
⁺ 型埋め込み拡散層５１が拡散されている。このように
して半導体基板１０が構成されている。そして上記Ｎ型
エピタキシャル層１２には横型バイポーラトランジスタ
の形成予定領域（以下横型トランジスタの形成予定領域
という）と縦型トランジスタの形成予定領域およびコレ
クタ取り出し層となる領域を分離する素子分離酸化膜１
３が形成され、半導体基板１０の表面は平坦化されてい
る。

【００１９】上記横型トランジスタの形成予定領域にお
ける上記Ｎ型エピタキシャル層１２の上層にはＰ型ウエ
ル領域１４が形成さている。一方、縦型トランジスタの
形成予定領域における上記Ｎ型エピタキシャル層１２は
低濃度のコレクタ層４１となり、また素子分離酸化膜１
３を隔ててＮ型エピタキシャル層１２にはＮ⁺ 型埋め込
み拡散層５１に接続するＮ⁺ 型コレクタ取り出し層５２
が形成されている。

【００２０】そして上記半導体基板１０上にはシリコン
ゲルマニウム（Ｓｉ_1-X Ｇｅ_X ）／シリコン（Ｓｉ）か
らなるヘテロ接合層２１が形成され、横型トランジスタ
の形成予定領域上にはパターニングされてベース層２２
が形成されている。一方、縦型トランジスタの形成予定
領域上のヘテロ接合層２１はパターニングされて、上記
コレクタ層４１上に真性ベース層４２が形成されそれに
接続するグラフトベース層４３が素子分離酸化膜１３上
に形成されている。上記ヘテロ接合層２１は、Ｎ型エピ
タキシャル層１２上は単結晶層に形成され、素子分離酸
化膜１３上は多結晶層に形成されている。

【００２１】さらに上記半導体基板１０上には上記パタ
ーニングされたヘテロ接合層２１を覆う絶縁膜３１が形
成されている。横型トランジスタの形成予定領域におけ
る上記絶縁膜３１には上記ベース層２２に通じるエミッ
タ開口部３２、コレクタ開口部３３およびベース開口部
３４が形成されている。上記エミッタ開口部３２にはＮ
型の多結晶シリコンからなるエミッタ取り出し電極３５
が形成され、上記コレクタ開口部３３には上記Ｎ型の多
結晶シリコンと同一層からなるコレクタ取り出し電極３
６が形成されている。またエミッタ取り出し電極３５か
らの拡散により、上記ベース層２２の上層にはエミッタ
層２３が形成され、コレクタ取り出し電極３６からの拡
散により、上記ベース層２２の上層にはコレクタ層２４
が形成されている。したがって、上記ベース−コレクタ
接合はシリコンゲルマニウムヘテロ接合になっている。

【００２２】一方、縦型トランジスタの形成予定領域に
おける上記絶縁膜３１には上記真性ベース層４２上に通
じるエミッタ開口部６１、グラフトベース層４３に通じ
るベース開口部６２およびＮ⁺ 型コレクタ取り出し層５
２に通じるコレクタ開口部６３が形成されている。上記
エミッタ開口部６１にはＮ型の多結晶シリコンからなる
エミッタ取り出し電極６４が形成されている。そしてエ
ミッタ取り出し電極６４からの拡散により上記真性ベー
ス層４２の上層にＮ⁺ 型のエミッタ層４４が形成されて
いる。

【００２３】また横型トランジスタの形成予定領域にお
ける上記エミッタ取り出し電極３５上には金属電極３７
が形成され、上記コレクタ取り出し電極３６上には金属
電極３８が形成されている。それとともに、上記ベース
開口部３４にはベース層２２に接続する金属電極３９が
形成されている。上記の如くに、横型ＮＰＮバイポーラ
トランジスタ２が構成されている。

【００２４】一方、縦型トランジスタの形成予定領域に
おける上記エミッタ取り出し電極６４上には金属電極６
５が形成され、上記ベース開口部６２にはグラフトベー
ス層３３に接続する金属電極６６が形成されている。ま
た上記コレクタ開口部６３にはＮ⁺ 型コレクタ取り出し
層５２に接続する金属電極６７が形成されている。上記
の如くに、縦型ＮＰＮバイポーラトランジスタ６が構成
され、この縦型ＮＰＮバイポーラトランジスタ６と上記
横型ＮＰＮバイポーラトランジスタ２とから半導体装置
１が構成される。

【００２５】上記半導体装置１では、ベース開放コレク
タエミッタ耐圧ＢＶceo に代表される素子の耐圧が高い
横型ＮＰＮバイポーラトランジスタ２と最高遮断周波数
（ｆＴmax ）の高い縦型ＮＰＮバイポーラトランジスタ
６とが同一シリコン基板１１に形成されることになる。

【００２６】次に第４実施形態として、シリサイド構造
のものを説明する。図４では、前記図３によって説明し
たのと同様の構成部品には同一符号を付す。

【００２７】図４に示すように、縦型トランジスタの形
成予定領域のシリコン基板１１の上層にはＮ⁺ 型埋め込
み拡散層５１が形成されている。そしてシリコン基板１
１上にはＮ型エピタキシャル層１２が形成されている。
このＮ型エピタキシャル層１２の下層には、上記Ｎ⁺ 型
埋め込み拡散層５１が拡散されている。このようにして
半導体基板１０が構成されている。そして上記Ｎ型エピ
タキシャル層１２には横型トランジスタの形成予定領域
と縦型トランジスタの形成予定領域およびコレクタ取り
出し層となる領域を分離する素子分離酸化膜１３が形成
されており、半導体基板１０の表面は平坦化されてい
る。

【００２８】上記横型トランジスタの形成予定領域にお
ける上記Ｎ型エピタキシャル層１２の上層にはＰ型ウエ
ル領域１４が形成されている。一方、縦型トランジスタ
の形成予定領域における上記Ｎ型エピタキシャル層１２
は低濃度のコレクタ層４１となり、また素子分離酸化膜
１３を隔ててＮ型エピタキシャル層１２にはＮ⁺ 型埋め
込み拡散層５１に接続するＮ⁺ 型コレクタ取り出し層５
２が形成されている。

【００２９】そして上記半導体基板１０上にはシリコン
ゲルマニウム層とＮ^- 型シリコン層とＮ⁺ 型シリコン層
とが下層より順に積層されてヘテロ接合層７１を形成し
ている。そして横型トランジスタの形成予定領域上には
上記ヘテロ接合層７１が二つのヘテロ接合層７１（７１
Ａ，７１Ｂ）にパターニングされている。すなわち、Ｐ
型ウエル領域１４と上記パターニングされたヘテロ接合
層７１（７１Ａ，７１Ｂ）のうちのシリコンゲルマニウ
ム層７２（７２Ａ，７２Ｂ）とでベース層２２が形成さ
れている。またシリコンゲルマニウム層７２Ａの上部に
はＮ^- 型シリコン層７３とＮ⁺ 型シリコン層７４とから
なるエミッタ層２３が形成され、シリコンゲルマニウム
層７２Ｂの上部にはＮ^- 型シリコン層７３とＮ⁺ 型シリ
コン層７４とからなるコレクタ層２４が形成されてい
る。したがって、上記ベース−コレクタ接合はシリコン
ゲルマニウムヘテロ接合になっている。

【００３０】さらに、上記パターニングされたヘテロ接
合層７１Ａ，７１Ｂの各側壁にはサイドウォール７５が
形成されている。そしてエミッタ層２３、コレクタ層２
４およびベース層２２となるＰ型ウエル領域１４の各上
層にはシリサイド層７６が形成されている。

【００３１】一方、縦型トランジスタの形成予定領域上
には上記ヘテロ接合層７１（７１Ｃ）がパターニングさ
れていて、このヘテロ接合層７１Ｃの下層からなるシリ
コンゲルマニウム層７２Ｃがベース領域となる。そして
コレクタ層４１上のシリコンゲルマニウム層７２Ｃが真
性ベース層４２となり、その部分上にはＮ^- 型シリコン
層７２およびＮ⁺ 型シリコン層７３からなるエミッタ層
４４が構成されている。また真性ベース層４２に接続す
るシリコンゲルマニウム層７２Ｃの部分が素子分離酸化
膜１３上に形成されているグラフトベース層４３にな
る。そしてエミッタ層４４、グラフトベース層４３およ
びＮ⁺ 型埋め込み拡散層５２の各上層にはシリサイド層
７７が形成されている。なお、上記ヘテロ接合層７１
は、Ｎ型エピタキシャル層１２上は単結晶層に形成さ
れ、素子分離酸化膜１３上は多結晶層に形成されてい
る。

【００３２】さらに上記半導体基板１０上には上記シリ
サイド層７６，７７等を覆う絶縁膜３１が形成されてい
る。横型トランジスタの形成予定領域における上記絶縁
膜３１にはエピタキシャル層２３上のシリサイド層７６
に通じるエミッタ開口部３２、コレクタ層２４上のシリ
サイド層７６に通じるコレクタ開口部３３およびベース
層２２上のシリサイド層７６に通じるベース開口部３４
が形成されている。さらに上記エミッタ開口部３２には
シリサイド層７６に接続する金属電極３７が形成され、
上記コレクタ開口部３３にはシリサイド層７６に接続す
る金属電極３８が形成され、上記ベース開口部３４には
シリサイド層７６に接続する金属電極３９が形成されて
いる。上記の如くに、横型ＮＰＮバイポーラトランジス
タ４が構成されている。

【００３３】一方、縦型トランジスタの形成予定領域に
おける上記絶縁膜３１にはエミッタ層４４上のシリサイ
ド層７７に通じるエミッタ開口部６１、グラフトベース
層４３上のシリサイド層７７に通じるベース開口部６２
およびＮ⁺ 型コレクタ取り出し層５２上のシリサイド層
７７に通じるコレクタ開口部６３が形成されている。さ
らに上記エミッタ開口部６１にはシリサイド層７７に接
続する金属電極６５が形成され、上記ベース開口部６２
にはシリサイド層７７に接続する金属電極６６が形成さ
れ、上記コレクタ開口部６３にはシリサイド層７７に接
続する金属電極６７が形成されている。上記の如くに、
縦型ＮＰＮバイポーラトランジスタ７が構成され、この
縦型ＮＰＮバイポーラトランジスタ６と上記横型ＮＰＮ
バイポーラトランジスタ２とから半導体装置１が構成さ
れる。

【００３４】上記半導体装置１では、シリサイド層７
６，７７を形成したことにより、各金属電極３７〜３
９，６５〜６７との接続抵抗が低減される。

【００３５】次に横型ＮＰＮバイポーラトランジスタと
縦型ＮＰＮバイポーラトランジスタとを同一基板に形成
する製造方法を、図５〜１０図の製造工程図によって説
明する。図５〜１０図では、前記図１，図２によって説
明したのと同様の構成部品には同一符号を付す。

【００３６】図５の（１）に示すように、熱酸化法によ
って、Ｐ型＜１００＞単結晶シリコン基板（以下シリコ
ン基板という）１１に酸化シリコン膜（図示省略）を例
えば３００ｎｍの厚さに形成する。そしてリソグラフィ
ー技術とエッチングとにより縦型ＮＰＮバイポーラトラ
ンジスタのＮ⁺ 型埋め込み層を形成する領域上の上記酸
化シリコン膜に窓（図示省略）を開口する。次いでリソ
グラフィー技術で形成したレジスト膜（図示省略）を除
去した後、上記酸化シリコン膜をマスクにして酸化アン
チモン（Ｓｂ₂ Ｏ₃ ）を固体拡散源としたアンチモンの
気相拡散（拡散温度を１２００℃程度に設定する）を行
う。その結果、上記シリコン基板１１中にＮ⁺ 型埋め込
み層５１を形成する。このＮ⁺ 型埋め込み層５１は、シ
ート抵抗ρs を例えば２０Ω／□〜５０Ω／□を有し、
拡散深さｘj を例えば１μｍ〜２μｍ程度とする。

【００３７】その後、上記酸化シリコン膜をエッチング
によって除去する。次いでエピタキシャル成長法によっ
て、上記シリコン基板１１上の全面にＮ型エピタキシャ
ル層１２（以下エピタキシャル層１２という）を、例え
ば抵抗率が０．３Ωｃｍ〜５．０Ωｃｍ、厚さが０．５
μｍ〜２．５μｍ程度になるように形成する。このよう
にして半導体基板１０を構成する。なお、上記エピタキ
シャル成長時には、上記Ｎ⁺ 型埋め込み層５１はエピタ
キシャル層１２の下層に拡散する。

【００３８】次いで図５の（２）に示すように、上記エ
ピタキシャル層１２上に、局所酸化法〔例えば、ＬＯＣ
ＯＳ（Local Oxidation of Silicon）法〕のバッファー
層となる酸化シリコン膜８１を例えば２０ｎｍ〜５０ｎ
ｍの厚さに形成する。さらに減圧下における化学的気相
成長（以下ＬＰ−ＣＶＤという）法によって、上記酸化
シリコン膜８１上にＬＯＣＯＳ法のマスクとなる窒化シ
リコン膜８２を例えば５０ｎｍ〜１００ｎｍの厚さに形
成する。上記酸化シリコン膜８１および窒化シリコン膜
８２の各膜厚は、ＬＯＣＯＳ酸化で発生するバーズビー
クの長さ、ＬＯＣＯＳ法に伴う応力や欠陥発生の制御性
で決定される。

【００３９】続いてリソグラフィー技術によって、窒化
シリコン膜８２上にレジスト膜８３を形成し、ＬＯＣＯ
Ｓ法による素子分離酸化膜を形成する領域上のレジスト
膜８３に窓８４を開口する。続いてレジスト膜８３をエ
ッチングマスクに用いて上記窒化シリコン膜８２、酸化
シリコン膜８１およびエピタキシャル層１２をエッチン
グ、例えば反応性イオンエッチング（以下ＲＩＥとい
う）を行う。上記エピタキシャル層１２のエッチング量
は、ＬＯＣＯＳ法により素子分離酸化膜を形成した後に
表面が平坦になるように、形成しようとする素子分離酸
化膜厚のおよそ１／２とするのが好ましい。

【００４０】その後、上記レジスト膜８３を除去する。
そして図６の（３）に示すように、ＬＯＣＯＳ法を１０
００℃〜１１００℃での酸化によって行い、エピタキシ
ャル層１２に素子分離酸化膜１３を形成する。この素子
分離酸化膜１３の膜厚は、例えば０．５μｍ〜１．５μ
ｍの範囲で上記エピタキシャル層１２をエッチングした
深さのおよそ２倍となる厚さにする。次いで上記窒化シ
リコン膜８２〔前記図５の（２）を参照〕を熱リン酸を
用いたウエットエッチングによって除去する。

【００４１】続いて図示はしないが、ＣＶＤ法によっ
て、平坦化のための酸化シリコン膜を例えば１００ｎｍ
〜６００ｎｍの厚さに形成する。次いでＬＯＣＯＳ法に
よって発生したバーズヘッドの平坦化のために、レジス
トを塗布してレジスト膜（図示省略）を形成する。その
後、一般的な反応性イオンエッチング（以下ＲＩＥとい
う）により上記レジスト膜および上記酸化シリコン膜を
エッチバックして、ＬＯＣＯＳ酸化により発生したバー
ズヘッドの平坦化を行う。この平坦化の際のエッチバッ
クでは上記酸化シリコン膜８１〔前記図５の（２）を参
照〕も除去される。

【００４２】次いでリソグラフィー技術によって、レジ
スト膜８５を形成した後、横型トランジスタの形成予定
領域上に窓８６を形成する。このレジスト膜８５をマス
クに用いたイオン注入法によって、上記エピタキシャル
層１２にＰ型不純物をイオン注入する。このイオン注入
条件としては、Ｐ型不純物に二フッ化ホウ素イオン（Ｂ
Ｆ₂ ⁺ ）を用いた場合には、加速エネルギーを１０ｋｅ
Ｖ〜１００ｋｅＶ、ドーズ量を５．０×１０¹¹個／ｃｍ
² 〜１．０×１０¹⁵個／ｃｍ² に設定し、Ｐ型不純物に
ホウ素イオン（Ｂ⁺ ）を用いた場合には、加速エネルギ
ーを１０ｋｅＶ〜１５０ｋｅＶ、ドーズ量を５．０×１
０¹¹個／ｃｍ² 〜１．０×１０¹⁵個／ｃｍ² に設定す
る。そしてＰ型ウエル領域１４を形成する。その後、こ
のＰ型ウエル領域１４は横型ＮＰＮバイポーラトランジ
スタの補償ベース領域となるが、特性的に問題がなけれ
ば省略することも可能である。

【００４３】その後、上記レジスト膜８５を除去する。
次いで図６の（４）に示すように、リソグラフィー技術
によって、レジスト膜８７を形成し、Ｎ⁺ 型プラグ拡散
層を形成する領域上のレジスト膜８７に窓８８を開口す
る。このレジスト膜８７をイオン注入マスクに用いて、
縦型ＮＰＮバイポーラトランジスタのＮ⁺ 型コレクタ取
り出し層５２を形成するためにリンイオン（Ｐ⁺ ）をイ
オン注入する。このイオン注入条件としては、例えば、
加速エネルギーを１００ｋｅＶ、ドーズ量を１×１０¹⁵
個／ｃｍ² 〜１×１０¹⁶個／ｃｍ ² に設定する。その
後、上記レジスト膜８７を除去する。

【００４４】次いで図７の（５）に示すように、上記半
導体基板１０を洗浄してその表面を清浄にする。続い
て、分子線エピタキシー（ＭＢＥ）、ガスソースＭＢ
Ｅ、超高真空化学的気相成長（ＵＨＶ−ＣＶＤ）法、減
圧化学的気相成長（ＬＰ−ＣＶＤ）法のような成膜技術
によって、シリコンゲルマニウム（Ｓｉ_1-X Ｇｅ_X ）／
シリコンヘテロ接合層２１を連続形成する。このヘテロ
接合層はＰ型不純物を５．０×１０¹⁶個／ｃｍ³ 〜５．
０×１０¹⁹個／ｃｍ³ 程度の濃度でプロファイルを最適
化し、ドーピングしておく。またゲルマニウム（Ｇｅ）
のプロファイルについても最適化する。なお、上記ヘテ
ロ接合層２１は、下地に単結晶シリコン層が露出してい
るＰ型ウエハ領域１４、Ｎ型エピタキシャル層１２、Ｎ
⁺ 型コレクタ取り出し層５２においては単結晶層にな
り、下地が素子分離酸化膜１３のような非晶質または下
地が多結晶の領域上多結晶層になる。

【００４５】次いで図７の（６）に示すように、リソグ
ラフィー技術によって、横型トランジスタの形成予定領
域上および縦型ＮＰＮバイポーラトランジスタの真性ベ
ース領域の形成予定領域上にレジストパターン８９を形
成する。その後、上記レジストパターン８９をマスクに
用いて、二フッ化ホウ素イオンまたはホウ素イオンを上
記ヘテロ接合層２１にイオン注入する。このイオン注入
によってグラフトベース層４３が形成される。したがっ
て、縦型トランジスタの形成予定領域におけるレジスト
パターン８９に覆われた部分のヘテロ接合層２１が真性
ベース層４２になる。その後、上記レジストパターン８
９を除去する。

【００４６】次いで図８の（７）に示すように、リソグ
ラフィー技術によって、横型トランジスタの形成予定領
域上および縦型ＮＰＮバイポーラトランジスタのベース
領域（グラフトベース領域も含む）の形成予定領域上に
レジストパターン９０を形成した後、そのレジストパタ
ーン９０をマスクに用いて、ヘテロ接合層２１をＲＩＥ
によってパターニングし、横型ＮＰＮバイポーラトラン
ジスタのベース領域２２および縦型ＮＰＮバイポーラト
ランジスタのグラフトベース層４３とそれに接続する真
性ベース層４２とを形成する。

【００４７】次に図８の（８）に示すように、ＣＶＤ法
によって、酸化シリコン膜３１を例えば２００ｎｍ〜４
００ｎｍ程度の厚さに形成する。さらに、リソグラフィ
ー技術によって、レジスト膜９１を形成し、横型ＮＰＮ
バイポーラトランジスタのエミッタ形成予定領域上、同
コレクタ形成予定領域上、および縦型ＮＰＮバイポーラ
トランジスタのエミッタ形成予定領域上の上記レジスト
膜９１に窓９２，９３，９４を開口する。

【００４８】続いて上記レジスト膜９１をエッチングマ
スクに用いて、上記酸化シリコン膜３１をエッチング
し、図９の（９）に示すように、酸化シリコン膜３１に
横型ＮＰＮバイポーラトランジスタのエミッタ開口部３
２、コレクタ開口部３３および縦型ＮＰＮバイポーラト
ランジスタのエミッタ開口部６１を、各底部にヘテロ接
合層２１が露出されるように形成する。次いでＣＶＤ法
によって、ノンドープト非晶質（または多結晶）シリコ
ン層を形成した後、ヒ素（Ａｓ）またはリン（Ｐ）をイ
オン注入した後アニーリングを行い、Ｎ型シリコン層５
３を形成する。あるいは、エピタキシャル技術によっ
て、露出したヘテロ接合層２１上にリン（Ｐ）のような
Ｎ型不純物を含むＮ型シリコン層（多結晶シリコン層）
を形成するか、またはＣＶＤ法によって、リンドープト
非晶質（または多結晶）シリコン層を形成した後アニー
リングを行ってＮ型シリコン層を形成する。

【００４９】そして上記アニーリングによって、図９の
（１０）に示すように、Ｎ型シリコン層５４中のＮ型不
純物をベース層２２の上層に拡散して、ベース層２２の
上層にエミッタ層２３およびコレクタ層２４を形成す
る。それとともに、真性ベース層４２の上層にエミッタ
層４４を形成する。続いてリソグラフィー技術とエッチ
ング（ＲＩＥ）とによって、不要なＮ型シリコン層５３
を除去して、Ｎ型シリコン層５３で横型ＮＰＮバイポー
ラトランジスタのエミッタ取り出し電極３５、コレクタ
取り出し電極３６、および縦型ＮＰＮバイポーラトラン
ジスタのエミッタ取り出し電極６４を形成する。

【００５０】その後、上記リソグラフィー技術で形成し
たレジスト膜（図示省略）を除去する。次にリソグラフ
ィー技術によってレジスト膜９５を形成した後、横型ト
ランジスタの形成予定領域におけるベース取り出し形成
部上、および縦型トランジスタの形成予定領域における
ベース取り出し形成部上とコレクタ取り出し形成部上と
のレジスト膜９５に窓９６，９７，９８を開口する。

【００５１】次いでそのレジスト膜９５をマスクに利用
して、酸化シリコン膜３１をエッチングする。その結
果、図１０の（１１）に示すように、酸化シリコン膜３
１にベース層２２に通じるベース開口部３４、グラフト
ベース層４３に通じるベース開口部６２と、Ｎ⁺ 型コレ
クタ取り出し層５２に通じるコレクタ開口部６３とを形
成する。その後、上記レジスト膜９５〔図９の（１０）
を参照〕を除去する。次いでスパッタリングによってバ
リアメタルおよびアルミニウム（Ａｌ）系金属膜を堆積
し、リソグラフィー技術およびエッチング（ＲＩＥ）に
よって上記バリアメタルおよびアルミニウム（Ａｌ）系
金属膜を加工して、エミッタ取り出し電極３５に接続す
る金属電極３７を形成し、コレクタ取り出し電極３６に
接続する金属電極３８を形成し、ベース開口部３４を通
してベース層２２に接続する金属電極３９を形成する。
それとともに、エミッタ取り出し電極６４に接続するエ
ミッタ金属電極６５を形成し、ベース開口部６２を通し
てグラフトベース層４３に接続する金属電極６６を形成
し、コレクタ開口部６３を通してＮ⁺ 型コレクタ取り出
し層５２に接続する金属電極６７を形成する。以降の工
程は図示はしないが、例えば、通常の多層配線工程を行
う。

【００５２】以上のようにして、同一シリコン基板１１
上に、ベース層２２、エミッタ層２３およびコレクタ層
２４からなるものでシリコンゲルマニウム系ヘテロ接合
を有する横型ＮＰＮバイポーラトランジスタ２と真性ベ
ース層４２、グラフトベース層４３、エミッタ層４４、
コレクタ層４１、Ｎ⁺ 型埋め込み拡散層５１およびＮ ⁺
型コレクタ取り出し層５２からなるものでシリコンゲル
マニウム系ヘテロ接合を有する縦型ＮＰＮバイポーラト
ランジスタ６とを形成できる。

【００５３】そして、上記横型ＮＰＮバイポーラトラン
ジスタ２は、エミッタ−コレクタ間の距離を最適化する
ことにより、所望のベース開放コレクタエミッタ耐圧Ｂ
Ｖceo を選択することが可能になる。さらにベース−コ
レクタ接合がシリコンゲルマニウムヘテロ接合となって
いるため、シリコンホモ接合のものと比較すると、動作
時のコレクタ電流（Ｉc ）を多く取ることができる。そ
のため、エミッタ接地電流増幅率ｈ_FEの減少を抑制する
ことが可能になる。

【００５４】上記製造方法では、縦型ＮＰＮバイポーラ
トランジスタ６の製造工程において、Ｐ型ウエル領域１
４を形成するためのリソグラフィー工程とイオン注入工
程の追加のみで横型ＮＰＮバイポーラトランジスタ２が
形成される。そのため、大幅に工程を追加することな
く、高性能な縦型ＮＰＮバイポーラトランジスタ６と高
耐圧な横型ＮＰＮバイポーラトランジスタ２とが同一シ
リコン基板１１上に形成される。その結果、高性能、高
集積かつ高密度の半導体装置１が実現される。

【００５５】次にシリサイド構造の横型ＮＰＮバイポー
ラトランジスタの製造方法を、図１１によって説明す
る。前記図５の（１）〜図６（３）によって説明したの
と同様のプロセスによって、図１１の（１）に示すよう
に、Ｐ型のシリコン基板１１上にＮ型エピタキシャル層
１２を形成する。このようにして半導体基板１０を構成
する。その後、Ｎ型エピタキシャル層１２に素子分離酸
化膜１３を形成し、さらにＰ型ウエル領域１４を形成す
る。同時に縦型ＮＰＮバイポーラトランジスタ（図示省
略）を形成する場合には、図５の（１）によって説明し
たのと同様に、Ｎ型エピタキシャル層１２を形成する前
に、縦型トランジスタの形成予定領域にＮ⁺ 型埋め込み
層を形成しておく。

【００５６】次に、半導体基板１０を清浄にした後、Ｍ
ＢＥ、ガスソースＭＢＥ、ＵＨＶ−ＣＶＤ、ＬＰ−ＣＶ
Ｄ等のような成膜技術によって、Ｐ型シリコンゲルマニ
ウム層７２とＮ^- 型シリコン層７３とＮ⁺ 型シリコン層
７４とを順に連続成膜してヘテロ接合層７１を形成す
る。このヘテロ接合層７１は、縦型ＮＰＮバイポーラト
ランジスタにおいては、エミッタ／ベース領域となるの
で、Ｐ型不純物を５．０×１０¹⁶個／ｃｍ³ 〜５．０×
１０¹⁹個／ｃｍ³ 程度の濃度で不純物プロファイルを最
適化し、ドーピングしておく。また、Ｎ型不純物および
ゲルマニウム（Ｇｅ）の各プロファイルについても最適
化が重要である。次にリソグラフィー技術によって横型
ＮＰＮバイポーラトランジスタのエミッタ形成予定領域
上およびコレクタ形成予定領域上にレジストパターン１
１１を形成する。

【００５７】その後、上記レジストパターン１１１を用
いてエッチング（ＲＩＥ）を行い、図１１の（２）に示
すように、Ｎ^- 型シリコン層７３とＮ⁺ 型シリコン層７
４とからなるエミッタ層２３およびコレクタ層２４を形
成する。なお、シリコンゲルマニウム層７２とＰ型ウエ
ル領域１４とでベース層２２が形成される。なお、縦型
ＮＰＮバイポーラトランジスタも形成する場合には、初
めにシリコンゲルマニウム層７２をパターニングした
後、Ｎ^- 型シリコン層７３とＮ⁺ 型シリコン層７４とを
パターニングする。このようにパターニングを行うこと
によって、図示はしないが、縦型ＮＰＮバイポーラトラ
ンジスタのベース領域をシリコンゲルマニウム層７２で
形成した後、エミッタ領域をＮ^- 型シリコン層７３とＮ
⁺ 型シリコン層７４とで形成することが可能になる。ま
たベース層はシリコンゲルマニウム層７２で形成され
る。

【００５８】次にＣＶＤ法によって、酸化シリコン膜を
２００ｎｍ〜４００ｎｍ程度の厚さに形成し、さらにそ
の酸化シリコン膜を全面エッチバックすることによっ
て、上記エミッタ層２３およびコレクタ層２４の各側壁
に酸化シリコン膜からなるサイドウォール７５を形成す
る。なお、縦型ＮＰＮバイポーラトランジスタも形成す
る場合には、エミッタ領域の側壁にもサイドウォール
（図示省略）が形成される。

【００５９】次いで図１１の（３）に示すように、スパ
ッタリングによって、チタン（Ｔｉ）、ニッケル（Ｎ
ｉ）、白金（Ｐｔ）、コバルト（Ｃｏ）、パラジウム
（Ｐｄ）、タングステン（Ｗ）等のうちの、例えば１種
類の金属を堆積した後、４００℃〜８００℃程度の温度
でアニーリングを行って、露出しているシリコンあるい
はシリコン部分をシリサイド化してシリサイド層７６を
形成する。すなわち、ベース層２２、エミッタ層２３お
よびコレクタ層２４の表層にシリサイド層７６が形成さ
れる。なお、縦型ＮＰＮバイポーラトランジスタも形成
する場合には、このシリサイド工程によって、縦型ＮＰ
Ｎバイポーラトランジスタのエミッタ領域上、コレクタ
取り出し層上、ベース領域のグラフトベース層となる領
域上にもシリサイド層（図示省略）が形成される。

【００６０】その後、上記成膜した金属をエッチングす
ることによって、未反応な金属膜を除去する。ここで上
記サイドウォール７５はシリサイド反応時にエミッタ／
ベース／コレクタの各間を分離する機能を果たす。

【００６１】次に図１１の（４）に示すように、ＣＶＤ
法によって、酸化シリコン膜３１を例えば３００ｎｍ程
度の厚さに形成し、その後リソグラフィー技術によっ
て、エミッタ電極形成部上、ベース電極形成部上、コレ
クタ電極形成上に窓を開口したレジストパターン（図示
省略）を形成する。その後、上記レジストパターンを用
いたエッチング（ＲＩＥ）によって、酸化シリコン膜３
１をエッチングして各電極のコンタクトホールとなる開
口部を形成する。続いてスパッタリングによってバリア
メタル膜およびアルミニウム系金属膜を形成する。その
後リソグラフィー技術およびエッチング（ＲＩＥ）によ
って上記バリアメタル膜およびアルミニウム系金属膜を
加工して、上記ベース層２２上、エミッタ層２３上およ
びコレクタ層２４上の各シリサイド層７６に接続する金
属電極３７，３８，３９を形成する。その後、多層配線
工程を行う。このようにして、縦型ＮＰＮバイポーラト
ランジスタ（図示省略）とともに横型ＮＰＮバイポーラ
トランジスタ６が形成される。

【００６２】上記シリサイド層を形成する製造方法によ
れば、サイドウォール７５を形成したことにより、エミ
ッタ領域、コレクタ領域、ベース領域を分離してシリサ
イド層７６を形成することが可能になる。そのため、縦
型ＮＰＮバイポーラトランジスタとともに横型ＮＰＮバ
イポーラトランジスタ４をシリサイド構造で形成するこ
とが可能になる。

【００６３】上記図５〜図１０および図１１によって説
明した製造方法では、メサ型のＮＰＮバイポーラトラン
ジスタについて説明したが、選択エピタキシャル成長技
術により形成されるヘテロ接合ＮＰＮバイポーラトラン
ジスタについても同様に、前記説明した方法を用いるこ
とが可能である。

【００６４】

【発明の効果】以上、説明したように本発明の横型バイ
ポーラトランジスタからなる半導体装置によれば、ベー
スとコレクタとの接合に上記シリコンとシリコンゲルマ
ニウムとのヘテロ接合を有するので、この横型バイポー
ラトランジスタは高耐圧なものであるとともにエミッタ
接地電流利得ｈ_FEの低下が抑制されたものとなる。そし
て同一基板に、シリコンとシリコンゲルマニウムとのヘ
テロ接合層をベースとコレクタとの接合に有する縦型バ
イポーラトランジスタとともに上記横型バイポーラトラ
ンジスタとを備えた半導体装置によれば、ｆＴmax が高
いという高性能な縦型バイポーラトランジスタと高耐
圧、例えばベース開放コレクタエミッタ耐圧ＢＶceo が
高い横型バイポーラトランジスタとを同一基板に備える
ことが可能になる。

【００６５】本発明の半導体装置の製造方法によれば、
ヘテロ接合を備えた縦型バイポーラトランジスタの製造
プロセスに対して大幅な工程増なしに、高耐圧なヘテロ
接合を有する横型バイポーラトランジスタとを同一基板
上に形成することが可能になる。その結果、高性能、高
集積かつ高密度の半導体装置としてのＬＳＩデバイスを
実現することが可能になる。

【図面の簡単な説明】

【図１】本発明に係わる半導体装置の第１実施形態の概
略構成断面図である。

【図２】半導体装置の第２実施形態の説明図である。

【図３】半導体装置の第３実施形態の概略構成断面図で
ある。

【図４】半導体装置の第４実施形態の概略構成断面図で
ある。

【図５】本発明に係わる製造方法の第１実施形態の製造
工程図（その１）である。

【図６】製造方法の第１実施形態の製造工程図（その
２）である。

【図７】製造方法の第１実施形態の製造工程図（その
３）である。

【図８】製造方法の第１実施形態の製造工程図（その
４）である。

【図９】製造方法の第１実施形態の製造工程図（その
５）である。

【図１０】製造方法の第１実施形態の製造工程図（その
６）である。

【図１１】製造方法の第２実施形態の製造工程図であ
る。

【符号の説明】

２ 横型ＮＰＮバイポーラトランジスタ １１ シリ
コン基板 ２１ ヘテロ接合層

Claims (4)

【特許請求の範囲】
1. 【請求項１】 シリコン基板上に形成される横型バイポ
   ーラトランジスタからなる半導体装置であって、 前記横型バイポーラトランジスタはシリコンとシリコン
   ゲルマニウムとのヘテロ接合層を有することを特徴とす
   る半導体装置。
2. 【請求項２】 請求項１記載の半導体装置において、 前記横型バイポーラトランジスタのベースとコレクタと
   の接合は前記ヘテロ接合層で形成されることを特徴とす
   る半導体装置。
3. 【請求項３】 請求項１記載の半導体装置において、 前記横型バイポーラトランジスタのベースとコレクタと
   の接合は前記ヘテロ接合層で形成され、 前記横型バイポーラトランジスタとともに、シリコンと
   シリコンゲルマニウムとのヘテロ接合層をベースとコレ
   クタとの接合に有する縦型バイポーラトランジスタを前
   記シリコン基板に備えたことを特徴とする半導体装置。
4. 【請求項４】 基板に縦型バイポーラトランジスタと横
   型バイポーラトランジスタとを形成する半導体装置の製
   造方法において、 基板上に縦型バイポーラトランジスタのベースとコレク
   タとの接合をシリコンとシリコンゲルマニウムとの第１
   のヘテロ接合層で形成する際に、 前記基板上の横型バイポーラトランジスタの形成領域に
   前記第１のヘテロ接合層と同一層からなる第２のヘテロ
   接合層を形成して、該第２のヘテロ接合を横型バイポー
   ラトランジスタのベースとコレクタとの接合に用い、 前記第１のヘテロ接合層の直上に縦型バイポーラトラン
   ジスタのエミッタ取り出し層を形成するとともに前記第
   ２のヘテロ接合層の直上に横型バイポーラトランジスタ
   のエミッタ取り出し層とコレクタ取り出し層とを形成す
   ることを特徴とする半導体装置の製造方法。