JP5166046B2 - ＳｉＧｅバイポーラの歩留りを向上させるＣ打込み - Google Patents

ＳｉＧｅバイポーラの歩留りを向上させるＣ打込み Download PDF

Info

Publication number
JP5166046B2
JP5166046B2 JP2008006982A JP2008006982A JP5166046B2 JP 5166046 B2 JP5166046 B2 JP 5166046B2 JP 2008006982 A JP2008006982 A JP 2008006982A JP 2008006982 A JP2008006982 A JP 2008006982A JP 5166046 B2 JP5166046 B2 JP 5166046B2
Authority
JP
Japan
Prior art keywords
region
sige
collector
base
bipolar transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2008006982A
Other languages
English (en)
Other versions
JP2008135775A (ja
Inventor
クールボー、ダグラス、ディー
シェーネンベルク、キャスリン、ティー
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of JP2008135775A publication Critical patent/JP2008135775A/ja
Application granted granted Critical
Publication of JP5166046B2 publication Critical patent/JP5166046B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/73—Bipolar junction transistors
    • H01L29/737—Hetero-junction transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1004—Base region of bipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1012—Base regions of thyristors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66242—Heterojunction transistors [HBT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/6631—Bipolar junction transistors [BJT] with an active layer made of a group 13/15 material
    • H01L29/66318—Heterojunction transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/73—Bipolar junction transistors
    • H01L29/737—Hetero-junction transistors
    • H01L29/7371—Vertical transistors
    • H01L29/7378—Vertical transistors comprising lattice mismatched active layers, e.g. SiGe strained layer transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Bipolar Transistors (AREA)
  • Bipolar Integrated Circuits (AREA)

Description

本発明は半導体へテロ接合バイポーラ・トランジスタ、より詳細には、エミッタ−コレクタ（ＣＥ）の漏れもしくは短絡、またはコレクタ−ベース（ＣＢ）の漏れもしくは短絡を引き起こす転移を抑制することにより、ＳｉＧｅバイポーラの歩留りが実質的に向上する、ＳｉＧｅヘテロ接合バイポーラ・トランジスタの製造方法に関する。
高周波の有線および無線市場の著しい成長は、ＳｉＧｅなどの化合物半導体に、大量に生産されている相補的な金属酸化物半導体（ＣＭＯＳ）技術を凌ぐ独特の利点がある、新しい好機をもたらした。エピタキシャル層擬似格子整合（pseudomorphic）ＳｉＧｅ堆積法の急速な発展に伴い、エピタキシャル・ベースＳｉＧｅへテロ接合バイポーラ・トランジスタが、広く市場に受け入れられるために、主流のＣＭＯＳの開発と一体化されてきており、デジタル論理回路での最先端のＣＭＯＳ技術基盤を十分に利用しつつ、アナログおよびＲＦ回路にＳｉＧｅ技術の利点を付与している。
打込み損傷により生じる余分な格子間侵入体（interstitial）が、バイポーラ素子のコレクタとエミッタ領域に転移が形成される原因となることは、十分に立証されている。転移がコレクタとエミッタ領域の間に広がると、バイポーラ・パイプの短絡、すなわちコレクタ−エミッタの短絡が起こり得る。このような事情で、ＳｉＧｅバイポーラの歩留りは、コレクタ領域に由来する転移のために、２０ないし５０％の大きさで低下し得る。
ＳｉＧｅヘテロ接合素子にＣ、カーボンを組み込むことが、ホウ素のベース領域への外部拡散を防ぐために、従来技術で実施されてきた。例えば、ホウ素の過渡増速拡散はカーボン・リッチ・シリコン層で強く抑制されることが知られている；例えば、オステン他（H. J. Osten, et al.）の、「高周波用途向けのカーボン・ドープＳｉＧｅヘテロ接合バイポーラ・トランジスタ（CarbonDoped SiGe Heterojunction Bipolar Transistors for high Frequency Applications）」、ＩＥＥＥＢＴＣＭ ７．１、１０９を参照。シリコン内のホウ素の拡散は、格子間侵入メカニズムにより起こり、自己格子間シリコン（siliconself-interstitial）の濃度に比例する。カーボン・リッチ領域からのカーボンの拡散は、自己格子間シリコンを不飽和（undersaturation）にする。結果として、これらの領域でのホウ素の拡散は抑制されるであろう。ホウ素の拡散を抑制できるにもかかわらず、ＳｉＧｅヘテロ接合バイポーラ構造にＣを組み込む従来技術の方法は、バイポーラ・パイプの短絡が起こることを防げない。したがって、従来技術の方法はＳｉＧｅバイポーラの歩留りを向上させない。
前記のＳｉＧｅバイポーラの歩留りの問題に鑑みて、素子のペデスタル（pedestal）およびコレクタ領域に由来する転移に原因がある、ＳｉＧｅヘテロ接合バイポーラの歩留りを上げる、新規で改善された方法が求められ続けている。
オステン他（H. J. Osten, et al.）の、「高周波用途向けのカーボン・ドープＳｉＧｅヘテロ接合バイポーラ・トランジスタ（CarbonDoped SiGe Heterojunction Bipolar Transistors for high Frequency Applications）」、ＩＥＥＥＢＴＣＭ ７．１、１０９
本発明の１つの目的は、ＳｉＧｅバイポーラの歩留りが向上した、ＳｉＧｅヘテロ接合バイポーラ・トランジスタの製造方法を提供することである。
本発明の別の目的は、素子に存在する転移の量を実質的に減少させることによりパイプの短絡を防ぐ、ＳｉＧｅヘテロ接合バイポーラ・トランジスタの製造方法を提供することである。
本発明のさらなる目的は、既存のバイポーラおよびＣＭＯＳ加工ステップに適合する加工ステップを用いる、ＳｉＧｅヘテロ接合バイポーラ・トランジスタの製造方法を提供することである。
これらおよび他の目的と利点は、ＳｉＧｅバイポーラ・トランジスタの予め決められた特定の領域に炭素、Ｃを打ち込むことにより、本発明において達成される。詳細には、出願者等は、バイポーラ素子のサブコレクタ、コレクタ、外部ベース（extrinsic base）およびコレクタ−ベース接合領域に、別々に、あるいは任意の組合せで、Ｃを組み込むことにより（打込みだけにより）、ＳｉＧｅバイポーラの歩留りを向上させることができることを確認した。当分野の技術者によく知られている、ブランケットまたはマスクを用いる打込み技術により、炭素の（複数回の）打込みを実施することができる。
最高の改善および本発明の最も好ましい実施形態は、すでに記載された全てのＣ打込みを行う場合に得られる。本発明により得られる、ＳｉＧｅバイポーラの向上した歩留りは、それにより従来技術のＳｉＧｅヘテロ接合バイポーラ素子でこれまでに可能であったものより実質的にパイプの短絡が少ない素子が得られるので、当技術分野における著しい進歩である。
広く言えば、本発明は、
（ａ）少なくとも１つのバイポーラ素子領域を含む構造体を供用するステップを含み、前記バイポーラ素子領域がサブコレクタ領域の上に形成されたコレクタ領域、ならびに前記コレクタおよびサブコレクタ領域の上に形成されたＳｉＧｅ層を少なくとも１つずつ備え、前記ＳｉＧｅ層が真性ベース領域およびコレクタ−ベース接合領域を少なくとも１つずつ備え、前記真性ベース領域が外部ベース領域に接しており；また
（ｂ）前記コレクタ、前記サブコレクタ、前記外部ベース領域および前記コレクタ−ベース接合領域から選択される、前記構造体の少なくとも１つの領域にＣを打ち込むステップ；
を含む、ＳｉＧｅバイポーラの歩留りを向上させる方法を含む。
本発明の一実施形態では、非選択ｅｐｉ法を用いてＳｉＧｅ層を成長させる。この実施形態では、ＳｉＧｅ層は真性ベース領域に接する外部ベース領域を含むであろう。別の実施形態では、ＳｉＧｅ層は外部ベース領域なしに形成される。この実施形態では、外部ベース領域は、ゲルマニウムを含んでいることも含んでいないこともあり、ＳｉＧｅ層とは別に形成される。
本発明の好ましい実施形態では、本発明の方法は、
（ａ）少なくとも１つのバイポーラ素子領域を含む構造体を供用するステップを含み、前記バイポーラ素子領域はサブコレクタ領域の上に形成された少なくとも１つのコレクタ領域を備え、
（ｂ）前記コレクタおよびサブコレクタ領域にＣを打ち込むステップと、
（ｃ）前記バイポーラ素子領域上にＳｉＧｅ層を形成するステップを含み、前記ＳｉＧｅ層が真性ベース領域およびコレクタ−ベース接合領域を少なくとも１つずつ備え、前記真性ベース領域が外部ベース領域に接しており、
（ｄ）前記外部ベース領域にＣを打ち込むステップと、
（ｅ）前記ＳｉＧｅ層の上に絶縁体層を形成するステップと、
（ｆ）前記真性ベース領域の一部分を露出させるように前記絶縁体層にエミッタ開口部を設け、前記エミッタ開口部を通して、また前記真性ベース領域の露出した部分を通して、コレクタ−ベース接合領域にＣを打ち込むステップと、
（ｇ）前記エミッタ開口部内を含めて、前記絶縁体層上にエミッタ・ポリシリコン領域を形成するステップと、
を含む。
本発明のさらなる態様は、ＳｉＧｅバイポーラの歩留りが向上したＳｉＧｅヘテロ接合バイポーラ・トランジスタに関する。詳細には、本発明のＳｉＧｅヘテロ接合バイポーラ・トランジスタは、
サブコレクタ領域およびコレクタ領域を少なくとも１つずつ含む第１の伝導型半導体基板、
前記基板上に形成されたＳｉＧｅベース層を備え、前記ＳｉＧｅベース層はコレクタ領域の上に形成されたコレクタ−ベース接合領域と、真性ベース領域を少なくとも１つずつ備え、前記真性ベース領域は外部ベース領域に接しており、
前記真性ベース領域の一部分上に形成されたエミッタ領域を備え、前記エミッタ領域が少なくとも１つのエミッタ・ポリシリコン領域を備え、
前記コレクタ、前記サブコレクタ、前記外部ベース領域および前記コレクタ−ベース接合領域から選択される、前記構造体の少なくとも１つの領域が打込みＣを含む。
本発明の別の好ましい実施形態では、バイポーラ・トランジスタは、
いずれも打ち込まれたＣでドープされたサブコレクタ領域およびコレクタ領域を少なくとも１つずつ含む第１の伝導型半導体基板、
前記基板上に形成されたＳｉＧｅベース層を備え、前記ＳｉＧｅベース層はコレクタ領域の上に形成されたコレクタ−ベース接合領域、真性ベース領域および前記真性ベース領域に接する外部ベース領域を少なくとも１つずつ備え、前記コレクタ−ベース接合領域および前記外部ベース領域が打ち込まれたＣでドープされており、
前記真性ベース領域の一部分上に形成されたエミッタ領域を備え、前記エミッタ領域は少なくとも１つのエミッタ・ポリシリコン領域を備える。
Ｃドープされた領域のそれぞれは、本発明の方法を利用して特定の領域にＣを打ち込むことにより形成されることに注意されたい。
ＳｉＧｅバイポーラ歩留りを向上させるＣ打込みの使用に関する本発明は、ここで、図１〜７の参照および以下に見られる考察により、より詳細に説明される。図では、類似の、また対応する要素は類似の参照番号により表されていることを指摘しておく。また、簡単にするために、図には１つのバイポーラ素子領域だけが示されている。図に描かれたバイポーラ素子領域の隣に、他のバイポーラ素子領域ならびにデジタル論理回路を形成することができる。
詳細に本発明を考察する前に、図は、真性ベース領域に接する外部ベース領域をもつＳｉＧｅ層が形成される、本発明の好ましい実施形態を示していることを指摘しておく。この実施形態では、外部ベース領域は非選択ｅｐｉ堆積法により形成される。この実施形態以外に、本発明はまた、ＳｉＧｅ層とは別に外部ベース領域が形成される、ＳｉＧｅ層も想定している。また、以下の説明では、Ｃの打込みは４つの全ての領域、すなわち、コレクタ、サブコレクタ、外部ベース領域および前記コレクタ−ベース接合領域で行われることに注意されたい。４つの領域全てへのこのようなＣ打込みは、本発明の最も好ましい実施形態を表す。しかし、本発明は、これらの４つの領域の各々へのＣ打込みに限定されていない。そうではなく、本発明では、これらの領域の少なくとも１つがＣ打込みされていなければならない。
最初に、本発明のＳｉＧｅヘテロ接合バイポーラ・トランジスタの横断面を表す図１が参照される。詳細には、このＳｉＧｅヘテロ接合バイポーラ・トランジスタは、第１の伝導型（ＮまたはＰ）半導体基板１０、いずれも打込みによりＣでドープされるサブコレクタ領域１４およびコレクタ領域１６を備える。やはり構造体に存在する分離領域１２は、バイポーラ素子領域の外側境界を定め、図１に示されるバイポーラ素子領域を隣接する素子領域（示されていない）から分離する役目を果たす。
図１のＳｉＧｅバイポーラ・トランジスタはまた、基板１０の上ならびに分離領域１２の上に形成されたＳｉＧｅベース層２０を含む。本発明によれば、このＳｉＧｅベース層は、主に分離領域１２上に形成される多結晶Ｓｉ領域２４、主にサブコレクタ領域１４の上に形成される単結晶ＳｉＧｅ領域２２を含み、これは外部ＳｉＧｅベース領域２９、真性ＳｉＧｅベース領域２６、および当技術分野では素子のペデスタル領域とも呼ばれるコレクタ−ベース接合領域２７を含む。好ましい本発明の実施形態では、コレクタ−ベース接合領域、および外部ベース領域はいずれも打込みによりＣでドープされる。それぞれの多結晶ＳｉＧｅ領域を単結晶ＳｉＧｅ領域から分ける実線は当技術分野でファセット（facet）領域と呼ばれていることに注意されたい。
図１のバイポーラ・トランジスタはまた、エミッタ開口部がそこに形成された、パターン化された絶縁体層３０を含むエミッタ領域２８、ならびに前記パターン化された絶縁体層上ならびに前記エミッタ開口部内に形成されたエミッタ・ポリシリコン領域３２を備える。エミッタ・ポリシリコンは通常、ドープされたＮ＋である。エミッタ・ポリシリコン形成後、エミッタ・ポリシリコンからのドーパントが真性ベース領域に拡散して、真性ベース領域２６にエミッタ拡散領域３４を形成することに注意されたい。
図１に示されるバイポーラ・トランジスタでは、上で確認された領域、すなわち、サブコレクタ、コレクタ、外部ベースまたはコレクタ−ベース接合領域あるいはその両方にＣを打ち込むことにより、その構造に存在する転移の数が減るために、ＳｉＧｅバイポーラの歩留りが向上していることを指摘する。前記領域の少なくとも１つがＣ打込みでドープされた場合、バイポーラの歩留り（すなわち、エミッタ−ベースまたはエミッタ−コレクタの漏れに対する歩留り）は向上し得るが、最大の効果は、全領域がＣ打込みされた場合に認められることに注意されたい。本発明では、２０ないし５０％の大きさでバイポーラの歩留りを上げることができる。したがって、コレクタ、サブコレクタ、外部ベース領域またはコレクタ−ベース接合領域あるいはその両方に打込みＣを含まない、従来技術のＳｉＧｅバイポーラ・トランジスタと比べて、本発明により構造が改良される。
これから、図１に示されるＳｉＧｅヘテロ接合バイポーラ・トランジスタを形成するのに用いられる方法および様々な材料がより詳細に記載される。最初に、本発明で用いられる初期の構造のバイポーラ素子領域を示す図２が参照される。図２に示される初期の構造は、それに形成されたサブコレクタ領域１４、コレクタ領域１６および分離領域１２をもつ基板１０を備える。
図２に示される構造は、当分野の技術者によく知られている通常の加工ステップを用いて作製される。さらに、やはり当技術分野でよく知られている通常の材料がそれを作製するのに用いられる。例えば、基板１０は、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＧａＡｓ、ＩｎＡｓ、ＩｎＰおよび全ての他のＩＩＩ／Ｖ化合物半導体を含めて、これらに限定はされないが、何らかの半導体材料からなる。同じか、または異なる半導体材料を備える層状の基板、例えばＳｉ／ＳｉまたはＳｉ／ＳｉＧｅもまた本発明で想定されている。これらの半導体材料の中で、基板１０がＳｉからなることが好ましい。前記のように、続けて形成されようとする素子の種類に応じて、基板はＮ型基板またはＰ型基板であり得る。
サブコレクタ領域１４は、このような構造体にサブコレクタ領域を形成できるよく知られた何らかの技術を用いることにより、基板内に、あるいは別法として基板上に形成される。このように、打込みにより、あるいはエピタキシャル成長法により、サブコレクタ領域を形成することができる。図には、イオン打込みにより基板内に形成されるサブコレクタ領域が描かれていることに注意されたい。次に、通常のシリコン局所酸化（ＬＯＣＯＳ）法を用いるか、あるいはリソグラフィ、エッチングおよびトレンチ分離の埋め込み（trench isolation filling）を利用するかのいずれかにより、分離領域１２が形成される。
基板の分離領域の形成に続いて、次に、コレクタ領域１６が、当分野の技術者によく知られている通常のイオン打込みと活性化アニーリング・プロセスを利用して、バイポーラ素子領域（図１に示される２つの分離領域の間）に形成される。活性化アニーリング・プロセスは通常、約９５０℃以上の温度、約３０秒以内の時間で実施される。
本発明の方法のこの時点で、Ｓｉ３Ｎ４などの保護材料をその上に形成することにより、図に示されるバイポーラ素子領域を保護することができ、そして隣接する素子領域を形成し得る通常の加工ステップを実施することができる。隣接素子領域を完成し、引き続いてその保護をした後、本発明のプロセスが続く。ある実施形態では、隣接素子領域はバイポーラ・トランジスタの作製を完了した後で形成されることに注意すべきである。
本発明のプロセスの次のステップが図３に示されている。詳細には、図３は、サブコレクタ領域１４およびコレクタ領域１６へのＣイオン打込みを示す。これらの領域への打込みに使用される炭素源は、ＣＯ２、あるいは他の何らかのＣ含有ガス源である。１つまたは２つのステップ・プロセスを用いて実施され得るこの最初のＣ打込みステップは、約１０１３から約１０１６個／ｃｍ２のＣ線量（dose）を用いて実施される。約５から約２００ｋｅＶの打込みエネルギーが、コレクタ領域へＣを打ち込むのに用いられ、一方、約１０から約１０００ｋｅＶのエネルギーがサブコレクタ領域にＣを打ち込むのに用いられる。より好ましくは、この最初のＣ打込みステップは、約１０１４個／ｃｍ２の線量と、コレクタ領域には約２０ｋｅＶ、サブコレクタ領域には約４００ｋｅＶの打込みエネルギーを用いて実施される。Ｃ源はそのまま（すなわち、混合しないで）用いられるか、あるいはそれをＨｅまたはＡｒなどの不活性ガスと混合してもよい。これらの打込みは、当分野の技術者によく知られている技術を用いて、ブランケットまたはマスクを用いて行うことができる。ある実施形態では、コレクタおよびサブコレクタ領域へのＣの打込みを省くことが可能である。
サブコレクタ領域へのＣ打込みは、分離領域の形成の間に実施してもよいし、本明細書に示されるように、分離領域の形成後に実施してもよいことに注意されたい。コレクタ領域に関する限り、コレクタ領域は通常、隣接する素子が形成され保護された後、Ｃが打ち込まれる。
出願者等は、前記の最初のＣ打込みステップにより、ＳｉＧｅ層のベースで転移を生じる遊離格子間侵入体のレベルを低下させる炭素源が構造に存在することを確認した。如何なる理論にも拘束されようとは思わないが、Ｃ打込みによる、格子間侵入体レベルの低下メカニズムは、次のようであると考えられる：置換または格子間侵入位置のＣは、格子間侵入Ｓｉ原子と反応する。このＣ−Ｓｉ対は、他のＣ原子と複合化するか、あるいは高濃度格子間侵入領域から拡散して出て行く。このために格子間侵入体の全体としての濃度低下が起こるので形成され得る転移レベルが減少する。サブコレクタ領域へのＣ打込みは通常、コレクタ領域へのＣ打込みより前に行われる。
本発明の次のステップは図４に示されている。この図で、ＳｉＧｅ層２０は基板１０の上ならびに分離領域１２の上に形成されている。本発明の好ましい実施形態によれば、ＳｉＧｅ層は、分離領域１２上に主に形成されている多結晶Ｓｉ領域２４、およびサブコレクタ領域上に主に形成されている単結晶ＳｉＧｅ層２２を含む。単結晶ＳｉＧｅ領域はさらに、外部ＳｉＧｅベース領域２９および真性ＳｉＧｅベース領域２６を含む。外部ベース領域は、ブランケット・イオン打込み法またはパターン化／イオン打込みの組合せ法のいずれかにより形成することができる打込み領域である。ＳｉＧｅ層は、これらに限定されないが、超高真空化学的気相堆積（ＵＨＶＣＶＤ）および急速熱処理（rapid thermal）化学的気相堆積（ＲＴＣＶＰ）を含めて、よく知られた堆積法を用いてエピタキシャル形成される。
本発明は、ＳｉＧｅ層がエピタキシャル堆積により形成される実施形態に限定されないことを再び強調しておく。ｅｐｉ法が用いられる場合、真性ベース領域に接する外部ベース領域をもつＳｉＧｅ層が形成されることに注意されたい。本発明はまた、外部ベース領域が、前記の方法を用いる、ＳｉＧｅ層の堆積中に形成される場合も想定している。
ベース領域での転移を減らすために、図５に示される第２のＣ打込みステップが実施される。詳細には、外部ベース領域およびコレクタ−ベース接合領域の両方へのＣ打込みが構造に存在する転移レベルを下げることが確認された。Ｃを外部ＳｉＧｅベース領域に打ち込む第２のＣ打込みステップは、約１０１３から約１０１６個／ｃｍ２のＣ線量と、約５から約２００ｋｅＶの打込みエネルギーを用いて実施される。より好ましくは、第２のＣ打込みステップは、約１０１４個／ｃｍ２と約１５ｋｅＶの打込みエネルギーを用いて実施される。第２の炭素打込みステップでは、最初のＣ打込みステップで用いられたものと同じ、または異なるＣ源を用いることができる。ある実施形態では、第２の打込みステップ、すなわち外部ベース領域へのＣ打込みを省くことができることに注意されたい。
任意選択で、本発明の方法のこの時点で、高速で動作する素子とするために、ペデスタル、すなわち、コレクタ−ベース接合領域２７またはコレクタ領域１６あるいはその両方に、Ｎ型ドーパントの打込み（示されていない）を実施することができる。この任意選択のＮ型ドーパントの打込みは、例えば、イオン打込みおよび活性化アニーリングを含めて、当分野の技術者によく知られている通常の加工技術を用いて実施される。この打込みステップの間に、転移がやはり構造に形成され、打込まれたものにより引き起こされる打込み損傷による短絡を引き起こすことを指摘しておく。これが起こる領域は通常、真性ＳｉＧｅベース領域の真下である。
次に、図６に示されるように、ＣＶＤ、プラズマＣＶＤ、化学溶液堆積法のような通常の堆積法を用いて、絶縁体層３０がＳｉＧｅベース層２０上に形成される。図６に示されるように、絶縁体は単一の層であるか、あるいはそれは複数の絶縁体層を含んでいることもある。絶縁体層３０は、ＳｉＯ２、Ｓｉオキシナイトライドおよび他の類似の絶縁体から選択される、同じ、または異なる絶縁体材料からなる。
次に、真性ベース領域の一部分を露出させるように、エミッタ開口部３１が絶縁体層３０に形成される。図７参照。エミッタ開口部はリソグラフィとエッチングを用いて形成される。用いられるエッチング・ステップは、ＳｉＧｅ層に比べて絶縁体材料を除去することに選択性がある。本発明のこの時点で、約１０１３個／ｃｍ２から約１０１６個／ｃｍ２のＣ線量と約５から約２００ｋｅＶのエネルギーを用いて実施される、第３のＣイオン打込みプロセスを用いて、当技術分野で素子のペデスタル領域と呼ばれるコレクタ−ベース接合領域２７にＣを打ち込むことができる。より好ましくは、第３のＣ打込みは約１０１４個／ｃｍ２のＣ線量と約５０ｋｅＶのエネルギーで実施される。第３のＣ打込みステップは、第１のＣ打込みステップと同じ、または異なるＣ源の使用を含み、またある実施形態では第３の打込みを省くことができることに注意されたい。
エミッタ開口部の形成の後で、ＣＶＤのような通常の堆積法を用いて、エミッタ・ポリシリコン層３２が絶縁体層の上とエミッタ開口部内に形成される。次に、エミッタ・ポリシリコンと絶縁体は、ＳｉＧｅベース領域上にエミッタ領域２８を形成するように、選択的に除去される。図１参照。具体的には、リソグラフィとエッチングが図１に示される構造を形成するのに用いられる。エミッタ・ポリシリコン層３２と絶縁体層３０のいくつかの部分を除去するのに、１回のエッチング・プロセスを用いることができるし、あるいはこれらの層を除去するのに独立した複数のエッチング・ステップを用いることもできることを指摘しておく。
次に、図１に示される構造上に、通常のＢｉＣＭＯＳ加工ステップを実施することができる。エミッタ拡散領域３４が後のアニーリング・ステップ中に、真性ベース領域２６に形成されることに注意されたい。
素子のコレクタ、サブコレクタ、ならびに外部ベース領域またはコレクタ−ベース接続領域あるいはその両方にＣが打ち込まれた、本発明のＳｉＧｅヘテロ接合バイポーラ・トランジスタの横断面図である。 本発明の様々な加工ステップの１つの、図１の構造を示す横断面図である。 本発明の様々な加工ステップの１つの、図１の構造を示す横断面図である。 本発明の様々な加工ステップの１つの、図１の構造を示す横断面図である。 本発明の様々な加工ステップの１つの、図１の構造を示す横断面図である。 本発明の様々な加工ステップの１つの、図１の構造を示す横断面図である。 本発明の様々な加工ステップの１つの、図１の構造を示す横断面図である。

Claims (10)

  1. サブコレクタ領域およびコレクタ領域を少なくとも１つずつ含む第１の伝導型半導体基板と、
    前記半導体基板上に形成されたＳｉＧｅベース層であって、前記コレクタ領域の上に形成されたコレクタ−ベース接合領域および真性ベース領域を少なくとも１つずつ備える前記ＳｉＧｅベース層と、
    前記真性ベース領域に近接し、前記ＳｉＧｅベース層の上部領域に前記真性ベース領域から離れて位置する外部ベース領域と、
    前記真性ベース領域の一部分の前記ＳｉＧｅベース層に形成されたエミッタ領域であって、少なくとも１つのエミッタ・ポリシリコン領域を備える前記エミッタ領域と、
    を含み、前記コレクタ領域、前記サブコレクタ領域、前記外部ベース領域および前記コレクタ−ベース接合領域の少なくとも１つの領域がＣ打込みされていて、前記真性ベース領域および前記真性ベース領域と前記外部ベース領域との間はＣ打込みされていない、ＳｉＧｅヘテロ接合バイポーラ・トランジスタ。
  2. 前記半導体基板が、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＧａＡｓ、ＩｎＡｓ、ＩｎＰおよび層状半導体からなる群から選択される半導体材料である請求項１に記載のＳｉＧｅヘテロ接合バイポーラ・トランジスタ。
  3. 前記半導体材料がＳｉである請求項２に記載のＳｉＧｅヘテロ接合バイポーラ・トランジスタ。
  4. 前記半導体基板がさらに分離領域を含む請求項１に記載のＳｉＧｅヘテロ接合バイポーラ・トランジスタ。
  5. 前記分離領域がＬＯＣＯＳ領域またはトレンチ分離領域である請求項４に記載のＳｉＧｅヘテロ接合バイポーラ・トランジスタ。
  6. 前記ＳｉＧｅベース層が、ｅｐｉ−ＳｉＧｅ層である請求項１に記載のＳｉＧｅヘテロ接合バイポーラ・トランジスタ。
  7. 前記ＳｉＧｅベース層が、単結晶ＳｉＧｅ領域に接する多結晶ＳｉＧｅ層領域を含む請求項６に記載のＳｉＧｅヘテロ接合バイポーラ・トランジスタ。
  8. 前記エミッタ領域がパターン化絶縁体層を含む請求項１に記載のＳｉＧｅヘテロ接合バイポーラ・トランジスタ。
  9. 前記パターン化絶縁体層が、ＳｉＯ２、Ｓｉオキシナイトライドおよびこれらの複数層からなる群から選択される絶縁体材料からなる請求項８に記載のＳｉＧｅヘテロ接合バイポーラ・トランジスタ。
  10. それに隣接して形成されたデジタル論理回路をさらに含む請求項１に記載のＳｉＧｅヘテロ接合バイポーラ・トランジスタ。
JP2008006982A 2001-06-11 2008-01-16 ＳｉＧｅバイポーラの歩留りを向上させるＣ打込み Expired - Fee Related JP5166046B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US09/878,605 US6534371B2 (en) 2001-06-11 2001-06-11 C implants for improved SiGe bipolar yield
US09/878,605 2001-06-11

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2003504456A Division JP4086778B2 (ja) 2001-06-11 2002-06-04 ＳｉＧｅバイポーラの歩留りを向上させるＣ打込み

Publications (2)

Publication Number Publication Date
JP2008135775A JP2008135775A (ja) 2008-06-12
JP5166046B2 true JP5166046B2 (ja) 2013-03-21

Family

ID=25372373

Family Applications (2)

Application Number Title Priority Date Filing Date
JP2003504456A Expired - Fee Related JP4086778B2 (ja) 2001-06-11 2002-06-04 ＳｉＧｅバイポーラの歩留りを向上させるＣ打込み
JP2008006982A Expired - Fee Related JP5166046B2 (ja) 2001-06-11 2008-01-16 ＳｉＧｅバイポーラの歩留りを向上させるＣ打込み

Family Applications Before (1)

Application Number Title Priority Date Filing Date
JP2003504456A Expired - Fee Related JP4086778B2 (ja) 2001-06-11 2002-06-04 ＳｉＧｅバイポーラの歩留りを向上させるＣ打込み

Country Status (10)

Country Link
US (3) US6534371B2 (ja)
EP (2) EP1396018B8 (ja)
JP (2) JP4086778B2 (ja)
KR (1) KR100615789B1 (ja)
CN (1) CN100459071C (ja)
AT (1) ATE439682T1 (ja)
DE (1) DE60233319D1 (ja)
MY (1) MY134124A (ja)
TW (1) TWI222142B (ja)
WO (1) WO2002101810A1 (ja)

Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6426265B1 (en) * 2001-01-30 2002-07-30 International Business Machines Corporation Incorporation of carbon in silicon/silicon germanium epitaxial layer to enhance yield for Si-Ge bipolar technology
US6534371B2 (en) * 2001-06-11 2003-03-18 International Business Machines Corporation C implants for improved SiGe bipolar yield
US20030082882A1 (en) * 2001-10-31 2003-05-01 Babcock Jeffrey A. Control of dopant diffusion from buried layers in bipolar integrated circuits
US20050250289A1 (en) * 2002-10-30 2005-11-10 Babcock Jeffrey A Control of dopant diffusion from buried layers in bipolar integrated circuits
US6670654B2 (en) * 2002-01-09 2003-12-30 International Business Machines Corporation Silicon germanium heterojunction bipolar transistor with carbon incorporation
US6699765B1 (en) * 2002-08-29 2004-03-02 Micrel, Inc. Method of fabricating a bipolar transistor using selective epitaxially grown SiGe base layer
US6972441B2 (en) * 2002-11-27 2005-12-06 Intel Corporation Silicon germanium heterojunction bipolar transistor with step-up carbon profile
FR2852262B1 (fr) * 2003-03-11 2007-01-12 Procede et dispositif de nebulisation.
DE10316531A1 (de) * 2003-04-10 2004-07-08 Infineon Technologies Ag Bipolar-Transistor
JP3653087B2 (ja) 2003-07-04 2005-05-25 三菱重工業株式会社 Ｄｃ／ｄｃコンバータ
US7005359B2 (en) * 2003-11-17 2006-02-28 Intel Corporation Bipolar junction transistor with improved extrinsic base region and method of fabrication
DE102004021241A1 (de) * 2004-04-30 2005-11-17 Infineon Technologies Ag Verfahren zur Herstellung eines planaren Spacers, eines zugehörigen Bipolartransistors und einer zugehörigen BiCMOS-Schaltungsanordnung
US7118995B2 (en) * 2004-05-19 2006-10-10 International Business Machines Corporation Yield improvement in silicon-germanium epitaxial growth
US7655529B1 (en) 2004-08-20 2010-02-02 Hrl Laboratories, Llc InP based heterojunction bipolar transistors with emitter-up and emitter-down profiles on a common wafer
US7170083B2 (en) * 2005-01-07 2007-01-30 International Business Machines Corporation Bipolar transistor with collector having an epitaxial Si:C region
US7144787B2 (en) * 2005-05-09 2006-12-05 International Business Machines Corporation Methods to improve the SiGe heterojunction bipolar device performance
US7892915B1 (en) * 2006-03-02 2011-02-22 National Semiconductor Corporation High performance SiGe:C HBT with phosphorous atomic layer doping
CN101937846B (zh) * 2010-09-10 2015-10-21 上海华虹宏力半导体制造有限公司 SiGe HBT晶体管及其制造方法
US8728897B2 (en) 2012-01-03 2014-05-20 International Business Machines Corporation Power sige heterojunction bipolar transistor (HBT) with improved drive current by strain compensation
US9105570B2 (en) * 2012-07-13 2015-08-11 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for introducing carbon to a semiconductor structure
US9064796B2 (en) 2012-08-13 2015-06-23 Infineon Technologies Ag Semiconductor device and method of making the same
US9209264B2 (en) * 2013-03-12 2015-12-08 Newport Fab, Llc Heterojunction bipolar transistor having a germanium raised extrinsic base
US9064886B2 (en) * 2013-03-12 2015-06-23 Newport Fab, Llc Heterojunction bipolar transistor having a germanium extrinsic base utilizing a sacrificial emitter post
US9530708B1 (en) 2013-05-31 2016-12-27 Hrl Laboratories, Llc Flexible electronic circuit and method for manufacturing same
FR3078197B1 (fr) 2018-02-21 2020-03-13 Stmicroelectronics (Crolles 2) Sas Dispositif de transistor bipolaire et procede de fabrication correspondant
US10784257B2 (en) 2018-08-31 2020-09-22 Nxp B.V. Integrating silicon-BJT to a silicon-germanium-HBT manufacturing process
US11437486B2 (en) 2020-01-14 2022-09-06 Atomera Incorporated Methods for making bipolar junction transistors including emitter-base and base-collector superlattices

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0430279A3 (en) * 1989-12-01 1991-07-03 Hewlett-Packard Company Si/sige heterojunction bipolar transistor utilizing advanced epitaxial deposition techniques and method of manufacture
JPH05144834A (ja) 1991-03-20 1993-06-11 Hitachi Ltd バイポーラトランジスタ及びその製造方法
JPH05182980A (ja) * 1992-01-07 1993-07-23 Toshiba Corp ヘテロ接合バイポーラトランジスタ
JPH05259178A (ja) * 1992-03-16 1993-10-08 Fujitsu Ltd 半導体装置及びその製造方法
JPH05267311A (ja) * 1992-03-19 1993-10-15 Toshiba Corp バイポ−ラトランジスタ
US5372952A (en) 1992-04-03 1994-12-13 National Semiconductor Corporation Method for forming isolated semiconductor structures
US5360986A (en) 1993-10-05 1994-11-01 Motorola, Inc. Carbon doped silicon semiconductor device having a narrowed bandgap characteristic and method
EP0717435A1 (en) 1994-12-01 1996-06-19 AT&T Corp. Process for controlling dopant diffusion in a semiconductor layer and semiconductor layer formed thereby
JPH09283533A (ja) * 1996-04-15 1997-10-31 Matsushita Electric Ind Co Ltd ヘテロ接合バイポーラトランジスタ
US5753560A (en) 1996-10-31 1998-05-19 Motorola, Inc. Method for fabricating a semiconductor device using lateral gettering
DE19755979A1 (de) * 1996-12-09 1999-06-10 Inst Halbleiterphysik Gmbh Silizium-Germanium-Heterobipolartransistor
US6750484B2 (en) * 1996-12-09 2004-06-15 Nokia Corporation Silicon germanium hetero bipolar transistor
US6093613A (en) 1998-02-09 2000-07-25 Chartered Semiconductor Manufacturing, Ltd Method for making high gain lateral PNP and NPN bipolar transistor compatible with CMOS for making BICMOS circuits
JP3201993B2 (ja) * 1998-04-28 2001-08-27 松下電器産業株式会社 半導体装置とその製造方法
JP3549408B2 (ja) * 1998-09-03 2004-08-04 松下電器産業株式会社 バイポーラトランジスタ
DE60042045D1 (de) * 1999-06-22 2009-06-04 Panasonic Corp Heteroübergangsbipolartransistoren und entsprechende Herstellungsverfahren
JP3515944B2 (ja) * 1999-06-22 2004-04-05 松下電器産業株式会社 ヘテロバイポーラトランジスタ
JP2001035858A (ja) * 1999-07-21 2001-02-09 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
FR2799049A1 (fr) * 1999-09-29 2001-03-30 France Telecom Procede pour empecher la diffusion de bore dans un silicium par implantation ionique de carbone
FR2804247B1 (fr) * 2000-01-21 2002-04-12 St Microelectronics Sa Procede de realisation d'un transistor bipolaire a emetteur et base extrinseque auto-alignes
US6316795B1 (en) * 2000-04-03 2001-11-13 Hrl Laboratories, Llc Silicon-carbon emitter for silicon-germanium heterojunction bipolar transistors
FR2813707B1 (fr) * 2000-09-07 2002-11-29 St Microelectronics Sa Fabrication d'un transistor bipolaire
US6426265B1 (en) * 2001-01-30 2002-07-30 International Business Machines Corporation Incorporation of carbon in silicon/silicon germanium epitaxial layer to enhance yield for Si-Ge bipolar technology
US6750119B2 (en) * 2001-04-20 2004-06-15 International Business Machines Corporation Epitaxial and polycrystalline growth of Si1-x-yGexCy and Si1-yCy alloy layers on Si by UHV-CVD
US6534371B2 (en) * 2001-06-11 2003-03-18 International Business Machines Corporation C implants for improved SiGe bipolar yield

Also Published As

Publication number Publication date
US20040188711A1 (en) 2004-09-30
US6977398B2 (en) 2005-12-20
US6720590B2 (en) 2004-04-13
KR100615789B1 (ko) 2006-08-25
DE60233319D1 (de) 2009-09-24
KR20040005955A (ko) 2004-01-16
WO2002101810A1 (en) 2002-12-19
TWI222142B (en) 2004-10-11
US20030136975A1 (en) 2003-07-24
CN100459071C (zh) 2009-02-04
EP1396018B8 (en) 2009-12-16
EP2091076A2 (en) 2009-08-19
JP4086778B2 (ja) 2008-05-14
EP1396018B1 (en) 2009-08-12
JP2008135775A (ja) 2008-06-12
EP2091076A3 (en) 2009-09-16
MY134124A (en) 2007-11-30
US20020185708A1 (en) 2002-12-12
US6534371B2 (en) 2003-03-18
EP1396018A1 (en) 2004-03-10
JP2004532531A (ja) 2004-10-21
CN1723550A (zh) 2006-01-18
ATE439682T1 (de) 2009-08-15

Similar Documents

Publication Publication Date Title
JP5166046B2 (ja) ＳｉＧｅバイポーラの歩留りを向上させるＣ打込み
US6455364B1 (en) Semiconductor device and method for fabricating the same
US10573730B2 (en) Bipolar transistor
JP2748898B2 (ja) 半導体装置およびその製造方法
JPH11354537A (ja) エピタキシャルベ―スをもつたて形バイポ―ラトランジスタの真性コレクタの選択ド―ピングを行う方法
US6913981B2 (en) Method of fabricating a bipolar transistor using selective epitaxially grown SiGe base layer
JP3507830B1 (ja) 半導体装置
US20030107051A1 (en) Super self -aligned heterojunction biplar transistor and its manufacturing method
US7317215B2 (en) SiGe heterojunction bipolar transistor (HBT)
JP2001196385A (ja) 垂直型バイポーラ・トランジスタの製造方法
US7235861B1 (en) NPN transistor having reduced extrinsic base resistance and improved manufacturability
US6830982B1 (en) Method for reducing extrinsic base resistance and improving manufacturability in an NPN transistor
JP2008235560A (ja) ヘテロ接合バイポーラトランジスタ
JP3456864B2 (ja) 半導体装置及びその製造方法
JPH10294321A (ja) ラテラルｐｎｐトランジスタおよびその製造方法
JP2638431B2 (ja) バイポーラトランジスタ
JPS641933B2 (ja)
JP2006216922A (ja) 横型バイポーラトランジスタ、およびそれを有する半導体装置、ならびにそれらの製造方法
JPS62272567A (ja) 半導体装置の製造方法
JP2004363267A (ja) バイポーラトランジスタ及び同バイポーラトランジスタを具備する半導体装置、並びにバイポーラトランジスタの製造方法及び同バイポーラトランジスタを具備する半導体装置の製造方法
JP2005166831A (ja) バイポーラトランジスタの製造方法
JP2007088310A (ja) 半導体装置およびその製造方法
JP2002246586A (ja) ヘテロ接合バイポーラトランジスタを構成要素として含む半導体装置及びその製造方法
JPH04239134A (ja) 半導体集積回路装置及びその製造方法
JP2005183811A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20110926

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20111004

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20111226

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120214

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120507

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120710

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120928

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20121204

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20121220

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20151228

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Ref document number: 5166046

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees