JP2000049244A - 半導体記憶装置及びその製造方法 - Google Patents
半導体記憶装置及びその製造方法Info
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- JP2000049244A JP2000049244A JP10217188A JP21718898A JP2000049244A JP 2000049244 A JP2000049244 A JP 2000049244A JP 10217188 A JP10217188 A JP 10217188A JP 21718898 A JP21718898 A JP 21718898A JP 2000049244 A JP2000049244 A JP 2000049244A
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Abstract
(57)【要約】
【課題】 ＭＩＯＳ構造不揮発性半導体記憶装置におい
て、低電圧化、高集積化及び高信頼化を実現する。 【解決手段】 Ｐ型半導体基板１０１上にゲート酸化膜
１０２、選択ゲート１０３及びＣＶＤシリコン酸化膜１
０４を形成後、レジスト１０５をマスクとしてヒ素１０
６を注入してドレイン拡散層１０７を形成する。ＣＶＤ
シリコン窒化膜からなるサイドウオール１０８を形成
し、そのサイドウオール１０８をマスクとしてヒ素１０
６を注入してソース拡散層１０９を形成する。パイロジ
ェニック酸化により、ドレイン拡散層１０７上とソース
拡散層１０９上に、熱酸化膜１１０を形成する。サイド
ウオール１０８及び露出したゲート酸化膜１０２を除去
した後、ＯＮＯ膜構造のキャリヤトラップ膜１１１及び
側壁絶縁膜１１３を形成する。選択ゲート１０３と直交
する方向に、制御ゲート１１４を形成する。
て、低電圧化、高集積化及び高信頼化を実現する。 【解決手段】 Ｐ型半導体基板１０１上にゲート酸化膜
１０２、選択ゲート１０３及びＣＶＤシリコン酸化膜１
０４を形成後、レジスト１０５をマスクとしてヒ素１０
６を注入してドレイン拡散層１０７を形成する。ＣＶＤ
シリコン窒化膜からなるサイドウオール１０８を形成
し、そのサイドウオール１０８をマスクとしてヒ素１０
６を注入してソース拡散層１０９を形成する。パイロジ
ェニック酸化により、ドレイン拡散層１０７上とソース
拡散層１０９上に、熱酸化膜１１０を形成する。サイド
ウオール１０８及び露出したゲート酸化膜１０２を除去
した後、ＯＮＯ膜構造のキャリヤトラップ膜１１１及び
側壁絶縁膜１１３を形成する。選択ゲート１０３と直交
する方向に、制御ゲート１１４を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、ＭＩＯＳ（Metal
Insulator Oxide Semiconductor）構造を持つ不揮発性
半導体記憶装置及びその製造方法に関し、特にＭＩＯＳ
構造からなるメモリ素子とＭＯＳ構造からなる選択素子
の２種類の素子で１ビットを形成している不揮発性半導
体記憶装置及びその製造方法に関するものである。その
ような半導体記憶装置は、低電圧、低消費電力の要望が
高い携帯機器に搭載される半導体製品に用いられる。
Insulator Oxide Semiconductor）構造を持つ不揮発性
半導体記憶装置及びその製造方法に関し、特にＭＩＯＳ
構造からなるメモリ素子とＭＯＳ構造からなる選択素子
の２種類の素子で１ビットを形成している不揮発性半導
体記憶装置及びその製造方法に関するものである。その
ような半導体記憶装置は、低電圧、低消費電力の要望が
高い携帯機器に搭載される半導体製品に用いられる。
【０００２】
【従来の技術】低電圧、低消費電力化を実現したスプリ
ットゲート（選択ゲート）を有するＳＰＩＮ（SPlit-ga
te-source-side-Injection-and-oNo-charge-strage-sta
ck）型のＭＩＯＳ構造の不揮発性半導体記憶装置をが提
案されている（１９９７ ＶＬＳＩシンポジウム 予縞
集 Ｐ６３〜６４参照（従来例１））。
ットゲート（選択ゲート）を有するＳＰＩＮ（SPlit-ga
te-source-side-Injection-and-oNo-charge-strage-sta
ck）型のＭＩＯＳ構造の不揮発性半導体記憶装置をが提
案されている（１９９７ ＶＬＳＩシンポジウム 予縞
集 Ｐ６３〜６４参照（従来例１））。
【０００３】図１は、従来例１を表す概略構成図であ
り、（ａ）は上面図、（ｂ）は（ａ）のＡ−Ａ’線に沿
った断面図である。（ｂ）において、コンタクトホール
は図示を省略する。半導体基板１０１に形成されたソー
ス拡散層１０９とドレイン拡散層１０７の間のチャネル
領域上には、ドレイン側に寄せてゲート絶縁膜を介して
選択ゲート１０３が形成されている。ドレイン拡散層１
０７はビットライン方向（（ａ）では縦方向、（ｂ）で
は紙面垂直方向）に分離されており、ソース拡散層１０
９はビットライン方向に連続した帯状に形成されてい
る。選択ゲート１０３もビットライン方向に延びた帯状
に形成されている。
り、（ａ）は上面図、（ｂ）は（ａ）のＡ−Ａ’線に沿
った断面図である。（ｂ）において、コンタクトホール
は図示を省略する。半導体基板１０１に形成されたソー
ス拡散層１０９とドレイン拡散層１０７の間のチャネル
領域上には、ドレイン側に寄せてゲート絶縁膜を介して
選択ゲート１０３が形成されている。ドレイン拡散層１
０７はビットライン方向（（ａ）では縦方向、（ｂ）で
は紙面垂直方向）に分離されており、ソース拡散層１０
９はビットライン方向に連続した帯状に形成されてい
る。選択ゲート１０３もビットライン方向に延びた帯状
に形成されている。
【０００４】ソース拡散層１０９と選択ゲート１０３の
間は離れており、その間の基板１０１上にはＯＮＯ膜か
らなるキャリヤトラップ膜１１１を介して制御ゲート１
１２が形成されている。制御ゲート１１２は選択ゲート
１０３とは絶縁され、選択ゲート１０３の側面に沿った
サイドウオールとして帯状に形成されている。各ドレイ
ン拡散層１０７はコンタクトホールを介してビットライ
ンに接続されている。
間は離れており、その間の基板１０１上にはＯＮＯ膜か
らなるキャリヤトラップ膜１１１を介して制御ゲート１
１２が形成されている。制御ゲート１１２は選択ゲート
１０３とは絶縁され、選択ゲート１０３の側面に沿った
サイドウオールとして帯状に形成されている。各ドレイ
ン拡散層１０７はコンタクトホールを介してビットライ
ンに接続されている。
【０００５】従来例１では、メモリをプログラムする場
合、ソース拡散層１０９を正バイアスを印加し、ドレイ
ン拡散層１０７を０Ｖにして、選択ゲート１０３下及び
制御ゲート１１２下のチャネル領域を軽い反転状態にし
て、選択ゲート１０３と制御ゲート１１２とのチャネル
方向に、ある幅を持った電界のギャップを形成してお
く。そして、制御ゲート１１２に正バイアスを印加する
ことで、そのギャップ近傍に形成されたチャネル方向電
界によって加速された電子がキャリヤトラップ膜１１１
に注入され（このことをソースサイド注入：ＳＳＩ注入
と言う）、メモリはプログラムされた状態になる。
合、ソース拡散層１０９を正バイアスを印加し、ドレイ
ン拡散層１０７を０Ｖにして、選択ゲート１０３下及び
制御ゲート１１２下のチャネル領域を軽い反転状態にし
て、選択ゲート１０３と制御ゲート１１２とのチャネル
方向に、ある幅を持った電界のギャップを形成してお
く。そして、制御ゲート１１２に正バイアスを印加する
ことで、そのギャップ近傍に形成されたチャネル方向電
界によって加速された電子がキャリヤトラップ膜１１１
に注入され（このことをソースサイド注入：ＳＳＩ注入
と言う）、メモリはプログラムされた状態になる。
【０００６】また、メモリを消去する場合は、ドレイン
拡散層１０７をＯＰＥＮ、選択ゲート１０３を０Ｖにし
た状態で、ソース拡散層１０９を正バイアス、制御ゲー
ト１１２を負バイアスにすることにより、バンド間トン
ネル電流によってソース拡散層１０９の近傍に誘起され
たホット・ホールが、制御ゲート１１２の負バイアスに
よって、キャリヤトラップ膜１１１に注入され、メモリ
は消去された状態になる。このように、各ゲート、ソー
ス拡散層及びドレイン拡散層それぞれに最適な電位を与
えることによって、所望のメモリ動作を行える。従来例
１では、図１に示す構造により、制御ゲート（ワード
線）印加電圧の伝達効率を従来の浮遊ゲート型のフラッ
シュメモリよりも改善し、低電圧化（電源電圧：１．８
Ｖ）を実現した。
拡散層１０７をＯＰＥＮ、選択ゲート１０３を０Ｖにし
た状態で、ソース拡散層１０９を正バイアス、制御ゲー
ト１１２を負バイアスにすることにより、バンド間トン
ネル電流によってソース拡散層１０９の近傍に誘起され
たホット・ホールが、制御ゲート１１２の負バイアスに
よって、キャリヤトラップ膜１１１に注入され、メモリ
は消去された状態になる。このように、各ゲート、ソー
ス拡散層及びドレイン拡散層それぞれに最適な電位を与
えることによって、所望のメモリ動作を行える。従来例
１では、図１に示す構造により、制御ゲート（ワード
線）印加電圧の伝達効率を従来の浮遊ゲート型のフラッ
シュメモリよりも改善し、低電圧化（電源電圧：１．８
Ｖ）を実現した。
【０００７】
【発明が解決しようとする課題】従来例１は各ビット毎
に拡散層コンタクトを必要とするＮＯＲ型不揮発性半導
体記憶装置なので、１ビットあたりの占有面積が大きく
なってしまい、集積化を阻害する要因となる。本発明
は、低電圧化、高集積化、高信頼化を実現できるスプリ
ットゲートを有したＳＰＩＮ型のＭＩＯＳ構造不揮発性
半導体記憶装置とその製造方法を提供することを目的と
するものである。
に拡散層コンタクトを必要とするＮＯＲ型不揮発性半導
体記憶装置なので、１ビットあたりの占有面積が大きく
なってしまい、集積化を阻害する要因となる。本発明
は、低電圧化、高集積化、高信頼化を実現できるスプリ
ットゲートを有したＳＰＩＮ型のＭＩＯＳ構造不揮発性
半導体記憶装置とその製造方法を提供することを目的と
するものである。
【０００８】
【課題を解決するための手段】本発明による半導体記憶
装置の一態様は、半導体基板に互いに平行な帯状のソー
ス拡散層及びドレイン拡散層が形成され、半導体基板上
のソース拡散層、ドレイン拡散層間のチャネル領域上に
はゲート絶縁膜を介して、ドレイン拡散層側に寄せら
れ、ソース拡散層とは間隔をもって、帯状の選択ゲート
がソース拡散層及びドレイン拡散層と平行な方向に形成
され、チャネル領域上でソース拡散層と選択ゲートとの
間の部分では書込み又は消去を行うキャリヤトラップ膜
を介し、かつ選択ゲート、ソース拡散層及びドレイン拡
散層上には絶縁膜を介して、帯状の制御ゲートが選択ゲ
ート、ソース拡散層及びドレイン拡散層と直交する方向
に形成されており、ソース拡散層及びドレイン拡散層を
所定の電位にした状態で、選択ゲートと制御ゲートによ
りチャネル領域の表面電位を制御して、キャリヤトラッ
プ膜へ電子又は正孔の注入を行うことによって電気的な
プログラムを可能にするＭＩＯＳ型の半導体記憶装置で
ある（Ａタイプ）。
装置の一態様は、半導体基板に互いに平行な帯状のソー
ス拡散層及びドレイン拡散層が形成され、半導体基板上
のソース拡散層、ドレイン拡散層間のチャネル領域上に
はゲート絶縁膜を介して、ドレイン拡散層側に寄せら
れ、ソース拡散層とは間隔をもって、帯状の選択ゲート
がソース拡散層及びドレイン拡散層と平行な方向に形成
され、チャネル領域上でソース拡散層と選択ゲートとの
間の部分では書込み又は消去を行うキャリヤトラップ膜
を介し、かつ選択ゲート、ソース拡散層及びドレイン拡
散層上には絶縁膜を介して、帯状の制御ゲートが選択ゲ
ート、ソース拡散層及びドレイン拡散層と直交する方向
に形成されており、ソース拡散層及びドレイン拡散層を
所定の電位にした状態で、選択ゲートと制御ゲートによ
りチャネル領域の表面電位を制御して、キャリヤトラッ
プ膜へ電子又は正孔の注入を行うことによって電気的な
プログラムを可能にするＭＩＯＳ型の半導体記憶装置で
ある（Ａタイプ）。
【０００９】埋込拡散層をビットラインに採用すること
によりコンタクト数を減少させることができるので、メ
モリ素子の縮小が可能になる。その結果、メモリ素子の
高集積化及び低電圧化を実現できるスプリットゲートを
有したＳＰＩＮ型のＭＩＯＳ構造不揮発性半導体記憶装
置を実現できる。
によりコンタクト数を減少させることができるので、メ
モリ素子の縮小が可能になる。その結果、メモリ素子の
高集積化及び低電圧化を実現できるスプリットゲートを
有したＳＰＩＮ型のＭＩＯＳ構造不揮発性半導体記憶装
置を実現できる。
【００１０】
【発明の実施の形態】本発明による半導体記憶装置の他
の態様は、半導体基板に互いに平行な帯状のソース拡散
層及びドレイン拡散層が形成され、半導体基板上のソー
ス拡散層、ドレイン拡散層間のチャネル領域上には、書
込み又は消去を行うキャリヤトラップ膜を介して、ドレ
イン拡散層側に寄せられ、ソース拡散層とは間隔をもっ
て、帯状の制御ゲートがソース拡散層及びドレイン拡散
層と平行な方向に形成され、チャネル領域上でソース拡
散層と選択ゲートとの間の部分ではゲート絶縁膜を介し
かつ制御ゲート、ソース拡散層及びドレイン拡散層上で
は絶縁膜を介して、帯状の選択ゲートが制御ゲート、ソ
ース拡散層及びドレイン拡散層と直交する方向に形成さ
れており、ソース拡散層及びドレイン拡散層を所定の電
位にした状態で、選択ゲートと制御ゲートでチャネル領
域の表面電位を制御して、キャリヤトラップ膜へ電子又
は正孔の注入を行うことによって電気的なプログラムを
可能にするＭＩＯＳ型の半導体記憶装置である（Ｂタイ
プ）。
の態様は、半導体基板に互いに平行な帯状のソース拡散
層及びドレイン拡散層が形成され、半導体基板上のソー
ス拡散層、ドレイン拡散層間のチャネル領域上には、書
込み又は消去を行うキャリヤトラップ膜を介して、ドレ
イン拡散層側に寄せられ、ソース拡散層とは間隔をもっ
て、帯状の制御ゲートがソース拡散層及びドレイン拡散
層と平行な方向に形成され、チャネル領域上でソース拡
散層と選択ゲートとの間の部分ではゲート絶縁膜を介し
かつ制御ゲート、ソース拡散層及びドレイン拡散層上で
は絶縁膜を介して、帯状の選択ゲートが制御ゲート、ソ
ース拡散層及びドレイン拡散層と直交する方向に形成さ
れており、ソース拡散層及びドレイン拡散層を所定の電
位にした状態で、選択ゲートと制御ゲートでチャネル領
域の表面電位を制御して、キャリヤトラップ膜へ電子又
は正孔の注入を行うことによって電気的なプログラムを
可能にするＭＩＯＳ型の半導体記憶装置である（Ｂタイ
プ）。
【００１１】この場合も、埋込拡散層をビットラインに
採用することによりコンタクト数を減少させることがで
きるので、メモリ素子の縮小が可能になる。その結果、
メモリ素子の高集積化及び低電圧化を実現できるスプリ
ットゲートを有したＳＰＩＮ型のＭＩＯＳ構造不揮発性
半導体記憶装置を実現できる。
採用することによりコンタクト数を減少させることがで
きるので、メモリ素子の縮小が可能になる。その結果、
メモリ素子の高集積化及び低電圧化を実現できるスプリ
ットゲートを有したＳＰＩＮ型のＭＩＯＳ構造不揮発性
半導体記憶装置を実現できる。
【００１２】ソース拡散層上及びドレイン拡散層上の絶
縁膜はキャリヤトラップ膜よりも厚く形成されているこ
とが好ましい。その結果、その絶縁膜の耐圧を向上させ
ることができ、半導体記憶装置の信頼性が向上する。キ
ャリヤトラップ膜は、酸化膜／窒化膜／酸化膜の積層膜
からなるＯＮＯ構造で形成されていることが好ましい。
その結果、トラップされたキャリヤがキャリヤトラップ
膜から放出されにくくなるので、電荷保持特性を向上さ
せることができる。
縁膜はキャリヤトラップ膜よりも厚く形成されているこ
とが好ましい。その結果、その絶縁膜の耐圧を向上させ
ることができ、半導体記憶装置の信頼性が向上する。キ
ャリヤトラップ膜は、酸化膜／窒化膜／酸化膜の積層膜
からなるＯＮＯ構造で形成されていることが好ましい。
その結果、トラップされたキャリヤがキャリヤトラップ
膜から放出されにくくなるので、電荷保持特性を向上さ
せることができる。
【００１３】本発明によるＭＩＯＳ型の半導体記憶装置
の製造方法の一態様は、以下の（ａ）〜（ｇ）の工程を
含むものである。 （ａ）ＭＩＯＳ型半導体記憶装置のソース拡散層とドレ
イン拡散層が形成される領域の間の半導体基板上に、ゲ
ート絶縁膜を介して帯状の選択ゲートを形成する工程、
（ｂ）選択ゲートの一方の側面に隣接する半導体基板
に、ドレイン拡散層となる帯状の不純物拡散層を形成す
る工程、（ｃ）選択ゲートの側面に、チャネル方向に所
望の厚さをもった耐酸化性の側壁膜を形成する工程、
（ｄ）側壁膜に対して自己整合的に、ソース拡散層とな
る帯状の不純物拡散層を形成する工程、（ｅ）熱酸化法
により、不純物拡散層上に熱酸化膜を形成する工程、
（ｆ）側壁膜を除去した後に、露出した半導体基板上に
キャリヤトラップ膜を形成するとともに、他の表面上に
も絶縁膜を形成する工程、（ｇ）選択ゲートに直交する
方向に帯状の制御ゲートを形成する工程。
の製造方法の一態様は、以下の（ａ）〜（ｇ）の工程を
含むものである。 （ａ）ＭＩＯＳ型半導体記憶装置のソース拡散層とドレ
イン拡散層が形成される領域の間の半導体基板上に、ゲ
ート絶縁膜を介して帯状の選択ゲートを形成する工程、
（ｂ）選択ゲートの一方の側面に隣接する半導体基板
に、ドレイン拡散層となる帯状の不純物拡散層を形成す
る工程、（ｃ）選択ゲートの側面に、チャネル方向に所
望の厚さをもった耐酸化性の側壁膜を形成する工程、
（ｄ）側壁膜に対して自己整合的に、ソース拡散層とな
る帯状の不純物拡散層を形成する工程、（ｅ）熱酸化法
により、不純物拡散層上に熱酸化膜を形成する工程、
（ｆ）側壁膜を除去した後に、露出した半導体基板上に
キャリヤトラップ膜を形成するとともに、他の表面上に
も絶縁膜を形成する工程、（ｇ）選択ゲートに直交する
方向に帯状の制御ゲートを形成する工程。
【００１４】上記の半導体記憶装置の製造方法によれ
ば、本発明のＡタイプの半導体記憶装置を製造すること
ができ、特にビットラインを構成する不純物拡散層と制
御ゲートとを絶縁する絶縁膜の膜厚設定の自由度が大き
くとれる。
ば、本発明のＡタイプの半導体記憶装置を製造すること
ができ、特にビットラインを構成する不純物拡散層と制
御ゲートとを絶縁する絶縁膜の膜厚設定の自由度が大き
くとれる。
【００１５】本発明によるＭＩＯＳ型の半導体記憶装置
の製造方法の他の態様は、以下の（ａ）〜（ｇ）の工程
を含むものである。 （ａ）ＭＩＯＳ型半導体記憶装置のソース拡散層とドレ
イン拡散層が形成される領域の間の半導体基板上に、ゲ
ート絶縁膜を介して帯状の選択ゲートを形成する工程、
（ｂ）選択ゲートの一方の側面に隣接する半導体基板
に、ドレイン拡散層となる帯状の不純物拡散層を形成す
る工程、（ｃ）選択ゲートの一方の側面に、チャネル方
向に所望の厚さをもった側壁膜を形成する工程、（ｄ）
側壁膜に対して自己整合的に、ソース拡散層となる帯状
の不純物拡散層を形成する工程、（ｅ）側壁膜を除去し
た後、熱酸化法により、不純物拡散層上に熱酸化膜と、
半導体基板上の側壁膜が形成されていた領域にキャリヤ
トラップ膜のボトム酸化膜を同時に形成する工程、
（ｆ）半導体基板上の全面にキャリヤトラップ膜の残り
の膜を形成する工程、（ｇ）選択ゲートに直交する方向
に帯状の制御ゲートを形成する工程。
の製造方法の他の態様は、以下の（ａ）〜（ｇ）の工程
を含むものである。 （ａ）ＭＩＯＳ型半導体記憶装置のソース拡散層とドレ
イン拡散層が形成される領域の間の半導体基板上に、ゲ
ート絶縁膜を介して帯状の選択ゲートを形成する工程、
（ｂ）選択ゲートの一方の側面に隣接する半導体基板
に、ドレイン拡散層となる帯状の不純物拡散層を形成す
る工程、（ｃ）選択ゲートの一方の側面に、チャネル方
向に所望の厚さをもった側壁膜を形成する工程、（ｄ）
側壁膜に対して自己整合的に、ソース拡散層となる帯状
の不純物拡散層を形成する工程、（ｅ）側壁膜を除去し
た後、熱酸化法により、不純物拡散層上に熱酸化膜と、
半導体基板上の側壁膜が形成されていた領域にキャリヤ
トラップ膜のボトム酸化膜を同時に形成する工程、
（ｆ）半導体基板上の全面にキャリヤトラップ膜の残り
の膜を形成する工程、（ｇ）選択ゲートに直交する方向
に帯状の制御ゲートを形成する工程。
【００１６】上記の半導体記憶装置の製造方法によれ
ば、本発明のＡタイプの半導体記憶装置を製造すること
ができ、特にキャリヤトラップ膜のボトム酸化膜形成と
ビットラインを構成する不純物拡散層と制御ゲートとを
絶縁する絶縁膜形成を同時に行うことでプロセスステッ
プの低減による製造コスト低減を図れる。
ば、本発明のＡタイプの半導体記憶装置を製造すること
ができ、特にキャリヤトラップ膜のボトム酸化膜形成と
ビットラインを構成する不純物拡散層と制御ゲートとを
絶縁する絶縁膜形成を同時に行うことでプロセスステッ
プの低減による製造コスト低減を図れる。
【００１７】本発明によるＭＩＯＳ型の半導体記憶装置
の製造方法のさらに他の態様は、以下の（ａ）〜（ｆ）
の工程を含むものである。 （ａ）ＭＩＯＳ型半導体記憶装置のソース拡散層とドレ
イン拡散層が形成される領域の間の半導体基板上に、キ
ャリヤトラップ膜とを介して帯状の制御ゲートを形成す
る工程、（ｂ）制御ゲートの一方の側面に、チャネル方
向に所望の厚さをもった耐酸化性の側壁膜を形成する工
程、（ｃ）側壁膜に対して自己整合的に、ソース拡散層
及びドレイン拡散層となる不純物拡散層を形成する工
程、（ｄ）熱酸化法により、不純物拡散層上に熱酸化膜
を形成する工程、（ｅ）側壁膜を除去した後に、少なく
とも半導体基板上の絶縁膜が形成されていた領域にゲー
ト絶縁膜を形成するとともに、他の表面上にも絶縁膜を
形成する工程、（ｆ）制御ゲートに直交する方向に帯状
の選択ゲートを形成する工程。
の製造方法のさらに他の態様は、以下の（ａ）〜（ｆ）
の工程を含むものである。 （ａ）ＭＩＯＳ型半導体記憶装置のソース拡散層とドレ
イン拡散層が形成される領域の間の半導体基板上に、キ
ャリヤトラップ膜とを介して帯状の制御ゲートを形成す
る工程、（ｂ）制御ゲートの一方の側面に、チャネル方
向に所望の厚さをもった耐酸化性の側壁膜を形成する工
程、（ｃ）側壁膜に対して自己整合的に、ソース拡散層
及びドレイン拡散層となる不純物拡散層を形成する工
程、（ｄ）熱酸化法により、不純物拡散層上に熱酸化膜
を形成する工程、（ｅ）側壁膜を除去した後に、少なく
とも半導体基板上の絶縁膜が形成されていた領域にゲー
ト絶縁膜を形成するとともに、他の表面上にも絶縁膜を
形成する工程、（ｆ）制御ゲートに直交する方向に帯状
の選択ゲートを形成する工程。
【００１８】上記の半導体記憶装置の製造方法によれ
ば、本発明のＢタイプの半導体記憶装置を製造すること
ができ、特にビットラインを構成する不純物拡散層と制
御ゲートとを絶縁する絶縁膜の膜厚設定の自由度が大き
くとれる。
ば、本発明のＢタイプの半導体記憶装置を製造すること
ができ、特にビットラインを構成する不純物拡散層と制
御ゲートとを絶縁する絶縁膜の膜厚設定の自由度が大き
くとれる。
【００１９】本発明によるＭＩＯＳ型の半導体記憶装置
の製造方法のさらに他の態様は、以下の（ａ）〜（ｅ）
の工程を含むものである。 （ａ）ＭＩＯＳ型半導体記憶装置のソース拡散層とドレ
イン拡散層が形成される領域の間の半導体基板上に、キ
ャリヤトラップ膜を介して帯状の制御ゲートを形成する
工程、（ｂ）制御ゲートの一方の側面に、チャネル方向
に所望の厚さをもった側壁膜を形成する工程、（ｃ）側
壁膜に対して自己整合的に、ソース拡散層及びドレイン
拡散層となる不純物拡散層を形成する工程、（ｄ）側壁
膜を除去した後、熱酸化法により、不純物拡散層上に熱
酸化膜、半導体基板上の側壁膜が形成されていた領域に
ゲート酸化膜、及び露出している制御ゲート表面に絶縁
膜を同時に形成する工程、（ｅ）前制御択ゲートに直交
する方向に帯状の選択ゲートを形成する工程。
の製造方法のさらに他の態様は、以下の（ａ）〜（ｅ）
の工程を含むものである。 （ａ）ＭＩＯＳ型半導体記憶装置のソース拡散層とドレ
イン拡散層が形成される領域の間の半導体基板上に、キ
ャリヤトラップ膜を介して帯状の制御ゲートを形成する
工程、（ｂ）制御ゲートの一方の側面に、チャネル方向
に所望の厚さをもった側壁膜を形成する工程、（ｃ）側
壁膜に対して自己整合的に、ソース拡散層及びドレイン
拡散層となる不純物拡散層を形成する工程、（ｄ）側壁
膜を除去した後、熱酸化法により、不純物拡散層上に熱
酸化膜、半導体基板上の側壁膜が形成されていた領域に
ゲート酸化膜、及び露出している制御ゲート表面に絶縁
膜を同時に形成する工程、（ｅ）前制御択ゲートに直交
する方向に帯状の選択ゲートを形成する工程。
【００２０】上記の半導体記憶装置の製造方法によれ
ば、本発明のＢタイプの半導体記憶装置を製造すること
ができ、特に選択ゲート絶縁膜である熱酸化膜形成と、
ビットラインを構成する不純物拡散層と制御ゲートとを
絶縁する絶縁膜形成を同時に行うことでプロセスステッ
プの低減による製造コスト低減を図れる。耐酸化性の側
壁膜は窒化膜であることが好ましい。窒化膜を形成する
量産装置の完成度は高いので、量産時におけるプロセス
安定化を図ることができる。
ば、本発明のＢタイプの半導体記憶装置を製造すること
ができ、特に選択ゲート絶縁膜である熱酸化膜形成と、
ビットラインを構成する不純物拡散層と制御ゲートとを
絶縁する絶縁膜形成を同時に行うことでプロセスステッ
プの低減による製造コスト低減を図れる。耐酸化性の側
壁膜は窒化膜であることが好ましい。窒化膜を形成する
量産装置の完成度は高いので、量産時におけるプロセス
安定化を図ることができる。
【００２１】
【実施例】（実施例１）図２は、半導体記憶装置の一実
施例（Ａタイプ）を表す概略構成図であり、（ａ）は上
面図、（ｂ）は（ａ）のＢ−Ｂ’線に沿った断面図であ
り、（ｃ）はＯＮＯ膜の拡大断面図である。半導体基板
１０１に、ビットラインを構成する帯状のドレイン拡散
層１０７及びソース拡散層１０９が（ａ）では縦方向
に、（ｂ）では紙面垂直方向に形成されている。ドレイ
ン拡散層１０７、ソース拡散層１０９間の半導体基板１
０１表面にはチャネル領域が形成されている。ビットラ
イン方向に並んだチャネル領域は素子分離膜１２４によ
り分離されている。
施例（Ａタイプ）を表す概略構成図であり、（ａ）は上
面図、（ｂ）は（ａ）のＢ−Ｂ’線に沿った断面図であ
り、（ｃ）はＯＮＯ膜の拡大断面図である。半導体基板
１０１に、ビットラインを構成する帯状のドレイン拡散
層１０７及びソース拡散層１０９が（ａ）では縦方向
に、（ｂ）では紙面垂直方向に形成されている。ドレイ
ン拡散層１０７、ソース拡散層１０９間の半導体基板１
０１表面にはチャネル領域が形成されている。ビットラ
イン方向に並んだチャネル領域は素子分離膜１２４によ
り分離されている。
【００２２】チャネル領域の半導体基板１０１上には、
ゲート酸化膜１０２を介して、ドレイン拡散層１０７に
一部重複し、ソース拡散層１０９と間隔をもって、ビッ
トラインと平行な方向に帯状の選択ゲート１０３が形成
されている。選択ゲート１０３、ソース拡散層１０９間
の半導体基板１０１上には、電子を保持して書込／消去
を行うキャリヤトラップ膜（ＯＮＯ膜）１１１を介し、
ドレイン拡散層１０７及びソース拡散層１０９とは熱酸
化膜１１０を介し、選択ゲート１０３とは絶縁膜１１３
を介して、ビットラインと直交する方向に帯状の制御ゲ
ート１１４がチャネル領域を通るように形成されてい
る。キャリヤトラップ膜１１１は、（ｃ）に示すよう
に、ボトム酸化膜１１１ａ、窒化膜１１１ｂ、トップ酸
化膜１１１ｃから構成されている。熱酸化膜１１０は、
キャリヤトラップ膜１１１よりも厚く形成されている。
また、絶縁膜１１３はＯＮＯ膜であってもよい。
ゲート酸化膜１０２を介して、ドレイン拡散層１０７に
一部重複し、ソース拡散層１０９と間隔をもって、ビッ
トラインと平行な方向に帯状の選択ゲート１０３が形成
されている。選択ゲート１０３、ソース拡散層１０９間
の半導体基板１０１上には、電子を保持して書込／消去
を行うキャリヤトラップ膜（ＯＮＯ膜）１１１を介し、
ドレイン拡散層１０７及びソース拡散層１０９とは熱酸
化膜１１０を介し、選択ゲート１０３とは絶縁膜１１３
を介して、ビットラインと直交する方向に帯状の制御ゲ
ート１１４がチャネル領域を通るように形成されてい
る。キャリヤトラップ膜１１１は、（ｃ）に示すよう
に、ボトム酸化膜１１１ａ、窒化膜１１１ｂ、トップ酸
化膜１１１ｃから構成されている。熱酸化膜１１０は、
キャリヤトラップ膜１１１よりも厚く形成されている。
また、絶縁膜１１３はＯＮＯ膜であってもよい。
【００２３】表１は本実施例の動作条件を示す表であ
る。表１に示すように、制御ゲート、選択ゲート、ソー
ス拡散層及びドレイン拡散層にそれぞれ最適な電位を与
えることによって、所望のメモリ動作を行える。
る。表１に示すように、制御ゲート、選択ゲート、ソー
ス拡散層及びドレイン拡散層にそれぞれ最適な電位を与
えることによって、所望のメモリ動作を行える。
【００２４】
【表１】
【００２５】プログラム動作は、図１の従来例で説明し
たところと同じであり、ＳＳＩ注入により行われる。消
去動作も図１のものと同じである。読出しは選択ゲート
１０３と制御ゲート１１４によりメモリセルをマトリク
ス選択し、ドレインからソースへの通電の有無をビット
ラインに接続されたセンスアンプで検出することによ
り、プログラム状態か消去状態かの検出を行う。
たところと同じであり、ＳＳＩ注入により行われる。消
去動作も図１のものと同じである。読出しは選択ゲート
１０３と制御ゲート１１４によりメモリセルをマトリク
ス選択し、ドレインからソースへの通電の有無をビット
ラインに接続されたセンスアンプで検出することによ
り、プログラム状態か消去状態かの検出を行う。
【００２６】（実施例２）図３は、半導体記憶装置の他
の実施例（Ｂタイプ）を表す概略構成図であり、（ａ）
は上面図、（ｂ）は（ａ）のＣ−Ｃ’線に沿った断面図
である。図２と同様に、半導体基板１０１に、ビットラ
インを構成する帯状のドレイン拡散層１０７及びソース
拡散層１０９、並びにチャネル領域が形成され、半導体
基板1１０１上には素子分離膜１２４が形成されてい
る。
の実施例（Ｂタイプ）を表す概略構成図であり、（ａ）
は上面図、（ｂ）は（ａ）のＣ−Ｃ’線に沿った断面図
である。図２と同様に、半導体基板１０１に、ビットラ
インを構成する帯状のドレイン拡散層１０７及びソース
拡散層１０９、並びにチャネル領域が形成され、半導体
基板1１０１上には素子分離膜１２４が形成されてい
る。
【００２７】チャネル領域の半導体基板１０１上には、
キャリヤトラップ膜１１５となるＯＮＯ膜を介して、ド
レイン拡散層１０７に一部重複し、ソース拡散層１０９
と間隔をもって、ビットラインと平行な方向に帯状の制
御ゲート１１６が形成されている。制御ゲート１１６、
ソース拡散層１０９間の半導体基板１０１上には、ゲー
ト酸化膜１１７を介し、ドレイン拡散層１０７及びソー
ス拡散層１０９とは熱酸化膜１１０を介し、制御ゲート
１１６とは絶縁膜１１８を介して、ビットラインと直交
する方向に帯状の選択ゲート１１９がチャネル領域を通
るように形成されている。熱酸化膜１１０はキャリヤト
ラップ膜１１５よりも厚く形成されている。
キャリヤトラップ膜１１５となるＯＮＯ膜を介して、ド
レイン拡散層１０７に一部重複し、ソース拡散層１０９
と間隔をもって、ビットラインと平行な方向に帯状の制
御ゲート１１６が形成されている。制御ゲート１１６、
ソース拡散層１０９間の半導体基板１０１上には、ゲー
ト酸化膜１１７を介し、ドレイン拡散層１０７及びソー
ス拡散層１０９とは熱酸化膜１１０を介し、制御ゲート
１１６とは絶縁膜１１８を介して、ビットラインと直交
する方向に帯状の選択ゲート１１９がチャネル領域を通
るように形成されている。熱酸化膜１１０はキャリヤト
ラップ膜１１５よりも厚く形成されている。
【００２８】表２は、本実施例の動作条件を示す表であ
る。表２に示すように、制御ゲート、選択ゲート、ソー
ス拡散層及びドレイン拡散層にそれぞれ最適な電位を与
えることによって、所望のメモリ動作を行える。
る。表２に示すように、制御ゲート、選択ゲート、ソー
ス拡散層及びドレイン拡散層にそれぞれ最適な電位を与
えることによって、所望のメモリ動作を行える。
【００２９】
【表２】
【００３０】ここで、図２と表１からわかるように、プ
ログラム動作時には制御ゲート１１４とドレイン拡散層
１０７との間には、９Ｖ−０Ｖ＝９Ｖの電圧が印加さ
れ、消去動作時には制御ゲート１１４とソース拡散層１
０９との間には、７Ｖ−（−９Ｖ）＝１６Ｖの電圧が印
加される。また、図３と表２からわかるように、プログ
ラム動作時には選択ゲート１１９とソース拡散層１０９
との間には、９Ｖ−０Ｖ＝９Ｖの電圧が印加され、消去
動作時には選択ゲート１１９とドレイン拡散層１０７と
の間には、７Ｖ−（−９Ｖ）＝１６Ｖの電圧が印加され
る。
ログラム動作時には制御ゲート１１４とドレイン拡散層
１０７との間には、９Ｖ−０Ｖ＝９Ｖの電圧が印加さ
れ、消去動作時には制御ゲート１１４とソース拡散層１
０９との間には、７Ｖ−（−９Ｖ）＝１６Ｖの電圧が印
加される。また、図３と表２からわかるように、プログ
ラム動作時には選択ゲート１１９とソース拡散層１０９
との間には、９Ｖ−０Ｖ＝９Ｖの電圧が印加され、消去
動作時には選択ゲート１１９とドレイン拡散層１０７と
の間には、７Ｖ−（−９Ｖ）＝１６Ｖの電圧が印加され
る。
【００３１】これらからわかるように、仮想接地分割
（バーチャルグランドアレイ型）のスプリットゲートを
有するＭＩＯＳ構造不揮発性半導体記憶装置では、ソー
ス拡散層又はドレイン拡散層と選択ゲート又は制御ゲー
トとの絶縁耐圧の信頼性が問題となる。よって、ここで
示す本発明においては、ソース拡散層及びドレイン拡散
層上に不純物（一般的には、Ｐ型半導体基板を用いるの
でヒ素）を注入し、熱酸化法による増速酸化を利用して
比較的厚い熱酸化膜を形成し、上記の問題を回避してい
る。
（バーチャルグランドアレイ型）のスプリットゲートを
有するＭＩＯＳ構造不揮発性半導体記憶装置では、ソー
ス拡散層又はドレイン拡散層と選択ゲート又は制御ゲー
トとの絶縁耐圧の信頼性が問題となる。よって、ここで
示す本発明においては、ソース拡散層及びドレイン拡散
層上に不純物（一般的には、Ｐ型半導体基板を用いるの
でヒ素）を注入し、熱酸化法による増速酸化を利用して
比較的厚い熱酸化膜を形成し、上記の問題を回避してい
る。
【００３２】（実施例３）図４は、Ａタイプの実施例を
製造する製造方法の一実施例を表す工程断面図である。
図４を用いてその実施例を説明する。まず、（ａ）に示
すように、公知技術によりＰ型半導体基板１０１にＰ型
ウエル（図示せず）と素子分離用のフィールド酸化膜
（図示せず）を形成し、続いてゲート酸化膜１０２を７
〜１１ｎｍ、その上に選択ゲート１０３となるポリシリ
コン膜を１００〜１５０ｎｍ、さらにその上にＣＶＤシ
リコン酸化膜１０４を２００ｎｍ〜３５０ｎｍ形成す
る。フォトリソグラフィーと異方性エッチングにより、
選択ゲート１０３となるポリシリコン膜とＣＶＤシリコ
ン酸化膜１０４をビットライン方向（紙面垂直方向）に
延びる帯状にパターニングし、選択ゲート１０３、ＣＶ
Ｄシリコン酸化膜１０４から構成されるスタックゲート
を形成する。
製造する製造方法の一実施例を表す工程断面図である。
図４を用いてその実施例を説明する。まず、（ａ）に示
すように、公知技術によりＰ型半導体基板１０１にＰ型
ウエル（図示せず）と素子分離用のフィールド酸化膜
（図示せず）を形成し、続いてゲート酸化膜１０２を７
〜１１ｎｍ、その上に選択ゲート１０３となるポリシリ
コン膜を１００〜１５０ｎｍ、さらにその上にＣＶＤシ
リコン酸化膜１０４を２００ｎｍ〜３５０ｎｍ形成す
る。フォトリソグラフィーと異方性エッチングにより、
選択ゲート１０３となるポリシリコン膜とＣＶＤシリコ
ン酸化膜１０４をビットライン方向（紙面垂直方向）に
延びる帯状にパターニングし、選択ゲート１０３、ＣＶ
Ｄシリコン酸化膜１０４から構成されるスタックゲート
を形成する。
【００３３】次に、（ｂ）に示すように、フォトリソグ
ラフィー技術により、ドレイン拡散層１０７形成領域を
開口するようにレジスト１０５を形成する。次に、Ｎ型
不純物のヒ素１０６を注入エネルギーが７０ｋｅＶ、ド
ーズ量が５×１０15ｃｍ-2の条件で注入し、ドレイン拡
散層１０７を形成する。次に、（ｃ）に示すように、耐
酸化性を持つＣＶＤシリコン窒化膜を３００ｎｍ〜４０
０ｎｍの厚さでＰ型半導体基板１０１全面に形成し、続
いて異方性エッチングによりスタックゲートの側壁にＣ
ＶＤシリコン窒化膜からなるサイドウオール１０８を形
成する。この時、ゲート酸化膜１０２とＣＶＤシリコン
酸化膜１０４はＣＶＤシリコン窒化膜の異方性エッチン
グのストッパー膜として用いられる。
ラフィー技術により、ドレイン拡散層１０７形成領域を
開口するようにレジスト１０５を形成する。次に、Ｎ型
不純物のヒ素１０６を注入エネルギーが７０ｋｅＶ、ド
ーズ量が５×１０15ｃｍ-2の条件で注入し、ドレイン拡
散層１０７を形成する。次に、（ｃ）に示すように、耐
酸化性を持つＣＶＤシリコン窒化膜を３００ｎｍ〜４０
０ｎｍの厚さでＰ型半導体基板１０１全面に形成し、続
いて異方性エッチングによりスタックゲートの側壁にＣ
ＶＤシリコン窒化膜からなるサイドウオール１０８を形
成する。この時、ゲート酸化膜１０２とＣＶＤシリコン
酸化膜１０４はＣＶＤシリコン窒化膜の異方性エッチン
グのストッパー膜として用いられる。
【００３４】サイドウオール１０８形成用に堆積するＣ
ＶＤシリコン窒化膜の厚さは、最終的なメモリトランジ
スタ領域（選択ゲート１０３、ソース拡散層１０９間の
チャネル領域の制御ゲート１１４でコントロールされる
領域）のゲート長が１０〜１５ｎｍ程度になるように最
適化するのが好ましい。次に、サイドウオール１０８を
マスクとして自己整合的にＮ型不純物のヒ素１０６を注
入エネルギーが７０ｋｅＶ、ドーズ量が５×１０15ｃｍ
-2の条件で注入し、ソース拡散層１０９を形成する。
ＶＤシリコン窒化膜の厚さは、最終的なメモリトランジ
スタ領域（選択ゲート１０３、ソース拡散層１０９間の
チャネル領域の制御ゲート１１４でコントロールされる
領域）のゲート長が１０〜１５ｎｍ程度になるように最
適化するのが好ましい。次に、サイドウオール１０８を
マスクとして自己整合的にＮ型不純物のヒ素１０６を注
入エネルギーが７０ｋｅＶ、ドーズ量が５×１０15ｃｍ
-2の条件で注入し、ソース拡散層１０９を形成する。
【００３５】次に、（ｄ）に示すように、処理温度が９
００℃、流量比がＮ2／Ｏ2／Ｈ2＝１５００／５０００
／５０００（ｃｃ）のパイロジェニック酸化により、サ
イドウオール１０８で覆われていないドレイン拡散層１
０７上とソース拡散層１０９上に、熱酸化膜１１０を１
５０〜３００ｎｍの膜厚で形成する。この時ドレイン拡
散層１０７側のサイドウオール１０８下にはヒ素が注入
されている（増速酸化の効果がある）ので、ＣＶＤシリ
コン窒化膜のサイドウオール１０８下の半導体基板１０
１まで十分酸化する。ソース拡散層１０９側のサイドウ
オール１０８下にはヒ素が注入されていない（増速酸化
の効果はない）ので、ＣＶＤシリコン窒化膜のサイドウ
オール１０８下まで酸化が進むことはない。ドレイン拡
散層１０７及びソース拡散層１０９中のヒ素の活性化
は、この工程までに別に熱工程を設けて行ってもよい
し、このパイロジェニック酸化時に熱酸化膜１１０の形
成と同時に行ってもよい。
００℃、流量比がＮ2／Ｏ2／Ｈ2＝１５００／５０００
／５０００（ｃｃ）のパイロジェニック酸化により、サ
イドウオール１０８で覆われていないドレイン拡散層１
０７上とソース拡散層１０９上に、熱酸化膜１１０を１
５０〜３００ｎｍの膜厚で形成する。この時ドレイン拡
散層１０７側のサイドウオール１０８下にはヒ素が注入
されている（増速酸化の効果がある）ので、ＣＶＤシリ
コン窒化膜のサイドウオール１０８下の半導体基板１０
１まで十分酸化する。ソース拡散層１０９側のサイドウ
オール１０８下にはヒ素が注入されていない（増速酸化
の効果はない）ので、ＣＶＤシリコン窒化膜のサイドウ
オール１０８下まで酸化が進むことはない。ドレイン拡
散層１０７及びソース拡散層１０９中のヒ素の活性化
は、この工程までに別に熱工程を設けて行ってもよい
し、このパイロジェニック酸化時に熱酸化膜１１０の形
成と同時に行ってもよい。
【００３６】次に、（ｅ）に示すように、熱リン酸を用
いたウエットエッチングにより、サイドウオール１０８
を除去し、続いてフッ酸水溶液を用いたウエットエッチ
ングにより、少なくともメモリトランジスタ領域にある
ゲート酸化膜１０２を除去した後、Ｐ型半導体基板１０
１全面に公知技術により、ボトム酸化膜を５〜１０ｎ
ｍ、窒化膜を１０〜２０ｎｍ、トップ酸化膜を１０〜２
０ｎｍの膜厚で形成し、ＯＮＯ膜構造のキャリヤトラッ
プ膜１１１を形成する。この時、スタックゲートの側壁
にもキャリヤトラップ膜１１１を構成するＯＮＯ膜が形
成され、このＯＮＯ膜が側壁膜１１３になる。
いたウエットエッチングにより、サイドウオール１０８
を除去し、続いてフッ酸水溶液を用いたウエットエッチ
ングにより、少なくともメモリトランジスタ領域にある
ゲート酸化膜１０２を除去した後、Ｐ型半導体基板１０
１全面に公知技術により、ボトム酸化膜を５〜１０ｎ
ｍ、窒化膜を１０〜２０ｎｍ、トップ酸化膜を１０〜２
０ｎｍの膜厚で形成し、ＯＮＯ膜構造のキャリヤトラッ
プ膜１１１を形成する。この時、スタックゲートの側壁
にもキャリヤトラップ膜１１１を構成するＯＮＯ膜が形
成され、このＯＮＯ膜が側壁膜１１３になる。
【００３７】そして、最後に（ｆ）に示すように、制御
ゲート１１４となるポリシリコン膜を１００〜１５０ｎ
ｍ、その上にタングステンシリサイドを５０〜１５０ｎ
ｍ形成した後、フォトリソグラフィーと異方性エッチン
グにより、制御ゲート１１４となるポリシリコン膜及び
タングステンシリサイドをワードライン方向（選択ゲー
ト１０３と直交する方向）に、制御ゲート１１２を形成
する。その後、公知技術により、周辺トランジスタ、層
間膜、コンタクトホール、メタル配線などを形成し、Ｍ
ＩＯＳ構造不揮発性半導体記憶装置を完成する。
ゲート１１４となるポリシリコン膜を１００〜１５０ｎ
ｍ、その上にタングステンシリサイドを５０〜１５０ｎ
ｍ形成した後、フォトリソグラフィーと異方性エッチン
グにより、制御ゲート１１４となるポリシリコン膜及び
タングステンシリサイドをワードライン方向（選択ゲー
ト１０３と直交する方向）に、制御ゲート１１２を形成
する。その後、公知技術により、周辺トランジスタ、層
間膜、コンタクトホール、メタル配線などを形成し、Ｍ
ＩＯＳ構造不揮発性半導体記憶装置を完成する。
【００３８】（実施例４）次に、Ａタイプの実施例を製
造する製造方法の他の実施例を説明する。図５は、その
実施例を表す工程断面図である。（ａ）〜（ｃ）及び
（ｆ）は、図４（ａ）〜（ｃ）及び（ｆ）と同様なの
で、説明を省略する。まず、（ａ）〜（ｃ）までは、図
４（ａ）〜（ｃ）と同様のプロセス処理を行う。この実
施例では、スタックゲートの側壁に形成するサイドウオ
ール１０８ａは耐酸化性の膜である必要はなく、ポリシ
リコン膜なども適用できる。
造する製造方法の他の実施例を説明する。図５は、その
実施例を表す工程断面図である。（ａ）〜（ｃ）及び
（ｆ）は、図４（ａ）〜（ｃ）及び（ｆ）と同様なの
で、説明を省略する。まず、（ａ）〜（ｃ）までは、図
４（ａ）〜（ｃ）と同様のプロセス処理を行う。この実
施例では、スタックゲートの側壁に形成するサイドウオ
ール１０８ａは耐酸化性の膜である必要はなく、ポリシ
リコン膜なども適用できる。
【００３９】次に、（ｄ）に示すように、前工程で形成
したサイドウオール１０８ａを除去した後、パイロジェ
ニック酸化により、ドレイン拡散層１０７上及びソース
拡散層１０９上に熱酸化膜１１０を１５０〜３００ｎｍ
の膜厚で形成する。この時、メモリトランジスタ領域
に、ＯＮＯ膜からなるキャリヤトラップ膜１１１を構成
するボトム酸化膜１１１ａも同時に形成される。また選
択ゲート１０３のポリシリコン膜が露出している部分も
酸化され、ポリシリコン酸化膜からなる側壁酸化膜１２
０も形成される。この時の形成条件は、ヒ素の注入条
件、酸化条件、拡散層のシート抵抗値等から最適な条件
を選べばよい。一方、ドレイン拡散層１０７及びソース
拡散層１０９中のヒ素の活性化は、この工程までに別に
熱工程を設けて行ってもよいし、このパイロジェニック
酸化時に熱酸化膜１１０の形成と同時に行ってもよい。
したサイドウオール１０８ａを除去した後、パイロジェ
ニック酸化により、ドレイン拡散層１０７上及びソース
拡散層１０９上に熱酸化膜１１０を１５０〜３００ｎｍ
の膜厚で形成する。この時、メモリトランジスタ領域
に、ＯＮＯ膜からなるキャリヤトラップ膜１１１を構成
するボトム酸化膜１１１ａも同時に形成される。また選
択ゲート１０３のポリシリコン膜が露出している部分も
酸化され、ポリシリコン酸化膜からなる側壁酸化膜１２
０も形成される。この時の形成条件は、ヒ素の注入条
件、酸化条件、拡散層のシート抵抗値等から最適な条件
を選べばよい。一方、ドレイン拡散層１０７及びソース
拡散層１０９中のヒ素の活性化は、この工程までに別に
熱工程を設けて行ってもよいし、このパイロジェニック
酸化時に熱酸化膜１１０の形成と同時に行ってもよい。
【００４０】次に、（ｅ）に示すように、半導体基板１
０１上の全面に、キャリヤトラップ膜１１１のを構成す
るボトム酸化膜１１１ａ以外の膜である窒化膜及びトッ
プ酸化膜を形成し、キャリヤトラップ膜１１１を形成す
る。次に、（ｆ）に示すように、図４（ｆ）と同様にし
て、制御ゲート１１４を形成し、さらに公知技術によ
り、周辺トランジスタ、層間膜、コンタクトホール、メ
タル配線などを形成し、ＭＩＯＳ構造不揮発性半導体記
憶装置を完成する。実施例４では熱酸化膜１１０とボト
ム酸化膜１１１ａを同時に形成するので、実施例３に比
べて、プロセスステップ数の減少による製造コストの低
減を図ることができる。
０１上の全面に、キャリヤトラップ膜１１１のを構成す
るボトム酸化膜１１１ａ以外の膜である窒化膜及びトッ
プ酸化膜を形成し、キャリヤトラップ膜１１１を形成す
る。次に、（ｆ）に示すように、図４（ｆ）と同様にし
て、制御ゲート１１４を形成し、さらに公知技術によ
り、周辺トランジスタ、層間膜、コンタクトホール、メ
タル配線などを形成し、ＭＩＯＳ構造不揮発性半導体記
憶装置を完成する。実施例４では熱酸化膜１１０とボト
ム酸化膜１１１ａを同時に形成するので、実施例３に比
べて、プロセスステップ数の減少による製造コストの低
減を図ることができる。
【００４１】（実施例５）図６は、Ｂタイプの実施例を
製造する製造方法の一実施例を表す工程断面図である。
図６を用いてその実施例を説明する。まず、（ａ）に示
すように、公知技術によりＰ型半導体基板１０１にＰ型
ウエル（図示せず）と素子分離用のフィールド酸化膜
（図示せず）を形成し、続いてボトム酸化膜１１５ａ、
窒化膜、トップ酸化膜からなるＯＮＯ構造のキャリヤト
ラップ膜１１５を総膜厚で２５〜３５ｎｍ、その上に制
御ゲート１１６となるポリシリコン膜を１００〜１５０
ｎｍ、さらにその上にＣＶＤシリコン酸化膜１２１を２
００ｎｍ〜３５０ｎｍの膜厚で形成する。
製造する製造方法の一実施例を表す工程断面図である。
図６を用いてその実施例を説明する。まず、（ａ）に示
すように、公知技術によりＰ型半導体基板１０１にＰ型
ウエル（図示せず）と素子分離用のフィールド酸化膜
（図示せず）を形成し、続いてボトム酸化膜１１５ａ、
窒化膜、トップ酸化膜からなるＯＮＯ構造のキャリヤト
ラップ膜１１５を総膜厚で２５〜３５ｎｍ、その上に制
御ゲート１１６となるポリシリコン膜を１００〜１５０
ｎｍ、さらにその上にＣＶＤシリコン酸化膜１２１を２
００ｎｍ〜３５０ｎｍの膜厚で形成する。
【００４２】次に、フォトリソグラフィーと異方性エッ
チングにより、制御ゲート１１６となるポリシリコン膜
及びＣＶＤシリコン酸化膜１２１をビットライン方向
（紙面垂直方向）に延びる帯状にパターニングし、制御
ゲート１１６、ＣＶＤシリコン酸化膜１２１から構成さ
れるスタックゲートを形成する。制御ゲート１１６のポ
リシリコン膜を異方性エッチングした後に、ＣＶＤシリ
コン酸化膜１２１上のレジスト（図示せず）をマスクに
してキャリヤトラップ膜１１５のうちトップ酸化膜と窒
化膜を異方性エッチングして、ボトム酸化膜１１５ａの
みを残すようにする。
チングにより、制御ゲート１１６となるポリシリコン膜
及びＣＶＤシリコン酸化膜１２１をビットライン方向
（紙面垂直方向）に延びる帯状にパターニングし、制御
ゲート１１６、ＣＶＤシリコン酸化膜１２１から構成さ
れるスタックゲートを形成する。制御ゲート１１６のポ
リシリコン膜を異方性エッチングした後に、ＣＶＤシリ
コン酸化膜１２１上のレジスト（図示せず）をマスクに
してキャリヤトラップ膜１１５のうちトップ酸化膜と窒
化膜を異方性エッチングして、ボトム酸化膜１１５ａの
みを残すようにする。
【００４３】次に、（ｂ）に示すように、耐酸化性を持
つＣＶＤシリコン窒化膜１２２を３００ｎｍ〜４００ｎ
ｍの厚さでＰ型半導体基板１０１全面に形成し、続いて
異方性エッチングによりスタックゲートの側壁にＣＶＤ
シリコン窒化膜からなるサイドウオール１２２を形成す
る。この時、ボトム酸化膜１１５ａとＣＶＤシリコン酸
化膜１２１はＣＶＤシリコン窒化膜１２２の異方性エッ
チングのストッパー膜として用いられる。次に、フォト
リソグラフィー技術により、ドレイン拡散層形成領域を
開口し、ソース拡散層形成領域側のサイドウオール１２
２を覆うようにレジスト１２３を形成する。
つＣＶＤシリコン窒化膜１２２を３００ｎｍ〜４００ｎ
ｍの厚さでＰ型半導体基板１０１全面に形成し、続いて
異方性エッチングによりスタックゲートの側壁にＣＶＤ
シリコン窒化膜からなるサイドウオール１２２を形成す
る。この時、ボトム酸化膜１１５ａとＣＶＤシリコン酸
化膜１２１はＣＶＤシリコン窒化膜１２２の異方性エッ
チングのストッパー膜として用いられる。次に、フォト
リソグラフィー技術により、ドレイン拡散層形成領域を
開口し、ソース拡散層形成領域側のサイドウオール１２
２を覆うようにレジスト１２３を形成する。
【００４４】次に（ｃ）に示すように、レジスト１２３
をマスクとして、異方性エッチングによりドレイン拡散
層形成領域側のサイドウオール１２２を除去した後、レ
ジスト１２３を除去し、さらにＮ型不純物のヒ素１０６
を注入エネルギーが７０ｋｅｖ、ドーズ量が５×１０15
ｃｍ-2の条件で半導体基板１０１注入し、ドレイン拡散
層１０７、ソース拡散層１０９を形成する。次に、
（ｄ）に示すように、処理温度が９００℃、流量比がＮ
2／Ｏ2／Ｈ2＝１５００／５０００／５０００（ｃｃ）
のパイロジェニック酸化により、ドレイン拡散層１０
７、ソース拡散層１０９上に熱酸化膜１１０を１５０〜
３００ｎｍの膜厚で形成する。このとき、ドレイン拡散
層１０７側の制御ゲート１１６のポリシリコン膜が露出
している部分も酸化されポリシリコン酸化膜からなる側
壁酸化膜１１８も形成される。ドレイン拡散層１０７及
びソース拡散層１０９中のヒ素の活性化は、この工程ま
でに別に熱工程を設けて行ってもよいし、このパイロジ
ェニック酸化時に熱酸化膜１１０の形成と同時に行って
もよい。
をマスクとして、異方性エッチングによりドレイン拡散
層形成領域側のサイドウオール１２２を除去した後、レ
ジスト１２３を除去し、さらにＮ型不純物のヒ素１０６
を注入エネルギーが７０ｋｅｖ、ドーズ量が５×１０15
ｃｍ-2の条件で半導体基板１０１注入し、ドレイン拡散
層１０７、ソース拡散層１０９を形成する。次に、
（ｄ）に示すように、処理温度が９００℃、流量比がＮ
2／Ｏ2／Ｈ2＝１５００／５０００／５０００（ｃｃ）
のパイロジェニック酸化により、ドレイン拡散層１０
７、ソース拡散層１０９上に熱酸化膜１１０を１５０〜
３００ｎｍの膜厚で形成する。このとき、ドレイン拡散
層１０７側の制御ゲート１１６のポリシリコン膜が露出
している部分も酸化されポリシリコン酸化膜からなる側
壁酸化膜１１８も形成される。ドレイン拡散層１０７及
びソース拡散層１０９中のヒ素の活性化は、この工程ま
でに別に熱工程を設けて行ってもよいし、このパイロジ
ェニック酸化時に熱酸化膜１１０の形成と同時に行って
もよい。
【００４５】次に、（ｅ）に示すように、熱リン酸を用
いたウエットエッチングにより、サイドウオール１２２
を除去し、続いてフッ酸水溶液を用いたウエットエッチ
ングにより、少なくとも選択トランジスタ領域（ソース
拡散層１０９、制御ゲート１１６間のチャネル領域の選
択ゲートでコントロールされる領域）にあるボトム酸化
膜１１５ａを除去した後、Ｐ型半導体基板１０１全面
に、公知技術により、ゲート酸化膜１１７を１０〜２０
ｎｍの膜厚で形成する。この時、制御ゲート１１６の側
壁にポリシリコン酸化膜からなる側壁酸化膜１１８も形
成され、この膜が側壁膜になる。また、側壁酸化膜１１
８だけでは絶縁耐圧が足りないときには、次工程でＣＶ
Ｄシリコン酸化膜やＣＶＤシリコン窒化膜などを堆積し
エッチバックすることにより新たな側壁膜を形成するこ
ともできる。
いたウエットエッチングにより、サイドウオール１２２
を除去し、続いてフッ酸水溶液を用いたウエットエッチ
ングにより、少なくとも選択トランジスタ領域（ソース
拡散層１０９、制御ゲート１１６間のチャネル領域の選
択ゲートでコントロールされる領域）にあるボトム酸化
膜１１５ａを除去した後、Ｐ型半導体基板１０１全面
に、公知技術により、ゲート酸化膜１１７を１０〜２０
ｎｍの膜厚で形成する。この時、制御ゲート１１６の側
壁にポリシリコン酸化膜からなる側壁酸化膜１１８も形
成され、この膜が側壁膜になる。また、側壁酸化膜１１
８だけでは絶縁耐圧が足りないときには、次工程でＣＶ
Ｄシリコン酸化膜やＣＶＤシリコン窒化膜などを堆積し
エッチバックすることにより新たな側壁膜を形成するこ
ともできる。
【００４６】そして、最後に（ｆ）に示すように、選択
ゲート１１９となるポリシリコン膜を１００〜１５０ｎ
ｍ、その上にタングステンシリサイドを５０〜１５０ｎ
ｍの膜厚で形成した後、フォトリソグラフィーと異方性
エッチングにより、選択ゲート１１９となるポリシリコ
ン膜及びタングステンシリサイドをワードライン方向
（制御ゲート１１６と直交する方向）に、制御ゲート１
１９を形成する。その後、公知技術により、周辺トラン
ジスタ、層間膜、コンタクトホール、メタル配線などを
形成し、ＭＩＯＳ構造不揮発性半導体記憶装置を完成す
る。
ゲート１１９となるポリシリコン膜を１００〜１５０ｎ
ｍ、その上にタングステンシリサイドを５０〜１５０ｎ
ｍの膜厚で形成した後、フォトリソグラフィーと異方性
エッチングにより、選択ゲート１１９となるポリシリコ
ン膜及びタングステンシリサイドをワードライン方向
（制御ゲート１１６と直交する方向）に、制御ゲート１
１９を形成する。その後、公知技術により、周辺トラン
ジスタ、層間膜、コンタクトホール、メタル配線などを
形成し、ＭＩＯＳ構造不揮発性半導体記憶装置を完成す
る。
【００４７】（実施例６）次に、Ｂタイプの実施例を製
造する製造方法の他の実施例を説明する。図７は、その
実施例を表す工程断面図である。（ａ）〜（ｃ）及び
（ｅ）は、図６（ａ）〜（ｃ）及び（ｆ）と同様なの
で、説明を省略する。まず、（ａ）〜（ｃ）までは、図
６（ａ）〜（ｃ）と同様のプロセス処理を行う。この実
施例では、スタックゲートの側壁に形成するサイドウオ
ール１２２は耐酸化性の膜である必要はなく、ポリシリ
コン膜なども適用できる。
造する製造方法の他の実施例を説明する。図７は、その
実施例を表す工程断面図である。（ａ）〜（ｃ）及び
（ｅ）は、図６（ａ）〜（ｃ）及び（ｆ）と同様なの
で、説明を省略する。まず、（ａ）〜（ｃ）までは、図
６（ａ）〜（ｃ）と同様のプロセス処理を行う。この実
施例では、スタックゲートの側壁に形成するサイドウオ
ール１２２は耐酸化性の膜である必要はなく、ポリシリ
コン膜なども適用できる。
【００４８】次に、（ｄ）に示すように、前工程で形成
したサイドウオール１２２を除去した後、パイロジェニ
ック酸化により、ドレイン拡散層１０７上及びソース拡
散層１０９上に熱酸化膜１１０を１５０〜３００ｎｍの
膜厚で形成する。この時同時にゲート酸化膜１１７も形
成され、また制御ゲート１１６のポリシリコン膜が露出
している部分も酸化され、ポリシリコン酸化膜の側壁酸
化膜１１８も形成される。この時の形成条件は、ヒ素の
注入条件、酸化条件、拡散層のシート抵抗値等から最適
な条件を選べばよい。一方、ドレイン拡散層１０７及び
ソース拡散層１０９中のヒ素の活性化は、この工程まで
に別に熱工程を設けて行ってもよいし、このパイロジェ
ニック酸化時に熱酸化膜１１０の形成と同時に行っても
よい。
したサイドウオール１２２を除去した後、パイロジェニ
ック酸化により、ドレイン拡散層１０７上及びソース拡
散層１０９上に熱酸化膜１１０を１５０〜３００ｎｍの
膜厚で形成する。この時同時にゲート酸化膜１１７も形
成され、また制御ゲート１１６のポリシリコン膜が露出
している部分も酸化され、ポリシリコン酸化膜の側壁酸
化膜１１８も形成される。この時の形成条件は、ヒ素の
注入条件、酸化条件、拡散層のシート抵抗値等から最適
な条件を選べばよい。一方、ドレイン拡散層１０７及び
ソース拡散層１０９中のヒ素の活性化は、この工程まで
に別に熱工程を設けて行ってもよいし、このパイロジェ
ニック酸化時に熱酸化膜１１０の形成と同時に行っても
よい。
【００４９】次に、（ｅ）に示すように、図６（ｆ）と
同様にして、選択ゲート１１４を形成し、さらに公知技
術により、周辺トランジスタ、層間膜、コンタクトホー
ル、メタル配線などを形成し、ＭＩＯＳ構造不揮発性半
導体記憶装置を完成する。実施例６では、熱酸化膜１１
０とゲート酸化膜１１７を同時に形成するので、実施例
５に比べて、プロセスステップの減少による製造コスト
の低減を図ることができる。
同様にして、選択ゲート１１４を形成し、さらに公知技
術により、周辺トランジスタ、層間膜、コンタクトホー
ル、メタル配線などを形成し、ＭＩＯＳ構造不揮発性半
導体記憶装置を完成する。実施例６では、熱酸化膜１１
０とゲート酸化膜１１７を同時に形成するので、実施例
５に比べて、プロセスステップの減少による製造コスト
の低減を図ることができる。
【００５０】
【発明の効果】本発明は、スプリットゲートを有するＭ
ＩＯＳ構造不揮発性半導体記憶装置において、仮想接地
分割を実現し、さらに、ソース拡散層又はドレイン拡散
層と選択ゲート又は制御ゲートとの絶縁膜を比較的厚く
形成するようにしたので、低電圧化、高集積化及び高信
頼化を実現したスプリットゲートを有するＭＩＯＳ構造
不揮発性半導体記憶装置を提供することができる。
ＩＯＳ構造不揮発性半導体記憶装置において、仮想接地
分割を実現し、さらに、ソース拡散層又はドレイン拡散
層と選択ゲート又は制御ゲートとの絶縁膜を比較的厚く
形成するようにしたので、低電圧化、高集積化及び高信
頼化を実現したスプリットゲートを有するＭＩＯＳ構造
不揮発性半導体記憶装置を提供することができる。
【図１】 従来例１を表す概略構成図であり、（ａ）は
上面図、（ｂ）は（ａ）のＡ−Ａ’線に沿った断面図で
ある。
上面図、（ｂ）は（ａ）のＡ−Ａ’線に沿った断面図で
ある。
【図２】 半導体記憶装置の一実施例（Ａタイプ）を表
す概略構成図であり、（ａ）は上面図、（ｂ）は（ａ）
のＢ−Ｂ’線に沿った断面図であり、（ｃ）はＯＮＯ膜
の拡大断面図である。
す概略構成図であり、（ａ）は上面図、（ｂ）は（ａ）
のＢ−Ｂ’線に沿った断面図であり、（ｃ）はＯＮＯ膜
の拡大断面図である。
【図３】 半導体記憶装置の他の実施例（Ｂタイプ）を
表す概略構成図であり、（ａ）は上面図、（ｂ）は
（ａ）のＣ−Ｃ’線に沿った断面図である。
表す概略構成図であり、（ａ）は上面図、（ｂ）は
（ａ）のＣ−Ｃ’線に沿った断面図である。
【図４】 Ａタイプの実施例を製造する製造方法の一実
施例を表す工程断面図である。
施例を表す工程断面図である。
【図５】 Ａタイプの実施例を製造する製造方法の他の
実施例を表す工程断面図である。
実施例を表す工程断面図である。
【図６】 Ｂタイプの実施例を製造する製造方法の一実
施例を表す工程断面図である。
施例を表す工程断面図である。
【図７】 Ｂタイプの実施例を製造する製造方法の他の
実施例を表す工程断面図である。
実施例を表す工程断面図である。
【符号の説明】 １０１ Ｐ型半導体基板 １０２ ゲート酸化膜 １０３ 選択ゲート １０４ ＣＶＤ酸化膜 １０５ レジスト １０７ ドレイン拡散層 １０９ ソース拡散層 １１１ キャリヤトラップ膜 １１１ａ ボトム酸化膜 １１１ｂ 窒化膜 １１１ｃ トップ酸化膜 １１３ 側壁絶縁膜 １１４ 制御ゲート
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F001 AA14 AB02 AB03 AB08 AC02 AC06 AD12 AD41 AD51 AD52 AD62 AE02 AE03 AE08 AG02 AG03 AG10 AG12 AG21 AG29 5F083 EP18 EP23 EP24 EP33 EP34 EP37 ER02 ER06 ER09 ER14 ER16 ER22 GA05 GA09 GA21 JA04 JA32 PR03 PR05 PR12 PR21 PR36 PR39
Claims (8)
- 【請求項１】 半導体基板に互いに平行な帯状のソース
拡散層及びドレイン拡散層が形成され、前記半導体基板
上の前記ソース拡散層、前記ドレイン拡散層間のチャネ
ル領域上にはゲート絶縁膜を介して、ドレイン拡散層側
に寄せられ、ソース拡散層とは間隔をもって、帯状の選
択ゲートが前記ソース拡散層及び前記ドレイン拡散層と
平行な方向に形成され、前記チャネル領域上でソース拡
散層と選択ゲートとの間の部分では書込み又は消去を行
うキャリヤトラップ膜を介し、かつ前記選択ゲート、ソ
ース拡散層及びドレイン拡散層上には絶縁膜を介して、
帯状の制御ゲートが前記選択ゲート、前記ソース拡散層
及び前記ドレイン拡散層と直交する方向に形成されてお
り、前記ソース拡散層及び前記ドレイン拡散層を所定の
電位にした状態で、前記選択ゲートと前記制御ゲートに
より前記チャネル領域の表面電位を制御して、前記キャ
リヤトラップ膜へ電子又は正孔の注入を行うことによっ
て電気的なプログラムを可能にするＭＩＯＳ型の半導体
記憶装置。 - 【請求項２】 半導体基板に互いに平行な帯状のソース
拡散層及びドレイン拡散層が形成され、前記半導体基板
上の前記ソース拡散層、前記ドレイン拡散層間のチャネ
ル領域上には、書込み又は消去を行うキャリヤトラップ
膜を介して、ドレイン拡散層側に寄せられ、ソース拡散
層とは間隔をもって、帯状の制御ゲートがソース拡散層
及びドレイン拡散層と平行な方向に形成され、前記チャ
ネル領域上でソース拡散層と選択ゲートとの間の部分で
はゲート絶縁膜を介し、かつ前記制御ゲート、ソース拡
散層及びドレイン拡散層上では絶縁膜を介して、帯状の
選択ゲートが前記制御ゲート、前記ソース拡散層及び前
記ドレイン拡散層と直交する方向に形成されており、前
記ソース拡散層及び前記ドレイン拡散層を所定の電位に
した状態で、前記選択ゲートと前記制御ゲートで前記チ
ャネル領域の表面電位を制御して、前記キャリヤトラッ
プ膜へ電子又は正孔の注入を行うことによって電気的な
プログラムを可能にするＭＩＯＳ型の半導体記憶装置。 - 【請求項３】 前記ソース拡散層上及び前記ドレイン拡
散層上の前記絶縁膜は前記キャリヤトラップ膜よりも厚
く形成されている請求項１又は２に記載の半導体記憶装
置。 - 【請求項４】 前記キャリヤトラップ膜は、シリコン酸
化膜／シリコン窒化膜／シリコン酸化膜の積層膜からな
るＯＮＯ構造で形成されている請求項１から３のいずれ
かに記載の半導体記憶装置。 - 【請求項５】 ＭＩＯＳ型の半導体記憶装置の製造方法
であって、以下の（ａ）〜（ｇ）の工程を含むことを特
徴とする半導体記憶装置の製造方法。（ａ）ＭＩＯＳ型
半導体記憶装置のソース拡散層とドレイン拡散層が形成
される領域の間の半導体基板上に、ゲート絶縁膜を介し
て帯状の選択ゲートを形成する工程、（ｂ）前記選択ゲ
ートの一方の側面に隣接する前記半導体基板に、ドレイ
ン拡散層となる帯状の不純物拡散層を形成する工程、
（ｃ）前記選択ゲートの側面に、チャネル方向に所望の
厚さをもった耐酸化性の側壁膜を形成する工程、（ｄ）
前記側壁膜に対して自己整合的に、ソース拡散層となる
帯状の不純物拡散層を形成する工程、（ｅ）熱酸化法に
より、前記不純物拡散層上に熱酸化膜を形成する工程、
（ｆ）前記側壁膜を除去した後に、露出した半導体基板
上にキャリヤトラップ膜を形成するとともに、他の表面
上にも絶縁膜を形成する工程、（ｇ）前記選択ゲートに
直交する方向に帯状の制御ゲートを形成する工程。 - 【請求項６】 ＭＩＯＳ型の半導体記憶装置の製造方法
であって、以下の（ａ）〜（ｇ）の工程を含むことを特
徴とする半導体記憶装置の製造方法。（ａ）ＭＩＯＳ型
半導体記憶装置のソース拡散層とドレイン拡散層が形成
される領域の間の半導体基板上に、ゲート絶縁膜を介し
て帯状の選択ゲートを形成する工程、（ｂ）前記選択ゲ
ートの一方の側面に隣接する前記半導体基板に、ドレイ
ン拡散層となる帯状の不純物拡散層を形成する工程、
（ｃ）前記選択ゲートの一方の側面に、チャネル方向に
所望の厚さをもった側壁膜を形成する工程、（ｄ）前記
側壁膜に対して自己整合的に、ソース拡散層となる帯状
の不純物拡散層を形成する工程、（ｅ）前記側壁膜を除
去した後、熱酸化法により、前記不純物拡散層上に熱酸
化膜と、半導体基板上の前記側壁膜が形成されていた領
域にキャリヤトラップ膜のボトム酸化膜を同時に形成す
る工程、（ｆ）前記半導体基板上の全面に、キャリヤト
ラップ膜の残りの膜を形成する工程、（ｇ）前記選択ゲ
ートに直交する方向に帯状の制御ゲートを形成する工
程。 - 【請求項７】 ＭＩＯＳ型の半導体記憶装置の製造方法
であって、以下の（ａ）〜（ｆ）の工程を含むことを特
徴とした半導体記憶装置の製造方法。（ａ）ＭＩＯＳ型
半導体記憶装置のソース拡散層とドレイン拡散層が形成
される領域の間の半導体基板上に、キャリヤトラップ膜
を介して帯状の制御ゲートを形成する工程、（ｂ）前記
制御ゲートの一方の側面に、チャネル方向に所望の厚さ
をもった耐酸化性の側壁膜を形成する工程、（ｃ）前記
側壁膜に対して自己整合的に、ソース拡散層及びドレイ
ン拡散層となる不純物拡散層を形成する工程、（ｄ）熱
酸化法により、前記不純物拡散層上に熱酸化膜を形成す
る工程、（ｅ）前記側壁膜を除去した後に、少なくとも
前記半導体基板上の前記絶縁膜が形成されていた領域に
ゲート絶縁膜を形成するとともに、他の表面上にも絶縁
膜を形成する工程、（ｆ）前記制御ゲートに直交する方
向に帯状の選択ゲートを形成する工程。 - 【請求項８】 ＭＩＯＳ型の半導体記憶装置の製造方法
であって、以下の（ａ）〜（ｅ）の工程を含むことを特
徴とした半導体記憶装置の製造方法。（ａ）ＭＩＯＳ型
半導体記憶装置のソース拡散層とドレイン拡散層が形成
される領域の間の半導体基板上に、キャリヤトラップ膜
を介して帯状の制御ゲートを形成する工程、（ｂ）前記
制御ゲートの一方の側面に、チャネル方向に所望の厚さ
をもった側壁膜を形成する工程、（ｃ）前記側壁膜に対
して自己整合的に、ソース拡散層及びドレイン拡散層と
なる不純物拡散層を形成する工程、（ｄ）前記側壁膜を
除去した後、熱酸化法により、前記不純物拡散層上に熱
酸化膜、半導体基板上の前記側壁膜が形成されていた領
域にゲート酸化膜、及び露出している前記制御ゲート表
面に絶縁膜を同時に形成する工程、（ｅ）前制御択ゲー
トに直交する方向に帯状の選択ゲートを形成する工程。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10217188A JP2000049244A (ja) | 1998-07-31 | 1998-07-31 | 半導体記憶装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10217188A JP2000049244A (ja) | 1998-07-31 | 1998-07-31 | 半導体記憶装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000049244A true JP2000049244A (ja) | 2000-02-18 |
Family
ID=16700248
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10217188A Pending JP2000049244A (ja) | 1998-07-31 | 1998-07-31 | 半導体記憶装置及びその製造方法 |
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| Country | Link |
|---|---|
| JP (1) | JP2000049244A (ja) |
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