JP2002541582A - エミュレータシステム内のユーザメモリを更新する方法およびシステム - Google Patents

Abstract

(57)【要約】 エミュレータシステム内のユーザメモリにアクセスを提供するデバイス、システム、および方法。エミュレータシステムは、エミュレータシステムメモリと、ユーザシステムメモリと、エミュレータデバイスとを含む。エミュレータデバイスは、読み出しおよび書き込み命令がユーザメモリに向けられる一方で、プログラム実行命令がエミュレーションメモリにおいて生じるモードで動作する。命令がエミュレータメモリからフェッチされる一方で、エミュレータチップに含まれる論理が、読み出しメモリアクセスおよび書き込みメモリアクセスを、ユーザメモリに方向づける。

Description

【発明の詳細な説明】

【０００１】 （発明の背景） （発明の分野） 本発明は、エミュレータシステムおよびエミュレータデバイスに関し、特に、
オフチップメモリおよびオンチップメモリの両方を容易に更新することが可能な
エミュレータシステムおよびエミュレータデバイスに関する。

【０００２】 （背景の説明） 多くのマイクロコントローラデバイスは、オンチップメモリおよびオフチップ
ユーザメモリを含むメモリシステムを有する。エミュレータシステムにおいて、
両方のタイプのメモリのコンテンツを更新することを可能にする必要がある。エ
ミュレータシステムでは、オンチップメモリの更新は容易である一方、オフチッ
プメモリの更新はより複雑であることが多い。例えば、ユーザメモリへのアクセ
スを得る従来の方法の１つとして、複製エミュレータ制御ブロックを通じて複製
直接アクセスを提供する方法がある。エミュレータシステムを用いるホストシス
テムは、このエミュレータ制御ブロックを用いて、ユーザメモリを直接制御する
。別の方法では、現存するエミュレータ制御ブロックがさらなる接続性およびさ
らなるバスを備える場合もある。複製エミュレータ制御ブロックを用いる場合、
またはさらなる接続性および別のバスを付加する必要がある場合のどちらにして
も、コストおよびシステム複雑性の両方が増加する。

【０００３】 別の従来のシステムにおいて、ＰＩＣ１７Ｃ０１エミュレータデバイスは、本
出願の譲受人により製作され、オンチップメモリ（エミュレータプログラム）お
よびオフチップ（ユーザ）メモリの両方へのアクセスが可能である。しかし、こ
のエミュレータデバイスでは、オフチップメモリにアクセスする際、Ｉ／Ｏビッ
トを操作することによりメモリアクセスサイクルを生成する必要がある。より詳
細には、ユーザメモリからの読み出しが必要な場合、ホストシステムは、エミュ
レータプログラムメモリからプログラムセグメントをダウンロードし、ＰＩＣ１
７Ｃ０１内でそのセグメントの実行を開始する。プログラムセグメントは、デポ
ートＣ、ＤおよびＥにデータラッチを書き込み、ポートＣ、ＤおよびＥにデータ
方向レジスタ（ｄａｔａ ｄｉｒｅｃｔｉｏｎ ｒｅｇｉｓｔｅｒ、ＤＤＲ）が
出力として設定されるように書き込みを行う。ホストシステムはＭＰモードから
ＭＣモードへと変化し、これにより、ポートＣ、ＤおよびＥは、システムバスモ
ートからＩ／Ｏポートモードへと変化する。ＤＤＲは、事前設定され、出力とし
て駆動されてきた。ホストシステムは、プログラムセグメントをＰＩＣ１７Ｃ０
１内のプログラムセグメントのエミュレータプログラムメモリ実行部（ｅｘｅｃ
ｕｔｉｏｎ）にダウンロードする工程を開始し、ＰＩＣ１７Ｃ０１内のプログラ
ムセグメントの実行を開始する。

【０００４】 次いで、プログラムセグメントは、ポートＣ、ＤおよびＥへの書き込みを行っ
てシステムバスをエミュレートし、所望のメモリ位置を読み出す。ポートＣおよ
びＤにＲＡＭアドレスが書き込まれ、ポートＥは、ＡＬＥストローブが高くなる
ように設定される。ＤＤＲポートＣおよびＤに書き込みが行われ、ポートＣおよ
びＤは入力として設定され、ＤＤＲポートＥはＯＥストローブが低くなるように
設定される。データは、ポートＣおよびＤ上で読み出され、読み出されたデータ
は、ＰＩＣ１７Ｃ０１内のＲＡＭに格納される。次いで、ホストシステムは、Ｍ
ＰモードからＭＣモードへと変化し、プログラムセグメントをエミュレータプロ
グラムメモリにダウンロードし、ＰＩＣ１７Ｃ０１内でプログラムセグメントの
実行を開始する。プログラムセグメントは、ＲＡＭ内のデータをホストシステム
へと転送する。

【０００５】 書き込みプロシージャも同様に行われ、プログラムセグメントは、エミュレー
タプログラムメモリにダウンロードされ、プログラムセグメントが実行されると
、ＲＡＭアドレスがポートＣおよびＤに書き込まれ、ポートＥはＡＬＥストロー
ブが高くなるように設定される。ＤＤＲポートＣおよびＤには、ユーザプログラ
ムメモリに書き込まれるデータが書き込まれ、ＤＤＲポートＥはＷＲストローブ
が低くなるように設定される。

【０００６】 （発明の要旨） 本発明の目的は、オフチップユーザメモリへの簡単かつ効率的なアクセスを提
供するエミュレータシステム、デバイス、および方法を提供することである。

【０００７】 本発明の別の目的は、エミュレーションメモリ内でコードを実行し、読み出し
アクセスおよび書き込みアクセスをオフチップユーザメモリに方向付ける（ｄｉ
ｒｅｃｔｅｄ）エミュレータシステムおよびデバイスを有することである。

【０００８】 本発明のさらなる目的は、エミュレータシステムに接続されたエミュレータデ
バイスと、ユーザシステム内のプログラムメモリへの簡単かつ効率的なアクセス
を提供するユーザシステムとを提供することである。

【０００９】 本発明の上記および他の目的は、プログラムメモリにアクセスするためのメモ
リインターフェースを有するエミュレータデバイスにより達成され得る。このプ
ログラムメモリは、第１のメモリおよびデバイス外部にある第２のメモリと、そ
のインターフェースに接続された選択回路とを有する。この選択回路は、デバイ
スが第１のメモリから命令をフェッチするように設定されている場合、第２のメ
モリのみにプログラムメモリへの書き込みアクセスおよび読み出しアクセスを方
向付ける。

【００１０】 デバイスは、テーブル読み出しアクセスおよびテーブル書き込みアクセスのう
ち少なくとも１つが実行されるかどうかを検出する、選択回路に接続された回路
をさらに含み得る。選択回路は、第２のメモリのみにテーブル読み出しアクセス
およびテーブル書き込みアクセスを方向付け得る。デバイスはまた、モード選択
回路も含み得、このモード選択回路は、第１および第２のメモリに接続され、か
つモード選択回路による信号出力を受信するように接続されたスイッチングデバ
イスを含む。

【００１１】 また、復号化されるプログラムメモリ読出しアクセス命令およびプログラムメ
モリ書込みアクセス命令の少なくとも１つを示す信号を出力する、命令デコーダ
が、デバイスに含まれ得る。回路は、信号を受信するように設定され、プログラ
ムメモリ読出しアクセス命令およびプログラムメモリ書込みアクセス命令のうち
少なくとも１つを実行するように設定されたデコーダに接続され得る。

【００１２】 デバイスが、モード選択回路を有する場合、回路は、また、モード選択回路の
出力を受信するように接続されたロジック回路、および、ロジック回路に接続さ
れた出力を有する命令デコーダを含み得、この場合、インターフェース回路がロ
ジック回路の出力に接続される。

【００１３】 モード選択回路は、デバイスの動作のモードを示す信号を出力する手段を含み
得、命令デコーダは、プログラムメモリ読出しまたは書込みアクセスの少なくと
も１つが復号化されることを示す信号を出力する手段を含み得る。ロジック回路
は、２つの手段によって出力される信号を受信するように接続され得、選択回路
に、第１および第２のメモリのどちらへのアクセスがイネーブルされたのかを示
す信号を出力する。

【００１４】 メモリインターフェースは、プログラムメモリバス、およびバスに接続された
プログラムメモリバスコントローラを備え得る。選択回路は、プログラムメモリ
バスに接続されたマルチプレクサ、第１のメモリアクセスバスおよび第２のメモ
リアクセスバス、ならびに第１および第２のメモリアクセスバスのいずれかを選
択するマルチプレクサに接続された回路部を備え得る。この回路部は、デバイス
が第１のメモリからの命令をフェッチするように設定される場合、第２のメモリ
のみへのアクセスを示すマルチプレクサに出力される信号を生成する手段を備え
得る。この手段は、モード選択回路、実行されるプログラムメモリアクセスを示
す信号を生成する回路、および、モード選択回路の出力を受信するように接続さ
れ、回路によって出力される信号を受信するように接続される入力を有する、第
１のロジック回路を含み得る。

【００１５】 第１のメモリは、エミュレータプログラムメモリであり得、第２のメモリは、
ユーザプログラムであり得る。

【００１６】 エミュレータシステムおよびユーザシステムが、また、デバイスに接続され得
る。エミュレータシステムは、第１のメモリを備え得、ユーザシステムは、第２
のメモリを備え得る。第１のメモリは、エミュレータプログラムメモリを備え得
、第２のメモリは、ユーザプログラムメモリを備え得る。

【００１７】 上述した目的および他の目的は、デバイスに接続されたエミュレーションメモ
リから生じる命令を受け取る手段、ならびに、デバイスがエミュレーションメモ
リから命令をフェッチするように設定される場合にデバイスに接続されたユーザ
メモリにメモリ読出しおよび書込み命令のみが向けられる、受け取る手段に接続
された手段を有する、エミュレータデバイスによっても達成され得る。デバイス
は、また、受け取る手段に接続された、メモリ読出しおよび書込み命令を検出す
る手段、ならびに、向ける手段および検出手段に接続された、デバイスの動作の
モードを選択する手段を備え得る。

【００１８】 向ける手段は、デバイスの動作のモードを検出する手段、メモリ読出しおよび
書込み命令を検出する手段、ならびに、両方の検出手段の出力を用いて、エミュ
レーションメモリとユーザメモリとの間で、アクセスを選択する手段を備え得る
。デバイスは、選択する手段の制御の下でエミュレーションメモリへのアクセス
とユーザメモリへのアクセスとを切り替える手段を含み得る。

【００１９】 上記の目的および他の目的は、第１のメモリのみから命令をフェッチするステ
ップと、第１のメモリから分離された、エミュレータデバイスの外部にある第２
のメモリのみにメモリアクセスを方向付けるステップとを有する、エミュレータ
デバイスを動作させる方法によっても達成され得る。命令は、エミュレーション
プログラムメモリのみからフェッチされ得、メモリアクセスは、エミュレーショ
ンプログラムメモリから分離されたユーザプログラムメモリのみに方向付けられ
得る。方法は、また、テーブル読出しおよびテーブル書込みアクセスのうち少な
くとも一方をプログラムメモリへ方向付けるステップを含み得る。

【００２０】 方法は、また、デバイスの動作のモードを検出するステップと、メモリアクセ
スが行われるかどうかを検出するステップと、検出ステップに基づいて第１およ
び第２のメモリのいずれがアクセスされるかを選択するステップとを含み得る。
メモリアクセスが行われるかどうかを検出するステップは、テーブル読出しおよ
びテーブル書込みアクセスのうち少なくとも１つが行われるかどうかを検出する
ステップを包含し得、メモリアクセスを方向付けるステップは、第２のメモリへ
のテーブル読出しおよびテーブル書込みアクセスのうち少なくとも１つを方向付
けるステップを包含し得る。

【００２１】 方法は、また、命令を復号化するステップと、復号化のステップを用いてメモ
リアクセスが行われるかどうかを検出するステップと、第１および第２のメモリ
のうちのいずれが、検出のステップを用いてアクセスされるかを決定するステッ
プとを含み得る。デバイスの動作のモードは、また、検出され得、第１および第
２のメモリのいずれがアクセスされるかを決定するステップは、検出のステップ
を用いて行われ得る。

【００２２】 本発明およびそれに伴う利点の多くは、以下の詳細な説明を、添付の図面と共
に考慮することにより、よりよく理解され、完全な理解が容易に得られる。

【００２３】 （好適な実施形態の説明） 本発明によるシステムの実施形態を示す、図面、より詳細には、図１を参照す
る。システムには、エミュレータシステム１０、エミュレータチップ２０、およ
びユーザシステム３０が含まれている。エミュレータシステム１０には、エミュ
レーションコントロール回路部１１、アドレスラッチ１２、およびエミュレータ
プログラムメモリ１３が含まれている。ホストシステム４０が、エミュレータシ
ステム１０と、ホストシステム４０とエミュレーションコントロール回路部１１
との間を接続するバス４１を通じて通信する。エミュレータチップ２０からのア
ドレスは、アドレスラッチ１２に入力され、データは、バス１４を介してメモリ
１１とチップ２０との間で転送される。エミュレーションコントロール回路部１
１は、また、バス１４に接続される。ラッチ１２からのアドレスは、バス１５を
通じてエミュレータプログラムメモリ１３に入力される。

【００２４】 アドレスラッチ１２は、ＥＡ、ＥＢＡ０、およびＥＡＬＥピンに接続され、エ
ミュレーションコントロール１１は、チップ２０のいくつかのピンに接続される
。プログラムメモリ１３は、また、チップ２０のエミュレータ出力イネーブル、
エミュレータ書込みハイ、およびエミュレータ書込みローピンに接続される。バ
ス２１は、システム１０、チップ２０、およびシステム３０の間に接続される。

【００２５】 ユーザシステム３０は、ユーザプログラムメモリ３３、およびアドレスラッチ
３２を含む。チップ２０からのアドレスは、バス３１によってラッチ３２からメ
モリ３３に与えられる。チップ２０のピンＵＡＤは、メモリ３３のデータ入力に
接続され、ピンＵＡ、ピンＵＢＡ０、およびピンＵＡＬＥは、アドレスラッチ３
２に接続される。ユーザメモリ出力イネーブル、ユーザ書込みハイ、およびユー
ザ書込みローピンも、プログラムメモリ３３に接続される。

【００２６】 エミュレーションプログラムメモリ１３およびユーザメモリ３３が、典型的に
は異なるサイズであることが留意されなければならない。通常、オフチップメモ
リ３３は、より大きい。

【００２７】 チップ２０からの多くのピンが、スレーブデバイス５０に接続される。スレー
ブデバイス５０は、エミュレータ機能の一部を提供する。エミュレータチップ２
０は、ほとんどのデバイスの中心部をエミュレートするように設計される。スレ
ーブデバイスは、デバイスの周辺機能をエミュレートする。チップ２０およびス
レーブ５０は、所望されるデバイスをエミュレートするように共に作動する。チ
ップ２０およびスレーブ５０は、単に異なるスレーブデバイスを用いることによ
って、異なる周辺機能を有する、異なるタイプのデバイスのエミュレーションを
可能にするために、分離して設計される。スレーブデバイス５０への接続５１〜
５３は、チップ２０およびスレーブデバイス５０の「ターゲット」システムとの
接続を示す。即ち、これは、エミュレータがユーザシステムにおけるチップを置
き換えるところである。

【００２８】 本発明において、チップ２０は、所望される動作のモードにされる。マイクロ
プロセッサライトスルーモード（ＭＰ／Ｗ）と呼ばれ、以下でより詳細に記載す
る、１つのモードにおいて、チップ２０内のプログラム実行は、エミュレータプ
ログラムメモリ１３から生じ、テーブル読出しおよびテーブル書込み命令は、ユ
ーザプログラムメモリ３３において生じる。ホストシステム４０は、エミュレー
ションコントロール回路部１１を用いて、エミュレータプログラムメモリ１３に
プログラムセグメントをダウンロードする。ホストシステム４０は、チップ２０
内でプログラムセグメントの実行を開始する。メモリ３３を読む場合、プログラ
ムセグメントは、メモリ３３を読むようにテーブル読出し命令を行う。チップ２
０内で実行するプログラムセグメントは、データを、回路部１１およびバス４１
を介して、チップ２０からホストシステム４０へと転送する。

【００２９】 同様の動作が、プログラムメモリ３３に書き込む場合に生じる。チップ２０は
ＭＰ／Ｗモードにされて、プログラム実行を、エミュレータプログラムメモリ１
３から生じるように方向付けるが、テーブル読出しおよびテーブル書込み命令は
、ユーザプログラムメモリ３３において生じる。ホストシステム４０は、エミュ
レーションコントロール回路部１１を用いて、プログラムセグメントをエミュレ
ータプログラムメモリ１３にダウンロードする。ホストシステム４０は、チップ
２０内でプログラムセグメントの実行を開始する。プログラムセグメントは、テ
ーブル書込み命令を行い、データをメモリ３３に書き込む。チップ２０内に格納
されたデータは、メモリ３３に転送される。

【００３０】 チップ２０をより詳細に図２に示す。プログラムメモリインタフェース６０は
、ピン６１を介してエミュレータプログラムメモリ１３およびユーザプログラム
メモリ３３とのインタフェースをとる。例えば、入力ＥＡおよびＥＡＤはエミュ
レータプログラムメモリ１３とインタフェースをとり、他方入力ＵＡおよびＵＡ
Ｄはユーザプログラムメモリ３３とのインタフェースをとる。デバイスに入力さ
れる命令は、プログラムバス６２を介して命令レジスタ６３にロードされる。命
令レジスタ６３は、命令デコードおよびコントロール６７およびアドレスマルチ
プレクサ７６と相互接続される。図２はまた、エミュレータシステム１０のエミ
ュレータコントロール１１から多くの入力を受けとるエミュレータコントロール
回路６６を示す。なお、以下により詳細に３ビットモード入力を説明する。

【００３１】 インタフェース６０に、テーブル読み取りおよびテーブル書き込み実行論理回
路８３が接続される。回路８３は、バスによってインタフェース６０に接続され
る。回路８３はまた、命令デコード６７に接続され（図示せず）、そしてプログ
ラムメモリ読み取りおよび書き込み命令（テーブル読み取りおよび書き込み命令
と呼ぶ）を実行する。回路８３はまた、読み取りおよびテーブル書き込み命令を
実行する際に使用されるレジスタＴＢＬＰＴＲおよびＴＡＢＬＡＴを含む。この
回路の動作を、図３ならびに図５および６を参照してより詳細に以下に説明する
。

【００３２】 チップ２０はまた、チップ２０全体に使用される種々のタイミング信号を生成
するためのタイミング生成６８、ならびにパワーアップタイマ、発振器スタート
アップタイマ、パワーオンリセットおよびウオッチドッグタイマなどの要素を含
む回路６９を含む。作業レジスタ（Ｗ Ｒｅｇ）７０を有するＡＬＵ７１は、タ
イマ７７、周辺装置７８およびデータモニタ７９などの種々の回路にバス８２を
介して接続される。チップは数個のレジスタを含み、そのうちのいくつかは簡単
のために図示しない。図示されるのは、バンク選択レジスタ（ＢＳＲ）７３、ス
テータスレジスタ７４およびファイル選択レジスタ（ＦＳＲ）７５である。デー
タメモリインタフェース８０は、ピン８１を介するデータメモリ（エミュレーシ
ョンデータＲＡＭ）へのデータ転送を扱うために提供される。データメモリは通
常、スレーブ５０中に存在する。命令レジスタ６３から受けとり、かつアドレス
マルチプレクサ７６を介して与えられるアドレスは、ＲＡＭアドレスバス８１を
介してデータメモリインタフェース６７へ入力される。

【００３３】 なお、図２はチップ２０の完全な図ではなく、多くの他の回路および相互接続
は図示されない。図２は、本発明を説明するために含まれ、そしてチップ２０の
構成をすべて示すようには意図されない。

【００３４】 マイクロプロセッサ中のメモリをプログラムするための読み取りおよび書き込
みは通常、テーブル読み取りおよびテーブル書き込みと呼ばれる命令を介して行
われる。これらの命令は、データメモリ空間とプログラムメモリ空間との情報の
転送を可能にする。本発明において、エミュレータチップ２０における論理は、
テーブル読み取りおよびテーブル書き込みコマンドをリダイレクトして、ユーザ
メモリへのアクセスを可能にする。このように、ユーザメモリ３３は、容易にア
クセスされる。このことは、以下の説明によって明らかとなる。

【００３５】 図３に、チップ２０に含まれる回路のいくつかのさらにより詳細な図を示す。
モードデコード論理回路９０は、入力として３ビットモード信号をエミュレーシ
ョンコントロール回路６６から入力される。モードデコード論理は、３ビット信
号をデコードし、そして論理「１」信号を、所望モードの動作に対応する適切な
出力線に出力する。ここでは、マイクロコントローラモード、マイクロプロセッ
サモード、およびマイクロプロセッサライトスルーモードを図示する。それらの
モードの各々に対するメモリマッピングを図４Ａ〜４Ｃに示す。なお、３つのモ
ードは、単に本発明の例示として使用し、さらなる動作モードが可能である。

【００３６】 図４Ａ〜４Ｃは、異なる動作モードにおけるエミュレーションメモリマップを
示す。図４Ａは、プロテクトマイクロコントローラ／マイクロコントローラモー
ドを示し、ここでアクセスはエミュレーションメモリに提供されるだけである。
マイクロプロセッサモード（図４Ｂ）において、アクセスはユーザメモリに提供
されるだけである。他方、図４Ｃは、マイクロプロセッサライトスルーモードと
呼ばれるモードを示し、ここですべてのプログラム実行命令はエミュレーション
メモリから発せられ、他方読み取りおよび書き込み動作命令は、ユーザメモリか
ら発せられるか、またはユーザメモリをターゲットにする。

【００３７】 図４Ａ〜４Ｃにおいて示されるマッピングは、本発明を理解するために例示さ
れ、ユーザおよびエミュレータメモリが同じサイズである、または同じサイズで
ある必要があることを意味しない。通常、オフチップユーザメモリは、エミュレ
ータプログラムメモリよりもずっと大きい。

【００３８】 図３の回路はまた、エミュレータシステムバス１４およびユーザシステムバス
２１に接続されたマルチプレクサ１００を含む。マルチプレクサ１００は、論理
回路９５の出力によって制御される。論理回路９５は、そのマルチプレクサに向
けて信号線１０１上に出力してＥＳＢアクセスあるいはＵＳＢアクセスを可能に
する。回路９５は、ＡＮＤゲート９１および９３、インバータ９４およびＯＲゲ
ート９２を含む。プログラムメモリ読み取りおよび書き込みをコントロールする
プログラムメモリバスコントローラ９９は、プログラムメモリバスを介してマル
チプレクサ１００に接続される。プログラムメモリから受けとる命令は、命令デ
コード回路６７に入力される。

【００３９】 テーブル読出し／テーブル書込み命令実行論理８３は、ＴＢＬＲＤおよびＴＢ
ＬＷＴで示す信号線を介してデコード回路６７に接続されている。回路８３は、
テーブル読出し命令およびテーブル書込み命令を実行する際に用いられる２つの
レジスタＴＢＬＰＴＲ９７およびＴＡＢＬＡＴ９８を含む。レジスタＴＢＬＰＴ
Ｒ９７およびＴＡＢＬＡＴ９８の使用は以下に詳細に述べる。回路８３は、プロ
グラムメモリ読出し／書込みバスによってプログラムメモリバスコントローラ９
９に接続される。ＴＢＬＲＤ信号線およびＴＢＬＷＴ信号線がＯＲゲート９６に
供給され、ＯＲゲート９６の出力がＡＮＤゲート９１の入力に供給される。信号
線１０２は、すべての他のデコードされた命令の出力を表し、上記すべての他の
デコードされた命令はエミュレーションデバイスの適切な回路に供給されて実行
される。一例は、演算動作を実行するＡＬＵである。

【００４０】 図３の回路の動作を述べる。図３の回路において起こり得る３種類のメモリサ
イクルがある。これらは、命令フェッチ、ＴＢＬＲＤ命令からのテーブル読出し
、およびＴＢＬＷＴ命令からのテーブル書込みである。命令は、命令デコード６
２に送られる。命令は、テーブル読出し命令、テーブル書込み命令、および他の
命令にデコードされる。これらの命令は、図３に、出力１０２上のグループとし
て模式的に示されている。ＴＢＬＲＤまたはＴＢＬＷＴのいずれかが検出される
と、命令実行論理８３は信号で知らされる。論理８３は、コントローラ９９にプ
ログラムメモリアクセスを送信する。マルチプレクサは、モードピン入力上の信
号に依存して、マルチプレクサコントロール信号が「０」である場合、プログラ
ムメモリアクセスをＥＳＢに方向づけ、マルチプレクサコントロール信号が「１
」である場合、プログラムメモリアクセスをＵＳＢに方向づける。

【００４１】 モード選択は、アクセスすべきメモリを決定する。マイクロコントローラモー
ドにおいては、メモリアクセスをＥＳＢに方向づけることが常に望ましい。従っ
て、ＭＣモード信号は反転され、その後ＡＮＤゲート８６に送信される。これに
より、マルチプレクサコントロール信号は常に論理「０」である。マイクロプロ
セッサモードにおいては、メモリアクセスをＵＳＢに方向づけることが常に望ま
しい。そのため、マイクロプロセッサモード信号はＯＲゲート８８に送信され、
これにより、マルチプレクサコントロール信号は常に論理「１」である。

【００４２】 ＡＮＤゲート９１は、マイクロプロセッサ書込みスルー信号とＯＲゲート９６
から生成された信号とを入力として受け取る。読出し命令または書込み命令のい
ずれかが命令デコード６７によってデコードされている場合、論理「１」ＯＲゲ
ート９６信号が生成される。なぜなら、論理「１」信号は、テーブル読出し線ま
たはテーブル書込み線のいずれかに出力されるからである。ＯＲゲート９６の出
力は、ＡＮＤゲート９１に供給される。ＡＮＤゲート９１は、モードデコード論
理９０のマイクロプロセッサ書込みスルー出力をも入力として受け取る。ＡＮＤ
ゲート９１に入力される信号が両方ともｈｉｇｈである場合、論理「１」信号が
ＡＮＤゲート９１から出力され、それによって、論理「１」信号がＯＲゲート９
２から出力される。ＡＮＤゲートはその後論理「１」信号を出力する。なぜなら
、マイクロプロセッサ書込みスルーモードにおいて、マイクロコントローラ線お
よびマイクロプロセッサ線上の信号は論理「０」と定義されるからである。マイ
クロプロセッサ書込みスルーモードにおいて、読出し命令および書込み命令は、
ＵＳＢに向けられ、他のいずれかの命令に関連するすべての他のメモリアクセス
はＥＳＢに向けられる。従って、チップは、ＥＳＢシステム１０からの命令をフ
ェッチすることにより動作し、いずれかのテーブル読出し命令またはテーブル書
込み命令がＵＳＢシステム３０内で実行される。本発明によるエミュレータデバ
イスは、このモードでユーザプログラムメモリに対して読出しおよび書込みを行
う一方で、単にエミュレータプログラムメモリからの命令を実行することを可能
にする。

【００４３】 テーブル読出し命令およびテーブル書込み命令を図５および図６に詳細に示す
。図５に示されるテーブル読出しコマンドに、チップ２０内の２つのレジスタが
記述されている。ＴＡＢＬＡＴレジスタは、テーブルラッチ・アンド・ホールド
８ビットである。このレジスタは、２１ビットテーブルポインタレジスタＴＢＬ
ＰＴＲにロードされたアドレスによって指示されるメモリロケーションの内容を
保持する。ＴＢＬＲＤ命令には４つのオプションがある。３つのオプションの場
合、ユーザメモリ３３内の、ＴＡＢＬＰＴＲによって指示されるメモリロケーシ
ョンのデータは、ＴＡＢＬＡＴにロードされる。オペランドによって特定される
ように、ＴＢＬＰＴＲ内の値は、変化しないままか、またはその値がＴＡＢＬＡ
Ｔにロードされた後にインクリメントまたはディクリメントされる。第４のオプ
ションの場合、ＴＢＬＰＴＲの値はインクリメントされ、メモリ３３内の、ＴＢ
ＬＰＴＲ内のインクリメントされた値によって指示されるロケーションが、ＴＡ
ＢＬＡＴにロードされる。

【００４４】 テーブル書込み命令は同様に実行される。図６に示すように、ＴＢＬＷＴ命令
にも４つのオプションがある。３つのオプションの場合、ＴＡＢＬＡＴ内のデー
タが、ユーザメモリ３３内の、ＴＡＢＬＰＴＲによって指示されるメモリロケー
ションにロードされる。オペランドによって特定されるように、その後ＴＢＬＰ
ＴＲ内の値は、変化しないままか、またはインクリメントまたはディクリメント
される。第４のオプションの場合、ＴＢＬＰＴＲの値はインクリメントされ、Ｔ
ＡＢＬＡＴ内のデータが、ユーザメモリ３３内の、ＴＢＬＰＴＲ内のインクリメ
ントされた値によって指示されるメモリロケーションにロードされる。

【００４５】 明らかに、上記の教示に照らして、本発明の多くの改変および変更が可能であ
る。従って、本発明は、添付の請求の範囲内において、本明細書に特に記載した
もの以外の態様で実施され得ることが理解されるべきである。

【図面の簡単な説明】

【図１】 図１は、本発明による、エミュレータシステムの簡略化されたブロック図であ
る。

【図２】 図２は、本発明による、エミュレータチップのブロック図である。

【図３】 図３は、本発明による、エミュレータチップに含まれる回路部の図である。

【図４Ａ】 図４Ａは、異なる動作モードにおけるエミュレーションメモリマップの図であ
る。

【図４Ｂ】 図４Ｂは、異なる動作モードにおけるエミュレーションメモリマップの図であ
る。

【図４Ｃ】 図４Ｃは、異なる動作モードにおけるエミュレーションメモリマップの図であ
る。

【図５】 図５は、本発明による、テーブル読出しコマンドの図である。

【図６】 図６は、本発明による、テーブル書込みコマンドの図である。

───────────────────────────────────────────────────── 【要約の続き】

Claims (26)

【特許請求の範囲】
1. 【請求項１】 エミュレータデバイスであって、 プログラムメモリにアクセスするためのメモリインターフェースであって、該
   プログラムメモリが第１のメモリおよび該デバイスの外部にある第２のメモリを
   含む、メモリインターフェースと、 該デバイスが該第１のメモリから命令をフェッチするように設定された場合、
   プログラムメモリ書き込みアクセスおよびプログラムメモリ読み出しアクセスを
   、該第２のメモリのみに方向づける、該インターフェースに接続された選択回路
   と、 を含むエミュレータデバイス。
2. 【請求項２】 テーブル読み出しアクセスおよびテーブル書き込みアクセス
   の少なくとも一方が実行されるかどうかを検出する、前記選択回路に接続された
   回路を含み、 該選択回路が、該テーブル読み出しアクセスおよびテーブル書き込みアクセス
   の少なくとも一方を、前記第２のメモリのみに方向づける、 請求項１に記載のデバイス。
3. 【請求項３】 モード選択回路を含み、 前記選択回路が、前記第１および第２のメモリに接続され、且つ、該モード選
   択回路による信号出力を受け取るように接続されたスイッチングデバイスを含む
   、 請求項１に記載のデバイス。
4. 【請求項４】 プログラムメモリ読み出しアクセス命令およびプログラムメ
   モリ書き込みアクセス命令の少なくとも一方が復号化されることを示す信号を出
   力する命令デコーダと、 該信号を受け取るように設定され、且つ、該プログラムメモリ読み出しアクセ
   ス命令および該プログラムメモリ書き込みアクセス命令の少なくとも一方を実行
   するように設定された、該デコーダに接続された回路と、 を含む、請求項１に記載のデバイス。
5. 【請求項５】 モード選択回路と、 該モード選択回路の出力を受け取るように接続された論理回路と、 該論理回路に接続された出力を有する命令デコーダと、 該論理回路の出力に接続された前記インターフェース回路と、 を含む、請求項１に記載のデバイス。
6. 【請求項６】 前記モード選択回路は、前記デバイスの動作のモードを示す
   信号を出力する第１の手段を含み、 前記命令デコーダは、プログラムメモリ読み出しアクセスおよびプログラムメ
   モリ書き込みアクセスの少なくとも一方が復号化されることを示す信号を出力す
   る第２の手段を含み、 前記論理回路は、該第１および第２の手段によって出力された該信号を受け取
   るように接続され、前記第１のメモリアクセスおよび前記第２のメモリアクセス
   のいずれがイネーブルされるかを示す信号を、前記選択回路に出力する、 請求項５に記載のデバイス。
7. 【請求項７】 前記メモリインターフェースが、 プログラムメモリバスと、 該バスに接続されたプログラムメモリバスコントローラとを含み、 前記選択回路が、 該プログラムメモリバス、第１のメモリアクセスバス、および第２のメモリ
   アクセスバスに接続されたマルチプレクサと、 該第１のメモリアクセスバスと該第２のメモリアクセスバスとの間で選択を
   行なう、該マルチプレクサに接続された回路とを含む、 請求項１に記載のデバイス。
8. 【請求項８】 前記回路は、前記デバイスが前記第１のメモリから命令をフ
   ェッチするように設定された場合に、前記第２のメモリのみへのアクセスを示す
   、前記マルチプレクサへの信号出力を生成する手段を含む、請求項７に記載のデ
   バイス。
9. 【請求項９】 前記手段が、 モード選択回路と、 プログラムメモリアクセスが実行されることを示す信号を生成する回路と、 該モード選択回路の出力に接続され、そして、該回路によって出力された該信
   号を受け取るように接続された入力を有する第１の論理回路と、 を含む、請求項８に記載のデバイス。
10. 【請求項１０】 前記第１のメモリがエミュレータプログラムメモリであり
    、 前記第２のメモリがユーザプログラムメモリである、 請求項１に記載のデバイス。
11. 【請求項１１】 前記デバイスに接続されたエミュレータシステムと、 該デバイスに接続されたユーザシステムと、 を含む請求項１に記載のデバイス。
12. 【請求項１２】 前記エミュレータシステムが、前記第１のメモリを含み、 前記ユーザシステムが、前記第２のメモリを含む、 請求項１１に記載のデバイス。
13. 【請求項１３】 前記第１のメモリは、前記デバイスによってフェッチされ
    る命令を含むエミュレータプログラムメモリを含み、 前記第２のメモリは、該デバイスが該第１のメモリから命令をフェッチするよ
    うに設定された場合に、前記プログラムメモリ書き込みアクセスおよび前記プロ
    グラムメモリ読み出しアクセスのいずれかのみが方向づけされる、ユーザプログ
    ラムメモリを含む、 請求項１２に記載のデバイス。
14. 【請求項１４】 エミュレータデバイスであって、 該デバイスに接続されたエミュレーションメモリから生じる命令を受け取る手
    段と、 該受け取る手段に接続された、該デバイスが該エミュレーションメモリから命
    令をフェッチするように設定された場合、メモリ読み出し命令およびメモリ書き
    込み命令のみを、該デバイスに接続されたユーザメモリに向ける手段と、 を含むエミュレータデバイス。
15. 【請求項１５】 前記受け取る手段に接続された、前記メモリ読み出し命令
    およびメモリ書き込み命令を検出する手段と、 前記向ける手段および該検出する手段に接続された前記デバイスの動作モード
    を選択する手段と、 を含む請求項１４に記載のデバイス。
16. 【請求項１６】 前記向ける手段は、 前記デバイスの動作のモードを検出する手段と、 前記メモリ読み出し命令および前記メモリ書き込み命令を検出する手段と、 該検出する手段の両方の出力を用いて、前記エミュレーションメモリと前記ユ
    ーザメモリとの間で、アクセスを選択する手段と、 を含む請求項１４に記載のデバイス。
17. 【請求項１７】 前記選択する手段の制御下で、前記エミュレーションメモ
    リへのアクセスと、前記ユーザメモリへのアクセスとを切り換える手段を含む、
    請求項１６に記載のデバイス。
18. 【請求項１８】 エミュレータデバイスを動作する方法であって、 第１のメモリからのみ命令をフェッチするステップと、 該第１のメモリから分離された、該エミュレータデバイスの外部にある第２の
    メモリにのみメモリアクセスを方向づけるステップと、 を含む方法。
19. 【請求項１９】 エミュレーションプログラムメモリのみから命令をフェッ
    チするステップと、 前記メモリアクセスを、該エミュレーションプログラムメモリから分離された
    、前記エミュレータデバイスの外部にあるユーザプログラムメモリのみに方向づ
    けるステップと、 を含む、請求項１８に記載の方法。
20. 【請求項２０】 テーブル読み出しアクセスおよびテーブル書き込みアクセ
    スの少なくとも一方を、前記プログラムメモリに方向づけるステップを含む、請
    求項１９に記載の方法。
21. 【請求項２１】 前記デバイスの動作のモードを検出するステップと、 メモリアクセスが実行されるかどうかを検出するステップと、 前記検出ステップに基づいて、前記第１のメモリと前記第２のメモリとの間で
    アクセスを選択するステップと、 を含む請求項１８に記載の方法。
22. 【請求項２２】 前記メモリアクセスが実行されるかどうかを検出するステ
    ップが、テーブル読み出しアクセスおよびテーブル書き込みアクセスの少なくと
    も一方が実行されるかどうかを検出するステップを含み、 前記メモリアクセスを方向づけるステップが、テーブル読み出しアクセスおよ
    びテーブル書き込みアクセスの少なくとも一方を、前記第２のメモリに方向づけ
    るステップを含む、 請求項２１に記載の方法。
23. 【請求項２３】 エミュレーションプログラムメモリからのみ命令をフェッ
    チするステップと、 前記メモリアクセスを、該エミュレーションプログラムメモリから分離された
    、前記エミュレータデバイスの外部にあるユーザプログラムメモリにのみ方向づ
    けるステップと、 を含む、請求項２２に記載の方法。
24. 【請求項２４】 前記命令を復号化するステップと、 該復号化ステップを用いて、メモリアクセスが実行されるかどうかを検出する
    ステップと、 該検出ステップを用いて、前記第１および第２のメモリのいずれのメモリがア
    クセスされるかを決定するステップと、 を含む、請求項１８に記載の方法。
25. 【請求項２５】 前記デバイスの動作のモードを検出するステップと、 前記検出ステップを用いて、前記第１および第２のメモリのいずれのメモリ
    がアクセスされるかを決定するステップと、 を含む、請求項２４に記載の方法。
26. 【請求項２６】 前記メモリアクセスを、該エミュレーションプログラムメ
    モリから分離された、前記エミュレータデバイスの外部にあるユーザプログラム
    メモリにのみ方向づけるステップを含む、請求項２５に記載の方法。