CN1318172A - 更新仿真器***中用户存储器的方法和*** - Google Patents

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CN1318172A
CN1318172A CN00801023A CN00801023A CN1318172A CN 1318172 A CN1318172 A CN 1318172A CN 00801023 A CN00801023 A CN 00801023A CN 00801023 A CN00801023 A CN 00801023A CN 1318172 A CN1318172 A CN 1318172A
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Abstract

一种提供在仿真器***中存取用户存储器的装置、***及方法。仿真器***包含仿真器***存储器、用户***存储器和仿真装置。仿真装置工作在程序执行指令源自仿真存储器，而读和写指令目标为用户存储器的模式下。包括在仿真器芯片中的逻辑将读和写存储器存取指向用户存储器，而指令从仿真器存储器获取。

Description

更新仿真器***中用户存储器的方法和***
                      背景技术
技术领域
本发明涉及仿真器***和仿真装置，更具体地说，涉及能够容易更新片上(on-chip)和片外(off-chip)存储器的仿真器***和仿真装置。
背景分析
许多微控制器装置配置包括片上存储器和片外用户存储器在内的存储器***。在仿真器***中，存在能够更新这两种类型存储器的内容的需要。一般来说，仿真器***可以容易地更新片上存储器，但是更新片外存储器很复杂。比如，一种实现存取用户存储器的传统方法为提供一个通过复制的仿真器控制块直接存取的副本。使用仿真器***的主***直接控制使用仿真器控制块的用户存储器。在另外一种方法中，可以在存在的仿真器控制块中配置另外的连接件和附加总线。不管使用复制的仿真器控制块还是不得不另外增加连接件和另一条总线，都增加了***的成本和复杂性。
在另外一个传统***中，由本申请的受托者生产的PIC17C01仿真装置可以存取片上(仿真器程序)和片外(用户)存储器。但是，仿真装置必须通过手工设置I/O比特位来生成存储器存取周期以存取片外存储器。更具体地说，当需要从用户存储器读取时，主***从仿真器程序存储器下载程序段并开始在PIC17C01中执行该程序段。程序段写入端口C、D和E数据锁存器，并写入C、D和E数据方向寄存器(DDR)以作为输出配置它们。主***从MP模式改变为MC模式，并将端口C、D和E从***总线模式改变为I/O端口模式。DDR已经事先设置并作为输出驱动。主***开始向在PIC17C01中执行该程序段的仿真器程序存储器下传程序段，并在PIC17C01中开始执行该程序段。
然后程序段写入端口C、D和E以仿真***总线并读取期望的存储器存储单元。将RAM地址写入端口C和D，并将端口E设置为ALE高选通。DDR的端口C和D被写入并作为输入配置，且将DDR端口E设置为OE低选通。数据在端口C和D上读取，并将数据存储在PIC17C01的RAM中。然后主***从MP模式改变为MC模式，向仿真器程序存储器下传程序段并在PIC17C01中开始执行该程序段。该程序段将RAM中的数据传送到主***。
写入过程相似，其中当执行时，下传到仿真器的程序存储器的程序段将RAM地址写入端口C和D并将端口E设置为ALE高选通，将要写入用户程序存储器的数据写入DDR端口C和D并将DDR端口E设置为WR低选通。
                      发明总结
本发明的一个目的是提供一种仿真器***、装置和方法，实现简单并有效地存取片外用户存储器。
本发明的另一个目的是提供一种仿真器***和装置，其中代码在仿真器的存储器中执行，并且读和写存取是直接面向片外用户存储器的。
本发明进一步的目的是提供一种与仿真器***和用户***相连的仿真装置，实现简单并有效地存取用户***中的程序存储器。
本发明的这些和其他目的可以通过一种仿真装置达到，该仿真装置具有用于存取程序存储器的存储器接口，程序存储器具有在装置外部的第一存储器和第二存储器；以及与接口相连的选择电路，用于当装置配置为从第一存储器取指令时仅将程序存储器写和存储器读存取指向第二存储器。
该装置可以进一步包括与选择电路相连的电路，用于检测是否至少正在执行表读和表写存取中的一个，并且选择电路可以仅将表读和表写存取指向第二存储器。该装置也可以包括模式选择电路，其中选择电路包括与第一和第二存储器相连的开关装置并接收由模式选择电路输出的信号。
该装置也可以包括指令解码器，该解码器用于输出一个表明至少正在解码程序存储器读存取和程序存储器写存取指令中的一条的信号。一个电路可以和这样的解码器相连，它配置为接收信号并至少执行程序存储器读存取指令和程序存储器写存取指令中的一条。
当该装置包括模式选择电路时，该电路也可以包括连接为接收模式选择电路输出的逻辑电路；及具有一个输出与逻辑电路相连的指令解码器，其中接口电路与逻辑电路的输出相连。
模式选择电路可以包括用于输出表明该装置工作模式的信号的器件，指令解码器可以包括用于输出表明至少正在解码程序存储器读或写存取中的一条的信号的器件。逻辑电路连接为用于接收这两个器件输出的信号并输出一个表明第一和第二存储器中的那一个允许存取的信号到选择电路。
存储器接口可以包括程序存储器总线和与总线相连的程序存储器总线控制器。选择电路可以包括与程序存储器总线、第一存储器存取总线和第二存储器存取总线相连的多路复用器，以及与多路复用器相连用于在第一和第二存储器存取总线之间选择的电路。该电路可以包括用于产生输出到多路复用器表明当该装置配置为从第一存储器提取指令时仅存取第二存储器的信号的器件。该器件可以包括模式选择电路、产生表明正在执行程序存储器存取的信号的电路、连接为用于接收模式选择电路的输出并具有连接成用于接收该电路输出的信号的一个输入端的第一逻辑电路。
第一存储器可以为仿真器程序存储器，第二存储器可以为用户程序存储器。
仿真器***和用户***也可以连接到该装置。仿真器***可以包括第一存储器，用户***可以包括第二存储器。第一存储器可以包括仿真器程序存储器，第二存储器可以包括用户程序存储器。
上述目的和其他目的也可以通过一种仿真装置实现，该仿真装置具有用于接收源于与该装置相连的仿真存储器的指令的器件，以及与用于接收的器件相连用作当该装置配置为从仿真存储器提取指令时仅将存储器读和写指令目标指定为与该装置相连的用户存储器的器件。该装置也可以包括与用于接收的器件相连用作检测存储器读和写指令的器件，以及与用于接收的器件和用于检测的器件相连用作选择该装置工作模式的器件。
用于目标指定的器件可以包括用于检测该装置工作模式的器件、用于检测存储器读和写指令的器件以及用于选择在仿真存储器和用户存储器之间使用两个检测器件的输出存取的器件。该装置也可以包括用于在选择器件控制下在仿真存储器和用户存储器之间存取切换的器件。
上述目的和其他目的也可以通过一种操作仿真装置的方法实现，该方法包括步骤：仅从第一存储器获取指令；以及仅将存储器存取指向与第一存储器分立并在存储器装置之外的第二存储器。指令可以仅从仿真程序存储器获取，并且可以仅将存储器存取指向与仿真程序存储器分立的用户程序存储器。该方法也可以包括将至少在表读和表写存取中的一个指向程序存储器。
该方法也可以包括检测该装置的工作模式；检测存储器存取是否正在执行；以及基于检测步骤选择在第一和第二存储器之一存取。检测存储器存取是否正在执行可以包括检测是否至少一个表读和表写存取正在执行；以及指引存储器存取可以包括将至少一个表读和表写存取指向第二存储器。
该方法也可以包括解码指令，检测是否正在使用解码步骤执行存储器存取，以及确定正在使用检测步骤存取第一和第二存储器中的那一个。也可以检测该装置的工作模式，以及确定正在使用检测步骤执行存取第一和第二存储器中的那一个。
                    附图的简要描述
通过参照下文结合附图的详细描述，本发明更加详尽的特征及其所属的优点将可以容易地获得，同时变得更好理解，其中：
图1为依照本发明的仿真器***的简化方框图；
图2为依照本发明的仿真器芯片的方框图；
图3为依照本发明的包括在仿真器芯片中的电路图；
图4A至图4C为工作在不同模式下的仿真存储器映射图；
图5为依照本发明的读命令列表图；和
图6为依照本发明的写命令列表图。
                  优选实施例的阐述
现在参照附图，更具体地说为图1，表示了依照本发明的***的实施例。***包括仿真器***10、仿真器芯片20和用户***30。仿真器***10包含仿真控制电路11、地址锁存器12和仿真器程序存储器13。主***40通过连接在主***40和仿真控制芯片11之间的总线41与仿真器***10通信。来自仿真器芯片12的地址输入到地址锁存器12，并且数据通过总线14在存储器11和芯片20之间传输。仿真控制电路11也与总线14相连。来自锁存器12的地址通过总线15输入到仿真器程序存储器13。
地址锁存器12与管脚EA、EBA0和EALE相连，同时仿真控制11与芯片20的几个管脚相连。程序存储器13也与芯片20的仿真器输出使能管脚、仿真器写高管脚和仿真器写低管脚相连。总线21连接在***10、芯片20和***30之间。
用户***30包含用户程序存储器33和地址锁存器32。来自芯片20的地址通过总线31从锁存器32馈送到存储器33。芯片20的UAD管脚与存储器33的数据输入相连，管脚UA、管脚UBA0和管脚UALE与地址锁存器32相连。用户存储器输出使能管脚、用户写高管脚和用户写低管脚也与程序存储器33相连。
应该注意仿真程序存储器13和用户存储器33的容量通常是不相同的。片外存储器33一般较大。
芯片20的许多管脚也与从属装置50相连。从属装置提供部分仿真器功能。仿真器芯片20设计为仿真多数装置的主要功能，从属装置仿真这些装置的***功能，芯片20和从属装置50一起工作仿真整个装置。芯片20和从属装置50设计为分立的，以允许通过简单使用不同的从属装置就可以仿真具有不同***功能的各种类型的装置。连接51至53示出了芯片20和从属装置50与“目标”***的连接。换句话说，这就是仿真器替代用户***中芯片的地方。
在本发明中，将芯片20置于期望的工作模式。在一种模式中，术语为微处理器透写模式(MP/W)，并且下面将详细讨论。在芯片20内的程序执行发生自仿真器程序存储器13，但是表读和表写指令发生在用户程序存储器33。主***40使用仿真控制电路11下传程序段到仿真器程序存储器13。主***40开始在芯片20内的程序段的执行。当读存储器33时，程序段执行表读指令以读存储器33。在芯片20内执行的程序段通过电路11和总线41从芯片20向主***40传输数据。
当向程序存储器33写时发生类似的操作。将芯片20置于MP/W模式，将运行程序指向从仿真器程序存储器13发生，而表读和表写指令在用户程序存储器33发生。主***40使用仿真控制电路11将程序段下传到仿真器程序存储器13。主***40开始在芯片20内的程序段的执行。程序段执行表写指令以向存储器33写数据。存储在芯片20之内的数据传输到存储器33。
芯片20的更详尽的图示于图2。程序存储器接口60通过管脚61与仿真器程序存储器13和用户程序存储器33相接。举例来说，输入EA和EAD与仿真器程序存储器13相接，而输入UA和UAD与用户程序存储器33相接。输入到装置的指令通过程序总线62加载到指令寄存器63。指令寄存器63与指令解码和控制67及地址多路复用器76互相连接。图2还示出了接收来自仿真器***10中的仿真控制11的多个输入的仿真控制电路66。值得注意的是下面详细讨论的3比特的模式输入。
与接口60相连的是表读和表写执行逻辑电路83。电路83通过总线与接口60相连。电路83还和指令解码67相连，但在此图中并未将其图解；以及完成被称为表读和写指令的程序存储器读和写指令的执行。电路83还包含用在执行表读和表写指令中的寄存器TBLPTR和TABLAT。下面将结合图3及图5和图6详细描述此电路的工作。
芯片20还包括用于产生用在整个芯片20中的各种时钟信号的时钟发生器68，以及包括象上电定时器、振荡器启动定时器、加电复位和监视定时器单元的电路69。具有工作寄存器(WReg)70的ALU71通过总线82与各种电路相连，比如定时器77、***电路78和数据监视器79。该芯片包括好几个寄存器，为了简洁其中一些没有示出。示出的为组选择寄存器(BSR)73、状态寄存器74和文件选择寄存器(FSR)75。提供了一个数据存储器接口80，以处理通过引脚81与数据存储器(仿真数据RAM)的数据传输。数据存储器通常位于从属装置50中。接收自指令寄存器63和通过地址多路复用器76馈送的地址通过RAM地址总线81输入到数据存储器接口67。应该理解的是图2并不是芯片20的完整图，没有示出许多其他的电路和内部连线，图2所包括的用于说明本发明，并不意味着示出芯片20的所有特征。
在微处理器中读和写程序存储器通常通过称作表读和表写的指令实现。这些指令允许在数据存储器空间和程序存储器空间之间传输信息。在本发明中，仿真器芯片20中的逻辑将表读和表写命令重新指定为允许存取用户存储器。因此，用户存储器33可以容易地存取。这将在下面的描述中变得明显。
包括在芯片20中的一些电路的更加详细的回顾示于图3。模式解码逻辑电路90接收来自仿真控制电路66的3比特模式信号作为输入。模式解码逻辑解码该3比特信号并根据期望的工作模式在合适的输出线上输出逻辑“1”信号。在此种情况下，举例说明了微控制器模式、微处理器模式和微处理器透写模式。这些模式的各自存储器映射示于图4A至图4C，并在下面详细讨论。应该理解的是这三种模式仅用作举例说明本发明，并且另外的工作模式是可行的。
图4A至图4C表示了在不同工作模式下的仿真存储器映射。图4A示出微控制器保护/微控制器模式，只能存取仿真存储器。在微处理器模式(图4B)中，只能存取用户存储器。另外，图4C示出称作微处理器透写模式的模式，其中所有的程序执行指令都源自仿真存储器，而读和写表操作指令源自或目标为用户存储器。
图4A至图4C所示的映射图是用来举例说明理解本发明的，并不意味着用户和仿真器存储器具有相同的容量或必须为同样大小。通常片外的用户存储器要比仿真器程序存储器大许多。
图3的电路还包括与仿真器***总线14和用户***总线21相连的多路复用器100。多路复用器100由在信号线101上输出信号以将多路复用器指向允许ESB存取或USB存取的逻辑电路95的输出控制。电路95包括“与”门91和93、反相器94及“或”门92。通过程序存储器总线连接到多路复用器100的是程序存储器总线控制器99，用于控制程序存储器读和写。接收自程序存储器的指令输入到指令解码电路67。
表读/表写指令执行逻辑电路83通过标号为TBLRD和TBLWT的信号线连接到解码电路67。电路83包含两个用在执行表读和表写指令的寄存器TBLPTR97和TABLAT98，其使用下面将详细描述。电路83通过程序存储器读/写总线连接到程序存储器总线控制器99。TBLRD和TBLWT信号线馈送到“或”门96，“或”门96的输出馈送到“与”门91的输入。信号线102代表所有其他馈送到仿真装置的合适电路以执行的解码指令的输出。一个例子为用于执行算术运算的ALU。
现在将阐述图3的电路的工作。在图3的电路中可能发生三种类型的存储器周期。它们是指令获取、从TBLRD指令表读和从TBLWT指令表写。指令发送到指令解码器62。将指令解码为表读、表写和其他指令，在图3中示意地表示为一组输出102。当检测到TBLRD或TBLWT时，发信号给指令执行逻辑电路83。逻辑电路83将发送程序存储器存取给控制器99。根据模式管脚输入上的信号，如果多路复用器控制信号为逻辑“0”，多路复用器将程序存储器存取指向存取ESB；如果多路复用器控制信号为逻辑“1”，则将程序存储器存取指向存取USB。
模式选择决定要存取的存储器。在微控制器模式中，总是期望将存储器存取指向ESB。因此，将MC模式信号反相后传送到“与”门86，从而多路复用器控制信号总为逻辑“0”。在微处理器模式中，总是期望将存储器存取指向USB。因此，将微处理器模式信号传送到“或”门88，从而多路复用器控制信号总为逻辑“1”。
“与”门91接收作为输入的微处理器透写信号和产生自“或”门96的信号。当读或写指令已经由指令解码器67解码后，因为逻辑“1”信号输出到表读或表写线上，所以产生“或”门96的逻辑“1”信号。该“或”门96的输出馈送到还接收模式解码逻辑90的微处理器透写输出作为输入的“与”门91上。当输入到“与”门91的两个信号都为高时，逻辑“1”信号从“与”门91输出，导致逻辑“1”信号从“或”门92输出。然后，因为在微处理器透写模式中微控制器线和微处理器线上的信号确定为逻辑“0”，所以“与”门将输出逻辑“1”信号。在微处理器透写模式中，读和写指令的目标为USE，而所有其他的与其他任何指令相关的存储器存取的目标均为ESB。因此，芯片通过从ESB***10获取指令来运行，而任何表读或表写指令在USB***30中执行。在此模式下，依照本发明的仿真装置允许简单地从仿真器程序存储器执行指令，而从用户程序存储器读出和写入。
更详细的表读和写操作示于图5和图6。在图5所示的表读命令中，描述了芯片20中的两个寄存器。TABLAT寄存器为表锁存器并占据8比特。该寄存器保留由加载到21比特的表指针寄存器TBLPTR的地址所指向的存储器存储单元的内容。对于TBLRD指令可以有四种选择。在三种情况下，由TABLPTR所指向的用户存储器33的存储器存储单元中的数据被加载到TABLAT。如操作数所规定的，TBLPTR中的值为保留不变、或在值加载到TABLAT后递增或递减。在第四中情况下，TBLPTR的值递增，并且由TBLPTR中的递增值所指向的存储器33中的存储单元将加载到TABLAT。
表写指令的执行相类似。如图6所示，对于TBLWT指令也有四种可行的选择。在三种情况下，由TABLPTR所指向的用户存储器33的存储器存储单元中的数据被加载到TABLAT。如操作数所规定的，TBLPTR中的值为保留不变、或递增或递减。在第四中情况下，TBLPTR的值递增，并且TABLAT中的数据将加载到由TBLPTR中的递增值所指向的用户存储器33中的存储器存储单元。
很明显，按照上述示例可以对本发明进行多种修改和改变。因此应该理解在所附权利要求的范围之内，均可以另外实施本发明，而不只是象这里所特别描述的。

Claims (26)

1．一种仿真装置，包括：
用于存取程序存储器的存储器接口，所述程序存储器包括在装置外部的第一存储器和第二存储器；和
与所述接口相连的选择电路，用于当所述装置配置为从所述第一存储器取指令时仅将程序存储器写和存储器读存取指向所述第二存储器。
2．如权利要求1所述的装置，包括：
与所述选择电路相连的电路，用于检测是否至少正在执行表读和表写存取中的一个；
其中所述选择电路可以仅将所述表读和表写存取指向所述第二存储器。
3．如权利要求1所述的装置，包括：
模式选择电路；
其中所述选择电路包括与所述第一和第二存储器相连的开关装置并连接成接收由所述模式选择电路输出的信号。
4．如权利要求1所述的装置，包括：
指令解码器，用于输出一个表明至少正在解码程序存储器读存取和程序存储器写存取指令中的一条的信号；
与所述解码器相连的电路，配置为接收所述信号并配置为至少执行所述程序存储器读存取指令和所述程序存储器写存取指令中的一条。
5．如权利要求1所述的装置，包括：
模式选择电路；
连接为接收所述模式选择电路的输出的逻辑电路；
具有与所述逻辑电路相连的输出的指令解码器；
所述接口电路与逻辑电路的输出相连。
6．如权利要求5所述的装置，其中：
所述模式选择电路包括用于输出表明所述装置工作模式的信号的第一器件；
所述指令解码器包括用于输出表明至少正在解码程序存储器读或写存取中的一条的信号的第二器件；和
所述逻辑电路连接为用于接收由所述第一和第二器件输出的所述信号并输出一个表明所述第一存储器和所述第二存储器中的那一个是允许存取的信号到所述选择电路。
7．如权利要求1所述的装置，其中：
所述存储器接口包括：
程序存储器总线，和
与所述总线相连的程序存储器总线控制器；及所述选择电路包括：
与所述程序存储器总线、第一存储器存取总线和第二存储器存取总线相连的多路复用器，和
与所述多路复用器相连用于在所述第一和第二存储器存取总线之间选择的电路。
8．如权利要求7所述的装置，其中所述电路包括用于产生输出到所述多路复用器表明当所述装置配置为从所述第一存储器提取指令时仅存取所述第二存储器的信号的器件。
9．如权利要求8所述的装置，其中所述器件包括：
模式选择电路；
产生表明正在执行程序存储器存取的信号的电路；和
与所述模式选择电路的输出相连并具有连接成用于接收所述电路输出的所述信号的输入端的第一逻辑电路。
10．如权利要求1所述的装置，其中：
所述第一存储器为仿真器程序存储器，和
所述第二存储器为用户程序存储器。
11．如权利要求1所述的装置，进一步包括：
与所述装置相连的仿真器***；和
与所述装置相连的用户***。
12．如权利要求11所述的装置，其中：
所述仿真器***包括所述第一存储器；和
所述用户***包括所述第二存储器。
13．如权利要求12所述的装置，其中：
所述第一存储器包括含有由所述装置提取的指令的仿真器程序存储器；
所述第二存储器包括当所述装置配置为从所述第一存储器提取指令时仅将所述程序存储器写和存储器读存取所指向的用户程序存储器。
14．一种仿真装置，包括：
用于接收源于与所述装置相连的仿真存储器的指令的器件；和
与用于接收的所述器件相连，用作当所述装置配置为从所述仿真存储器提取指令时，仅将存储器读和写指令目标指定为与所述装置相连的用户存储器的器件。
15．如权利要求14所述的装置，包括：
与用于接收的所述器件相连用作检测所述存储器读和写指令的器件；和
与用于指定目标的所述器件和用于检测的所述器件相连用作选择所述装置工作模式的器件。
16．如权利要求14所述的装置，其中用于指定目标的所述器件包括：
用于检测所述装置工作模式的器件；
用于检测所述存储器读和写指令的器件；和
用于使用两个所述检测器件的输出在所述仿真存储器和所述用户存储器之间选择存取的器件。
17．如权利要求16所述的装置，包括：
用于在所述选择器件控制下在所述仿真存储器和所述用户存储器之间存取切换的器件。
18．一种操作仿真装置的方法，包括：
仅从第一存储器获取指令；和
仅将存储器存取指向与所述第一存储器分立并在所述存储器装置之外的第二存储器。
19．如权利要求18所述的方法，包括：
仅从仿真程序存储器获取指令；和
仅将所述存储器存取指向与所述仿真程序存储器分立并在所述仿真装置之外的用户程序存储器。
20．如权利要求19所述的方法，包括：
将至少在表读和表写存取中的一个指向所述程序存储器。
21．如权利要求18所述的方法，包括：
检测所述装置的工作模式；
检测存储器存取是否正在执行；和
基于所述检测步骤选择在所述第一和第二存储器之一存取。
22．如权利要求21所述的方法，其中：
检测存储器存取是否正在执行包括检测是否至少一个表读和表写存取正在执行；和
指引所述存储器存取包括将至少一个所述表读和表写存取指向所述第二存储器。
23．如权利要求22所述的方法，包括：
仅从仿真程序存储器获取指令；和
仅将所述存储器存取指向与所述仿真程序存储器分立并在所述仿真装置之外的用户程序存储器。
24．如权利要求18所述的方法，包括：
解码所述指令；
检测是否正在使用所述解码步骤执行存储器存取；和
确定正在使用所述检测步骤存取所述第一和第二存储器中的那一个。
25．如权利要求24所述的方法，包括：
检测所述装置的工作模式；和
确定正在使用所述检测步骤执行存取所述第一和第二存储器中的那一个。
26．如权利要求25所述的方法，包括：
仅将所述存储器存取指向与所述仿真程序存储器分立并在所述仿真装置之外的用户程序存储器。
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