JP2002516027A - 電圧吸収端部を有するｐｎ接合を含むＳｉＣ半導体デバイス - Google Patents

Abstract

(57)【要約】 半導体素子であって、ｐｎ接合を含み、前記ｐｎ接合のｐ導電層とｎ導電層は共にドープされた炭化珪素層を構成し、前記ｐｎ接合の導電層の少なくとも一方の端部で、定められた動作接合部の初期値から前記接合部の最も外側の端部のゼロまたはほぼゼロの全電荷まで、前記接合部の中央部から前記最も外側の端部の半径方向に、全電荷または有効表面電荷密度を段階的にまたは均一に減少させる。

Description

【発明の詳細な説明】 電圧吸収端部を有するｐｎ接合を含むＳｉＣ半導体デバイス 技術分野 この発明は基材として炭化珪素を有する半導体素子に関する。この素子は少な くとも１つのｐｎ接合を持ち、ｐｎ接合の半導体層の少なくとも一方の端部（エ ッヂ）に向かって添加（ドーピング）を減少させるエッヂ終端を持つことにより 、接合部の端部の強電界に起因する電圧破壊の危険性を軽減する。 発明の背景 基材として炭化珪素を用いる半導体素子は、高温や、高電力応用や、高放射線 条件などに用いられるものが絶えず開発されている。このような環境では、従来 の半導体は満足に動作しない。評価を行った結果、電力ＭＯＳＦＥＴ型のＳｉＣ 半導体やＳｉＣを用いたダイオード整流器は高電圧や例えば６５０−８００℃の 広い温度範囲で動作し、対応するシリコン素子に比べて損失が少なく動作周波数 が高いにも関わらず寸法が２０分の１程度に小さいという勝れた遮断器特性を示 す。このように改善される理由は、炭化珪素がシリコンに比べて、例えば、破壊 電界が高く（シリコンに比べて最大１０倍）、熱伝導度が高く（シリコンの３倍 以上）、エネルギー禁止帯の幅が大きい（ＳｉＣの結晶構造の１つである６Ｈ− ＳｉＣでは２．９ｅＶ）、などの勝れた材料特性を持つからである。 ＳｉＣ半導体技術は比較的新しく、種々の点でまだ最適になっていないので、 ＳｉＣ半導体デバイスを試験的に製造しまた大量生産が現実のものとなるまでに は、解決しなければならない厳しい製造上の問題が多く存在する。特に高電力お よび高電圧応用の分野の素子でそうである。 電圧を吸収するｐｎ接合を有する高電圧ダイオードやその他の半導体素子を製 造する際に克服しなければならない問題の１つは、接合部の端部に適当な接合部 終端を作ることである。ｐｎ接合に逆電圧がかかると、ｐｎ接合の電界は非常に 高くなる。 高い逆バイアスによりｐｎ接合の端部に強電界が生じることは、接合部の端部 で電圧破壊またはフラッシュオーバを生じる危険性が高いことを意味する。素子 の表面の領域ではｐｎ接合が表面に達し、この領域の電界は接合部のバルク内に 比べて高い。その理由は、素子の結晶内部では均一であった条件が表面で結晶格 子外に出ると急に段階的に変わるからである。このため、接合部が表面に達する ところで電界集中を減少させることが非常に重要になる。素子の表面を不動態（ パッシベーション）化する方法と共に、例えばｐｎ接合が表面に現れる状態を調 整することにより表面の電界を平坦にする方法がとられる。シリコン電力素子で 現在行われている一例を挙げると、端部の表面をｐｎ接合に対して或る角度に折 って（磨きまたは切って）電界を平坦にする。また従来の別の例では、接合部の 付近の導電領域のドーピングを次第に減少させ、接合部の最も外側の端部（いわ ゆる接合部終端延長ＪＴＥ）に向かってドーピングを減少させて接合部の端部の 電界集中を除く。シリコン技術で知られているこれらの方法を、炭化珪素を用い る素子に適用するのは困難である。それは、炭化珪素が非常に堅い材料であり、 拡散によるドーピングが非常に困難である、などの理由からである。 ＳｉＣ内のｐｎ接合については上述の問題はまだ解決されていない。ＳｉＣか ら半導体素子を開発するときに解決すべき多くの問題は、対応するシリコン素子 において当初に多かった問題を思い出させる。しかしシリコンに適用可能な方法 では、ＳｉＣ半導体素子の製造に関する特定の問題を解決することはできない。 例えば、２２７０°Ｋ以下では拡散係数が非常に小さいので拡散によるドーピン グはＳｉＣには適用できない。またドーピング添加元素のイオン注入はＳｉＣ素 子の製造では普通の方法であるが、熟達するのが困難であってＳｉＣ用として完 全には発されていない。 エピタキシャル成長によるｐｎ接合およびショットキー接合を有する６Ｈ−Ｓ ｉＣからの高電圧ダイオードは、実験的には作られている（例えば、M．Bhatnag arとB．J．Baliga，IEEE Trans．Electron Devices，Vol．40，No．3，pp 645-6 55，March 1993、またはP．G．Neudeck，D．J．Larkin，J．A．Powell，L．G．M atus，C．S．Salupo，Appl．Phys．Lett．Vol 64，No.11，14 March 1994，pp 1 386-1388を参照のこと）。ＳｉＣデバイスに関する問題のいくつかは解決されて いるが、接合部の端部での電界集中に関する問題については全 く議論されていない。 ＳｉＣ素子の接合部の端部に半絶縁層を設けることにより、ｐｎ接合の端部の 電界を減少させることができる。この解決法は文献PCT/SE94/00482に示されてい る。 ＳｉＣを接合部の基材とする半導体素子では、Ｓｉのｐｎ接合における接合部 終端延長の原理に対応する素子の製造方法や装置は全く知られていない。この発 明の目的は、Ｓｉ素子のＪＴＥと同じ構造を持つｐｎ接合における電圧吸収端部 を説明することである。 以下の説明でＳｉＣという用語は、６Ｈ、４Ｈ、２Ｈ、３Ｃ、１５Ｒで知られ るこの材料の全ての主要な結晶原型を指す。 発明の概要 この発明はｐｎ接合を含む半導体素子であって、ｐｎ接合のｐ導電層とｎ導電 層は共にドープされた炭化珪素層を構成し、ｐｎ接合の少なくとも一方の導電層 の端部は、定められた動作接合部での初期値から接合部の最も外側の端部でのゼ ロまたはほぼゼロの全電荷まで、接合部の中央部から最も外側の端部に向かって 半径方向に、全電荷または有効表面電荷密度が段階的にまたは均一に減少する。 この発明は、減少する分布形状の電荷を有する前記ＳｉＣ半導体素子を製造す る方法を含む。 上述の特徴を有するＳｉＣ半導体素子を製造することにより、ｐｎ接合に高い 逆電圧を印可したときに延長された終端に沿う電界が平坦になるので電界集中が 除かれる。したがって、接合部の定められた動作領域内のどこかで破壊が起こる 前に接合部の端部で電圧破壊が起こる、という危険が減少する。この発明では、 上述の従来のシリコンデバイスの接合部終端延長（ＪＴＥ）と同じ構造を持つＳ ｉＣ材料のｐｎ接合の端部を形成することにより、接合部にかかって破壊を起こ す逆電圧はかなり高く（３倍以上）なる。 また、信頼性と長期安定性が向上する。これは、接合部の周辺のＳｉＣ材料内 の電界が減少するためである。同時に、最大表面電界の大きさは少なくとも１桁 は減少するはずである。これにより、接合部のパッシベーション部と絶縁にかか るストレスは軽減される。 ＳｉＣ半導体素子は、この発明の以下に説明するいくつかの方法の１つにより 製造される。これらの方法に共通するのは、接合部の全電荷集中が外側の端部に 向かって減少することである。 この発明の素子を得る１つの方法（方法Ａ）では、第１の導電型のドープ（さ れた）層を含む炭化珪素ウェーハから出発する。このウェーハ上で、第２の導電 型の少なくとも２つのドープ（された）層のエピタキシャル成長を行い、新しい 第２導電型層のそれぞれのドーピング量を順に高くする。マスキングとエッチン グにより、異なる延長領域を持つ第２導電型の層を形成する。ウェーハに近い方 の層は延長を大きくし、相続く第２導電型の層は添加（ドース）量を順次高くし て領域の延長は順次小さくして形成する。最も簡単な実施の形態では、第２導電 型の２つのドープ層だけを成長させて形成する。ウェーハに近い方を添加量の低 い第１層とし、第１層の上に添加量の高い第２層を形成する。次にエッチングを ２段階で行う。第１層は第２層より領域の延長を大きくする。 別の製造方法（方法Ａ２）では、第１層と同じ型の電荷キャリアを持つイオン （例えば、ｐ型ではＡ１またはＢ、ｎ型ではＮ）を注入して第２導電型の第２層 を形成し、添加量が高く延長の小さい注入第２層を第１層の上に作る。これによ り、第２導電型の層の添加量はｐｎ接合の端部に向けて減少する。 ここに示す実施の形態により形成されたｐｎ接合構造が持つ別の利点は、第１ 導電型の層と第２導電型の高（ハイア）ドープ層との間に第２導電型の少なくと も１つの低（ロアー）ドープ層を置くことにより、第２導電型の高ドープ層を第 １導電型の層に直接対面させると高ドープ層の中に高い電界が発生するという問 題が軽減される。高ドープ層はドーピングにより形成するが、ドーピングすると きに層の結晶構造を傷つけて転移（ディスロケーション）を生じ、その結果結晶 格子内の電界の条件に局所的に影響を与える。第２導電型の高ドープ層と接合部 の境界層自体の間に追加の保護層として低（ロアー）ドープ層を置くことにより 、質の良い接合部が得られる。 別の方法（方法Ｂ）では、第２導電型の第１低（ロアー）ドープ層をｐｎ接合 の境界に最も近接して置き、前記第１層の表面上のｐｎ接合は第２導電型の高（ ハイア）ドープｐ基層を持つようにしてＳｉＣ接合部のＪＴＥを得る。一連の エッチング段階により第１層の厚さを接合部の最も外側の限界に向かって減少さ せると、第１層の各層段階のボリューム容量の全電荷量は、各層段階の減少する 厚さの関数として段階的に減少する。 方法Ｂにより形成されたＪＴＥの電界延長効率は、エッチされた領域の数と共 に増加する。しかし段階の数が電界の減少と電界の均一度に与える影響は、全段 階数が大きくなると飽和する。またエッチする段階の最大数は、工程が複雑化す るに従って増加するコストにより制限される。エッチング段階は１から４までが 実際的であり、これについては後で説明する。 この発明のＪＴＥを得る別の方法（方法Ｃ）は、第２導電型の低（ロアー）ド ープ第１層の多段階のエッチングと、エッチされる領域外のイオン注入との組合 わせから成る。イオン注入は１段階または多段階で行ってよい。例えばホウ素や アルミニウムなどのイオンを、第２導電型の第１層の境界のすぐ外側の第１導電 型のｐｎ接合層の表面に注入する。注入は互いに外側の領域に行い、２つの領域 に異なる電荷量を与える。イオン注入の目的は、表面ドーピングと、得られる全 電荷量（接合部周辺のボリューム電界）と表面電界を制御することである。最後 のゾーンも、全表面上の縦方向エピタキシャル成長により生成することができる 。 最後に、ＳｉＣのｐｎ接合の接合部終端延長を行う別の方法（方法Ｄ）を開示 する。この狙いは、ｐｎ接合の高ドープ側（接合部周辺での）へのドーピングを 次第に減らして、この発明で説明する高電圧炭化珪素素子の阻止能力を確保する ことである。方法Ｄでは、横方向成長という特定のＳｉＣ技術を用いて、ＪＴＥ に電界減少の基本的原理を適用する。方法Ｄでは、定義されたｐｎ接合領域の周 辺のＪＴＥは、第２導電型のエピタキシャル低（ロアー）ドープ端部層を横方向 に成長させて、接合部の最も外側の限界に向けてドーピング濃度を減少させる。 ドーピング濃度は連続的にまたは段階的に減少させる。１段階工程も可能である 。この場合は、層の厚さは横方向成長法により接合部の端部に向かって減少する 。したがって、全電荷は定義された動作ｐｎ接合領域から接合部の最も外側の端 部に向かって減少する。上に述べたように、ドーピング濃度は端部層のエピタキ シャル成長過程中に階段的に変化してよい。ドーピング濃度も、成長過程中に継 続的に制御することができる。 やや異なる方法（方法Ｄ２）では、方法Ｄで横方向に成長させた層に窒化アル ミニウムＡｌＮの薄い層を挿入して、端部ＳｉＣ層の縦方向部と横方向部の間に 低漏洩インターフェースを設ける。 上に述べたこの発明のＳｉＣ素子の全ての代替的実施の形態について、第１導 電型の低（ロアー）ドープ層（ｎ^-）と第２導電型の層の間に、第１導電型の低 ドープ（ｎ^--）層を追加して挿入することができる。ｎ−層が比較的高ドーピン グであってＮＰＴ（非突抜けノンパンチスルー）性の素子になり、電界が第１導 電型の低（ロアー）ドープ層を突き抜けないときは、これは重要である。 この発明の小さな変形は、実施の形態を説明するときに示す。 図面の簡単な説明 図１は従来のｐｎ接合の略図であって、ｐ導電層とｎ導電層を有するｐｎ接合 は、ｐ導電層の添加（ドーズ）量がｐｎ接合の端部に向かって減少するいわゆる 接合部終端延長ＪＴＥを示す。 図２ａは終端である電圧吸収端部を有するこの発明のＳｉＣ材料の半導体ダイ オードを示す。接合部の一方の導電層の端部の全電荷がエピタキシと１段階また は複数段階のエッチングにより得られるｐｎ接合の端部に向かって減少する。 図２ｂは図２の終端を有する接合部の変形を示し、ｐ⁺層はイオン注入により 得られる。 図２ｃは図２のｎ⁺停止が注入される、終端を有する接合部の変形を示す。 図２ｄは図２ｂと同様なＳｉＣの半導体ＮＰＴデバイスを示し、第１導電型の 追加の低ドープ層が第２導電型の層に対する境界に形成される。 図３ａは、端部での接合層の１つの厚さを減少させることにより、外に向かっ て電荷が減少する４段階ＪＴＥを示す。 図３ｂは図３ａと同じ型の２段階ＪＴＥを示す。 図３ｃは図３ａと同じ型の１段階ＪＴＥを示す。 図４ａは、接合部層の１つの厚さを減少させることにより外に向かって電荷が 減少し、また接合部の端部での全電荷を減少させる注入（インプラント）ゾーン を有する４段階ＪＴＥを示す。 図４ｂは図４ａに対応する２段階終端を示す。 図４ｃは図４ａに対応する１段階終端を示す。 図４ｄは縦（バーティカル）方向エピタキシャル成長により作られた第４ゾー ンを有する４段階ＪＴＥ終端を示す。 図５ａは接合部終端層の横（ラテラル）方向成長の原理を示す。 図５ｂはｐｎ接合の端部に向かって段階的にドーピングが減少する横方向成長 層を示す。 図５ｃはｐｎ接合の端部に向かって連続的にドーピングが減少する横方向成長 層を示す。 図５ｄはＡｌＮ層の上に横方向の成長層をかぶせたＪＴＥの例を示す。 実施の形態の説明 図面を参照して、この発明の多数の実施の形態を説明する。 図２ａは、この発明の方法Ａを用いて形成したｐｎ接合の例を示す。このｐｎ 接合はＳｉＣで製造した半導体ダイオードを含む。この例の素子を製造するとき 、高ドープ（ｎ⁺）されたｎ導電層１から成るＳｉＣの基板を用いる。このｎ⁺層 １の上に第１の低ドープ（ｎ^-）されたｎ導電層２をエピタキシャル成長させる 。これらの２つのｎ導電層は第１導電型の（この例ではｎ導電性の）ウェーハＳ から成り、その上にこの発明の１つまたは複数のｐｎ接合を作ることができる。 第２段階では、ｐ導電性の低ドープされた第２層３を、既知の方法でこのウェー ハの上に形成する。更にこの工程の次の段階で、この第２層の外側に、第３の高 ドープ（ｐ⁺）されたｐ導電型層４を成長させる。 次の段階で、マスキングとエッチングにより層３の延長を形成する。第４段階 で下の第２層３よりも制限された領域延長に、マスキングとエッチングにより第 ３の高ドープされた層４を横方向に形成する。ここでウェーハ上のｐ層は、接合 部の中央から接合部の最も外側の端部５に向かって２段階で減少する全電荷を持 つ。 もちろん図２ａで原理を説明した方法を用いて、相互の上に第２導電型の３つ 以上の層を、各層のドーピング密度を順に高くしてエピタキシャル形成を行うこ とができる。その結果、接合部の電荷量は接合部の端部に向かって横方向に減少 する。これは、電界が端部に向かって一層均一に延びることを意味する。しかし このように多層にすることにより、素子を製造するときの工程段階は増える。 図２ｂは、方法Ａとはやや異なる方法Ａ２によりｐｎ接合を形成する実施の形 態を示す。第１導電型の層（この例ではｎ層）を方法Ａと同じ方法で配列させる 。この場合、ウェーハＳは第２導電型のエピタキシャル成長による第２層３の基 板である。この第２層３をマスクし、第２層３の中央領域に層３内の過剰電荷（ この例ではＡ１またはＢなどの負電荷）と同じ型の電荷を注入して、第２導電型 の第３の高ドープ層８を形成する。この実施の形態のｐｎ接合の延長端部５も、 第２導電型の第２層３の不必要な部分をエッチングで除くことにより生成される 。その他の点については図２ｂの素子は図２ａに関して前に説明したものに対応 し、図２ｂのｐｎ接合は、接合部の端部５に向かって段階的に減少する電荷を持 つ１つの導電型の少なくとも１つの層を含む。 以下の実施の形態では、第１導電型をｎ材料で表し、第２導電型をｐ材料で表 す。 図２ｃに示す別の実施の形態は上に説明した実施の形態のどれかで製造するｐ ｎ接合であるが、この場合は、ｐｎ接合の端部５を囲むリングの形のｎ⁺ドーピ ング領域から成る電界リング９を、対応するＳｉ技術で知られる方法に従って端 部５の境界から或る距離のところに設ける。 更に図２ａ−図２ｃは、例えばカソード６をウェーハの高ドープｎ層１に接続 し、またアノード７を高ドープｐ層４に接続することにより、ＳｉＣの半導体が 得られることを示す。 図３ａから図３ｃは、ＳｉＣのｐｎ接合の接合部終端延長を形成する、前に方 法Ｂと呼んだ別の方法を示す。図３ａでは前の例と同様に、ｎ^-層２を含む表面 を有するウェーハＳの上に、低ドープｐ層１０をエピタキシャル成長させる。こ の別の方法も、ｐ層１０の中央部を高ドープｐ⁺層１１で覆う。この実施の形態 の新規な概念すなわち接合部の１層の電荷量を端部５に向かって減少させること は、前記ｐ層の厚さが接合部の周辺に向かって段階的に減少するように低ドープ ｐ層１０を１段階または数段階でエッチングすることにより実現できる。エッチ ングの回数は、より大きな領域の上に電界を分布させるのに必要な効率に従って 選んでよい。好ましい実施の形態を図３ａから図３ｃに示す。図３ａはエッチン グを４回行ったものである。層１０内のドーピングが一様であると仮定すると、 図３ａの層１０の４段階にエッチされた領域の厚さの間の関係は、 ｄ₀：ｄ₁：ｄ₂：ｄ₃：ｄ₄＝１００：６０：４５−５０：３０−３５：２０ で示される。ただし、ｄ₀は接合部の形成された動作領域のエッチされない部分 の相対的厚さ、ｄ₁−ｄ₄は低ドープｐ層１０のエッチされた領域の各厚さ、ｄ₄ は端部５に最も近い厚さである。表面電界の減少の推定値は次式から計算される 。 ＭＥＳＡ端部の電界である。 更に、方法Ｂの一層簡単な実施の形態を図３ｂと図３ｃに示す。図３ｂは２段 階の接合部終端を示す。エッチされない端部領域と２つのエッチされた端部領域 の厚さの比はｄ₀：ｄ₁：ｄ₂＝１００：６０：３０−３５である。図３は１段階 の接合部終端で、厚さの対応する関係はｄ₀：ｄ₁＝１００：５０−６０である。 得られる表面電界の減少は、式（１）の商Ｒからの推定では、図３ｂのデバイス では２０％以下、図３ｃのデバイスでは５０％以下である。 図３ａ−図３ｃには表面パッシベーション層Ｌ１も示す。 この発明の終端を作る更に別の方法Ｃを、図４ａ−図４ｄに示して説明する。 この方法は方法Ｂに似ており、低ドープｐ層１２を少なくとも１段階でエッチし て、方法Ｂの場合と同様に、各領域に全電荷量の所定の量を与える。方法Ｃでは 、ｐ層１２の境界の外側のウェーハＳのｎ^-層２の少なくとも１領域に負電荷（ 例えば、ホウ素またはアルミニウムイオン）を注入して、ｎ^-層２の表面にｐ型 材料の薄い層を作る。図４ａにおいて符号Ｑ₃はこの領域内の負電荷の全量を示 す。図４ａの実施の形態は４段階の接合部終端を示し、接合部は２つのエッチさ れた 領域Ｑ₁およびＱ₂とｐ層１２の端の外側の２つの注入されたｐ領域Ｑ₃およびＱ₄ で終わる。各領域の全電荷量は次の関係で与えられる。 Ｑ₀：Ｑ₁：Ｑ₂：Ｑ₃：Ｑ₄＝１００：６０：４５−５０：３３：２０ ただし、Ｑ₀はｐ層１２の全深さ領域の全電荷を表す。式（１）から得られる表 面電界の減少を計算するとＲ＜１０％である。 対応する終端を図４ｂと図４ｃに示す。図４ｂは２段階の終端で、ｐ層１２の １回エッチされた段階Ｑ₅とｎ層２の注入されたｐ領域Ｑ₆を示す。同様に、図４ ｃの終端は接合部の定義された動作領域の上のｐ⁺層１３の外側のｐ層１２を完 全にエッチし、その後でｐ層１２の外側と境界に好ましい量の全電荷を有するｐ 層Ｑ₇を注入することにより得られる。図４ｄでは、縦方向エピタキシャル成長 により作られた第４ゾーンを有する４段階のＪＴＥ終端を示す。 最後に、図５ａ−図５ｄを参照して方法Ｄを説明する。ウェーハＳ上のｎ^-層 １５とウェーハ上に形成されたｐ⁺層１６から成るｐｎ接合メサの上にｐ^-層１７ を横方向にエピタキシャル成長させることにより、エピタキシャル成長層１７は 図５ａに原理的に示す形をとる。横方向の層１７の厚さは、メサ端部から横方向 の層１７の外側の境界に向かって減少する。メサ端部の上に層をエピタキシャル 成長させると、成長層は図５ａに示す横に延長した形になることが実験的に確認 されている。横方向に形成された層１７の厚さが減少するので、前記層はそれ自 身が、層１７で構成された終端Ｔの電界を分散させる性質を持つ。 ｐ^-層１７の横方向成長について説明した原理を用いて、操作毎にドーピング 量を減少させて順に横方向に成長させることにより、図５ｂの接合部終端が得ら れる。このようにドーピングを順に低くして順次成長させたｐ型層によりｐ⁺基 層１６を囲む、多段階ＪＴＥが得られる。低（ロアー）ドープ層を順次成長させ るには、中間でエッチバック操作を行うかまたはエッチバックとパターン化の操 作を共に行って、得られるＪＴＥのｐ型ドーピング形状（プロフィール）を最適 にする。 図５ｃでも同じ原理を用いる。ここでは、前記層１７のエピタキシャル横方向 成長中にドーピングガスのドーズ量を連続的に減少させることにより、横方向に 成長させた層１７のドーピング濃度を外向きに次第に減少させる。矢印１８は減 少するドーピング濃度の方向を示す。 図５ｄは、接合部のエッチされたメサを覆うＡｌＮの層１９を示す実施の形態 である。ＡｌＮは、ＳｉＣの横方向成長に用いたものと同じエピタキシャル技術 を用いて成長させる。接合端部に層１７を横方向に成長させる前にＡｌＮ層１９ を作る。ＡｌＮ層１９を挿入するのは、メサの縦方向部分と横方向部分の間に低 漏洩インターフェースを与えるためである。層１９の形のＡｌＮの層を挿入する ことにより得られる低漏洩インターフエースは、図５ｂと図５ｃに示す実施の形 態で用いてもよい。 上に記号で示した添加密度は次の表の範囲である。 ｐ⁺ １０¹⁸ − １０²¹ｃｍ^-3 ｐ １０¹⁵ − ５・１０¹⁷ｃｍ^-3 ｎ^- １０¹⁴ − １０¹⁶ｃｍ^-3 ｎ⁺ １０¹⁵ − １０²¹ｃｍ^-3

【手続補正書】特許法第１８４条の８第１項 【提出日】平成９年１２月１５日（１９９７．１２．１５） 【補正内容】 請求の範囲 １． ｐｎ接合を含み、前記ｐｎ接合は ・第１の導電型の層（２）と ・第２の導電型の層 で構成し、前記層の少なくとも一方の端部は終端（Ｔ）の外の境界に向かって段 階的に減少する全電荷を持つ終端を備える、炭化珪素半導体デバイスであって、 第１および第２導電型の前記層は炭化珪素（ＳｉＣ）のドープされた層を構成し 、前記第２導電型の層の周辺の厚さはゼロに向かって段階的に減少し、前記第２ 導電型の層は前記第１導電型の層の上の前記第２導電型の第１の層（３、１０、 １２）と、前記第１層の上の前記第２導電型の第２の層（４、８、１３）とを備 え、前記第２層は前記第１層に比べて小さな領域延長と高いドーピング量を有し 、前記第１層は前記第１導電型の層に比べて小さな領域延長と高いドーピング量 を有することを特徴とする、炭化珪素半導体デバイス。 ２． 前記第１層（１０、１２）の周辺の厚さは、段階（ｄ₀−ｄ₄、Ｑ₀、Ｑ₁ 、Ｑ₂、Ｑ₅）でゼロまで減少することを特徴とする、請求項１に記載の炭化珪素 半導体デバイス。 ３． 前記第１層（１２）の外側で隣接して第２導電型の第１層を囲む少なく とも１つの注入ゾーン（Ｑ₃、Ｑ₄、Ｑ₆、Ｑ₇）により、第１層（１２）と注入ゾ ーン（Ｑ₃、Ｑ₄、Ｑ₆、Ｑ₇）の各段階が終端（Ｔ）を構成することを特徴とする 、請求項２に記載の炭化珪素半導体デバイス。 ４． ｐｎ接合を含み、前記ｐｎ接合は ・第１の導電型の層（２）と、 ・第２の導電型の層 で構成し、前記層の少なくとも一方の端部は終端（Ｔ）の外の境界に向かって段 階的に減少する全電荷を持つ終端を備える、炭化珪素半導体デバイスであって、 前記第２導電型の層は前記第１導電型の層に比べて小さな領域延長を有し、また 前記第２導電型の層は、外向きに段階的に減少するドーピング濃度で終端（Ｔ） を形成する第２の導電型の端部の横方向に形成された層（１７）により囲まれる ことを特徴とする、炭化珪素半導体デバイス。 ５． 前記横方向に成長させた端部層（１７）とＳｉＣ素子の残部の間にＡｌ Ｎ層を設けることを特徴とする、請求項４に記載の炭化珪素半導体デバイス。 ６． 前記接合部の第１導電型の低添加層（２）と第２導電型の層の間に追加 のドープ層を設け、前記追加の層は前記第１導電型（ｎ^--）であって前記第１導 電型の低ドープ（ｎ^-）層（２）より低いドーピング濃度を有することを特徴と する、前記請求項のどれかに記載の半導体デバイス。 ７． ｐｎ接合を含み、第１の導電型（ｎ）と第２の導電型（ｐ）を有し、前 記層の少なくとも一方の端部に終端（Ｔ）を設ける半導体デバイスの製造方法で あって、第１の導電型のドープ層（２）を含む炭化珪素ウェーハ（Ｓ）の上に第 ２の導電型の少なくとも２つのドープ層（３、４）、（３、８）を互いの上に配 置し、ｐｎ接合の前記層はドープされた炭化珪素から成り、各新しい第２導電型 の層のドーピング濃度は順に高く、前記第２導電型の層の領域は領域が順に段階 的に小さくなるように形成し、端部（５）に向かって段階的に減少する全電荷ま たは段階的に減少する単位面積当たりの電荷密度を有する前記第２導電型の層の 終端（Ｔ）を形成することを特徴とする、半導体デバイスの製造方法。 ８． 前記第２導電型の層（３、４）を互いの上にエピタキシャル成長させる ことを特徴とする、請求項７に記載の半導体デバイスの製造方法。 ９． 前記第２導電型の層（３、４）をマスキングにより段階的にエッチし、 前記順次の層の領域を順に小さくすることを特徴とする、請求項８に記載の半導 体デバイスの製造方法。 １０． 少なくとも１つの第１エピタキシャル成長層（３）の上にイオンを注 入することにより前記第２導電型の層（３、８）を形成し、これにより下の層（ ３）より高いドーピング濃度を有する第２の層（８）を形成することを特徴とす る、請求項８に記載の半導体デバイスの製造方法。 １１． 注入層（８）の下にある前記第２導電型のエピタキシャル成長層（３ ）をマスキングにより段階的にエッチし、前記第２導電型の順次の層（３、８） の領域を順に小さくすることを特徴とする、請求項１０に記載の半導体デバイス の製造方法。 １２． ｐｎ接合を含み、第１の導電型（ｎ）と第２の導電型（ｐ）の層を有 し、前記層の少なくとも一方の端部に終端（Ｔ）を設ける半導体デバイスの製造 方法であって、第１の導電型のドープされた炭化珪素層（２）を含む炭化珪素ウ ェーハ（Ｓ）の上に第２の導電型の少なくとも２つのドープされた炭化珪素層（ １０、１２）、（１１、１３）を互いの上にエピタキシャル成長させ、前記ｐｎ 接合の前記各層はドープされた炭化珪素から成り、各新しい第２導電型の層のド ーピング濃度を順に高くし、次に前記第２導電型の層を領域が順に小さくなるよ うに形成し、マスキングと段階的なエッチングにより前記第１層（１０、１２） の周辺に向かって段階的に減少する厚さ（ｄ₀−ｄ₄：Ｑ₀、Ｑ₁、Ｑ₂、Ｑ₅）を有 する第２層を形成し、端部（５）に向かって減少する全電荷を有する前記第２導 電型の層の終端（Ｔ）を形成することを特徴とする、半導体デバイスの製造方法 。 １３． 前記第２導電型の４段階の第１層（１０）の段階の相対的厚さはｄ₀ ：ｄ₁：ｄ₂：ｄ₃：ｄ₄＝１００：６０：４５−５０：３０−３５：２０であり、 前記第２導電型の２段階の第１層（１０）の段階の相対的厚さはｄ₀：ｄ₁：ｄ₂ ＝１００：６０：３０−３５であり、前記第２導電型の１段階の第１層（１０） の段階の相対的厚さはｄ₀：ｄ₁＝１００：５０−６０であることを特徴とする、 請求項１２に記載の半導体デバイスの製造方法。 １４． 前記第２導電型の前記第１層（１０、１２）の境界の外側で隣接して 端部（５）に向かって減少する全電荷を有する第２導電型で第１層を囲む少なく とも１つのゾーン（Ｑ₃、Ｑ₄、Ｑ₆、Ｑ₇）をウェーハ（Ｓ）上で第２導電型のイ オンを注入し、端部（５）に向かって減少する全電荷を有する第２導電型の層の 終端（Ｔ）を形成することを特徴とする、請求項１２に記載の半導体デバイスの 製造方法。 １５． 前記第２導電型の層（１０、Ｑ３、Ｑ４）を含む終端（Ｔ）において ４段階で減少する電荷の間の関係はＱ₀：Ｑ₁：Ｑ₂：Ｑ₃：Ｑ₄＝１００：６０： ４５−５０：３０−３５：２０であることを特徴とする、請求項１４に記載の半 導体デバイスの製造方法。 １６． 前記注入はホウ素またはアルミニウムのイオンを用いて行うことを特 徴とする、請求項１４または１５に記載の半導体デバイスの製造方法。 １７． 前記第１層（１０、１２）の前記段階の外側で、最低の全電荷を有す る材料の少なくとも１つのゾーンを縦方向のエピタキシャル成長で作り、端部（ ５）に向かって減少する全電荷を有する前記第２導電型の層の終端（Ｔ）を形成 することを特徴とする、請求項１２又は１３に記載の半導体デバイスの製造方法 。 １８． ｐｎ接合を含み、第１の導電型（ｎ）と第２の導電型（ｐ）の層を有 し、前記層の少なくとも一方の端部に終端（Ｔ）を設ける半導体デバイスの製造 方法であって、第１の導電型のドープ層（２）を含む炭化珪素ウェーハ（Ｓ）の 上に第２の導電型第１の高ドープ層（１６）をエピタキシャル成長させ、次に前 記第１層（１６）と前記第１導電型の前記ドープ層（２）をエッチすることによ り接合端部をメサ構造に形成し、次に端部層（１７）を前記接合部の端部に横方 向に成長させてドーピング濃度を外側に向かって段階的に減少させ、前記各層は 炭化珪素から成り、これにより端部（５）に向かって減少する全電荷を有する第 ２導電型の層の終端（Ｔ）を形成することを特徴とする、半導体デバイスの製造 方法。 １９． 前記端部層（１７）は中間エッチバック操作により成長させることを 特徴とする、請求項１８に記載の半導体デバイスの製造方法。 ２０． 前記終端（Ｔ）のドーピング濃度の減少は、前記端部層（１７）のエ ピタキシャル成長中にドーピングガスのドース量を連続的にまたは段階的に減少 させることにより行うことを特徴とする、請求項１８に記載の半導体デバイスの 製造方法。 ２１． ＡｌＮの層（１８）を前記メサ構造の上にエピタキシャル成長させた 後、前記ＡｌＮ層（１８）の上に端部層（１７）を成長させることを特徴とする 、請求項１８、１９、２０のいずれかに記載の半導体デバイスの製造方法。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ハリス，クリストファー スウェーデン国 エス−191 72 ソレン ツナ，オルガニストグランド 34 (72)発明者 サバジェ，スーザン スウェーデン国 エス−175 74 ヤルフ ァルラ，バルモベーゲン ９ 【要約の続き】

Claims (1)

1. 【特許請求の範囲】 １． ｐｎ接合を含み、前記ｐｎ接合の第１導電型（ｎ）層と第２導電型（ｐ ）層は共に炭化珪素（ＳｉＣ）のドープされた層で構成し、前記層の少なくとも 一方の端部に終端（Ｔ）を設ける半導体素子であって、前記終端（Ｔ）は前記終 端の外側の境界に向かって段階的にまたは連続的に減少する全電荷を持つことを 特徴とする、半導体素子。 ２． 前記ｐｎ接合は、第２導電型の第１の低ドープ層（３）と、前記第１層 の上にあり前記第１層（３）より小さな領域延長を有する第２導電型の第２の高 ドープ層（４、８）を備えることを特徴とする、請求項１に記載の半導体素子。 ３． 前記ｐｎ接合は、その周辺でその厚さが段階（ｄ₀−ｄ₄）でゼロまで減 少する第２導電型の第１の低ドープ層（１０）と、前記第１層の上にある第２導 電型の第２高ドープ層（１１）を備えることを特徴とする、請求項１に記載の半 導体素子。 ４． 前記ｐｎ接合は、第２導電型の第１の低ドープ層（１２）と前記第１層 の上にある第２導電型の第２高ドープ層（１３）を備え、前記第２層（１３）の 境界の外側の第１層（１２）はその周辺でその厚さが段階（Ｑ０、Ｑ１、Ｑ２、 Ｑ５）でゼロまで減少し、前記第１層（１２）の外側および付近で第２導電型で 少なくとも１つの注入されて第１層を取り囲むゾーン（Ｑ３、Ｑ４、Ｑ６、Ｑ７ ）を有し、これにより第１層（１２）と注入ゾーン（Ｑ３、Ｑ４、Ｑ６、Ｑ７） は終端（Ｔ）を構成することを特徴とする、請求項１に記載の半導体素子。 ５． 前記ｐｎ接合の前記第２導電型層は、外向きに段階的にまたは連続的に ドーピング濃度が減少して終端（Ｔ）を形成する第２導電型端部の横方向に形成 された層（１７）で囲まれた、第１の高ドープ層（１６）を含むことを特徴とす る、請求項１に記載の半導体素子。 ６． 前記横方向に成長した端部層（１７）とＳｉＣ素子の残部の間にＡｌＮ 層を設けることを特徴とする、請求項５に記載の半導体素子。 ７． 前記接合部の第１導電型の低ドープ層（２）と第２導電型の層の間に追 加のドープ層（２１）を設け、追加の層（２１）は第１導電型（ｎ^--）であって 第１導電型の低ドープ（ｎ^-）層（２）より低いトーピング濃度を有することを 特徴とする、前記請求項のいずれかに記載の半導体素子。 ８． ｐｎ接合を含み、前記ｐｎ接合のｐ導電層とｎ導電層は共に炭化珪素（ ＳｉＣ）のドープ層で構成し、前記層の少なくとも一方の端部に終端（Ｔ）を設 ける半導体素子の製造方法であって、第１の導電型のドープ層（２）を含む炭化 珪素ウェーハ（Ｓ）の上に第２導電型の少なくとも２つのドープ層（３、４）、 （３、８）を互いの上に配置し、各新しい第２導電型の層のドープ濃度は順に高 く形成し、第２導電型の層の領域は順に小さくなるように形成し、端部（５）に 向かって減少する全電荷または単位面積当たりの電荷密度が減少する第２導電型 の各層の終端（Ｔ）を形成することを特徴とする、半導体素子の製造方法。 ９． 第２導電型の層（３、４）を互いの上にエピタキシャル成長させること を特徴とする、請求項８に記載の半導体素子の製造方法。 １０． 第２導電型の層（３、４）をマスキングにより段階的にエッチし、順 次の層の領域を順に小さくすることを特徴とする、請求項９に記載の半導体素子 の製造方法。 １１． 第２導電型の層（３、８）を少なくとも１つの第１エピタキシャル成 長層（３）の上にイオンを注入することにより形成し、これにより下の層（３） より高ドーピング濃度を有する第２層（８）を形成することを特徴とする、請求 項８に記載の半導体素子の製造方法。 １２． 注入層（８）の下にある第２導電型のエピタキシャル成長層（３）を マスキングにより段階的にエッチし、第２導電型の順次の層（３、８）の面積を 順に小さくすることを特徴とする、請求項９に記載の半導体素子の製造方法。 １３． ｐｎ接合を含み、前記ｐｎ接合のｐ導電層とｎ導電層は共に炭化珪素 （ＳｉＣ）のドープ層で構成し、前記層の少なくとも一方の端部に終端（Ｔ）を 設ける半導体素子の製造方法であって、第１の導電型のドープ層（２）を含む炭 化珪素ウェーハ（Ｓ）の上に第２導電型の少なくとも第１の低ドープ層（１０） をエピタキシャル成長させ、この第１層（１０）の上に前記第２導電型の第２の 高ドープ層（１０）をエピタキシャル成長させ、次にマスキングと段階的なエッ チングにより第２層（１１）の外の境界の外側に前記第１層（１０）を前記第１ 層（１０）の周辺に向かって段階的に減らした厚さ（ｄ₀−ｄ₄）で形成し、端部 （５）に向かって減少する全電荷を有する第２導電型の層の終端（Ｔ）を形成す ることを特徴とする、半導体素子の製造方法。 １４． 前記第２導電型の４段階の第１層（１０）の段階の相対的厚さはｄ₀ ：ｄ₁：ｄ₂：ｄ₃：ｄ₄＝１００：６０：４５−５０：３０−３５：２０であり、 前記第２導電型の２段階の第１層（１０）の段階の相対的厚さはｄ₀：ｄ₁：ｄ₂ ＝１００：６０：３０−３５であり、前記第２導電型の１段階の第１層（１０） の段階の相対的厚さはｄ₀：ｄ₁＝１００：５０−６０であることを特徴とする、 請求項１３に記載の半導体素子の製造方法。 １５． ｐｎ接合を含み、前記ｐｎ接合のｐ導電層とｎ導電層は共に炭化珪素 （ＳｉＣ）のドープ層を構成し、前記層の少なくとも一方の端部に終端（Ｔ）を 設ける半導体素子の製造方法であって、第１の導電型のドープ層（２）を含む炭 化珪素ウェーハ（Ｓ）の上に第２導電型の少なくとも第１の低ドープ層（１２） をエピタキシャル成長させ、この第１層（１２）の上に前記第２導電型の第２の 高ドープ層（１３）をエピタキシャル成長させ、次にマスキングと段階的なエッ チングにより第２層（１３）の外の境界の外側に前記第１層（１２）を前記第１ 層（１２）の周辺に向かって段階的に減らした厚さ（Ｑ₀、Ｑ₁、Ｑ₂、Ｑ₅）で形 成し、また前記第２導電型の前記第１層（１２）の境界の外側で隣接して端部（ ５）に向かって減少する全電荷を有する第１層を囲む少なくとも１つのゾーン（ Ｑ₃、Ｑ₄、Ｑ₆、Ｑ₇）をウェーハ（Ｓ）上で前記第２導電型のイオンを注入し、 端部（５）に向かって減少する全電荷を有する第２導電型の層の終端（Ｔ）を形 成することを特徴とする、半導体素子の製造方法。 １６． 第２導電型の層（１０、Ｑ３、Ｑ４）を含む終端（Ｔ）において４段 階で減少する電荷の間の関係はＱ₀：Ｑ₁：Ｑ₂：Ｑ₃：Ｑ₄＝１００：６０：４５ −５０：３０−３５：２０であることを特徴とする、請求項１５に記載の半導体 素子の製造方法。 １７． 前記注入はホウ素またはアルミニウムのイオンを用いて行うことを特 徴とする、請求項１５に記載の半導体素子の製造方法。 １８． ｐｎ接合を含み、前記ｐｎ接合のｐ導電層とｎ導電層は共に炭化珪素 （ＳｉＣ）のドープ層を構成し、前記層の少なくとも一方の端部に終端（Ｔ）を 設ける半導体素子の製造方法であって、第１の導電型のドープ層（２）を含む炭 化珪素ウェーハ（Ｓ）の上に第２の導電型の一方の高ドープ層（１６）をエピタ キシャル成長させ、次に前記第１層（１６）と前記第１導電型の前記ドープ層（ ２）をエッチすることにより接合部端部をメサ構造に形成し、次にドーピング濃 度を外側に向かって段階的にまたは連続的に減少させて端部層（１７）を前記接 合部の端部に横方向に成長させ、これにより端部（５）に向かって減少する全電 荷を有する第２導電型の層の終端（Ｔ）を形成することを特徴とする、半導体素 子の製造方法。 １９． 前記端部層（１７）は中間エッチバック操作により成長させることを 特徴とする、請求項１８に記載の半導体素子の製造方法。 ２０． 前記終端（Ｔ）のドーピング濃度の減少は、前記端部層（１７）のエ ピタキシャル成長中にドーピングガスのドーズ量を連続的にまたは段階的に減少 させることにより行うことを特徴とする、請求項１８に記載の半導体素子の製造 方法。 ２１． ＡｌＮの層（１８）を前記メサ構造の上に（エピタキシャル的に）形 成した後、前記ＡｌＮ層（１８）の上に端部層（１７）を成長させることを特徴 とする、請求項１８、１９、２０のいずれかに記載の半導体素子の製造方法。 ２２． ｐｎ接合を含み、前記ｐｎ接合のｐ導電層とｎ導電層は共に炭化珪素 （ＳｉＣ）のドープ層を構成し、前記層の少なくとも一方の端部に終端（Ｔ）を 設ける半導体素子の製造方法であって、第１の導電型のドープ層（２）を含む炭 化珪素ウェーハ（Ｓ）の上に第２の導電型の少なくとも１つの低ドープ層（１２ ）をエピタキシャル成長させ、この第１層（１２）の上に前記第２導電型の第２ の高ドープ層（１３）をエピタキシャル成長させ、次にマスキングと段階的なエ ッチングにより、第２層（１３）の外の境界の外側に前記第１層（１２）の周辺 に向かって段階的に厚さを減少させて前記第１層（１２）を形成し、前記段階の 外側に最低の全電荷を持つ材料の少なくとも１つのゾーンを縦方向のエピタキシ ャル成長により作り、端部（５）に向かって減少する全電荷を有する第２導電型 の層の終端（Ｔ）を形成することを特徴とする、半導体素子の製造方法。