JP2002372958A - 表示装置及び表示駆動装置 - Google Patents

Abstract

(57)【要約】 【課題】従来は液晶パネルの駆動する負荷が変化しても
一定の電流を流す必要があり、消費電力が大きかった。 【解決手段】本発明は、表示データを記憶するための表
示メモリ104と、ライン毎の階調電圧の度数を記憶する
ヒスとグラムメモリ106と、基準電圧に基づいて複数の
階調電圧を生成し、かつ、複数の階調電圧の各々を生成
するための回路の電流量が階調電圧の度数に応じて変化
する階調電圧生成回路108と、複数の階調電圧から、前
記複数の画素部の各々へ印加するための階調電圧を選択
する電圧セレクタ部102とを備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、入力表示データを
表示するための表示装置及び表示データに応じた階調電
圧を生成し表示パネルの表示素子に印加する表示駆動回
路に係り、特に、液晶ディスプレイ、プラズマディスプ
レイ、EL(Electronic luminescence)ディスプレイ等の
表示装置及びその表示駆動回路に関する。

【０００２】

【従来の技術】従来の技術として、特開平１０−２４０
１９２号公報には、複数レベルの基準電圧をストリング
抵抗によって抵抗分割することによって複数レベルの階
調電圧群を生成し、入力表示データに応じて、生成され
た階調電圧群の中から１つを選択して出力する従来の液
晶駆動回路が開示されている。そして、特開平１０−２
４０１９２号公報の基準電圧は、アンプを用いたバッフ
ァ回路により安定化されている。

【０００３】特開平１０−３０１５４１号公報には、デ
ジタル映像信号をデコーダで１６階調レベルに変換し、
各色のデコード出力を各階調レベルごとのORゲートを介
してカウンタに入力し、各階調レベルが１水平走査期間
に書き込まれる同数をカウントし、その度数に応じて選
択スイッチによって電流源の１つを選択し、階調電圧出
力バッファにそのバイアス電流として供給する階調電圧
選択式の液晶駆動回路が開示されている。これにより、
入力表示データに応じた必要最低限の駆動電流だけをそ
の都度流すことができるため、高効率化を図ることがで
き、低消費電力化を実現できる。

【０００４】

【発明が解決しようとする課題】上記特開平１０−２４
０１９２号公報においては、どの階調電圧が全選択状態
となっても駆動できるように、バッファ回路及びストリ
ング抵抗にある一定の定常電流を流す。選択されない階
調電圧に対しては、定常電流は不必要であるため、全て
のバッファ回路及びストリング抵抗に常に一定の定常電
流を流したのでは、効率が悪い。

【０００５】上記特開平１０−３０１５４１号公報にお
いては、表示データが連続して入力されるため、各階調
電圧の選択度数を算出する動作を常に行う必要がある。
このため、演算回路部分の消費電力が過大である。

【０００６】本発明の目的は、定常電流の効率化を図り
又は動作周波数を低減することによって、消費電力を低
減することが可能な表示装置及びその表示駆動回路を提
供することである。

【０００７】

【課題を解決するための手段】本発明は、表示データを
記憶するための表示メモリと、ライン毎の階調電圧の度
数を記憶するヒストグラムメモリと、基準電圧に基づい
て複数の階調電圧を生成しかつ前記複数の階調電圧の各
々を生成するための回路の電流量が前記階調電圧の度数
に応じて変化する階調電圧生成回路とを備える。

【０００８】又は、本発明は、表示パネルへ印加する階
調電圧の各々の電流量を検出し、ライン毎の階調電圧の
度数を算出する検出回路と、前記階調電圧の度数を記憶
するヒストグラムメモリと、基準電圧に基づいて複数の
階調電圧を生成し、かつ、前記複数の階調電圧の各々を
生成するための回路の電流量が前記階調電圧の度数に応
じて変化する階調電圧生成回路とを備える。

【０００９】

【発明の実施の形態】本発明における液晶駆動回路は、
基準電圧を抵抗分割することで階調電圧群を生成し、入
力表示データに応じて、生成した階調電圧群の中から１
つを選択して出力する構成である。特徴としては、入力
表示データを格納する表示メモリと、表示メモリから転
送される任意の走査ラインの表示データから、その走査
ライン上における各階調の表示度数（以下、ヒストグラ
ムと呼ぶ）を検出するヒストグラム検出部と、全走査ラ
イン分のヒストグラムデータを記憶するヒストグラムメ
モリと、ヒストグラムメモリから転送されるヒストグラ
ムデータに応じ、バッファ回路とストリング抵抗に流れ
る定常電流を制御する階調電圧生成部を含む。

【００１０】上記構成おいて、本発明の液晶駆動回路
は、各階調電圧の選択度数であるヒストグラムを予め求
め、このデータに応じてバッファ回路とストリング抵抗
に流れる定常電流を制御する。これにより、入力表示デ
ータに応じた必要最低限の駆動電流だけをその都度流す
ことができるため、高効率化を図ることができ、低消費
電力化を実現できる。また、全ライン分のヒストグラム
データを記憶する手段を設けたことにより、表示メモリ
のデータを更新しない限りは、ヒストグラム検出の動作
は不用となる。従って、回路の動作周波数を低減するこ
とが可能となり、低消費電力化を図ることができる。 ＜第１の実施の形態＞以下、図１から図１０を用いて、
本発明の一実施形態による液晶駆動回路の構成および動
作について説明する。最初に、図１を用いて、本実施形
態による液晶駆動回路の全体の構成を説明する。図１に
おいて、１０１は液晶駆動回路、１０２は電圧セレクタ
部、１０３はラインラッチ、１０４は表示メモリ、１０
５はヒストグラム検出部、１０６はヒストグラムメモ
リ、１０７はタイミング制御部、１０８は階調電圧生成
部、１０９は階調電圧群、１１０は出力端子群、１１１
はラッチデータ、１１２と１１３は表示データ、１１４
と１１５はヒストグラムデータである。

【００１１】液晶表示装置１００は、マトリックス状
（例えば、Ｍ列Ｎ行）に画素（表示素子）が配列された
液晶パネル１２１と、入力表示データに応じた階調電圧
を液晶パネル１２１に印加する液晶駆動回路と、階調電
圧を印加する画素のラインを走査する走査回路１２０
と、ＣＰＵ１１９とシステムメモリ１１８とデータバス
１１７とを含む外部システム（例えば、コンピュータ、
テレビチューナ等）からの表示データを入力するインタ
フェースとを備える。液晶表示装置１００は、１つに液
晶パネル１２１に対し、複数個の液晶駆動回路（例え
ば、ＬＳＩ）、複数個の走査回路１２０（例えば、ＬＳ
Ｉ）を備える。走査回路１２０は、タイミング制御部１
０７によって生成されたタイミング信号に従って、画素
のラインを選択する。

【００１２】本実施形態による液晶駆動回路１０１は、
表示データを記憶する表示メモリ１０４と、表示メモリ
１０４の出力する１ライン分の表示データ１１２を一時
的に記憶するラインラッチ１０３と、表示メモリ１０４
からシリアル出力される表示データ１１３を受けてヒス
トグラムを検出するヒストグラム検出部１０５と、ヒス
トグラム検出部１０５が生成するヒストグラムデータ１
１４に応じて回路の定常電流量を制御すると同時に、各
階調電圧を出力する階調電圧生成部１０８と、階調電圧
生成部１０８の出力する階調電圧群１０９の中から１レ
ベルをラインラッチ１０３の出力するラッチデータ１１
１で選択して出力端子群１１０に出力する電圧セレクタ
部１０２と、上記した各ブロックの動作タイミングを指
示するためのタイミング信号群を生成するタイミング制
御部１０７から構成される。

【００１３】次に本発明第１の実施の形態に係る、液晶
駆動回路１０１の動作の概要について説明する。

【００１４】表示メモリ１０４には液晶パネル１２１の
画素数分（例えば、Ｍ×Ｎ個）の表示データが記憶され
ている。例えば液晶パネル１２１の解像度が水平１２８
ドット×ＲＧＢ、垂直１７６ラインで、６４階調２６
２，１４４色の表示を行う場合、一画素あたり６ビット
の情報を持ち、表示メモリの容量は４０５，５０４ビッ
トである。表示内容を変更する場合にはＣＰＵ１１９等
からデータバス１１７を介して表示メモリ１０４の表示
データを更新する。表示メモリ１０４は、データバス１
１７から表示データを直接受け取るため、入力回路の機
能を果たす。通常、液晶駆動回路は、これらＣＰＵ１１
９のアクセスとは非同期に表示動作を行っている。表示
メモリ１０４を液晶駆動回路に持つことにより、表示デ
ータが更新されない間は液晶駆動回路が外部とのアクセ
スを行わないため、消費電力が削減される。そして、表
示メモリ１０４からは、先頭の走査ラインから順番に１
ライン分の表示データ１１２が読み出され、最終ライン
の後は再び先頭ラインからの読み出しを繰り返す。この
動作は、タイミング制御部１０７が読み出しアドレスを
指定することで実現可能である。表示データ１１２はラ
インラッチ１０３に一時的に記憶される。通常、表示メ
モリ１０４に対して表示データ読出しアクセスとＣＰＵ
１１９のアクセスは排他的であり、かつ非同期であるた
め、表示データ読出しアクセス時間をなるべく短くする
ためにラインラッチ１０３がある。そして、ラッチデー
タ１１１は電圧セレクタ部１０２に出力される。尚、タ
イミング制御部１０７は、液晶表示装置１００内部で、
液晶駆動回路１０１の外部に配置されてもよい。

【００１５】一方、表示メモリ１０４は、ヒストグラム
検出部１０５に対し、タイミング制御部１０７で指定さ
れた走査ラインの表示データ１１３を、１画素あるいは
数画素ずつシリアルで転送する。ここで、タイミング制
御部１０７は、例えば電源投入後の最初の一回は全走査
ライン分の表示データ、その後は、表示メモリ１０４の
内容が書き換わった走査ライン上の表示データが転送さ
れるように、メモリの読み出しアドレスを指示するもの
とする。

【００１６】ヒストグラム検出部１０５はこの表示デー
タ１１３から階調を階級とした１ライン分のヒストグラ
ムを検出する。つまり、ヒストグラムを検出すること
で、各階調の表示度数が判り、液晶パネル１２１のデー
タ線を何本駆動するかが判る。ヒストグラム検出部１０
５で得られた１ライン分の各階調の度数は、ヒストグラ
ムデータ１１４として出力される。ここでヒストグラム
データは、回路規模等を考慮して、例えば図９に示す様
に、階調を幾つかのグループに分け、各グループ別の度
数を検出しても良い。また、各グループのヒストグラム
データは、０から３８４（＝水平１２８ドット×ＲＧ
Ｂ）の値を取りえるため、９ビットのデータとなるが、
回路規模等を考慮して、上位数ビットをヒストグラムデ
ータ１１４として出力しても良い。

【００１７】次に、ヒストグラムメモリ１０６は、走査
ライン別に設けた所定のアドレスに、ヒストグラムデー
タ１１４を格納する。ここで、所定のアドレスとは、ヒ
ストグラムデータを検出した走査ラインの位置に相当
し、アドレスの指定はタイミング制御部１０７が行うも
のとする。そして、ヒストグラムデータ１１５を先頭走
査ラインから順番に読み出す。この動作における読み出
しアドレスは、表示メモリ１０４から表示データ１１２
を読み出す際のアドレスと一致しており、タイミング制
御部１０７が指示するものとする。

【００１８】次に、階調電圧生成部１０８は、階調電圧
群１０９を生成し、電圧セレクタ部１０２に出力する。
ここで、階調電圧群１０９は、バッファ回路で安定化さ
れた基準電圧をストリング抵抗で抵抗分割することで生
成されるが、バッファ回路のバイアス電流とストリング
抵抗に流れる定常電流は、ヒストグラムデータ１１５に
応じて変化する。例えば、ヒストグラムデータ１１５の
値が大きければ、液晶パネル１２１のデータ線の駆動本
数が多いため、バイアス電流量を多くすると共にストリ
ング抵抗値を小さくして駆動能力を高める。逆にヒスト
グラムデータ１１５の値が小さければ、液晶パネル１２
１のデータ線の駆動本数が少ないため、バイアス電流量
を少なくすると共にストリング抵抗値を大きくして駆動
能力を低める。

【００１９】電圧セレクタ部１０２では画素毎に、階調
電圧群１０９のうち、１つの電圧レベルをラッチデータ
１１１に従って選択する。選択した電圧レベルは出力端
子群１１０に出力され、液晶パネル１２１のデータ線を
駆動する。そして、液晶パネル１２１では、走査回路１
２０が出力する走査信号と出力端子群１１０が出力する
階調電圧に従い、走査するラインの画素に表示データに
対応した表示がなされる。

【００２０】次に図２と図３を用いて、ヒストグラム検
出部１０５の詳細な構成と動作について説明する。ま
ず、ヒストグラム検出部１０５が出力するヒストグラム
データ１１４は、階調０−７、８−１５、１６−２３、
２４−３１、３２−３９、４０−４７、４８−５５、５
６−６３を対象とした８つのグループに分けられ、各々
４ビットの情報を有するものとする。また、表示データ
１１３は、Ｒ（赤）、Ｇ（青）、Ｂ（緑）の３画素分を
同時に表示メモリ１０４から読み出し、これを１２８サ
イクル繰り返して３８４画素の１ライン分データを読み
出すものとする。ここで、各画素は各々６ビット（６４
階調）分の階調情報を表示メモリ１０４に格納している
が、実際に読み出すデータは上位３ビット分とした。こ
の理由は、先に述べた８グループ振り分けの場合、上位
３ビットで各グループのヒストグラムが検出可能なため
である。

【００２１】図２において、２０１はデコーダ、２０２
はアダー、２０３は計数回路、２０４はラッチ、２０５
はアダー、２０６はラッチ、２０７はデコード信号、２
０８は加算データ、２０９は積分データ、ＣＬ２はドッ
トクロック、ＣＬ１はラインクロック、ＣＬＲはクリア
信号であり、図１と同一要素は同一符号を用いている。
まず、ヒストグラム検出部１０５は、表示データ１１３
をデコードするデコード回路２０１と、デコード信号２
０１の“Ｈ”の数を数えて加算データ２０８を生成する
アダー２０２と、加算データ２０８を積分する計数回路
２０３と、１ライン分の積分データ２０９上位４ビット
をヒストグラムデータ１１４として保持するラッチ２０
６から構成される。また、計数回路２０３は積分データ
２０９をラッチするラッチ２０４と、ラッチしたデータ
と加算データ２０８を加算して積分データ２０９を生成
するアダー２０５から構成される。

【００２２】つぎに、ヒストグラム検出部１０５の動作
を図３を用いて説明する。ここでは、説明を簡略化する
ため表示データには階調０（上位３ビット＝０）と階調
６３（上位３ビット＝７）のみが含まれるものとする。
まず、図３に示すように、ドットクロックＣＬ２に従っ
て表示メモリ１０４から表示データ１１３が読み出され
る。表示データ１１３のＲ、Ｇ、Ｂ、はそれぞれの対応
するデコーダ２０１によって３ビットから８本のデコー
ド信号２０７に変換される。デコード信号２０７はアダ
ー２０２によって、それぞれの階調の加算データ２０８
となる。図３に示すように、１サイクル目の表示データ
１１３が“０”、“７”、“７”であるとき、デコーダ
２０１によって表示データＲはＹ０−７、表示データＧ
はＹ５６−６３、表示データＢはＹ５６−６３、が
“Ｈ”となるため、階調０−７の加算データ２０８は
“１”、階調５６−６３の加算データ２０８は“２”、
その他の階調は全て“０”となる。本例では３画素が同
時に読み出されるため、加算データ２０８は０から３の
値を取りえる。このようにして加算データ２０８を生成
して、図３に示すような表示データ１１３の場合、階調
０−７の加算データ２０８は“１”、“２”、“３”、
“０”、…、と続き、階調５６−６３の加算データ２０
８は“２”、“１”、“０”、“３”、…、と続く。次
に加算データ２０８は計数回路２０４によって積分され
る。計数回路２０３では、まず、ラッチ２０４をクリア
信号ＣＬＲで“０”にクリアしておく。さらに、アダー
２０５によってラッチ２０４のデータと加算データ２０
８とを加算する。したがって図３に示すように階調０の
１サイクル目の積分データ２０９は“１”、階調６３の
１サイクル目の積分データ２０９は“２”となる。次に
２サイクル目では、まず１サイクル目の積分データ２０
９をラッチ２０４でラッチし１サイクル遅らせる。１サ
イクル遅れた１サイクル目の積分データと２サイクル目
の加算データ２０８とを１サイクル目と同様アダー２０
５によって加算し、２サイクル目の積分データ２０９を
生成する。したがって図３に示すように階調０の２サイ
クル目の積分データ２０９は“３”、階調６３の２サイ
クル目の積分データ２０９は“３”となる。これを１２
８サイクル分繰り返すことで、それぞれの階調について
１ライン分の積分データすなわち各階調の度数がわか
る。本例では最終的な階調０の積分データ２０９を“２
５６”、階調６３の積分データ２０９を“１２８”、と
する。なお、本例では１ラインあたり３８４画素が読み
出されるため、積分データ２０９は０から３８４の値を
取りえる。したがって積分データ２０９は９ビットのデ
ータとなる。次に積分データ２０９は、ラインクロック
ＣＬ１によりラッチ２０６にラッチされ、ヒストグラム
データ１１４として出力される。なおラインクロックＣ
Ｌ１は１ライン分の表示データ１１３を読み出し、１ラ
イン分の積分データ２０９が確定した後にパルスが入力
される。本例では図３に示すように、積分データ２０９
の上位４ビットをラッチし、ヒストグラムデータ１１４
とする。もちろん全ビットをラッチしてもかまわない
が、回路規模等を考慮して上位数ビットをラッチするも
のでも低消費電力化は可能である。ここで、図３に示す
ように階調０−７の積分データ２０９は“２５６”であ
るため、ヒストグラムデータ１１４は“８ｈ”（以下、
添え字ｈは１６進数を示す）、階調５６−６３の積分デ
ータ２０９は“１２８”であるため、ヒストグラムデー
タ１１４は“４ｈ”となる。また、ラインクロックＣＬ
１でヒストグラムデータ１１４を生成した後、積分デー
タ２０９は２ライン目の積分データを生成するために、
ラッチ２０４をクリア信号ＣＬＲで“０”にクリアして
おく。なお、ＣＬ１、ＣＬ２、ＣＬＲの各信号は、タイ
ミング制御部１０７で生成され、転送されてくるものと
する。以上説明したように、ヒストグラム検出部１０５
は、表示データ１１３からヒストグラムを検出して各階
調の表示本数に比例したヒストグラムデータ１１４を生
成することが可能である。

【００２３】次にヒストグラムメモリ１０６の構成と動
作を、図４を用いて説明する。図４において、４０１は
ライトライン制御部、４０２はリードライン制御部、４
０３はメモリセル、４０４はラッチである。尚、メモリ
セルの容量は８グループ×４ビット×１７６ライン分と
する。まず、ライトライン制御部４０１は、タイミング
制御部から転送されるライトアドレスを受け、アドレス
データに一致したラインに“Ｈ”を出力する。例えば、
アドレスデータが３ｈならば、図４におけるＬ３ライン
に“Ｈ”を出力し、その他のラインには“Ｌ”を出力す
る。同様に、リードライン制御部４０２は、タイミング
制御部から転送されるリードアドレスを受け、アドレス
データに一致したラインに“Ｈ”を出力する。例えば、
アドレスデータが１ｈならば、図４におけるＬ１ライン
に“Ｈ”を出力し、その他のラインには“Ｌ”を出力す
る。なお、ライトアドレスとは、ヒストグラムデータを
検出した走査ラインに相当し、リードアドレスとは、表
示メモリ１０４から表示データ１１２を読み出す際のア
ドレスに相当する。メモリセル４０３は、ライトイネー
ブルＷＥ、リードイネーブルＲＥ、データ入力Ｄ、デー
タ出力Ｑの各端子を持ち、ライトイネーブルＷＥが
“Ｈ”の時にデータ入力端子Ｄからデータを取り込んで
格納し、リードイネーブルＲＥが“Ｈ”の時にデータ出
力端子Ｑから格納されたデータを出力する。そして、ラ
ッチ４０４はメモリセル４０３から出力されるヒストグ
ラムデータをＣＬ１に同期してラッチし、ヒストグラム
データ１１５として出力する。以上の動作により、ヒス
トグラムメモリ１０６は、検出された各走査ラインのヒ
ストグラムデータ１１４を格納可能であると共に、表示
メモリ１０４から読み出される表示データのヒストグラ
ムデータ１１５を、同じタイミングで出力することがで
きる。ヒストグラムメモリ１０６は、全ライン分のヒス
トグラムデータ１１４を記憶してもよいし、全ラインに
満たない複数のライン分のヒストグラムデータ１１４を
記憶してもよい。

【００２４】次に、図５を用いて階調電圧生成部１０８
の構成を説明する。図５において、５０１は基準電圧生
成用のストリング抵抗部、５０２はバッファ回路、５０
３は階調電圧生成用のストリング抵抗部、５０４はアダ
ー、５０５はヒストグラムデータである。まず、ストリ
ング抵抗５０１は、高電位電源電圧ＶＤＤと低電位電源
電圧ＶＳＳとの間を分圧し、複数レベルの基準電圧（例
えば、Ｖ０、Ｖ８、Ｖ１６、Ｖ２４、Ｖ３２、Ｖ４０、
Ｖ４８、Ｖ５６、Ｖ６４の９レベル）を生成する。バッ
ファ回路５０２は、この基準電圧を低インピーダンスに
変換して出力する。ストリング抵抗部５０３は、隣接レ
ベルの基準電圧から中間レベルの階調電圧を生成する。
例えば、各々の基準電圧間を８分割することで、６４レ
ベルの階調電圧Ｖ０−Ｖ６３を生成する。

【００２５】次に、バッファ回路５０２の一つを例にと
り、その動作を説明する。バッファ回路３０３には、基
準電圧の他に、バイアス電圧Ｖｂと、ヒストグラムデー
タ５０５が入力される。ヒストグラムデータ５０５は、
各バッファ回路の影響する電圧範囲に対応しており、例
えばＶ０のバッファ回路は階調電圧Ｖ０からＶ７に影響
するため、ＨＤ０−７のヒストグラムデータが入力され
る。また、Ｖ８のバッファ回路は、階調電圧Ｖ１からＶ
１５に影響するため、ＨＤ０−７とＨＤ８−１５のヒス
トグラムデータをアダー５０４で加算し、その結果の上
位４ビットがヒストグラムデータ５０５として入力され
る。

【００２６】次に図６を用いて、バッファ回路５０２の
構成について説明する。図６において、ＭＰ１〜ＭＰ８
はＰＭＯＳトランジスタ、ＭＮ１〜ＭＮ７はＮＭＯＳト
ランジスタ、ＳＷ１〜ＳＷ８はスイッチ、ＣＰは位相補
償用のキャパシタである。まず、ＰＭＯＳトランジスタ
ＭＰ１とＭＰ２のソース同士が接続され、さらに、ＰＭ
ＯＳトランジスタＭＰ１のドレインとＮＭＯＳトランジ
スタＭＮ１のドレインが接続され、ＰＭＯＳトランジス
タＭＰ２のドレインとＮＭＯＳトランジスタＭＮ２のド
レインが接続される。ＮＭＯＳトランジスタＭＮ１とＭ
Ｎ２はソースが低電位電源電圧ＶＳＳに接続される。ま
た、ＮＭＯＳトランジスタＭＮ２のドレインとゲート及
びＮＭＯＳトランジスタＭＮ１のゲートが接続され、ダ
イナミック負荷として機能する。ＰＭＯＳトランジスタ
ＭＰ３のソースは高電位電源電圧ＶＤＤに接続され、ド
レインはＰＭＯＳトランジスタＭＰ１とＭＰ２のソース
に接続される。ＰＭＯＳトランジスタＭＰ３のゲートは
バイアス電圧Ｖｂが接続され、ＭＰ３は定電流源として
機能する。すなわち、ＰＭＯＳドランジスタＭＰ１〜Ｍ
Ｐ３およびＮＭＯＳトランジスタＭＮ１〜ＭＮ２で構成
される回路は、ＰＭＯＳトランジスタＭＰ１のゲートを
非反転入力、ＰＭＯＳトランジスタＭＰ２のゲートを反
転入力、とする差動増幅段である。この差動増幅段の出
力はＰＭＯＳトランジスタＭＰ１のドレインであり、Ｎ
ＭＯＳトランジスタＭＮ３のゲートに接続する。ＮＭＯ
ＳトランジスタＭＮ３のソースは低電位電源電圧ＶＳＳ
に接続され、ドレインはＰＭＯＳトランジスタＭＰ４の
ドレインと接続し、ＰＭＯＳトランジスタＭＰ４のソー
スは高電位電源電圧ＶＤＤに接続され、ゲートはバイア
ス電圧Ｖｂが接続され、ＭＰ４は定電流源として機能
し、第１の出力増幅段が構成される。出力増幅段のＮＭ
ＯＳトランジスタＭＮ３のドレインが出力Ｖｏｕｔであ
り、差動増幅段の反転入力に接続され、ＮＭＯＳトラン
ジスタＭＮ３のゲートと出力Ｖｏｕｔとの間に位相補償
用のキャパシタＣＰを接続し、いわゆるボルテージフォ
ロア型の演算増幅器を構成する。したがって出力電圧Ｖ
ｏｕｔは、入力電圧Ｖｉｎと同電位になる。さらに、Ｐ
ＭＯＳトランジスタＭＰ５〜ＭＰ８のソースを高電位電
源電圧ＶＤＤに接続し、各々のゲートをバイアス電圧Ｖ
ｂに接続し、スイッチＳＷ１〜ＳＷ４を介して各々のド
レインを出力Ｖｏｕｔに接続する。また、ＮＭＯＳトラ
ンジスタＭＮ４〜ＭＮ７のソースを低電位電源電圧ＶＳ
Ｓに接続し、各々のゲートを差動増幅段の出力であるＰ
ＭＯＳトランジスタＭＰ１のドレインに接続し、スイッ
チＳＷ５〜ＳＷ８を介して各々のドレインを出力Ｖｏｕ
ｔに接続する。スイッチＳＷ１からＳＷ８はヒストグラ
ムデータ５０５により制御される。ヒストグラムデータ
５０５の対応するビットがハイレベルならばスイッチは
オンとなり、電流を流すことが可能となる。すなわち、
ＰＭＯＳトランジスタＭＰ４およびＮＭＯＳトランジス
タＭＮ３で構成される第１の出力増幅段と同じく、ＰＭ
ＯＳトランジスタＭＰ５およびＮＭＯＳトランジスタＭ
Ｎ４は第２の出力増幅段、ＰＭＯＳトランジスタＭＰ６
およびＮＭＯＳトランジスタＭＮ５は第３の出力増幅
段、ＰＭＯＳトランジスタＭＰ７およびＮＭＯＳトラン
ジスタＭＮ６は第４の出力増幅段、ＰＭＯＳトランジス
タＭＰ８およびＮＭＯＳトランジスタＭＮ７は第５の出
力増幅段を構成しており、スイッチによってバイアス電
流が制御される。ここで、出力増幅段の供給するバイア
ス電流量について説明する。まず、ヒストグラムデータ
５０５が“０ｈ”である場合、第２の出力増幅段から第
５の出力増幅段のスイッチＳＷ１〜ＳＷ８は全てオフと
なり、これらの出力増幅段からはバイアス電流は供給さ
れない。また、ヒストグラムデータ５０５が“１ｈ”で
ある場合、第２の出力増幅段のスイッチＳＷ１、ＳＷ５
がオンとなり、これらの出力増幅段からはバイアス電流
を供給する。ここで、それぞれの出力増幅段は対応する
ヒストグラムデータ５０５のビット重みに比例したバイ
アス電流を流すように動作する。これにより、バッファ
回路５０２のバイアス電流はヒストグラムデータ５０５
にほぼ比例し、最小バイアス電流は最大バイアス電流の
約１／１６となる。なお、ＭＯＳトランジスタの場合、
バイアス電流はトランジスタサイズに比例する。ＰＭＯ
ＳトランジスタＭＰ５〜ＭＰ８のトランジスタサイズは
１：２：４：８の比となればよい。同じく、ＮＭＯＳト
ランジスタＭＮ４〜ＭＮ７のトランジスタサイズは１：
２：４：８の比となればよく、容易にバイアス電流値を
決めることができる。

【００２７】次に、図７を用いてストリング抵抗部５０
３の構成を説明する。図７はある２つの基準電圧間から
階調電圧を生成する部分の構成を示したものであり、Ｒ
１〜Ｒ５は抵抗、ＳＷ１〜ＳＷ４はスイッチである。ス
イッチＳＷ１〜ＳＷ４はそれぞれヒストグラムデータ１
１５のｂｉｔ０〜ｂｉｔ３により制御される。例えば、
ヒストグラムデータ１１５が“０ｈ”である場合、スイ
ッチＳＷ１〜ＳＷ４は全てオフとなり、隣接する階調電
圧間の合成抵抗値は、それぞれＲ１＋Ｒ２＋Ｒ３＋Ｒ４
＋Ｒ５となる。同様に、ヒストグラムデータ１１５が
“１ｈ”である場合、スイッチＳＷ１がオンとなり、隣
接する階調電圧間の合成抵抗値は、それぞれＲ１＋Ｒ３
＋Ｒ４＋Ｒ５となる。ここで、Ｒ２〜Ｒ４の抵抗比を
１：２：４：８にすることで、隣接する階調電圧間の抵
抗値は、ヒストグラムデータ１１５にほぼ反比例した値
となる。しがたって、本発明の目的である、入力表示デ
ータに応じて、必要最低限の駆動電流を流すことができ
るため、高効率化を図ることができる。

【００２８】次に、本実施形態による液晶駆動回路１０
１の効果について図８を用いて説明する。図８（ａ）は
液晶パネル１２１の表示イメージであり、後述の説明を
簡略化するため、水平３８４画素で、垂直１７６ライン
とし、１ライン目および３ライン目以降は全て階調６３
が表示されるものであり、２ライン目は全て階調０が表
示されるものとする。また、階調０に対応する電圧をＶ
０、階調６３に対応する電圧をＶ６３とする。図８
（ｂ）に、従来型の液晶駆動回路の動作を示す。なお、
Ｖｃｓは液晶のデータ線負荷ＣＳの両端電位差を示す。
まず、１ライン目のＶｃｓはＶ６３である。そして、２
ライン目にはＶｃｓはＶ６３からＶ０に充電される。こ
のとき、各階調電圧を生成するバッファ回路、およびス
トリング抵抗の定常電流は一定（最大値）である。図８
（ｃ）は、本発明の主たる特徴であるヒストグラム検出
部と、定常電流が調節可能な階調電圧生成部とを適用し
た、液晶駆動回路の動作を示す。図８（ｂ）同様、２ラ
イン目にはＶｃｓはＶ６３からＶ０に充電される。この
とき、Ｖ０を生成するバッファ回路とストリング抵抗の
定常電流は最大値をとり、それ以外の部分は最小値をと
る。

【００２９】以上説明したように、表示データのヒスト
グラムに従って供給する電流量を調節して表示がなされ
るため、消費電力を大幅に削減することが可能となる。 ＜第２の実施の形態＞以下、本発明の第２の実施形態に
よる液晶駆動回路を、図１０を用いて説明する。本実施
形態は、回路規模を縮小したことに特徴を有しており、
第１の実施の形態によるバッファ回路５０２の内部構成
が異なるものである。図１０に示すように、ＰＭＯＳト
ランジスタＭＰ１〜ＭＰ４、ＮＭＯＳトランジスタＭＮ
１〜ＭＮ３および位相補償用キャパシタＣＰによるボル
テージフォロア型の演算増幅器は、図６に示したものと
同様の構成である。さらに、ＰＭＯＳトランジスタＭＰ
５〜ＭＰ８のソースを高電位電源電圧ＶＤＤに接続し、
スイッチＳＷ１〜ＳＷ４を介して各々のゲートをバイア
ス電圧Ｖｂあるいは高電位電源電圧ＶＤＤに二者択一で
接続し、各々のドレインを出力Ｖｏｕｔに接続する。ま
た、ＮＭＯＳトランジスタＭＮ４〜ＭＮ７のソースを低
電位電源電圧ＶＳＳに接続し、スイッチＳＷ５〜ＳＷ８
を介して各々のゲートを差動増幅段の出力であるＰＭＯ
ＳトランジスタＭＰ１のドレインあるいは低電位電源電
圧ＶＳＳに二者択一で接続し、各々のドレインを出力Ｖ
ｏｕｔに接続する。スイッチＳＷ１からＳＷ８はヒスト
グラムデータ５０５により制御される。ヒストグラムデ
ータ５０５の対応するビットがハイレベルならばスイッ
チはＰＭＯＳトランジスタのゲートはバイアス電圧Ｖｂ
側に、ＮＭＯＳトランジスタのゲートはＰＭＯＳトラン
ジスタＭＰ１のドレイン側に接続し、電流を流すことが
可能となる。また、ヒストグラムデータ５０５の対応す
るビットがローレベルならばスイッチはＰＭＯＳトラン
ジスタのゲートは高電位電源電圧ＶＤＤ側に、ＮＭＯＳ
トランジスタのゲートは低電位電源電圧ＶＳＳ側に接続
し、電流は流れない。すなわち、ＰＭＯＳトランジスタ
ＭＰ４およびＮＭＯＳトランジスタＭＮ３で構成される
第１の出力増幅段と同じく、ＰＭＯＳトランジスタＭＰ
５およびＮＭＯＳトランジスタＭＮ４は第２の出力増幅
段、ＰＭＯＳトランジスタＭＰ６およびＮＭＯＳトラン
ジスタＭＮ５は第３の出力増幅段、ＰＭＯＳトランジス
タＭＰ７およびＮＭＯＳトランジスタＭＮ６は第４の出
力増幅段、ＰＭＯＳトランジスタＭＰ８およびＮＭＯＳ
トランジスタＭＮ７は第５の出力増幅段、を構成してお
り、スイッチによって電流出力が制御されている。

【００３０】第１の実施の形態によるバッファ回路５０
２の出力段の構成は、ＰＭＯＳトランジスタおよびＮＭ
ＯＳトランジスタと、出力Ｖｏｕｔとの間にスイッチが
設けられていた。スイッチには通常ＭＯＳスイッチが用
いられる。所定の電流を出力するためには、スイッチの
インピーダンスを下げる、すなわちＭＯＳサイズを大き
くする必要があり、回路規模が比較的大きかった。これ
に対し、本実施の形態によるバッファ回路５０２の出力
段の構成はＰＭＯＳトランジスタおよびＮＭＯＳトラン
ジスタが、出力Ｖｏｕｔと直結であり、スイッチのイン
ピーダンスと出力増幅段のインピーダンスは直接関係な
い。スイッチはＰＭＯＳトランジスタおよびＮＭＯＳト
ランジスタのゲートに設けてあり、ＭＯＳサイズを小さ
くしても問題ない。

【００３１】以上説明したように、スイッチのサイズを
小さくすることが可能であるため、回路規模を縮小する
ことが可能となる。 ＜第３の実施の形態＞以下、本発明の第３の実施形態に
よる液晶駆動回路を、図１１を用いて説明する。本実施
形態は、回路規模を縮小したことに特徴を有しており、
第１および第２の実施の形態によるバッファ回路５０２
の内部構成が異なるものである。

【００３２】図１１に示すように、ＰＭＯＳトランジス
タＭＰ１〜ＭＰ４、ＮＭＯＳトランジスタＭＮ１〜ＭＮ
３および位相補償用キャパシタＣＰによるボルテージフ
ォロア型の演算増幅器は、図６に示したものと同様の構
成である。図６で示した第１の実施形態によるバッファ
回路５０２は複数の出力増幅段で構成されていたが、図
１１に示す本実施形態によるバッファ回路５０２は１つ
の出力増幅段でよい。また、第１の実施形態によるバッ
ファ回路５０２ではバイアス電圧Ｖｂの生成回路につい
て特に詳しく説明しなかったが、ＰＭＯＳトランジスタ
ＭＰ３〜ＭＰ８が定電流回路として動作するように、あ
る一定の電圧を生成するものであった。また、複数ある
バッファ回路５０２に同じバイアス電圧Ｖｂを供給して
いた。さらにまた、バッファ回路５０２は出力増幅段を
切り替えることで、出力電流を変化させていた。本実施
形態によるバッファ回路５０２は、バイアス電圧Ｖｂの
電位を切り替えることにより、ＰＭＯＳトランジスタＭ
Ｐ３〜ＭＰ４の出力電流を変化させることを特徴とす
る。また、各々のバッファ回路５０２は各々Ｖｂ生成回
路１１０１を備え、各々異なるバイアス電圧Ｖｂを供給
する。

【００３３】次に具体的なＶｂ生成回路１１０１の構成
について説明する。図１１において、ＭＰｂはＰＭＯＳ
トランジスタ、ＭＮｂはＮＭＯＳトランジスタ、Ｒ０〜
Ｒ４は抵抗、ＳＷ１〜ＳＷ４はスイッチである。ＰＭＯ
ＳトランジスタＭＰｂのソースは高電位電源電圧ＶＤＤ
に接続され、ゲートはドレインと接続される。ＮＭＯＳ
トランジスタＭＮｂのソースは低電位電源電圧ＶＳＳに
接続され、ゲートはドレインと接続される。また、ＰＭ
ＯＳトランジスタＭＰｂのドレインと、ＮＭＯＳトラン
ジスタＭＮｂのドレインはＲ０〜Ｒ４で構成する直列抵
抗を介して接続される。また、Ｒ０〜Ｒ３はそれぞれス
イッチＳＷ１〜ＳＷ４と並列接続される。さらに、スイ
ッチＳＷ１〜ＳＷ４はそれぞれヒストグラムデータ５０
５によって制御される。なお、Ｖｂ生成回路１１０１は
１つのバッファ回路５０２に１つずつ用意する。

【００３４】次にＶｂ生成回路１１０１の動作について
説明する。Ｒ０〜Ｒ４で構成する直列抵抗の合成抵抗は
ヒストグラムデータ５０５によって制御されている。ヒ
ストグラムデータ５０５が“０ｈ”のとき、スイッチＳ
Ｗ１〜ＳＷ４は全てオフとなり、合成抵抗はＲ４＋Ｒ３
＋Ｒ２＋Ｒ１＋Ｒ０となる。また、ヒストグラムデータ
５０５が“Ｆｈ”のとき、スイッチＳＷ１〜ＳＷ４は全
てオンとなり、合成抵抗はＲ４となる。すなわち、ヒス
トグラムデータ５０５のデータの重みで抵抗値が変わ
り、ヒストグラムデータ５０５の値が低いとき、バイア
ス電圧Ｖｂが高くなり、バッファ回路５０２のバイアス
電流値が低くなる。また、ヒストグラムデータ５０５の
値が高いとき、バイアス電圧Ｖｂが低くなり、バッファ
回路５０２のバイアス電流値が高くなる。

【００３５】以上説明したように、ＭＯＳトランジスタ
およびスイッチの数を小さくすることが可能であるた
め、回路規模を縮小することが可能となる。 ＜第４の実施の形態＞以下、本発明の第４の実施形態に
よる液晶駆動回路を、図１２および図１３を用いて説明
する。本実施形態は、表示メモリからの表示データをシ
リアル読出することなく、ヒストグラム検出を行うこと
を特徴とする。これを実現するため、階調電圧を流れる
電流を検出し、これをデジタルのヒストグラムデータに
変換する期間を１水平走査期間内に設け、１水平走査期
間の残りの期間で階調電圧生成部の定常電流を制御する
ことにした。

【００３６】まず本実施形態による液晶駆動回路１０１
の構成について説明する。図１２において、１２０１は
選択回路、１２０２は定電流源、１２０３はＡ／Ｄコン
バータ、１２０４はラッチ、ＳＷ１０〜ＳＷ１１はスイ
ッチ、Ｒは抵抗、ＣＬ１１はラッチクロックである。な
お、本発明第１の実施の形態と同一要素は同一符号であ
り、同じ動作を行う。ＳＷ１０は電圧セレクタ部１０２
出力と定電流源１２０２のどちらかを出力端子群１１０
に接続するためのスイッチ、ＳＷ１１は階調電圧生成部
１０８出力と抵抗Ｒを介した高電位電源電圧ＶＤＤのど
ちらかを階調電圧群１０９に接続するためのスイッチで
あり、Ａ／Ｄコンバータ１２０３は階調電圧群１０９の
電圧値をデジタルデータに変換し、ラッチ１２０４はＡ
／Ｄコンバータ１２０３のデジタル出力をラッチする手
段である。

【００３７】次に本実施形態による液晶駆動回路１０１
の動作について図１２および図１３を用いて説明する。
第１の実施の形態による液晶駆動回路１０１と同様、表
示メモリ１０４から出力された表示データ１１２は、一
旦ラインラッチ１０３に記憶され、ラッチデータ１１１
が出力される。また、ラッチデータ１１１にしたがって
電圧セレクタ部１０２において所定の階調電圧が選択さ
れ、出力される。このとき、クロックＣＬ１のハイレベ
ル期間をヒストグラム検出期間とし、スイッチＳＷ１０
は定電流源１２０２を出力端子１１０に接続する。さら
に、スイッチＳＷ１１は抵抗Ｒを介した高電位電源電圧
ＶＤＤを階調電圧群１０９に接続する。したがって階調
電圧群１０９にはラッチデータ１１１が選択する各階調
電圧の本数分の定電流源１２０２が接続され、階調電圧
群１０９の各々は選択された本数分に比例した電位に遷
移する。例えば図１３に示すように階調電圧Ｖ０の度数
が２５６のとき、階調電圧群１０９の階調電圧Ｖ０の電
位は、並列に接続した２５６個の定電流源１２０２と、
抵抗Ｒによって決定される電位になる。そして、階調電
圧群１０９の電位をＡ／Ｄコンバータでデジタルデータ
へと変換する。階調電圧群１０９の電位が十分に安定し
たところで、クロックＣＬ１１によりラッチ１２０４に
取り込む。ラッチしたデジタルデータはヒストグラムデ
ータ１１５として階調電圧生成部１０８に出力する。ラ
ッチ１２０４への取り込み終了後速やかにＣＬ１はロー
レベルになり、電圧セレクタ部１０２の出力を出力端子
群１１０に接続し、階調電圧生成部１０８の出力を階調
電圧群１０９に接続して、適切に電流増幅された階調電
圧を出力端子群１１０へと出力する。

【００３８】本実施形態による液晶駆動回路は表示メモ
リから表示データをシリアル読出しする必要がないた
め、この動作に係る消費電力を削減することが可能であ
る。 ＜第５の実施の形態＞以下、本発明の第５の実施形態に
よる液晶駆動回路を、図１４〜図１６を用いて説明す
る。本実施形態は、ヒストグラム検出を液晶駆動回路の
代わりに外部のＣＰＵ１１９側で行うことを特徴とす
る。表示メモリ１０４に表示データを書き込むのはＣＰ
Ｕ１１９であり、当然書き込んだ内容を知ることが可能
である。例えば表示メモリに書き込む表示データをシス
テムメモリ１１８に記憶しておけば内容を知ることは容
易である。したがってＣＰＵ１１９は表示データからヒ
ストグラムを検出することが可能である。従って、本発
明第５の実施形態を実現させるためには、ＣＰＵ１１９
はライン毎のヒストグラムデータを全ライン分ヒストグ
ラムメモリ１０６に格納する動作を行えば良い。なお、
ヒストグラムメモリ１０６は、本発明第１の実施形態と
同様の構成で良く、メモリ機能として必要な制御信号
は、全てＣＰＵ１１９から転送すれば良い。なお、図１
５に示すように、ヒストグラムメモリ１０６を廃止し、
ヒストグラムデータを表示メモリの一部に記憶させる構
成を用いても良い。更には、図１６に示すように、ヒス
トグラムメモリ１０６を廃止し、ＣＰＵ１１９がライン
毎のヒストグラムデータを階調電圧生成部１０８に直接
出力する構成を用いても良い。なお、表示データとヒス
トグラムデータとを同期させるため、ＣＰＵ１１９は液
晶駆動回路が生成する水平同期信号および垂直同期信号
に同期してヒストグラムデータを出力する、あるいは、
ＣＰＵ１１９が水平同期信号および垂直同期信号を生成
してヒストグラムデータを出力し、液晶駆動回路はこの
水平同期信号および垂直同期信号に同期して動作する必
要がある。

【００３９】本実施形態による液晶駆動回路は液晶駆動
回路内でヒストグラム検知を行う必要がなく、また、ヒ
ストグラムデータを記憶する必要がないため、回路規模
を削減することが可能である。 ＜第６の実施の形態＞以下、本発明の第６の実施形態に
よる液晶駆動回路を、図１７〜図２０を用いて説明す
る。本実施形態は、ヒストグラムデータを液晶パネル１
２１の負荷に合わせて変換することに特徴を有してお
り、第１の実施の形態におけるヒストグラム検出部を拡
張したものである。

【００４０】まず本実施形態による液晶駆動回路１０１
のヒストグラム検出部１０５の構成について説明する。
図１７において、１７０１はアダー、ＯＦＳはオフセッ
トデータであり、その他の構成要素は、本発明第１の実
施形態の液晶駆動回路と同一要素であり、図２と同一の
符号としている。本実施形態のヒストグラム検出部１０
５は、第１の実施の形態のヒストグラム検出部１０５の
出力データに、さらにオフセットデータＯＦＳを加えた
ものである。

【００４１】次にヒストグラム検出部１０５の動作につ
いて説明する。前述したように、ヒストグラム検出部１
０５ではドットクロックＣＬ２に従って表示メモリ１０
４から表示データ１１３が読み出され、表示データ１１
３のＲ、Ｇ、Ｂ、はそれぞれの対応するデコーダ２０１
によって３ビットから８本のデコード信号２０７に変換
され、デコード信号２０７はアダー２０２によって、そ
れぞれの階調の加算データ２０８となり、計数回路２０
３によって積分され、ラインクロックＣＬ１によってラ
ッチ２０６にラッチされる。本実施形態のヒストグラム
検出部１０５では、ラッチしたデータにオフセットデー
タＯＦＳを加算してヒストグラムデータ１１４とする。
本例では図３で示したように、積分データの上位４ビッ
トをラッチし、ヒストグラムデータ１１４とする。もち
ろん全ビットをラッチするものでもかまわない。このよ
うに表示データ１１３からヒストグラムを解析して各階
調の表示本数に比例したヒストグラムデータ１１４を生
成することが可能である。ここで、オフセットデータＯ
ＦＳについて説明する。図１８に示すように、オフセッ
トデータＯＦＳが“０ｈ”である場合、ヒストグラムデ
ータはラッチ３０９のラッチデータと同じであり、度数
０〜３１のときヒストグラムデータは“０ｈ”、度数３
８４のときヒストグラムデータは“Ｃｈ”となる。この
とき仮に“０ｈ”のとき定常電流量が１０μＡ、“１
ｈ”毎に１０μＡ増加して、“Ｃｈ”のとき定常電流量
が１３０μＡで液晶パネル１２１（負荷）を駆動するも
のとする。この液晶パネル１２１の負荷よりも小さい液
晶パネル１２１が接続されたときは、充放電期間が短く
なるだけで十分に駆動できるが、負荷がより大きい液晶
パネル１２１が接続された場合には、充放電期間が長く
なり、所定の電圧レベルに到達しない場合もありえる。
そこで、例えば１．２倍の負荷を持つ液晶パネル１２１
が接続された場合には、オフセットデータＯＦＳを例え
ば“３ｈ”に設定することにした。この場合、度数０〜
３１のときヒストグラムデータは“３ｈ”、度数３８４
のときヒストグラムデータは“Ｆｈ”となる。定常電流
はヒストグラムデータに比例するため、“３ｈ”のとき
定常電流量は４０μＡ、“Ｆｈ”のとき定常電流量が１
６０μＡとなる。この値は、１３０μＡ（元々の最大電
流量）×１．２（液晶の負荷増大率）＝１５６μＡより
も大きいため、十分に駆動することができる。このよう
に、負荷が大きい場合オフセットデータＯＦＳの値を大
きくし、出力電流を増やして駆動することで表示がなさ
れる。本例では、ヒストグラムデータを４ビットとして
説明したが、５ビットとすればオフセットデータＯＦＳ
は最大“１３ｈ”まで設定可能であるため、さらに種々
の液晶パネル１２１に対応することが可能である。

【００４２】同様な効果を実現するその他の構成とし
て、バッファ回路に入力されるバイアス電圧を調整する
方法が考えられる。以下、この方法について、図１９お
よび図２０を用いて説明する。

【００４３】まず図１９において、バッファ回路は図６
で示した本発明第１の実施の形態、Ｖｂ生成回路１１０
１は図１１に示した第３の実施の形態と基本的に同じ構
成である。ただし、第３の実施の形態では１つのバッフ
ァ回路５０１につき１つずつＶｂ生成回路１１０１を備
えていたが、本実施の形態では、第１の実施の形態と同
様に各バッファ回路に共通で１つだけ備えるものとす
る。また、バイアス電圧Ｖｂを制御するのは、ヒストグ
ラムデータ１１５であったが、本実施の形態ではゲイン
データＧＩＮとする。

【００４４】次にＶｂ生成回路１１０１の動作について
説明する。Ｒ０〜Ｒ４で構成する直列抵抗の合成抵抗は
ゲインデータＧＩＮによって制御されている。ゲインデ
ータＧＩＮが“０ｈ”のとき、スイッチＳＷ１〜ＳＷ４
は全てオフとなり、合成抵抗はＲ４＋Ｒ３＋Ｒ２＋Ｒ１
＋Ｒ０となる。また、ゲインデータＧＩＮが“Ｆｈ”の
とき、スイッチＳＷ１〜ＳＷ４は全てオンとなり、合成
抵抗はＲ４となる。すなわち、ゲインデータＧＩＮのデ
ータの重みで抵抗値が変わり、ゲインデータＧＩＮの値
が低いとき、バイアス電圧Ｖｂが高くなり、バッファ回
路５０１のバイアス電流が低くなる。また、ゲインデー
タＧＩＮの値が高いとき、バイアス電圧Ｖｂが低くな
り、バッファ回路５０２のバイアス電流が高くなる。こ
こで、ゲインデータＧＩＮは、その値が１増える毎にバ
ッファ回路５０１のバイアス電流が０．１２５倍加算さ
れるように抵抗Ｒ０〜Ｒ４を設定しているものとする。
例えば“７ｈ”を１倍として基準に考え、“９ｈ”を
１．２５倍とすると、それぞれ図２０に示す定常電流値
となり、先に述べたオフセットデータＯＦＳを加算する
方法と、類似の効果がある。したがって、負荷が大きい
場合ゲインデータＧＩＮの値を大きくし、バイアス電流
を増やして駆動することが可能である。

【００４５】なお、オフセットデータＯＦＳとゲインデ
ータＧＩＮは、それぞれ液晶駆動回路１０１の端子設
定、あるいはＣＰＵ１１９から設定情報を転送し、これ
を記憶するレジスタを設けることにより、生成可能であ
る。また、上記したオフセットデータＯＦＳとゲインデ
ータＧＩＮを設定する方法は、組み合わせて使用するこ
とも可能である。 ＜第７の実施の形態＞以下、本発明の第７の実施形態に
よる液晶駆動回路を、図２１〜２４を用いて説明する。
本実施形態は、第６の実施の形態による液晶駆動回路を
さらに低消費電力化することを目的に、充放電期間に比
べて安定期間の定常電流値を低くすることを特徴とす
る。

【００４６】本実施形態による液晶駆動回路１０１の構
成は、図１７または図１９に示した第６の実施の形態の
液晶駆動回路１０１と同じ構成である。第６の実施の形
態と異なる点は、オフセットデータＯＦＳまたはゲイン
データＧＩＮの与え方だけである。

【００４７】まずは、図２１を用いてオフセットデータ
ＯＦＳの与え方を説明する。第６の実施の形態で例にあ
げたように、バッファ回路５０２は、ヒストグラムデー
タが“０ｈ”のとき定常電流量が１０μＡ、“１ｈ”毎
に１０μＡ増加して、“Ｃｈ”のとき定常電流量が１３
０μＡになるものとする。そして、ある階調のヒストグ
ラムデータが、“５ｈ”“Ｃｈ”“０ｈ”とクロックＣ
Ｌ１に同期して変化すると仮定する。この時、オフセッ
トデータＯＦＳは充放電期間であるラインの最初の期間
だけ“３ｈ”安定期間は“０ｈ”となるように動作させ
る。したがって、ヒストグラムデータが“５ｈ”の時に
は、充放電期間において９０μＡ、安定期間においては
６０μＡとなる。すなわち第６の実施の形態で説明した
ような、負荷の大きな液晶パネル１２１では、充放電期
間だけ必要な電流を出力し、安定期間では負荷の小さい
液晶パネル１２１を駆動する時の電流しか流さない。安
定期間では液晶パネル１２１はほとんど電流を消費しな
いので、出力電流を抑えても問題ない。さらに、オフセ
ットデータＯＦＳに負数を用いても良い。ただし、図１
７に示したアダー１７０１は負数の加算に対応しなけれ
ばならない。また、バッファ回路５０２は０以上の整数
にしか対応しないため、アダー１７０１の加算結果が負
数になる場合は０に丸める必要がある。この例を図２２
に示す。オフセットデータＯＦＳは充放電期間であるラ
インの最初の期間だけ“３ｈ”安定期間は“−Ｆｈ”と
なるように動作させる。したがって、ヒストグラムデー
タが“５ｈ”の時には、充放電期間において９０μＡ、
安定期間においてはアダー３１０による加算結果が負数
になり０に丸められるため、電流は１０μＡとなる。安
定期間では液晶パネル１２１はほとんど電流を消費しな
いので、この場合にも出力電流を抑えても問題ない。

【００４８】以上に示したように、本実施の形態による
液晶駆動回路１０１のオフセットデータＯＦＳの動作に
より、消費電力を削減することが可能である。

【００４９】次に、図２３を用いてゲインデータＧＩＮ
の与え方を説明する。まず、ある階調のヒストグラム
が、“５ｈ”“Ｃｈ”“０ｈ”とクロックＣＬ１に同期
して変化するものとする。そして、ゲインデータＧＩＮ
は充放電期間であるラインの最初の期間だけ“９ｈ”安
定期間は“７ｈ”となるように動作させる。したがっ
て、度数が“５ｈ”の時には、充放電期間において７５
μＡ、安定期間においては６０μＡとなる。すなわち第
６の実施の形態で説明したような、負荷の大きな液晶パ
ネル１２１では、充放電期間だけ必要な電流を出力し、
安定期間では負荷の小さい液晶パネル１２１を駆動する
時の電流しか流さない。安定期間では液晶パネル１２１
はほとんど電流を消費しないので、出力電流を抑えても
問題ない。

【００５０】さらに、ゲインデータＧＩＮを最小値にし
て用いても良い。この例を図２４に示す。ゲインデータ
ＧＩＮは充放電期間であるラインの最初の期間だけ“９
ｈ”安定期間は“０ｈ”となるように動作させる。した
がって、ヒストグラムデータが“５ｈ”の時には、充放
電期間において７５μＡ、安定期間においては標準に対
し０．１２５倍になるため、電流は７．５μＡとなる。
安定期間では液晶パネル１２１はほとんど電流を消費し
ないので、この場合にも出力電流を抑えても問題ない。

【００５１】以上に示したように、本実施の形態による
液晶駆動回路１０１のゲインデータＧＩＮの動作によ
り、消費電力を削減することが可能である。

【００５２】なお、上記したオフセットデータＯＦＴと
ゲインデータＧＩＮの切換方式は、組み合わせて使用す
ることも可能である。

【００５３】本発明は以上に示した実施の形態に限定さ
れるものではなく、その主旨を逸脱しない範囲で種々変
更可能であることはいうまでもない。例えば、図６で説
明したバッファ回路はＰＭＯＳトランジスタをソースペ
ア結合したものであったが、ＮＭＯＳトランジスタをソ
ースペア結合したバッファ回路でも、同様に、表示デー
タをヒストグラム検出して、階調電圧生成部の出力電流
量に反映すれば、低消費電力を実現することが可能であ
る。また、本発明第７の実施形態で示した１水平走査期
間における定常電流の切換方法も、オフセットデータＯ
ＦＴやゲインデータＧＩＮによる方法以外で実現しても
良く、また、本発明のメインであるヒストグラムを用い
た定常電流制御とは別に、単独で実施しても良い。

【００５４】さらに、本実施の形態は液晶パネルを例に
説明したが、これに限られる訳ではなく、例えば有機Ｅ
Ｌパネルや、プラズマディスプレイ等にも適用可能であ
る。

【００５５】

【発明の効果】 本発明によれば、定常電流の効率化を
図り又は動作周波数を低減することによって、消費電力
を低減することができるという効果を奏する。

【図面の簡単な説明】

【図１】本発明の第１の実施形態に係る液晶駆動回路の
概略構成を示す図である。

【図２】本発明の第１の実施形態に係るヒストグラム検
出部の構成を示す図である。

【図３】本発明の第１の実施形態に係るヒストグラム検
出部の動作を示す図である。

【図４】本発明の第１の実施形態に係るヒストグラムメ
モリの構成を示す図である。

【図５】本発明の第１の実施形態に係る階調電圧生成部
の構成を示す図である。

【図６】本発明の第１の実施形態に係るバッファ回路の
構成を示す図である。

【図７】本発明の第１の実施形態に係るストリング抵抗
部の構成を示す図である。

【図８】本発明の第１の実施形態に係る液晶駆動回路の
消費電力低減効果を示す図である。

【図９】本発明の第１の実施形態に係るヒストグラムを
示す図である。

【図１０】本発明の第２の実施形態に係るバッファ回路
を示す図である。

【図１１】本発明の第３の実施形態に係るバッファ回路
を示す図である。

【図１２】本発明の第４の実施形態に係る液晶駆動回路
の概略構成を示す図である。

【図１３】本発明の第４の実施形態に係るヒストグラム
検出部の動作を示す図である。

【図１４】本発明の第５の実施形態に係る液晶駆動回路
の概略構成を示す図である。

【図１５】本発明の第５の実施形態に係る液晶駆動回路
の概略構成を示す図である。

【図１６】本発明の第５の実施形態に係る液晶駆動回路
の概略構成を示す図である。

【図１７】本発明の第６の実施形態に係るヒストグラム
検出部を示す図である。

【図１８】本発明の第６の実施形態に係るヒストグラム
検出部と、階調電圧生成部の効果を示す図である。

【図１９】本発明の第６の実施形態に係る階調電圧生成
部を示す図である。

【図２０】本発明の第６の実施形態に係る階調電圧生成
部の効果を示す図である。

【図２１】本発明の第７の実施形態に係るヒストグラム
検出部と、階調電圧生成部の動作および効果を示す図で
ある。

【図２２】本発明の第７の実施形態に係るヒストグラム
検出部と、階調電圧生成部のその他の動作および効果を
示す図である。

【図２３】本発明の第７の実施形態に係る階調電圧生成
部の動作および効果を示す図である。

【図２４】本発明の第７の実施形態に係る階調電圧生成
部のその他の動作および効果を示す図である。

【符号の説明】

１０１…液晶駆動回路、１０２…電圧セレクタ部、１０
３…１ラインラッチ、１０４…表示メモリ、１０５…ヒ
ストグラム検出部、１０６…ヒストグラムメモリ、１０
７…タイミング制御部、１０８…階調電圧生成部、１０
９…階調電圧群、１１０…出力端子群、１１１…ラッチ
データ、１１２…表示データ、１１３…表示データ、１
１４…ヒストグラムデータ、１１５…ヒストグラムデー
タ。

フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｇ０９Ｇ 3/20 ６３１ Ｇ０９Ｇ 3/20 ６３１Ｕ ６４１ ６４１Ｃ Ｈ０４Ｎ 5/66 Ｈ０４Ｎ 5/66 Ａ (72)発明者 横田 善和 東京都小平市上水本町五丁目20番１号 半 導体グループ内 (72)発明者 栗原 博司 千葉県茂原市早野3300番地 株式会社日立 製作所ディスプレイグループ内 (72)発明者 黒川 一成 千葉県茂原市早野3300番地 株式会社日立 製作所ディスプレイグループ内 Ｆターム(参考） 2H093 NA41 NA51 NC24 NC26 NC32 ND06 ND39 5C006 AA16 AA22 AF13 AF83 BB11 BC12 BF02 BF03 BF04 BF24 BF25 BF26 BF28 BF43 FA47 5C058 AA07 AA08 AA11 AA12 BA01 BA07 BA26 BB04 BB05 BB11 5C080 AA05 AA06 AA10 BB05 CC03 DD03 DD26 EE29 JJ02 JJ03 JJ04

Claims (32)

【特許請求の範囲】
1. 【請求項１】表示パネルの複数の画素部毎に前記表示パ
   ネルへ、表示データに応じた階調電圧を印加するための
   表示駆動装置において、 前記表示データを記憶するための表示メモリ、 前記複数の画素部毎の前記階調電圧の度数を記憶するヒ
   ストグラムメモリと、 基準電圧に基づいて複数の階調電圧を生成し、かつ、前
   記複数の階調電圧の各々を生成するための回路の電流量
   が前記階調電圧の度数に応じて変化する階調電圧生成回
   路と、 前記複数の階調電圧から、前記複数の画素部の各々へ印
   加するための階調電圧を選択する選択回路とを備えた表
   示駆動装置。
2. 【請求項２】前記ヒストグラムメモリは、前記表示メモ
   リに記憶された表示データ分の前記階調電圧の度数を記
   憶する請求項１に記載の表示駆動装置。
3. 【請求項３】前記表示メモリは、前記表示パネルの全画
   素部の前記表示データを記憶する請求項２に記載の表示
   駆動装置。
4. 【請求項４】前記ヒストグラムメモリは、前記表示パネ
   ルの全画素部の前記階調電圧の度数を記憶する請求項１
   に記載の表示駆動装置。
5. 【請求項５】前記ヒストグラムメモリは、当該表示駆動
   装置の外部から前記階調電圧の度数に関するヒストグラ
   ムデータの入力を受ける請求項１に記載の表示駆動装
   置。
6. 【請求項６】前記表示メモリから前記表示データをシリ
   アルに読み出し、前記階調電圧の度数を検出する検出回
   路を備えた請求項１に記載の表示駆動装置。
7. 【請求項７】前記階調電圧生成回路は、前記階調電圧の
   度数が多い階調電圧を生成するための回路の電流量が、
   前記階調電圧の度数が少ない階調電圧を生成するための
   回路の電流量よりも大きい請求項１に記載の表示駆動装
   置。
8. 【請求項８】前記階調電圧生成回路は、前記階調電圧の
   度数が多くなる従って、前記電流量が増加する請求項１
   に記載の表示駆動装置。
9. 【請求項９】前記階調電圧生成回路は、前記基準電圧を
   分圧し、かつ、前記階調電圧の度数が多くなるに従って
   抵抗値が小さくなる抵抗を含む請求項１に記載の表示駆
   動装置。
10. 【請求項１０】前記階調電圧生成回路は、前記基準電圧
    のインピーダンスを変換し、かつ、前記階調電圧の度数
    が多くなるに従って出力電流量が大きくなるバッファ回
    路を含む請求項１に記載の表示駆動装置。
11. 【請求項１１】前記バッファ回路は、複数の電流源と、
    前記階調電圧の度数に応じて前記電流源へ供給する電流
    量を切り替える切替回路とを含む請求項１０に記載の表
    示駆動装置。
12. 【請求項１２】前記バッファ回路は、電圧によって電流
    量が変化する複数の電流源と、前記階調電圧の度数に応
    じて前記電流源に印加する電圧を切り替える切替回路と
    を含む請求項１０に記載の表示駆動装置。
13. 【請求項１３】前記階調電圧生成回路は、前記複数の画
    素部毎の前記階調電圧を前記表示パネルへ印加するため
    の１走査期間内の第１の期間に、前記複数の階調電圧の
    各々を生成するための回路の電流量を大きくし、前記１
    走査期間内の第２の期間に、前記複数の階調電圧の各々
    を生成するための回路の電流量を小さくする請求項１に
    記載の表示駆動装置。
14. 【請求項１４】前記階調電圧の度数は、前記表示データ
    の上位ｍビットによって生成される請求項１に表示駆動
    装置。
15. 【請求項１５】表示パネルの複数の画素部毎に前記表示
    パネルへ、表示データに応じた階調電圧を印加するため
    の表示駆動装置において、 前記表示データの入力を受ける入力回路と、 前記表示パネルへ印加する階調電圧の各々の電流量を検
    出し、前記複数の画素部毎の階調電圧の度数を算出する
    検出回路と、 前記階調電圧の度数を記憶するヒストグラムメモリと、 基準電圧に基づいて複数の階調電圧を生成し、かつ、前
    記複数の階調電圧の各々を生成するための回路の電流量
    が前記階調電圧の度数に応じて変化する階調電圧生成回
    路と、 前記複数の階調電圧から、前記複数の階調電圧の各々へ
    印加するための階調電圧を選択する選択回路とを備えた
    表示駆動装置。
16. 【請求項１６】前記掲出回路は、前記複数の画素部毎の
    前記階調電圧を前記表示パネルへ印加するための１走査
    期間内の第１の期間に、前記階調電圧の各々の電流量を
    検出し、 前記階調電圧生成回路は、前記１走査期間内の第２の期
    間に、前記複数の階調電圧の各々を生成するための回路
    の電流量を制御する請求項１５に記載の表示駆動装置。
17. 【請求項１７】表示データを表示するための表示装置に
    おいて、 マトリックス状に配列された画素部を有する表示パネル
    と、 前記画素部のラインを選択する走査回路と、 前記表示データを記憶するための表示メモリ、 前記ライン毎の階調電圧の度数を記憶するヒストグラム
    メモリと、 基準電圧に基づいて複数の階調電圧を生成しかつ前記複
    数の階調電圧の各々を生成するための回路の電流量が前
    記階調電圧の度数に応じて変化する階調電圧生成回路
    と、 前記複数の階調電圧から前記複数の画素部の各々へ印加
    するための階調電圧を選択する選択回路とを備えた表示
    装置。
18. 【請求項１８】前記ヒストグラムメモリは、前記表示メ
    モリに記憶された表示データ分の前記階調電圧の度数を
    記憶する請求項１７に記載の表示装置。
19. 【請求項１９】前記表示メモリは、前記表示パネルの全
    ラインの前記表示データを記憶する請求項１８に記載の
    表示装置。
20. 【請求項２０】前記ヒストグラムメモリは、前記表示パ
    ネルの全ラインの前記階調電圧の度数を記憶する請求項
    １７に記載の表示装置。
21. 【請求項２１】前記ヒストグラムメモリは、当該表示駆
    動装置の外部から前記階調電圧の度数に関するヒストグ
    ラムデータの入力を受ける請求項１７に記載の表示装
    置。
22. 【請求項２２】前記表示メモリから前記表示データをシ
    リアルに読み出し、前記階調電圧の度数を検出する検出
    回路を備えた請求項１７に記載の表示装置。
23. 【請求項２３】前記階調電圧生成回路は、前記階調電圧
    の度数が多い階調電圧を生成するための回路の電流量
    が、前記階調電圧の度数が少ない階調電圧を生成するた
    めの回路の電流量よりも大きい請求項１７に記載の表示
    装置。
24. 【請求項２４】前記階調電圧生成回路は、前記階調電圧
    の度数が多くなる従って、前記電流量が増加する請求項
    １７に記載の表示装置。
25. 【請求項２５】前記階調電圧生成回路は、前記基準電圧
    を分圧し、かつ、前記階調電圧の度数が多くなるに従っ
    て抵抗値が小さくなる抵抗を含む請求項１７に記載の表
    示装置。
26. 【請求項２６】前記階調電圧生成回路は、前記基準電圧
    のインピーダンスを変換し、かつ、前記階調電圧の度数
    が多くなるに従って出力電流量が大きくなるバッファ回
    路を含む請求項１７に記載の表示装置。
27. 【請求項２７】前記バッファ回路は、複数の電流源と、
    前記階調電圧の度数に応じて前記電流源へ供給する電流
    量を切り替える切替回路とを含む請求項２６に記載の表
    示装置。
28. 【請求項２８】前記バッファ回路は、電圧によって電流
    量が変化する複数の電流源と、前記階調電圧の度数に応
    じて前記電流源に印加する電圧を切り替える切替回路と
    を含む請求項２６に記載の表示装置。
29. 【請求項２９】前記階調電圧生成回路は、前記走査回路
    の１走査期間内の第１の期間に、前記複数の階調電圧の
    各々を生成するための回路の電流量を大きくし、前記１
    走査期間内の第２の期間に、前記複数の階調電圧の各々
    を生成するための回路の電流量を小さくする請求項１７
    に記載の表示装置。
30. 【請求項３０】前記階調電圧の度数は、前記表示データ
    の上位ｍビットによって生成される請求項１７に表示装
    置。
31. 【請求項３１】表示データを表示するための表示装置に
    おいて、 マトリックス状に配列された画素部を有する表示パネル
    と、 前記画素部のラインを選択する走査回路と、 前記表示パネルへ印加する階調電圧の各々の電流量を検
    出し、前記ライン毎の階調電圧の度数を算出する検出回
    路と、 前記階調電圧の度数を記憶するヒストグラムメモリと、 基準電圧に基づいて複数の階調電圧を生成し、かつ、前
    記複数の階調電圧の各々を生成するための回路の電流量
    が前記階調電圧の度数に応じて変化する階調電圧生成回
    路と、 前記複数の階調電圧から、前記複数の階調電圧の各々へ
    印加するための階調電圧を選択する選択回路とを備えた
    表示装置。
32. 【請求項３２】前記掲出回路は、前記走査回路の１走査
    期間内の第１の期間に、前記階調電圧の各々の電流量を
    検出し、 前記階調電圧生成回路は、前記１走査期間内の第２の期
    間に、前記複数の階調電圧の各々を生成するための回路
    の電流量を制御する請求項３１に記載の表示装置。