JP2002366419A - データ処理装置およびデータ処理方法 - Google Patents

データ処理装置およびデータ処理方法

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JP2002366419A
JP2002366419A JP2001172339A JP2001172339A JP2002366419A JP 2002366419 A JP2002366419 A JP 2002366419A JP 2001172339 A JP2001172339 A JP 2001172339A JP 2001172339 A JP2001172339 A JP 2001172339A JP 2002366419 A JP2002366419 A JP 2002366419A
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memory
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JP2001172339A
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Satoru Kumaki
哲 熊木
Tetsuya Matsumura
哲哉 松村
Hiroshi Segawa
浩 瀬川
Mitsuo Hanami
充雄 花見
Vasilij Moshinyaga
モシニャガ・ワシリー
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Mitsubishi Electric Corp
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Mitsubishi Electric Corp
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Abstract

(57)【要約】 【課題】 データ書込み時におけるメモリの消費電力を
削減することが可能なデータ処理装置を提供すること。 【解決手段】 ＣＰＵ１がメモリ４にデータを書込む際
に、“０”検出回路２がデータのうち“０”のビットの
数を検出する。そして、“０”のビットの数が“１”の
ビットの数以上の場合には、セレクタ３を制御してＣＰ
Ｕ１から出力されるデータをメモリ４へ出力し、“０”
のビットの数が“１”のビットの数未満の場合には、セ
レクタ３を制御してＣＰＵ１から出力されるデータの反
転データをメモリ４へ出力する。したがって、メモリ４
内の各メモリセルが“０”から“１”、または“１”か
ら“０”に書換えられる頻度を平均的に少なくでき、デ
ータ書込み時におけるメモリ４の消費電力を削減するこ
とが可能となる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、メモリにアクセス
しながら処理を行うデータ処理装置およびその方法に関
し、特に、メモリアクセス時における消費電力の低減を
図ったデータ処理装置およびデータ処理方法に関する。
【０００２】
【従来の技術】近年、マイクロプロセッサの処理速度が
飛躍的に向上し、それに伴ってマイクロプロセッサのク
ロック周波数や、マイクロプロセッサがメモリにアクセ
スする頻度が増加して、マイクロプロセッサを搭載した
データ処理装置全体の消費電力が増加する傾向にある。
【０００３】一方、携帯情報機器のように、バッテリに
よって動作するデータ処理装置においては、動作時間を
長くするために、データ処理装置全体の消費電力を低減
する技術が不可欠となっている。
【０００４】
【発明が解決しようとする課題】従来のデータ処理装置
においては、搭載されるメモリとして、ＳＲＡＭ（Stat
ic Random Access Memory）やＤＲＡＭ（Dynamic Rando
m Access Memory）が使用される場合が多い。この中で
も特に、ＳＲＡＭは１ビットの情報を記憶する単位回路
がフリップフロップ回路によって構成され、その回路の
多くがＣＭＯＳ（Complementary Metal Oxide Semicond
uctor）回路で構成されているため、データの書込み時
にメモリ素子に記憶されるデータが反転すると、ＳＲＡ
Ｍの消費電力が大きくなる。
【０００５】しかし、従来のデータ処理装置において
は、データバスにＳＲＡＭ等のメモリが直結されている
場合が多く、メモリにランダムなデータが書込まれてメ
モリ素子に記憶されるデータが頻繁に切替わって、消費
電力を削減することができないという問題点があった。
【０００６】本発明は、上記問題点を解決するためにな
されたものであり、第１の目的は、書込みデータを変換
して、データ書込み時におけるメモリの消費電力を削減
することが可能なデータ処理装置およびデータ処理方法
を提供することである。
【０００７】本発明の第２の目的は、メモリに対するア
クセス頻度を少なくして、メモリアクセス時におけるメ
モリの消費電力を削減することが可能なデータ処理装置
およびデータ処理方法を提供することである。
【０００８】
【課題を解決するための手段】請求項１に記載のデータ
処理装置は、ランダムアクセスメモリと、ランダムアク
セスメモリにアクセスしながらデータ処理を行う処理部
と、処理部がランダムアクセスメモリにデータを書込む
際に、データのうち所定値を有するビットの数が所定数
以上となるように、データを変換してランダムアクセス
メモリへ出力する変換部とを含む。
【０００９】変換部は、書込みデータのうち所定値を有
するビットの数が所定数以上となるように、データを変
換してランダムアクセスメモリへ出力するので、ランダ
ムアクセスメモリ内の各メモリセルが“０”から
“１”、または“１”から“０”に書換えられる頻度を
平均的に少なくでき、データ書込み時におけるランダム
アクセスメモリの消費電力を削減することが可能とな
る。
【００１０】請求項２に記載のデータ処理装置は、請求
項１記載のデータ処理装置であって、変換部は処理部が
ランダムアクセスメモリにデータを書込む際に、データ
のうち第１の値を有するビットの数が、第１の値と異な
る第２の値を有するビットの数以上であるか否かを検出
してフラグを設定する検出回路と、データを反転して出
力する第１の反転回路と、検出回路によって設定された
フラグに基づいて、データと第１の反転回路から出力さ
れる反転データとを選択的にランダムアクセスメモリへ
出力する第１の選択回路とを含む。
【００１１】したがって、第１の値または第２の値を有
するビットの数が常に多くなるようにデータを変換する
ことが可能となる。
【００１２】請求項３に記載のデータ処理装置は、請求
項２記載のデータ処理装置であって、さらにランダムア
クセスメモリから出力されるデータを反転して出力する
第２の反転回路と、処理部がランダムアクセスメモリか
らデータを読出す際に、フラグに基づいて、ランダムア
クセスメモリから出力されるデータと、第２の反転回路
から出力される反転データとを選択的に処理部へ出力す
る第２の選択回路とを含む。
【００１３】したがって、処理部がランダムアクセスメ
モリからデータを読出す際に、元のデータを復元するこ
とが可能となる。
【００１４】請求項４に記載のデータ処理装置は、ラン
ダムアクセスメモリと、ランダムアクセスメモリにアク
セスしながらデータ処理を行う処理部と、処理部が出力
した前回のデータを保持する第１の保持回路と、処理部
がランダムアクセスメモリにデータを書込む際に、保持
回路に保持される前回のデータと処理部が出力する今回
のデータとの差分をとる差分器とを含む。
【００１５】差分器は、保持回路に保持される前回のデ
ータと処理部が出力する今回のデータとの差分をとるの
で、データ間の相関が高い場合に、“０”のビット数が
多くなるようにデータを変換することができる。したが
って、ランダムアクセスメモリ内の各メモリセルが
“０”から“１”、または“１”から“０”に書換えら
れる頻度を平均的に少なくでき、データ書込み時におけ
るランダムアクセスメモリの消費電力を削減することが
可能となる。
【００１６】請求項５に記載のデータ処理装置は、請求
項４記載のデータ処理装置であって、さらに差分器から
出力された差分データを可変長符号化してランダムアク
セスメモリへ出力する可変長符号化器を含む。
【００１７】したがって、ランダムアクセスメモリへの
データの書込み頻度を少なくすることができ、データ書
込み時におけるランダムアクセスメモリの消費電力を削
減することが可能となる。
【００１８】請求項６に記載のデータ処理装置は、請求
項４または５記載のデータ処理装置であって、さらに処
理部がランダムアクセスメモリにデータを書込むタイミ
ングのうち、最初のデータの書込みタイミングを含んだ
所定周期のデータの書込みタイミングを検出する第１の
検出回路と、第１の検出回路によって検出されたタイミ
ングにおいて処理部から出力されるデータを選択して出
力し、第１の検出回路によって検出されたタイミング以
外のタイミングにおいて差分器から出力される差分デー
タを選択して出力する第１のセレクタとを含む。
【００１９】したがって、処理部から出力されるデータ
と差分データとの選択を適切に行うことが可能となる。
【００２０】請求項７に記載のデータ処理装置は、請求
項４〜６のいずれかに記載のデータ処理装置であって、
さらに処理部へ出力された前回のデータを保持する第２
の保持回路と、ランダムアクセスメモリから出力される
差分データと第２の保持回路によって保持される前回の
データとを加算する加算器とを含む。
【００２１】したがって、ランダムアクセスメモリに記
憶された差分データから元のデータを復元することが可
能となる。
【００２２】請求項８に記載のデータ処理装置は、請求
項７記載のデータ処理装置であって、さらにランダムア
クセスメモリから出力される可変長符号化された差分デ
ータを可変長復号化して加算器へ出力する可変長復号化
器を含む。
【００２３】したがって、ランダムアクセスメモリから
のデータの読出し頻度を少なくすることができ、データ
読出し時におけるランダムアクセスメモリの消費電力を
削減することが可能となる。
【００２４】請求項９に記載のデータ処理装置は、請求
項７または８記載のデータ処理装置であって、さらに処
理部がデータを読出すタイミングのうち、最初のデータ
の読出しタイミングを含んだ所定周期のデータの読出し
タイミングを検出する第２の検出回路と、第２の検出回
路によって検出されたタイミングにおいてランダムアク
セスメモリから出力されるデータを選択して出力し、第
２の検出回路によって検出されたタイミング以外のタイ
ミングにおいて加算器から出力されるデータを選択して
出力する第２のセレクタとを含む。
【００２５】したがって、ランダムアクセスメモリから
出力されるデータと、加算器から出力されるデータとの
選択を適切に行うことが可能となる。
【００２６】請求項１０に記載のデータ処理方法は、ラ
ンダムアクセスメモリにアクセスしながらデータ処理を
行うデータ処理方法であって、書込みデータのうち所定
値を有するビットの数が所定数以上となるように、書込
みデータを変換するステップと、変換された書込みデー
タをランダムアクセスメモリに書込むステップとを含
む。
【００２７】書込みデータのうち所定値を有するビット
の数が所定数以上となるように、データを変換してラン
ダムアクセスメモリへ書込むので、ランダムアクセスメ
モリ内の各メモリセルが“０”から“１”、または
“１”から“０”に書換えられる頻度を平均的に少なく
でき、データ書込み時におけるランダムアクセスメモリ
の消費電力を削減することが可能となる。
【００２８】請求項１１に記載のデータ処理方法は、ラ
ンダムアクセスメモリにアクセスしながらデータ処理を
行うデータ処理方法であって、前回の書込みデータを保
持するステップと、保持された前回の書込みデータと今
回の書込みデータとの差分をとるステップと、差分デー
タをランダムアクセスメモリに書込むステップとを含
む。
【００２９】保持された前回の書込みデータと今回の書
込みデータとの差分をとるので、データ間の相関が高い
場合に、“０”のビット数が多くなるようにデータを変
換することができる。したがって、ランダムアクセスメ
モリ内の各メモリセルが“０”から“１”、または
“１”から“０”に書換えられる頻度を平均的に少なく
でき、データ書込み時におけるランダムアクセスメモリ
の消費電力を削減することが可能となる。
【００３０】請求項１２に記載のデータ処理方法は、請
求項１１記載のデータ処理方法であって、さらに差分デ
ータを可変長符号化するステップを含む。
【００３１】したがって、ランダムアクセスメモリへの
データの書込み頻度を少なくすることができ、データ書
込み時におけるランダムアクセスメモリの消費電力を削
減することが可能となる。
【００３２】
【発明の実施の形態】（実施の形態１）図１は、本発明
の実施の形態１におけるデータ処理装置のメモリへのデ
ータ書込み時における処理手順を説明するためのフロー
チャートである。本実施の形態におけるデータ処理装置
においては、搭載されるメモリがＳＲＡＭの場合にその
効果が大きくなるが、ＤＲＡＭや擬似ＳＲＡＭ等のメモ
リを用いることも可能である。なお、ＣＰＵ（Central
Processing Unit）およびメモリが一度に取扱えるビッ
ト数を、ｎビットとして説明する。
【００３３】まず、ＣＰＵがメモリにｎビットのデータ
を書込む際に、ｎビットのデータのうち“０”のビット
数がカウントされ（Ｓ１）、その“０”のビット数がｎ
／２以上であるか否かが判定される（Ｓ２）。“０”の
ビット数がｎ／２以上であれば（Ｓ２，Ｙｅｓ）、フラ
グに“０”がセットされ（Ｓ３）、ｎビットのデータと
１ビットのフラグとがメモリに書込まれる（Ｓ５）。
【００３４】また、“０”のビット数がｎ／２未満であ
れば（Ｓ２，Ｎｏ）、フラグに“１”がセットされると
ともに、ｎビットのデータの各ビットが反転され（Ｓ
４）、その反転されたｎビットのデータと１ビットのフ
ラグとがメモリに書込まれる（Ｓ５）。
【００３５】図２は、本発明の実施の形態１におけるデ
ータ処理装置のメモリからのデータ読出し時における処
理手順を説明するためのフローチャートである。まず、
ＣＰＵがメモリからｎビットのデータを読出す際に、メ
モリからフラグとデータとが読出され（Ｓ１１）、フラ
グが“０”であるか否かが判定される（Ｓ１２）。フラ
グが“０”であれば（Ｓ１２，Ｙｅｓ）、メモリからの
データがそのまま出力されて、ＣＰＵがそのデータを読
込む（Ｓ１４）。
【００３６】また、フラグが“１”であれば（Ｓ１２，
Ｎｏ）、メモリからのデータが反転されて出力され（Ｓ
１３）、ＣＰＵによってその反転されたデータが読込ま
れる（Ｓ１４）。
【００３７】図３は、図１および図２に示す本実施の形
態におけるデータ処理装置の処理内容の一例を模式的に
示す図である。この処理内容においては、メモリのビッ
ト数を８ビットとし、それぞれのデータに１ビットのフ
ラグが付加されている。たとえば、入力データ（ＣＰＵ
がメモリに書込むデータ）が“０００１００１０”の場
合には、“０”のビット数が６ビットであるので、フラ
グに“０”がセットされてメモリに書込まれるととも
に、ＣＰＵから出力されるデータがそのままメモリに書
込まれる。ＣＰＵがメモリからこのデータを読出す場合
には、メモリから出力されるデータがそのまま出力デー
タ（ＣＰＵがメモリから読込むデータ）として出力され
る。
【００３８】入力データが“１１１０１１００”の場合
には、“０”のビット数が３ビットであるので、フラグ
に“１”がセットされてメモリに書込まれるとともに、
ＣＰＵから出力されるデータが反転され、“０００１０
０１１”がメモリに書込まれる。ＣＰＵがメモリからこ
のデータを読出す場合には、メモリから出力されるデー
タが反転され、“１１１０１１００”が出力データとし
て出力される。
【００３９】このように、常に“０”のビット数が多く
なるようにデータを書換えてメモリに書込むようにした
ので、メモリ内の各メモリセルが“０”から“１”、ま
たは“１”から“０”に書換えられる頻度を平均的に少
なくでき、メモリに対するデータ書込み時におけるメモ
リの消費電力を削減することが可能となる。
【００４０】図４は、本発明の実施の形態１におけるデ
ータ処理装置の概略構成を示すブロック図である。この
データ処理装置は、ＣＰＵ１と、ＣＰＵ１がシステムバ
スに出力するデータのうち“０”のビット数を検出し、
その検出結果をフラグとして出力する“０”検出回路２
と、“０”検出回路２から出力されるフラグに応じて、
ＣＰＵ１から出力されるデータおよびその反転データの
いずれかを選択して出力するセレクタ３と、メモリ４
と、メモリ４から出力されるフラグに応じて、メモリ４
から出力されるデータおよびその反転データのいずれか
を選択して出力するセレクタ５と、インバータ６および
７と、バッファ８とを含む。
【００４１】なお、図４に示すデータ処理装置の各回路
は、１つの半導体チップ上に集積して構成されることを
想定しているが、これに限られるものではな。たとえ
ば、ＣＰＵ１とメモリ４とを別の半導体チップとし、そ
れ以外の回路をＣＰＵ１またはメモリ４の半導体チップ
上に集積するようにしても良い。
【００４２】セレクタ３および５と、インバータ６およ
び７と、バッファ８とは、それぞれシステムバスのビッ
ト数と同じ数だけあるものとする。また、ＣＰＵ１、メ
モリ４およびバッファ８の制御信号は記載していない
が、一般的なデータ処理装置におけるものと同様である
ので、詳細な説明は行わない。
【００４３】“０”検出回路２は、入力データのうち
“０”のビット数を検出し、そのビット数が予め定めら
れた値以上の場合には、フラグに“０”をセットして出
力する。また、入力データのうち“０”のビット数が予
め定められた値未満の場合には、フラグに“１”をセッ
トして出力する。
【００４４】セレクタ３は、“０”検出回路２から出力
されたフラグが“０”の場合には、システムバスの入力
データを選択して出力する。また、セレクタ３は、
“０”検出回路２から出力されたフラグが“１”の場合
には、インバータ６によって反転されたデータを選択し
て出力する。“０”検出回路２から出力されるフラグお
よびセレクタ３から出力されるデータは、ＣＰＵ１がメ
モリ４にデータを書込むタイミングでメモリ４に書込ま
れる。
【００４５】セレクタ５は、メモリ４から出力されるフ
ラグが“０”の場合には、メモリ４から出力されるデー
タを選択して出力する。また、セレクタ５は、メモリ４
から出力されるフラグが“１”の場合には、インバータ
７によって反転されたデータを選択して出力する。バッ
ファ８は、ＣＰＵ１がメモリ４からデータを読出すタイ
ミングで、セレクタ５から出力されるデータを出力し、
それ以外のときにはハイ・インピーダンスとなる。
【００４６】図５は、“０”検出回路２の概略構成を示
すブロック図である。この“０”検出回路２は、ＦＡ
（Full Adder）１１〜１７と、しきい値格納部１８と、
比較回路１９とを含む。なお、この“０”検出回路２
は、システムバスのビット数が８ビットの場合のもので
あるが、システムバスのビット数が１６ビット、３２ビ
ット等であってもＦＡの数を増やして同様に構成するす
ることができる。また、信号Ａ［０］〜Ａ［７］は、そ
れぞれシステムバス（データバス）の各ビットを反転し
た信号である。
【００４７】ＦＡ１１〜１４はそれぞれ、２つの１ビッ
トデータを入力して加算し、２ビットのデータとして出
力する。ＦＡ１５および１６はそれぞれ、２つの２ビッ
トデータを入力して加算し、３ビットのデータとして出
力する。ＦＡ１７は、２つの３ビットデータを入力して
加算し、４ビットのデータとして出力する。
【００４８】しきい値格納部１８は、フラグを決定する
際に使用されるしきい値が予め格納されている。比較回
路１９は、ＦＡ１７から出力される“０”のビット数
と、しきい値格納部１８から出力されるしきい値とを比
較し、“０”のビット数がしきい値以上であればフラグ
“０”を出力し、“０”のビット数がしきい値未満であ
ればフラグ“１”を出力する。このしきい値は、たとえ
ばデータが８ビットなら４、１６ビットなら８、３２ビ
ットなら１６である。
【００４９】以上の説明においては、常に“０”のビッ
ト数が多くなるようにデータを書換えてメモリ４に書込
むようにしたが、常に“１”のビット数が多くなるよう
にデータを書換えてメモリ４に書き込むようにしても同
様の効果が得られる。
【００５０】以上説明したように、本実施の形態におけ
るデータ処理装置によれば、常に“０”のビット数また
は“１”のビット数が多くなるようにデータを書換えて
メモリ４に書き込むようにしたので、メモリ４内の各メ
モリセルが“０”から“１”、または“１”から“０”
に書換えられる頻度を平均的に少なくでき、メモリ４に
対するデータ書込み時におけるメモリの消費電力を削減
することが可能となった。
【００５１】（実施の形態２）図６は、本発明の実施の
形態２におけるデータ処理装置の概略構成を示すブロッ
ク図である。このデータ処理装置は、ＣＰＵ１と、ＣＰ
Ｕ１がシステムバスに出力するデータのうち“０”のビ
ット数を検出し、その検出結果をフラグとして出力する
“０”検出回路２と、“０”検出回路２から出力される
フラグに応じて、ＣＰＵ１から出力されるデータおよび
その反転データのいずれかを選択して出力するセレクタ
３と、メモリ４と、メモリ４から出力されるデータおよ
びその反転データのいずれかを選択して出力するセレク
タ５と、インバータ６および７と、バッファ８と、
“０”検出回路２から出力されるフラグが書込まれるメ
モリ９とを含む。
【００５２】なお、図６に示すデータ処理装置の各回路
は、１つの半導体チップ上に集積して構成されることを
想定しているが、これに限られるものではな。たとえ
ば、ＣＰＵ１とメモリ４とを別の半導体チップとし、そ
れ以外の回路をＣＰＵ１またはメモリ４の半導体チップ
上に集積するようにしても良い。
【００５３】“０”検出回路２は、入力データのうち
“０”のビット数を検出し、そのビット数が予め定めら
れた値以上の場合には、フラグに“０”をセットして出
力する。また、入力データのうち“０”のビット数が予
め定められた値未満の場合には、フラグに“１”をセッ
トして出力する。
【００５４】セレクタ３は、“０”検出回路２から出力
されたフラグが“０”の場合には、システムバスの入力
データを選択して出力する。また、セレクタ３は、
“０”検出回路２から出力されたフラグが“１”の場合
には、インバータ６によって反転されたデータを選択し
て出力する。“０”検出回路２から出力されるフラグ
は、ＣＰＵ１がメモリ４にデータを書込むタイミングで
メモリ９に書込まれる。セレクタ３から出力されるデー
タは、ＣＰＵ１がメモリ４にデータを書込むタイミング
でメモリ４に書込まれる。なお、フラグは、メモリ４に
書込まれるそれぞれのデータに対応してメモリ９に書込
まれ、メモリ４からデータが読出される際に対応するフ
ラグもメモリ９から同時に読出される。
【００５５】セレクタ５は、メモリ９から出力されるフ
ラグが“０”の場合には、メモリ４から出力されるデー
タを選択して出力する。また、セレクタ５は、メモリ９
から出力されるフラグが“１”の場合には、インバータ
７によって反転されたデータを選択して出力する。バッ
ファ８は、ＣＰＵ１がメモリ４からデータを読出すタイ
ミングで、セレクタ５から出力されるデータを出力し、
それ以外のときにはハイ・インピーダンスとなる。
【００５６】以上の説明においては、メモリ９にフラグ
が書込まれる場合であったが、フリップフロップ等の値
を保持する回路にフラグが書込まれるようにしても、同
様の効果が得られる。
【００５７】以上説明したように、本実施の形態におけ
るデータ処理装置によれば、常に“０”のビット数また
は“１”のビット数が多くなるようにデータを書換えて
メモリ４に書き込むようにしたので、メモリ４内の各メ
モリセルが“０”から“１”、または“１”から“０”
に書換えられる頻度を平均的に少なくでき、メモリ４に
対するデータ書込み時におけるメモリの消費電力を削減
することが可能となった。
【００５８】（実施の形態３）本実施の形態におけるデ
ータ処理装置は、連続的にメモリへのデータの書込みお
よびメモリからのデータの読出しを行い、かつそれらの
データ間において相関が高い場合に適した構成を有して
いる。すなわち、前回の入力データと今回の入力データ
とが近似したものであるため、メモリにデータを書込む
際に、前回の入力データと今回の入力データとの差分を
とって、“０”のビット数が多くなるようにデータを書
換えるものである。
【００５９】図７は、本発明の実施の形態３におけるデ
ータ処理装置の概略構成を示すブロック図である。デー
タ処理装置は、ＣＰＵ１と、メモリ４と、前回の入力デ
ータを保持するＦＦ（Flip Flop）２１と、ＦＦ２１に
保持される前回の入力データと今回の入力データとの差
分をとる差分器２２と、周期的にリフレッシュフラグを
生成して出力するリフレッシュフラグ生成回路２３と、
リフレッシュフラグ生成回路２３から出力されるリフレ
ッシュフラグに応じて差分器２２から出力されるデータ
とシステムバスの入力データとを切替えてメモリ４へ出
力するセレクタ２４と、前回の出力データを保持するＦ
Ｆ２５と、ＦＦ２５に保持される前回の出力データとメ
モリ４から出力される差分データとを加算する加算器２
６と、周期的にリフレッシュフラグを生成して出力する
リフレッシュフラグ生成回路２７と、リフレッシュフラ
グ生成回路２７から出力されるリフレッシュフラグに応
じてメモリ４から出力される出力データと加算器２６か
ら出力される出力データとを切替えて出力するセレクタ
２８と、バッファ２９とを含む。なお、ＦＦ２１および
２５と、セレクタ２４および２８と、バッファ２９と
は、それぞれシステムバスのビット数と同じ数だけある
ものとする。
【００６０】なお、図７に示すデータ処理装置の各回路
は、１つの半導体チップ上に集積して構成されることを
想定しているが、これに限られるものではな。たとえ
ば、ＣＰＵ１とメモリ４とを別の半導体チップとし、そ
れ以外の回路をＣＰＵ１またはメモリ４の半導体チップ
上に集積するようにしても良い。
【００６１】書込み制御信号は、ＣＰＵ１がメモリ４に
データを書込む際に出力される信号である。読出し制御
信号は、ＣＰＵ１がメモリ４からデータを読出す際に出
力される信号である。ＦＦ２１は、書込み制御信号に応
じて入力データを保持して差分器２２へ出力する。差分
器２２は、ＦＦ２１から出力される前回の入力データと
今回の入力データとの差分をとってセレクタ２４へ出力
する。
【００６２】リフレッシュフラグ生成回路２３は、書込
み制御信号の数をカウントしており、入力データのうち
先頭データの書込み時と、先頭データから一定周期の入
力データの書込み時とにおいて、リフレッシュフラグを
“１”にしてセレクタ２４へ出力する。それ以外の入力
データの書込み時においては、リフレッシュフラグを
“０”にしてセレクタ２４へ出力する。
【００６３】セレクタ２４は、リフレッシュフラグが
“１”のときに、システムバスの入力データをメモリ４
へ出力する。リフレッシュフラグが“０”のときに、差
分器２２から出力される差分データをメモリ４へ出力す
る。このようにして、一定周期の書込みタイミングで差
分をとらない入力データをメモリ４に書込み、それ以外
の書込みタイミングで差分データをメモリ４に書込む。
【００６４】ＦＦ２５は、読出し制御信号に応じてセレ
クタ２８から出力される出力データを保持して加算器２
６へ出力する。加算器２６は、ＦＦ２５から出力される
前回の出力データとメモリ４から出力される差分データ
とを加算してセレクタ２８へ出力する。
【００６５】リフレッシュフラグ生成回路２７は、読出
し制御信号の数をカウントしており、出力データのうち
先頭データの読出し時と、先頭データから一定周期の出
力データの読出し時とにおいて、リフレッシュフラグを
“１”にしてセレクタ２８へ出力する。それ以外の出力
データの読出し時においては、リフレッシュフラグを
“０”にしてセレクタ２８へ出力する。なお、入力デー
タの書込み時における先頭データと、出力データの読出
し時における先頭データとは、同じアドレスに格納され
る同じデータである。また、入力データの書込み時にお
ける周期と、出力データの読出し時における周期とは、
同じ周期である。
【００６６】セレクタ２８は、リフレッシュフラグが
“１”のときに、メモリ４から出力される出力データを
システムバスへ出力する。リフレッシュフラグが“０”
のときに、加算器２６から出力される出力データをシス
テムバスへ出力する。このようにして、一定周期の読出
しタイミングで差分をとらない出力データをメモリ４か
ら読出してシステムバスへ出力し、それ以外の読出しタ
イミングで差分データをメモリ４から読出し、前回の出
力データと差分データとを加算してシステムバスへ出力
する。
【００６７】図８は、図７に示す本実施の形態における
データ処理装置の処理内容の一例を模式的に示す図であ
る。この処理内容においては、メモリのビット数を８ビ
ットとし、それぞれのデータに１ビットのサインビット
が付加されている。このサインビットは、前回の入力デ
ータの方が今回の入力データよりも大きい場合に“０”
がセットされ、前回の入力データの方が今回の入力デー
タよりも小さい場合に“１”がセットされる。サインビ
ットが“１”の場合には、（前回の入力データ−今回の
入力データ）の２の補数が差分データとしてメモリ４に
書込まれる。
【００６８】なお、サインビットの生成回路は図示して
いないが、差分器２２が前回の入力データと今回の入力
データとの差分をとる際に、最上位ビットでボローが発
生した場合にはサインビットに“１”をセットし、ボロ
ーが発生しなかった場合にはサインビットに“０”をセ
ットする回路によって実現される。
【００６９】出力データの読出し時に、サインビットが
“１”の場合には、加算器２６がメモリ４から出力され
る差分データと、ＦＦ２５から出力される前回の出力デ
ータとを加算することによって、出力データを生成す
る。また、出力データの読出し時に、サインビットが
“０”の場合には、加算器２６がメモリ４から出力され
る差分データの２の補数と、ＦＦ２５から出力される前
回の出力データとを加算することによって、出力データ
を生成する。
【００７０】たとえば、入力データの書込み時におい
て、前回の入力データが“００１１００１０”、今回の
入力データが“００１１１０００”の場合には、サイン
ビットに“１”がセットされ、そのサインビットと差分
データ“０００００１１０”とがメモリ４に書込まれ
る。また、前回の入力データが“００１１０１１１”、
今回の入力データが“００１１０１００”の場合には、
サインビットに“０”がセットされ、そのサインビット
と差分データ“００００００１１”とがメモリ４に書込
まれる。
【００７１】また、出力データの読出し時において、前
回の出力データが“００１１００１０”、サインビット
が“１”、差分データが“０００００１１０”の場合に
は、加算器２６が前回の出力データと差分データとを加
算してセレクタ２８へ出力する。前回の出力データが
“００１１０１１１”、サインビットが“０”、差分デ
ータが“００００００１１”の場合には、加算器２６が
前回の出力データと差分データの２の補数とを加算して
セレクタ２８へ出力する。
【００７２】このように、差分データに符号付表現を用
いることによって、ＭＳＢ（Most Significant Bit）側
に“０”が多く出現するようになり、メモリ４への入力
データの書込み時において、メモリ４の各メモリセルが
“０”から“１”または“１”から“０”に書換えられ
る頻度を少なくすることができる。
【００７３】以上説明したように、本実施の形態におけ
るデータ処理装置によれば、データ間の相関が高い場合
に、前回の入力データと今回の入力データとの差分をと
ることにより、“０”のビット数が多くなるようにして
メモリ４に書き込むようにしたので、メモリ４内の各メ
モリセルが“０”から“１”、または“１”から“０”
に書換えられる頻度を平均的に少なくでき、メモリに対
するデータ書込み時におけるメモリの消費電力を削減す
ることが可能となった。
【００７４】（実施の形態４）本実施の形態におけるデ
ータ処理装置は、連続的にメモリへのデータの書込みお
よびメモリからのデータの読出しを行い、かつそれらの
データ間において相関が高い場合に適した構成を有して
いる。すなわち、前回の入力データと今回の入力データ
とが近似したものであるため、メモリにデータを書込む
際に、前回の入力データと今回の入力データとの差分を
とり、さらに可変長符号化を行って差分データを圧縮す
ることによって、メモリ４へのアクセス頻度を少なくし
たものである。
【００７５】図９は、本発明の実施の形態４におけるデ
ータ処理装置の概略構成を示すブロック図である。デー
タ処理装置は、ＣＰＵ１と、メモリ４と、前回の入力デ
ータを保持するＦＦ（Flip Flop）２１と、ＦＦ２１に
保持される前回の入力データと今回の入力データとの差
分をとる差分器２２と、周期的にリフレッシュフラグを
生成して出力するリフレッシュフラグ生成回路２３と、
リフレッシュフラグ生成回路２３から出力されるリフレ
ッシュフラグに応じて差分器２２から出力されるデータ
とシステムバスの入力データとを切替えて出力するセレ
クタ２４と、前回の出力データを保持するＦＦ２５と、
ＦＦ２５に保持される前回の出力データと差分データと
を加算する加算器２６と、周期的にリフレッシュフラグ
を生成して出力するリフレッシュフラグ生成回路２７
と、リフレッシュフラグ生成回路２７から出力されるリ
フレッシュフラグに応じて出力データを切替えて出力す
るセレクタ２８と、バッファ２９と、セレクタ２４から
出力されるデータに対して可変長符号化を行ってメモリ
４へ出力する可変長符号化器３０と、メモリ４から出力
された符号化データに可変長復号化を行って出力する可
変長復号化器３１とを含む。なお、ＦＦ２１および２５
と、セレクタ２４および２８と、バッファ２９とは、そ
れぞれシステムバスのビット数と同じ数だけあるものと
する。また、可変長符号化器３０および可変長復号化器
３１以外の構成は、図７に示す実施の形態３におけるデ
ータ処理装置と同様であるので、詳細な説明は繰返さな
い。
【００７６】なお、図９に示すデータ処理装置の各回路
は、１つの半導体チップ上に集積して構成されることを
想定しているが、これに限られるものではな。たとえ
ば、ＣＰＵ１とメモリ４とを別の半導体チップとし、そ
れ以外の回路をＣＰＵ１またはメモリ４の半導体チップ
上に集積するようにしても良い。
【００７７】可変長符号化器３０は、書込み制御信号に
同期してセレクタ２４から出力されるデータに対して可
変長符号化を行う。実施の形態３において説明したよう
に、差分器２２から出力される差分データのＭＳＢ側に
“０”が多く出現するので、これらのデータに短い符号
を割当てて可変長符号化を行うことにより、差分データ
を圧縮することができる。このようにして、一定周期の
書込みタイミングで差分をとらない入力データを可変長
符号化してメモリ４に書込み、それ以外の書込みタイミ
ングで差分データを可変長符号化してメモリ４に書込
む。
【００７８】可変長復号化器３１は、読出し制御信号に
同期してメモリ４から出力されるデータに対して可変長
復号化を行い、復号化データを加算器２６およびセレク
タ２８へ出力する。加算器２６は、ＦＦ２５から出力さ
れる前回の出力データと可変長復号化器３１から出力さ
れる可変長復号化された後の差分データとを加算してセ
レクタ２８へ出力する。
【００７９】セレクタ２８は、リフレッシュフラグが
“１”のときに、可変長復号化器３１から出力される可
変長復号化された後の出力データをシステムバスへ出力
する。リフレッシュフラグが“０”のときに、加算器２
６から出力される出力データをシステムバスへ出力す
る。このようにして、一定周期の読出しタイミングで、
可変長復号化器３１が差分をとらない出力データの符号
化データをメモリ４から読出して可変長復号化を行う。
それ以外の読出しタイミングで、可変長復号化器３１が
差分データの符号化データをメモリ４から読出して可変
長復号化を行う。
【００８０】以上説明したように、本実施の形態におけ
るデータ処理装置によれば、データ間の相関が高い場合
に、前回の入力データと今回の入力データとの差分をと
った後に可変長符号化を行って差分データを圧縮するこ
とにより、メモリ４へのアクセス頻度を少なくすること
ができ、メモリ４に対するデータ書込み時およびメモリ
４からのデータ読出し時におけるメモリ４の消費電力を
削減することが可能となった。
【００８１】今回開示された実施の形態は、すべての点
で例示であって制限的なものではないと考えられるべき
である。本発明の範囲は上記した説明ではなくて特許請
求の範囲によって示され、特許請求の範囲と均等の意味
および範囲内でのすべての変更が含まれることが意図さ
れる。
【００８２】
【発明の効果】請求項１に記載のデータ処理装置によれ
ば、書込みデータのうち所定値を有するビットの数が所
定数以上となるように、変換部がデータを変換してラン
ダムアクセスメモリへ出力するので、ランダムアクセス
メモリ内の各メモリセルが“０”から“１”、または
“１”から“０”に書換えられる頻度を平均的に少なく
でき、データ書込み時におけるランダムアクセスメモリ
の消費電力を削減することが可能となった。
【００８３】請求項２に記載のデータ処理装置によれ
ば、検出回路によって設定されたフラグに基づいて、第
１の選択回路がデータと第１の反転回路から出力される
反転データとを選択的にランダムアクセスメモリへ出力
するので、第１の値または第２の値を有するビットの数
が常に多くなるようにデータを変換することが可能とな
った。
【００８４】請求項３に記載のデータ処理装置によれ
ば、処理部がランダムアクセスメモリからデータを読出
す際に、第２の選択回路がフラグに基づいて、ランダム
アクセスメモリから出力されるデータと、第２の反転回
路から出力される反転データとを選択的に処理部へ出力
するので、処理部がランダムアクセスメモリからデータ
を読出す際に、元のデータを復元することが可能となっ
た。
【００８５】請求項４に記載のデータ処理装置によれ
ば、差分器が保持回路に保持される前回のデータと処理
部が出力する今回のデータとの差分をとるので、データ
間の相関が高い場合に、“０”のビット数が多くなるよ
うにデータを変換することができる。したがって、ラン
ダムアクセスメモリ内の各メモリセルが“０”から
“１”、または“１”から“０”に書換えられる頻度を
平均的に少なくでき、データ書込み時におけるランダム
アクセスメモリの消費電力を削減することが可能となっ
た。
【００８６】請求項５に記載のデータ処理装置によれ
ば、可変長符号化器が差分器から出力された差分データ
を可変長符号化してランダムアクセスメモリへ出力する
ので、ランダムアクセスメモリへのデータの書込み頻度
を少なくすることができ、データ書込み時におけるラン
ダムアクセスメモリの消費電力を削減することが可能と
なった。
【００８７】請求項６に記載のデータ処理装置によれ
ば、第１のセレクタが、第１の検出回路によって検出さ
れたタイミングにおいて処理部から出力されるデータを
選択して出力し、第１の検出回路によって検出されたタ
イミング以外のタイミングにおいて差分器から出力され
る差分データを選択して出力するので、処理部から出力
されるデータと差分データとの選択を適切に行うことが
可能となった。
【００８８】請求項７に記載のデータ処理装置によれ
ば、加算器がランダムアクセスメモリから出力される差
分データと第２の保持回路によって保持される前回のデ
ータとを加算するので、ランダムアクセスメモリに記憶
された差分データから元のデータを復元することが可能
となった。
【００８９】請求項８に記載のデータ処理装置によれ
ば、可変長復号化器がランダムアクセスメモリから出力
される可変長符号化された差分データを可変長復号化し
て加算器へ出力するので、ランダムアクセスメモリから
のデータの読出し頻度を少なくすることができ、データ
読出し時におけるランダムアクセスメモリの消費電力を
削減することが可能となった。
【００９０】請求項９に記載のデータ処理装置によれ
ば、第２のセレクタが、第２の検出回路によって検出さ
れたタイミングにおいてランダムアクセスメモリから出
力されるデータを選択して出力し、第２の検出回路によ
って検出されたタイミング以外のタイミングにおいて加
算器から出力されるデータを選択して出力するので、ラ
ンダムアクセスメモリから出力されるデータと、加算器
から出力されるデータとの選択を適切に行うことが可能
となった。
【００９１】請求項１０に記載のデータ処理方法によれ
ば、書込みデータのうち所定値を有するビットの数が所
定数以上となるように、データを変換してランダムアク
セスメモリへ書込むので、ランダムアクセスメモリ内の
各メモリセルが“０”から“１”、または“１”から
“０”に書換えられる頻度を平均的に少なくでき、デー
タ書込み時におけるランダムアクセスメモリの消費電力
を削減することが可能となった。
【００９２】請求項１１に記載のデータ処理方法によれ
ば、保持された前回の書込みデータと今回の書込みデー
タとの差分をとるので、データ間の相関が高い場合に、
“０”のビット数が多くなるようにデータを変換するこ
とができる。したがって、ランダムアクセスメモリ内の
各メモリセルが“０”から“１”、または“１”から
“０”に書換えられる頻度を平均的に少なくでき、デー
タ書込み時におけるランダムアクセスメモリの消費電力
を削減することが可能となった。
【００９３】請求項１２に記載のデータ処理方法によれ
ば、差分データを可変長符号化するので、ランダムアク
セスメモリへのデータの書込み頻度を少なくすることが
でき、データ書込み時におけるランダムアクセスメモリ
の消費電力を削減することが可能となった。
【図面の簡単な説明】
【図１】 本発明の実施の形態１におけるデータ処理装
置のメモリへのデータ書込み時における処理手順を説明
するためのフローチャートである。
【図２】 本発明の実施の形態１におけるデータ処理装
置のメモリからのデータ読出し時における処理手順を説
明するためのフローチャートである。
【図３】 本発明の実施の形態１におけるデータ処理装
置の処理内容の一例を模式的に示す図である。
【図４】 本発明の実施の形態１におけるデータ処理装
置の概略構成を示すブロック図である。
【図５】 “０”検出回路２の概略構成を示すブロック
図である。
【図６】 本発明の実施の形態２におけるデータ処理装
置の概略構成を示すブロック図である。
【図７】 本発明の実施の形態３におけるデータ処理装
置の概略構成を示すブロック図である。
【図８】 本発明の実施の形態３におけるデータ処理装
置の処理内容の一例を模式的に示す図である。
【図９】 、本発明の実施の形態４におけるデータ処理
装置の概略構成を示すブロック図である。
【符号の説明】
１ ＣＰＵ、２ “０”検出回路、３，５，２４，２８
セレクタ、４，９メモリ、６，７ インバータ、８，
２９ バッファ、１１〜１７ ＦＡ、１８しきい値格納
部、１９ 比較回路、２１，２５ ＦＦ、２２ 差分
器、２３，２７ リフレッシュフラグ生成回路、２６
加算器、３０ 可変長符号化器、３１可変長復号化器。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 松村 哲哉 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 瀬川 浩 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 花見 充雄 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 モシニャガ・ワシリー 福岡市城南区梅林２−５−32 カイザービ ル304 Ｆターム(参考） 5B011 DA01 EA02 EB01 LL00 5B060 DA09

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】 ランダムアクセスメモリと、 前記ランダムアクセスメモリにアクセスしながらデータ
    処理を行う処理部と、 前記処理部が前記ランダムアクセスメモリにデータを書
    込む際に、前記データのうち所定値を有するビットの数
    が所定数以上となるように、前記データを変換して前記
    ランダムアクセスメモリへ出力する変換部とを含むデー
    タ処理装置。
  2. 【請求項２】 前記変換部は、前記処理部が前記ランダ
    ムアクセスメモリにデータを書込む際に、前記データの
    うち第１の値を有するビットの数が、前記第１の値と異
    なる第２の値を有するビットの数以上であるか否かを検
    出してフラグを設定する検出回路と、 前記データを反転して出力する第１の反転回路と、 前記検出回路によって設定されたフラグに基づいて、前
    記データと前記第１の反転回路から出力される反転デー
    タとを選択的に前記ランダムアクセスメモリへ出力する
    第１の選択回路とを含む、請求項１記載のデータ処理装
    置。
  3. 【請求項３】 前記データ処理装置はさらに、前記ラン
    ダムアクセスメモリから出力されるデータを反転して出
    力する第２の反転回路と、 前記処理部が前記ランダムアクセスメモリからデータを
    読出す際に、前記フラグに基づいて、前記ランダムアク
    セスメモリから出力されるデータと、前記第２の反転回
    路から出力される反転データとを選択的に前記処理部へ
    出力する第２の選択回路とを含む、請求項２記載のデー
    タ処理装置。
  4. 【請求項４】 ランダムアクセスメモリと、 前記ランダムアクセスメモリにアクセスしながらデータ
    処理を行う処理部と、 前記処理部が出力した前回のデータを保持する第１の保
    持回路と、 前記処理部が前記ランダムアクセスメモリにデータを書
    込む際に、前記保持回路に保持される前回のデータと前
    記処理部が出力する今回のデータとの差分をとる差分器
    とを含むデータ処理装置。
  5. 【請求項５】 前記データ処理装置はさらに、前記差分
    器から出力された差分データを可変長符号化して前記ラ
    ンダムアクセスメモリへ出力する可変長符号化器を含
    む、請求項４記載のデータ処理装置。
  6. 【請求項６】 前記データ処理装置はさらに、前記処理
    部が前記ランダムアクセスメモリにデータを書込むタイ
    ミングのうち、最初のデータの書込みタイミングを含ん
    だ所定周期のデータの書込みタイミングを検出する第１
    の検出回路と、 前記第１の検出回路によって検出されたタイミングにお
    いて前記処理部から出力されるデータを選択して出力
    し、前記第１の検出回路によって検出されたタイミング
    以外のタイミングにおいて前記差分器から出力される差
    分データを選択して出力する第１のセレクタとを含む、
    請求項４または５記載のデータ処理装置。
  7. 【請求項７】 前記データ処理装置はさらに、前記処理
    部へ出力された前回のデータを保持する第２の保持回路
    と、 前記ランダムアクセスメモリから出力される差分データ
    と前記第２の保持回路によって保持される前回のデータ
    とを加算する加算器とを含む、請求項４〜６のいずれか
    に記載のデータ処理装置。
  8. 【請求項８】 前記データ処理装置はさらに、前記ラン
    ダムアクセスメモリから出力される可変長符号化された
    差分データを可変長復号化して前記加算器へ出力する可
    変長復号化器を含む、請求項７記載のデータ処理装置。
  9. 【請求項９】 前記データ処理装置はさらに、前記処理
    部がデータを読出すタイミングのうち、最初のデータの
    読出しタイミングを含んだ所定周期のデータの読出しタ
    イミングを検出する第２の検出回路と、 前記第２の検出回路によって検出されたタイミングにお
    いて前記ランダムアクセスメモリから出力されるデータ
    を選択して出力し、前記第２の検出回路によって検出さ
    れたタイミング以外のタイミングにおいて前記加算器か
    ら出力されるデータを選択して出力する第２のセレクタ
    とを含む、請求項７または８記載のデータ処理装置。
  10. 【請求項１０】 ランダムアクセスメモリにアクセスし
    ながらデータ処理を行うデータ処理方法であって、 書込みデータのうち所定値を有するビットの数が所定数
    以上となるように、前記書込みデータを変換するステッ
    プと、 前記変換された書込みデータを前記ランダムアクセスメ
    モリに書込むステップとを含む、データ処理方法。
  11. 【請求項１１】 ランダムアクセスメモリにアクセスし
    ながらデータ処理を行うデータ処理方法であって、 前回の書込みデータを保持するステップと、 前記保持された前回の書込みデータと今回の書込みデー
    タとの差分をとるステップと、 前記差分データを前記ランダムアクセスメモリに書込む
    ステップとを含む、データ処理方法。
  12. 【請求項１２】 前記データ処理方法はさらに、前記差
    分データを可変長符号化するステップを含む、請求項１
    １記載のデータ処理方法。
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