JP3204744B2 - 信号遅延メモリ回路 - Google Patents
信号遅延メモリ回路Info
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- JP3204744B2 JP3204744B2 JP19516492A JP19516492A JP3204744B2 JP 3204744 B2 JP3204744 B2 JP 3204744B2 JP 19516492 A JP19516492 A JP 19516492A JP 19516492 A JP19516492 A JP 19516492A JP 3204744 B2 JP3204744 B2 JP 3204744B2
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Description
【０００１】
【産業上の利用分野】この発明は、半導体メモリを利用
して信号を可変的に遅延させる信号遅延メモリ回路に関
する。
して信号を可変的に遅延させる信号遅延メモリ回路に関
する。
【０００２】
【従来の技術】メモリを利用して信号を遅延させる回路
としては、一般的に図２に示すように構成される。すな
わち、入力信号はＡ／Ｄ（アナログ／デジタル）変換器
１でデジタルデータに変換されて信号遅延メモリ回路２
に供給される。このメモリ回路２はＲＡＭ等の半導体メ
モリに対する入力データの書込み、読出しを所定の時間
差を持って行うことで入力データを遅延する。この遅延
データはＤ／Ａ（デジタル／アナログ）変換器３でアナ
ログ信号に戻され、これによって入力信号の遅延信号が
得られる。ここで、遅延時間を可変できるようにするた
めに、上記信号遅延メモリ回路２は図３に示すように構
成される。
としては、一般的に図２に示すように構成される。すな
わち、入力信号はＡ／Ｄ（アナログ／デジタル）変換器
１でデジタルデータに変換されて信号遅延メモリ回路２
に供給される。このメモリ回路２はＲＡＭ等の半導体メ
モリに対する入力データの書込み、読出しを所定の時間
差を持って行うことで入力データを遅延する。この遅延
データはＤ／Ａ（デジタル／アナログ）変換器３でアナ
ログ信号に戻され、これによって入力信号の遅延信号が
得られる。ここで、遅延時間を可変できるようにするた
めに、上記信号遅延メモリ回路２は図３に示すように構
成される。
【０００３】図３において、メモリ２１はＲ／Ｗ制御回
路２２からの読出し／書込み制御信号によって読出し状
態、書込み状態に設定される。一方、サンプリングクロ
ック発生回路２３で発生されるクロックはカウンタ回路
（Ｎビット）２４でカウントされ、そのカウント値は加
算器２５を介してメモリ２１にアドレスデータ（Ｎビッ
ト）として供給される。
路２２からの読出し／書込み制御信号によって読出し状
態、書込み状態に設定される。一方、サンプリングクロ
ック発生回路２３で発生されるクロックはカウンタ回路
（Ｎビット）２４でカウントされ、そのカウント値は加
算器２５を介してメモリ２１にアドレスデータ（Ｎビッ
ト）として供給される。
【０００４】ここで、遅延時間設定回路２６により遅延
時間を設定すると、時間データはデコード回路２７でア
ドレスデータに変換されてバイアスアドレス変換ＲＯＭ
２８に供給され、このＲＯＭ２８から設定遅延時間に対
応するバイアスアドレスデータ（Ｎビット）が出力され
る。このバイアスアドレスデータは、Ｒ／Ｗ制御回路２
２からの読出し／書込み制御信号により切替制御される
バイアス切替回路２９により、メモリ２１の読出し時に
は遮断され、書込み時のみ加算器２５へ導出される。
時間を設定すると、時間データはデコード回路２７でア
ドレスデータに変換されてバイアスアドレス変換ＲＯＭ
２８に供給され、このＲＯＭ２８から設定遅延時間に対
応するバイアスアドレスデータ（Ｎビット）が出力され
る。このバイアスアドレスデータは、Ｒ／Ｗ制御回路２
２からの読出し／書込み制御信号により切替制御される
バイアス切替回路２９により、メモリ２１の読出し時に
は遮断され、書込み時のみ加算器２５へ導出される。
【０００５】すなわち、メモリ２１の書込み状態では、
カウンタ回路２４のカウント値にバイアスアドレスデー
タが加算され、その加算結果が書込みアドレスデータと
してメモリ２１に供給される。また、メモリ２１の読出
し状態では、上記カウント出力がそのまま読出しアドレ
スデータとしてメモリ２１に供給される。
カウンタ回路２４のカウント値にバイアスアドレスデー
タが加算され、その加算結果が書込みアドレスデータと
してメモリ２１に供給される。また、メモリ２１の読出
し状態では、上記カウント出力がそのまま読出しアドレ
スデータとしてメモリ２１に供給される。
【０００６】このように、上記信号遅延メモリ回路２
は、信号のサンプリングデータをサンプリング周期に同
期したアドレスデータと必要とする可変時間に対応する
アドレス分を加算した書込みアドレスデータによりメモ
リ２１に書き込み、前記アドレスデータによりメモリ２
１からデータを読み出すことでデータを遅延させてい
る。
は、信号のサンプリングデータをサンプリング周期に同
期したアドレスデータと必要とする可変時間に対応する
アドレス分を加算した書込みアドレスデータによりメモ
リ２１に書き込み、前記アドレスデータによりメモリ２
１からデータを読み出すことでデータを遅延させてい
る。
【０００７】しかしながら、上記構成による従来の信号
遅延メモリ回路では、全ての回路が最大遅延時間に対応
するメモリの容量であるビット数（Ｎ）分のアドレスを
処理する必要があり、その規模はそのビット数（Ｎ）が
多くなるほど大きくなってしまう。
遅延メモリ回路では、全ての回路が最大遅延時間に対応
するメモリの容量であるビット数（Ｎ）分のアドレスを
処理する必要があり、その規模はそのビット数（Ｎ）が
多くなるほど大きくなってしまう。
【０００８】
【発明が解決しようとする課題】以上述べたように、従
来の信号遅延メモリ回路では、全ての回路が最大遅延時
間に対応するメモリの容量であるビット数分のアドレス
を処理する必要があり、その規模がそのビット数が多く
なるほど大きくなってしまう。
来の信号遅延メモリ回路では、全ての回路が最大遅延時
間に対応するメモリの容量であるビット数分のアドレス
を処理する必要があり、その規模がそのビット数が多く
なるほど大きくなってしまう。
【０００９】この発明は上記の課題を解決するためにな
されたもので、メモリの容量に比較して遅延時間可変の
ためのアドレス処理の回路規模が小さい信号遅延メモリ
回路を提供することを目的とする。
されたもので、メモリの容量に比較して遅延時間可変の
ためのアドレス処理の回路規模が小さい信号遅延メモリ
回路を提供することを目的とする。
【００１０】
【課題を解決するための手段】上記目的を達成するため
にこの発明に係る信号遅延メモリ回路は、入力信号のサ
ンプリングデータをメモリに書込み、設定された遅延時
間後に前記メモリから読出してデータを遅延出力するも
のであって、前記サンプリングデータのサンプリングク
ロックをカウントして前記メモリの読出し時及び書込み
時のＮ（Ｎは自然数）ビットアドレスデータを発生する
カウンタ回路と、最小遅延単位を前記サンプリングクロ
ック周期の２n 倍（ｎは０及び正の整数でｎ＜Ｎ）とし
て遅延時間を設定する遅延時間設定回路と、この回路の
設定時間をＮ−ｎビットのバイアスアドレスデータに変
換するデコード回路と、前記メモリの読出し／書込みを
切替制御する読出し／書込み制御回路と、前記メモリの
読出し／書込み制御状態に応じて前記バイアスアドレス
データを切替えるバイアスアドレス切替回路と、前記カ
ウンタ回路のＮビット出力のうち上位Ｎ−ｎビットデー
タと前記バイアスアドレス切替回路からのバイアスアド
レスデータを加算する加算回路とを具備して構成され
る。
にこの発明に係る信号遅延メモリ回路は、入力信号のサ
ンプリングデータをメモリに書込み、設定された遅延時
間後に前記メモリから読出してデータを遅延出力するも
のであって、前記サンプリングデータのサンプリングク
ロックをカウントして前記メモリの読出し時及び書込み
時のＮ（Ｎは自然数）ビットアドレスデータを発生する
カウンタ回路と、最小遅延単位を前記サンプリングクロ
ック周期の２n 倍（ｎは０及び正の整数でｎ＜Ｎ）とし
て遅延時間を設定する遅延時間設定回路と、この回路の
設定時間をＮ−ｎビットのバイアスアドレスデータに変
換するデコード回路と、前記メモリの読出し／書込みを
切替制御する読出し／書込み制御回路と、前記メモリの
読出し／書込み制御状態に応じて前記バイアスアドレス
データを切替えるバイアスアドレス切替回路と、前記カ
ウンタ回路のＮビット出力のうち上位Ｎ−ｎビットデー
タと前記バイアスアドレス切替回路からのバイアスアド
レスデータを加算する加算回路とを具備して構成され
る。
【００１１】
【作用】上記構成による信号遅延メモリ回路では、遅延
時間の可変時間の可変最小単位をサンプリングクロック
周期の２n 倍として、メモリの書込み時及び読出し時と
もメモリアドレスの下位ｎビット分にカウンタ回路のＮ
ビット出力のうち下位ｎビットをそのまま用い、残りの
上位Ｎ−ｎビット分のアドレスのみを、メモリの書込み
／読出し状態に応じて、設定遅延時間に対応するバイア
スアドレスデータで可変するようにしている。
時間の可変時間の可変最小単位をサンプリングクロック
周期の２n 倍として、メモリの書込み時及び読出し時と
もメモリアドレスの下位ｎビット分にカウンタ回路のＮ
ビット出力のうち下位ｎビットをそのまま用い、残りの
上位Ｎ−ｎビット分のアドレスのみを、メモリの書込み
／読出し状態に応じて、設定遅延時間に対応するバイア
スアドレスデータで可変するようにしている。
【００１２】
【実施例】以下、図面を参照してこの発明の一実施例を
詳細に説明する。但し、図１において、図３と同一部分
には同一符号を付して示し、ここでは異なる部分を中心
に説明する。
詳細に説明する。但し、図１において、図３と同一部分
には同一符号を付して示し、ここでは異なる部分を中心
に説明する。
【００１３】図１はこの発明に係る信号遅延メモリ回路
の構成を示すものである。図１において、前記カウンタ
回路２４から出力されるＮビットカウント値の下位ｎビ
ットのデータは、読出し／書込みのいずれにかかわら
ず、メモリ２１にアドレスデータの一部として供給さ
れ、残りのＮ−ｎビットのデータは加算器２ａに供給さ
れる。
の構成を示すものである。図１において、前記カウンタ
回路２４から出力されるＮビットカウント値の下位ｎビ
ットのデータは、読出し／書込みのいずれにかかわら
ず、メモリ２１にアドレスデータの一部として供給さ
れ、残りのＮ−ｎビットのデータは加算器２ａに供給さ
れる。
【００１４】また、遅延時間設定回路２ｂは最小遅延単
位がサンプリングクロック周期の２n 倍（ｎ＝０，１，
２，…の整数）に設定されており、デコード回路２ｃは
設定された遅延時間をＮ−ｎビットのバイアスアドレス
データに変換する。このデコード回路２ｃで得られたバ
イアスアドレスデータは、バイアスアドレス切替回路２
ｄによりメモリ２１の書込み時のみ、加算器２ａに供給
される。この加算器２ａの加算結果は上位Ｎ−ｎビット
のアドレスデータとしてメモリ２１に供給される。上記
構成において、以下にその動作を説明する。
位がサンプリングクロック周期の２n 倍（ｎ＝０，１，
２，…の整数）に設定されており、デコード回路２ｃは
設定された遅延時間をＮ−ｎビットのバイアスアドレス
データに変換する。このデコード回路２ｃで得られたバ
イアスアドレスデータは、バイアスアドレス切替回路２
ｄによりメモリ２１の書込み時のみ、加算器２ａに供給
される。この加算器２ａの加算結果は上位Ｎ−ｎビット
のアドレスデータとしてメモリ２１に供給される。上記
構成において、以下にその動作を説明する。
【００１５】まず、サンプリングクロック発生回路２３
から出力をカウンタ回路２４でカウントすることにより
メモリ２１のアドレスデータを得る。また、メモリ２１
の書込み時には遅延時間に対応したバイアスアドレスデ
ータを発生し、加算器２５でカウンタ回路２４のカウン
ト出力と加算し、書込みアドレスデータの一部としてメ
モリ２１に供給する。
から出力をカウンタ回路２４でカウントすることにより
メモリ２１のアドレスデータを得る。また、メモリ２１
の書込み時には遅延時間に対応したバイアスアドレスデ
ータを発生し、加算器２５でカウンタ回路２４のカウン
ト出力と加算し、書込みアドレスデータの一部としてメ
モリ２１に供給する。
【００１６】ここで、メモリ２１の全アドレスがＮビッ
トとすると、カウンタ回路２４はＮビット分のカウンタ
が必要となる。しかし、遅延時間の可変時間の可変最小
単位をサンプリングクロック周期の２n 倍としているの
で、メモリ２１の書込み時及び読出し時ともメモリ２１
のアドレスの下位ｎビット分はカウンタ回路２４から出
力されるアドレス値のままでよいことになり、残りの上
位Ｎ−ｎビット分のアドレスのみを遅延時間に応じて可
変すればよい。このことにより、バイアスアドレス切替
回路２ｄ及び加算器２ａはＮ−ｎビット分に対応してい
ればよく、回路構成を簡単に、つまり回路規模を小さく
することができる。したがって、上記構成による信号遅
延メモリ回路は、メモリの容量に比較して遅延時間可変
のためのアドレス処理の回路規模を小さくすることがで
きる。
トとすると、カウンタ回路２４はＮビット分のカウンタ
が必要となる。しかし、遅延時間の可変時間の可変最小
単位をサンプリングクロック周期の２n 倍としているの
で、メモリ２１の書込み時及び読出し時ともメモリ２１
のアドレスの下位ｎビット分はカウンタ回路２４から出
力されるアドレス値のままでよいことになり、残りの上
位Ｎ−ｎビット分のアドレスのみを遅延時間に応じて可
変すればよい。このことにより、バイアスアドレス切替
回路２ｄ及び加算器２ａはＮ−ｎビット分に対応してい
ればよく、回路構成を簡単に、つまり回路規模を小さく
することができる。したがって、上記構成による信号遅
延メモリ回路は、メモリの容量に比較して遅延時間可変
のためのアドレス処理の回路規模を小さくすることがで
きる。
【００１７】尚、上記実施例ではサンプリング周期が決
定している場合について説明したが、遅延時間の可変最
小単位がＡ秒と決定している場合には、サンプリング周
期をＡ／２n 秒（サンプリング周波数は（１／Ａ）×２
n Ｈｚ）とすることにより実現できる。
定している場合について説明したが、遅延時間の可変最
小単位がＡ秒と決定している場合には、サンプリング周
期をＡ／２n 秒（サンプリング周波数は（１／Ａ）×２
n Ｈｚ）とすることにより実現できる。
【００１８】また、上記実施例では、加算回路を用い
て、書込み時にバイアスアドレスを加算している場合に
ついて説明したが、減算回路を用いて、書込み時にはカ
ウンタ回路から出力されるアドレス値のままとし、読込
み時にバイアスアドレスを減算することによっても実現
できる。この発明は上記実施例に限定されるものではな
く、その他、この発明の要旨を逸脱しない範囲で種々変
形しても同様に実施可能であることはいうまでもない。
て、書込み時にバイアスアドレスを加算している場合に
ついて説明したが、減算回路を用いて、書込み時にはカ
ウンタ回路から出力されるアドレス値のままとし、読込
み時にバイアスアドレスを減算することによっても実現
できる。この発明は上記実施例に限定されるものではな
く、その他、この発明の要旨を逸脱しない範囲で種々変
形しても同様に実施可能であることはいうまでもない。
【００１９】
【発明の効果】以上のようにこの発明によれば、メモリ
の容量に比較して遅延時間可変のためのアドレス処理の
回路規模が小さい信号遅延メモリ回路を提供することが
できる。
の容量に比較して遅延時間可変のためのアドレス処理の
回路規模が小さい信号遅延メモリ回路を提供することが
できる。
【図１】この発明に係る信号遅延メモリ回路の一実施例
を示すブロック回路図。
を示すブロック回路図。
【図２】半導体メモリを利用した遅延回路の構成を示す
ブロック回路図。
ブロック回路図。
【図３】図２の遅延回路に用いられる従来の信号遅延メ
モリ回路の構成を示すブロック回路図。
モリ回路の構成を示すブロック回路図。
１…Ａ／Ｄ変換器、２…信号遅延メモリ回路、３…Ｄ／
Ａ変換器、２１…メモリ、２２…Ｒ／Ｗ制御回路、２３
…サンプリングクロック発生回路、２４…カウンタ回
路、２５…加算器、２６…遅延時間設定回路、２７…デ
コード回路、２８…バイアスアドレス変換ＲＯＭ、２９
…バイアスアドレス切替回路、２ａ…加算器、２ｂ…遅
延時間設定回路、２ｃ…デコード回路、２ｄ…バイアス
アドレス切替回路。
Ａ変換器、２１…メモリ、２２…Ｒ／Ｗ制御回路、２３
…サンプリングクロック発生回路、２４…カウンタ回
路、２５…加算器、２６…遅延時間設定回路、２７…デ
コード回路、２８…バイアスアドレス変換ＲＯＭ、２９
…バイアスアドレス切替回路、２ａ…加算器、２ｂ…遅
延時間設定回路、２ｃ…デコード回路、２ｄ…バイアス
アドレス切替回路。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 19/00 G11C 7/00 G06F 5/06
Claims (1)
- 【請求項１】入力信号のサンプリングデータをメモリに
書込み、設定された遅延時間後に前記メモリから読出し
てデータを遅延出力する信号遅延メモリ回路において、
前記サンプリングデータのサンプリングクロックをカウ
ントして前記メモリの読出し時及び書込み時のＮ（Ｎは
自然数）ビットアドレスデータを発生するカウンタ回路
と、最小遅延単位を前記サンプリングクロック周期の２
n 倍（ｎは０及び正の整数でｎ＜Ｎ）として遅延時間を
設定する遅延時間設定回路と、この回路の設定時間をＮ
−ｎビットのバイアスアドレスデータに変換するデコー
ド回路と、前記メモリの読出し／書込みを切替制御する
読出し／書込み制御回路と、前記メモリの読出し／書込
み制御状態に応じて前記バイアスアドレスデータを切替
えるバイアスアドレス切替回路と、前記カウンタ回路の
Ｎビット出力のうち上位Ｎ−ｎビットデータと前記バイ
アスアドレス切替回路からのバイアスアドレスデータを
加算する加算回路とを具備する信号遅延メモリ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19516492A JP3204744B2 (ja) | 1992-07-22 | 1992-07-22 | 信号遅延メモリ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19516492A JP3204744B2 (ja) | 1992-07-22 | 1992-07-22 | 信号遅延メモリ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0636587A JPH0636587A (ja) | 1994-02-10 |
| JP3204744B2 true JP3204744B2 (ja) | 2001-09-04 |
Family
ID=16336498
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19516492A Expired - Fee Related JP3204744B2 (ja) | 1992-07-22 | 1992-07-22 | 信号遅延メモリ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3204744B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7673155B2 (en) | 2001-09-28 | 2010-03-02 | Kabushiki Kaisha Toshiba | Microprocessor with improved task management and table management mechanism |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4400601B2 (ja) | 2006-08-21 | 2010-01-20 | エルピーダメモリ株式会社 | レイテンシカウンタ |
-
1992
- 1992-07-22 JP JP19516492A patent/JP3204744B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7673155B2 (en) | 2001-09-28 | 2010-03-02 | Kabushiki Kaisha Toshiba | Microprocessor with improved task management and table management mechanism |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0636587A (ja) | 1994-02-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090629 Year of fee payment: 8 |
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| LAPS | Cancellation because of no payment of annual fees |