JPH05135187A - デイジタル信号処理装置 - Google Patents
デイジタル信号処理装置Info
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- JPH05135187A JPH05135187A JP3175117A JP17511791A JPH05135187A JP H05135187 A JPH05135187 A JP H05135187A JP 3175117 A JP3175117 A JP 3175117A JP 17511791 A JP17511791 A JP 17511791A JP H05135187 A JPH05135187 A JP H05135187A
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- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
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- Microcomputers (AREA)
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Abstract
(57)【要約】
【目的】 ディジタル信号処理装置の消費電力を少なく
する。 【構成】 アドレスバス７、データバス８等のバスで結
合された複数のディジタル信号処理手段（プロセッサ
１、メモリ９、入出力回路１０等）の少なくとも１つの
ディジタル信号処理手段１の上記バス７との結合部にバ
イナリ値０、１の反転回数を低減するため、信号の統計
的性質に応じてハミング距離を短くするコードにするコ
ード変換器３（４）を接続した。 【効果】 負荷を駆動する際の０、１の極性反転回数を
低減することにより消費電力が低減される。
する。 【構成】 アドレスバス７、データバス８等のバスで結
合された複数のディジタル信号処理手段（プロセッサ
１、メモリ９、入出力回路１０等）の少なくとも１つの
ディジタル信号処理手段１の上記バス７との結合部にバ
イナリ値０、１の反転回数を低減するため、信号の統計
的性質に応じてハミング距離を短くするコードにするコ
ード変換器３（４）を接続した。 【効果】 負荷を駆動する際の０、１の極性反転回数を
低減することにより消費電力が低減される。
Description
【０００１】
【産業上の利用分野】本発明はディジタル信号処理装
置、更に詳しく言えば、ノート形パーソナルコンピュー
タ、ページャ、ポケット電話、小型ＴＶカメラ等の消費
電力を少なくすることが要求される機器に好適なディジ
タル信号処理装置に関するものである。
置、更に詳しく言えば、ノート形パーソナルコンピュー
タ、ページャ、ポケット電話、小型ＴＶカメラ等の消費
電力を少なくすることが要求される機器に好適なディジ
タル信号処理装置に関するものである。
【０００２】
【従来の技術】ノート形パーソナルコンピュータ、ペー
ジャ等の小型情報端末の普及に伴い、マイクロプロセッ
サ、ディジタル信号処理回路、メモリ回路などに対する
低消費電力化の要求が高まっている。これらの要求に対
応するため、従来は駆動電力の低電圧化が進められてき
た。一般にＣＭＯＳ回路及びそれで構成される装置の消
費電力Ｗは
ジャ等の小型情報端末の普及に伴い、マイクロプロセッ
サ、ディジタル信号処理回路、メモリ回路などに対する
低消費電力化の要求が高まっている。これらの要求に対
応するため、従来は駆動電力の低電圧化が進められてき
た。一般にＣＭＯＳ回路及びそれで構成される装置の消
費電力Ｗは
【数１】 で与えられる。ここでＣnはゲートｎの容量、Ｖは電源
電圧、Ｎは総ゲート数、Ｐn は各ゲートのオン率（ 単
位時間内にゲートの入出力が反転する確率）である。従
来の技術では、電源電圧が消費電圧に対して２乗の効果
を持つことに着目し、電源電圧を低くすることにより低
消費電力化をはかってきた。この代表的な例としては、
日経マイクロデバイス、１９９０年１０月号、第９０頁
より第９１頁に記載されている低電圧動作マイクロプロ
セッサが挙げられる。
電圧、Ｎは総ゲート数、Ｐn は各ゲートのオン率（ 単
位時間内にゲートの入出力が反転する確率）である。従
来の技術では、電源電圧が消費電圧に対して２乗の効果
を持つことに着目し、電源電圧を低くすることにより低
消費電力化をはかってきた。この代表的な例としては、
日経マイクロデバイス、１９９０年１０月号、第９０頁
より第９１頁に記載されている低電圧動作マイクロプロ
セッサが挙げられる。
【０００３】
【本発明が解決しようとする課題】マイクロコンピュー
タの一般的構成は、図２に示すように、マイクロプロセ
ッサ１、メモリ９、入出力回路１０等のディジタル信号
処理回路がアドレスバス７、データバス８を介して相互
に結線された構成となっている。プロセッサ１がメモリ
９より順次命令を読出す場合、アドレスバス７上のアド
レスは、多くの場合、１番地づつ増加する。例えば０１
１１１１１１Ｂ（Ｂは２進数を示す。）番地から１００
０００００Ｂ番地にアドレスが変化した場合、従来の技
術ではアドレスは２進数で表記されているため、８本の
アドレスバスの全ての線路においてバイナリ値の極性、
すなわち０、１が反転する。通常アドレスバス、データ
バス等には大きな寄生容量があるため、これを駆動する
には他のゲートを駆動する場合と比較して、大きな電力
を必要とする。大電力を消費する部分で１、０の反転が
頻繁に起ることは消費電力を増大することになり望まし
くない。本発明の目的はディジタル信号処理装置におけ
る消費電力の大きな部分での消費電力を軽減したディジ
タル信号処理装置を実現することである。
タの一般的構成は、図２に示すように、マイクロプロセ
ッサ１、メモリ９、入出力回路１０等のディジタル信号
処理回路がアドレスバス７、データバス８を介して相互
に結線された構成となっている。プロセッサ１がメモリ
９より順次命令を読出す場合、アドレスバス７上のアド
レスは、多くの場合、１番地づつ増加する。例えば０１
１１１１１１Ｂ（Ｂは２進数を示す。）番地から１００
０００００Ｂ番地にアドレスが変化した場合、従来の技
術ではアドレスは２進数で表記されているため、８本の
アドレスバスの全ての線路においてバイナリ値の極性、
すなわち０、１が反転する。通常アドレスバス、データ
バス等には大きな寄生容量があるため、これを駆動する
には他のゲートを駆動する場合と比較して、大きな電力
を必要とする。大電力を消費する部分で１、０の反転が
頻繁に起ることは消費電力を増大することになり望まし
くない。本発明の目的はディジタル信号処理装置におけ
る消費電力の大きな部分での消費電力を軽減したディジ
タル信号処理装置を実現することである。
【０００４】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、複数のディジタル信号処理回路をディジ
タル信号を伝送する線路で結合したディジタル信号処理
装置において、上記ディジタル信号を伝送する線路で伝
送されるディジタル信号の極性反転回数を減らすための
回路手段を上記複数のディジタル回路の少なくとも１つ
とディジタル信号を伝送する線路と結合する部分に設け
た。
め、本発明は、複数のディジタル信号処理回路をディジ
タル信号を伝送する線路で結合したディジタル信号処理
装置において、上記ディジタル信号を伝送する線路で伝
送されるディジタル信号の極性反転回数を減らすための
回路手段を上記複数のディジタル回路の少なくとも１つ
とディジタル信号を伝送する線路と結合する部分に設け
た。
【０００５】上記複数のディジタル信号処理回路をディ
ジタル信号を伝送する線路で結合した形態としては、２
進化コードによる演算回路と記憶装置をアドレスバスで
結合する場合、２進化コードによる演算回路と入出力制
御回路をデータバスで結合する場合、入出力制御回路と
記憶装置をデータバスで結合する場合、Ａ／Ｄ変換器と
メモリを線路で結合する場合、遅延回路と演算回路とを
線路で結合する場合等がある。
ジタル信号を伝送する線路で結合した形態としては、２
進化コードによる演算回路と記憶装置をアドレスバスで
結合する場合、２進化コードによる演算回路と入出力制
御回路をデータバスで結合する場合、入出力制御回路と
記憶装置をデータバスで結合する場合、Ａ／Ｄ変換器と
メモリを線路で結合する場合、遅延回路と演算回路とを
線路で結合する場合等がある。
【０００６】上記ディジタル信号を伝送する線路で伝送
されるディジタル信号の極性反転回数を減らすための回
路手段は、ディジタルデータのコード構成上の特徴に合
わせて、コード変換をするコード変換回路、アドレスコ
ードの伝送回路にカウンタを設け、通常はカウンタのク
ロック信号を伝送し、特定のアドレスコードのときのみ
アドレスコードを、アドレスバスで伝送する回路手段等
がある。上記コード変換回路の構成は、本発明の原理に
基づき、ディジタルコードのハミング距離が短くなるよ
うにコード変換を行なう回路である。２進化コードをグ
レイコードに変換する変換回路が代表的であるが、これ
に限定されない。
されるディジタル信号の極性反転回数を減らすための回
路手段は、ディジタルデータのコード構成上の特徴に合
わせて、コード変換をするコード変換回路、アドレスコ
ードの伝送回路にカウンタを設け、通常はカウンタのク
ロック信号を伝送し、特定のアドレスコードのときのみ
アドレスコードを、アドレスバスで伝送する回路手段等
がある。上記コード変換回路の構成は、本発明の原理に
基づき、ディジタルコードのハミング距離が短くなるよ
うにコード変換を行なう回路である。２進化コードをグ
レイコードに変換する変換回路が代表的であるが、これ
に限定されない。
【０００７】
【作用】本発明のディジタル信号処理装置は、処理され
る信号の性質に応じてディジタルコードのハミング距離
が短くなるようにコード変換を行なう回路を設けるた
め、ディジタルコードの１、０の極性反転の回数を減少
し、極性反転に原因する、浮遊容量及び負荷に基づく消
費電力が軽減される。例えば、アドレスバスをグレイコ
ードで駆動した場合、プログラム命令の呼出しアドレス
は番地が１づつ増加する傾向が強いといった信号の性質
をもっている。従って、アドレスの２進化コードをグレ
イコードに変換すれば、ハミング距離は著しく短縮され
る。図３にアドレスが７ＦＨ（Ｈは１６進数であること
を示す）番地から８０Ｈ番地に変化した場合を示す。２
進化コードで番地を表記した場合、７ＦＨと８０Ｈのハ
ミング距離は８であり、１、０反転は８回起る。これに
対してグレイコード表記をした場合のハミング距離は１
となり、１、０の極性反転は１回起るのみである。グレ
イコードにおける、１、０反転が１回のみ起るという特
徴は全アドレス空間において成立する。
る信号の性質に応じてディジタルコードのハミング距離
が短くなるようにコード変換を行なう回路を設けるた
め、ディジタルコードの１、０の極性反転の回数を減少
し、極性反転に原因する、浮遊容量及び負荷に基づく消
費電力が軽減される。例えば、アドレスバスをグレイコ
ードで駆動した場合、プログラム命令の呼出しアドレス
は番地が１づつ増加する傾向が強いといった信号の性質
をもっている。従って、アドレスの２進化コードをグレ
イコードに変換すれば、ハミング距離は著しく短縮され
る。図３にアドレスが７ＦＨ（Ｈは１６進数であること
を示す）番地から８０Ｈ番地に変化した場合を示す。２
進化コードで番地を表記した場合、７ＦＨと８０Ｈのハ
ミング距離は８であり、１、０反転は８回起る。これに
対してグレイコード表記をした場合のハミング距離は１
となり、１、０の極性反転は１回起るのみである。グレ
イコードにおける、１、０反転が１回のみ起るという特
徴は全アドレス空間において成立する。
【０００８】本発明による１、０の反転の回数を減らす
他の実施形態として、コード変換によらず、アドレスバ
スを使用してのアドレスの伝送回数を低減する手段があ
る。後述の図９の実施例に示すように、プロセッサとメ
モリ両方にプログラムカウンタを内蔵し、分岐命令が来
ない場合は両方のプログラムカウンタを同期させメモリ
の内容をプロセッサに転送する。分岐命令が表れたとき
に、分岐先の番地をアドレスバスを介してメモリに伝え
る。アドレスバスに信号が入るのは分岐命令を検出した
ときだけであるので、アドレスバスを駆動する電力を軽
減することができる。
他の実施形態として、コード変換によらず、アドレスバ
スを使用してのアドレスの伝送回数を低減する手段があ
る。後述の図９の実施例に示すように、プロセッサとメ
モリ両方にプログラムカウンタを内蔵し、分岐命令が来
ない場合は両方のプログラムカウンタを同期させメモリ
の内容をプロセッサに転送する。分岐命令が表れたとき
に、分岐先の番地をアドレスバスを介してメモリに伝え
る。アドレスバスに信号が入るのは分岐命令を検出した
ときだけであるので、アドレスバスを駆動する電力を軽
減することができる。
【０００９】
【実施例】本発明の実施例を図面を用いて説明する。図
１は本発明によるディジタル信号処理装置の第１の実施
例の構成図である。本実施例はプロセッサ１、メモリ９
−１、９−２．．．９−ｎ、入出力回路１０で構成され
ている。アドレスバス７、データバス８は信号のコード
構成上の特性によってコード化されたハミング距離の短
い信号によって駆動される。プロセッサ１にはアドレス
用コード変換器３、データ用コード変換器４が備わって
おり、プロセッサ１は２進コードで動作を行なう。この
ためプロセッサ１としてすでにデータベース内に記録さ
れている従来のものをマクロセルとして適用することが
可能となる。入出力回路１０にもデータバス８と処理部
１２との間にコード変換器１１を設けることにより、外
部との２進コード信号１４の授受に対し互換性を保つ。
１は本発明によるディジタル信号処理装置の第１の実施
例の構成図である。本実施例はプロセッサ１、メモリ９
−１、９−２．．．９−ｎ、入出力回路１０で構成され
ている。アドレスバス７、データバス８は信号のコード
構成上の特性によってコード化されたハミング距離の短
い信号によって駆動される。プロセッサ１にはアドレス
用コード変換器３、データ用コード変換器４が備わって
おり、プロセッサ１は２進コードで動作を行なう。この
ためプロセッサ１としてすでにデータベース内に記録さ
れている従来のものをマクロセルとして適用することが
可能となる。入出力回路１０にもデータバス８と処理部
１２との間にコード変換器１１を設けることにより、外
部との２進コード信号１４の授受に対し互換性を保つ。
【００１０】アドレスバス７の具体的なコードとしてグ
レイコードが用いられる。グレイコードは隣接したコー
ド間のハミング距離が常に１で、プログラム動作時のア
ドレス変化のようにアドレス信号が１づつ規則的に増加
する場合に特に有効である。また、データバス８につい
てもデータが近傍の信号に対して相関の強い画像信号の
データについてはグレーコードが用いられる。
レイコードが用いられる。グレイコードは隣接したコー
ド間のハミング距離が常に１で、プログラム動作時のア
ドレス変化のようにアドレス信号が１づつ規則的に増加
する場合に特に有効である。また、データバス８につい
てもデータが近傍の信号に対して相関の強い画像信号の
データについてはグレーコードが用いられる。
【００１１】図４はグレーコードと２進化コードのそれ
ぞれ４ビットの場合のハミング距離の比較を示す。それ
ぞれ隣同士、１つおき、２つおきのデータについて比較
した。各ケースのハミング距離の平均を比較すると、 （１）隣接した場合 グレイコード ：平均１．００ ２進化コード：平均１．７３ （２）１つおきの場合 グレイコード ：平均２．００ ２進化コード：平均１．５７ （３）２つおきの場合 グレイコード ：平均１．９２ ２進化コード：平均２．４６ （４）全体（重み付け無し） グレイコード ：平均１．６２ ２進化コード：平均１．９０ となる。近傍の信号に対し強い相関を持つ信号に対して
はグレイコードの方が低電力化にたいし有効である。
ぞれ４ビットの場合のハミング距離の比較を示す。それ
ぞれ隣同士、１つおき、２つおきのデータについて比較
した。各ケースのハミング距離の平均を比較すると、 （１）隣接した場合 グレイコード ：平均１．００ ２進化コード：平均１．７３ （２）１つおきの場合 グレイコード ：平均２．００ ２進化コード：平均１．５７ （３）２つおきの場合 グレイコード ：平均１．９２ ２進化コード：平均２．４６ （４）全体（重み付け無し） グレイコード ：平均１．６２ ２進化コード：平均１．９０ となる。近傍の信号に対し強い相関を持つ信号に対して
はグレイコードの方が低電力化にたいし有効である。
【００１２】図１に示す本発明の実施例では、プロセッ
サ１、メモリ９、入出力回路１０の３つの主要構成部で
構成されているが、これらの主要構成部が１つのチップ
上に構成される場合にも同様な効果が得られる。また、
２進コードをグレイコードに変換する回路３は、図５に
示すような、排他論理和回路を並列に配置した従来知ら
れた簡単な回路で構成できる。
サ１、メモリ９、入出力回路１０の３つの主要構成部で
構成されているが、これらの主要構成部が１つのチップ
上に構成される場合にも同様な効果が得られる。また、
２進コードをグレイコードに変換する回路３は、図５に
示すような、排他論理和回路を並列に配置した従来知ら
れた簡単な回路で構成できる。
【００１３】また、コードについてもグレイコードに限
るものではなく、ハミング距離を短くできるものであれ
ばよい。図６は、説明の簡明のため、３ビットの２進化
コードとハミング距離の短い変換コード例を説明する図
で、黒点は、コード位置を表し、２進化コードは点線で
示す順、即ち０００、００１、０１０、０１１、１１
０、．．．１１１に配列されるが、ハミング距離を短く
できコードは、実線で示すように、１１０、１１１、１
０１、１００、０００、００１、０１１、０１０、１１
０の循環的に配列されれば、いずれもハミング距離を短
くできる。
るものではなく、ハミング距離を短くできるものであれ
ばよい。図６は、説明の簡明のため、３ビットの２進化
コードとハミング距離の短い変換コード例を説明する図
で、黒点は、コード位置を表し、２進化コードは点線で
示す順、即ち０００、００１、０１０、０１１、１１
０、．．．１１１に配列されるが、ハミング距離を短く
できコードは、実線で示すように、１１０、１１１、１
０１、１００、０００、００１、０１１、０１０、１１
０の循環的に配列されれば、いずれもハミング距離を短
くできる。
【００１４】図７は本発明によるディジタル信号処理装
置の第２の実施例の構成を示す図である。第１の実施例
をプログラムメモリ１６−１、１６−２、１６−３とデ
ータメモリ１７−１、１７−２、１７−３の２つのアド
レス空間をもつハバードアーキテクチャ構造のプロセッ
サ１５に適用したものである。プログラムとデータを分
離することにより、アドレスの変換をより小さくするこ
とができ、低電力化を図ることができる。データメモリ
用アドレスについても大量のデータを逐次ロードする処
理が多い場合にはグレイコードが有効である。
置の第２の実施例の構成を示す図である。第１の実施例
をプログラムメモリ１６−１、１６−２、１６−３とデ
ータメモリ１７−１、１７−２、１７−３の２つのアド
レス空間をもつハバードアーキテクチャ構造のプロセッ
サ１５に適用したものである。プログラムとデータを分
離することにより、アドレスの変換をより小さくするこ
とができ、低電力化を図ることができる。データメモリ
用アドレスについても大量のデータを逐次ロードする処
理が多い場合にはグレイコードが有効である。
【００１５】図８は本発明によるディジタル信号処理装
置の第３の実施例の構成を示す図である。本実施例は主
として専用プロセッサを対象としている。本実施例はＡ
／Ｄ変換器２２、コード変換回路２３、メモリ回路２
４、デコード回路２５、演算回路２６、Ｄ／Ａ変換器２
８等を１チップの上に構成たものである。Ａ／Ｄ変換器
２２より取り込まれたデータは、コード変換回路２３に
よって２進コードよりハミング距離が短くなるコードに
変換されメモリ回路２４に入力される。
置の第３の実施例の構成を示す図である。本実施例は主
として専用プロセッサを対象としている。本実施例はＡ
／Ｄ変換器２２、コード変換回路２３、メモリ回路２
４、デコード回路２５、演算回路２６、Ｄ／Ａ変換器２
８等を１チップの上に構成たものである。Ａ／Ｄ変換器
２２より取り込まれたデータは、コード変換回路２３に
よって２進コードよりハミング距離が短くなるコードに
変換されメモリ回路２４に入力される。
【００１６】メモリ回路２４はＲＡＭ（ランダムアクセ
スメモリ）、シフトレジスタ等で構成される。メモリ回
路２４内のデータをデコード回路２５でデコードし、デ
コードされたデータを用いて演算回路２６で演算を行な
い、演算結果をＤ／Ａ変換器２８よりアナログ信号にし
て出力する。又必要ならば演算回路２６の演算結果をコ
ード変換回路２７によりコード変換をほどこし、メモリ
回路２４に入力する。メモリ容量が大きくなるとデータ
の入出力時に消費される電力が多くなる。本実施例では
データの入出力に伴う０、１反転の回数を減らし、消費
電力の少ないディジタル信号処理装置を構成している。
スメモリ）、シフトレジスタ等で構成される。メモリ回
路２４内のデータをデコード回路２５でデコードし、デ
コードされたデータを用いて演算回路２６で演算を行な
い、演算結果をＤ／Ａ変換器２８よりアナログ信号にし
て出力する。又必要ならば演算回路２６の演算結果をコ
ード変換回路２７によりコード変換をほどこし、メモリ
回路２４に入力する。メモリ容量が大きくなるとデータ
の入出力時に消費される電力が多くなる。本実施例では
データの入出力に伴う０、１反転の回数を減らし、消費
電力の少ないディジタル信号処理装置を構成している。
【００１７】図９は本発明によるディジタル信号処理装
置の第４の実施例の構成を示す図である。本実施例は、
上記第３の実施例と同様に専用プロセッサを対象とする
もので、メモリ回路３０に記憶するコードとしてグレイ
コードを使用している。又演算方式としてパイプライン
構造を取っている。そのため遅延回路３２、３７、４０
等を必要としている。
置の第４の実施例の構成を示す図である。本実施例は、
上記第３の実施例と同様に専用プロセッサを対象とする
もので、メモリ回路３０に記憶するコードとしてグレイ
コードを使用している。又演算方式としてパイプライン
構造を取っている。そのため遅延回路３２、３７、４０
等を必要としている。
【００１８】Ａ／Ｄ変換器２９はアナログ信号をグレイ
コードに直接変換する。本実施例にはＡ、Ｂ、Ｃの３つ
の演算回路３３、３６、３９を使用している。メモリ回
路３０のデータのうち演算回路３３で演算されるものは
変換回路３１で２進コードに変換されて演算される。演
算結果の一部は演算回路３６に渡される。変換回路３１
に用いるステップ数分遅延回路３２で遅延されたグレイ
コードによるデータは変換回路３４によって２進コード
に変換され、先の演算回路３３の演算結果と共に演算回
路３６に加えられ演算される。遅延回路はフリップフロ
ップ回路を使ったシフトレジスタ等で構成されるので、
本実施例のようにメモリ回路のみならず遅延回路にもハ
ミング距離の短いコードを使用することにより消費電力
を低減できる。
コードに直接変換する。本実施例にはＡ、Ｂ、Ｃの３つ
の演算回路３３、３６、３９を使用している。メモリ回
路３０のデータのうち演算回路３３で演算されるものは
変換回路３１で２進コードに変換されて演算される。演
算結果の一部は演算回路３６に渡される。変換回路３１
に用いるステップ数分遅延回路３２で遅延されたグレイ
コードによるデータは変換回路３４によって２進コード
に変換され、先の演算回路３３の演算結果と共に演算回
路３６に加えられ演算される。遅延回路はフリップフロ
ップ回路を使ったシフトレジスタ等で構成されるので、
本実施例のようにメモリ回路のみならず遅延回路にもハ
ミング距離の短いコードを使用することにより消費電力
を低減できる。
【００１９】本実施例ではグレイコードを用いた実施例
について説明したが、第３の実施例同様処理されるデー
タの統計的性質によりハミング距離の短い他のコードを
用いてもよい。複数の演算回路の入力は専用プロセッサ
の処理内容によって次のような種々の信号の１つ又は複
数である。自又は他の演算回路の出力、 アナログディジタル変換器又はメモリ回路の出力 アナログディジタル変換器、メモリ回路の出力又は自又
は他の演算回路の出力を遅延回路によって遅延した信
号、で、これらの信号が２進化コードでないときはコー
ド変換器を介して演算回路に入力される。
について説明したが、第３の実施例同様処理されるデー
タの統計的性質によりハミング距離の短い他のコードを
用いてもよい。複数の演算回路の入力は専用プロセッサ
の処理内容によって次のような種々の信号の１つ又は複
数である。自又は他の演算回路の出力、 アナログディジタル変換器又はメモリ回路の出力 アナログディジタル変換器、メモリ回路の出力又は自又
は他の演算回路の出力を遅延回路によって遅延した信
号、で、これらの信号が２進化コードでないときはコー
ド変換器を介して演算回路に入力される。
【００２０】図１０は本発明によるディジタル信号処理
装置に使用されるコード変換回路の実施例の構成を示す
図である。本実施例は処理される信号の種類、使用され
る装置の種類によって、最適のコード変換ができ、また
コード変換回路の汎用性を高めるため、コード変換を行
なわない場合を含め複数種のコード変換を択一的に行な
うものである。コード選択信号発生回路４５からのスイ
ッチ駆動信号によって、入力側のスイッチ４３−０、
１、２のいずれかと出力側のスイッチ４４−１、２のい
ずれかが選択される。スイッチ４３−０が選択されたと
きは入力のコードがそのまま出力される。スイッチ４３
−１と４４−１が選択されたときは、２進コードとグレ
イコードの変換器４２−１が選択され、スイッチ４３−
２と４４−２が選択されたときは、他の変換器４２−２
が選択される。なお、コード選択信号発生回路４５は回
路として、ディジタル信号処理装置組み込んでもよく、
又、ディジタル信号処理装置に組み込んだ以後不用露な
る場合は、除去する構成としてもよい。切り替え制御を
マイクロコードで行なえばプログラムを用いて切り替え
を行なうこともできる。
装置に使用されるコード変換回路の実施例の構成を示す
図である。本実施例は処理される信号の種類、使用され
る装置の種類によって、最適のコード変換ができ、また
コード変換回路の汎用性を高めるため、コード変換を行
なわない場合を含め複数種のコード変換を択一的に行な
うものである。コード選択信号発生回路４５からのスイ
ッチ駆動信号によって、入力側のスイッチ４３−０、
１、２のいずれかと出力側のスイッチ４４−１、２のい
ずれかが選択される。スイッチ４３−０が選択されたと
きは入力のコードがそのまま出力される。スイッチ４３
−１と４４−１が選択されたときは、２進コードとグレ
イコードの変換器４２−１が選択され、スイッチ４３−
２と４４−２が選択されたときは、他の変換器４２−２
が選択される。なお、コード選択信号発生回路４５は回
路として、ディジタル信号処理装置組み込んでもよく、
又、ディジタル信号処理装置に組み込んだ以後不用露な
る場合は、除去する構成としてもよい。切り替え制御を
マイクロコードで行なえばプログラムを用いて切り替え
を行なうこともできる。
【００２１】図１１は本発明によるディジタル信号処理
装置の第５の実施例の構成を示す図である。本実施例は
第１、第２の実施例と同様プロセッサ、メモリを含むシ
ステムで、特にアドレスバスの０、１反転を軽減するも
のである。第２の実施例で述べたように、プログラムを
実行している場合、プログラム用メモリは１番地づつ番
地を増加させながらアクセスされる場合が多い。このよ
うな場合第２の実施例で述べたようにアドレス信号をグ
レイコード表記すると０、１反転を軽減するのに有効だ
が、本実施例で示すようにプロセッサ部４６とメモリ部
４７に対になったプログラムアドレス用カウンタ４８と
分岐アドレス用レジスタ４９を持たせる方式も有効とな
る。通常はプロセッサ部４６のカウンタ４８に同期させ
てメモリ部４７のアドレスカウンタ５０をクロック信号
線５２を介してカウントアップし、アドレスバス５３に
は信号を通さない。分岐等の要因でアクセスするメモリ
の番地が飛んだ時のみアドレスバス５３を介し、飛び先
のアドレス信号をメモリ部４７のアドレスレジスタ５１
に送る。本実施例によりアドレスバスの０、１反転に伴
う消費電力の軽減が行なえる。本実施例においてはプロ
グラム用メモリの場合を示したが、大量の連続したデー
タを使用する応用の場合にはデータ用メモリとしても有
効である。
装置の第５の実施例の構成を示す図である。本実施例は
第１、第２の実施例と同様プロセッサ、メモリを含むシ
ステムで、特にアドレスバスの０、１反転を軽減するも
のである。第２の実施例で述べたように、プログラムを
実行している場合、プログラム用メモリは１番地づつ番
地を増加させながらアクセスされる場合が多い。このよ
うな場合第２の実施例で述べたようにアドレス信号をグ
レイコード表記すると０、１反転を軽減するのに有効だ
が、本実施例で示すようにプロセッサ部４６とメモリ部
４７に対になったプログラムアドレス用カウンタ４８と
分岐アドレス用レジスタ４９を持たせる方式も有効とな
る。通常はプロセッサ部４６のカウンタ４８に同期させ
てメモリ部４７のアドレスカウンタ５０をクロック信号
線５２を介してカウントアップし、アドレスバス５３に
は信号を通さない。分岐等の要因でアクセスするメモリ
の番地が飛んだ時のみアドレスバス５３を介し、飛び先
のアドレス信号をメモリ部４７のアドレスレジスタ５１
に送る。本実施例によりアドレスバスの０、１反転に伴
う消費電力の軽減が行なえる。本実施例においてはプロ
グラム用メモリの場合を示したが、大量の連続したデー
タを使用する応用の場合にはデータ用メモリとしても有
効である。
【００２２】
【発明の効果】本発明はディジタル信号処理装置のデー
タバス、アドレスバス、メモリ、遅延回路等における信
号変化に伴う消費電力低減を、信号のコードを２進コー
ドから統計的にハミング距離が短くなるようなコードに
変換し、０、１反転の回数を減少させることにより実現
させている。信号変化が１の連続した信号にグレイコー
ドを適用した場合には、第１の実施例に述べたように、
上記部分における消費電力は約１／１．７になる。本発
明により従来よりも低消費電力ディジタル信号処理装置
を実現できる。
タバス、アドレスバス、メモリ、遅延回路等における信
号変化に伴う消費電力低減を、信号のコードを２進コー
ドから統計的にハミング距離が短くなるようなコードに
変換し、０、１反転の回数を減少させることにより実現
させている。信号変化が１の連続した信号にグレイコー
ドを適用した場合には、第１の実施例に述べたように、
上記部分における消費電力は約１／１．７になる。本発
明により従来よりも低消費電力ディジタル信号処理装置
を実現できる。
【図１】本発明によるディジタル信号処理装置の第１の
実施例の構成図である。
実施例の構成図である。
【図２】従来のマイクロコンピュータの構成を示す図で
ある。
ある。
【図３】グレーコードと２進化コードのハミング距離の
比較を示す図である。
比較を示す図である。
【図４】グレーコードと２進化コードのハミング距離の
比較を示す図である。本発明によるディジタル信号処理
装置の第２の実施例の構成図である。
比較を示す図である。本発明によるディジタル信号処理
装置の第２の実施例の構成図である。
【図５】２進化コードをグレイコードに変換する回路図
である。
である。
【図６】３ビットの２進化コードとハミング距離の短い
変換コード例を説明する図である。
変換コード例を説明する図である。
【図７】本発明によるディジタル信号処理装置の第２の
実施例の構成図である。
実施例の構成図である。
【図８】本発明によるディジタル信号処理装置の第３の
実施例の構成図である。
実施例の構成図である。
【図９】本発明によるディジタル信号処理装置の第４の
実施例の構成図である。
実施例の構成図である。
【図１０】本発明によるディジタル信号処理装置に使用
されるコード変換回路の実施例の構成を示す図である。
されるコード変換回路の実施例の構成を示す図である。
【図１１】本発明によるディジタル信号処理装置の第５
の実施例の構成図である。
の実施例の構成図である。
１、１５、４６：プロセッサ、 ２、２６、３
３、３６、３９：演算回路 ３、４、１１、２３：コード変換器 ５、６、１３：
接続線、 ７、１８、１９、５３：アドレスバス、８、２０、２
１：データバス、 ９、１６、１７、２４、３０：メモリ回路、 １０：入
出力回路、 １２：処理部、 ２２、２９：Ａ
／Ｄ変換器、 ２５：デコード回路 ２８：Ｄ／Ａ変
換器 ３２、３７、４０：遅延回路 ３１、３４、３５、３８、４１、４２：グレイ・２進コ
ード変換回路、 ４３、４４：スイッチ、 ４５：コード選
択信号発生回路、 ４７：メモリ部、 ４８、５０：カ
ウンタ、 ４９、５１：分岐先アドレスレジスタ、５２：クロック
線。
３、３６、３９：演算回路 ３、４、１１、２３：コード変換器 ５、６、１３：
接続線、 ７、１８、１９、５３：アドレスバス、８、２０、２
１：データバス、 ９、１６、１７、２４、３０：メモリ回路、 １０：入
出力回路、 １２：処理部、 ２２、２９：Ａ
／Ｄ変換器、 ２５：デコード回路 ２８：Ｄ／Ａ変
換器 ３２、３７、４０：遅延回路 ３１、３４、３５、３８、４１、４２：グレイ・２進コ
ード変換回路、 ４３、４４：スイッチ、 ４５：コード選
択信号発生回路、 ４７：メモリ部、 ４８、５０：カ
ウンタ、 ４９、５１：分岐先アドレスレジスタ、５２：クロック
線。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 小島 浩嗣 東京都国分寺市東恋ケ窪一丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 松浦 達治 東京都国分寺市東恋ケ窪一丁目280番地 株式会社日立製作所中央研究所内
Claims (16)
- 【請求項１】 バスで結合された複数のディジタル信号
処理手段の少なくとも１つのディジタル信号処理手段の
上記バスとの結合部にバイナリ値０、１の極性反転回数
を低減するためのコード変換手段を設けたことを特徴と
するディジタル信号処理装置。 - 【請求項２】 請求項１記載のディジタル信号処理装置
において、上記コード変換手段として隣接するコード間
のハミング距離が１となるようなコード変換回路を設け
たことを特徴とするディジタル信号処理装置。 - 【請求項３】 請求項１記載のディジタル信号処理装置
において、上記複数のディジタル信号処理手段は２進化
コードによる演算回路と記憶装置、２進化コードによる
演算回路と入出力制御回路、又は入出力制御回路と記憶
装置の少なくとも１つであることを特徴とするディジタ
ル信号処理装置。 - 【請求項４】 請求項１記載のディジタル信号処理装置
において、上記複数のディジタル信号処理手段は２進化
コードによる演算回路と記憶装置であり、上記バスがア
ドレスバスであり、上記記憶装置の番地がグレイコード
で設定され、上記コード変換手段は上記２進化コードに
よる演算回路の上記アドレスバスとの結合部に設けられ
たさ２進化コードとグレイコードのコード変換回路であ
ることを特徴とするディジタル信号処理装置。 - 【請求項５】 請求項１記載のディジタル信号処理装置
において、上記複数のディジタル信号処理手段は２進化
コードによる演算回路と記憶装置であり、上記バスがデ
ータバスであり、上記記憶装置のデータがグレイコード
で記録され、上記コード変換手段は上記２進化コードに
よる演算回路の上記データバスとの結合部に設けられた
さ２進化コードとグレイコードのコード変換回路である
ことを特徴とするディジタル信号処理装置。 - 【請求項６】 請求項１記載のディジタル信号処理装置
において、上記複数のディジタル信号処理手段は演算回
路と出力回路であり、上記バスがデータバスであり、上
記記憶装置のデータがグレイコードで記録され、上記コ
ード変換手段は上記演算回路の上記データバスとの結合
部に設けられた第１の変換回路と、上記出力回路の上記
データバスとの結合部に設けられ、第１の変換回路と逆
変換する第２の変換回路あることを特徴とするディジタ
ル信号処理装置。 - 【請求項７】 請求項１記載のディジタル信号処理装置
において、上記複数のディジタル信号処理手段の１つが
入力アナログ信号をディジタル信号に変換するＡ／Ｄ変
換器で構成されたことを特徴とするディジタル信号処理
装置。 - 【請求項８】 請求項１記載のディジタル信号処理装置
において、上記コード変換手段は複数種のコード変換回
路と、上記複数種のコード変換回路を切り替える手段と
をもつことを特徴とするディジタル信号処理装置。 - 【請求項９】 請求項８記載のディジタル信号処理装置
において、上記複数種のコード変換回路を切り替える手
段がコード変換の種類をマイクロコードで切り替えるよ
うに構成されたことを特徴とするディジタル信号処理装
置。 - 【請求項１０】 請求項１記載のディジタル信号処理装
置において、上記複数のディジタル信号処理手段の少な
くとも１つのディジタル信号処理手段が出力端子及び入
力端子を持つ２進化コードによる演算回路であり、上記
入力端子にグレイコードを２進化コードに変換するコー
ド変換器が接続され、上記出力端子に２進化コードをグ
レイコードに変換するコード変換器が接続されたことを
特徴とするディジタル信号処理装置。 - 【請求項１１】 アナログディジタル変換器と上記アナ
ログディジタル変換器の出力を記憶するメモリ回路と、
上記アナログディジタル変換器の出力又は上記メモリ回
路の出力の少なくとも一方を用いて演算を行なう演算回
路をもつディジタル信号処理装置において、上記アナロ
グディジタル変換器がハミング距離の短いコードを出力
する変換器で構成され、上記演算回路の入力側に上記ハ
ミング距離の短いコードを２進化コードに変換する第１
コード変換回路が接続されたことを特徴とするディジタ
ル信号処理装置。 - 【請求項１２】 請求項１１記載のディジタル信号処理
装置において、上記ハミング距離の短いコードがグレイ
コードあることを特徴とするディジタル信号処理装置。 - 【請求項１３】 請求項１１又は１２記載のディジタル
信号処理装置において、上記アナログディジタル変換器
がアナログ信号を２進化コードに変換する第１の変換器
と２進化コードをグレイコードに変換するコード変換器
とで構成されたことを特徴とするディジタル信号処理装
置。 - 【請求項１４】 請求項１１、１２又は１３記載のディ
ジタル信号処理装置において、上記演算回路は複数個あ
り、各演算回路は自又は他の演算回路の出力、上記アナ
ログディジタル変換器又は上記メモリ回路の出力を上記
第１コード変換回路によって変換したコード信号、上記
アナログディジタル変換器、上記メモリ回路の出力又は
自又は他の演算回路の出力を遅延回路によって遅延し上
記第１コード変換回路によって変換したコード信号の１
又は複数を入力とすることを特徴とするディジタル信号
処理装置。 - 【請求項１５】 演算回路用カウンタの出力によって演
算処理を逐次進行する処理部をもつプロセッサと、デー
タバスを介して上記処理部とデータを授受する記憶回路
をもつメモリとからなるディジタル信号処理装置におい
て、上記プロセッサとメモリのそれぞれに対になったプ
ログラム用カウンタと分岐用レジスタとを設け、プロセ
ッサとメモリの間に上記プロセッサのプログラム用カウ
ンタと上記メモリのプログラム用カウンタを同期させる
クロック線路と、アドレスが飛んだとき上記プロセッサ
の分岐用レジスタのデータを上記メモリの分岐用レジス
タに送るアドレスバストを設けて構成されたことを特徴
とするディジタル信号処理装置。 - 【請求項１６】 ディジタル演算を行なう中央演算処理
装置においてアドレスバスにグレイコードのアドレスを
発生する回路を持つことを特徴とするディジタル信号処
理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3175117A JPH05135187A (ja) | 1991-07-16 | 1991-07-16 | デイジタル信号処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3175117A JPH05135187A (ja) | 1991-07-16 | 1991-07-16 | デイジタル信号処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05135187A true JPH05135187A (ja) | 1993-06-01 |
Family
ID=15990571
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3175117A Pending JPH05135187A (ja) | 1991-07-16 | 1991-07-16 | デイジタル信号処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05135187A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09114676A (ja) * | 1995-10-18 | 1997-05-02 | Nec Corp | マイクロコンピュータ用プログラム変換方法及びそのプログラムを用いたマイクロコンピュータ |
| US5847666A (en) * | 1995-06-15 | 1998-12-08 | Matsushita Electric Industrial Co., Ltd. | Data transmitter and method object code generator and method digital signal processor and code generator and method |
| US6127950A (en) * | 1998-02-16 | 2000-10-03 | Matsushita Electric Industrial Co., Ltd. | Transmission circuit and reception circuit |
| JP2002366419A (ja) * | 2001-06-07 | 2002-12-20 | Mitsubishi Electric Corp | データ処理装置およびデータ処理方法 |
| US6526053B1 (en) | 1998-04-13 | 2003-02-25 | Oki Electric Industry Co, Ltd. | Method and apparatus for transmitting packets and network using the same |
| KR100455274B1 (ko) * | 1998-07-07 | 2005-02-02 | 삼성전자주식회사 | 저전력 버스 반전 부호화방법 |
| JP2008530648A (ja) * | 2005-02-07 | 2008-08-07 | エヌエックスピー ビー ヴィ | データ処理システムおよびキャッシュ取り替え方法 |
| JP2009516272A (ja) * | 2005-11-22 | 2009-04-16 | インテル コーポレイション | シリアル・リンクの信号遷移特性ベースのコード化 |
| JP2015201186A (ja) * | 2014-04-04 | 2015-11-12 | 三星電子株式会社Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ． | タイミングマージンを適応的に補正するメモリ装置およびそれを含む集積回路 |
-
1991
- 1991-07-16 JP JP3175117A patent/JPH05135187A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5847666A (en) * | 1995-06-15 | 1998-12-08 | Matsushita Electric Industrial Co., Ltd. | Data transmitter and method object code generator and method digital signal processor and code generator and method |
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| JP4902662B2 (ja) * | 2005-11-22 | 2012-03-21 | インテル コーポレイション | シリアル・リンクの信号遷移特性ベースのコード化 |
| JP2015201186A (ja) * | 2014-04-04 | 2015-11-12 | 三星電子株式会社Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ． | タイミングマージンを適応的に補正するメモリ装置およびそれを含む集積回路 |
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