JP2002344250A - オーディオ用mos・fet電力増幅回路 - Google Patents
オーディオ用mos・fet電力増幅回路Info
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- JP2002344250A JP2002344250A JP2001143140A JP2001143140A JP2002344250A JP 2002344250 A JP2002344250 A JP 2002344250A JP 2001143140 A JP2001143140 A JP 2001143140A JP 2001143140 A JP2001143140 A JP 2001143140A JP 2002344250 A JP2002344250 A JP 2002344250A
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Abstract
(57)【要約】
【課題】 過大電流で素子の破壊が起こらないFET増
幅回路を提供する。 【解決手段】 音声信号を変調した正負の電圧の矩形波
入力を増幅するFET増幅回路であって、前記正直流電
圧電源と接地間に接続され、前記入力と前記入力を第1
遅延回路を介した遅延入力とが供給され、共通な正電圧
信号期間を有する第1矩形波信号を出力する第1入力回
路Q1,Q3と、前記負直流電圧電源と前記接地間に接
続され、前記入力と前記入力を第2遅延回路を介した遅
延入力とが供給され、共通な負電圧信号期間を有する第
2矩形波信号を出力する第2入力回路Q2,Q4と、前
記第1矩形波信号が供給される一方のFETと前記第2
矩形波信号が供給される他方のFETとよりなり、前記
正負直流電圧電源間に接続されるコンプリメンタリFE
T回路X1,X2とで構成。
幅回路を提供する。 【解決手段】 音声信号を変調した正負の電圧の矩形波
入力を増幅するFET増幅回路であって、前記正直流電
圧電源と接地間に接続され、前記入力と前記入力を第1
遅延回路を介した遅延入力とが供給され、共通な正電圧
信号期間を有する第1矩形波信号を出力する第1入力回
路Q1,Q3と、前記負直流電圧電源と前記接地間に接
続され、前記入力と前記入力を第2遅延回路を介した遅
延入力とが供給され、共通な負電圧信号期間を有する第
2矩形波信号を出力する第2入力回路Q2,Q4と、前
記第1矩形波信号が供給される一方のFETと前記第2
矩形波信号が供給される他方のFETとよりなり、前記
正負直流電圧電源間に接続されるコンプリメンタリFE
T回路X1,X2とで構成。
Description
【0001】
【発明の属する技術分野】オーディオ用MOS・FET
電力増幅回路に係り、特に過大電流により回路素子が破
壊されない、簡単な正負の直流電圧電源により駆動され
るDクラス動作のオーディオ用コンプリメンタリ構成の
MOS・FET電力増幅回路に関する。
電力増幅回路に係り、特に過大電流により回路素子が破
壊されない、簡単な正負の直流電圧電源により駆動され
るDクラス動作のオーディオ用コンプリメンタリ構成の
MOS・FET電力増幅回路に関する。
【0002】
【従来の技術】従来のMOS・FETを使用したオーデ
ィオ用電力増幅回路として、トランジスタ技術( Ju
ly 1998 P267)に記載されている、同極性の
MOS・FETを用いたオーディオ用MOS・FET電
力増幅回路の一例の構成を図9に示す。この従来のオー
ディオ用MOS・FET電力増幅回路の一例は、IC1
を有する入力アンプ及びNFBブロック91、コンパレ
ータ92、波形整形とデッドタイムのコントロールを行
うIC2〜IC5を有するロジック部93、出力段を駆
動するドライバIC6を有するハーフブリッジ出力段9
4、及び出力ローパスフィルタ95より信号回路は構成
され、正負15Vの電源(レギュレータ)96A,96
B、ロジック回路用電源(レギュレータ)97、及び正
負24.8Vの整流回路98より電源回路は構成されて
いる。
ィオ用電力増幅回路として、トランジスタ技術( Ju
ly 1998 P267)に記載されている、同極性の
MOS・FETを用いたオーディオ用MOS・FET電
力増幅回路の一例の構成を図9に示す。この従来のオー
ディオ用MOS・FET電力増幅回路の一例は、IC1
を有する入力アンプ及びNFBブロック91、コンパレ
ータ92、波形整形とデッドタイムのコントロールを行
うIC2〜IC5を有するロジック部93、出力段を駆
動するドライバIC6を有するハーフブリッジ出力段9
4、及び出力ローパスフィルタ95より信号回路は構成
され、正負15Vの電源(レギュレータ)96A,96
B、ロジック回路用電源(レギュレータ)97、及び正
負24.8Vの整流回路98より電源回路は構成されて
いる。
【0003】図9に示されるオーディオ用MOS・FE
T電力増幅回路の一例は、全体の回路は正負の直流電圧
電源駆動の構成になっているが、ハーフブリッジ駆動回
路であるロジック部93(IC2〜IC5)のICは、元々
単電源での使用を前提として回路構成がなされている。
このため、正負の直流電圧電源でその中点を基準GND
として信号を扱うオーディオ電力増幅回路には適してい
ない。
T電力増幅回路の一例は、全体の回路は正負の直流電圧
電源駆動の構成になっているが、ハーフブリッジ駆動回
路であるロジック部93(IC2〜IC5)のICは、元々
単電源での使用を前提として回路構成がなされている。
このため、正負の直流電圧電源でその中点を基準GND
として信号を扱うオーディオ電力増幅回路には適してい
ない。
【0004】従来の回路は、ロジック部93を駆動する
ロジック回路用電源回路97が必要となり、ロジック部
93の前後に配置されるコンパレータ92、ハーフブリ
ッジ出力段94の構成も、信号電圧レベルシフト等を考
慮する関係でその回路構成が複雑化したり、専用のIC
が必要になったりして回路構成が複雑化する。また、ハ
ーフブリッジ駆動回路が単電源駆動を前提としているの
で、その出力段の回路を正負の直流電圧電源駆動のコン
プリメンタリ構成には出来なかった。
ロジック回路用電源回路97が必要となり、ロジック部
93の前後に配置されるコンパレータ92、ハーフブリ
ッジ出力段94の構成も、信号電圧レベルシフト等を考
慮する関係でその回路構成が複雑化したり、専用のIC
が必要になったりして回路構成が複雑化する。また、ハ
ーフブリッジ駆動回路が単電源駆動を前提としているの
で、その出力段の回路を正負の直流電圧電源駆動のコン
プリメンタリ構成には出来なかった。
【0005】また、従来のオーディオ用MOS・FET
電力増幅回路は、(1)同極性のオーディオ用MOS・
FET電力増幅回路の出力回路を駆動する正負の24.
8Vの直流電圧電源、(2)ロジック回路用電圧電源
(レギュレータ)、(3)駆動専用レベルシフトIC用
電源(VDD,VSS)等の各電源回路が必要になる。これ
らの各電源回路を何種類か用意するので、電源回路の構
成が複雑化し電源回路の配線が複雑化する。従って、電
源回路の部品点数が増大し、電源回路がコストアップ
し、配線も複雑化する。
電力増幅回路は、(1)同極性のオーディオ用MOS・
FET電力増幅回路の出力回路を駆動する正負の24.
8Vの直流電圧電源、(2)ロジック回路用電圧電源
(レギュレータ)、(3)駆動専用レベルシフトIC用
電源(VDD,VSS)等の各電源回路が必要になる。これ
らの各電源回路を何種類か用意するので、電源回路の構
成が複雑化し電源回路の配線が複雑化する。従って、電
源回路の部品点数が増大し、電源回路がコストアップ
し、配線も複雑化する。
【0006】
【発明が解決しようとする課題】以上のように、従来の
オーディオ用MOS・FET電力増幅回路はICやMO
S・FET等の異なる種類の駆動素子を使用する関係
で、駆動電圧電源の種類が多くなり、コストアップにな
り、その配線も複雑になるので、これらを解決すること
が望まれていた。
オーディオ用MOS・FET電力増幅回路はICやMO
S・FET等の異なる種類の駆動素子を使用する関係
で、駆動電圧電源の種類が多くなり、コストアップにな
り、その配線も複雑になるので、これらを解決すること
が望まれていた。
【0007】
【課題を解決するための手段】以上に説明した課題を解
決するために、請求項1に記載された発明は、正負の直
流電圧電源を使用してその中点を基準GNDとして回路
構成され、オーディオ信号を変調した正負の電圧の矩形
波入力信号を増幅するオーディオ用MOS・FET電力
増幅回路であって、前記正の直流電圧電源と前記基準G
NDとの間に接続され、前記矩形波入力信号のうち正の
電圧の期間の信号である第1の入力信号と、前記第1の
入力信号を第1の遅延回路を介して出力した第1の遅延
信号とが共に供給されて、前記両信号に共通な正の電圧
信号期間を有する第1の矩形波信号を出力する第1の入
力回路と、前記負の直流電圧電源と前記基準GNDとの
間に接続され、前記矩形波入力信号のうち負の電圧の期
間の信号である第2の入力信号と、前記第2の入力信号
を第2の遅延回路を介して出力した第2の遅延信号とが
共に供給されて、前記両信号に共通な負の電圧信号期間
を有する第2の矩形波信号を出力する第2の入力回路
と、前記第1の矩形波信号が供給される一方の電力増幅
MOS・FETと前記第2の矩形波信号が供給される他
方の電力増幅MOS・FETとよりなり、前記正負の直
流電圧電源間に接続されるコンプリメンタリ構成のMO
S・FET回路とを有して構成し、前記コンプリメンタ
リ構成の各電力増幅MOS・FETが同時に導通しない
ように前記各遅延回路の遅延時間を設定したことを特徴
とするオーディオ用MOS・FET電力増幅回路を提供
し、請求項2に記載された発明は、正負の直流電圧電源
を使用してその中点を基準GNDとして回路構成され、
オーディオ信号を変調した所定の正電圧の矩形波入力信
号を増幅するオーディオ用MOS・FET電力増幅回路
であって、前記所定の正電圧の半分の電圧を出力する直
流電圧電源と、前記正の直流電圧電源と前記所定の正電
圧の略半分の電圧を出力する直流電圧電源との間に接続
され、前記矩形波入力信号のうち前記所定の正電圧の略
半分の電圧以上の期間の信号である第1の入力信号と、
前記第1の入力信号を第1の遅延回路を介して出力した
第1の遅延信号とが共に供給されて、前記両信号に共通
な前記所定の正電圧の半分の電圧以上の信号期間を有す
る第1の矩形波信号を出力する第1の入力回路と、前記
負の直流電圧電源と前記所定の正電圧の略半分の電圧を
出力する直流電圧電源との間に接続され、前記矩形波入
力信号のうち前記所定の正電圧の略半分の電圧未満の期
間の信号である第2の入力信号と、前記第2の入力信号
を第2の遅延回路を介して出力した第2の遅延信号とが
共に供給されて、前記両信号に共通な前記所定の正電圧
の半分の電圧未満の信号期間を有する第2の矩形波信号
を出力する第2の入力回路と、前記第1の矩形波信号が
供給される一方の電力増幅MOS・FETと前記第2の
矩形波信号が供給される他方の電力増幅MOS・FET
とよりなり、前記正負の直流電圧電源間に接続されるコ
ンプリメンタリ構成のMOS・FET回路とを有して構
成し、前記コンプリメンタリ構成の各電力増幅MOS・
FETが同時に導通しないように前記各遅延回路の遅延
時間を設定したことを特徴とするオーディオ用MOS・
FET電力増幅回路を提供する。
決するために、請求項1に記載された発明は、正負の直
流電圧電源を使用してその中点を基準GNDとして回路
構成され、オーディオ信号を変調した正負の電圧の矩形
波入力信号を増幅するオーディオ用MOS・FET電力
増幅回路であって、前記正の直流電圧電源と前記基準G
NDとの間に接続され、前記矩形波入力信号のうち正の
電圧の期間の信号である第1の入力信号と、前記第1の
入力信号を第1の遅延回路を介して出力した第1の遅延
信号とが共に供給されて、前記両信号に共通な正の電圧
信号期間を有する第1の矩形波信号を出力する第1の入
力回路と、前記負の直流電圧電源と前記基準GNDとの
間に接続され、前記矩形波入力信号のうち負の電圧の期
間の信号である第2の入力信号と、前記第2の入力信号
を第2の遅延回路を介して出力した第2の遅延信号とが
共に供給されて、前記両信号に共通な負の電圧信号期間
を有する第2の矩形波信号を出力する第2の入力回路
と、前記第1の矩形波信号が供給される一方の電力増幅
MOS・FETと前記第2の矩形波信号が供給される他
方の電力増幅MOS・FETとよりなり、前記正負の直
流電圧電源間に接続されるコンプリメンタリ構成のMO
S・FET回路とを有して構成し、前記コンプリメンタ
リ構成の各電力増幅MOS・FETが同時に導通しない
ように前記各遅延回路の遅延時間を設定したことを特徴
とするオーディオ用MOS・FET電力増幅回路を提供
し、請求項2に記載された発明は、正負の直流電圧電源
を使用してその中点を基準GNDとして回路構成され、
オーディオ信号を変調した所定の正電圧の矩形波入力信
号を増幅するオーディオ用MOS・FET電力増幅回路
であって、前記所定の正電圧の半分の電圧を出力する直
流電圧電源と、前記正の直流電圧電源と前記所定の正電
圧の略半分の電圧を出力する直流電圧電源との間に接続
され、前記矩形波入力信号のうち前記所定の正電圧の略
半分の電圧以上の期間の信号である第1の入力信号と、
前記第1の入力信号を第1の遅延回路を介して出力した
第1の遅延信号とが共に供給されて、前記両信号に共通
な前記所定の正電圧の半分の電圧以上の信号期間を有す
る第1の矩形波信号を出力する第1の入力回路と、前記
負の直流電圧電源と前記所定の正電圧の略半分の電圧を
出力する直流電圧電源との間に接続され、前記矩形波入
力信号のうち前記所定の正電圧の略半分の電圧未満の期
間の信号である第2の入力信号と、前記第2の入力信号
を第2の遅延回路を介して出力した第2の遅延信号とが
共に供給されて、前記両信号に共通な前記所定の正電圧
の半分の電圧未満の信号期間を有する第2の矩形波信号
を出力する第2の入力回路と、前記第1の矩形波信号が
供給される一方の電力増幅MOS・FETと前記第2の
矩形波信号が供給される他方の電力増幅MOS・FET
とよりなり、前記正負の直流電圧電源間に接続されるコ
ンプリメンタリ構成のMOS・FET回路とを有して構
成し、前記コンプリメンタリ構成の各電力増幅MOS・
FETが同時に導通しないように前記各遅延回路の遅延
時間を設定したことを特徴とするオーディオ用MOS・
FET電力増幅回路を提供する。
【0008】すなわち、従来のオーディオ用MOS・F
ET電力増幅回路の問題点を解決するために、 コンプリメンタリ構成の出力回路を駆動出来るように
した。 正負の直流電圧電源でその中点を基準GNDとして信
号を扱うオーディオ回路に適する回路構成とした。
ET電力増幅回路の問題点を解決するために、 コンプリメンタリ構成の出力回路を駆動出来るように
した。 正負の直流電圧電源でその中点を基準GNDとして信
号を扱うオーディオ回路に適する回路構成とした。
【0009】出力電力増幅MOS・FETが同時にO
Nして過大電流が流れ、回路素子を破壊することがない
よう、デッドタイム(両方ともにOFF)を各出力電力
増幅MOS・FETについて個々に、簡単に設定出来る
時定数回路(遅延回路)とした。 入力回路のトランジスタ(Q1,Q2)のエミッタ
に、例えば、2.5V定電圧電源回路を接続して、5V
ロジック系入力信号とダイレクトに接続出来るようにし
た。
Nして過大電流が流れ、回路素子を破壊することがない
よう、デッドタイム(両方ともにOFF)を各出力電力
増幅MOS・FETについて個々に、簡単に設定出来る
時定数回路(遅延回路)とした。 入力回路のトランジスタ(Q1,Q2)のエミッタ
に、例えば、2.5V定電圧電源回路を接続して、5V
ロジック系入力信号とダイレクトに接続出来るようにし
た。
【0010】上記は、正負の直流電圧電源でその中
点を基準GNDとする入力信号に対して、それぞれ、正
電圧電源側、負電圧電源側に展開するコンプリメンタリ
・トランジスタ回路構成にすることにより達成した。上
記は、カスコード接続したトランジスタの一方を抵抗
とコンデンサ(CR)の時定数でONを任意の時間遅ら
せることにより、回路全体としては、OFFは瞬時、O
Nは任意時間遅れとすることにより、回路素子が破壊さ
れるのを防止した。
点を基準GNDとする入力信号に対して、それぞれ、正
電圧電源側、負電圧電源側に展開するコンプリメンタリ
・トランジスタ回路構成にすることにより達成した。上
記は、カスコード接続したトランジスタの一方を抵抗
とコンデンサ(CR)の時定数でONを任意の時間遅ら
せることにより、回路全体としては、OFFは瞬時、O
Nは任意時間遅れとすることにより、回路素子が破壊さ
れるのを防止した。
【0011】上記では、上記に加えて、入力回路のト
ランジスタ(Q1,Q2)のエミッタに2.5V定電圧
電源回路を追加接続することにより、正負の電圧の矩形
波入力信号ではない5Vロジック系入力信号に対しても
ダイレクトに接続出来るようにした。
ランジスタ(Q1,Q2)のエミッタに2.5V定電圧
電源回路を追加接続することにより、正負の電圧の矩形
波入力信号ではない5Vロジック系入力信号に対しても
ダイレクトに接続出来るようにした。
【0012】
【発明の実施の形態】本発明のオーディオ用MOS・F
ET電力増幅回路の実施の形態につき、好ましい一実施
例により、以下に図と共に説明する。本発明のオーディ
オ用MOS・FET電力増幅回路の一実施例のブロック
構成について、図1と共に説明する。
ET電力増幅回路の実施の形態につき、好ましい一実施
例により、以下に図と共に説明する。本発明のオーディ
オ用MOS・FET電力増幅回路の一実施例のブロック
構成について、図1と共に説明する。
【0013】図1に示される本発明のオーディオ用MO
S・FET電力増幅回路の一実施例は、第1、第2の遅
延回路(時定数回路R1,C1、R2,C2)及びカスコ
ード接続されたトランジスタを有して構成される第1、
第2の入力回路(Q1,Q3、Q2, Q4)、第1、第
2のコンプリメンタリ構成のエミッタフォロワ回路(Q
5,Q7、Q6,Q8)、コンプリメンタリ構成のMOS
・FET回路(X1,X2)、及び正負の直流電圧電源(±
Vccp)より構成されている。
S・FET電力増幅回路の一実施例は、第1、第2の遅
延回路(時定数回路R1,C1、R2,C2)及びカスコ
ード接続されたトランジスタを有して構成される第1、
第2の入力回路(Q1,Q3、Q2, Q4)、第1、第
2のコンプリメンタリ構成のエミッタフォロワ回路(Q
5,Q7、Q6,Q8)、コンプリメンタリ構成のMOS
・FET回路(X1,X2)、及び正負の直流電圧電源(±
Vccp)より構成されている。
【0014】本発明のオーディオ用MOS・FET電力
増幅回路の動作の概要について、説明する。入力電圧V
sとして、正負のある値を持った矩形波電圧が印加され
る。ここでは、説明を簡単にするため、抵抗R0=0と
する。また、入力電圧Vsの正負の電圧の値を±V1と
し、まず、+V1の正の直流電圧が印加されたときの説
明を行う。
増幅回路の動作の概要について、説明する。入力電圧V
sとして、正負のある値を持った矩形波電圧が印加され
る。ここでは、説明を簡単にするため、抵抗R0=0と
する。また、入力電圧Vsの正負の電圧の値を±V1と
し、まず、+V1の正の直流電圧が印加されたときの説
明を行う。
【0015】(1)入力電圧+V1が印加されると、負
の電圧電源側の回路は、直ちにOFFする。ただし、電
力増幅MOS・FET(X2)は、OFFするのに、品
種により異なるが、数十nsecから数百nsecを要
する。
の電圧電源側の回路は、直ちにOFFする。ただし、電
力増幅MOS・FET(X2)は、OFFするのに、品
種により異なるが、数十nsecから数百nsecを要
する。
【0016】(2)正電圧電源側の回路は、抵抗R1,コ
ンデンサC1の時定数により、NPNトランジスタQ1
が遅延されてONするまでは、どのトランジスタもON
しない。NPNトランジスタQ1が遅延されてONした
後は、NPNトランジスタQ3のベースエミッタ間の電
圧をVbe3とすると、NPNトランジスタQ3には、
(V1−Vbe3)/R3なる電流が流れる。よって、抵抗
R5の両端には、(V1−Vbe3)R5/R3なる電圧が発
生する。
ンデンサC1の時定数により、NPNトランジスタQ1
が遅延されてONするまでは、どのトランジスタもON
しない。NPNトランジスタQ1が遅延されてONした
後は、NPNトランジスタQ3のベースエミッタ間の電
圧をVbe3とすると、NPNトランジスタQ3には、
(V1−Vbe3)/R3なる電流が流れる。よって、抵抗
R5の両端には、(V1−Vbe3)R5/R3なる電圧が発
生する。
【0017】この電圧はPNPトランジスタQ7による
エミッタフォロワを通して、電力増幅MOS・FET
(X1)のゲートを駆動して、電力増幅MOS・FET
(X1)がONとなる。この電力増幅MOS・FET
(X1)がONするまでの時間は、MOS・FET(X
2)がOFFする時間より長くなるように、入力信号を
遅延させる遅延回路(時定数回路)の抵抗R1,コンデ
ンサC1の時定数を選定することにより設定出来る。
エミッタフォロワを通して、電力増幅MOS・FET
(X1)のゲートを駆動して、電力増幅MOS・FET
(X1)がONとなる。この電力増幅MOS・FET
(X1)がONするまでの時間は、MOS・FET(X
2)がOFFする時間より長くなるように、入力信号を
遅延させる遅延回路(時定数回路)の抵抗R1,コンデ
ンサC1の時定数を選定することにより設定出来る。
【0018】これにより、上下の電力増幅MOS・FE
T(X1,X2)が同時にONして、瞬時過大電流が流
れて回路(素子)が破壊するのを防止出来る。これが遅
延回路(デッドタイム設定回路)の設定である。
T(X1,X2)が同時にONして、瞬時過大電流が流
れて回路(素子)が破壊するのを防止出来る。これが遅
延回路(デッドタイム設定回路)の設定である。
【0019】つぎに、入力電圧Vsとして、−V1の負の
直流電圧が印加されたときの説明をする。 (3)入力電圧−V1が印加されると、正の電圧電源側
の方の回路は、直ちにOFFする。ただし、電力増幅M
OS・FET(X1)は、OFFするのに、品種にもよ
るが、数十nsecから数百nsecを要する。
直流電圧が印加されたときの説明をする。 (3)入力電圧−V1が印加されると、正の電圧電源側
の方の回路は、直ちにOFFする。ただし、電力増幅M
OS・FET(X1)は、OFFするのに、品種にもよ
るが、数十nsecから数百nsecを要する。
【0020】(4)負電源側の回路は、抵抗R2,コン
デンサC2の時定数により、PNPトランジスタQ2が
ONするまでは、どのトランジスタもONしない。トラ
ンジスタQ2がONした後は、PNPトランジスタQ4
のベースエミッタ間の電圧をVbe4とすると、トランジ
スタQ4には、(V1−Vbe4)/R4なる電流が流れ、抵
抗R6の両端には、(V1−Vbe4)R6/R4なる電圧が
発生する。
デンサC2の時定数により、PNPトランジスタQ2が
ONするまでは、どのトランジスタもONしない。トラ
ンジスタQ2がONした後は、PNPトランジスタQ4
のベースエミッタ間の電圧をVbe4とすると、トランジ
スタQ4には、(V1−Vbe4)/R4なる電流が流れ、抵
抗R6の両端には、(V1−Vbe4)R6/R4なる電圧が
発生する。
【0021】この電圧はNPNトランジスタQ8による
エミッタフォロワを通して、電力増幅MOS・FET
(X2)のゲートを駆動して電力増幅MOS・FET
(X2)をONとする。この電力増幅MOS・FET
(X2)がONするまでの時間は、MOS・FET(X
1)がOFFする時間より長くなるように、入力を遅延
させる遅延回路(時定数回路)の抵抗R2、コンデンサ
C2の時定数を選定することにより設定出来る。
エミッタフォロワを通して、電力増幅MOS・FET
(X2)のゲートを駆動して電力増幅MOS・FET
(X2)をONとする。この電力増幅MOS・FET
(X2)がONするまでの時間は、MOS・FET(X
1)がOFFする時間より長くなるように、入力を遅延
させる遅延回路(時定数回路)の抵抗R2、コンデンサ
C2の時定数を選定することにより設定出来る。
【0022】これにより、上下の電力増幅MOS・FE
T(X1,X2)が同時にONして、瞬時過大電流が流
れて破壊することを防止出来る。これが遅延回路(デッ
ドタイム設定回路)の設定である。
T(X1,X2)が同時にONして、瞬時過大電流が流
れて破壊することを防止出来る。これが遅延回路(デッ
ドタイム設定回路)の設定である。
【0023】(5)デッドタイム設定回路については、上
下の電力増幅MOS・FET(X1,X2)は、それぞ
れPチャンネルとNチャンネルであるため、特性が揃っ
ていることは少なく、それぞれの電力増幅MOS・FE
T(X1,X2)のOFFするまでの時間に合わせた設
定が必要となる。
下の電力増幅MOS・FET(X1,X2)は、それぞ
れPチャンネルとNチャンネルであるため、特性が揃っ
ていることは少なく、それぞれの電力増幅MOS・FE
T(X1,X2)のOFFするまでの時間に合わせた設
定が必要となる。
【0024】本発明では、Pチャンネル電力増幅MOS
・FET(X1)については、このMOS・FET(X
1)がOFFする時間より長くなるように、抵抗R2,
コンデンサC2の時定数を個別に設定出来、また、Nチ
ャンネル電力増幅MOS・FET(X2)については、
このMOS・FET(X2)がOFFする時間より長く
なるように、抵抗R1,コンデンサC1の時定数を個別
に設定出来る。
・FET(X1)については、このMOS・FET(X
1)がOFFする時間より長くなるように、抵抗R2,
コンデンサC2の時定数を個別に設定出来、また、Nチ
ャンネル電力増幅MOS・FET(X2)については、
このMOS・FET(X2)がOFFする時間より長く
なるように、抵抗R1,コンデンサC1の時定数を個別
に設定出来る。
【0025】(6)また、各電力増幅MOS・FET(X
1,X2のゲート駆動電圧の最大値については、上記の
V1,R3〜R6によって決定されるが、これらの値
を、NPNトランジスタQ3またはPNPトランジスタ
Q4に電流が流れた時に、飽和しないように(NPNト
ランジスタQ3またはPNPトランジスタQ4のコレク
タエミッタ間電圧が略ゼロにならないように)設定し、
常に能動状態に置いておくことにより、NPNトランジ
スタQ3またはPNPトランジスタQ4が、OFFする
時間は無視することが出来る。
1,X2のゲート駆動電圧の最大値については、上記の
V1,R3〜R6によって決定されるが、これらの値
を、NPNトランジスタQ3またはPNPトランジスタ
Q4に電流が流れた時に、飽和しないように(NPNト
ランジスタQ3またはPNPトランジスタQ4のコレク
タエミッタ間電圧が略ゼロにならないように)設定し、
常に能動状態に置いておくことにより、NPNトランジ
スタQ3またはPNPトランジスタQ4が、OFFする
時間は無視することが出来る。
【0026】(7)また、NPNトランジスタQ5とPN
PトランジスタQ7、PNPトランジスタQ6とNPN
トランジスタQ8は基本的なコンプリメンタリ型のエミ
ッタフォロワ回路を構成するものであり、電力増幅MO
S・FET(X1,X2)のゲートを高速駆動してい
る。
PトランジスタQ7、PNPトランジスタQ6とNPN
トランジスタQ8は基本的なコンプリメンタリ型のエミ
ッタフォロワ回路を構成するものであり、電力増幅MO
S・FET(X1,X2)のゲートを高速駆動してい
る。
【0027】ここで、抵抗R7,R8は、ONする時の
みゲート電圧の立ち上がりを適当な値に設定してONす
るときのスイッチングノイズを低減するためのものであ
る。 (8)以上、正電圧電源側の回路と負電圧電源側の回路に
分けてそれぞれ説明した。正電圧電源側の遅延回路を有
する入力回路(第1の入力回路)は、入力信号とその入
力を遅延回路を介して出力される遅延信号とが供給され
て、遅延信号の立ち上がりでONし、入力信号の立下り
でOFFする両者に共通な正の電圧信号期間を有する信
号を出力するAND回路を形成している。同様に、負電
圧電源側の遅延回路を有する入力回路(第2の入力回
路)も、入力信号と遅延信号に共通な負の電圧信号期間
を有する信号を出力するAND回路を形成している。
みゲート電圧の立ち上がりを適当な値に設定してONす
るときのスイッチングノイズを低減するためのものであ
る。 (8)以上、正電圧電源側の回路と負電圧電源側の回路に
分けてそれぞれ説明した。正電圧電源側の遅延回路を有
する入力回路(第1の入力回路)は、入力信号とその入
力を遅延回路を介して出力される遅延信号とが供給され
て、遅延信号の立ち上がりでONし、入力信号の立下り
でOFFする両者に共通な正の電圧信号期間を有する信
号を出力するAND回路を形成している。同様に、負電
圧電源側の遅延回路を有する入力回路(第2の入力回
路)も、入力信号と遅延信号に共通な負の電圧信号期間
を有する信号を出力するAND回路を形成している。
【0028】図2に、本発明のオーディオ用MOS・F
ET電力増幅回路の入出力電圧のタイミングチャートの
一実施例を示した。実線で示される正の矩形波の入力電
圧Vsは、遅延回路であるデッドタイム設定回路の抵抗
R1,コンデンサC1によりデッドタイム分遅延され
て、点線で示されるPチャンネルゲート駆動電圧VP
(図2では、VPは+Vccを0.0Vとして表示)とさ
れる。また、実線で示される負の矩形波の入力電圧Vs
は、同様にして、デッドタイム設定回路の抵抗R2, コ
ンデンサC2によりデッドタイム分遅延されて、一点鎖
線で示されるNチャンネルゲート駆動電圧VN(図2で
は、VNは-Vccを0.0Vとして表示)とされる。
ET電力増幅回路の入出力電圧のタイミングチャートの
一実施例を示した。実線で示される正の矩形波の入力電
圧Vsは、遅延回路であるデッドタイム設定回路の抵抗
R1,コンデンサC1によりデッドタイム分遅延され
て、点線で示されるPチャンネルゲート駆動電圧VP
(図2では、VPは+Vccを0.0Vとして表示)とさ
れる。また、実線で示される負の矩形波の入力電圧Vs
は、同様にして、デッドタイム設定回路の抵抗R2, コ
ンデンサC2によりデッドタイム分遅延されて、一点鎖
線で示されるNチャンネルゲート駆動電圧VN(図2で
は、VNは-Vccを0.0Vとして表示)とされる。
【0029】図3に本発明のオーディオ用MOS・FE
T電力増幅回路の一応用例の回路のブロック構成を示
す。このオーディオ用電力増幅MOS・FET回路33
は、前段に、積分器31、ヒステリシス電圧付きコンパ
レータ32を接続し、オーディオ用電力増幅MOS・F
ET回路33の出力を積分器31に抵抗R32を介して負
帰還(ネガティブフィードバック)をかけて、積分器3
1にアナログ入力信号を加えることにより、簡単にDク
ラスのオーディオパワーアンプが構成出来る。図3にお
いては、オーディオ用電力増幅MOS・FET回路33
の出力は、コイルL31とコンデンサC32よりなるロ
ーパスフィルタ(LPF)を介して、スピーカSPに接
続されている。
T電力増幅回路の一応用例の回路のブロック構成を示
す。このオーディオ用電力増幅MOS・FET回路33
は、前段に、積分器31、ヒステリシス電圧付きコンパ
レータ32を接続し、オーディオ用電力増幅MOS・F
ET回路33の出力を積分器31に抵抗R32を介して負
帰還(ネガティブフィードバック)をかけて、積分器3
1にアナログ入力信号を加えることにより、簡単にDク
ラスのオーディオパワーアンプが構成出来る。図3にお
いては、オーディオ用電力増幅MOS・FET回路33
の出力は、コイルL31とコンデンサC32よりなるロ
ーパスフィルタ(LPF)を介して、スピーカSPに接
続されている。
【0030】つぎに、本発明のオーディオ用MOS・F
ET電力増幅回路の他の実施例の構成について、図4と
共に説明する。図4に示される本発明のオーディオ用M
OS・FET電力増幅回路の他の実施例は、第1、第2
の遅延回路(時定数回路R1,C1、R2,C2)及びカ
スコード接続されたトランジスタを有して構成される第
1、第2の入力回路(Q1,Q3、Q2,Q4)、第1、
第2のコンプリメンタリ構成のエミッタフォロワ回路
(Q5,Q7、Q6,Q8)、コンプリメンタリ構成のM
OS・FET回路(X1,X2)、正負の直流電圧電源(±
Vccp)、及び+2.5Vの定電圧電源(Vcp)より構成
されている。
ET電力増幅回路の他の実施例の構成について、図4と
共に説明する。図4に示される本発明のオーディオ用M
OS・FET電力増幅回路の他の実施例は、第1、第2
の遅延回路(時定数回路R1,C1、R2,C2)及びカ
スコード接続されたトランジスタを有して構成される第
1、第2の入力回路(Q1,Q3、Q2,Q4)、第1、
第2のコンプリメンタリ構成のエミッタフォロワ回路
(Q5,Q7、Q6,Q8)、コンプリメンタリ構成のM
OS・FET回路(X1,X2)、正負の直流電圧電源(±
Vccp)、及び+2.5Vの定電圧電源(Vcp)より構成
されている。
【0031】図4に示される本発明のオーディオ用MO
S・FET電力増幅回路において、図1に示されるオー
ディオ用MOS・FET電力増幅回路の一実施例の回路
構成と同じ構成箇所の説明は省略する。入力信号が、+
5Vロジック系入力信号の場合について、以下に説明す
る。本発明では、図1に示される、オーディオ信号を変
調した正負の電圧の矩形波入力信号ではなく、オーディ
オ信号を変調した所定の正電圧(例えば5V)の矩形波
入力信号が図4に示される入力に入力電圧Vsとして供
給される。これに対応させるために、5Vロジック系入
力信号の5Vの半分の2.5Vの定電圧電源(図4の電
源Vcp)を図1の回路に追加して構成したものが図4に
示される回路であり、図4は、5Vの矩形波入力信号が
供給されて動作する回路となされている。
S・FET電力増幅回路において、図1に示されるオー
ディオ用MOS・FET電力増幅回路の一実施例の回路
構成と同じ構成箇所の説明は省略する。入力信号が、+
5Vロジック系入力信号の場合について、以下に説明す
る。本発明では、図1に示される、オーディオ信号を変
調した正負の電圧の矩形波入力信号ではなく、オーディ
オ信号を変調した所定の正電圧(例えば5V)の矩形波
入力信号が図4に示される入力に入力電圧Vsとして供
給される。これに対応させるために、5Vロジック系入
力信号の5Vの半分の2.5Vの定電圧電源(図4の電
源Vcp)を図1の回路に追加して構成したものが図4に
示される回路であり、図4は、5Vの矩形波入力信号が
供給されて動作する回路となされている。
【0032】第1の入力回路(Q1,Q3)は、前記正
の直流電圧電源(Vcc)と前記所定の正電圧(5V)の
半分の電圧を出力する直流電圧電源との間に接続され、
前記所定の正電圧の半分の電圧(2.5V)以上の矩形
波入力の第1の入力信号と、前記第1の入力信号を第1
の遅延回路を介して出力した遅延信号とが共に供給され
て、前記両信号に共通な前記所定の正電圧の半分の電圧
(2.5V)以上の信号期間を有する第1の矩形波信号
を出力するAND回路を形成している。
の直流電圧電源(Vcc)と前記所定の正電圧(5V)の
半分の電圧を出力する直流電圧電源との間に接続され、
前記所定の正電圧の半分の電圧(2.5V)以上の矩形
波入力の第1の入力信号と、前記第1の入力信号を第1
の遅延回路を介して出力した遅延信号とが共に供給され
て、前記両信号に共通な前記所定の正電圧の半分の電圧
(2.5V)以上の信号期間を有する第1の矩形波信号
を出力するAND回路を形成している。
【0033】同様にして、第2の入力回路(Q2,Q
4)は、前記負の直流電圧電源(-Vcc)と前記所定の
正電圧(5V)の半分の電圧を出力する直流電圧電源と
の間に接続され、前記所定の正電圧の半分の電圧(2.
5V)未満の矩形波入力の第2の入力信号と、前記第2
の入力信号を第2の遅延回路を介して出力した遅延信号
とが共に供給されて、前記両信号に共通な前記所定の正
電圧の半分の電圧(2.5V)未満の信号期間を有する
第2の矩形波信号を出力するAND回路を形成してい
る。
4)は、前記負の直流電圧電源(-Vcc)と前記所定の
正電圧(5V)の半分の電圧を出力する直流電圧電源と
の間に接続され、前記所定の正電圧の半分の電圧(2.
5V)未満の矩形波入力の第2の入力信号と、前記第2
の入力信号を第2の遅延回路を介して出力した遅延信号
とが共に供給されて、前記両信号に共通な前記所定の正
電圧の半分の電圧(2.5V)未満の信号期間を有する
第2の矩形波信号を出力するAND回路を形成してい
る。
【0034】この第1の入力回路(Q1,Q3)の出力
電圧は、PNPトランジスタQ7によるエミッタフォロ
ワを通して、電力増幅MOS・FET(X1)のゲート
を駆動して、電力増幅MOS・FET(X1)がONと
なる。この電力増幅MOS・FET(X1)がONする
までの時間は、MOS・FET(X2)がOFFする時
間より長くなるように、入力信号を遅延させる遅延回路
(時定数回路)の抵抗R1,コンデンサC1の時定数を選
定することにより設定出来る。
電圧は、PNPトランジスタQ7によるエミッタフォロ
ワを通して、電力増幅MOS・FET(X1)のゲート
を駆動して、電力増幅MOS・FET(X1)がONと
なる。この電力増幅MOS・FET(X1)がONする
までの時間は、MOS・FET(X2)がOFFする時
間より長くなるように、入力信号を遅延させる遅延回路
(時定数回路)の抵抗R1,コンデンサC1の時定数を選
定することにより設定出来る。
【0035】同様にして第2の入力回路(Q2,Q4)
の出力電圧は、NPNトランジスタQ8によるエミッタ
フォロワを通して、電力増幅MOS・FET(X2)の
ゲートを駆動して電力増幅MOS・FET(X2)をO
Nとする。この電力増幅MOS・FET(X2)がON
するまでの時間は、MOS・FET(X1)がOFFす
る時間より長くなるように、入力を遅延させる遅延回路
(時定数回路)の抵抗R2,コンデンサC2の時定数を
選定することにより設定出来る。
の出力電圧は、NPNトランジスタQ8によるエミッタ
フォロワを通して、電力増幅MOS・FET(X2)の
ゲートを駆動して電力増幅MOS・FET(X2)をO
Nとする。この電力増幅MOS・FET(X2)がON
するまでの時間は、MOS・FET(X1)がOFFす
る時間より長くなるように、入力を遅延させる遅延回路
(時定数回路)の抵抗R2,コンデンサC2の時定数を
選定することにより設定出来る。
【0036】これにより、上下の電力増幅MOS・FE
T(X1,X2)が同時にONして、瞬時過大電流が流
れて破壊することを防止出来る。これが遅延回路(デッ
ドタイム設定回路)の設定である。
T(X1,X2)が同時にONして、瞬時過大電流が流
れて破壊することを防止出来る。これが遅延回路(デッ
ドタイム設定回路)の設定である。
【0037】この図4に示される回路は、5Vロジック
系入力信号の5Vの半分の2.5Vの定電圧電源(図4
の電源Vcp)を図1の回路に追加して構成した以外は、
既に説明した図1と全く同じ回路構成で変更の必要はな
く、出力波形も同じものが得られるのが、この回路の特
長である。
系入力信号の5Vの半分の2.5Vの定電圧電源(図4
の電源Vcp)を図1の回路に追加して構成した以外は、
既に説明した図1と全く同じ回路構成で変更の必要はな
く、出力波形も同じものが得られるのが、この回路の特
長である。
【0038】図5に、本発明のオーディオ用MOS・F
ET電力増幅回路の他の実施例の入出力電圧のタイミン
グチャートを示した。実線で示される正の矩形波の5V
の入力電圧Vsが供給される。実線で示される正の矩形
波の基準の2.5V以上の入力電圧Vsは、第1の遅延
回路であるデッドタイム設定回路の抵抗R1,コンデンサ
C1によりデッドタイム分遅延されて、点線で示される
Pチャンネルゲート駆動電圧VP(VPはVccを0.0V
として表示)とされる。
ET電力増幅回路の他の実施例の入出力電圧のタイミン
グチャートを示した。実線で示される正の矩形波の5V
の入力電圧Vsが供給される。実線で示される正の矩形
波の基準の2.5V以上の入力電圧Vsは、第1の遅延
回路であるデッドタイム設定回路の抵抗R1,コンデンサ
C1によりデッドタイム分遅延されて、点線で示される
Pチャンネルゲート駆動電圧VP(VPはVccを0.0V
として表示)とされる。
【0039】実線で示される正の矩形波の基準の2.5
V未満の電圧レベルの入力電圧Vsは、同様にして、第
2の遅延回路であるデッドタイム設定回路の抵抗R2,
コンデンサC2によりデッドタイム分遅延されて、一点
鎖線で示されるNチャンネルゲート駆動電圧VN(VNは
-Vccを0.0Vとして表示)とされる。
V未満の電圧レベルの入力電圧Vsは、同様にして、第
2の遅延回路であるデッドタイム設定回路の抵抗R2,
コンデンサC2によりデッドタイム分遅延されて、一点
鎖線で示されるNチャンネルゲート駆動電圧VN(VNは
-Vccを0.0Vとして表示)とされる。
【0040】2.5Vの低直流電圧電源回路Vcpは、図
6に示されるような、ツェナーダイオードZDと抵抗R
10とより構成される回路で、正の直流電圧+Vccより、
2.5Vの電圧を簡単に得ることが出来る。
6に示されるような、ツェナーダイオードZDと抵抗R
10とより構成される回路で、正の直流電圧+Vccより、
2.5Vの電圧を簡単に得ることが出来る。
【0041】ここで、固定の2.5Vの定直流電圧電源
(図4のVcp)を、正の直流電圧電源の電圧より低い正
の直流電圧電源の電圧を可変に出来る直流電圧可変電源
Vxpに換えて構成することによって、他の回路部分の構
成は換えずに、5V以外の正電圧2×Vxの入力ロジック
系の入力信号にも対応させることが出来る。
(図4のVcp)を、正の直流電圧電源の電圧より低い正
の直流電圧電源の電圧を可変に出来る直流電圧可変電源
Vxpに換えて構成することによって、他の回路部分の構
成は換えずに、5V以外の正電圧2×Vxの入力ロジック
系の入力信号にも対応させることが出来る。
【0042】この場合の可変電圧Vxを出力する正の可変
直流電圧電源回路Vxpは、図7に示されるように、NP
NトランジスタQ10、抵抗R11,R12、及び可変
抵抗VRとより構成される。図7に示される直流可変電
圧電源Vxpによる直流可変電圧Vxは、可変抵抗VR、
抵抗R12とすると、下記の式により得られる(電圧2
×Vxの入力ロジック系の場合)。 直流可変電圧Vx=(Q10のベース・エミッタ間電圧)×
(VR+R12)/R12
直流電圧電源回路Vxpは、図7に示されるように、NP
NトランジスタQ10、抵抗R11,R12、及び可変
抵抗VRとより構成される。図7に示される直流可変電
圧電源Vxpによる直流可変電圧Vxは、可変抵抗VR、
抵抗R12とすると、下記の式により得られる(電圧2
×Vxの入力ロジック系の場合)。 直流可変電圧Vx=(Q10のベース・エミッタ間電圧)×
(VR+R12)/R12
【0043】図3に本発明のオーディオ用MOS・FE
T電力増幅回路の一応用例の回路のブロック構成を示し
たが、オーディオ用電力増幅MOS・FET回路33を
この本発明の他の実施例の回路に換えるだけで、同様に
適用出来る。すなわち、この他の実施例の回路の前段
に、積分器31、ヒステリシス電圧付きコンパレータ3
2を接続し、オーディオ用電力増幅MOS・FET回路
33の出力を積分器31に抵抗R32を介して負帰還をか
けて、積分器31にアナログオーディオ入力信号を加え
ることにより、前記の一実施例の場合と同様に、簡単に
Dクラスのオーディオパワーアンプが構成出来る。
T電力増幅回路の一応用例の回路のブロック構成を示し
たが、オーディオ用電力増幅MOS・FET回路33を
この本発明の他の実施例の回路に換えるだけで、同様に
適用出来る。すなわち、この他の実施例の回路の前段
に、積分器31、ヒステリシス電圧付きコンパレータ3
2を接続し、オーディオ用電力増幅MOS・FET回路
33の出力を積分器31に抵抗R32を介して負帰還をか
けて、積分器31にアナログオーディオ入力信号を加え
ることにより、前記の一実施例の場合と同様に、簡単に
Dクラスのオーディオパワーアンプが構成出来る。
【0044】図8に本発明のオーディオ用MOS・FE
T電力増幅回路とデジタル信号処理部とのダイレクト接
続の一例を示した。図8に示されるようにデジタル信号
処理部81と本発明の回路82とのダイレクト接続が出
来、すなわち、ビットストリーム形式のデジタルオーデ
ィオ信号をデジタル信号処理部81よりこの本発明の回
路82に供給すれば、この本発明の回路が動作し、この
出力をローパスフィルタ(LPF)83を通してスピー
カSPに接続すれば、回路の変更をほとんどしなくと
も、オーディオ再生信号が得られるという大きなメリッ
トがある。なお、本発明の回路82とし、デジタル信号
処理部81の出力が正負の電圧の矩形波信号である場合
は図1に示される回路を、デジタル信号処理部81の出
力が所定の正の電圧の矩形波信号である場合には図4に
示される回路をそれぞれ選択すればよい。
T電力増幅回路とデジタル信号処理部とのダイレクト接
続の一例を示した。図8に示されるようにデジタル信号
処理部81と本発明の回路82とのダイレクト接続が出
来、すなわち、ビットストリーム形式のデジタルオーデ
ィオ信号をデジタル信号処理部81よりこの本発明の回
路82に供給すれば、この本発明の回路が動作し、この
出力をローパスフィルタ(LPF)83を通してスピー
カSPに接続すれば、回路の変更をほとんどしなくと
も、オーディオ再生信号が得られるという大きなメリッ
トがある。なお、本発明の回路82とし、デジタル信号
処理部81の出力が正負の電圧の矩形波信号である場合
は図1に示される回路を、デジタル信号処理部81の出
力が所定の正の電圧の矩形波信号である場合には図4に
示される回路をそれぞれ選択すればよい。
【0045】
【発明の効果】以上に説明したように、請求項1に記載
された発明は、正負の直流電圧電源を使用してその中点
を基準GNDとして回路構成され、オーディオ信号を変
調した正負の電圧の矩形波入力信号を増幅するオーディ
オ用MOS・FET電力増幅回路であって、前記正の直
流電圧電源と前記基準GNDとの間に接続され、前記矩
形波入力信号のうち正の電圧の期間の信号である第1の
入力信号と、前記第1の入力信号を第1の遅延回路を介
して出力した第1の遅延信号とが共に供給されて、前記
両信号に共通な正の電圧信号期間を有する第1の矩形波
信号を出力する第1の入力回路と、前記負の直流電圧電
源と前記基準GNDとの間に接続され、前記矩形波入力
信号のうち負の電圧の期間の信号である第2の入力信号
と、前記第2の入力信号を第2の遅延回路を介して出力
した第2の遅延信号とが共に供給されて、前記両信号に
共通な負の電圧信号期間を有する第2の矩形波信号を出
力する第2の入力回路と、前記第1の矩形波信号が供給
される一方の電力増幅MOS・FETと前記第2の矩形
波信号が供給される他方の電力増幅MOS・FETとよ
りなり、前記正負の直流電圧電源間に接続されるコンプ
リメンタリ構成のMOS・FET回路とを有して構成
し、前記コンプリメンタリ構成の各電力増幅MOS・F
ETが同時に導通しないように前記各遅延回路の遅延時
間を設定したので、正負の直流電圧電源だけで、他に何
種類もの電源電圧を使用しない簡単な電源構成で、供給
されるオーディオ信号を変調した正負の矩形波電圧の形
態の入力に対応出来、過大電流でMOS・FET等の回
路素子が破壊することのない安定したコンプリメンタリ
構成のオーディオ用MOS・FET電力増幅回路を提供
出来る。
された発明は、正負の直流電圧電源を使用してその中点
を基準GNDとして回路構成され、オーディオ信号を変
調した正負の電圧の矩形波入力信号を増幅するオーディ
オ用MOS・FET電力増幅回路であって、前記正の直
流電圧電源と前記基準GNDとの間に接続され、前記矩
形波入力信号のうち正の電圧の期間の信号である第1の
入力信号と、前記第1の入力信号を第1の遅延回路を介
して出力した第1の遅延信号とが共に供給されて、前記
両信号に共通な正の電圧信号期間を有する第1の矩形波
信号を出力する第1の入力回路と、前記負の直流電圧電
源と前記基準GNDとの間に接続され、前記矩形波入力
信号のうち負の電圧の期間の信号である第2の入力信号
と、前記第2の入力信号を第2の遅延回路を介して出力
した第2の遅延信号とが共に供給されて、前記両信号に
共通な負の電圧信号期間を有する第2の矩形波信号を出
力する第2の入力回路と、前記第1の矩形波信号が供給
される一方の電力増幅MOS・FETと前記第2の矩形
波信号が供給される他方の電力増幅MOS・FETとよ
りなり、前記正負の直流電圧電源間に接続されるコンプ
リメンタリ構成のMOS・FET回路とを有して構成
し、前記コンプリメンタリ構成の各電力増幅MOS・F
ETが同時に導通しないように前記各遅延回路の遅延時
間を設定したので、正負の直流電圧電源だけで、他に何
種類もの電源電圧を使用しない簡単な電源構成で、供給
されるオーディオ信号を変調した正負の矩形波電圧の形
態の入力に対応出来、過大電流でMOS・FET等の回
路素子が破壊することのない安定したコンプリメンタリ
構成のオーディオ用MOS・FET電力増幅回路を提供
出来る。
【0046】また、請求項2に記載された発明は、正負
の直流電圧電源を使用してその中点を基準GNDとして
回路構成され、オーディオ信号を変調した所定の正電圧
の矩形波入力信号を増幅するオーディオ用MOS・FE
T電力増幅回路であって、前記所定の正電圧の半分の電
圧を出力する直流電圧電源と、前記正の直流電圧電源と
前記所定の正電圧の略半分の電圧を出力する直流電圧電
源との間に接続され、前記矩形波入力信号のうち前記所
定の正電圧の略半分の電圧以上の期間の信号である第1
の入力信号と、前記第1の入力信号を第1の遅延回路を
介して出力した第1の遅延信号とが共に供給されて、前
記両信号に共通な前記所定の正電圧の半分の電圧以上の
信号期間を有する第1の矩形波信号を出力する第1の入
力回路と、前記負の直流電圧電源と前記所定の正電圧の
略半分の電圧を出力する直流電圧電源との間に接続さ
れ、前記矩形波入力信号のうち前記所定の正電圧の略半
分の電圧未満の期間の信号である第2の入力信号と、前
記第2の入力信号を第2の遅延回路を介して出力した第
2の遅延信号とが共に供給されて、前記両信号に共通な
前記所定の正電圧の半分の電圧未満の信号期間を有する
第2の矩形波信号を出力する第2の入力回路と、前記第
1の矩形波信号が供給される一方の電力増幅MOS・F
ETと前記第2の矩形波信号が供給される他方の電力増
幅MOS・FETとよりなり、前記正負の直流電圧電源
間に接続されるコンプリメンタリ構成のMOS・FET
回路とを有して構成し、前記コンプリメンタリ構成の各
電力増幅MOS・FETが同時に導通しないように前記
各遅延回路の遅延時間を設定したので、供給されるオー
ディオ信号を変調した正の矩形波電圧の形態の入力に対
応出来、過大電流でMOS・FET等の回路素子が破壊
することのない安定したコンプリメンタリ構成のオーデ
ィオ用MOS・FET電力増幅回路を提供出来る。
の直流電圧電源を使用してその中点を基準GNDとして
回路構成され、オーディオ信号を変調した所定の正電圧
の矩形波入力信号を増幅するオーディオ用MOS・FE
T電力増幅回路であって、前記所定の正電圧の半分の電
圧を出力する直流電圧電源と、前記正の直流電圧電源と
前記所定の正電圧の略半分の電圧を出力する直流電圧電
源との間に接続され、前記矩形波入力信号のうち前記所
定の正電圧の略半分の電圧以上の期間の信号である第1
の入力信号と、前記第1の入力信号を第1の遅延回路を
介して出力した第1の遅延信号とが共に供給されて、前
記両信号に共通な前記所定の正電圧の半分の電圧以上の
信号期間を有する第1の矩形波信号を出力する第1の入
力回路と、前記負の直流電圧電源と前記所定の正電圧の
略半分の電圧を出力する直流電圧電源との間に接続さ
れ、前記矩形波入力信号のうち前記所定の正電圧の略半
分の電圧未満の期間の信号である第2の入力信号と、前
記第2の入力信号を第2の遅延回路を介して出力した第
2の遅延信号とが共に供給されて、前記両信号に共通な
前記所定の正電圧の半分の電圧未満の信号期間を有する
第2の矩形波信号を出力する第2の入力回路と、前記第
1の矩形波信号が供給される一方の電力増幅MOS・F
ETと前記第2の矩形波信号が供給される他方の電力増
幅MOS・FETとよりなり、前記正負の直流電圧電源
間に接続されるコンプリメンタリ構成のMOS・FET
回路とを有して構成し、前記コンプリメンタリ構成の各
電力増幅MOS・FETが同時に導通しないように前記
各遅延回路の遅延時間を設定したので、供給されるオー
ディオ信号を変調した正の矩形波電圧の形態の入力に対
応出来、過大電流でMOS・FET等の回路素子が破壊
することのない安定したコンプリメンタリ構成のオーデ
ィオ用MOS・FET電力増幅回路を提供出来る。
【図1】本発明のオーディオ用MOS・FET電力増幅
回路の一実施例の回路構成を示した図である。
回路の一実施例の回路構成を示した図である。
【図2】本発明のオーディオ用MOS・FET電力増幅
回路の一実施例の入出力電圧のタイミングチャートを示
した図である。
回路の一実施例の入出力電圧のタイミングチャートを示
した図である。
【図3】本発明のオーディオ用MOS・FET電力増幅
回路の一応用例の回路構成を示した図である。
回路の一応用例の回路構成を示した図である。
【図4】本発明のオーディオ用MOS・FET電力増幅
回路の他の実施例の回路構成を示した図である。
回路の他の実施例の回路構成を示した図である。
【図5】本発明のオーディオ用MOS・FET電力増幅
回路の他の実施例の入出力電圧のタイミングチャートを
示した図である。
回路の他の実施例の入出力電圧のタイミングチャートを
示した図である。
【図6】本発明のオーディオ用MOS・FET電力増幅
回路の他の実施例に使用される2.5Vの直流定電圧電
源回路(Vcp)を示した図である。
回路の他の実施例に使用される2.5Vの直流定電圧電
源回路(Vcp)を示した図である。
【図7】本発明のオーディオ用MOS・FET電力増幅
回路の他の実施例に使用される可変直流電圧Vxを出力
する可変直流電圧電源回路を示した図である。
回路の他の実施例に使用される可変直流電圧Vxを出力
する可変直流電圧電源回路を示した図である。
【図8】本発明のオーディオ用MOS・FET電力増幅
回路とデジタル信号処理部とのダイレクト接続の一例を
示した図である。
回路とデジタル信号処理部とのダイレクト接続の一例を
示した図である。
【図9】従来のオーディオ用MOS・FET電力増幅回
路の一例の構成を示した図である。
路の一例の構成を示した図である。
31 積分器 32 コンパレータ 33 本発明の構成 81 デジタル信号処理部 82 本発明の回路 82A 本発明を構成する駆動回路部 82B 本発明を構成する電力増幅MOS・FET部 83 LPF C1〜C3,C31,C32 コンデンサ L1,L31 コイル Q1,Q3,Q5,Q8,Q10 NPNトランジスタ Q2,Q4,Q6,Q7 PNPトランジスタ R0〜R8,R10〜R12,R31〜R34 抵抗 RL 負荷抵抗 SP スピーカ V1 正の直流電圧電源の電圧VCCより低い電圧の正の
直流電源の電圧 Vcc 正の直流電圧 Vccp 正の直流電圧電源 Vcp 直流電圧2.5Vを出力する直流定電圧電源 VN Nチャンネルゲート駆動電圧 VP Pチャンネルゲート駆動電圧 Vs 入力電圧 Vx 直流可変電圧 Vxp 直流可変電圧Vxを出力する直流可変電圧電源 VR 可変抵抗 X1 Pチャンネル電力増幅MOS・FET X2 Nチャンネル電力増幅MOS・FET ZD ツェナーダイオード
直流電源の電圧 Vcc 正の直流電圧 Vccp 正の直流電圧電源 Vcp 直流電圧2.5Vを出力する直流定電圧電源 VN Nチャンネルゲート駆動電圧 VP Pチャンネルゲート駆動電圧 Vs 入力電圧 Vx 直流可変電圧 Vxp 直流可変電圧Vxを出力する直流可変電圧電源 VR 可変抵抗 X1 Pチャンネル電力増幅MOS・FET X2 Nチャンネル電力増幅MOS・FET ZD ツェナーダイオード
フロントページの続き Fターム(参考) 5J091 AA02 AA18 AA41 CA57 FA19 GP02 HA08 HA10 HA17 HA18 HA19 HA20 HA25 HA26 HA29 HA33 KA15 KA17 KA25 KA31 KA42 KA62 MA01 MA09 MA23 TA01 TA06 UW09 5J092 AA02 AA18 AA41 CA57 FA19 HA08 HA10 HA17 HA18 HA19 HA20 HA25 HA26 HA29 HA33 KA15 KA17 KA25 KA31 KA42 KA62 MA01 MA09 MA23 TA01 TA06
Claims (2)
- 【請求項1】正負の直流電圧電源を使用してその中点を
基準GNDとして回路構成され、オーディオ信号を変調
した正負の電圧の矩形波入力信号を増幅するオーディオ
用MOS・FET電力増幅回路であって、 前記正の直流電圧電源と前記基準GNDとの間に接続さ
れ、前記矩形波入力信号のうち正の電圧の期間の信号で
ある第1の入力信号と、前記第1の入力信号を第1の遅
延回路を介して出力した第1の遅延信号とが共に供給さ
れて、前記両信号に共通な正の電圧信号期間を有する第
1の矩形波信号を出力する第1の入力回路と、 前記負の直流電圧電源と前記基準GNDとの間に接続さ
れ、前記矩形波入力信号のうち負の電圧の期間の信号で
ある第2の入力信号と、前記第2の入力信号を第2の遅
延回路を介して出力した第2の遅延信号とが共に供給さ
れて、前記両信号に共通な負の電圧信号期間を有する第
2の矩形波信号を出力する第2の入力回路と、 前記第1の矩形波信号が供給される一方の電力増幅MO
S・FETと前記第2の矩形波信号が供給される他方の
電力増幅MOS・FETとよりなり、前記正負の直流電
圧電源間に接続されるコンプリメンタリ構成のMOS・
FET回路とを有して構成し、前記コンプリメンタリ構
成の各電力増幅MOS・FETが同時に導通しないよう
に前記各遅延回路の遅延時間を設定したことを特徴とす
るオーディオ用MOS・FET電力増幅回路。 - 【請求項2】正負の直流電圧電源を使用してその中点を
基準GNDとして回路構成され、オーディオ信号を変調
した所定の正電圧の矩形波入力信号を増幅するオーディ
オ用MOS・FET電力増幅回路であって、 前記所定の正電圧の半分の電圧を出力する直流電圧電源
と、 前記正の直流電圧電源と前記所定の正電圧の略半分の電
圧を出力する直流電圧電源との間に接続され、前記矩形
波入力信号のうち前記所定の正電圧の略半分の電圧以上
の期間の信号である第1の入力信号と、前記第1の入力
信号を第1の遅延回路を介して出力した第1の遅延信号
とが共に供給されて、前記両信号に共通な前記所定の正
電圧の半分の電圧以上の信号期間を有する第1の矩形波
信号を出力する第1の入力回路と、 前記負の直流電圧電源と前記所定の正電圧の略半分の電
圧を出力する直流電圧電源との間に接続され、前記矩形
波入力信号のうち前記所定の正電圧の略半分の電圧未満
の期間の信号である第2の入力信号と、前記第2の入力
信号を第2の遅延回路を介して出力した第2の遅延信号
とが共に供給されて、前記両信号に共通な前記所定の正
電圧の半分の電圧未満の信号期間を有する第2の矩形波
信号を出力する第2の入力回路と、 前記第1の矩形波信号が供給される一方の電力増幅MO
S・FETと前記第2の矩形波信号が供給される他方の
電力増幅MOS・FETとよりなり、前記正負の直流電
圧電源間に接続されるコンプリメンタリ構成のMOS・
FET回路とを有して構成し、前記コンプリメンタリ構
成の各電力増幅MOS・FETが同時に導通しないよう
に前記各遅延回路の遅延時間を設定したことを特徴とす
るオーディオ用MOS・FET電力増幅回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001143140A JP2002344250A (ja) | 2001-05-14 | 2001-05-14 | オーディオ用mos・fet電力増幅回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001143140A JP2002344250A (ja) | 2001-05-14 | 2001-05-14 | オーディオ用mos・fet電力増幅回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2002344250A true JP2002344250A (ja) | 2002-11-29 |
Family
ID=18989327
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001143140A Pending JP2002344250A (ja) | 2001-05-14 | 2001-05-14 | オーディオ用mos・fet電力増幅回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2002344250A (ja) |
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004336765A (ja) * | 2003-05-02 | 2004-11-25 | Samsung Electronics Co Ltd | ポップノイズ減少のための音声信号発生装置及び音声信号発生方法 |
KR100502415B1 (ko) * | 2002-12-10 | 2005-07-19 | 삼성전자주식회사 | 보호 회로를 갖는 클래스 디이 파워 앰프 |
CN101826844A (zh) * | 2010-05-06 | 2010-09-08 | 华为技术有限公司 | 一种功率放大器和基于功率放大器的信号放大方法 |
JP2011223554A (ja) * | 2010-03-26 | 2011-11-04 | New Japan Radio Co Ltd | D級増幅器 |
CN104201995A (zh) * | 2014-08-27 | 2014-12-10 | 北京贝威通石油科技有限公司 | 信号放大电路 |
CN105207632A (zh) * | 2014-06-01 | 2015-12-30 | 李凤朝 | 一种功率放大电路 |
WO2018036370A1 (zh) * | 2016-08-22 | 2018-03-01 | 中兴通讯股份有限公司 | 一种缓启动电路及包含该电路的电源板和业务单板 |
WO2019082793A1 (ja) * | 2017-10-23 | 2019-05-02 | 株式会社村田製作所 | 高周波電力増幅回路及び通信装置 |
-
2001
- 2001-05-14 JP JP2001143140A patent/JP2002344250A/ja active Pending
Cited By (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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CN104201995B (zh) * | 2014-08-27 | 2017-12-26 | 北京贝威通石油科技有限公司 | 信号放大电路 |
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