JP2002344250A - オーディオ用ｍｏｓ・ｆｅｔ電力増幅回路 - Google Patents
オーディオ用ｍｏｓ・ｆｅｔ電力増幅回路Info
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- JP2002344250A JP2002344250A JP2001143140A JP2001143140A JP2002344250A JP 2002344250 A JP2002344250 A JP 2002344250A JP 2001143140 A JP2001143140 A JP 2001143140A JP 2001143140 A JP2001143140 A JP 2001143140A JP 2002344250 A JP2002344250 A JP 2002344250A
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Abstract
(57)【要約】
【課題】 過大電流で素子の破壊が起こらないＦＥＴ増
幅回路を提供する。 【解決手段】 音声信号を変調した正負の電圧の矩形波
入力を増幅するＦＥＴ増幅回路であって、前記正直流電
圧電源と接地間に接続され、前記入力と前記入力を第１
遅延回路を介した遅延入力とが供給され、共通な正電圧
信号期間を有する第１矩形波信号を出力する第１入力回
路Ｑ１，Ｑ３と、前記負直流電圧電源と前記接地間に接
続され、前記入力と前記入力を第２遅延回路を介した遅
延入力とが供給され、共通な負電圧信号期間を有する第
２矩形波信号を出力する第２入力回路Ｑ２，Ｑ４と、前
記第１矩形波信号が供給される一方のＦＥＴと前記第２
矩形波信号が供給される他方のＦＥＴとよりなり、前記
正負直流電圧電源間に接続されるコンプリメンタリＦＥ
Ｔ回路Ｘ1，Ｘ２とで構成。
幅回路を提供する。 【解決手段】 音声信号を変調した正負の電圧の矩形波
入力を増幅するＦＥＴ増幅回路であって、前記正直流電
圧電源と接地間に接続され、前記入力と前記入力を第１
遅延回路を介した遅延入力とが供給され、共通な正電圧
信号期間を有する第１矩形波信号を出力する第１入力回
路Ｑ１，Ｑ３と、前記負直流電圧電源と前記接地間に接
続され、前記入力と前記入力を第２遅延回路を介した遅
延入力とが供給され、共通な負電圧信号期間を有する第
２矩形波信号を出力する第２入力回路Ｑ２，Ｑ４と、前
記第１矩形波信号が供給される一方のＦＥＴと前記第２
矩形波信号が供給される他方のＦＥＴとよりなり、前記
正負直流電圧電源間に接続されるコンプリメンタリＦＥ
Ｔ回路Ｘ1，Ｘ２とで構成。
Description
【０００１】
【発明の属する技術分野】オーディオ用ＭＯＳ・ＦＥＴ
電力増幅回路に係り、特に過大電流により回路素子が破
壊されない、簡単な正負の直流電圧電源により駆動され
るＤクラス動作のオーディオ用コンプリメンタリ構成の
ＭＯＳ・ＦＥＴ電力増幅回路に関する。
電力増幅回路に係り、特に過大電流により回路素子が破
壊されない、簡単な正負の直流電圧電源により駆動され
るＤクラス動作のオーディオ用コンプリメンタリ構成の
ＭＯＳ・ＦＥＴ電力増幅回路に関する。
【０００２】
【従来の技術】従来のＭＯＳ・ＦＥＴを使用したオーデ
ィオ用電力増幅回路として、トランジスタ技術（ Ｊｕ
ｌｙ １９９８ Ｐ２６７）に記載されている、同極性の
ＭＯＳ・ＦＥＴを用いたオーディオ用ＭＯＳ・ＦＥＴ電
力増幅回路の一例の構成を図９に示す。この従来のオー
ディオ用ＭＯＳ・ＦＥＴ電力増幅回路の一例は、ＩＣ１
を有する入力アンプ及びＮＦＢブロック９１、コンパレ
ータ９２、波形整形とデッドタイムのコントロールを行
うＩＣ２〜ＩＣ５を有するロジック部９３、出力段を駆
動するドライバＩＣ６を有するハーフブリッジ出力段９
４、及び出力ローパスフィルタ９５より信号回路は構成
され、正負１５Ｖの電源（レギュレータ）９６Ａ，９６
Ｂ、ロジック回路用電源（レギュレータ）９７、及び正
負２４．８Ｖの整流回路９８より電源回路は構成されて
いる。
ィオ用電力増幅回路として、トランジスタ技術（ Ｊｕ
ｌｙ １９９８ Ｐ２６７）に記載されている、同極性の
ＭＯＳ・ＦＥＴを用いたオーディオ用ＭＯＳ・ＦＥＴ電
力増幅回路の一例の構成を図９に示す。この従来のオー
ディオ用ＭＯＳ・ＦＥＴ電力増幅回路の一例は、ＩＣ１
を有する入力アンプ及びＮＦＢブロック９１、コンパレ
ータ９２、波形整形とデッドタイムのコントロールを行
うＩＣ２〜ＩＣ５を有するロジック部９３、出力段を駆
動するドライバＩＣ６を有するハーフブリッジ出力段９
４、及び出力ローパスフィルタ９５より信号回路は構成
され、正負１５Ｖの電源（レギュレータ）９６Ａ，９６
Ｂ、ロジック回路用電源（レギュレータ）９７、及び正
負２４．８Ｖの整流回路９８より電源回路は構成されて
いる。
【０００３】図９に示されるオーディオ用ＭＯＳ・ＦＥ
Ｔ電力増幅回路の一例は、全体の回路は正負の直流電圧
電源駆動の構成になっているが、ハーフブリッジ駆動回
路であるロジック部９３(ＩＣ2〜ＩＣ5)のＩＣは、元々
単電源での使用を前提として回路構成がなされている。
このため、正負の直流電圧電源でその中点を基準ＧＮＤ
として信号を扱うオーディオ電力増幅回路には適してい
ない。
Ｔ電力増幅回路の一例は、全体の回路は正負の直流電圧
電源駆動の構成になっているが、ハーフブリッジ駆動回
路であるロジック部９３(ＩＣ2〜ＩＣ5)のＩＣは、元々
単電源での使用を前提として回路構成がなされている。
このため、正負の直流電圧電源でその中点を基準ＧＮＤ
として信号を扱うオーディオ電力増幅回路には適してい
ない。
【０００４】従来の回路は、ロジック部９３を駆動する
ロジック回路用電源回路９７が必要となり、ロジック部
９３の前後に配置されるコンパレータ９２、ハーフブリ
ッジ出力段９４の構成も、信号電圧レベルシフト等を考
慮する関係でその回路構成が複雑化したり、専用のＩＣ
が必要になったりして回路構成が複雑化する。また、ハ
ーフブリッジ駆動回路が単電源駆動を前提としているの
で、その出力段の回路を正負の直流電圧電源駆動のコン
プリメンタリ構成には出来なかった。
ロジック回路用電源回路９７が必要となり、ロジック部
９３の前後に配置されるコンパレータ９２、ハーフブリ
ッジ出力段９４の構成も、信号電圧レベルシフト等を考
慮する関係でその回路構成が複雑化したり、専用のＩＣ
が必要になったりして回路構成が複雑化する。また、ハ
ーフブリッジ駆動回路が単電源駆動を前提としているの
で、その出力段の回路を正負の直流電圧電源駆動のコン
プリメンタリ構成には出来なかった。
【０００５】また、従来のオーディオ用ＭＯＳ・ＦＥＴ
電力増幅回路は、（１）同極性のオーディオ用ＭＯＳ・
ＦＥＴ電力増幅回路の出力回路を駆動する正負の２４．
８Ｖの直流電圧電源、（２）ロジック回路用電圧電源
（レギュレータ）、（３）駆動専用レベルシフトＩＣ用
電源（ＶDD，ＶSS）等の各電源回路が必要になる。これ
らの各電源回路を何種類か用意するので、電源回路の構
成が複雑化し電源回路の配線が複雑化する。従って、電
源回路の部品点数が増大し、電源回路がコストアップ
し、配線も複雑化する。
電力増幅回路は、（１）同極性のオーディオ用ＭＯＳ・
ＦＥＴ電力増幅回路の出力回路を駆動する正負の２４．
８Ｖの直流電圧電源、（２）ロジック回路用電圧電源
（レギュレータ）、（３）駆動専用レベルシフトＩＣ用
電源（ＶDD，ＶSS）等の各電源回路が必要になる。これ
らの各電源回路を何種類か用意するので、電源回路の構
成が複雑化し電源回路の配線が複雑化する。従って、電
源回路の部品点数が増大し、電源回路がコストアップ
し、配線も複雑化する。
【０００６】
【発明が解決しようとする課題】以上のように、従来の
オーディオ用ＭＯＳ・ＦＥＴ電力増幅回路はＩＣやＭＯ
Ｓ・ＦＥＴ等の異なる種類の駆動素子を使用する関係
で、駆動電圧電源の種類が多くなり、コストアップにな
り、その配線も複雑になるので、これらを解決すること
が望まれていた。
オーディオ用ＭＯＳ・ＦＥＴ電力増幅回路はＩＣやＭＯ
Ｓ・ＦＥＴ等の異なる種類の駆動素子を使用する関係
で、駆動電圧電源の種類が多くなり、コストアップにな
り、その配線も複雑になるので、これらを解決すること
が望まれていた。
【０００７】
【課題を解決するための手段】以上に説明した課題を解
決するために、請求項１に記載された発明は、正負の直
流電圧電源を使用してその中点を基準ＧＮＤとして回路
構成され、オーディオ信号を変調した正負の電圧の矩形
波入力信号を増幅するオーディオ用ＭＯＳ・ＦＥＴ電力
増幅回路であって、前記正の直流電圧電源と前記基準Ｇ
ＮＤとの間に接続され、前記矩形波入力信号のうち正の
電圧の期間の信号である第１の入力信号と、前記第１の
入力信号を第１の遅延回路を介して出力した第１の遅延
信号とが共に供給されて、前記両信号に共通な正の電圧
信号期間を有する第１の矩形波信号を出力する第１の入
力回路と、前記負の直流電圧電源と前記基準ＧＮＤとの
間に接続され、前記矩形波入力信号のうち負の電圧の期
間の信号である第２の入力信号と、前記第２の入力信号
を第２の遅延回路を介して出力した第２の遅延信号とが
共に供給されて、前記両信号に共通な負の電圧信号期間
を有する第２の矩形波信号を出力する第２の入力回路
と、前記第１の矩形波信号が供給される一方の電力増幅
ＭＯＳ・ＦＥＴと前記第２の矩形波信号が供給される他
方の電力増幅ＭＯＳ・ＦＥＴとよりなり、前記正負の直
流電圧電源間に接続されるコンプリメンタリ構成のＭＯ
Ｓ・ＦＥＴ回路とを有して構成し、前記コンプリメンタ
リ構成の各電力増幅ＭＯＳ・ＦＥＴが同時に導通しない
ように前記各遅延回路の遅延時間を設定したことを特徴
とするオーディオ用ＭＯＳ・ＦＥＴ電力増幅回路を提供
し、請求項２に記載された発明は、正負の直流電圧電源
を使用してその中点を基準ＧＮＤとして回路構成され、
オーディオ信号を変調した所定の正電圧の矩形波入力信
号を増幅するオーディオ用ＭＯＳ・ＦＥＴ電力増幅回路
であって、前記所定の正電圧の半分の電圧を出力する直
流電圧電源と、前記正の直流電圧電源と前記所定の正電
圧の略半分の電圧を出力する直流電圧電源との間に接続
され、前記矩形波入力信号のうち前記所定の正電圧の略
半分の電圧以上の期間の信号である第１の入力信号と、
前記第１の入力信号を第１の遅延回路を介して出力した
第１の遅延信号とが共に供給されて、前記両信号に共通
な前記所定の正電圧の半分の電圧以上の信号期間を有す
る第１の矩形波信号を出力する第１の入力回路と、前記
負の直流電圧電源と前記所定の正電圧の略半分の電圧を
出力する直流電圧電源との間に接続され、前記矩形波入
力信号のうち前記所定の正電圧の略半分の電圧未満の期
間の信号である第２の入力信号と、前記第２の入力信号
を第２の遅延回路を介して出力した第２の遅延信号とが
共に供給されて、前記両信号に共通な前記所定の正電圧
の半分の電圧未満の信号期間を有する第２の矩形波信号
を出力する第２の入力回路と、前記第１の矩形波信号が
供給される一方の電力増幅ＭＯＳ・ＦＥＴと前記第２の
矩形波信号が供給される他方の電力増幅ＭＯＳ・ＦＥＴ
とよりなり、前記正負の直流電圧電源間に接続されるコ
ンプリメンタリ構成のＭＯＳ・ＦＥＴ回路とを有して構
成し、前記コンプリメンタリ構成の各電力増幅ＭＯＳ・
ＦＥＴが同時に導通しないように前記各遅延回路の遅延
時間を設定したことを特徴とするオーディオ用ＭＯＳ・
ＦＥＴ電力増幅回路を提供する。
決するために、請求項１に記載された発明は、正負の直
流電圧電源を使用してその中点を基準ＧＮＤとして回路
構成され、オーディオ信号を変調した正負の電圧の矩形
波入力信号を増幅するオーディオ用ＭＯＳ・ＦＥＴ電力
増幅回路であって、前記正の直流電圧電源と前記基準Ｇ
ＮＤとの間に接続され、前記矩形波入力信号のうち正の
電圧の期間の信号である第１の入力信号と、前記第１の
入力信号を第１の遅延回路を介して出力した第１の遅延
信号とが共に供給されて、前記両信号に共通な正の電圧
信号期間を有する第１の矩形波信号を出力する第１の入
力回路と、前記負の直流電圧電源と前記基準ＧＮＤとの
間に接続され、前記矩形波入力信号のうち負の電圧の期
間の信号である第２の入力信号と、前記第２の入力信号
を第２の遅延回路を介して出力した第２の遅延信号とが
共に供給されて、前記両信号に共通な負の電圧信号期間
を有する第２の矩形波信号を出力する第２の入力回路
と、前記第１の矩形波信号が供給される一方の電力増幅
ＭＯＳ・ＦＥＴと前記第２の矩形波信号が供給される他
方の電力増幅ＭＯＳ・ＦＥＴとよりなり、前記正負の直
流電圧電源間に接続されるコンプリメンタリ構成のＭＯ
Ｓ・ＦＥＴ回路とを有して構成し、前記コンプリメンタ
リ構成の各電力増幅ＭＯＳ・ＦＥＴが同時に導通しない
ように前記各遅延回路の遅延時間を設定したことを特徴
とするオーディオ用ＭＯＳ・ＦＥＴ電力増幅回路を提供
し、請求項２に記載された発明は、正負の直流電圧電源
を使用してその中点を基準ＧＮＤとして回路構成され、
オーディオ信号を変調した所定の正電圧の矩形波入力信
号を増幅するオーディオ用ＭＯＳ・ＦＥＴ電力増幅回路
であって、前記所定の正電圧の半分の電圧を出力する直
流電圧電源と、前記正の直流電圧電源と前記所定の正電
圧の略半分の電圧を出力する直流電圧電源との間に接続
され、前記矩形波入力信号のうち前記所定の正電圧の略
半分の電圧以上の期間の信号である第１の入力信号と、
前記第１の入力信号を第１の遅延回路を介して出力した
第１の遅延信号とが共に供給されて、前記両信号に共通
な前記所定の正電圧の半分の電圧以上の信号期間を有す
る第１の矩形波信号を出力する第１の入力回路と、前記
負の直流電圧電源と前記所定の正電圧の略半分の電圧を
出力する直流電圧電源との間に接続され、前記矩形波入
力信号のうち前記所定の正電圧の略半分の電圧未満の期
間の信号である第２の入力信号と、前記第２の入力信号
を第２の遅延回路を介して出力した第２の遅延信号とが
共に供給されて、前記両信号に共通な前記所定の正電圧
の半分の電圧未満の信号期間を有する第２の矩形波信号
を出力する第２の入力回路と、前記第１の矩形波信号が
供給される一方の電力増幅ＭＯＳ・ＦＥＴと前記第２の
矩形波信号が供給される他方の電力増幅ＭＯＳ・ＦＥＴ
とよりなり、前記正負の直流電圧電源間に接続されるコ
ンプリメンタリ構成のＭＯＳ・ＦＥＴ回路とを有して構
成し、前記コンプリメンタリ構成の各電力増幅ＭＯＳ・
ＦＥＴが同時に導通しないように前記各遅延回路の遅延
時間を設定したことを特徴とするオーディオ用ＭＯＳ・
ＦＥＴ電力増幅回路を提供する。
【０００８】すなわち、従来のオーディオ用ＭＯＳ・Ｆ
ＥＴ電力増幅回路の問題点を解決するために、 コンプリメンタリ構成の出力回路を駆動出来るように
した。 正負の直流電圧電源でその中点を基準ＧＮＤとして信
号を扱うオーディオ回路に適する回路構成とした。
ＥＴ電力増幅回路の問題点を解決するために、 コンプリメンタリ構成の出力回路を駆動出来るように
した。 正負の直流電圧電源でその中点を基準ＧＮＤとして信
号を扱うオーディオ回路に適する回路構成とした。
【０００９】出力電力増幅ＭＯＳ・ＦＥＴが同時にＯ
Ｎして過大電流が流れ、回路素子を破壊することがない
よう、デッドタイム（両方ともにＯＦＦ）を各出力電力
増幅ＭＯＳ・ＦＥＴについて個々に、簡単に設定出来る
時定数回路（遅延回路）とした。 入力回路のトランジスタ（Ｑ１，Ｑ２）のエミッタ
に、例えば、２．５Ｖ定電圧電源回路を接続して、５Ｖ
ロジック系入力信号とダイレクトに接続出来るようにし
た。
Ｎして過大電流が流れ、回路素子を破壊することがない
よう、デッドタイム（両方ともにＯＦＦ）を各出力電力
増幅ＭＯＳ・ＦＥＴについて個々に、簡単に設定出来る
時定数回路（遅延回路）とした。 入力回路のトランジスタ（Ｑ１，Ｑ２）のエミッタ
に、例えば、２．５Ｖ定電圧電源回路を接続して、５Ｖ
ロジック系入力信号とダイレクトに接続出来るようにし
た。
【００１０】上記は、正負の直流電圧電源でその中
点を基準ＧＮＤとする入力信号に対して、それぞれ、正
電圧電源側、負電圧電源側に展開するコンプリメンタリ
・トランジスタ回路構成にすることにより達成した。上
記は、カスコード接続したトランジスタの一方を抵抗
とコンデンサ（ＣＲ）の時定数でＯＮを任意の時間遅ら
せることにより、回路全体としては、ＯＦFは瞬時、Ｏ
Ｎは任意時間遅れとすることにより、回路素子が破壊さ
れるのを防止した。
点を基準ＧＮＤとする入力信号に対して、それぞれ、正
電圧電源側、負電圧電源側に展開するコンプリメンタリ
・トランジスタ回路構成にすることにより達成した。上
記は、カスコード接続したトランジスタの一方を抵抗
とコンデンサ（ＣＲ）の時定数でＯＮを任意の時間遅ら
せることにより、回路全体としては、ＯＦFは瞬時、Ｏ
Ｎは任意時間遅れとすることにより、回路素子が破壊さ
れるのを防止した。
【００１１】上記では、上記に加えて、入力回路のト
ランジスタ（Ｑ１，Ｑ２）のエミッタに２．５Ｖ定電圧
電源回路を追加接続することにより、正負の電圧の矩形
波入力信号ではない５Ｖロジック系入力信号に対しても
ダイレクトに接続出来るようにした。
ランジスタ（Ｑ１，Ｑ２）のエミッタに２．５Ｖ定電圧
電源回路を追加接続することにより、正負の電圧の矩形
波入力信号ではない５Ｖロジック系入力信号に対しても
ダイレクトに接続出来るようにした。
【００１２】
【発明の実施の形態】本発明のオーディオ用ＭＯＳ・Ｆ
ＥＴ電力増幅回路の実施の形態につき、好ましい一実施
例により、以下に図と共に説明する。本発明のオーディ
オ用ＭＯＳ・ＦＥＴ電力増幅回路の一実施例のブロック
構成について、図１と共に説明する。
ＥＴ電力増幅回路の実施の形態につき、好ましい一実施
例により、以下に図と共に説明する。本発明のオーディ
オ用ＭＯＳ・ＦＥＴ電力増幅回路の一実施例のブロック
構成について、図１と共に説明する。
【００１３】図１に示される本発明のオーディオ用ＭＯ
Ｓ・ＦＥＴ電力増幅回路の一実施例は、第１、第２の遅
延回路（時定数回路Ｒ１,Ｃ１、Ｒ２,Ｃ２）及びカスコ
ード接続されたトランジスタを有して構成される第１、
第２の入力回路（Ｑ１,Ｑ３、Ｑ２, Ｑ４）、第１、第
２のコンプリメンタリ構成のエミッタフォロワ回路（Ｑ
５,Ｑ７、Ｑ６,Ｑ８）、コンプリメンタリ構成のＭＯＳ
・ＦＥＴ回路(Ｘ1,Ｘ２)、及び正負の直流電圧電源(±
Ｖccp)より構成されている。
Ｓ・ＦＥＴ電力増幅回路の一実施例は、第１、第２の遅
延回路（時定数回路Ｒ１,Ｃ１、Ｒ２,Ｃ２）及びカスコ
ード接続されたトランジスタを有して構成される第１、
第２の入力回路（Ｑ１,Ｑ３、Ｑ２, Ｑ４）、第１、第
２のコンプリメンタリ構成のエミッタフォロワ回路（Ｑ
５,Ｑ７、Ｑ６,Ｑ８）、コンプリメンタリ構成のＭＯＳ
・ＦＥＴ回路(Ｘ1,Ｘ２)、及び正負の直流電圧電源(±
Ｖccp)より構成されている。
【００１４】本発明のオーディオ用ＭＯＳ・ＦＥＴ電力
増幅回路の動作の概要について、説明する。入力電圧Ｖ
sとして、正負のある値を持った矩形波電圧が印加され
る。ここでは、説明を簡単にするため、抵抗Ｒ0＝０と
する。また、入力電圧Ｖsの正負の電圧の値を±Ｖ1と
し、まず、＋Ｖ1の正の直流電圧が印加されたときの説
明を行う。
増幅回路の動作の概要について、説明する。入力電圧Ｖ
sとして、正負のある値を持った矩形波電圧が印加され
る。ここでは、説明を簡単にするため、抵抗Ｒ0＝０と
する。また、入力電圧Ｖsの正負の電圧の値を±Ｖ1と
し、まず、＋Ｖ1の正の直流電圧が印加されたときの説
明を行う。
【００１５】（１）入力電圧＋Ｖ1が印加されると、負
の電圧電源側の回路は、直ちにＯＦＦする。ただし、電
力増幅ＭＯＳ・ＦＥＴ(Ｘ２）は、ＯＦＦするのに、品
種により異なるが、数十ｎｓｅｃから数百ｎｓｅｃを要
する。
の電圧電源側の回路は、直ちにＯＦＦする。ただし、電
力増幅ＭＯＳ・ＦＥＴ(Ｘ２）は、ＯＦＦするのに、品
種により異なるが、数十ｎｓｅｃから数百ｎｓｅｃを要
する。
【００１６】（２）正電圧電源側の回路は、抵抗Ｒ1,コ
ンデンサＣ1の時定数により、ＮＰＮトランジスタＱ１
が遅延されてＯＮするまでは、どのトランジスタもＯＮ
しない。ＮＰＮトランジスタＱ１が遅延されてＯＮした
後は、ＮＰＮトランジスタＱ３のベースエミッタ間の電
圧をＶbe3とすると、ＮＰＮトランジスタＱ３には、
（Ｖ1−Ｖbe3）／Ｒ3なる電流が流れる。よって、抵抗
Ｒ５の両端には、（Ｖ1−Ｖbe3）Ｒ5／Ｒ3なる電圧が発
生する。
ンデンサＣ1の時定数により、ＮＰＮトランジスタＱ１
が遅延されてＯＮするまでは、どのトランジスタもＯＮ
しない。ＮＰＮトランジスタＱ１が遅延されてＯＮした
後は、ＮＰＮトランジスタＱ３のベースエミッタ間の電
圧をＶbe3とすると、ＮＰＮトランジスタＱ３には、
（Ｖ1−Ｖbe3）／Ｒ3なる電流が流れる。よって、抵抗
Ｒ５の両端には、（Ｖ1−Ｖbe3）Ｒ5／Ｒ3なる電圧が発
生する。
【００１７】この電圧はＰＮＰトランジスタＱ７による
エミッタフォロワを通して、電力増幅ＭＯＳ・ＦＥＴ
（Ｘ１）のゲートを駆動して、電力増幅ＭＯＳ・ＦＥＴ
（Ｘ１）がＯＮとなる。この電力増幅ＭＯＳ・ＦＥＴ
（Ｘ1）がＯＮするまでの時間は、ＭＯＳ・ＦＥＴ（Ｘ
２）がＯＦＦする時間より長くなるように、入力信号を
遅延させる遅延回路（時定数回路）の抵抗Ｒ１,コンデ
ンサＣ1の時定数を選定することにより設定出来る。
エミッタフォロワを通して、電力増幅ＭＯＳ・ＦＥＴ
（Ｘ１）のゲートを駆動して、電力増幅ＭＯＳ・ＦＥＴ
（Ｘ１）がＯＮとなる。この電力増幅ＭＯＳ・ＦＥＴ
（Ｘ1）がＯＮするまでの時間は、ＭＯＳ・ＦＥＴ（Ｘ
２）がＯＦＦする時間より長くなるように、入力信号を
遅延させる遅延回路（時定数回路）の抵抗Ｒ１,コンデ
ンサＣ1の時定数を選定することにより設定出来る。
【００１８】これにより、上下の電力増幅ＭＯＳ・ＦＥ
Ｔ（Ｘ１，Ｘ２）が同時にＯＮして、瞬時過大電流が流
れて回路（素子）が破壊するのを防止出来る。これが遅
延回路（デッドタイム設定回路）の設定である。
Ｔ（Ｘ１，Ｘ２）が同時にＯＮして、瞬時過大電流が流
れて回路（素子）が破壊するのを防止出来る。これが遅
延回路（デッドタイム設定回路）の設定である。
【００１９】つぎに、入力電圧Ｖsとして、−Ｖ1の負の
直流電圧が印加されたときの説明をする。 （３）入力電圧−Ｖ1が印加されると、正の電圧電源側
の方の回路は、直ちにＯＦＦする。ただし、電力増幅Ｍ
ＯＳ・ＦＥＴ(Ｘ１）は、ＯＦＦするのに、品種にもよ
るが、数十ｎｓｅｃから数百ｎｓｅｃを要する。
直流電圧が印加されたときの説明をする。 （３）入力電圧−Ｖ1が印加されると、正の電圧電源側
の方の回路は、直ちにＯＦＦする。ただし、電力増幅Ｍ
ＯＳ・ＦＥＴ(Ｘ１）は、ＯＦＦするのに、品種にもよ
るが、数十ｎｓｅｃから数百ｎｓｅｃを要する。
【００２０】（４）負電源側の回路は、抵抗Ｒ２,コン
デンサＣ２の時定数により、ＰＮＰトランジスタＱ２が
ＯＮするまでは、どのトランジスタもＯＮしない。トラ
ンジスタＱ２がＯＮした後は、ＰＮＰトランジスタＱ４
のベースエミッタ間の電圧をＶbe4とすると、トランジ
スタＱ4には、（Ｖ1−Ｖbe4）／Ｒ4なる電流が流れ、抵
抗Ｒ６の両端には、（Ｖ1−Ｖbe4）Ｒ6／Ｒ4なる電圧が
発生する。
デンサＣ２の時定数により、ＰＮＰトランジスタＱ２が
ＯＮするまでは、どのトランジスタもＯＮしない。トラ
ンジスタＱ２がＯＮした後は、ＰＮＰトランジスタＱ４
のベースエミッタ間の電圧をＶbe4とすると、トランジ
スタＱ4には、（Ｖ1−Ｖbe4）／Ｒ4なる電流が流れ、抵
抗Ｒ６の両端には、（Ｖ1−Ｖbe4）Ｒ6／Ｒ4なる電圧が
発生する。
【００２１】この電圧はＮＰＮトランジスタＱ８による
エミッタフォロワを通して、電力増幅ＭＯＳ・ＦＥＴ
（Ｘ２）のゲートを駆動して電力増幅ＭＯＳ・ＦＥＴ
（Ｘ２）をＯＮとする。この電力増幅ＭＯＳ・ＦＥＴ
（Ｘ２）がＯＮするまでの時間は、ＭＯＳ・ＦＥＴ（Ｘ
１）がＯＦＦする時間より長くなるように、入力を遅延
させる遅延回路（時定数回路）の抵抗Ｒ２、コンデンサ
Ｃ２の時定数を選定することにより設定出来る。
エミッタフォロワを通して、電力増幅ＭＯＳ・ＦＥＴ
（Ｘ２）のゲートを駆動して電力増幅ＭＯＳ・ＦＥＴ
（Ｘ２）をＯＮとする。この電力増幅ＭＯＳ・ＦＥＴ
（Ｘ２）がＯＮするまでの時間は、ＭＯＳ・ＦＥＴ（Ｘ
１）がＯＦＦする時間より長くなるように、入力を遅延
させる遅延回路（時定数回路）の抵抗Ｒ２、コンデンサ
Ｃ２の時定数を選定することにより設定出来る。
【００２２】これにより、上下の電力増幅ＭＯＳ・ＦＥ
Ｔ（Ｘ１，Ｘ２）が同時にＯＮして、瞬時過大電流が流
れて破壊することを防止出来る。これが遅延回路（デッ
ドタイム設定回路）の設定である。
Ｔ（Ｘ１，Ｘ２）が同時にＯＮして、瞬時過大電流が流
れて破壊することを防止出来る。これが遅延回路（デッ
ドタイム設定回路）の設定である。
【００２３】(５)デッドタイム設定回路については、上
下の電力増幅ＭＯＳ・ＦＥＴ（Ｘ１，Ｘ２）は、それぞ
れＰチャンネルとＮチャンネルであるため、特性が揃っ
ていることは少なく、それぞれの電力増幅ＭＯＳ・ＦＥ
Ｔ（Ｘ１，Ｘ２）のＯＦＦするまでの時間に合わせた設
定が必要となる。
下の電力増幅ＭＯＳ・ＦＥＴ（Ｘ１，Ｘ２）は、それぞ
れＰチャンネルとＮチャンネルであるため、特性が揃っ
ていることは少なく、それぞれの電力増幅ＭＯＳ・ＦＥ
Ｔ（Ｘ１，Ｘ２）のＯＦＦするまでの時間に合わせた設
定が必要となる。
【００２４】本発明では、Ｐチャンネル電力増幅ＭＯＳ
・ＦＥＴ（Ｘ１）については、このＭＯＳ・ＦＥＴ（Ｘ
1）がＯＦＦする時間より長くなるように、抵抗Ｒ２，
コンデンサＣ２の時定数を個別に設定出来、また、Ｎチ
ャンネル電力増幅ＭＯＳ・ＦＥＴ（Ｘ２）については、
このＭＯＳ・ＦＥＴ（Ｘ２）がＯＦＦする時間より長く
なるように、抵抗Ｒ１，コンデンサＣ１の時定数を個別
に設定出来る。
・ＦＥＴ（Ｘ１）については、このＭＯＳ・ＦＥＴ（Ｘ
1）がＯＦＦする時間より長くなるように、抵抗Ｒ２，
コンデンサＣ２の時定数を個別に設定出来、また、Ｎチ
ャンネル電力増幅ＭＯＳ・ＦＥＴ（Ｘ２）については、
このＭＯＳ・ＦＥＴ（Ｘ２）がＯＦＦする時間より長く
なるように、抵抗Ｒ１，コンデンサＣ１の時定数を個別
に設定出来る。
【００２５】(６)また、各電力増幅ＭＯＳ・ＦＥＴ（Ｘ
１，Ｘ２のゲート駆動電圧の最大値については、上記の
Ｖ1，Ｒ３〜Ｒ６によって決定されるが、これらの値
を、ＮＰＮトランジスタＱ３またはＰＮＰトランジスタ
Ｑ４に電流が流れた時に、飽和しないように（ＮＰＮト
ランジスタＱ３またはＰＮＰトランジスタＱ４のコレク
タエミッタ間電圧が略ゼロにならないように）設定し、
常に能動状態に置いておくことにより、ＮＰＮトランジ
スタＱ３またはＰＮＰトランジスタＱ４が、ＯＦＦする
時間は無視することが出来る。
１，Ｘ２のゲート駆動電圧の最大値については、上記の
Ｖ1，Ｒ３〜Ｒ６によって決定されるが、これらの値
を、ＮＰＮトランジスタＱ３またはＰＮＰトランジスタ
Ｑ４に電流が流れた時に、飽和しないように（ＮＰＮト
ランジスタＱ３またはＰＮＰトランジスタＱ４のコレク
タエミッタ間電圧が略ゼロにならないように）設定し、
常に能動状態に置いておくことにより、ＮＰＮトランジ
スタＱ３またはＰＮＰトランジスタＱ４が、ＯＦＦする
時間は無視することが出来る。
【００２６】(７)また、ＮＰＮトランジスタＱ５とＰＮ
ＰトランジスタＱ７、ＰＮＰトランジスタＱ６とＮＰＮ
トランジスタＱ８は基本的なコンプリメンタリ型のエミ
ッタフォロワ回路を構成するものであり、電力増幅ＭＯ
Ｓ・ＦＥＴ（Ｘ１，Ｘ２）のゲートを高速駆動してい
る。
ＰトランジスタＱ７、ＰＮＰトランジスタＱ６とＮＰＮ
トランジスタＱ８は基本的なコンプリメンタリ型のエミ
ッタフォロワ回路を構成するものであり、電力増幅ＭＯ
Ｓ・ＦＥＴ（Ｘ１，Ｘ２）のゲートを高速駆動してい
る。
【００２７】ここで、抵抗Ｒ７，Ｒ８は、ＯＮする時の
みゲート電圧の立ち上がりを適当な値に設定してＯＮす
るときのスイッチングノイズを低減するためのものであ
る。 (８)以上、正電圧電源側の回路と負電圧電源側の回路に
分けてそれぞれ説明した。正電圧電源側の遅延回路を有
する入力回路（第１の入力回路）は、入力信号とその入
力を遅延回路を介して出力される遅延信号とが供給され
て、遅延信号の立ち上がりでＯＮし、入力信号の立下り
でＯＦＦする両者に共通な正の電圧信号期間を有する信
号を出力するＡＮＤ回路を形成している。同様に、負電
圧電源側の遅延回路を有する入力回路（第２の入力回
路）も、入力信号と遅延信号に共通な負の電圧信号期間
を有する信号を出力するＡＮＤ回路を形成している。
みゲート電圧の立ち上がりを適当な値に設定してＯＮす
るときのスイッチングノイズを低減するためのものであ
る。 (８)以上、正電圧電源側の回路と負電圧電源側の回路に
分けてそれぞれ説明した。正電圧電源側の遅延回路を有
する入力回路（第１の入力回路）は、入力信号とその入
力を遅延回路を介して出力される遅延信号とが供給され
て、遅延信号の立ち上がりでＯＮし、入力信号の立下り
でＯＦＦする両者に共通な正の電圧信号期間を有する信
号を出力するＡＮＤ回路を形成している。同様に、負電
圧電源側の遅延回路を有する入力回路（第２の入力回
路）も、入力信号と遅延信号に共通な負の電圧信号期間
を有する信号を出力するＡＮＤ回路を形成している。
【００２８】図２に、本発明のオーディオ用ＭＯＳ・Ｆ
ＥＴ電力増幅回路の入出力電圧のタイミングチャートの
一実施例を示した。実線で示される正の矩形波の入力電
圧Ｖsは、遅延回路であるデッドタイム設定回路の抵抗
Ｒ１,コンデンサＣ１によりデッドタイム分遅延され
て、点線で示されるＰチャンネルゲート駆動電圧ＶP
（図２では、ＶPは＋Ｖccを０．０Ｖとして表示）とさ
れる。また、実線で示される負の矩形波の入力電圧Ｖs
は、同様にして、デッドタイム設定回路の抵抗Ｒ２, コ
ンデンサＣ２によりデッドタイム分遅延されて、一点鎖
線で示されるＮチャンネルゲート駆動電圧ＶN（図２で
は、ＶNは-Ｖccを０．０Ｖとして表示）とされる。
ＥＴ電力増幅回路の入出力電圧のタイミングチャートの
一実施例を示した。実線で示される正の矩形波の入力電
圧Ｖsは、遅延回路であるデッドタイム設定回路の抵抗
Ｒ１,コンデンサＣ１によりデッドタイム分遅延され
て、点線で示されるＰチャンネルゲート駆動電圧ＶP
（図２では、ＶPは＋Ｖccを０．０Ｖとして表示）とさ
れる。また、実線で示される負の矩形波の入力電圧Ｖs
は、同様にして、デッドタイム設定回路の抵抗Ｒ２, コ
ンデンサＣ２によりデッドタイム分遅延されて、一点鎖
線で示されるＮチャンネルゲート駆動電圧ＶN（図２で
は、ＶNは-Ｖccを０．０Ｖとして表示）とされる。
【００２９】図３に本発明のオーディオ用ＭＯＳ・ＦＥ
Ｔ電力増幅回路の一応用例の回路のブロック構成を示
す。このオーディオ用電力増幅ＭＯＳ・ＦＥＴ回路３３
は、前段に、積分器３１、ヒステリシス電圧付きコンパ
レータ３２を接続し、オーディオ用電力増幅ＭＯＳ・Ｆ
ＥＴ回路３３の出力を積分器３１に抵抗Ｒ32を介して負
帰還（ネガティブフィードバック）をかけて、積分器３
１にアナログ入力信号を加えることにより、簡単にＤク
ラスのオーディオパワーアンプが構成出来る。図３にお
いては、オーディオ用電力増幅ＭＯＳ・ＦＥＴ回路３３
の出力は、コイルＬ３１とコンデンサＣ３２よりなるロ
ーパスフィルタ（ＬＰＦ）を介して、スピーカＳＰに接
続されている。
Ｔ電力増幅回路の一応用例の回路のブロック構成を示
す。このオーディオ用電力増幅ＭＯＳ・ＦＥＴ回路３３
は、前段に、積分器３１、ヒステリシス電圧付きコンパ
レータ３２を接続し、オーディオ用電力増幅ＭＯＳ・Ｆ
ＥＴ回路３３の出力を積分器３１に抵抗Ｒ32を介して負
帰還（ネガティブフィードバック）をかけて、積分器３
１にアナログ入力信号を加えることにより、簡単にＤク
ラスのオーディオパワーアンプが構成出来る。図３にお
いては、オーディオ用電力増幅ＭＯＳ・ＦＥＴ回路３３
の出力は、コイルＬ３１とコンデンサＣ３２よりなるロ
ーパスフィルタ（ＬＰＦ）を介して、スピーカＳＰに接
続されている。
【００３０】つぎに、本発明のオーディオ用ＭＯＳ・Ｆ
ＥＴ電力増幅回路の他の実施例の構成について、図４と
共に説明する。図４に示される本発明のオーディオ用Ｍ
ＯＳ・ＦＥＴ電力増幅回路の他の実施例は、第１、第２
の遅延回路（時定数回路Ｒ１,Ｃ１、Ｒ２,Ｃ２）及びカ
スコード接続されたトランジスタを有して構成される第
１、第２の入力回路（Ｑ１,Ｑ３、Ｑ２,Ｑ４）、第１、
第２のコンプリメンタリ構成のエミッタフォロワ回路
（Ｑ５,Ｑ７、Ｑ６,Ｑ８）、コンプリメンタリ構成のＭ
ＯＳ・ＦＥＴ回路(Ｘ１,Ｘ２)、正負の直流電圧電源(±
Ｖccp)、及び＋２．５Ｖの定電圧電源（Vcp）より構成
されている。
ＥＴ電力増幅回路の他の実施例の構成について、図４と
共に説明する。図４に示される本発明のオーディオ用Ｍ
ＯＳ・ＦＥＴ電力増幅回路の他の実施例は、第１、第２
の遅延回路（時定数回路Ｒ１,Ｃ１、Ｒ２,Ｃ２）及びカ
スコード接続されたトランジスタを有して構成される第
１、第２の入力回路（Ｑ１,Ｑ３、Ｑ２,Ｑ４）、第１、
第２のコンプリメンタリ構成のエミッタフォロワ回路
（Ｑ５,Ｑ７、Ｑ６,Ｑ８）、コンプリメンタリ構成のＭ
ＯＳ・ＦＥＴ回路(Ｘ１,Ｘ２)、正負の直流電圧電源(±
Ｖccp)、及び＋２．５Ｖの定電圧電源（Vcp）より構成
されている。
【００３１】図４に示される本発明のオーディオ用ＭＯ
Ｓ・ＦＥＴ電力増幅回路において、図１に示されるオー
ディオ用ＭＯＳ・ＦＥＴ電力増幅回路の一実施例の回路
構成と同じ構成箇所の説明は省略する。入力信号が、+
５Ｖロジック系入力信号の場合について、以下に説明す
る。本発明では、図１に示される、オーディオ信号を変
調した正負の電圧の矩形波入力信号ではなく、オーディ
オ信号を変調した所定の正電圧（例えば５Ｖ）の矩形波
入力信号が図４に示される入力に入力電圧Ｖsとして供
給される。これに対応させるために、５Ｖロジック系入
力信号の５Ｖの半分の２．５Ｖの定電圧電源（図４の電
源Vcp）を図１の回路に追加して構成したものが図４に
示される回路であり、図４は、５Ｖの矩形波入力信号が
供給されて動作する回路となされている。
Ｓ・ＦＥＴ電力増幅回路において、図１に示されるオー
ディオ用ＭＯＳ・ＦＥＴ電力増幅回路の一実施例の回路
構成と同じ構成箇所の説明は省略する。入力信号が、+
５Ｖロジック系入力信号の場合について、以下に説明す
る。本発明では、図１に示される、オーディオ信号を変
調した正負の電圧の矩形波入力信号ではなく、オーディ
オ信号を変調した所定の正電圧（例えば５Ｖ）の矩形波
入力信号が図４に示される入力に入力電圧Ｖsとして供
給される。これに対応させるために、５Ｖロジック系入
力信号の５Ｖの半分の２．５Ｖの定電圧電源（図４の電
源Vcp）を図１の回路に追加して構成したものが図４に
示される回路であり、図４は、５Ｖの矩形波入力信号が
供給されて動作する回路となされている。
【００３２】第１の入力回路（Ｑ１,Ｑ３）は、前記正
の直流電圧電源（Ｖcc）と前記所定の正電圧（５Ｖ）の
半分の電圧を出力する直流電圧電源との間に接続され、
前記所定の正電圧の半分の電圧（２．５Ｖ）以上の矩形
波入力の第１の入力信号と、前記第１の入力信号を第１
の遅延回路を介して出力した遅延信号とが共に供給され
て、前記両信号に共通な前記所定の正電圧の半分の電圧
（２．５Ｖ）以上の信号期間を有する第１の矩形波信号
を出力するＡＮＤ回路を形成している。
の直流電圧電源（Ｖcc）と前記所定の正電圧（５Ｖ）の
半分の電圧を出力する直流電圧電源との間に接続され、
前記所定の正電圧の半分の電圧（２．５Ｖ）以上の矩形
波入力の第１の入力信号と、前記第１の入力信号を第１
の遅延回路を介して出力した遅延信号とが共に供給され
て、前記両信号に共通な前記所定の正電圧の半分の電圧
（２．５Ｖ）以上の信号期間を有する第１の矩形波信号
を出力するＡＮＤ回路を形成している。
【００３３】同様にして、第２の入力回路（Ｑ２,Ｑ
４）は、前記負の直流電圧電源（-Ｖcc）と前記所定の
正電圧（５Ｖ）の半分の電圧を出力する直流電圧電源と
の間に接続され、前記所定の正電圧の半分の電圧（２．
５Ｖ）未満の矩形波入力の第２の入力信号と、前記第２
の入力信号を第２の遅延回路を介して出力した遅延信号
とが共に供給されて、前記両信号に共通な前記所定の正
電圧の半分の電圧（２．５Ｖ）未満の信号期間を有する
第２の矩形波信号を出力するＡＮＤ回路を形成してい
る。
４）は、前記負の直流電圧電源（-Ｖcc）と前記所定の
正電圧（５Ｖ）の半分の電圧を出力する直流電圧電源と
の間に接続され、前記所定の正電圧の半分の電圧（２．
５Ｖ）未満の矩形波入力の第２の入力信号と、前記第２
の入力信号を第２の遅延回路を介して出力した遅延信号
とが共に供給されて、前記両信号に共通な前記所定の正
電圧の半分の電圧（２．５Ｖ）未満の信号期間を有する
第２の矩形波信号を出力するＡＮＤ回路を形成してい
る。
【００３４】この第１の入力回路（Ｑ１,Ｑ３）の出力
電圧は、ＰＮＰトランジスタＱ７によるエミッタフォロ
ワを通して、電力増幅ＭＯＳ・ＦＥＴ（Ｘ1）のゲート
を駆動して、電力増幅ＭＯＳ・ＦＥＴ（Ｘ1）がＯＮと
なる。この電力増幅ＭＯＳ・ＦＥＴ（Ｘ1）がＯＮする
までの時間は、ＭＯＳ・ＦＥＴ（Ｘ２）がＯＦＦする時
間より長くなるように、入力信号を遅延させる遅延回路
（時定数回路）の抵抗Ｒ１,コンデンサＣ1の時定数を選
定することにより設定出来る。
電圧は、ＰＮＰトランジスタＱ７によるエミッタフォロ
ワを通して、電力増幅ＭＯＳ・ＦＥＴ（Ｘ1）のゲート
を駆動して、電力増幅ＭＯＳ・ＦＥＴ（Ｘ1）がＯＮと
なる。この電力増幅ＭＯＳ・ＦＥＴ（Ｘ1）がＯＮする
までの時間は、ＭＯＳ・ＦＥＴ（Ｘ２）がＯＦＦする時
間より長くなるように、入力信号を遅延させる遅延回路
（時定数回路）の抵抗Ｒ１,コンデンサＣ1の時定数を選
定することにより設定出来る。
【００３５】同様にして第２の入力回路（Ｑ２,Ｑ４）
の出力電圧は、ＮＰＮトランジスタＱ８によるエミッタ
フォロワを通して、電力増幅ＭＯＳ・ＦＥＴ（Ｘ2）の
ゲートを駆動して電力増幅ＭＯＳ・ＦＥＴ（Ｘ２）をＯ
Ｎとする。この電力増幅ＭＯＳ・ＦＥＴ（Ｘ２）がＯＮ
するまでの時間は、ＭＯＳ・ＦＥＴ（Ｘ１）がＯＦＦす
る時間より長くなるように、入力を遅延させる遅延回路
（時定数回路）の抵抗Ｒ２,コンデンサＣ２の時定数を
選定することにより設定出来る。
の出力電圧は、ＮＰＮトランジスタＱ８によるエミッタ
フォロワを通して、電力増幅ＭＯＳ・ＦＥＴ（Ｘ2）の
ゲートを駆動して電力増幅ＭＯＳ・ＦＥＴ（Ｘ２）をＯ
Ｎとする。この電力増幅ＭＯＳ・ＦＥＴ（Ｘ２）がＯＮ
するまでの時間は、ＭＯＳ・ＦＥＴ（Ｘ１）がＯＦＦす
る時間より長くなるように、入力を遅延させる遅延回路
（時定数回路）の抵抗Ｒ２,コンデンサＣ２の時定数を
選定することにより設定出来る。
【００３６】これにより、上下の電力増幅ＭＯＳ・ＦＥ
Ｔ（Ｘ１，Ｘ２）が同時にＯＮして、瞬時過大電流が流
れて破壊することを防止出来る。これが遅延回路（デッ
ドタイム設定回路）の設定である。
Ｔ（Ｘ１，Ｘ２）が同時にＯＮして、瞬時過大電流が流
れて破壊することを防止出来る。これが遅延回路（デッ
ドタイム設定回路）の設定である。
【００３７】この図４に示される回路は、５Ｖロジック
系入力信号の５Ｖの半分の２．５Ｖの定電圧電源（図４
の電源Vcp）を図１の回路に追加して構成した以外は、
既に説明した図１と全く同じ回路構成で変更の必要はな
く、出力波形も同じものが得られるのが、この回路の特
長である。
系入力信号の５Ｖの半分の２．５Ｖの定電圧電源（図４
の電源Vcp）を図１の回路に追加して構成した以外は、
既に説明した図１と全く同じ回路構成で変更の必要はな
く、出力波形も同じものが得られるのが、この回路の特
長である。
【００３８】図５に、本発明のオーディオ用ＭＯＳ・Ｆ
ＥＴ電力増幅回路の他の実施例の入出力電圧のタイミン
グチャートを示した。実線で示される正の矩形波の５Ｖ
の入力電圧Ｖsが供給される。実線で示される正の矩形
波の基準の２．５Ｖ以上の入力電圧Ｖsは、第１の遅延
回路であるデッドタイム設定回路の抵抗Ｒ1,コンデンサ
Ｃ1によりデッドタイム分遅延されて、点線で示される
Ｐチャンネルゲート駆動電圧ＶP（ＶPはＶccを０．０Ｖ
として表示）とされる。
ＥＴ電力増幅回路の他の実施例の入出力電圧のタイミン
グチャートを示した。実線で示される正の矩形波の５Ｖ
の入力電圧Ｖsが供給される。実線で示される正の矩形
波の基準の２．５Ｖ以上の入力電圧Ｖsは、第１の遅延
回路であるデッドタイム設定回路の抵抗Ｒ1,コンデンサ
Ｃ1によりデッドタイム分遅延されて、点線で示される
Ｐチャンネルゲート駆動電圧ＶP（ＶPはＶccを０．０Ｖ
として表示）とされる。
【００３９】実線で示される正の矩形波の基準の２．５
Ｖ未満の電圧レベルの入力電圧Ｖsは、同様にして、第
２の遅延回路であるデッドタイム設定回路の抵抗Ｒ2,
コンデンサＣ2によりデッドタイム分遅延されて、一点
鎖線で示されるＮチャンネルゲート駆動電圧ＶN（ＶNは
-Ｖccを０．０Ｖとして表示）とされる。
Ｖ未満の電圧レベルの入力電圧Ｖsは、同様にして、第
２の遅延回路であるデッドタイム設定回路の抵抗Ｒ2,
コンデンサＣ2によりデッドタイム分遅延されて、一点
鎖線で示されるＮチャンネルゲート駆動電圧ＶN（ＶNは
-Ｖccを０．０Ｖとして表示）とされる。
【００４０】２．５Ｖの低直流電圧電源回路Vcpは、図
６に示されるような、ツェナーダイオードＺＤと抵抗Ｒ
10とより構成される回路で、正の直流電圧＋Ｖccより、
２．５Ｖの電圧を簡単に得ることが出来る。
６に示されるような、ツェナーダイオードＺＤと抵抗Ｒ
10とより構成される回路で、正の直流電圧＋Ｖccより、
２．５Ｖの電圧を簡単に得ることが出来る。
【００４１】ここで、固定の２．５Ｖの定直流電圧電源
（図４のVcp）を、正の直流電圧電源の電圧より低い正
の直流電圧電源の電圧を可変に出来る直流電圧可変電源
Vxpに換えて構成することによって、他の回路部分の構
成は換えずに、５Ｖ以外の正電圧２×Vxの入力ロジック
系の入力信号にも対応させることが出来る。
（図４のVcp）を、正の直流電圧電源の電圧より低い正
の直流電圧電源の電圧を可変に出来る直流電圧可変電源
Vxpに換えて構成することによって、他の回路部分の構
成は換えずに、５Ｖ以外の正電圧２×Vxの入力ロジック
系の入力信号にも対応させることが出来る。
【００４２】この場合の可変電圧Vxを出力する正の可変
直流電圧電源回路Vxpは、図７に示されるように、ＮＰ
ＮトランジスタQ１０、抵抗Ｒ１１，Ｒ１２、及び可変
抵抗VＲとより構成される。図７に示される直流可変電
圧電源Ｖxpによる直流可変電圧Ｖxは、可変抵抗ＶＲ、
抵抗Ｒ１２とすると、下記の式により得られる（電圧２
×Vxの入力ロジック系の場合）。 直流可変電圧Vx＝（Ｑ10のベース・エミッタ間電圧）×
（VR＋R12）／R12
直流電圧電源回路Vxpは、図７に示されるように、ＮＰ
ＮトランジスタQ１０、抵抗Ｒ１１，Ｒ１２、及び可変
抵抗VＲとより構成される。図７に示される直流可変電
圧電源Ｖxpによる直流可変電圧Ｖxは、可変抵抗ＶＲ、
抵抗Ｒ１２とすると、下記の式により得られる（電圧２
×Vxの入力ロジック系の場合）。 直流可変電圧Vx＝（Ｑ10のベース・エミッタ間電圧）×
（VR＋R12）／R12
【００４３】図３に本発明のオーディオ用ＭＯＳ・ＦＥ
Ｔ電力増幅回路の一応用例の回路のブロック構成を示し
たが、オーディオ用電力増幅ＭＯＳ・ＦＥＴ回路３３を
この本発明の他の実施例の回路に換えるだけで、同様に
適用出来る。すなわち、この他の実施例の回路の前段
に、積分器３１、ヒステリシス電圧付きコンパレータ３
２を接続し、オーディオ用電力増幅ＭＯＳ・ＦＥＴ回路
３３の出力を積分器３１に抵抗Ｒ32を介して負帰還をか
けて、積分器３１にアナログオーディオ入力信号を加え
ることにより、前記の一実施例の場合と同様に、簡単に
Ｄクラスのオーディオパワーアンプが構成出来る。
Ｔ電力増幅回路の一応用例の回路のブロック構成を示し
たが、オーディオ用電力増幅ＭＯＳ・ＦＥＴ回路３３を
この本発明の他の実施例の回路に換えるだけで、同様に
適用出来る。すなわち、この他の実施例の回路の前段
に、積分器３１、ヒステリシス電圧付きコンパレータ３
２を接続し、オーディオ用電力増幅ＭＯＳ・ＦＥＴ回路
３３の出力を積分器３１に抵抗Ｒ32を介して負帰還をか
けて、積分器３１にアナログオーディオ入力信号を加え
ることにより、前記の一実施例の場合と同様に、簡単に
Ｄクラスのオーディオパワーアンプが構成出来る。
【００４４】図８に本発明のオーディオ用ＭＯＳ・ＦＥ
Ｔ電力増幅回路とデジタル信号処理部とのダイレクト接
続の一例を示した。図８に示されるようにデジタル信号
処理部８１と本発明の回路８２とのダイレクト接続が出
来、すなわち、ビットストリーム形式のデジタルオーデ
ィオ信号をデジタル信号処理部８１よりこの本発明の回
路８２に供給すれば、この本発明の回路が動作し、この
出力をローパスフィルタ（ＬＰＦ）８３を通してスピー
カＳＰに接続すれば、回路の変更をほとんどしなくと
も、オーディオ再生信号が得られるという大きなメリッ
トがある。なお、本発明の回路８２とし、デジタル信号
処理部８１の出力が正負の電圧の矩形波信号である場合
は図１に示される回路を、デジタル信号処理部８１の出
力が所定の正の電圧の矩形波信号である場合には図４に
示される回路をそれぞれ選択すればよい。
Ｔ電力増幅回路とデジタル信号処理部とのダイレクト接
続の一例を示した。図８に示されるようにデジタル信号
処理部８１と本発明の回路８２とのダイレクト接続が出
来、すなわち、ビットストリーム形式のデジタルオーデ
ィオ信号をデジタル信号処理部８１よりこの本発明の回
路８２に供給すれば、この本発明の回路が動作し、この
出力をローパスフィルタ（ＬＰＦ）８３を通してスピー
カＳＰに接続すれば、回路の変更をほとんどしなくと
も、オーディオ再生信号が得られるという大きなメリッ
トがある。なお、本発明の回路８２とし、デジタル信号
処理部８１の出力が正負の電圧の矩形波信号である場合
は図１に示される回路を、デジタル信号処理部８１の出
力が所定の正の電圧の矩形波信号である場合には図４に
示される回路をそれぞれ選択すればよい。
【００４５】
【発明の効果】以上に説明したように、請求項１に記載
された発明は、正負の直流電圧電源を使用してその中点
を基準ＧＮＤとして回路構成され、オーディオ信号を変
調した正負の電圧の矩形波入力信号を増幅するオーディ
オ用ＭＯＳ・ＦＥＴ電力増幅回路であって、前記正の直
流電圧電源と前記基準ＧＮＤとの間に接続され、前記矩
形波入力信号のうち正の電圧の期間の信号である第１の
入力信号と、前記第１の入力信号を第１の遅延回路を介
して出力した第１の遅延信号とが共に供給されて、前記
両信号に共通な正の電圧信号期間を有する第１の矩形波
信号を出力する第１の入力回路と、前記負の直流電圧電
源と前記基準ＧＮＤとの間に接続され、前記矩形波入力
信号のうち負の電圧の期間の信号である第２の入力信号
と、前記第２の入力信号を第２の遅延回路を介して出力
した第２の遅延信号とが共に供給されて、前記両信号に
共通な負の電圧信号期間を有する第２の矩形波信号を出
力する第２の入力回路と、前記第１の矩形波信号が供給
される一方の電力増幅ＭＯＳ・ＦＥＴと前記第２の矩形
波信号が供給される他方の電力増幅ＭＯＳ・ＦＥＴとよ
りなり、前記正負の直流電圧電源間に接続されるコンプ
リメンタリ構成のＭＯＳ・ＦＥＴ回路とを有して構成
し、前記コンプリメンタリ構成の各電力増幅ＭＯＳ・Ｆ
ＥＴが同時に導通しないように前記各遅延回路の遅延時
間を設定したので、正負の直流電圧電源だけで、他に何
種類もの電源電圧を使用しない簡単な電源構成で、供給
されるオーディオ信号を変調した正負の矩形波電圧の形
態の入力に対応出来、過大電流でＭＯＳ・ＦＥＴ等の回
路素子が破壊することのない安定したコンプリメンタリ
構成のオーディオ用ＭＯＳ・ＦＥＴ電力増幅回路を提供
出来る。
された発明は、正負の直流電圧電源を使用してその中点
を基準ＧＮＤとして回路構成され、オーディオ信号を変
調した正負の電圧の矩形波入力信号を増幅するオーディ
オ用ＭＯＳ・ＦＥＴ電力増幅回路であって、前記正の直
流電圧電源と前記基準ＧＮＤとの間に接続され、前記矩
形波入力信号のうち正の電圧の期間の信号である第１の
入力信号と、前記第１の入力信号を第１の遅延回路を介
して出力した第１の遅延信号とが共に供給されて、前記
両信号に共通な正の電圧信号期間を有する第１の矩形波
信号を出力する第１の入力回路と、前記負の直流電圧電
源と前記基準ＧＮＤとの間に接続され、前記矩形波入力
信号のうち負の電圧の期間の信号である第２の入力信号
と、前記第２の入力信号を第２の遅延回路を介して出力
した第２の遅延信号とが共に供給されて、前記両信号に
共通な負の電圧信号期間を有する第２の矩形波信号を出
力する第２の入力回路と、前記第１の矩形波信号が供給
される一方の電力増幅ＭＯＳ・ＦＥＴと前記第２の矩形
波信号が供給される他方の電力増幅ＭＯＳ・ＦＥＴとよ
りなり、前記正負の直流電圧電源間に接続されるコンプ
リメンタリ構成のＭＯＳ・ＦＥＴ回路とを有して構成
し、前記コンプリメンタリ構成の各電力増幅ＭＯＳ・Ｆ
ＥＴが同時に導通しないように前記各遅延回路の遅延時
間を設定したので、正負の直流電圧電源だけで、他に何
種類もの電源電圧を使用しない簡単な電源構成で、供給
されるオーディオ信号を変調した正負の矩形波電圧の形
態の入力に対応出来、過大電流でＭＯＳ・ＦＥＴ等の回
路素子が破壊することのない安定したコンプリメンタリ
構成のオーディオ用ＭＯＳ・ＦＥＴ電力増幅回路を提供
出来る。
【００４６】また、請求項２に記載された発明は、正負
の直流電圧電源を使用してその中点を基準ＧＮＤとして
回路構成され、オーディオ信号を変調した所定の正電圧
の矩形波入力信号を増幅するオーディオ用ＭＯＳ・ＦＥ
Ｔ電力増幅回路であって、前記所定の正電圧の半分の電
圧を出力する直流電圧電源と、前記正の直流電圧電源と
前記所定の正電圧の略半分の電圧を出力する直流電圧電
源との間に接続され、前記矩形波入力信号のうち前記所
定の正電圧の略半分の電圧以上の期間の信号である第１
の入力信号と、前記第１の入力信号を第１の遅延回路を
介して出力した第１の遅延信号とが共に供給されて、前
記両信号に共通な前記所定の正電圧の半分の電圧以上の
信号期間を有する第１の矩形波信号を出力する第１の入
力回路と、前記負の直流電圧電源と前記所定の正電圧の
略半分の電圧を出力する直流電圧電源との間に接続さ
れ、前記矩形波入力信号のうち前記所定の正電圧の略半
分の電圧未満の期間の信号である第２の入力信号と、前
記第２の入力信号を第２の遅延回路を介して出力した第
２の遅延信号とが共に供給されて、前記両信号に共通な
前記所定の正電圧の半分の電圧未満の信号期間を有する
第２の矩形波信号を出力する第２の入力回路と、前記第
１の矩形波信号が供給される一方の電力増幅ＭＯＳ・Ｆ
ＥＴと前記第２の矩形波信号が供給される他方の電力増
幅ＭＯＳ・ＦＥＴとよりなり、前記正負の直流電圧電源
間に接続されるコンプリメンタリ構成のＭＯＳ・ＦＥＴ
回路とを有して構成し、前記コンプリメンタリ構成の各
電力増幅ＭＯＳ・ＦＥＴが同時に導通しないように前記
各遅延回路の遅延時間を設定したので、供給されるオー
ディオ信号を変調した正の矩形波電圧の形態の入力に対
応出来、過大電流でＭＯＳ・ＦＥＴ等の回路素子が破壊
することのない安定したコンプリメンタリ構成のオーデ
ィオ用ＭＯＳ・ＦＥＴ電力増幅回路を提供出来る。
の直流電圧電源を使用してその中点を基準ＧＮＤとして
回路構成され、オーディオ信号を変調した所定の正電圧
の矩形波入力信号を増幅するオーディオ用ＭＯＳ・ＦＥ
Ｔ電力増幅回路であって、前記所定の正電圧の半分の電
圧を出力する直流電圧電源と、前記正の直流電圧電源と
前記所定の正電圧の略半分の電圧を出力する直流電圧電
源との間に接続され、前記矩形波入力信号のうち前記所
定の正電圧の略半分の電圧以上の期間の信号である第１
の入力信号と、前記第１の入力信号を第１の遅延回路を
介して出力した第１の遅延信号とが共に供給されて、前
記両信号に共通な前記所定の正電圧の半分の電圧以上の
信号期間を有する第１の矩形波信号を出力する第１の入
力回路と、前記負の直流電圧電源と前記所定の正電圧の
略半分の電圧を出力する直流電圧電源との間に接続さ
れ、前記矩形波入力信号のうち前記所定の正電圧の略半
分の電圧未満の期間の信号である第２の入力信号と、前
記第２の入力信号を第２の遅延回路を介して出力した第
２の遅延信号とが共に供給されて、前記両信号に共通な
前記所定の正電圧の半分の電圧未満の信号期間を有する
第２の矩形波信号を出力する第２の入力回路と、前記第
１の矩形波信号が供給される一方の電力増幅ＭＯＳ・Ｆ
ＥＴと前記第２の矩形波信号が供給される他方の電力増
幅ＭＯＳ・ＦＥＴとよりなり、前記正負の直流電圧電源
間に接続されるコンプリメンタリ構成のＭＯＳ・ＦＥＴ
回路とを有して構成し、前記コンプリメンタリ構成の各
電力増幅ＭＯＳ・ＦＥＴが同時に導通しないように前記
各遅延回路の遅延時間を設定したので、供給されるオー
ディオ信号を変調した正の矩形波電圧の形態の入力に対
応出来、過大電流でＭＯＳ・ＦＥＴ等の回路素子が破壊
することのない安定したコンプリメンタリ構成のオーデ
ィオ用ＭＯＳ・ＦＥＴ電力増幅回路を提供出来る。
【図１】本発明のオーディオ用ＭＯＳ・ＦＥＴ電力増幅
回路の一実施例の回路構成を示した図である。
回路の一実施例の回路構成を示した図である。
【図２】本発明のオーディオ用ＭＯＳ・ＦＥＴ電力増幅
回路の一実施例の入出力電圧のタイミングチャートを示
した図である。
回路の一実施例の入出力電圧のタイミングチャートを示
した図である。
【図３】本発明のオーディオ用ＭＯＳ・ＦＥＴ電力増幅
回路の一応用例の回路構成を示した図である。
回路の一応用例の回路構成を示した図である。
【図４】本発明のオーディオ用ＭＯＳ・ＦＥＴ電力増幅
回路の他の実施例の回路構成を示した図である。
回路の他の実施例の回路構成を示した図である。
【図５】本発明のオーディオ用ＭＯＳ・ＦＥＴ電力増幅
回路の他の実施例の入出力電圧のタイミングチャートを
示した図である。
回路の他の実施例の入出力電圧のタイミングチャートを
示した図である。
【図６】本発明のオーディオ用ＭＯＳ・ＦＥＴ電力増幅
回路の他の実施例に使用される２．５Ｖの直流定電圧電
源回路（Vcp）を示した図である。
回路の他の実施例に使用される２．５Ｖの直流定電圧電
源回路（Vcp）を示した図である。
【図７】本発明のオーディオ用ＭＯＳ・ＦＥＴ電力増幅
回路の他の実施例に使用される可変直流電圧Ｖxを出力
する可変直流電圧電源回路を示した図である。
回路の他の実施例に使用される可変直流電圧Ｖxを出力
する可変直流電圧電源回路を示した図である。
【図８】本発明のオーディオ用ＭＯＳ・ＦＥＴ電力増幅
回路とデジタル信号処理部とのダイレクト接続の一例を
示した図である。
回路とデジタル信号処理部とのダイレクト接続の一例を
示した図である。
【図９】従来のオーディオ用ＭＯＳ・ＦＥＴ電力増幅回
路の一例の構成を示した図である。
路の一例の構成を示した図である。
３１ 積分器 ３２ コンパレータ ３３ 本発明の構成 ８１ デジタル信号処理部 ８２ 本発明の回路 ８２Ａ 本発明を構成する駆動回路部 ８２Ｂ 本発明を構成する電力増幅ＭＯＳ・ＦＥＴ部 ８３ ＬＰＦ Ｃ１〜Ｃ３，Ｃ３１，Ｃ３２ コンデンサ Ｌ１，Ｌ３１ コイル Ｑ１，Ｑ３，Ｑ５，Ｑ８，Ｑ１０ ＮＰＮトランジスタ Ｑ２，Ｑ４，Ｑ６，Ｑ７ ＰＮＰトランジスタ Ｒ０〜Ｒ８，Ｒ１０〜Ｒ１２，Ｒ３１〜Ｒ３４ 抵抗 ＲL 負荷抵抗 ＳＰ スピーカ Ｖ1 正の直流電圧電源の電圧ＶCCより低い電圧の正の
直流電源の電圧 Ｖcc 正の直流電圧 Ｖccp 正の直流電圧電源 Vcp 直流電圧２．５Ｖを出力する直流定電圧電源 ＶN Ｎチャンネルゲート駆動電圧 ＶP Ｐチャンネルゲート駆動電圧 Ｖs 入力電圧 Ｖx 直流可変電圧 Ｖxp 直流可変電圧Ｖxを出力する直流可変電圧電源 ＶＲ 可変抵抗 Ｘ１ Ｐチャンネル電力増幅ＭＯＳ・ＦＥＴ Ｘ２ Ｎチャンネル電力増幅ＭＯＳ・ＦＥＴ ＺＤ ツェナーダイオード
直流電源の電圧 Ｖcc 正の直流電圧 Ｖccp 正の直流電圧電源 Vcp 直流電圧２．５Ｖを出力する直流定電圧電源 ＶN Ｎチャンネルゲート駆動電圧 ＶP Ｐチャンネルゲート駆動電圧 Ｖs 入力電圧 Ｖx 直流可変電圧 Ｖxp 直流可変電圧Ｖxを出力する直流可変電圧電源 ＶＲ 可変抵抗 Ｘ１ Ｐチャンネル電力増幅ＭＯＳ・ＦＥＴ Ｘ２ Ｎチャンネル電力増幅ＭＯＳ・ＦＥＴ ＺＤ ツェナーダイオード
フロントページの続き Ｆターム(参考） 5J091 AA02 AA18 AA41 CA57 FA19 GP02 HA08 HA10 HA17 HA18 HA19 HA20 HA25 HA26 HA29 HA33 KA15 KA17 KA25 KA31 KA42 KA62 MA01 MA09 MA23 TA01 TA06 UW09 5J092 AA02 AA18 AA41 CA57 FA19 HA08 HA10 HA17 HA18 HA19 HA20 HA25 HA26 HA29 HA33 KA15 KA17 KA25 KA31 KA42 KA62 MA01 MA09 MA23 TA01 TA06
Claims (2)
- 【請求項１】正負の直流電圧電源を使用してその中点を
基準ＧＮＤとして回路構成され、オーディオ信号を変調
した正負の電圧の矩形波入力信号を増幅するオーディオ
用ＭＯＳ・ＦＥＴ電力増幅回路であって、 前記正の直流電圧電源と前記基準ＧＮＤとの間に接続さ
れ、前記矩形波入力信号のうち正の電圧の期間の信号で
ある第１の入力信号と、前記第１の入力信号を第１の遅
延回路を介して出力した第１の遅延信号とが共に供給さ
れて、前記両信号に共通な正の電圧信号期間を有する第
１の矩形波信号を出力する第１の入力回路と、 前記負の直流電圧電源と前記基準ＧＮＤとの間に接続さ
れ、前記矩形波入力信号のうち負の電圧の期間の信号で
ある第２の入力信号と、前記第２の入力信号を第２の遅
延回路を介して出力した第２の遅延信号とが共に供給さ
れて、前記両信号に共通な負の電圧信号期間を有する第
２の矩形波信号を出力する第２の入力回路と、 前記第１の矩形波信号が供給される一方の電力増幅ＭＯ
Ｓ・ＦＥＴと前記第２の矩形波信号が供給される他方の
電力増幅ＭＯＳ・ＦＥＴとよりなり、前記正負の直流電
圧電源間に接続されるコンプリメンタリ構成のＭＯＳ・
ＦＥＴ回路とを有して構成し、前記コンプリメンタリ構
成の各電力増幅ＭＯＳ・ＦＥＴが同時に導通しないよう
に前記各遅延回路の遅延時間を設定したことを特徴とす
るオーディオ用ＭＯＳ・ＦＥＴ電力増幅回路。 - 【請求項２】正負の直流電圧電源を使用してその中点を
基準ＧＮＤとして回路構成され、オーディオ信号を変調
した所定の正電圧の矩形波入力信号を増幅するオーディ
オ用ＭＯＳ・ＦＥＴ電力増幅回路であって、 前記所定の正電圧の半分の電圧を出力する直流電圧電源
と、 前記正の直流電圧電源と前記所定の正電圧の略半分の電
圧を出力する直流電圧電源との間に接続され、前記矩形
波入力信号のうち前記所定の正電圧の略半分の電圧以上
の期間の信号である第１の入力信号と、前記第１の入力
信号を第１の遅延回路を介して出力した第１の遅延信号
とが共に供給されて、前記両信号に共通な前記所定の正
電圧の半分の電圧以上の信号期間を有する第１の矩形波
信号を出力する第１の入力回路と、 前記負の直流電圧電源と前記所定の正電圧の略半分の電
圧を出力する直流電圧電源との間に接続され、前記矩形
波入力信号のうち前記所定の正電圧の略半分の電圧未満
の期間の信号である第２の入力信号と、前記第２の入力
信号を第２の遅延回路を介して出力した第２の遅延信号
とが共に供給されて、前記両信号に共通な前記所定の正
電圧の半分の電圧未満の信号期間を有する第２の矩形波
信号を出力する第２の入力回路と、 前記第１の矩形波信号が供給される一方の電力増幅ＭＯ
Ｓ・ＦＥＴと前記第２の矩形波信号が供給される他方の
電力増幅ＭＯＳ・ＦＥＴとよりなり、前記正負の直流電
圧電源間に接続されるコンプリメンタリ構成のＭＯＳ・
ＦＥＴ回路とを有して構成し、前記コンプリメンタリ構
成の各電力増幅ＭＯＳ・ＦＥＴが同時に導通しないよう
に前記各遅延回路の遅延時間を設定したことを特徴とす
るオーディオ用ＭＯＳ・ＦＥＴ電力増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001143140A JP2002344250A (ja) | 2001-05-14 | 2001-05-14 | オーディオ用ｍｏｓ・ｆｅｔ電力増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001143140A JP2002344250A (ja) | 2001-05-14 | 2001-05-14 | オーディオ用ｍｏｓ・ｆｅｔ電力増幅回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002344250A true JP2002344250A (ja) | 2002-11-29 |
Family
ID=18989327
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001143140A Pending JP2002344250A (ja) | 2001-05-14 | 2001-05-14 | オーディオ用ｍｏｓ・ｆｅｔ電力増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002344250A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004336765A (ja) * | 2003-05-02 | 2004-11-25 | Samsung Electronics Co Ltd | ポップノイズ減少のための音声信号発生装置及び音声信号発生方法 |
| KR100502415B1 (ko) * | 2002-12-10 | 2005-07-19 | 삼성전자주식회사 | 보호 회로를 갖는 클래스 디이 파워 앰프 |
| CN101826844A (zh) * | 2010-05-06 | 2010-09-08 | 华为技术有限公司 | 一种功率放大器和基于功率放大器的信号放大方法 |
| JP2011223554A (ja) * | 2010-03-26 | 2011-11-04 | New Japan Radio Co Ltd | Ｄ級増幅器 |
| CN104201995A (zh) * | 2014-08-27 | 2014-12-10 | 北京贝威通石油科技有限公司 | 信号放大电路 |
| CN105207632A (zh) * | 2014-06-01 | 2015-12-30 | 李凤朝 | 一种功率放大电路 |
| WO2018036370A1 (zh) * | 2016-08-22 | 2018-03-01 | 中兴通讯股份有限公司 | 一种缓启动电路及包含该电路的电源板和业务单板 |
| WO2019082793A1 (ja) * | 2017-10-23 | 2019-05-02 | 株式会社村田製作所 | 高周波電力増幅回路及び通信装置 |
-
2001
- 2001-05-14 JP JP2001143140A patent/JP2002344250A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100502415B1 (ko) * | 2002-12-10 | 2005-07-19 | 삼성전자주식회사 | 보호 회로를 갖는 클래스 디이 파워 앰프 |
| JP2004336765A (ja) * | 2003-05-02 | 2004-11-25 | Samsung Electronics Co Ltd | ポップノイズ減少のための音声信号発生装置及び音声信号発生方法 |
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| CN104201995A (zh) * | 2014-08-27 | 2014-12-10 | 北京贝威通石油科技有限公司 | 信号放大电路 |
| CN104201995B (zh) * | 2014-08-27 | 2017-12-26 | 北京贝威通石油科技有限公司 | 信号放大电路 |
| WO2018036370A1 (zh) * | 2016-08-22 | 2018-03-01 | 中兴通讯股份有限公司 | 一种缓启动电路及包含该电路的电源板和业务单板 |
| WO2019082793A1 (ja) * | 2017-10-23 | 2019-05-02 | 株式会社村田製作所 | 高周波電力増幅回路及び通信装置 |
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