JP2933028B2 - 半導体集積回路検査装置 - Google Patents
半導体集積回路検査装置Info
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- JP2933028B2 JP2933028B2 JP8254436A JP25443696A JP2933028B2 JP 2933028 B2 JP2933028 B2 JP 2933028B2 JP 8254436 A JP8254436 A JP 8254436A JP 25443696 A JP25443696 A JP 25443696A JP 2933028 B2 JP2933028 B2 JP 2933028B2
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Description
【０００１】
【発明の属する技術分野】本発明は半導体集積回路検査
装置に関し、特に半導体集積回路の機能を複数のテスト
パターンにより順次テストする手段を備えた半導体集積
回路検査装置に関する。
装置に関し、特に半導体集積回路の機能を複数のテスト
パターンにより順次テストする手段を備えた半導体集積
回路検査装置に関する。
【０００２】
【従来の技術】半導体集積回路（ＩＣ，ＬＳＩ等を含
む）は、その高集積化、高性能化等が急速に進展してお
り、これに伴い、ピン数の増加、高精度の測定、テスト
内容の複雑化などにより、その開発、評価等の期間が増
大する傾向にある。このような半導体集積回路を効率よ
くテストし、その開発、評価等に要する期間を短縮する
ことができるような半導体集積回路検査装置の開発が望
まれている。
む）は、その高集積化、高性能化等が急速に進展してお
り、これに伴い、ピン数の増加、高精度の測定、テスト
内容の複雑化などにより、その開発、評価等の期間が増
大する傾向にある。このような半導体集積回路を効率よ
くテストし、その開発、評価等に要する期間を短縮する
ことができるような半導体集積回路検査装置の開発が望
まれている。
【０００３】このような半導体集積回路検査装置には、
半導体集積回路の各種機能をテストするための複数のテ
ストパターンを記憶しておき、この複数のテストパター
ンを順次読出し、読出されたテストパターンに従って所
定の周波数でテスト対象の半導体集積回路を動作させ、
そのテストを行う機能を有しているものが多い。
半導体集積回路の各種機能をテストするための複数のテ
ストパターンを記憶しておき、この複数のテストパター
ンを順次読出し、読出されたテストパターンに従って所
定の周波数でテスト対象の半導体集積回路を動作させ、
そのテストを行う機能を有しているものが多い。
【０００４】このような半導体集積回路検査装置の従来
の代表的な一例のブロック図を図６に示す。
の代表的な一例のブロック図を図６に示す。
【０００５】この半導体集積回路検査装置は、テスト対
象の半導体集積回路１００の各種機能をテストするため
の複数のテストパターンそれぞれを対応するアドレス
（パターンアドレスＰＡ）に記憶しておき指定されたパ
ターンアドレスＰＡのテストパターンＴＰを読出すパタ
ーンメモリ１と、このパターンメモリ１のパターンアド
レスＰＡを順次指定するパターンアドレス制御部２と、
半導体集積回路１００をテストするための繰返し周期、
信号の入出力タイミング、比較タイミング等を制御する
タイミング信号ＴＳｘを発生するタイミング制御部３ｘ
と、パターンメモリ１からのテストパターンＴＰ及びタ
イミング制御部３ｘからのタイミング信号ＴＳｘを受け
て半導体集積回路１００に対して入出力する信号及びそ
の波形を制御するフォーマット制御部４と、このフォー
マット制御部４の制御のもとに半導体集積回路１００と
の間で信号の授受を行うと共に信号のレベル判定、比較
及び結果判定等を行うピン・エレクトロニクス・カード
部５と、テスタバスＴＢを介して、パターンメモリ１，
パターンアドレス制御部２，タイミング制御部３ｘ及び
ピン・エレクトロニクス・カード部５等の動作制御、信
号伝達制御等を行うテスタＣＰＵ部８ｘとを有する構成
となっている。
象の半導体集積回路１００の各種機能をテストするため
の複数のテストパターンそれぞれを対応するアドレス
（パターンアドレスＰＡ）に記憶しておき指定されたパ
ターンアドレスＰＡのテストパターンＴＰを読出すパタ
ーンメモリ１と、このパターンメモリ１のパターンアド
レスＰＡを順次指定するパターンアドレス制御部２と、
半導体集積回路１００をテストするための繰返し周期、
信号の入出力タイミング、比較タイミング等を制御する
タイミング信号ＴＳｘを発生するタイミング制御部３ｘ
と、パターンメモリ１からのテストパターンＴＰ及びタ
イミング制御部３ｘからのタイミング信号ＴＳｘを受け
て半導体集積回路１００に対して入出力する信号及びそ
の波形を制御するフォーマット制御部４と、このフォー
マット制御部４の制御のもとに半導体集積回路１００と
の間で信号の授受を行うと共に信号のレベル判定、比較
及び結果判定等を行うピン・エレクトロニクス・カード
部５と、テスタバスＴＢを介して、パターンメモリ１，
パターンアドレス制御部２，タイミング制御部３ｘ及び
ピン・エレクトロニクス・カード部５等の動作制御、信
号伝達制御等を行うテスタＣＰＵ部８ｘとを有する構成
となっている。
【０００６】次に、この半導体集積回路検査装置によ
り、半導体集積回路１００の最大動作周波数を測定，評
価する動作手順について、図７に示されたフローチャー
トを併せて参照し説明する。
り、半導体集積回路１００の最大動作周波数を測定，評
価する動作手順について、図７に示されたフローチャー
トを併せて参照し説明する。
【０００７】まず、ステップＳ２１において、タイミン
グ制御部３ｘのタイミング設定レジスタに初期テスト周
波数としての最低周波数、例えば１ＭＨｚの情報をセッ
トしてテスト周波数Ｆを１ＭＨｚに設定し、タイミング
制御部３ｘからこのテスト周波数Ｆに基づくタイミング
信号ＴＳｘを発生する。
グ制御部３ｘのタイミング設定レジスタに初期テスト周
波数としての最低周波数、例えば１ＭＨｚの情報をセッ
トしてテスト周波数Ｆを１ＭＨｚに設定し、タイミング
制御部３ｘからこのテスト周波数Ｆに基づくタイミング
信号ＴＳｘを発生する。
【０００８】次に、ステップＳ２２において、フォーマ
ット制御部４及びピン・エレクトロニクス・カード部５
により順次読出されるテストパターンＴＰ及びタイミン
グ信号ＴＳｘに基づき、半導体集積回路１００のテスト
を、全テストパターンに対し実行する。そしてステップ
Ｓ２３において、全テストパターンによるテストをパス
（Ｙｅｓ）したかフェイル（Ｎｏ）したかをピン・エレ
クトロニクス・カード部５で判断し、フェイルした場合
は動作不良としてテストを終了し、パスした場合は次の
ステップＳ２４に進む。
ット制御部４及びピン・エレクトロニクス・カード部５
により順次読出されるテストパターンＴＰ及びタイミン
グ信号ＴＳｘに基づき、半導体集積回路１００のテスト
を、全テストパターンに対し実行する。そしてステップ
Ｓ２３において、全テストパターンによるテストをパス
（Ｙｅｓ）したかフェイル（Ｎｏ）したかをピン・エレ
クトロニクス・カード部５で判断し、フェイルした場合
は動作不良としてテストを終了し、パスした場合は次の
ステップＳ２４に進む。
【０００９】次のステップＳ２４において、タイミング
制御部３ｘによりテスト周波数Ｆを１段上の、例えば２
ＭＨｚに設定し、ステップＳ２５において、この１段上
のテスト周波数（２ＭＨｚ）で、パターンメモリ１から
の全テストパターンにより半導体集積回路１００のテス
トを実行する。そしてステップＳ２６において、全テス
トパターンによるテストをパス（Ｙｅｓ）したがフェイ
ル（Ｎｏ）したかを判断し、フェイルした場合には、ス
テップＳ２７において、フェイルしたピン番号や、フェ
イルしたテストパターンのパターンアドレス等のフェイ
ルログをピン・エレクトロニクス・カード部５で行い、
テストを終了する。
制御部３ｘによりテスト周波数Ｆを１段上の、例えば２
ＭＨｚに設定し、ステップＳ２５において、この１段上
のテスト周波数（２ＭＨｚ）で、パターンメモリ１から
の全テストパターンにより半導体集積回路１００のテス
トを実行する。そしてステップＳ２６において、全テス
トパターンによるテストをパス（Ｙｅｓ）したがフェイ
ル（Ｎｏ）したかを判断し、フェイルした場合には、ス
テップＳ２７において、フェイルしたピン番号や、フェ
イルしたテストパターンのパターンアドレス等のフェイ
ルログをピン・エレクトロニクス・カード部５で行い、
テストを終了する。
【００１０】パスした場合には次のステップＳ２８に進
み、このステップＳ２８では、テスト周波数Ｆが最高周
波数、例えば１０ＭＨｚであるか否かを判断し、最高周
波数でなければステップＳ２４に戻りテスト周波数Ｆを
更に１段高くしてステップＳ２５によるテストを続行
し、最高周波数であればテストを終了し、この半導体集
積回路１００の最大動作周波数はこのテストにおける最
高周波数となる。
み、このステップＳ２８では、テスト周波数Ｆが最高周
波数、例えば１０ＭＨｚであるか否かを判断し、最高周
波数でなければステップＳ２４に戻りテスト周波数Ｆを
更に１段高くしてステップＳ２５によるテストを続行
し、最高周波数であればテストを終了し、この半導体集
積回路１００の最大動作周波数はこのテストにおける最
高周波数となる。
【００１１】こうして、半導体集積回路１００の最大動
作周波数を測定，評価することができる。
作周波数を測定，評価することができる。
【００１２】なお、この半導体集積回路検査装置では、
フェイルしたテストパターンのパターンアドレスより大
きいパターンアドレスのフェイルログは、最初にフェイ
ルしたテストパターンのフェイル動作の影響を受けて不
可能となる。従って、１つのテスト周波数における最初
にフェイルしたテストパターンのパターンアドレスは採
取できるが、このパターンアドレスより大きいパターン
アドレスの最大動作周波数は分らない。また、テスト周
波数Ｆを順次増加させてテストを行う場合、１段低いテ
スト周波数でフェイルしたパターンアドレスより小さい
パターンアドレスのフェイルログは可能であるが、大き
いパターンアドレスのフェイルログは不可能となる。こ
のようなパターンアドレスに対してはフェイルログより
不具合解析を行う必要がある。
フェイルしたテストパターンのパターンアドレスより大
きいパターンアドレスのフェイルログは、最初にフェイ
ルしたテストパターンのフェイル動作の影響を受けて不
可能となる。従って、１つのテスト周波数における最初
にフェイルしたテストパターンのパターンアドレスは採
取できるが、このパターンアドレスより大きいパターン
アドレスの最大動作周波数は分らない。また、テスト周
波数Ｆを順次増加させてテストを行う場合、１段低いテ
スト周波数でフェイルしたパターンアドレスより小さい
パターンアドレスのフェイルログは可能であるが、大き
いパターンアドレスのフェイルログは不可能となる。こ
のようなパターンアドレスに対してはフェイルログより
不具合解析を行う必要がある。
【００１３】
【発明が解決しようとする課題】上述した従来の半導体
集積回路検査装置では、１つのテスト周波数における最
初にフェイルしたテストパターンのフェイル動作によっ
てこのテストパターンのパターンアドレスより高いテス
トパターンのフェイルログは不可能となってしまうの
で、最大動作周波数の判定，評価を行う場合、複数のテ
ストパターン全ての最大動作周波数（動作周波数の限
界）を知るには不具合解析を行う必要があり、繁雑で時
間がかかるという問題点があった。
集積回路検査装置では、１つのテスト周波数における最
初にフェイルしたテストパターンのフェイル動作によっ
てこのテストパターンのパターンアドレスより高いテス
トパターンのフェイルログは不可能となってしまうの
で、最大動作周波数の判定，評価を行う場合、複数のテ
ストパターン全ての最大動作周波数（動作周波数の限
界）を知るには不具合解析を行う必要があり、繁雑で時
間がかかるという問題点があった。
【００１４】本発明の目的は、フェイルしたテストパタ
ーンのフェイル動作による他のテストパターンに対する
マスクがなく、複数のテストパターン全ての最大動作周
波数を容易にかつ短時間に確認することができる半導体
集積回路検査装置を提供することにある。
ーンのフェイル動作による他のテストパターンに対する
マスクがなく、複数のテストパターン全ての最大動作周
波数を容易にかつ短時間に確認することができる半導体
集積回路検査装置を提供することにある。
【００１５】
【課題を解決するための手段】本発明の半導体集積回路
検査装置は、テスト対象の半導体集積回路の各種機能を
テストするための複数のテストパターンそれぞれを対応
するパターンアドレスに記憶しておき指定されたパター
ンアドレスのテストパターンを読出すパターンメモリ
と、前記複数のテストパターンそれぞれと対応するパタ
ーンアドレスのうちの１つ及び前記パターンアドレス以
外のアドレスのうちの一方を比較アドレスとして設定す
る比較アドレス設定部と、第１及び第２のテスト周波数
の情報をそれぞれ対応して設定，記憶する第１及び第２
のタイミング設定レジスタを含み前記パターンメモリに
対する指定アドレスと前記比較アドレスとが一致してい
るときは前記第２のテスト周波数の情報に基づくタミン
グ信号を発生し不一致のときは前記第１のテスト周波数
の情報に基づくタイミング信号を発生するタイミング制
御部とを備え、前記パターンメモリの複数のテストパタ
ーンそれぞれを順次読出してこの読出されたテストパタ
ーンによる前記半導体集積回路に対するテストを前記タ
イミング制御部からのタイミング信号に従って実行し、
このテストがフェイルしたテストパターンのパターンア
ドレス及びテスト周波数を含むフェイル情報を採取する
ようにして構成される。
検査装置は、テスト対象の半導体集積回路の各種機能を
テストするための複数のテストパターンそれぞれを対応
するパターンアドレスに記憶しておき指定されたパター
ンアドレスのテストパターンを読出すパターンメモリ
と、前記複数のテストパターンそれぞれと対応するパタ
ーンアドレスのうちの１つ及び前記パターンアドレス以
外のアドレスのうちの一方を比較アドレスとして設定す
る比較アドレス設定部と、第１及び第２のテスト周波数
の情報をそれぞれ対応して設定，記憶する第１及び第２
のタイミング設定レジスタを含み前記パターンメモリに
対する指定アドレスと前記比較アドレスとが一致してい
るときは前記第２のテスト周波数の情報に基づくタミン
グ信号を発生し不一致のときは前記第１のテスト周波数
の情報に基づくタイミング信号を発生するタイミング制
御部とを備え、前記パターンメモリの複数のテストパタ
ーンそれぞれを順次読出してこの読出されたテストパタ
ーンによる前記半導体集積回路に対するテストを前記タ
イミング制御部からのタイミング信号に従って実行し、
このテストがフェイルしたテストパターンのパターンア
ドレス及びテスト周波数を含むフェイル情報を採取する
ようにして構成される。
【００１６】また、パターンメモリと、このパターンメ
モリのパターンアドレスを順次指定するパターンアドレ
ス制御部と、比較アドレス設定部と、前記パターンアド
レス制御部が指定するパターンアドレスと前記比較アド
レス設定部に設定されている比較アドレスとが一致した
とき活性レベルの一致信号を出力するアドレス比較部
と、前記一致信号が活性レベルのときは第２のタイミン
グ設定レジスタに設定，記憶されている第２のテスト周
波数の情報に基づくタイミング信号を発生し非活性レベ
ルのときは第１のタイミング設定レジスタに設定，記憶
されている第１のテスト周波数の情報に基づくタイミン
グ信号を発生するタイミング制御部と、前記パターンメ
モリからのテストパターン及び前記タイミング制御部か
らのタイミング信号を受けてテスト対象の半導体集積回
路に対して入出力する信号及びその波形を制御するフォ
ーマット制御部と、このフォーマット制御部の制御のも
とに前記半導体集積回路との間で信号の授受を行うと共
にその信号のレベル判定、比較及び結果判定を含む各種
の処理、テストフェイル時の前記テスト周波数及び比較
アドレスを含むフェイル情報の採取を行うピン・エレク
トロニクス・カード部と、テストバスを介して前記パタ
ーンメモリ，パターンアドレス制御部，比較アドレス設
定部，アドレス比較部，タイミング制御部及びピン・エ
レクトロニクス・カード部の動作制御、信号伝達制御を
行うテスタＣＰＵ部とを有している。
モリのパターンアドレスを順次指定するパターンアドレ
ス制御部と、比較アドレス設定部と、前記パターンアド
レス制御部が指定するパターンアドレスと前記比較アド
レス設定部に設定されている比較アドレスとが一致した
とき活性レベルの一致信号を出力するアドレス比較部
と、前記一致信号が活性レベルのときは第２のタイミン
グ設定レジスタに設定，記憶されている第２のテスト周
波数の情報に基づくタイミング信号を発生し非活性レベ
ルのときは第１のタイミング設定レジスタに設定，記憶
されている第１のテスト周波数の情報に基づくタイミン
グ信号を発生するタイミング制御部と、前記パターンメ
モリからのテストパターン及び前記タイミング制御部か
らのタイミング信号を受けてテスト対象の半導体集積回
路に対して入出力する信号及びその波形を制御するフォ
ーマット制御部と、このフォーマット制御部の制御のも
とに前記半導体集積回路との間で信号の授受を行うと共
にその信号のレベル判定、比較及び結果判定を含む各種
の処理、テストフェイル時の前記テスト周波数及び比較
アドレスを含むフェイル情報の採取を行うピン・エレク
トロニクス・カード部と、テストバスを介して前記パタ
ーンメモリ，パターンアドレス制御部，比較アドレス設
定部，アドレス比較部，タイミング制御部及びピン・エ
レクトロニクス・カード部の動作制御、信号伝達制御を
行うテスタＣＰＵ部とを有している。
【００１７】また、テスト対象の半導体集積回路に対す
るテスト開始時に、比較アドレス設定部には、複数のテ
ストパターンそれぞれと対応するパターンアドレスとは
異なるアドレスを比較アドレスとして設定し、タイミン
グ制御部の第１のタイミング設定レジスタには、テスト
周波数のうち最低の周波数の情報を設定して前記半導体
集積回路に対する前記複数のテストパターンによる第１
のテストを実行し、この第１のテストがパスした後、前
記タイミング制御部の第２のタイミング設定レジスタに
前記第１のタイミング設定レジスタに設定されている情
報のテスト周波数より１段高い周波数のテスト周波数の
情報を設定し、前記比較アドレス設定部には、前記複数
のテストパターンそれぞれのパターンアドレスのうちの
最下位アドレスを前記比較アドレスとして設定して前記
複数のテストパターンによる前記半導体集積回路に対す
る第２のテストを実行し、この第２のテストがパスした
後、前記比較アドレス設定部に設定されている比較アド
レスを１アドレス分インクリメントして前記複数のテス
トパターンによる第２のテストを実行し、この第２のテ
ストがパスした後、前記比較アドレス設定部に設定され
ている比較アドレスを１アドレス分インクリメントして
前記複数のテストパターンによる第２のテストを実行す
る、という動作を、前記複数のテストパターンそれぞれ
のパターンアドレスの最上位アドレスまでくり返し行
い、これら第２のテストがパスした後は前記タイミング
制御部の第２のタイミング設定レジスタに設定されてい
る情報のテスト周波数より１段高い周波数のテスト周波
数の情報に更新して前記第２のテストと同様のテストを
実行し、このテストがパスした後は更に１段高い周波数
のテスト周波数の情報に更新して前記第２のテストと同
様のテストを実行する、という動作を、前記テスト周波
数の最高周波数までくり返し行うようにして構成され
る。
るテスト開始時に、比較アドレス設定部には、複数のテ
ストパターンそれぞれと対応するパターンアドレスとは
異なるアドレスを比較アドレスとして設定し、タイミン
グ制御部の第１のタイミング設定レジスタには、テスト
周波数のうち最低の周波数の情報を設定して前記半導体
集積回路に対する前記複数のテストパターンによる第１
のテストを実行し、この第１のテストがパスした後、前
記タイミング制御部の第２のタイミング設定レジスタに
前記第１のタイミング設定レジスタに設定されている情
報のテスト周波数より１段高い周波数のテスト周波数の
情報を設定し、前記比較アドレス設定部には、前記複数
のテストパターンそれぞれのパターンアドレスのうちの
最下位アドレスを前記比較アドレスとして設定して前記
複数のテストパターンによる前記半導体集積回路に対す
る第２のテストを実行し、この第２のテストがパスした
後、前記比較アドレス設定部に設定されている比較アド
レスを１アドレス分インクリメントして前記複数のテス
トパターンによる第２のテストを実行し、この第２のテ
ストがパスした後、前記比較アドレス設定部に設定され
ている比較アドレスを１アドレス分インクリメントして
前記複数のテストパターンによる第２のテストを実行す
る、という動作を、前記複数のテストパターンそれぞれ
のパターンアドレスの最上位アドレスまでくり返し行
い、これら第２のテストがパスした後は前記タイミング
制御部の第２のタイミング設定レジスタに設定されてい
る情報のテスト周波数より１段高い周波数のテスト周波
数の情報に更新して前記第２のテストと同様のテストを
実行し、このテストがパスした後は更に１段高い周波数
のテスト周波数の情報に更新して前記第２のテストと同
様のテストを実行する、という動作を、前記テスト周波
数の最高周波数までくり返し行うようにして構成され
る。
【００１８】
【発明の実施の形態】次に本発明の実施の形態について
図面を参照して説明する。
図面を参照して説明する。
【００１９】図１は本発明の一実施の形態を示すブロッ
ク図である。
ク図である。
【００２０】この実施の形態が図６に示された従来の半
導体集積回路検査装置（以下従来例という）と相違する
点は、パターンメモリ１に記憶されている複数のテスト
パターンそれぞれと対応するパターンアドレス（ＰＡ）
のうちの１つ及びこれらテストパターンアドレス以外の
アドレスのうちの一方を比較アドレスＣＡとして設定し
出力する比較アドレス設定部６と、パターンアドレス制
御部２がパターンメモリ１のパターンアドレスＰＡを指
定するときのパターンアドレスＰＡと比較アドレス設定
部６が設定，出力する比較アドレスＣＡとを比較しこれ
らが一致したとき活性レベルの一致信号ＥＱを出力する
アドレス比較部７とを設け、タイミング制御部３ｘにも
う１つのタイミング設定レジスタを追加し、既存のもの
を第１のタイミング設定レジスタ、追加のものを第２の
タイミング設定レジスタとしてこれら第１及び第２のタ
イミング設定レジスタに第１及び第２のテスト周波数の
情報をそれぞれ対応して設定，記憶させ、一致信号ＥＱ
が活性レベルのときは第２のタイミング設定レジスタに
設定，記憶されている第２のテスト周波数の情報に基づ
くタイミング信号ＴＳを発生し非活性レベルのときは第
１のタイミング設定レジスタに設定，記憶されている第
１のテスト周波数の情報に基づくタイミング信号ＴＳを
発生するようにしてタイミング制御部３とし、テスタＣ
ＰＵ８ｘに、比較アドレス設定部６及びアドレス比較部
７の動作制御、信号伝達制御、並びにタイミング制御部
３の追加機能制御等の機能を追加してテスタＣＰＵ８と
した点にある。
導体集積回路検査装置（以下従来例という）と相違する
点は、パターンメモリ１に記憶されている複数のテスト
パターンそれぞれと対応するパターンアドレス（ＰＡ）
のうちの１つ及びこれらテストパターンアドレス以外の
アドレスのうちの一方を比較アドレスＣＡとして設定し
出力する比較アドレス設定部６と、パターンアドレス制
御部２がパターンメモリ１のパターンアドレスＰＡを指
定するときのパターンアドレスＰＡと比較アドレス設定
部６が設定，出力する比較アドレスＣＡとを比較しこれ
らが一致したとき活性レベルの一致信号ＥＱを出力する
アドレス比較部７とを設け、タイミング制御部３ｘにも
う１つのタイミング設定レジスタを追加し、既存のもの
を第１のタイミング設定レジスタ、追加のものを第２の
タイミング設定レジスタとしてこれら第１及び第２のタ
イミング設定レジスタに第１及び第２のテスト周波数の
情報をそれぞれ対応して設定，記憶させ、一致信号ＥＱ
が活性レベルのときは第２のタイミング設定レジスタに
設定，記憶されている第２のテスト周波数の情報に基づ
くタイミング信号ＴＳを発生し非活性レベルのときは第
１のタイミング設定レジスタに設定，記憶されている第
１のテスト周波数の情報に基づくタイミング信号ＴＳを
発生するようにしてタイミング制御部３とし、テスタＣ
ＰＵ８ｘに、比較アドレス設定部６及びアドレス比較部
７の動作制御、信号伝達制御、並びにタイミング制御部
３の追加機能制御等の機能を追加してテスタＣＰＵ８と
した点にある。
【００２１】図２は、パターンアドレス制御部２から出
力されるパターンアドレスＰＡと、比較アドレス設定部
６に設定され、出力される比較アドレスＣＡと、アドレ
ス比較部７から出力される一致信号ＥＱとの関係を示す
タイミング波形図である。
力されるパターンアドレスＰＡと、比較アドレス設定部
６に設定され、出力される比較アドレスＣＡと、アドレ
ス比較部７から出力される一致信号ＥＱとの関係を示す
タイミング波形図である。
【００２２】パターンアドレス制御部２からは、パター
ンメモリ１に記憶されている複数のテストパターンを順
次指定し、読出すためのパターンアドレスＰＡが１パタ
ーン目（パターンアドレス（１））から順次出力され
る。一方、比較アドレス設定部６には、１パターン目の
パターンアドレスＰＡ（＝１）と対応する比較アドレス
ＣＡ（＝１）が設定、出力されている。アドレス比較部
７は、これらアドレスを比較し、これらアドレスが一致
している１パターン目のパターンアドレスＰＡ出力時の
み活性レベル（高レベル）となる一致信号ＥＱを出力す
る。
ンメモリ１に記憶されている複数のテストパターンを順
次指定し、読出すためのパターンアドレスＰＡが１パタ
ーン目（パターンアドレス（１））から順次出力され
る。一方、比較アドレス設定部６には、１パターン目の
パターンアドレスＰＡ（＝１）と対応する比較アドレス
ＣＡ（＝１）が設定、出力されている。アドレス比較部
７は、これらアドレスを比較し、これらアドレスが一致
している１パターン目のパターンアドレスＰＡ出力時の
み活性レベル（高レベル）となる一致信号ＥＱを出力す
る。
【００２３】図３はタイミング制御部３の内部構成の具
体例を示す回路図である。
体例を示す回路図である。
【００２４】タイミング制御部３には、第１のテスト周
波数Ｆａの情報を設定記憶する第１のタイミング設定レ
ジスタＴＳＲａを含み、この第１のタイミング設定レジ
スタＴＳＲａに設定記憶されている第１のテスト周波数
Ｆａの情報に基づいたタイミング信号（ＴＳ）を発生す
る第１のタイミング信号発生部３１と、第２のテスト周
波数Ｆｂの情報を設定記憶する第２のタイミング設定レ
ジスタＴＳＲｂを含み、この第２のタイミング設定レジ
スタＴＳＲｂに設定記憶されている第２のテスト周波数
Ｆｂの情報に基づいたタイミング信号（ＴＳ）を発生す
る第２のチミングシ信号発生部３２と、一致信号ＥＱが
活性レベル（高レベル）のときは第２のタイミング信号
発生部３２からのタイミング信号を選択して出力し、非
活性レベルのときは第１のタイミング信号発生部３１か
らのタイミング信号を選択して出力するインバータＩＶ
３１、トランスファゲートＴＧ１，ＴＧ２とを備えた構
成となっている。
波数Ｆａの情報を設定記憶する第１のタイミング設定レ
ジスタＴＳＲａを含み、この第１のタイミング設定レジ
スタＴＳＲａに設定記憶されている第１のテスト周波数
Ｆａの情報に基づいたタイミング信号（ＴＳ）を発生す
る第１のタイミング信号発生部３１と、第２のテスト周
波数Ｆｂの情報を設定記憶する第２のタイミング設定レ
ジスタＴＳＲｂを含み、この第２のタイミング設定レジ
スタＴＳＲｂに設定記憶されている第２のテスト周波数
Ｆｂの情報に基づいたタイミング信号（ＴＳ）を発生す
る第２のチミングシ信号発生部３２と、一致信号ＥＱが
活性レベル（高レベル）のときは第２のタイミング信号
発生部３２からのタイミング信号を選択して出力し、非
活性レベルのときは第１のタイミング信号発生部３１か
らのタイミング信号を選択して出力するインバータＩＶ
３１、トランスファゲートＴＧ１，ＴＧ２とを備えた構
成となっている。
【００２５】次に、この実施の形態の動作について、テ
スト対象の半導体集積回路の最大動作周波数を評価する
場合を例にして、図４に示されたフローチャート及び図
５に示されたタイミング波形図を併せて参照し説明す
る。
スト対象の半導体集積回路の最大動作周波数を評価する
場合を例にして、図４に示されたフローチャート及び図
５に示されたタイミング波形図を併せて参照し説明す
る。
【００２６】まず、ステップＳ１において、タイミング
制御部３の第１のタイミング設定レジスタＴＳＲａに初
期テスト周波数、例えば１ＭＨｚの情報を第１のテスト
周波数Ｆａの情報として設定し、比較アドレス設定部６
には、パターンメモリ１に記憶されている複数のテスト
パターンそれぞれと対応するパターンアドレス（ＰＡ）
以外のアドレス、例えば“０”を比較アドレスＣＡとし
て設定する。
制御部３の第１のタイミング設定レジスタＴＳＲａに初
期テスト周波数、例えば１ＭＨｚの情報を第１のテスト
周波数Ｆａの情報として設定し、比較アドレス設定部６
には、パターンメモリ１に記憶されている複数のテスト
パターンそれぞれと対応するパターンアドレス（ＰＡ）
以外のアドレス、例えば“０”を比較アドレスＣＡとし
て設定する。
【００２７】次にステップＳ２において、パターンアド
レス制御部２から複数のテストパターンそれぞれと対応
するパターンアドレスＰＡを順次出力してパターンメモ
リ１からテストパターンＴＰを順次読出し、複数のテス
トパターン全てに対するテストを実行する。このとき、
比較アドレスＣＡとパターンアドレスＰＡとは一致しな
いので、一致信号ＥＱは常に非活性レベルとなり、第１
のタイミング信号発生部３１から出力される、初期テス
ト周波数１ＭＨｚに基づいたタイミング信号ＴＳによっ
てテストが実行される（図５（ａ）参照）。
レス制御部２から複数のテストパターンそれぞれと対応
するパターンアドレスＰＡを順次出力してパターンメモ
リ１からテストパターンＴＰを順次読出し、複数のテス
トパターン全てに対するテストを実行する。このとき、
比較アドレスＣＡとパターンアドレスＰＡとは一致しな
いので、一致信号ＥＱは常に非活性レベルとなり、第１
のタイミング信号発生部３１から出力される、初期テス
ト周波数１ＭＨｚに基づいたタイミング信号ＴＳによっ
てテストが実行される（図５（ａ）参照）。
【００２８】次に、ステップＳ３において、テストがパ
スしたか否かを判定し（ピン・エレクトロニクス・カー
ド部５等で）、パス（Ｙｅｓ）の場合は次のステップＳ
４に進み、否（Ｎｏ）の場合は動作不良としてテストを
終了する。
スしたか否かを判定し（ピン・エレクトロニクス・カー
ド部５等で）、パス（Ｙｅｓ）の場合は次のステップＳ
４に進み、否（Ｎｏ）の場合は動作不良としてテストを
終了する。
【００２９】ステップＳ４においては、第２のタイミン
グ設定レジスタＴＳＲｂに第１のタイミング設定レジス
アＴＳＲａに設定されているテスト周波数（Ｆａ）より
１段上のテスト周波数（Ｆｂ）、例えば２ＭＨｚの情報
を設定し、続いて、ステップＳ５において、比較アドレ
ス設定部６の比較アドレスＣＡとして、複数のテストパ
ターンのうちの１パターン目のパターンアドレスを設定
し、ステップＳ６において、複数のテストパターンＴＰ
全てに対するテストを実行する。このとき、１パターン
目では、パターンアドレスＰＡと比較アドレスＣＡとが
一致しているので、一致信号ＥＱは活性レベルとなり、
第２のタイミング信号発生部３２からの第２のテスト周
波数Ｆｂ（＝２ＭＨｚ）に基づくタイミング信号ＴＳに
よりテストが実行され、２パターン目以降では一致信号
ＥＱは非活性レベルであるので、第１のタイミング信号
発生部３１からの第１のテスト周波数Ｆａ（初期テスト
周波数の１ＭＨｚ）に基づくタイミング信号ＴＳにより
テストが実行される（図５（ｂ）参照）。
グ設定レジスタＴＳＲｂに第１のタイミング設定レジス
アＴＳＲａに設定されているテスト周波数（Ｆａ）より
１段上のテスト周波数（Ｆｂ）、例えば２ＭＨｚの情報
を設定し、続いて、ステップＳ５において、比較アドレ
ス設定部６の比較アドレスＣＡとして、複数のテストパ
ターンのうちの１パターン目のパターンアドレスを設定
し、ステップＳ６において、複数のテストパターンＴＰ
全てに対するテストを実行する。このとき、１パターン
目では、パターンアドレスＰＡと比較アドレスＣＡとが
一致しているので、一致信号ＥＱは活性レベルとなり、
第２のタイミング信号発生部３２からの第２のテスト周
波数Ｆｂ（＝２ＭＨｚ）に基づくタイミング信号ＴＳに
よりテストが実行され、２パターン目以降では一致信号
ＥＱは非活性レベルであるので、第１のタイミング信号
発生部３１からの第１のテスト周波数Ｆａ（初期テスト
周波数の１ＭＨｚ）に基づくタイミング信号ＴＳにより
テストが実行される（図５（ｂ）参照）。
【００３０】次に、ステップＳ７において、テストがパ
スしたか否かを判定し、パス（Ｙｅｓ）の場合は次のス
テップＳ９に進み、否（Ｎｏ）の場合はステップＳ８に
おいて、不良となったパターンアドレス（この場合は１
パターン目のアドレス）、最大動作周波数等のフェイル
ログを、比較アドレスＣＡ，第２のテスト周波数Ｆｂか
ら採取し、次のステップＳ９に進む。
スしたか否かを判定し、パス（Ｙｅｓ）の場合は次のス
テップＳ９に進み、否（Ｎｏ）の場合はステップＳ８に
おいて、不良となったパターンアドレス（この場合は１
パターン目のアドレス）、最大動作周波数等のフェイル
ログを、比較アドレスＣＡ，第２のテスト周波数Ｆｂか
ら採取し、次のステップＳ９に進む。
【００３１】ステップＳ９においては、比較アドレスＣ
Ａが複数のテストパターンのうち最終アドレス対応のア
ドレスであるか否かを判定し、最終アドレス対応のアド
レスであれば（Ｙｅｓ）ステップＳ１１に進み、否（Ｎ
ｏ）であればステップＳ１０に進んで比較アドレスＣＡ
を１アドレス分インクリメントしステップＳ６の動作を
くり返す。この動作を最終アドレスまでくり返す。すな
わち、比較アドレスＣＡと同一のパターンアドレスに対
しては第２のテスト周波数Ｆｂに基づくタイミング信号
によってテストが実行され、他のパターンアドレスに対
しては第１のテスト周波数Ｆａに基づくタイミング信号
によってテストが実行される。
Ａが複数のテストパターンのうち最終アドレス対応のア
ドレスであるか否かを判定し、最終アドレス対応のアド
レスであれば（Ｙｅｓ）ステップＳ１１に進み、否（Ｎ
ｏ）であればステップＳ１０に進んで比較アドレスＣＡ
を１アドレス分インクリメントしステップＳ６の動作を
くり返す。この動作を最終アドレスまでくり返す。すな
わち、比較アドレスＣＡと同一のパターンアドレスに対
しては第２のテスト周波数Ｆｂに基づくタイミング信号
によってテストが実行され、他のパターンアドレスに対
しては第１のテスト周波数Ｆａに基づくタイミング信号
によってテストが実行される。
【００３２】ステップＳ９において比較アドレスが最終
アドレス対応のアドレスと判定されると（Ｙｅｓ）、ス
テップＳ１１において、第２のテスト周波数Ｆｂの情報
がテストする動作周波数の最高周波数例えば１０ＭＨｚ
であるか否かが判定され、最高周波数であればテストを
終了し、最高周波数でなければ、ステップＳ１２におい
て、第２のタイミング設定レジスイタＴＳＲｂの第２の
テスト周波数Ｆｂを１段上のテスト周波数の情報に更新
し、ステップＳ５からの動作をくり返す。
アドレス対応のアドレスと判定されると（Ｙｅｓ）、ス
テップＳ１１において、第２のテスト周波数Ｆｂの情報
がテストする動作周波数の最高周波数例えば１０ＭＨｚ
であるか否かが判定され、最高周波数であればテストを
終了し、最高周波数でなければ、ステップＳ１２におい
て、第２のタイミング設定レジスイタＴＳＲｂの第２の
テスト周波数Ｆｂを１段上のテスト周波数の情報に更新
し、ステップＳ５からの動作をくり返す。
【００３３】すなわち、第２のテスト周波数Ｆｂに対す
るテストを、全テストパターンについて１パターンずつ
（この１パターン以外は第１のテスト周波数Ｆａで）、
テスト周波数の最高周波数（１０ＭＨｚ）まで実行する
（図５の（ｃ）〜（ｆ）参照）。
るテストを、全テストパターンについて１パターンずつ
（この１パターン以外は第１のテスト周波数Ｆａで）、
テスト周波数の最高周波数（１０ＭＨｚ）まで実行する
（図５の（ｃ）〜（ｆ）参照）。
【００３４】このようにして、本発明においては、従来
例のようにフェイルしたテストパターンのフェイル動作
によるマスクもなくフェイルログ採取ができ、このフェ
イルログ採取した第２のテスト周波数Ｆｂ及び比較アド
レスＣＡの情報から、複数のテストパターンそれぞれに
対する最高動作周波数を、不具合解析することなく、容
易にかつ短時間に確認することができる。
例のようにフェイルしたテストパターンのフェイル動作
によるマスクもなくフェイルログ採取ができ、このフェ
イルログ採取した第２のテスト周波数Ｆｂ及び比較アド
レスＣＡの情報から、複数のテストパターンそれぞれに
対する最高動作周波数を、不具合解析することなく、容
易にかつ短時間に確認することができる。
【００３５】なお、前述の例では、第１のテスト周波数
Ｆａを初期テスト周波数（１ＭＨｚ）に固定しておいた
が、複数のテストパターン全てに対するテストがパスし
た最高の周波数に更新してテストを実行すれば、その分
テスト時間を更に短くすることができる。
Ｆａを初期テスト周波数（１ＭＨｚ）に固定しておいた
が、複数のテストパターン全てに対するテストがパスし
た最高の周波数に更新してテストを実行すれば、その分
テスト時間を更に短くすることができる。
【００３６】
【発明の効果】以上説明したように本発明は、比較アド
レスを設定する比較アドレス設定部と、比較アドレスと
パターンアドレスとが一致したとき活性レベルとなる一
致信号を出力するアドレス比較部とを設け、一致信号が
非活性レベルのときは複数のテストパターン全てに対す
るテストがパスする第１のテスト周波数に基づくタイミ
ング信号によりテストを実行し活性レベルのときは第１
のテスト周波数より１段高い第２のテスト周波数に基づ
くタイミング信号によりテストを実行するようにして、
複数のテストパターンのうちの１つだけを第２のテスト
周波数に基づくタイミング信号でテストし他のテストパ
ターンに対しては第１のテスト周波数に基づくタイミン
グ信号によりテストして、このテストを複数のテストパ
ターン全てに対し、かつ第２のテスト周波数を順次高く
して実行し、テストがパスしなかった（フェイルした）
ときにはフェイルログ採取を行う構成としたので、従来
例のようにフェイルしたテストパターンによるマスクも
なくフェイルログ採取ができ、このフェイルログ採取し
た情報により、不具合解析することなく、複数のテスト
パターン全ての最大動作周波数を容易にかつ短時間に確
認することができる効果がある。
レスを設定する比較アドレス設定部と、比較アドレスと
パターンアドレスとが一致したとき活性レベルとなる一
致信号を出力するアドレス比較部とを設け、一致信号が
非活性レベルのときは複数のテストパターン全てに対す
るテストがパスする第１のテスト周波数に基づくタイミ
ング信号によりテストを実行し活性レベルのときは第１
のテスト周波数より１段高い第２のテスト周波数に基づ
くタイミング信号によりテストを実行するようにして、
複数のテストパターンのうちの１つだけを第２のテスト
周波数に基づくタイミング信号でテストし他のテストパ
ターンに対しては第１のテスト周波数に基づくタイミン
グ信号によりテストして、このテストを複数のテストパ
ターン全てに対し、かつ第２のテスト周波数を順次高く
して実行し、テストがパスしなかった（フェイルした）
ときにはフェイルログ採取を行う構成としたので、従来
例のようにフェイルしたテストパターンによるマスクも
なくフェイルログ採取ができ、このフェイルログ採取し
た情報により、不具合解析することなく、複数のテスト
パターン全ての最大動作周波数を容易にかつ短時間に確
認することができる効果がある。
【図１】本発明の一実施の形態を示すブロック図であ
る。
る。
【図２】図１に示された実施の形態のアドレス比較部を
主体とした部分の動作を説明するためのタイミング波形
図である。
主体とした部分の動作を説明するためのタイミング波形
図である。
【図３】図１に示された実施の形態のタイミング制御部
の内部構成の具体例を示す回路図である。
の内部構成の具体例を示す回路図である。
【図４】図１〜図３に示された実施の形態の動作を説明
するための半導体集積回路の最高動作周波数を評価する
場合を例としたフローチャートである。
するための半導体集積回路の最高動作周波数を評価する
場合を例としたフローチャートである。
【図５】図１〜図３に示された実施の形態の動作を説明
するための半導体集積回路の最高動作周波数を評価する
場合を例としたタイミング波形図である。
するための半導体集積回路の最高動作周波数を評価する
場合を例としたタイミング波形図である。
【図６】従来の半導体集積回路装置の一例を示すブロッ
ク図である。
ク図である。
【図７】図６に示された半導体集積回路検査装置の動作
を説明するための半導体集積回路の最高動作周波数を評
価する場合を例としたフローチャートである。
を説明するための半導体集積回路の最高動作周波数を評
価する場合を例としたフローチャートである。
１ パターンメモリ ２ パターンアドレス制御部 ３，３ｘ タイミング制御部 ４ フォーマット制御部 ５ ピン・エレクトロニクス・カード部 ６ 比較アドレス設定部 ７ アドレス比較部 ８，８ｘ テスタＣＰＵ ３１，３２ タイミング信号発生部 ＴＳＲａ，ＴＳＲｂ タイミング設定レジスタ ＴＧ１，ＴＧ２ トランスファゲート
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) G01R 31/28 G01R 31/30 G01R 31/317 G06F 11/24
Claims (3)
- 【請求項１】 テスト対象の半導体集積回路の各種機能
をテストするための複数のテストパターンそれぞれを対
応するパターンアドレスに記憶しておき指定されたパタ
ーンアドレスのテストパターンを読出すパターンメモリ
と、前記複数のテストパターンそれぞれと対応するパタ
ーンアドレスのうちの１つ及び前記パターンアドレス以
外のアドレスのうちの一方を比較アドレスとして設定す
る比較アドレス設定部と、第１及び第２のテスト周波数
の情報をそれぞれ対応して設定，記憶する第１及び第２
のタイミング設定レジスタを含み前記パターンメモリに
対する指定アドレスと前記比較アドレスとが一致してい
るときは前記第２のテスト周波数の情報に基づくタミン
グ信号を発生し不一致のときは前記第１のテスト周波数
の情報に基づくタイミング信号を発生するタイミング制
御部とを備え、前記パターンメモリの複数のテストパタ
ーンそれぞれを順次読出してこの読出されたテストパタ
ーンによる前記半導体集積回路に対するテストを前記タ
イミング制御部からのタイミング信号に従って実行し、
このテストがフェイルしたテストパターンのパターンア
ドレス及びテスト周波数を含むフェイル情報を採取する
ようにしたことを特徴とする半導体集積回路検査装置。 - 【請求項２】 パターンメモリと、このパターンメモリ
のパターンアドレスを順次指定するパターンアドレス制
御部と、比較アドレス設定部と、前記パターンアドレス
制御部が指定するパターンアドレスと前記比較アドレス
設定部に設定されている比較アドレスとが一致したとき
活性レベルの一致信号を出力するアドレス比較部と、前
記一致信号が活性レベルのときは第２のタイミング設定
レジスタに設定，記憶されている第２のテスト周波数の
情報に基づくタイミング信号を発生し非活性レベルのと
きは第１のタイミング設定レジスタに設定，記憶されて
いる第１のテスト周波数の情報に基づくタイミング信号
を発生するタイミング制御部と、前記パターンメモリか
らのテストパターン及び前記タイミング制御部からのタ
イミング信号を受けてテスト対象の半導体集積回路に対
して入出力する信号及びその波形を制御するフォーマッ
ト制御部と、このフォーマット制御部の制御のもとに前
記半導体集積回路との間で信号の授受を行うと共にその
信号のレベル判定、比較及び結果判定を含む各種の処
理、テストフェイル時の前記テスト周波数及び比較アド
レスを含むフェイル情報の採取を行うピン・エレクトロ
ニクス・カード部と、テストバスを介して前記パターン
メモリ，パターンアドレス制御部，比較アドレス設定
部，アドレス比較部，タイミング制御部及びピン・エレ
クトロニクス・カード部の動作制御、信号伝達制御を行
うテスタＣＰＵ部とを有する請求項１記載の半導体集積
回路検査装置。 - 【請求項３】 テスト対象の半導体集積回路に対するテ
スト開始時に、比較アドレス設定部には、複数のテスト
パターンそれぞれと対応するパターンアドレスとは異な
るアドレスを比較アドレスとして設定し、タイミング制
御部の第１のタイミング設定レジスタには、テスト周波
数のうち最低の周波数の情報を設定して前記半導体集積
回路に対する前記複数のテストパターンによる第１のテ
ストを実行し、この第１のテストがパスした後、前記タ
イミング制御部の第２のタイミング設定レジスタに前記
第１のタイミング設定レジスタに設定されている情報の
テスト周波数より１段高い周波数のテスト周波数の情報
を設定し、前記比較アドレス設定部には、前記複数のテ
ストパターンそれぞれのパターンアドレスのうちの最下
位アドレスを前記比較アドレスとして設定して前記複数
のテストパターンによる前記半導体集積回路に対する第
２のテストを実行し、この第２のテストがパスした後、
前記比較アドレス設定部に設定されている比較アドレス
を１アドレス分インクリメントして前記複数のテストパ
ターンによる第２のテストを実行し、この第２のテスト
がパスした後、前記比較アドレス設定部に設定されてい
る比較アドレスを１アドレス分インクリメントして前記
複数のテストパターンによる第２のテストを実行する、
という動作を、前記複数のテストパターンそれぞれのパ
ターンアドレスの最上位アドレスまでくり返し行い、こ
れら第２のテストがパスした後は前記タイミング制御部
の第２のタイミング設定レジスタに設定されている情報
のテスト周波数より１段高い周波数のテスト周波数の情
報に更新して前記第２のテストと同様のテストを実行
し、このテストがパスした後は更に１段高い周波数のテ
スト周波数の情報に更新して前記第２のテストと同様の
テストを実行する、という動作を、前記テスト周波数の
最高周波数までくり返し行うようにした請求項１記載の
半導体集積回路検査装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8254436A JP2933028B2 (ja) | 1996-09-26 | 1996-09-26 | 半導体集積回路検査装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8254436A JP2933028B2 (ja) | 1996-09-26 | 1996-09-26 | 半導体集積回路検査装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10104312A JPH10104312A (ja) | 1998-04-24 |
| JP2933028B2 true JP2933028B2 (ja) | 1999-08-09 |
Family
ID=17264976
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8254436A Expired - Lifetime JP2933028B2 (ja) | 1996-09-26 | 1996-09-26 | 半導体集積回路検査装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2933028B2 (ja) |
-
1996
- 1996-09-26 JP JP8254436A patent/JP2933028B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10104312A (ja) | 1998-04-24 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990427 |