JP2002319679A - 半導体装置 - Google Patents

半導体装置

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JP2002319679A JP2001122032A JP2001122032A JP2002319679A JP 2002319679 A JP2002319679 A JP 2002319679A JP 2001122032 A JP2001122032 A JP 2001122032A JP 2001122032 A JP2001122032 A JP 2001122032A JP 2002319679 A JP2002319679 A JP 2002319679A
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Abstract

(57)【要約】 【課題】 遮光層の端部で回折した光が半導体層に照射
されＴＦＴ特性の変動を引き起こしているため、この光
の照射を防止する事により、高い表示品質をもつ液晶表
示装置を提供する。 【解決手段】 第３の遮光層１０８の端部で回折した光
１１７を完全に遮光するため、半導体層１０３をゲート
電極１０４と第２の遮光部１０６とで覆うことによっ
て、回折した光の照射を防止し、ＴＦＴ特性の変動を回
避でき、良好な表示画像を得る事ができる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は薄膜トランジスタ
（以下、ＴＦＴという）で構成された回路を有する半導
体装置およびその作製方法に関する。例えば、液晶表示
パネルに代表される電気光学装置およびその様な電気光
学装置を部品として搭載した電子機器に関する。
【０００２】なお、本明細書中において半導体装置と
は、半導体特性を利用することで機能しうる装置全般を
指し、電気光学装置、半導体回路および電子機器は全て
半導体装置である。
【０００３】
【従来の技術】近年、絶縁表面を有する基板上に形成さ
れた半導体薄膜（厚さ数〜数百ｎｍ程度）を用いて薄膜
トランジスタ（ＴＦＴ）を構成する技術が注目されてい
る。薄膜トランジスタはＩＣや電気光学装置のような電
子デバイスに広く応用され、特に液晶表示装置のスイッ
チング素子として開発が急がれている。
【０００４】液晶表示装置において、高品位な画像を得
るために、画素電極をマトリクス状に配置し、画素電極
の各々に接続するスイッチング素子としてＴＦＴを用い
たアクティブマトリクス型液晶表示装置が注目を集めて
いる。
【０００５】このアクティブマトリクス型液晶表示装置
において、良好な品質の表示を行わせるには、ＴＦＴに
接続された各画素電極に映像信号の電位を次回の書き込
み時まで保持できるようにする必要がある。一般的に
は、画素内に保持容量（Ｃｓ）を備えることで映像信号
の電位を保持している。
【０００６】上記保持容量（Ｃｓ）の構造やその形成法
として様々な提案がなされているが、製造工程の簡素
さ、また信頼性の観点から、画素を構成する絶縁膜のう
ち、最も質の高い絶縁膜であるＴＦＴのゲート絶縁膜を
保持容量（Ｃｓ）の誘電体として利用することが望まし
い。従来では、走査線と同じ配線層を用いて上部電極と
なる容量配線を設け、上部電極（容量配線）／誘電体層
（ゲート絶縁膜）／下部電極（半導体膜）により保持容
量（Ｃｓ）を構成することが行われていた。
【０００７】また、表示性能の面から画素には大きな保
持容量を持たせるとともに、高開口率化が求められてい
る。各画素が高い開口率を持つことによりバックライト
の光利用効率が向上し、所定の表示輝度を得るためのバ
ックライト容量が抑制できる結果、表示装置の省電力化
および小型化が達成できる。また、各画素が大きな保持
容量を備えることにより、各画素の表示データ保持特性
が向上して表示品質が向上する。
【０００８】こうした要求は、液晶表示装置の高精細化
(画素数の増大)及び小型化に伴う各表示画素ピッチの微
細化を進める上で大きな課題となっている。
【０００９】加えて、上述した従来の画素構成では高開
口率と大きな保持容量の両立が難しいという問題があ
る。
【００１０】また、バックライトを使用する液晶表示装
置、特にプロジェクター用の液晶表示装置において各画
素に配置されるＴＦＴ特性に変動が生じ、画質の劣化等
が問題となっていた。
【００１１】
【発明が解決しようとする課題】ＴＦＴ特性の変動の原
因を調べたところ、本発明者は、回折した光（干渉した
光とも呼ばれる）が半導体層に達している、即ち、半導
体層に重なるよう光の照射側に設けられた遮光層の端部
を廻り込んで光が半導体層に照射されていることが原因
の一つであることを見出した。
【００１２】図２にシミュレーション結果を示す。図２
は、基板２００上に半導体層２０１を形成し、その半導
体層２０１を覆って１５０ｎｍの膜厚を有する絶縁膜２
０２を設け、該絶縁膜２０２上に光透過率０％の遮光層
２０３を設けたアクティブマトリクス基板を想定し、光
源からの光を照射した際、遮光層２０３の端部を０ｍと
し、回折した光の強度を計算した。なお、横軸は遮光層
２０３の端部からの距離Ｘｍを指し、縦軸は光の強度を
指しており、開口部（グラフ左半分の−の領域に相当）
の光の強度の平均を１とした。
【００１３】図２より遮光層と半導体層の端部が一致す
るよう配置した場合、図２中のＸ＝０ｍの縦軸の値、即
ち、光源からの光の約４分の１程度の光強度となってい
る。従って、遮光層の端部と半導体層の端部とを一致さ
せた場合、光源からの光の約４分の１程度が半導体層に
照射されることを意味している。
【００１４】また、Ｘ＝１μｍの縦軸の値は約５０分の
１の光強度となっており、またＸ＝１．３μｍの縦軸の
値は約１００分の１の光強度となっている。即ち、遮光
層の端部と半導体層の端部を１μｍ、または１．３μｍ
離して配置しても微量の光が半導体層に照射されること
を意味している。
【００１５】従来においても遮光層は設けられていた
が、回折した光が与える影響は考慮にいれず、開口率を
向上させるため、即ち遮光層の面積を縮小するため、遮
光しようとする半導体層の端部と遮光層の端部とを少な
くとも一致させ、光源からの入射光を防ぐのみの画素構
造としていた。
【００１６】本発明は上述の問題に設計側から解決策を
与えるものであり、遮光層の端部で回折した光が半導体
層に照射されることを防止し、且つ、高い開口率を得な
がら十分な保持容量（Ｃｓ）を確保し、また同時に容量
配線の負荷(画素書き込み電流)を時間的に分散させて実
効的に低減する事により、高い表示品質をもつ液晶表示
装置を提供するものである。
【００１７】
【課題を解決するための手段】本発明は、半導体層の上
方に設けられた第２遮光層で回折した光を第１遮光層ま
たはゲート電極で遮蔽することを特徴としている。図２
に示した結果に従えば、一つの遮光層で回折した光を十
分に遮蔽するには、遮光層の面積を大きくする必要が生
じ開口率が低減するが、異なる層に形成された２つ以上
の遮光層を重ねて用いることで遮光層の面積を大きくす
ることなく回折した光を遮蔽することができる。なお、
第１遮光層は、ソース電極またはドレイン電極と同時に
形成した導電パターンで構成してもよいし、ソース電極
の一部またはドレイン電極の一部で構成してもよい。
【００１８】本明細書で開示する発明の構成は、絶縁表
面上に半導体層と、該半導体層上に絶縁膜と、該絶縁膜
上に前記半導体層と重なるゲート電極と、該ゲート電極
上に絶縁膜と、該絶縁膜上に第１の遮光層と、該第１の
遮光層上に絶縁膜と、該絶縁膜上に第２の遮光層とを有
し、第２の遮光層から半導体層へ向かう方向に光を照射
した際、前記第２の遮光層で回折する光を遮光するよう
第２の遮光層の周縁部よりも内側に第１の遮光層及びゲ
ート電極が配置されていることを特徴とする半導体装置
である。
【００１９】また、他の発明の構成は、絶縁表面上に半
導体層と、該半導体層上に絶縁膜と、該絶縁膜上に前記
半導体層と重なるゲート電極と、該ゲート電極上に絶縁
膜と、該絶縁膜上に第１の遮光層と、該第１の遮光層上
に絶縁膜と、該絶縁膜上に第２の遮光層とを有し、画素
部における半導体層の全ての領域において上方には、第
２の遮光層とゲート電極とを重畳させる、若しくは第２
の遮光層と第１の遮光層とを重畳させることを特徴とす
る半導体装置である。
【００２０】また、上記各構成において、前記ゲート電
極は、島状にパターニングされていることを特徴として
いる。
【００２１】また、上記各構成において、前記ゲート電
極は、導電型を付与する不純物元素がドープされたｐｏ
ｌｙ−Ｓｉ、Ｗ、ＷＳｉX、Ａｌ、Ｔａ、Ｃｒ、または
Ｍｏから選ばれた元素を主成分とする膜またはそれらの
積層膜からなることを特徴としている。
【００２２】また、本発明は、半導体層の上方に設けら
れた第３遮光層で回折した光を第２遮光層またはゲート
電極で遮蔽することを特徴とし、さらに半導体層の下方
に設けられた第１遮光層で外部からの光（または基板面
の反射光等）を遮蔽する。なお、第２遮光層は、ソース
電極またはドレイン電極と同時に形成した導電パターン
で構成してもよいし、ソース電極の一部またはドレイン
電極の一部で構成してもよい。
【００２３】本明細書で開示する発明の構成は、絶縁表
面上に第１の遮光層と、前記第１の遮光層上に第１絶縁
膜と、前記第１絶縁膜上に半導体層と、前記半導体層上
に第２絶縁膜と、前記第２絶縁膜上に第２配線と、前記
第１の遮光層と接続するゲート電極と、前記第２配線及
び前記ゲート電極上に第３絶縁膜と、前記第３絶縁膜を
間に挟んで前記半導体層と重なる第２の遮光層と、前記
第２の遮光層上に第４絶縁膜と、前記第４絶縁膜上に第
３の遮光層とを有し、第３の遮光層から半導体層に向か
う方向に光を照射した際、前記第３の遮光層で回折する
光を第２の遮光層及びゲート電極で遮光させたことを特
徴とする半導体装置である。
【００２４】上記構成において、前記第２絶縁膜を介し
て前記半導体層と前記第２配線とが重なることを特徴と
している。
【００２５】また、上記構成において、前記第２絶縁膜
を介して前記第２配線と前記半導体層とが重なる領域に
は、前記第２絶縁膜を誘電体とする保持容量が形成され
ることを特徴としている。
【００２６】また、上記構成において、前記半導体層の
うち、前記第２絶縁膜を介して前記第２配線と重なる領
域には、導電型を付与する不純物元素が添加されている
ことを特徴としている。
【００２７】また、上記構成において、前記第２の遮光
層は、導電層または染料を含み遮光性を有する樹脂であ
ることを特徴としている。
【００２８】また、上記構成において、前記第３絶縁膜
上に前記半導体層と接する電極と、該電極と接続する画
素電極とを有することを特徴としている。また、前記第
３絶縁膜上に前記半導体層と接する電極は、第２の遮光
層と一体形成されたことを特徴としている。
【００２９】また、上記構成において、前記第１配線
は、走査線であり、前記第２配線は、容量配線であり、
前記第２絶縁膜は、ゲート絶縁膜であることを特徴とし
ている。
【００３０】また、上記構成において、前記ゲート電極
は、島状にパターニングされていることを特徴としてい
る。
【００３１】また、上記構成において、前記ゲート電極
は、導電型を付与する不純物元素がドープされたｐｏｌ
ｙ−Ｓｉ、Ｗ、ＷＳｉX、Ａｌ、Ｔａ、Ｃｒ、またはＭ
ｏから選ばれた元素を主成分とする膜またはそれらの積
層膜からなることを特徴としている。
【００３２】
【発明の実施の形態】本発明の実施形態について、以下
に説明する。
【００３３】図１は、本発明の実施形態の一例を示した
断面図の概略である。図１中、１００は基板、１０１は
走査線（第１遮光層）、１０２は絶縁膜、１０３は半導
体層、１０４はゲート電極、１０５は絶縁膜、１０６は
第２遮光層、１０７は絶縁膜、１０８は第３遮光層、１
０９は絶縁膜、１１０は画素電極、１１１、１１３は配
向膜、１１２は液晶材料、１１４は対向電極、１１５は
対向基板である。また、１１６は光源からの光であり、
１１７は第３遮光層の端部で回折した光である。
【００３４】本発明は、ソース電極またはドレイン電極
の一部を第２遮光層１０６として用い、工程数を増やす
ことなく第３遮光層の端部で回折した光１１７を遮断す
る。こうすることによって、開口率を犠牲にすることな
く、回折した光を遮蔽することができる。
【００３５】また、本発明は、開口率を向上させるとと
もに保持容量の増大を図るため、ゲート電極１０４と異
なる層に走査線１０１（第１遮光層を兼ねる）を形成す
ることを特徴としている。保持容量を増大することによ
って、第２遮光層１０６とゲート電極１０４とで形成さ
れる寄生容量が存在しても問題にならない画素構造とす
ることができる。なお、この走査線１０１で外部からの
光（または基板面で反射する光）を遮蔽する。本発明の
一つの画素におけるＴＦＴ周辺の構成の一例を図３に示
した。
【００３６】図３には積層構造を簡略に示すために画素
ＴＦＴの上面図を工程順に示した。ここでは簡単に積層
工程のみを説明する。
【００３７】まず、絶縁表面上に走査線４０２を形成す
る。次いで走査線を覆う絶縁膜を形成し、該絶縁膜上に
少なくともチャネル形成領域となる領域と重なるように
半導体層４０４を形成する。（図３（Ａ））なお、走査
線は第１遮光層として働く。
【００３８】次いで、半導体層を覆う絶縁膜を形成し、
該絶縁膜上に走査線４０２と接続するゲート電極４１０
と、容量配線４１１とを同時形成する。（図３（Ｂ））
なお、絶縁膜を介してゲート電極４１０と重なる半導体
層の領域がチャネル形成領域となる。また、絶縁膜を介
して容量配線と重なる半導体層は、容量を形成する一方
の電極となる。
【００３９】次いで、ゲート電極及び容量配線を覆う絶
縁膜を形成し、該絶縁膜上に半導体層と接続するソース
配線（ソース電極含む）４１９と、半導体層と接続する
ドレイン電極４１８とを同時形成する。（図３（Ｃ））
この段階で半導体層の全ての領域においてゲート電極、
ソース配線、またはドレイン電極のいずれか一と重畳さ
せる。なお、ソース配線の一部、またはドレイン電極の
一部は第２遮光層として働く。
【００４０】次いで、ソース配線、またはドレイン電極
を覆う絶縁膜を形成し、該絶縁膜上に第３遮光層４２１
を形成する。（図３（Ｄ））なお、第３遮光層のパター
ン周縁部は、ゲート電極のパターンの外側にある程度マ
ージンをもって配置される。このように第２遮光層と第
３遮光層とを設けることによって、第３遮光層の端部で
回折した光が半導体層に照射されるのを防止することが
できる。
【００４１】次いで、第３遮光層を覆う絶縁膜を形成
し、該絶縁膜上にドレイン電極と接続する画素電極４２
３を形成する。（図３（Ｅ））なお、画素電極とドレイ
ン電極とを接続する箇所においては第３遮光層を設ける
ことができないため、できるだけチャネル形成領域との
距離を大きくとることが望ましい。
【００４２】また、本発明において、保持容量は、下部
電極を半導体膜とし、半導体膜を覆う絶縁膜を誘電体と
し、上部電極を容量配線４１１として形成する。なお、
半導体膜を覆う絶縁膜を部分的に薄膜化することで保持
容量の増大を図ってもよい。
【００４３】また、本構成によれば、各画素のＴＦＴ
は、チャネル形成領域の上方及び下方に絶縁膜を介して
ゲート電極を備えたデュアルゲート構造とすることがで
き、第１絶縁膜を適切な膜厚に設定することにより、走
査線と他の配線とで形成される寄生容量を抑制しながら
ＴＦＴの特性を向上することができる。
【００４４】また、本発明は従来（容量配線が走査線と
平行）と異なり、容量配線が信号線と平行になるよう配
置されていることを特徴としている。従って、駆動方式
から各走査線に対応する画素には連続的に映像信号の書
き込みが行われるが、この際該当する各画素はそれぞれ
独立した容量配線で形成された保持容量と接続されてい
るため隣接画素の書き込み電流による容量配線電位の変
動を回避でき、良好な表示画像を得る事ができる。
【００４５】また、従来は各走査線書き込み期間中の信
号線電位（書き込み電位）の低下を防ぐために各信号線
にはサンプルホールド容量が設けられていたが、本発明
においては容量配線が信号線と平行で、且つ重なるよう
配置されているため、信号線の寄生容量が増大して信号
線電位の保持特性が向上することから周辺回路部にサン
プルホールド容量を設ける必要がなくなり、従来と比べ
周辺回路を小型化することができる。
【００４６】また、同じ理由により容量配線抵抗への要
求性能が緩和されるため容量配線の配置やサイズ、膜厚
の設計自由度が増し、また容量配線材料の選択の幅が広
がることにより設計上の難度及び製造上の難度が下が
り、より高い製造歩留まりを得ることにも繋がる。
【００４７】以上の構成でなる本発明について、以下に
示す実施例でもってさらに詳細な説明を行うこととす
る。
【００４８】
【実施例】［実施例１］以下、本発明の実施例を投写型
の点順次駆動の液晶表示装置を一例にとり説明する。
【００４９】ＴＦＴをスイッチング素子として用いるア
クティブマトリクス型液晶表示装置は、画素電極がマト
リクス状に配置された基板（アクティブマトリクス基
板）と、対向電極が形成された対向基板とを液晶層を介
して対向配置した構造となっている。両基板間はスペー
サ等を介して所定の間隔に制御され、画素部の外周部に
シール材を用いることで液晶層を封入している。
【００５０】また、アクティブマトリクス基板には画素
部と、その周辺に形成される走査線駆動回路と、信号線
駆動回路とを備えている。
【００５１】走査線駆動回路は、走査信号を順次転送す
るシフトレジスタによって主に構成されている。また、
信号線駆動回路は、シフトレジスタとシフトレジスタ出
力に基づいて入力される映像信号をサンプリングした
後、保持し信号線を駆動するサンプルホールド回路によ
り主に構成されている。
【００５２】画素部には走査線駆動回路に接続され互い
に平行に所定の間隔で配置された複数の走査線（ゲート
配線）と、信号線駆動回路に接続され互いに平行に所定
の間隔で配置された複数の信号線とが交差して配置され
ており、その交差するそれぞれの位置にＴＦＴを配置す
るとともに、走査線と信号線とで区画される各領域に画
素電極が配置されている。この構成から各画素電極はマ
トリクス状の配置となる。また、ＧＮＤ（接地）または
固定電位に接続された複数の容量配線が、信号線と平行
に設けられている。
【００５３】以下、本実施例の半導体装置の作製工程を
簡略に示す。なお、説明には画素部の一部の上面図およ
び断面図を示した図４〜１３を用いる。
【００５４】まず、絶縁表面を有する基板４０１上に導
電膜を形成し、パターニングを施すことにより走査線４
０２を形成する。（図４（Ａ））
【００５５】この走査線４０２は後に形成される活性層
を光から保護する遮光層としても機能する。ここでは基
板４０１として石英基板を用い、走査線４０２としてポ
リシリコン膜（膜厚５０ｎｍ）とタングステンシリサイ
ド（Ｗ−Ｓｉ）膜（膜厚１００ｎｍ）の積層構造を用い
た。また、ポリシリコン膜はタングステンシリサイドか
ら基板への汚染を保護するものである。基板４０１には
石英基板の他に、ガラス基板、プラスチック基板を用い
ることができる。ガラス基板を用いる場合には、ガラス
歪み点よりも１０〜２０℃程度低い温度であらかじめ熱
処理しておいても良い。また、基板４０１のＴＦＴを形
成する表面に、基板４０１からの不純物拡散を防ぐため
に、酸化シリコン膜、窒化シリコン膜または酸化窒化シ
リコン膜などの絶縁膜から成る下地膜を形成するとよ
い。走査線４０２としては、導電型を付与する不純物元
素がドープされたｐｏｌｙ−ＳｉやＷＳｉX（Ｘ＝２．
０〜２．８）、Ａｌ、Ｔａ、Ｗ、Ｃｒ、Ｍｏ等の導電性
材料及びその積層構造を用いることができる。
【００５６】次いで、走査線４０２を覆う絶縁膜４０３
ａ、４０３ｂを膜厚１００〜１０００ｎｍ（代表的には
３００〜５００ｎｍ）で形成する。（図４（Ｂ））ここ
ではＣＶＤ法を用いた膜厚１００ｎｍの酸化シリコン膜
とＬＰＣＶＤ法を用いた膜厚２８０ｎｍの酸化シリコン
膜を積層させた。
【００５７】また、絶縁膜４０３ｂを形成した後、絶縁
膜表面を化学的及び機械的に研磨する処理（代表的には
ＣＭＰ技術）等）により平坦化してもよい。例えば、絶
縁膜表面の最大高さ（Ｒmax）が０．５μｍ以下、好ま
しくは０．３μｍ以下となるようにする。
【００５８】次いで、非晶質半導体膜を膜厚１０〜１０
０ｎｍで形成する。ここでは膜厚６９ｎｍの非晶質シリ
コン膜（アモルファスシリコン膜）をＬＰＣＶＤ法を用
いて形成した。次いで、この非晶質半導体膜を結晶化さ
せる技術として特開平8-78329号公報記載の技術を用い
て結晶化させた。同公報記載の技術は、非晶質シリコン
膜に対して結晶化を助長する金属元素を選択的に添加
し、加熱処理を行うことで添加領域を起点として広がる
結晶質シリコン膜を形成するものである。ここでは結晶
化を助長する金属元素としてニッケルを用い、脱水素化
のための熱処理（４５０℃、１時間）の後、結晶化のた
めの熱処理（６００℃、１２時間）を行った。次いで、
結晶化率を高め、結晶粒内に残される欠陥を補修するた
めのレーザー光（ＸｅＣｌ：波長３０８ｎｍ）の照射を
行う。レーザー光には波長４００nm以下のエキシマレー
ザ光や、ＹＡＧレーザの第２高調波、第３高調波を用い
る。いずれにしても、繰り返し周波数１０〜１０００Hz
程度のパルスレーザー光を用い、当該レーザー光を光学
系にて１００〜４００mJ/cm2に集光し、９０〜９５％の
オーバーラップ率をもって照射し、シリコン膜表面を走
査させればよい。
【００５９】次いで、ＴＦＴの活性層とする領域からＮ
ｉをゲッタリングする。ここでは、ゲッタリング方法と
して希ガス元素を含む半導体膜を用いて行う例を示す。
上記レーザー光の照射により形成された酸化膜に加え、
オゾン水で表面を１２０秒処理して合計１〜５ｎｍの酸
化膜からなるバリア層を形成する。次いで、バリア層上
にスパッタ法にてゲッタリングサイトとなるアルゴン元
素を含む非晶質シリコン膜を膜厚１５０ｎｍで形成す
る。本実施例のスパッタ法による成膜条件は、成膜圧力
を０．３Ｐａとし、ガス（Ａｒ）流量を５０（sccm）と
し、成膜パワーを３ｋＷとし、基板温度を１５０℃とす
る。なお、上記条件での非晶質シリコン膜に含まれるア
ルゴン元素の原子濃度は、３×１０20／ｃｍ3〜６×１
０20／ｃｍ3、酸素の原子濃度は１×１０19／ｃｍ3〜３
×１０19／ｃｍ3である。その後、ランプアニール装置
を用いて６５０℃、３分の熱処理を行いゲッタリングす
る。なお、ランプアニール装置の代わりに電気炉を用い
てもよい。
【００６０】次いで、バリア層をエッチングストッパー
として、ゲッタリングサイトであるアルゴン元素を含む
非晶質シリコン膜を選択的に除去した後、バリア層を希
フッ酸で選択的に除去する。なお、ゲッタリングの際、
ニッケルは酸素濃度の高い領域に移動しやすい傾向があ
るため、酸化膜からなるバリア層をゲッタリング後に除
去することが望ましい。
【００６１】次いで、得られた結晶構造を有するシリコ
ン膜（ポリシリコン膜とも呼ばれる）の表面にオゾン水
で薄い酸化膜を形成した後、レジストからなるマスクを
形成し、所望の形状にエッチング処理して島状に分離さ
れた半導体層４０４を形成する。半導体層４０４を形成
した後、レジストからなるマスクを除去する。（図４
（Ｃ１））なお、半導体層４０４を形成した後の画素上
面図を図４（Ｃ２）に示す。図４（Ｃ２）において、点
線Ａ−Ａ’で切断した断面図が図４（Ｃ１）に相当す
る。また、図４（Ｃ２）は、実施の形態に示した図３
（Ａ）とも対応しており、同じ部分には同一の符号を用
いた。
【００６２】また、半導体層を形成した後、ＴＦＴのし
きい値（Ｖｔｈ）を制御するためにｐ型あるいはｎ型を
付与する不純物元素を添加してもよい。なお、半導体に
対してｐ型を付与する不純物元素には、ボロン（Ｂ）、
アルミニウム（Ａｌ）、ガリウム（Ｇａ）など周期律第
１３族元素が知られている。なお、半導体に対してｎ型
を付与する不純物元素としては周期律１５族に属する元
素、典型的にはリン（Ｐ）または砒素（Ａｓ）が知られ
ている。
【００６３】次いで、保持容量を形成するため、マスク
４０５を形成して半導体層の一部（保持容量とする領
域）４０６にリンをドーピングする。（図５（Ａ））
【００６４】次いで、マスク４０５を除去し、半導体層
を覆う絶縁膜を形成した後、マスク４０７を形成して保
持容量とする領域４０６上の絶縁膜を除去する。（図５
（Ｂ））
【００６５】次いで、マスク４０７を除去し、熱酸化を
行って絶縁膜（ゲート絶縁膜）４０８ａを形成する。こ
の熱酸化によって最終的なゲート絶縁膜の膜厚は８０ｎ
ｍとなった。なお、保持容量とする領域上に他の領域よ
り薄い絶縁膜４０８ｂを形成した。（図５（Ｃ１））こ
こでの画素上面図を図５（Ｃ２）に示す。図５（Ｃ２）
において、点線Ｂ−Ｂ’で切断した断面図が図５（Ｃ
１）に相当する。また、図５中の鎖線内で示した領域
は、薄い絶縁膜４０８ｂが形成されている部分である。
【００６６】次いで、ＴＦＴのチャネル領域となる領域
にｐ型またはｎ型の不純物元素を低濃度に添加するチャ
ネルドープ工程を全面または選択的に行った。このチャ
ネルドープ工程は、ＴＦＴしきい値電圧を制御するため
の工程である。なお、ここではジボラン（Ｂ2Ｈ6）を質
量分離しないでプラズマ励起したイオンドープ法でボロ
ンを添加した。もちろん、質量分離を行うイオンインプ
ランテーション法を用いてもよい。
【００６７】次いで、絶縁膜４０８ａ、及び絶縁膜４０
３ａ、４０３ｂ上にマスク４０９を形成し、走査線４０
２に達するコンタクトホールを形成する。（図６
（Ａ））そして、コンタクトホールの形成後、マスクを
除去する。
【００６８】次いで、導電膜を形成し、パターニングを
行ってゲート電極４１０および容量配線４１１を形成す
る。（図６（Ｂ））ここでは、リンがドープされたシリ
コン膜（膜厚１５０ｎｍ）とタングステンシリサイド
（膜厚１５０ｎｍ）との積層構造を用いた。なお、保持
容量は、絶縁膜４０８ｂを誘電体とし、容量配線４１１
と半導体層の一部４０６とで構成されている。
【００６９】次いで、ゲート電極４１０および容量配線
４１１をマスクとして自己整合的にリンを低濃度に添加
する。（図６（Ｃ１））ここでの画素上面図を図６（Ｃ
２）に示す。図６（Ｃ２）において、点線Ｃ１−Ｃ１’
で切断した断面図と、点線Ｃ２−Ｃ２’で切断した断面
図が図６（Ｃ１）に相当する。この低濃度に添加された
領域のリンの濃度が、１×１０16〜５×１０18ａｔｏｍ
ｓ／ｃｍ3、代表的には３×１０17〜３×１０18ａｔｏ
ｍｓ／ｃｍ3となるように調整する。また、図６（Ｃ
２）は、実施の形態に示した図３（Ｂ）とも対応してお
り、同じ部分には同一の符号を用いた。
【００７０】次いで、マスク４１２を形成してリンを高
濃度に添加し、ソース領域またはドレイン領域となる高
濃度不純物領域４１３を形成する。（図７（Ａ））この
高濃度不純物領域のリンの濃度が１×１０20〜１×１０
21ａｔｏｍｓ／ｃｍ3（代表的には２×１０20〜５×１
０20ａｔｏｍｓ／ｃｍ3）となるように調整する。な
お、半導体層４０４のうち、ゲート電極４１０と重なる
領域はチャネル形成領域４１４となり、マスク４１２で
覆われた領域は低濃度不純物領域４１５となりＬＤＤ領
域として機能する。そして、不純物元素の添加後、マス
ク４１２を除去する。
【００７１】次いで、ここでは図示しないが、画素と同
一基板上に形成される駆動回路に用いるｐチャネル型Ｔ
ＦＴを形成するために、マスクでｎチャネル型ＴＦＴと
なる領域を覆い、ボロンを添加してソース領域またはド
レイン領域を形成する。
【００７２】次いで、マスク４１２を除去した後、ゲー
ト電極４１０および容量配線４１１を覆うパッシベーシ
ョン膜４１６を形成する。ここでは、酸化シリコン膜を
７０ｎｍの膜厚で形成した。次いで、半導体層にそれぞ
れの濃度で添加されたｎ型またはｐ型不純物元素を活性
化するための熱処理工程を行う。ここでは８５０℃、３
０分の加熱処理を行った。
【００７３】次いで、有機樹脂材料からなる層間絶縁膜
４１７を形成する。ここでは膜厚４００ｎｍのアクリル
樹脂膜を用いた。次いで、半導体層に達するコンタクト
ホールを形成した後、ドレイン電極４１８及びソース配
線４１９を形成する。本実施例ではドレイン電極４１８
及びソース配線４１９を、Ｔｉ膜を１００ｎｍ、Ｔｉを
含むアルミニウム膜を３００ｎｍ、Ｔｉ膜１５０ｎｍを
スパッタ法で連続して形成した３層構造の積層膜とし
た。（図７（Ｂ１））図７（Ｂ１）に示すように、ソー
ス配線４１９とドレイン電極４１８とで半導体層への光
を遮光する。このソース配線４１９とドレイン電極４１
８とで後に形成する遮光層の端部で回折した光を遮断す
る。なお、図７（Ｂ２）において点線Ｄ−Ｄ’で切断し
た断面図が図７（Ｂ１）に相当する。また、図７（Ｂ
２）は、実施の形態に示した図３（Ｃ）とも対応してお
り、同じ部分には同一の符号を用いた。
【００７４】次いで、水素化処理をおこなった後、アク
リルからなる層間絶縁膜４２０を形成する。次いで、層
間絶縁膜４２０上に遮光性を有する導電膜１００ｎｍを
成膜し、遮光層４２１を形成する。（図８（Ａ））図８
（Ａ）において、点線Ｅ−Ｅ’で切断した断面図が図８
（Ｂ）に相当する。また、図８（Ｂ）は、実施の形態に
示した図３（Ｄ）とも対応しており、同じ部分には同一
の符号を用いた。
【００７５】次いで、層間絶縁膜４２２を形成する。次
いで、ドレイン電極４１８に達するコンタクトホール形
成する。次いで、１００ｎｍの透明導電膜（ここでは酸
化インジウム・スズ（ＩＴＯ）膜）を形成した後、パタ
ーニングして画素電極４２３、４２４を形成する。（図
９（Ａ））図９（Ａ）において、点線Ｆ−Ｆ’で切断し
た断面図が図９（Ｂ）に相当する。また、図９（Ｂ）
は、実施の形態に示した図３（Ｅ）とも対応しており、
同じ部分には同一の符号を用いた。
【００７６】こうして画素部には、表示領域（画素サイ
ズ２３μｍ×２３μｍ）の面積（開口率７４．５％）を
確保しつつ、ｎチャネル型ＴＦＴでなる画素ＴＦＴが形
成され、十分な保持容量（５５．２ｆＦ）を得ることが
できる。
【００７７】なお、本実施例は一例であって本実施例の
工程に限定されないことはいうまでもない。例えば、各
導電膜としては、タンタル（Ｔａ）、チタン（Ｔｉ）、
モリブデン（Ｍｏ）、タングステン（Ｗ）、クロム（Ｃ
ｒ）、シリコン（Ｓｉ）から選ばれた元素、または前記
元素を組み合わせた合金膜（代表的には、Ｍｏ―Ｗ合
金、Ｍｏ―Ｔａ合金）を用いることができる。また、各
絶縁膜としては、酸化シリコン膜や窒化シリコン膜や酸
化窒化シリコン膜や有機樹脂材料（ポリイミド、アクリ
ル、ポリアミド、ポリイミドアミド、ＢＣＢ（ベンゾシ
クロブテン）等）膜を用いることができる。
【００７８】また、こうして得られたＴＦＴのオフ電流
は小さく、画素部のＴＦＴとして適している。また、Ｔ
ＦＴの特性の変動が小さい。図９にそのＴＦＴの特性の
変動を光強度とΔＶ（Ｖ−Ｔ曲線の変動値）との関係を
示す。このΔＶは、Ｖ−Ｔ曲線を求め、光源からの光を
１００％とし、Ｖ−Ｔ曲線の縦軸である透過率Ｔが５０
％の値の時のＶの値が、画素部において最初に印加され
る画素の値と、最後に印加される画素の値とで異なって
おり、その差の絶対値を示している。このΔＶの値が小
さければ小さいほど、ＴＦＴ特性の変動が小さいと言え
る。また、横軸の光強度（測定で使用した光源）に対す
る変化が小さければ小さいほど、光に対する劣化が小さ
いと言える。
【００７９】［実施例２］本実施例は実施例１の画素構
造に代えて図１０に示した画素構造とした例を示す。
【００８０】本実施例は、実施例１とソース配線、ドレ
イン電極のパターン形状が異なるだけで他の構造は同一
であるため、ここでは異なる点についてのみ説明するこ
ととする。
【００８１】実施例１では遮光層で半導体層の遮光を行
いつつ、さらにソース配線の一部で半導体層の遮光を行
い、加えてゲート電極と絶縁膜を介して一部が重なるド
レイン電極を設けて半導体層の遮光を行う構造とした
が、本実施例では、遮光層５２１でのみ半導体層の遮光
を行う例である。
【００８２】なお、図１０（Ａ）は、図７（Ｂ２）と対
応しており、ソース配線４１９に代えてソース配線５１
９、ドレイン電極４１８に代えてドレイン電極５１８と
する。また、図１０（Ｂ）は、図８（Ｂ）と対応してお
り、遮光層４２１と同じパターン形状である遮光層５２
１とする。
【００８３】図１３に本実施例のＴＦＴの特性の変動を
光強度とΔＶ（Ｖ−Ｔ曲線の変動値）との関係を示す。
本実施例は、実施例１と比べＴＦＴの変動が大きい一
方、本実施例の画素構造とすることによって、実施例１
でゲート電極とドレイン電極とそれらの電極に挟まれた
絶縁膜とで形成される寄生容量を低減することができ
る。
【００８４】［実施例３］本実施例は実施例１の画素構
造に代えて図１１に示した画素構造とした例を示す。
【００８５】本実施例は、実施例１と遮光層のパターン
形状が異なるだけで他の構造は同一であるため、ここで
は異なる点についてのみ説明することとする。
【００８６】実施例１では遮光層のパターン形状はゲー
ト電極を完全に覆う形状（ゲート電極の端部と遮光層の
端部が一致しない）としていたが、本実施例では、実施
例１よりも遮光層のパターン形状を小さくし、遮光層６
２１の端部がゲート電極の端部と一部一致させる例であ
る。
【００８７】なお、図１１は、図８（Ｂ）と対応してお
り、遮光層４２１と異なるパターンである遮光層６２１
とする。
【００８８】図１３に本実施例のＴＦＴの特性の変動を
光強度とΔＶ（Ｖ−Ｔ曲線の変動値）との関係を示す。
本実施例は、実施例１と比べＴＦＴの変動が大きい一
方、本実施例の画素構造とすることによって、開口率を
向上することができる。また、本実施例と実施例１の実
験結果から、遮光層のパターン形状だけでも特性変動に
影響があることが読み取れる。
【００８９】［実施例３］本実施例は実施例１の画素構
造に代えて図１２に示した画素構造とした例を示す。
【００９０】本実施例は、実施例１と画素電極のコンタ
クト位置が異なるだけで他の構造は同一であるため、こ
こでは異なる点についてのみ説明することとする。
【００９１】実施例１ではドレイン電極と画素電極との
コンタクト位置と、ゲート電極と走査線とのコンタクト
位置を離して配置する構造としていたが、本実施例で
は、両方のコンタクト位置をほぼ同一の位置に配置した
例である。また、図１２に示したように半導体層のパタ
ーン形状と、容量配線の形状も若干変更した。
【００９２】なお、図１２（Ａ）は、図７（Ｂ２）と対
応しており、ソース配線４１９に代えてソース配線７１
９、ドレイン電極４１８に代えてドレイン電極７１８と
する。また、図１２（Ｂ）は、図８（Ｂ）と対応してお
り、遮光層４２１と異なるパターン形状である遮光層７
２１とする。また、図１２（Ｃ）は、図９と対応してお
り、画素電極４２３と同じパターン形状である画素電極
７２３とする。
【００９３】図１３に本実施例のＴＦＴの特性の変動を
光強度とΔＶ（Ｖ−Ｔ曲線の変動値）との関係を示す。
本実施例は、実施例１と比べＴＦＴの変動が大きい一
方、本実施例の画素構造とすることによって、開口率を
向上することができる。また、本実施例と実施例１の実
験結果から、画素電極のコンタクト位置だけでも特性変
動に影響があることが読み取れる。
【００９４】［実施例５］本実施例では、実施例１とは
異なるＴＦＴ構造を示す。
【００９５】実施例１のＴＦＴ構造は、ソース領域およ
びドレイン領域の間に二つのチャネル形成領域を有した
構造（ダブルゲート構造）となっている。このようなダ
ブルゲート構造とすることでＴＦＴの特性不良に対して
冗長性を持たせることができるため、有効である。しか
し、実施例１のＴＦＴは、ダブルゲート構造とすること
で画素一つに対するＴＦＴの占める面積が大きくなり、
開口率が低下していた。そこで本実施例では、図１４
（Ａ）に示したように、図７（Ａ）の工程の際でのレジ
ストマスク４１２の設計をレジストマスク８１２に変
え、二つのチャネル形成領域の間に低濃度不純物領域
（ＬＤＤ領域）を設けない構造とする。なお、図７
（Ａ）の工程までは実施例１に従って素子基板を形成す
ればよい。図１４（Ａ）に示したレジストマスク８１２
をマスクとして高濃度のドーピングを行い、高濃度不純
物領域８１３を形成する。二つのチャネル形成領域８１
４の間の半導体領域は、ソース領域またはドレイン領域
と同程度に不純物元素を含有している高濃度不純物領域
８１３である。本実施例のＴＦＴ構成とすることで二つ
のチャネル形成領域８１４の間隔を短くすることがで
き、画素一つに対するＴＦＴの占める面積を小さくする
ことができる。
【００９６】次いで、実施例１と同様にマスクを除去し
た後、ゲート電極及び容量配線を覆う絶縁膜８１６、８
１７を形成し、該絶縁膜上に半導体層と接続するソース
配線（ソース電極含む）８１９と、半導体層と接続する
ドレイン電極８１８とを同時形成する。（図１４
（Ｂ））この段階で半導体層の全ての領域においてゲー
ト電極、ソース配線、またはドレイン電極のいずれか一
と重畳させる。なお、ソース配線の一部、またはドレイ
ン電極の一部は第２遮光層として働く。
【００９７】次いで、ソース配線、またはドレイン電極
を覆う絶縁膜を形成し、該絶縁膜上に第３遮光層８２１
を形成する。なお、第３遮光層のパターン周縁部は、ゲ
ート電極のパターンの外側にある程度マージンをもって
配置される。このように第２遮光層と第３遮光層とを設
けることによって、第３遮光層の端部で回折した光が半
導体層に照射されるのを防止することができる。
【００９８】次いで、第３遮光層を覆う絶縁膜を形成
し、該絶縁膜上にドレイン電極と接続する画素電極８２
３を形成する。（図１４（Ｃ））なお、画素電極とドレ
イン電極とを接続する箇所においては第３遮光層を設け
ることができないため、できるだけチャネル形成領域と
の距離を大きくとることが望ましい。
【００９９】また、本実施例のＴＦＴ構造は、実施例１
に示したＴＦＴのオン電流値（確率分布曲線の最大値を
示すオン電流値＝３．０９×１０-5Ａ）よりも高いオン
電流値（確率分布曲線の最大値を示すオン電流値＝４．
２４×１０-5Ａ）を有し、非常に有効である。図１５に
オフ電流値の確率分布図を示す。
【０１００】図１６にオフ電流値の確率分布図を示す。
また、実施例１に比べて本実施例のＴＦＴのオフ電流値
は、ほぼ同程度である。図１５および図１６において、
二つのチャネル形成領域の間隔を１μｍとしたサンプル
Ａ、２μｍとしたサンプルＢとを用意して比較を行っ
た。また、本実施例と比較するために実施例１のＴＦＴ
構造のサンプルＣも用意して測定した結果も示してい
る。加えて、本実施例と比較するために、二つのチャネ
ル形成領域の間に低濃度不純物領域（ＬＤＤ領域：１μ
ｍ）のみを形成したサンプルＤを用意して測定した結果
も示している。
【０１０１】さらに、本実施例のＴＦＴ構造は、ＴＦＴ
のオフ電流異常の発生割合を低減することができ、歩留
まり向上にもつながる。それぞれのＴＦＴのオフ電流異
常の発生割合を求めた。マトリクス状に１２×１７個の
画素を配置したサンプルに対して、オフ電流が１００ｆ
Ａを越える画素の個数の割合をオフ電流異常値を有する
画素発生割合として求めたところ、サンプルＡは１％、
サンプルＢは２％、サンプルＣは３％、サンプルＤは１
７％となった。本実施例のＴＦＴ構造であるサンプルＡ
が最もオフ電流異常発生率が低い。
【０１０２】これらの実験結果から、本実施例のＴＦＴ
構造とすることで、画素一つに対するＴＦＴの占める面
積を小さくすることができれば、開口率あるいは保持容
量を増加させることができる。例えば、実施例１と同等
の表示領域（画素サイズ２３μｍ×２３μｍ）の面積
（開口率７４．５％）を確保しつつ、ｎチャネル型ＴＦ
Ｔでなる画素ＴＦＴが形成され、実施例１よりも大きい
保持容量（５７．９ｆＦ）を得ることができる。
【０１０３】また、本実施例は実施例１乃至４のいずれ
の構成とも自由に組み合わせることができる。
【０１０４】［実施例６］本発明を実施して形成された
画素部は様々なモジュール（アクティブマトリクス型液
晶モジュール、アクティブマトリクス型ＥＬモジュー
ル、アクティブマトリクス型ＥＣモジュール）に用いる
ことができる。即ち、それらを表示部に組み込んだ電子
機器全てに本発明を実施できる。
【０１０５】その様な電子機器としては、ビデオカメ
ラ、デジタルカメラ、ヘッドマウントディスプレイ（ゴ
ーグル型ディスプレイ）、カーナビゲーション、プロジ
ェクタ、カーステレオ、パーソナルコンピュータ、携帯
情報端末（モバイルコンピュータ、携帯電話または電子
書籍等）などが挙げられる。それらの一例を図１７〜図
１９に示す。
【０１０６】図１７（Ａ）はパーソナルコンピュータで
あり、本体２００１、画像入力部２００２、表示部２０
０３、キーボード２００４等を含む。本発明を表示部２
００３に適用することができる。
【０１０７】図１７（Ｂ）はビデオカメラであり、本体
２１０１、表示部２１０２、音声入力部２１０３、操作
スイッチ２１０４、バッテリー２１０５、受像部２１０
６等を含む。本発明を表示部２１０２に適用することが
できる。
【０１０８】図１７（Ｃ）はモバイルコンピュータ（モ
ービルコンピュータ）であり、本体２２０１、カメラ部
２２０２、受像部２２０３、操作スイッチ２２０４、表
示部２２０５等を含む。本発明は表示部２２０５に適用
できる。
【０１０９】図１７（Ｄ）はゴーグル型ディスプレイで
あり、本体２３０１、表示部２３０２、アーム部２３０
３等を含む。本発明は表示部２３０２に適用することが
できる。
【０１１０】図１７（Ｅ）はプログラムを記録した記録
媒体（以下、記録媒体と呼ぶ）を用いるプレーヤーであ
り、本体２４０１、表示部２４０２、スピーカ部２４０
３、記録媒体２４０４、操作スイッチ２４０５等を含
む。なお、このプレーヤーは記録媒体としてＤＶＤ（Ｄ
ｉｇｔｉａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）、ＣＤ
等を用い、音楽鑑賞や映画鑑賞やゲームやインターネッ
トを行うことができる。本発明は表示部２４０２に適用
することができる。
【０１１１】図１７（Ｆ）はデジタルカメラであり、本
体２５０１、表示部２５０２、接眼部２５０３、操作ス
イッチ２５０４、受像部（図示しない）等を含む。本発
明を表示部２５０２に適用することができる。
【０１１２】図１８（Ａ）はフロント型プロジェクター
であり、投射装置２６０１、スクリーン２６０２等を含
む。本発明は投射装置２６０１の一部を構成する液晶モ
ジュール２８０８に適用することができる。
【０１１３】図１８（Ｂ）はリア型プロジェクターであ
り、本体２７０１、投射装置２７０２、ミラー２７０
３、スクリーン２７０４等を含む。本発明は投射装置２
７０２の一部を構成する液晶モジュール２８０８に適用
することができる。
【０１１４】なお、図１８（Ｃ）は、図１８（Ａ）及び
図１８（Ｂ）中における投射装置２６０１、２７０２の
構造の一例を示した図である。投射装置２６０１、２７
０２は、光源光学系２８０１、ミラー２８０２、２８０
４〜２８０６、ダイクロイックミラー２８０３、プリズ
ム２８０７、液晶モジュール２８０８、位相差板２８０
９、投射光学系２８１０で構成される。投射光学系２８
１０は、投射レンズを含む光学系で構成される。本実施
例は三板式の例を示したが、特に限定されず、例えば単
板式であってもよい。また、図１８（Ｃ）中において矢
印で示した光路に実施者が適宜、光学レンズや、偏光機
能を有するフィルムや、位相差を調節するためのフィル
ム、ＩＲフィルム等の光学系を設けてもよい。
【０１１５】また、図１８（Ｄ）は、図１８（Ｃ）中に
おける光源光学系２８０１の構造の一例を示した図であ
る。本実施例では、光源光学系２８０１は、リフレクタ
ー２８１１、光源２８１２、レンズアレイ２８１３、２
８１４、偏光変換素子２８１５、集光レンズ２８１６で
構成される。なお、図１８（Ｄ）に示した光源光学系は
一例であって特に限定されない。例えば、光源光学系に
実施者が適宜、光学レンズや、偏光機能を有するフィル
ムや、位相差を調節するフィルム、ＩＲフィルム等の光
学系を設けてもよい。
【０１１６】ただし、図１８に示したプロジェクターに
おいては、透過型の電気光学装置を用いた場合を示して
おり、反射型の電気光学装置及びＥＬモジュールでの適
用例は図示していない。
【０１１７】図１９（Ａ）は携帯電話であり、本体２９
０１、音声出力部２９０２、音声入力部２９０３、表示
部２９０４、操作スイッチ２９０５、アンテナ２９０
６、画像入力部（ＣＣＤ、イメージセンサ等）２９０７
等を含む。本発明を表示部２９０４に適用することがで
きる。
【０１１８】図１９（Ｂ）は携帯書籍（電子書籍）であ
り、本体３００１、表示部３００２、３００３、記憶媒
体３００４、操作スイッチ３００５、アンテナ３００６
等を含む。本発明は表示部３００２、３００３に適用す
ることができる。
【０１１９】図１９（Ｃ）はディスプレイであり、本体
３１０１、支持台３１０２、表示部３１０３等を含む。
本発明は表示部３１０３に適用することができる。
【０１２０】ちなみに図１９（Ｃ）に示すディスプレイ
は中小型または大型のもの、例えば５〜２０インチの画
面サイズのものである。また、このようなサイズの表示
部を形成するためには、基板の一辺が１ｍのものを用
い、多面取りを行って量産することが好ましい。
【０１２１】以上の様に、本発明の適用範囲は極めて広
く、あらゆる分野の電子機器の作製方法に適用すること
が可能である。また、本実施例の電子機器は実施例１〜
５のどのような組み合わせからなる構成を用いても実現
することができる。
【０１２２】
【発明の効果】本発明により、半導体層の上方に設けら
れた遮光層で回折した光を遮蔽することができ、各画素
に配置されるＴＦＴ特性の変動、代表的にはオフ電流を
抑えることができるとともに、画質の劣化を抑えること
ができる。
【０１２３】また、本発明により、保持容量を増加さ
せ、また各走査線に接続されている複数の画素が各々独
立した容量配線を持つ構成になることにより各画素は隣
接する画素と連続的、又は同時に信号書き込みが行われ
る場合にも隣接画素の書き込み電流の影響を受けず、さ
らに各容量配線は電流負荷が時間的に分散される事から
実効負荷が低減、容量配線抵抗への要求が緩和される。
【０１２４】従って、本発明を用いた液晶表示装置によ
れば、高い開口率と各画素内に十分な表示信号電位を保
持する保持容量を併せ持つ液晶表示素子が得られ、装置
の小型化、省電力化を達成しながら良好な表示画像を得
る事ができる。
【図面の簡単な説明】
【図１】 断面構造図を示す図。
【図２】 遮光層の端部で回折する光強度と、遮光層
の端部からの距離との関係を示す図。
【図３】 画素部の一部を示す上面図。
【図４】 画素部の作製工程断面図および上面図。
【図５】 画素部の作製工程断面図および上面図。
【図６】 画素部の作製工程断面図および上面図。
【図７】 画素部の作製工程断面図および上面図。
【図８】 画素部の作製工程断面図および上面図。
【図９】 画素部の作製工程断面図および上面図。
【図１０】 画素部の上面図。（実施例２）
【図１１】 画素部の上面図。（実施例３）
【図１２】 画素部の上面図。（実施例４）
【図１３】 ΔＶと光強度の関係を示すグラフ（実施例
１〜４）
【図１４】 画素部の作製工程断面図および上面図。
（実施例５）
【図１５】 オン電流値の分布図。（実施例５）
【図１６】 オフ電流値の分布図。（実施例５）
【図１７】 電子機器の一例を示す図。
【図１８】 電子機器の一例を示す図。
【図１９】 電子機器の一例を示す図。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 2H092 JA24 JA37 JA41 JB22 JB58 JB61 KA04 KA05 MA07 MA29 MA30 PA01 PA13 RA05 5F110 AA06 AA21 BB02 CC02 DD01 DD02 DD03 DD13 DD14 DD15 DD17 DD25 EE03 EE04 EE05 EE08 EE09 EE14 EE28 EE37 FF02 FF23 GG02 GG13 GG25 GG32 GG47 GG51 GG52 HJ01 HJ04 HJ23 HL04 HL06 HL12 HL23 HM15 HM19 NN03 NN04 NN23 NN27 NN42 NN44 NN45 NN46 NN47 NN48 NN73 PP01 PP03 PP04 PP05 PP10 PP29 PP34 PP35 QQ01 QQ11 QQ19 QQ21 QQ28

Claims (14)

    【特許請求の範囲】
  1. 【請求項１】絶縁表面上に半導体層と、該半導体層上に
    絶縁膜と、該絶縁膜上に前記半導体層と重なるゲート電
    極と、該ゲート電極上に絶縁膜と、該絶縁膜上に第１の
    遮光層と、該第１の遮光層上に絶縁膜と、該絶縁膜上に
    第２の遮光層とを有し、 第２の遮光層から半導体層へ向かう方向に光を照射した
    際、前記第２の遮光層で回折する光を遮光するよう第２
    の遮光層の周縁部よりも内側に第１の遮光層及びゲート
    電極が配置されていることを特徴とする半導体装置。
  2. 【請求項２】絶縁表面上に半導体層と、該半導体層上に
    絶縁膜と、該絶縁膜上に前記半導体層と重なるゲート電
    極と、該ゲート電極上に絶縁膜と、該絶縁膜上に第１の
    遮光層と、該第１の遮光層上に絶縁膜と、該絶縁膜上に
    第２の遮光層とを有し、 画素部における半導体層の全ての領域において上方に
    は、第２の遮光層とゲート電極とを重畳させる、若しく
    は第２の遮光層と第１の遮光層とを重畳させることを特
    徴とする半導体装置。
  3. 【請求項３】絶縁表面上に第１の遮光層と、 前記第１の遮光層上に第１絶縁膜と、 前記第１絶縁膜上に半導体層と、 前記半導体層上に第２絶縁膜と、 前記第２絶縁膜上に第２配線と、前記第１の遮光層と接
    続するゲート電極と、 前記第２配線及び前記ゲート電極上に第３絶縁膜と、 前記第３絶縁膜を間に挟んで前記半導体層と重なる第２
    の遮光層と、 前記第２の遮光層上に第４絶縁膜と、 前記第４絶縁膜上に第３の遮光層とを有し、 第３の遮光層から半導体層に向かう方向に光を照射した
    際、前記第３の遮光層で回折する光を第２の遮光層及び
    ゲート電極で遮光させたことを特徴とする半導体装置。
  4. 【請求項４】請求項３において、前記第２絶縁膜を介し
    て前記半導体層と前記第２配線とが重なることを特徴と
    する半導体装置。
  5. 【請求項５】請求項３または請求項４において、前記第
    ２絶縁膜を介して前記第２配線と前記半導体層とが重な
    る領域には、前記第２絶縁膜を誘電体とする保持容量が
    形成されることを特徴とする半導体装置。
  6. 【請求項６】請求項３乃至５のいずれか一において、前
    記半導体層のうち、前記第２絶縁膜を介して前記第２配
    線と重なる領域には、導電型を付与する不純物元素が添
    加されていることを特徴とする半導体装置。
  7. 【請求項７】請求項３乃至６のいずれか一において、前
    記第２の遮光層は、導電層または染料を含み遮光性を有
    する樹脂であることを特徴とする半導体装置。
  8. 【請求項８】請求項３乃至７のいずれか一において、前
    記第３絶縁膜上に前記半導体層と接する電極と、該電極
    と接続する画素電極とを有することを特徴とする半導体
    装置。
  9. 【請求項９】請求項８において、前記第３絶縁膜上に前
    記半導体層と接する電極は、第２の遮光層と一体形成さ
    れたことを特徴とする半導体装置。
  10. 【請求項１０】請求項３乃至９のいずれか一において、
    前記第１配線は、走査線であることを特徴とする半導体
    装置。
  11. 【請求項１１】請求項３乃至１０のいずれか一におい
    て、前記第２配線は、容量配線であることを特徴とする
    半導体装置。
  12. 【請求項１２】請求項３乃至１１のいずれか一におい
    て、前記第２絶縁膜は、ゲート絶縁膜であることを特徴
    とする半導体装置。
  13. 【請求項１３】請求項１乃至１２のいずれか一におい
    て、前記ゲート電極は、島状にパターニングされている
    ことを特徴とする半導体装置。
  14. 【請求項１４】請求項１乃至１３のいずれか一におい
    て、前記ゲート電極は、導電型を付与する不純物元素が
    ドープされたｐｏｌｙ−Ｓｉ、Ｗ、ＷＳｉX、Ａｌ、Ｔ
    ａ、Ｃｒ、またはＭｏから選ばれた元素を主成分とする
    膜またはそれらの積層膜からなることを特徴とする半導
    体装置。
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