JP2002304429A - 集積回路有効化の方法と装置 - Google Patents
集積回路有効化の方法と装置Info
- Publication number
- JP2002304429A JP2002304429A JP2002017303A JP2002017303A JP2002304429A JP 2002304429 A JP2002304429 A JP 2002304429A JP 2002017303 A JP2002017303 A JP 2002017303A JP 2002017303 A JP2002017303 A JP 2002017303A JP 2002304429 A JP2002304429 A JP 2002304429A
- Authority
- JP
- Japan
- Prior art keywords
- enabled
- concealment
- circuit
- model
- concealed
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3183—Generation of test inputs, e.g. test vectors, patterns or sequences
- G01R31/318342—Generation of test inputs, e.g. test vectors, patterns or sequences by preliminary fault modelling, e.g. analysis, simulation
- G01R31/318357—Simulation
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
- G01R31/318544—Scanning methods, algorithms and patterns
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/31917—Stimuli generation or application of test patterns to the device under test [DUT]
- G01R31/31922—Timing generation or clock distribution
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/3193—Tester hardware, i.e. output processing circuits with comparison between actual response and known fault free response
- G01R31/31937—Timing aspects, e.g. measuring propagation delay
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/32—Circuit design at the digital level
- G06F30/33—Design verification, e.g. functional simulation or model checking
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- Evolutionary Computation (AREA)
- Geometry (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 隠蔽コア・モデル２２の製造を一層困難にし
たままで、種々のスキャン・チェーンの物理的構成をモ
デル化して、集積回路を有効化する。 【解決手段】 マイクロプロセッサ・コア４は、コア機
能の隠蔽モデル２２と、その特定のインスタンスでマイ
クロプロセッサ・コア４に関連するスキャン・チェーン
の非隠蔽モデルを使用して、モデル化される。スキャン
・チェーン・コントローラ１２の設計の有効化は、非隠
蔽スキャン・チェーン・モデル２４を使用して達成でき
る。隠蔽コア・モデル２２の製造を一層困難にしたまま
変更せずに、種々のスキャン・チェーンの物理的構成を
モデル化するために、種々のスキャン・チェーン・モデ
ル２４を比較的容易に供給できる。
たままで、種々のスキャン・チェーンの物理的構成をモ
デル化して、集積回路を有効化する。 【解決手段】 マイクロプロセッサ・コア４は、コア機
能の隠蔽モデル２２と、その特定のインスタンスでマイ
クロプロセッサ・コア４に関連するスキャン・チェーン
の非隠蔽モデルを使用して、モデル化される。スキャン
・チェーン・コントローラ１２の設計の有効化は、非隠
蔽スキャン・チェーン・モデル２４を使用して達成でき
る。隠蔽コア・モデル２２の製造を一層困難にしたまま
変更せずに、種々のスキャン・チェーンの物理的構成を
モデル化するために、種々のスキャン・チェーン・モデ
ル２４を比較的容易に供給できる。
Description
【０００１】
【発明の属する技術分野】本発明は集積回路設計の有効
化（ｖａｌｉｄａｔｉｏｎ）に関する。より詳しくは、
本発明は設計の一部を隠蔽して（ｏｂｓｃｕｒｅｄ）、
その機密性を維持した集積回路設計の有効化に関する。
化（ｖａｌｉｄａｔｉｏｎ）に関する。より詳しくは、
本発明は設計の一部を隠蔽して（ｏｂｓｃｕｒｅｄ）、
その機密性を維持した集積回路設計の有効化に関する。
【０００２】
【従来の技術】新しい集積回路の開発の１つの重要な部
分は、その回路の設計の有効化である。設計からエラー
を除去する努力において、これは典型的に集積回路のあ
らゆる実例が製造される前に、設計からエラーを除去し
ようとして行なわれる。この有効化処理を支援するため
に、高度なコンピュータ・プログラム・ツールが存在す
る。
分は、その回路の設計の有効化である。設計からエラー
を除去する努力において、これは典型的に集積回路のあ
らゆる実例が製造される前に、設計からエラーを除去し
ようとして行なわれる。この有効化処理を支援するため
に、高度なコンピュータ・プログラム・ツールが存在す
る。
【０００３】典型的な有効化処理は集積回路設計の種々
な部分のモデルを使用して、これらのモデルにより、諸
信号が集積回路全体の中の種々の要素により正しく交換
され処理されることをテストする。チップ上のシステム
の設計の増加と共に、１つの集積回路が種々の供給者に
より提供される種々の部分を含むかも知れないことが理
解されよう。例えば、ある１つの集積回路は、第１供給
者から供給されるマイクロプロセッサ・コア、第２供給
者から供給されるランダム・アクセス・メモリ、第３供
給者から供給される多数の周辺装置を含み得る。これら
の部分の設計の多くは、機密で価値ある財産を表現す
る。この財産を保護するために、設計有効化に使用でき
るがその部分の内部設計に関する価値ある情報を暴露し
ない集積回路の部分の隠蔽モデルを供給することが知ら
れている。
な部分のモデルを使用して、これらのモデルにより、諸
信号が集積回路全体の中の種々の要素により正しく交換
され処理されることをテストする。チップ上のシステム
の設計の増加と共に、１つの集積回路が種々の供給者に
より提供される種々の部分を含むかも知れないことが理
解されよう。例えば、ある１つの集積回路は、第１供給
者から供給されるマイクロプロセッサ・コア、第２供給
者から供給されるランダム・アクセス・メモリ、第３供
給者から供給される多数の周辺装置を含み得る。これら
の部分の設計の多くは、機密で価値ある財産を表現す
る。この財産を保護するために、設計有効化に使用でき
るがその部分の内部設計に関する価値ある情報を暴露し
ない集積回路の部分の隠蔽モデルを供給することが知ら
れている。
【０００４】隠蔽モデルについての１つの問題は、モデ
ルの発信元以外の誰かがそれを変更するのが困難なこと
である。これは、発信元以外の少なくとも誰か信用ある
パーティが、彼ら自身の目的のためにその隠蔽モデルを
少し変更できることが望ましいときに問題を引き起こ
す。これの１例は、１つの隠蔽モデルにより表現される
１つのマイクロプロセッサの種々のユーザが、そのマイ
クロプロセッサ・コアのテストに使用するために、スキ
ャン・チェーンの種々のセットの供給を希望するかもし
れないことである。このスキャン・チェーンの１つはマ
イクロプロセッサ・コアの外部に供給されるラッパ・ス
キャン・チェーンであり得るが、更なるスキャン・チェ
ーンがマイクロプロセッサ・コアの内部にあり得るし、
従って、それらが有効化処理の間に隠蔽モデルにより正
しくモデル化される場合には、そのマイクロプロセッサ
・コアの隠蔽モデルの修正が必要となろう。
ルの発信元以外の誰かがそれを変更するのが困難なこと
である。これは、発信元以外の少なくとも誰か信用ある
パーティが、彼ら自身の目的のためにその隠蔽モデルを
少し変更できることが望ましいときに問題を引き起こ
す。これの１例は、１つの隠蔽モデルにより表現される
１つのマイクロプロセッサの種々のユーザが、そのマイ
クロプロセッサ・コアのテストに使用するために、スキ
ャン・チェーンの種々のセットの供給を希望するかもし
れないことである。このスキャン・チェーンの１つはマ
イクロプロセッサ・コアの外部に供給されるラッパ・ス
キャン・チェーンであり得るが、更なるスキャン・チェ
ーンがマイクロプロセッサ・コアの内部にあり得るし、
従って、それらが有効化処理の間に隠蔽モデルにより正
しくモデル化される場合には、そのマイクロプロセッサ
・コアの隠蔽モデルの修正が必要となろう。
【０００５】
【発明が解決しようとする課題】一面から見れば、本発
明は下記の複数の回路部を有する集積回路設計を有効化
する方法を供給する。
明は下記の複数の回路部を有する集積回路設計を有効化
する方法を供給する。
【０００６】
【課題を解決するための手段】（ｉ） 隠蔽有効化済み
回路部モデルにより表現される隠蔽有効化済み回路部と
非隠蔽有効化済み回路部モデルにより表現される非隠蔽
有効化済み回路部を有する有効化済み回路部と、（ｉ
ｉ） 未有効化回路部モデルにより表現される未有効化
回路部を含み、（ｉｉｉ） 前記未有効化回路部モデル
と前記非隠蔽有効化済み回路部モデルを使用して、前記
未有効化回路部と前記非隠蔽有効化済み回路部の間の相
互作用をシミュレートするステップと、（ｉｖ） 前記
未有効化回路部と前記非隠蔽有効化済み回路部の間の相
互作用をシミュレートする前記ステップの間中に前記未
有効化回路部モデルと前記非隠蔽有効化済み回路部モデ
ルの間の正しい相互作用を検査して、前記非隠蔽回路部
との相互作用において前記未有効化回路部の設計を有効
化するステップを含み、（ｖ） 前記未有効化回路部と
前記非隠蔽有効化済み回路部の間の相互作用をシミュレ
ートする前記ステップの間中に前記未有効化回路部モデ
ルは前記隠蔽有効化済み回路部モデルと相互作用せず、
前記未有効化回路部は１つまたはそれ以上のスキャン・
チェーンを含み、前記１つまたはそれ以上のスキャン・
チェーンは前記非隠蔽回路部の部分であり、前記非隠蔽
有効化済み回路部モデルによりモデル化される前記方
法。
回路部モデルにより表現される隠蔽有効化済み回路部と
非隠蔽有効化済み回路部モデルにより表現される非隠蔽
有効化済み回路部を有する有効化済み回路部と、（ｉ
ｉ） 未有効化回路部モデルにより表現される未有効化
回路部を含み、（ｉｉｉ） 前記未有効化回路部モデル
と前記非隠蔽有効化済み回路部モデルを使用して、前記
未有効化回路部と前記非隠蔽有効化済み回路部の間の相
互作用をシミュレートするステップと、（ｉｖ） 前記
未有効化回路部と前記非隠蔽有効化済み回路部の間の相
互作用をシミュレートする前記ステップの間中に前記未
有効化回路部モデルと前記非隠蔽有効化済み回路部モデ
ルの間の正しい相互作用を検査して、前記非隠蔽回路部
との相互作用において前記未有効化回路部の設計を有効
化するステップを含み、（ｖ） 前記未有効化回路部と
前記非隠蔽有効化済み回路部の間の相互作用をシミュレ
ートする前記ステップの間中に前記未有効化回路部モデ
ルは前記隠蔽有効化済み回路部モデルと相互作用せず、
前記未有効化回路部は１つまたはそれ以上のスキャン・
チェーンを含み、前記１つまたはそれ以上のスキャン・
チェーンは前記非隠蔽回路部の部分であり、前記非隠蔽
有効化済み回路部モデルによりモデル化される前記方
法。
【０００７】本発明は、一般的な基礎の上に供給されマ
イクロプロセッサ・コアおよびその関連スキャン・チェ
ーンのような有効化済みの回路部が重要情報の機密性を
保存する一方で、供給されるモデルを隠蔽部と非隠蔽部
ヘセグメント化することも可能であることを認識する。
隠蔽部は価値ある設計の発信元により供給されることが
でき、非隠蔽部は例えば発信元または信頼されたパーテ
ィにより供給されて、それらの信頼されたパーティヘい
くらかの制御を与えることが望ましい有効化済み回路部
の部分である。この有効化済みモデルは隠蔽部分と非隠
蔽部分を有し、それから例えばチップ上のシステムの供
給者に引渡されて、その設計の一部分について有効化済
みモデルを使用して、チップ上のシステムの供給者によ
り製造された回路の有効化をそのチップ上のシステムの
供給者が遂行できるようにして、枢要な設計情報の機密
を維持すると共に、全く新しいモデルを発生する必要な
しに、有効化済み部分の設計においてある程度の柔軟性
を許容する。
イクロプロセッサ・コアおよびその関連スキャン・チェ
ーンのような有効化済みの回路部が重要情報の機密性を
保存する一方で、供給されるモデルを隠蔽部と非隠蔽部
ヘセグメント化することも可能であることを認識する。
隠蔽部は価値ある設計の発信元により供給されることが
でき、非隠蔽部は例えば発信元または信頼されたパーテ
ィにより供給されて、それらの信頼されたパーティヘい
くらかの制御を与えることが望ましい有効化済み回路部
の部分である。この有効化済みモデルは隠蔽部分と非隠
蔽部分を有し、それから例えばチップ上のシステムの供
給者に引渡されて、その設計の一部分について有効化済
みモデルを使用して、チップ上のシステムの供給者によ
り製造された回路の有効化をそのチップ上のシステムの
供給者が遂行できるようにして、枢要な設計情報の機密
を維持すると共に、全く新しいモデルを発生する必要な
しに、有効化済み部分の設計においてある程度の柔軟性
を許容する。
【０００８】特定の例として、マイクロプロセッサ・コ
ア設計が非隠蔽モデルにより表現される。この設計は信
頼されたパーティに公表され、それは彼らの特別な製造
工程によって製造可能な形式にカスタマイズされ、最適
なスキャン・チェーンのその固有のセットを有する。こ
のマイクロプロセッサ・コアと関連スキャン・チェーン
がチップ上のより大きなシステム設計に含まれるとき、
隠蔽モデルにより表現されるマイクロプロセッサ・コア
と非隠蔽モデルに関連するスキャン・チェーンの両方と
の相互作用を含む完全な設計が正しく有効化されること
が重要である。チップ上の集積回路がスキャン・チェー
ンの動作に関連して製造される途中の過失は、マイクロ
プロセッサ・コアの動作に関連する失敗を修正するのと
全く同様に困難で高価なものであろう。しかしながら、
スキャン・チェーンの非隠蔽モデルを供給することによ
り、製造困難で厳しく隠蔽されたモデルにより表現され
るマイクロプロセッサ・コアの内部に関する価値ある機
密情報を暴露することなく、これらを設計の一部として
有効化できる。
ア設計が非隠蔽モデルにより表現される。この設計は信
頼されたパーティに公表され、それは彼らの特別な製造
工程によって製造可能な形式にカスタマイズされ、最適
なスキャン・チェーンのその固有のセットを有する。こ
のマイクロプロセッサ・コアと関連スキャン・チェーン
がチップ上のより大きなシステム設計に含まれるとき、
隠蔽モデルにより表現されるマイクロプロセッサ・コア
と非隠蔽モデルに関連するスキャン・チェーンの両方と
の相互作用を含む完全な設計が正しく有効化されること
が重要である。チップ上の集積回路がスキャン・チェー
ンの動作に関連して製造される途中の過失は、マイクロ
プロセッサ・コアの動作に関連する失敗を修正するのと
全く同様に困難で高価なものであろう。しかしながら、
スキャン・チェーンの非隠蔽モデルを供給することによ
り、製造困難で厳しく隠蔽されたモデルにより表現され
るマイクロプロセッサ・コアの内部に関する価値ある機
密情報を暴露することなく、これらを設計の一部として
有効化できる。
【０００９】上記の特定の実施例はマイクロプロセッサ
・コアとスキャン・チェーン（ラッパ（wrapper）・ス
キャン・チェーンと内部スキャン・チェーンの両方）に
ついて言うものであるが、本発明が集積回路設計の異な
った回路部にも使用できることが理解されよう。例え
ば、信頼されたパーティにより既存のプロセッサへ追加
される（コプロセッサのような）カスタム機能ブロック
ための論理回路である。
・コアとスキャン・チェーン（ラッパ（wrapper）・ス
キャン・チェーンと内部スキャン・チェーンの両方）に
ついて言うものであるが、本発明が集積回路設計の異な
った回路部にも使用できることが理解されよう。例え
ば、信頼されたパーティにより既存のプロセッサへ追加
される（コプロセッサのような）カスタム機能ブロック
ための論理回路である。
【００１０】もう一つの面から見れば、本発明はまた、
隠蔽有効化済み回路部と非隠蔽有効化済み回路部を有す
る集積回路の有効化済みモデルを供給し、前記モデルは
下記を含む。（ｉ） 前記隠蔽有効化済み回路部を表現
する隠蔽有効化済み回路部モデルと、（ｉｉ） 前記非
隠蔽有効化済み回路部を表現する非隠蔽有効化済み回路
部モデルを含み、（ｉｉｉ） 前記有効化済み回路部は
１つまたはそれ以上のスキャン・チェーンを含み、前記
１つまたはそれ以上のスキャン・チェーンは前記非隠蔽
回路部の部分であり、前記非隠蔽有効化済み回路部モデ
ルによりモデル化される前記モデル。
隠蔽有効化済み回路部と非隠蔽有効化済み回路部を有す
る集積回路の有効化済みモデルを供給し、前記モデルは
下記を含む。（ｉ） 前記隠蔽有効化済み回路部を表現
する隠蔽有効化済み回路部モデルと、（ｉｉ） 前記非
隠蔽有効化済み回路部を表現する非隠蔽有効化済み回路
部モデルを含み、（ｉｉｉ） 前記有効化済み回路部は
１つまたはそれ以上のスキャン・チェーンを含み、前記
１つまたはそれ以上のスキャン・チェーンは前記非隠蔽
回路部の部分であり、前記非隠蔽有効化済み回路部モデ
ルによりモデル化される前記モデル。
【００１１】更なる面から見れば、本発明また、隠蔽有
効化済み回路部と非隠蔽有効化済み回路部を有する集積
回路の有効化済み部のモデルを生成する方法を供給し、
前記方法は下記のステップを含む。（ｉ） 前記隠蔽有
効化済み回路部を表現する隠蔽有効化済み回路部モデル
を供給するステップと、（ｉｉ） 前記隠蔽有効化済み
回路部と前記非隠蔽有効化済み回路部の両方を含む前記
有効化済み回路部の表現を生成するステップと、（ｉｉ
ｉ） 前記有効化済み回路部の表現を生成するステップ
から導かれるデータを使用して、前記非隠蔽有効化済み
回路部を表現する非隠蔽有効化済み回路部モデルを生成
するステップを含み、これにより、（ｉｖ） 前記隠蔽
有効化済み回路部と前記非隠蔽有効化済み回路部は共に
前記有効化済み回路部を表現し、（ｖ） 前記有効化済
み回路部の前記表現は前記有効化済み回路部のための構
成要素配置と信号経路選択の表現であり、前記非隠蔽有
効化済み回路部は１つまたはそれ以上のスキャン・チェ
ーンを含む前記方法。
効化済み回路部と非隠蔽有効化済み回路部を有する集積
回路の有効化済み部のモデルを生成する方法を供給し、
前記方法は下記のステップを含む。（ｉ） 前記隠蔽有
効化済み回路部を表現する隠蔽有効化済み回路部モデル
を供給するステップと、（ｉｉ） 前記隠蔽有効化済み
回路部と前記非隠蔽有効化済み回路部の両方を含む前記
有効化済み回路部の表現を生成するステップと、（ｉｉ
ｉ） 前記有効化済み回路部の表現を生成するステップ
から導かれるデータを使用して、前記非隠蔽有効化済み
回路部を表現する非隠蔽有効化済み回路部モデルを生成
するステップを含み、これにより、（ｉｖ） 前記隠蔽
有効化済み回路部と前記非隠蔽有効化済み回路部は共に
前記有効化済み回路部を表現し、（ｖ） 前記有効化済
み回路部の前記表現は前記有効化済み回路部のための構
成要素配置と信号経路選択の表現であり、前記非隠蔽有
効化済み回路部は１つまたはそれ以上のスキャン・チェ
ーンを含む前記方法。
【００１２】記録媒体に記録され、またはネットワーク
を介して伝送されるコンピュータ・プログラムなどのコ
ンピュータ・プログラム製品により表現される本発明の
諸側面を含む本発明の更なる諸側面もまた、添付の特許
請求の範囲に提示されている。
を介して伝送されるコンピュータ・プログラムなどのコ
ンピュータ・プログラム製品により表現される本発明の
諸側面を含む本発明の更なる諸側面もまた、添付の特許
請求の範囲に提示されている。
【００１３】本発明の上記および他の目的、特徴および
利点は、例示の実施例の下記の詳細な説明を添付図面と
共に読むことにより明らかになるであろう。
利点は、例示の実施例の下記の詳細な説明を添付図面と
共に読むことにより明らかになるであろう。
【００１４】
【発明の実施の形態】図１は集積回路２を図式的に例示
し、集積回路２は、マイクロプロセッサ・コア４、キャ
ッシュ・メモリ６、入出力回路８およびＵＡＲＴ回路１
０からなる。集積回路２のこれら種々の構成要素の各々
は、それに関連する１つまたはそれ以上のシリアル・ス
キャン・チェーンを有する。これらのシリアル・スキャ
ン・チェーンは全て、スキャン・チェーン・コントロー
ラ１２により制御されている。
し、集積回路２は、マイクロプロセッサ・コア４、キャ
ッシュ・メモリ６、入出力回路８およびＵＡＲＴ回路１
０からなる。集積回路２のこれら種々の構成要素の各々
は、それに関連する１つまたはそれ以上のシリアル・ス
キャン・チェーンを有する。これらのシリアル・スキャ
ン・チェーンは全て、スキャン・チェーン・コントロー
ラ１２により制御されている。
【００１５】集積回路２のメーカーは他のパーティから
マイクロプロセッサ・コアの設計を得ることができる。
従って、図示の例においては、ボックス１４内の部分は
その設計の詳細を知らない集積回路メーカーヘ供給され
ている。この部分は、ラッパ・スキャン・チェーン１６
と複数の内部スキャン・チェーン１８、２０の両方を含
む。ボックス１４の内容はそれらの供給者により有効化
済みになっている。しかしながら、ボックス１４の内容
とスキャン・チェーン・コントローラ１２の間の相互作
用が正しいものとして有効化されることが重要である。
一例として、集積回路２の適当な製造者をテストするた
めにそれらのスキャン・チェーンが使用された時に、こ
のスキャン・チェーン・コントローラの部分であるスキ
ャン・チェーン・パス内の唯一の不適当なインバータが
間違ったテスト結果の生成を引き起こすかもしれない。
スキャン・チェーン・コントローラ１２はまた、キャッ
シュ・メモリ６、入出力回路８、ＵＡＲＴ回路１０に関
連するスキャン・チェーンを制御する。
マイクロプロセッサ・コアの設計を得ることができる。
従って、図示の例においては、ボックス１４内の部分は
その設計の詳細を知らない集積回路メーカーヘ供給され
ている。この部分は、ラッパ・スキャン・チェーン１６
と複数の内部スキャン・チェーン１８、２０の両方を含
む。ボックス１４の内容はそれらの供給者により有効化
済みになっている。しかしながら、ボックス１４の内容
とスキャン・チェーン・コントローラ１２の間の相互作
用が正しいものとして有効化されることが重要である。
一例として、集積回路２の適当な製造者をテストするた
めにそれらのスキャン・チェーンが使用された時に、こ
のスキャン・チェーン・コントローラの部分であるスキ
ャン・チェーン・パス内の唯一の不適当なインバータが
間違ったテスト結果の生成を引き起こすかもしれない。
スキャン・チェーン・コントローラ１２はまた、キャッ
シュ・メモリ６、入出力回路８、ＵＡＲＴ回路１０に関
連するスキャン・チェーンを制御する。
【００１６】図２は、集積回路２を全体として有効化す
るために集積回路２の生産者へ供給される有効化済み部
１４のモデルを図示する。このモデルは隠蔽部２２と非
隠蔽部２４を含む。隠蔽部２２はマイクロプロセッサ・
コアをその多くの複雑な入出力信号および動作と共にモ
デル化する。非隠蔽モデル２４は、特定の状況に適合す
るためにマイクロプロセッサ・コア４に追加されるスキ
ャン・チェーン１６、１８、２０をモデル化する。隠蔽
モデル２２は、その相互作用の有効化を実現できるよう
にするために、チップ上システム集積回路２内の他の素
子（セル）とそれが通信するのに経由する定義済み信号
インターフェイスを有する。非隠蔽スキャン・モデル２
４は、オープンＲＴＬ（レジスタ転送言語）で供給さ
れ、これは個別のケースの特別な要件に適合するために
容易に生成され、そのインスタンスで使用される特別の
スキャン・チェーンをもモデル化する新しい隠蔽モデル
２２を生成するのに関連するよりも遥かに少ない困難で
済む。実際、スキャン・チェーン・コントローラ１２と
コア４の間の相互作用の確認は、非隠蔽スキャン・チェ
ーン・モデル２４とスキャン・チェーン・コントローラ
・モデル２６間の相互作用をテストすることにより遂行
され、これは隠蔽コア・モデル２２と何の相互作用も必
要とせずに、集積回路生産者により生成される。隠蔽コ
ア・モデル２２と非隠蔽スキャン・チェーン・モデル２
４の間の相互作用は、既にこれらの素子の供給者により
有効化されているので、スキャン・チェーン・コントロ
ーラ・モデル２６を使用してスキャン・チェーン・コン
トローラ１２の設計を有効化する時に、検査する必要が
ない。実際的なレベルでは、スキャン・チェーン・コン
トローラ・モデル２６と非隠蔽スキャン・チェーン・モ
デル２４の間の相互作用は、マイクロプロセッサ・コア
４のテスト・ベクトルのスキャンニング・インとスキャ
ンニング・アウトをモデル化してこれが正しく遂行され
るかをチェックすることにより検査することができる。
実際は非隠蔽スキャン・チェーン・モデル２４は非常に
単純なものでよく、スキャン・チェーンの機能は入力デ
ータをシリアルに記録して、所定時間にそれを表示し、
それからそのデータまたは他のデータを再生するだけで
よい。入力テスト・ベクトルへの既知の正しい応答の正
しいスキャンニング・アウトもまた確認できる。
るために集積回路２の生産者へ供給される有効化済み部
１４のモデルを図示する。このモデルは隠蔽部２２と非
隠蔽部２４を含む。隠蔽部２２はマイクロプロセッサ・
コアをその多くの複雑な入出力信号および動作と共にモ
デル化する。非隠蔽モデル２４は、特定の状況に適合す
るためにマイクロプロセッサ・コア４に追加されるスキ
ャン・チェーン１６、１８、２０をモデル化する。隠蔽
モデル２２は、その相互作用の有効化を実現できるよう
にするために、チップ上システム集積回路２内の他の素
子（セル）とそれが通信するのに経由する定義済み信号
インターフェイスを有する。非隠蔽スキャン・モデル２
４は、オープンＲＴＬ（レジスタ転送言語）で供給さ
れ、これは個別のケースの特別な要件に適合するために
容易に生成され、そのインスタンスで使用される特別の
スキャン・チェーンをもモデル化する新しい隠蔽モデル
２２を生成するのに関連するよりも遥かに少ない困難で
済む。実際、スキャン・チェーン・コントローラ１２と
コア４の間の相互作用の確認は、非隠蔽スキャン・チェ
ーン・モデル２４とスキャン・チェーン・コントローラ
・モデル２６間の相互作用をテストすることにより遂行
され、これは隠蔽コア・モデル２２と何の相互作用も必
要とせずに、集積回路生産者により生成される。隠蔽コ
ア・モデル２２と非隠蔽スキャン・チェーン・モデル２
４の間の相互作用は、既にこれらの素子の供給者により
有効化されているので、スキャン・チェーン・コントロ
ーラ・モデル２６を使用してスキャン・チェーン・コン
トローラ１２の設計を有効化する時に、検査する必要が
ない。実際的なレベルでは、スキャン・チェーン・コン
トローラ・モデル２６と非隠蔽スキャン・チェーン・モ
デル２４の間の相互作用は、マイクロプロセッサ・コア
４のテスト・ベクトルのスキャンニング・インとスキャ
ンニング・アウトをモデル化してこれが正しく遂行され
るかをチェックすることにより検査することができる。
実際は非隠蔽スキャン・チェーン・モデル２４は非常に
単純なものでよく、スキャン・チェーンの機能は入力デ
ータをシリアルに記録して、所定時間にそれを表示し、
それからそのデータまたは他のデータを再生するだけで
よい。入力テスト・ベクトルへの既知の正しい応答の正
しいスキャンニング・アウトもまた確認できる。
【００１７】図３は、マイクロプロセッサ・コアへテス
ト配信可能なものの生成の処理を図式的に例示する。コ
アの供給者は、非隠蔽コア・モデル２８を使用するコア
設計を合成するために、非隠蔽コア・モデル２８および
スクリプト３０と共に、隠蔽コアモデル２２を発生す
る。これら３品目２２、２８、３０は、コア供給者によ
り信頼されるパーティに供給され、信頼されるパーティ
は有効化済みマイクロプロセッサ設計とその関連のテス
ト配信可能なものを発生する。種々のそうした信頼され
るパーティが、彼らの設計の正しい製造をテストするた
めに、種々のスキャン・チェーンとテスト・パターンの
使用を必要とする種々の製造工程を使用するかもしれな
い。スクリプト３０と非隠蔽コア・モデル２８を使用す
る合成３２の処理は、マイクロプロセッサ・コアのため
にゲート・レベル・ネット・リスト３４を発生する。こ
のネット・リスト３４により表現されるそのマイクロプ
ロセッサ・コアのための適当なスキャン・チェーンとテ
スト・パターンが、それからスキャン・チェーン挿入お
よび自動テスト・パターン発生処理３６により発生され
る。この処理３６の出力は、マイクロプロセッサ・コア
のためのファイナル・ネット・リストで、マイクロプロ
セッサ・コア４を作成するためにそれが使用されるかも
しれないレベルで、構成要素位置と信号経路選択の両方
の情報を含む。処理３６はまた、挿入されたスキャン・
チェーンと共に使用するテスト・ベクトル４０と、挿入
されたスキャン・チェーンの詳細を与えるログ・ファイ
ル４２を生成する。それから処理４４はスクリプティン
グ・プログラムを使用してログ・ファイル４２とテスト
・ベクトル４０を読んで、オープンＲＴＬのような、挿
入スキャン・チェーンの非隠蔽スキャン・チェーン・モ
デル４６を生成する。
ト配信可能なものの生成の処理を図式的に例示する。コ
アの供給者は、非隠蔽コア・モデル２８を使用するコア
設計を合成するために、非隠蔽コア・モデル２８および
スクリプト３０と共に、隠蔽コアモデル２２を発生す
る。これら３品目２２、２８、３０は、コア供給者によ
り信頼されるパーティに供給され、信頼されるパーティ
は有効化済みマイクロプロセッサ設計とその関連のテス
ト配信可能なものを発生する。種々のそうした信頼され
るパーティが、彼らの設計の正しい製造をテストするた
めに、種々のスキャン・チェーンとテスト・パターンの
使用を必要とする種々の製造工程を使用するかもしれな
い。スクリプト３０と非隠蔽コア・モデル２８を使用す
る合成３２の処理は、マイクロプロセッサ・コアのため
にゲート・レベル・ネット・リスト３４を発生する。こ
のネット・リスト３４により表現されるそのマイクロプ
ロセッサ・コアのための適当なスキャン・チェーンとテ
スト・パターンが、それからスキャン・チェーン挿入お
よび自動テスト・パターン発生処理３６により発生され
る。この処理３６の出力は、マイクロプロセッサ・コア
のためのファイナル・ネット・リストで、マイクロプロ
セッサ・コア４を作成するためにそれが使用されるかも
しれないレベルで、構成要素位置と信号経路選択の両方
の情報を含む。処理３６はまた、挿入されたスキャン・
チェーンと共に使用するテスト・ベクトル４０と、挿入
されたスキャン・チェーンの詳細を与えるログ・ファイ
ル４２を生成する。それから処理４４はスクリプティン
グ・プログラムを使用してログ・ファイル４２とテスト
・ベクトル４０を読んで、オープンＲＴＬのような、挿
入スキャン・チェーンの非隠蔽スキャン・チェーン・モ
デル４６を生成する。
【００１８】公表される有効化済みマイクロプロセッサ
・コアを表現するテスト配信可能なものは、隠蔽コア・
モデル２２、非隠蔽スキャン・チェーン・モデル４６お
よびテスト・ベクトル４０である。これら３つの要素を
使用して、集積回路２の生産者は、マイクロプロセッサ
・コア４の設計の機密性を維持しながら集積回路２の設
計を全体として有効化できる仕方で、マイクロプロセッ
サ・コア４をモデル化できる。理解すべきは、隠蔽コア
モデル２２と非隠蔽コア・モデル４６を単一のコアのモ
デルへ結合でき、その最上レベルは非隠蔽化されて、隠
蔽コア・モデル２２と非隠蔽コア・モデル４６を一緒に
保持できることである。
・コアを表現するテスト配信可能なものは、隠蔽コア・
モデル２２、非隠蔽スキャン・チェーン・モデル４６お
よびテスト・ベクトル４０である。これら３つの要素を
使用して、集積回路２の生産者は、マイクロプロセッサ
・コア４の設計の機密性を維持しながら集積回路２の設
計を全体として有効化できる仕方で、マイクロプロセッ
サ・コア４をモデル化できる。理解すべきは、隠蔽コア
モデル２２と非隠蔽コア・モデル４６を単一のコアのモ
デルへ結合でき、その最上レベルは非隠蔽化されて、隠
蔽コア・モデル２２と非隠蔽コア・モデル４６を一緒に
保持できることである。
【００１９】図４は、上に議論したような諸設計のモデ
ル化と確認／有効化を遂行するのに使用できるタイプの
汎用コンピュータ４８を図式的に例示する。汎用コンピ
ュータ４８は、中央処理装置５０、ランダム・アクセス
・メモリ５２、ハード・ディスク・ドライブ５４、（Ｃ
Ｄまたはフロッピー（登録商標）・ディスク・ドライブ
のような）交換可能媒体ドライブ５６、ディスプレイ・
ドライバ５８とディスプレイ６０、およびユーザ入出力
回路６２と関連のキーボード６４とマウス６６を含む。
ル化と確認／有効化を遂行するのに使用できるタイプの
汎用コンピュータ４８を図式的に例示する。汎用コンピ
ュータ４８は、中央処理装置５０、ランダム・アクセス
・メモリ５２、ハード・ディスク・ドライブ５４、（Ｃ
Ｄまたはフロッピー（登録商標）・ディスク・ドライブ
のような）交換可能媒体ドライブ５６、ディスプレイ・
ドライバ５８とディスプレイ６０、およびユーザ入出力
回路６２と関連のキーボード６４とマウス６６を含む。
【００２０】汎用コンピュータ４８は、交換可能媒体ド
ライブ５６を介してロードされてハード・ディスク・ド
ライブ５４に記憶されるコンピュータ・プログラムを実
行する。中央処理装置５０２よりこれらのコンピュータ
プログラムを実行中に、ワーキング・メモリはランダム
・アクセス・メモリ５２により供給される。プログラム
の実行の結果を示すユーザ・ディスプレイがディスプレ
イ・ドライバ５８とディスプレイ６０により供給される
とともに、コンピュータ・プログラムのオペレーション
を制御するためのユーザ入力が、ユーザ入出力回路６２
とキーボード６４とマウス６６により供給される。回路
モデルもまた、交換可能媒体ドライブ５６を介してロー
ドされ、ハード・ディスク・ドライブ５４上に記憶され
る。
ライブ５６を介してロードされてハード・ディスク・ド
ライブ５４に記憶されるコンピュータ・プログラムを実
行する。中央処理装置５０２よりこれらのコンピュータ
プログラムを実行中に、ワーキング・メモリはランダム
・アクセス・メモリ５２により供給される。プログラム
の実行の結果を示すユーザ・ディスプレイがディスプレ
イ・ドライバ５８とディスプレイ６０により供給される
とともに、コンピュータ・プログラムのオペレーション
を制御するためのユーザ入力が、ユーザ入出力回路６２
とキーボード６４とマウス６６により供給される。回路
モデルもまた、交換可能媒体ドライブ５６を介してロー
ドされ、ハード・ディスク・ドライブ５４上に記憶され
る。
【００２１】添付図面を参照しながら本書に本発明の例
示的な実施例を詳細に説明してきたが、本発明はこれら
の実施例のままに限定されるのでなく、前記した特許請
求の範囲に定義される本発明の範囲と精神から離れるこ
となく、種々の変更と修正がその中で当業者より行なわ
れ得ることを理解すべきである。
示的な実施例を詳細に説明してきたが、本発明はこれら
の実施例のままに限定されるのでなく、前記した特許請
求の範囲に定義される本発明の範囲と精神から離れるこ
となく、種々の変更と修正がその中で当業者より行なわ
れ得ることを理解すべきである。
【図１】チップ上のシステムの集積回路の略図である。
【図２】隠蔽部と非隠蔽部を含むマイクロプロセッサ・
コアのモデルの略図である。
コアのモデルの略図である。
【図３】集積回路の製造におけるテスト配信可能なもの
の発生の略図である。
の発生の略図である。
【図４】図１ないし図３２に関して議論されるモデル化
技法を実施するために使用可能なタイプの汎用コンピュ
ータの略図である。
技法を実施するために使用可能なタイプの汎用コンピュ
ータの略図である。
２ 集積回路 ４ マイクロプロセッサ・コア ６ キャッシュ・メモリ ８ 入出力回路 １０ ＵＡＲＴ回路 １２ スキャン・チェーン・コントローラ １４ ボックス １６ ラッパ・スキャン・チェーン １８，２０ 内部スキャン・チェーン ２２ 隠蔽部、隠蔽コア・モデル ２４ 非隠蔽部、非隠蔽スキャン・チェーン・モデル ２６ スキャン・チェーン・コントローラ・モデル ２８ 非隠蔽コア・モデル ３０ スクリプト ３２ 合成の処理 ３４ ゲート・レベル・ネット・リスト ３６ パターン発生処理 ３８ ファイナル・ネット・リスト ４０ テスト・ベクトル ４２ ログ・ファイル ４４ 処理 ４６ 非隠蔽スキャン・チェーン・モデル ４８ 汎用コンピュータ ５０ 中央処理装置 ５２ ランダム・アクセス・メモリ ５４ ハード・ディスク・ドライブ ５６ 交換可能媒体ドライブ ５８ ディスプレイ・ドライバ ６０ ディスプレイ ６２ ユーザ入出力回路 ６４ キーボード ６６ マウス
フロントページの続き Ｆターム(参考） 5B046 AA08 BA03 JA04 5F038 DT06 EZ09 EZ10 EZ20 5F064 DD39
Claims (25)
- 【請求項１】 （ｉ） 隠蔽有効化済み回路部モデルに
より表現される隠蔽有効化済み回路部と非隠蔽有効化済
み回路部モデルにより表現される非隠蔽有効化済み回路
部を有する有効化済み回路部と、 （ｉｉ） 未有効化回路部モデルにより表現される未有
効化回路部を含む複数の回路部を有する集積回路設計を
有効化する方法であって、 （ｉｉｉ） 前記未有効化回路部モデルと前記非隠蔽有
効化済み回路部モデルを使用して、前記未有効化回路部
と前記非隠蔽有効化済み回路部の間の相互作用をシミュ
レートするステップと、 （ｉｖ） 前記未有効化回路部と前記非隠蔽有効化済み
回路部の間の相互作用をシミュレートする前記ステップ
の間中に前記未有効化回路部モデルと前記非隠蔽有効化
済み回路部モデルの間の正しい相互作用を検査して、前
記非隠蔽回路部との相互作用において前記未有効化回路
部の設計を有効化するステップを含み、 （ｖ） 前記未有効化回路部と前記非隠蔽有効化済み回
路部の間の相互作用をシミュレートする前記ステップの
間中に前記未有効化回路部モデルは前記隠蔽有効化済み
回路部モデルと相互作用せず、前記未有効化回路部は１
つまたはそれ以上のスキャン・チェーンを含み、前記１
つまたはそれ以上のスキャン・チェーンは前記非隠蔽回
路部の部分であり、前記非隠蔽有効化済み回路部モデル
によりモデル化される前記方法。 - 【請求項２】 前記有効化済み回路部へ加えられるテス
ト入力信号と前記有効化済み回路部から捕捉されるテス
ト出力信号を使用可能にするような仕方で、前記１つま
たはそれ以上のスキャン・チェーンが前記隠蔽有効化済
み回路部ヘ結合される請求項１記載の方法。 - 【請求項３】 前記１つまたはそれ以上のスキャン・チ
ェーンが、１つまたはそれ以上の （ｉ） 前記隠蔽回路部を取囲むラッパ・スキャン・チ
ェーンと、 （ｉｉ） 前記隠蔽回路部内のノードに結合された内部
スキャン・チェーンを含む請求項１記載の方法。 - 【請求項４】 前記ラッパ・スキャン・チェーンと前記
１つまたはそれ以上の内部スキャン・チェーンを介して
加えられるテスト・ベクトル信号に応答して、前記前記
隠蔽回路部内の全ての信号ノードを諸信号状態の間で切
り換えることが共にできる１つまたはそれ以上の内部ス
キャン・チェーンと１つのラッパ・スキャン・チェーン
を前記スキャン・チェーンが含む請求項３記載の方法。 - 【請求項５】 前記有効化済み回路部がマイクロプロセ
ッサ・コアを含み、前記マイクロプロセッサ・コアが前
記隠蔽有効化済み回路部の部分であり、また前記隠蔽有
効化済み回路部モデルによりモデル化される請求項１記
載の方法。 - 【請求項６】 隠蔽有効化済み回路部が非隠蔽信号イン
ターフェイスを有し、更に、 （ｉ） 前記非隠蔽信号インターフェイスに従って信号
を交換する前記未有効化回路部モデルと前記隠蔽有効化
済み回路部モデルにより、前記未有効化回路部と前記隠
蔽有効化済み回路部の相互作用をシミュレートするステ
ップと、 （ｉｉ） 前記未有効化回路部と前記隠蔽有効化済み回
路部の相互作用をシミュレートするステップの間に前記
未有効化回路部モデルと前記隠蔽有効化済み回路部モデ
ルの正しい相互作用を検査して、前記隠蔽回路部との相
互作用において前記未有効化回路部の設計を有効化する
ステップを含む請求項１記載の方法。 - 【請求項７】 （ｉ） 隠蔽有効化済み回路部モデル
により表現される隠蔽有効化済み回路部と非隠蔽有効化
済み回路部モデルにより表現される非隠蔽有効化済み回
路部を有する有効化済み回路部と、 （ｉｉ） 未有効化回路部モデルにより表現される未有
効化回路部を含む、 複数の回路部を有する集積回路の設計を有効化する装置
であって、前記装置は、 （ｉｉｉ） 前記未有効化回路部モデルと前記非隠蔽有
効化済み回路部モデルを使用して、前記未有効化回路部
と前記非隠蔽有効化済み回路部の間の相互作用をシミュ
レートするように動作できるシミュレーション・ロジッ
クと、 （ｉｖ） 前記未有効化回路部と前記非隠蔽有効化済み
回路部の間の相互作用をシミュレートする前記ステップ
の間中に前記未有効化回路部モデルと前記非隠蔽有効化
済み回路部モデルの間の正しい相互作用を検査して、前
記非隠蔽回路部との相互作用において前記未有効化回路
部の設計を検査するように動作できる検査ロジックを含
み、 （ｖ） 前記未有効化回路部と前記非隠蔽有効化済み回
路部の間の相互作用をシミュレートする前記ステップの
間中に前記未有効化回路部モデルは前記隠蔽有効化済み
回路部モデルと相互作用せず、前記未有効化回路部は１
つまたはそれ以上のスキャン・チェーンを含み、前記１
つまたはそれ以上のスキャン・チェーンは前記非隠蔽回
路部の部分であり、前記非隠蔽有効化済み回路部モデル
によりモデル化される前記装置。 - 【請求項８】 請求項１記載の方法を遂行するためにコ
ンピュータを制御するコンピュータ・プログラムを含む
コンピュータ・プログラム製品。 - 【請求項９】 隠蔽有効化済み回路部と非隠蔽有効化済
み回路部を有する集積回路の有効化済み部のモデルであ
って、前記モデルは、 （ｉ） 前記隠蔽有効化済み回路部を表現する隠蔽有効
化済み回路部モデルと、 （ｉｉ） 前記非隠蔽有効化済み回路部を表現する非隠
蔽有効化済み回路部モデルを含み、 （ｉｉｉ） 前記有効化済み回路部は１つまたはそれ以
上のスキャン・チェーンを含み、前記１つまたはそれ以
上のスキャン・チェーンは前記非隠蔽回路部の部分であ
り、前記非隠蔽有効化済み回路部モデルによりモデル化
される前記モデル。 - 【請求項１０】 前記１つまたはそれ以上のスキャン・
チェーンは、前記有効化済み回路部ヘ加えられるテスト
入力信号と前記有効化済み回路部から捕捉されるテスト
出力信号を可能にする仕方で、前記隠蔽有効化済み回路
部ヘ結合される請求項９記載の方法。 - 【請求項１１】 前記１つまたはそれ以上のスキャン・
チェーンは、１つまたはそれ以上の （ｉ） 前記隠蔽回路部を取囲むラッパ・スキャン・チ
ェーンと、 （ｉｉ） 前記隠蔽回路部内のノードに結合された内部
スキャン・チェーンを含む請求項９記載の方法。 - 【請求項１２】 前記ラッパ・スキャン・チェーンと前
記１つまたはそれ以上の内部スキャン・チェーンを介し
て加えられるテスト・ベクトル信号に応答して、前記前
記隠蔽回路部内の全ての信号ノードを諸信号状態の間で
切り換えることが共にできる１つまたはそれ以上の内部
スキャン・チェーンと１つのラッパ・スキャン・チェー
ンを前記スキャン・チェーンが含む請求項１１記載の方
法。 - 【請求項１３】 前記有効化済み回路部がマイクロプロ
セッサ・コアを含み、前記マイクロプロセッサ・コアが
前記隠蔽有効化済み回路部の部分であり、また前記隠蔽
有効化済み回路部モデルによりモデル化される請求項９
記載の方法。 - 【請求項１４】 隠蔽有効化済み回路部と非隠蔽有効化
済み回路部を有する集積回路の有効化済み部をモデル化
する装置であって、前記装置は、 （ｉ） 前記隠蔽有効化済み回路部を表現する隠蔽有効
化済み回路部モデル化論理回路と、 （ｉｉ） 前記非隠蔽有効化済み回路部を表現する非隠
蔽有効化済み回路部モデル化論理回路を含み、 （ｉｉｉ） 前記有効化済み回路部は１つまたはそれ以
上のスキャン・チェーンを含み、前記１つまたはそれ以
上のスキャン・チェーンは前記非隠蔽回路部の部分であ
り、前記非隠蔽有効化済み回路部モデルによりモデル化
される前記装置。 - 【請求項１５】 請求項９記載のモデルを供給するため
にコンピュータを制御するコンピュータ・プログラムを
含むコンピュータ・プログラム製品。 - 【請求項１６】 隠蔽有効化済み回路部と非隠蔽有効化
済み回路部を有する集積回路の有効化済み部のモデルを
生成する方法であって、 （ｉ） 前記隠蔽有効化済み回路部を表現する隠蔽有効
化済み回路部モデルを供給するステップと、 （ｉｉ） 前記隠蔽有効化済み回路部と前記非隠蔽有効
化済み回路部の両方を含む前記有効化済み回路部の表現
を生成するステップと、 （ｉｉｉ） 前記有効化済み回路部の表現を生成するス
テップから導かれるデータを使用して、前記非隠蔽有効
化済み回路部を表現する非隠蔽有効化済み回路部モデル
を生成するステップを含み、これにより、 （ｉｖ） 前記隠蔽有効化済み回路部と前記非隠蔽有効
化済み回路部は共に前記有効化済み回路部を表現し、 （ｖ）前記有効化済み回路部の前記表現は前記有効化済
み回路部のための構成要素配置と信号経路選択の表現で
あり、前記非隠蔽有効化済み回路部は１つまたはそれ以
上のスキャン・チェーンを含む前記方法。 - 【請求項１７】 前記１つまたはそれ以上のスキャン・
チェーンを前記隠蔽有効化済み回路部ヘ加えるステップ
を更に含む請求項１６記載の方法。 - 【請求項１８】 前記１つまたはそれ以上のスキャン・
チェーンを介して加えられるテスト・パターン・ベクト
ルを発生するステップを更に含む請求項１７記載の方
法。 - 【請求項１９】 前記１つまたはそれ以上のスキャン・
チェーンは、前記有効化済み回路部ヘ加えられるテスト
入力信号と前記有効化済み回路部から捕捉されるテスト
出力信号を可能にする仕方で、前記隠蔽有効化済み回路
部ヘ結合される請求項１６記載の方法。 - 【請求項２０】 前記１つまたはそれ以上のスキャン・
チェーンは、１つまたはそれ以上の （ｉ） 前記隠蔽回路部を取囲むラッパ・スキャン・チ
ェーンと、 （ｉｉ） 前記隠蔽回路部内のノードに結合された内部
スキャン・チェーンを含む請求項１６記載の方法。 - 【請求項２１】 前記ラッパ・スキャン・チェーンと前
記１つまたはそれ以上の内部スキャン・チェーンを介し
て加えられるテスト・ベクトル信号に応答して、前記前
記隠蔽回路部内の全ての信号ノードを諸信号状態の間で
切り換えることが共にできる１つまたはそれ以上の内部
スキャン・チェーンと１つのラッパ・スキャン・チェー
ンを前記スキャン・チェーンが含む請求項２０記載の方
法。 - 【請求項２２】 前記有効化済み回路部がマイクロプロ
セッサ・コアを含み、前記マイクロプロセッサ・コアが
前記隠蔽有効化済み回路部の部分であり、また前記隠蔽
有効化済み回路部モデルによりモデル化される請求項１
６記載の方法。 - 【請求項２３】 前記有効化済み回路部の前記表現を生
成する前記ステップから導かれるデータを使用して非隠
蔽有効化済み回路部モデルを発生する前記ステップは、
所定のスクリプト・プログラムを前記ログ・ファイルへ
加えて前記非隠蔽有効化済み回路部モデルを発生する請
求項２２記載の方法。 - 【請求項２４】 隠蔽有効化済み回路部と非隠蔽有効化
済み回路部を有する集積回路の有効化済み部分のモデル
を生成する装置であって、 （ｉ） 前記有効化済み回路部を表現する隠蔽有効化済
み回路部モデル論理回路と、 （ｉｉ） 前記隠蔽有効化済み回路部と前記非隠蔽有効
化済み回路部の両方を含む前記有効化済み回路部の表現
を発生するように動作できる第１発生論理回路と、 （ｉｉｉ） 前記有効化済み回路部の前記表現を生成す
る前記ステップから導かれるデータを使用して、前記非
隠蔽有効化済み回路部を表現する非隠蔽有効化済み回路
部モデルを発生するように動作できる第２発生論理回路
を含み、それにより、 （ｉｖ） 前記隠蔽有効化済み回路部と前記非隠蔽有効
化済み回路部は共に前記有効化済み回路部を表現し、 （ｖ）前記有効化済み回路部の前記表現は前記有効化済
み回路部のための構成要素配置と信号経路選択の表現で
あり、前記非隠蔽有効化済み回路部は１つまたはそれ以
上のスキャン・チェーンを含む前記装置。 - 【請求項２５】 請求項１６記載の方法を遂行するため
に１つのコンピュータを制御するコンピュータ・プログ
ラムを含むコンピュータ・プログラム製品。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB0102120.3 | 2001-01-26 | ||
| GB0102120A GB2371640B (en) | 2001-01-26 | 2001-01-26 | Validating integrated circuits |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002304429A true JP2002304429A (ja) | 2002-10-18 |
Family
ID=9907618
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002017303A Pending JP2002304429A (ja) | 2001-01-26 | 2002-01-25 | 集積回路有効化の方法と装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6708317B2 (ja) |
| JP (1) | JP2002304429A (ja) |
| GB (1) | GB2371640B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011129020A (ja) * | 2009-12-21 | 2011-06-30 | Nec Corp | 動作合成装置及び方法 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7348887B1 (en) | 2004-06-15 | 2008-03-25 | Eigent Technologies, Llc | RFIDs embedded into semiconductors |
| US7093213B2 (en) * | 2004-08-13 | 2006-08-15 | International Business Machines Corporation | Method for designing an integrated circuit defect monitor |
| US20060136188A1 (en) * | 2004-12-22 | 2006-06-22 | Lacey David J | Capturing curation data |
| US7712674B1 (en) | 2005-02-22 | 2010-05-11 | Eigent Technologies Llc | RFID devices for verification of correctness, reliability, functionality and security |
| US8683282B2 (en) * | 2011-03-01 | 2014-03-25 | International Business Machines Corporation | Automatic identification of information useful for generation-based functional verification |
Family Cites Families (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0756878B2 (ja) * | 1990-05-30 | 1995-06-14 | シャープ株式会社 | プリント配線板の検査方法 |
| JPH08320893A (ja) * | 1995-05-24 | 1996-12-03 | Mitsubishi Electric Corp | 論理合成装置、論理合成方法及び半導体集積回路 |
| GB2325325B (en) * | 1996-03-20 | 1999-04-07 | Altera Corp | Methods for implementing circuit designs in physical circuits |
| US5875112A (en) * | 1996-03-20 | 1999-02-23 | Altera Corporation | Methods for implementing circuit designs in physical circuits |
| US5949692A (en) * | 1996-08-28 | 1999-09-07 | Synopsys, Inc. | Hierarchical scan architecture for design for test applications |
| GB2321118B (en) * | 1997-01-14 | 2002-03-27 | Integral Design Res Ltd | Development of integrated circuits |
| US5889788A (en) * | 1997-02-03 | 1999-03-30 | Motorola, Inc. | Wrapper cell architecture for path delay testing of embedded core microprocessors and method of operation |
| GB2337346B (en) * | 1998-05-15 | 2001-04-11 | Lsi Logic Corp | Integrated circuit routing |
| GB2338573B (en) * | 1998-06-15 | 2002-11-06 | Advanced Risc Mach Ltd | Modeling integrated circuits |
| US6249893B1 (en) * | 1998-10-30 | 2001-06-19 | Advantest Corp. | Method and structure for testing embedded cores based system-on-a-chip |
| US6240543B1 (en) * | 1998-12-01 | 2001-05-29 | Narpat Bhandari | Integration of manufacturing test of multiple system on a chip without substantial simulation |
| US6456961B1 (en) * | 1999-04-30 | 2002-09-24 | Srinivas Patil | Method and apparatus for creating testable circuit designs having embedded cores |
| JP2001166009A (ja) * | 1999-12-14 | 2001-06-22 | Matsushita Electric Ind Co Ltd | 診断機能を有する半導体集積回路 |
| US6571373B1 (en) * | 2000-01-31 | 2003-05-27 | International Business Machines Corporation | Simulator-independent system-on-chip verification methodology |
| US6487699B1 (en) * | 2000-01-31 | 2002-11-26 | International Business Machines Corporation | Method of controlling external models in system-on-chip verification |
| US6427224B1 (en) * | 2000-01-31 | 2002-07-30 | International Business Machines Corporation | Method for efficient verification of system-on-chip integrated circuit designs including an embedded processor |
| US6701474B2 (en) * | 2000-06-28 | 2004-03-02 | Cadence Design Systems, Inc. | System and method for testing integrated circuits |
| US6553524B1 (en) * | 2000-07-12 | 2003-04-22 | Hewlett Packard Development Company, L.P. | Method for automating validation of integrated circuit test logic |
| GB2350917B (en) * | 2000-09-14 | 2001-05-30 | Mitel Semiconductor Ltd | System for manufacturing a semiconductor device |
-
2001
- 2001-01-26 GB GB0102120A patent/GB2371640B/en not_active Expired - Fee Related
- 2001-12-21 US US10/023,835 patent/US6708317B2/en not_active Expired - Lifetime
-
2002
- 2002-01-25 JP JP2002017303A patent/JP2002304429A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011129020A (ja) * | 2009-12-21 | 2011-06-30 | Nec Corp | 動作合成装置及び方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| GB2371640B (en) | 2004-09-01 |
| GB2371640A (en) | 2002-07-31 |
| US6708317B2 (en) | 2004-03-16 |
| US20020104062A1 (en) | 2002-08-01 |
| GB0102120D0 (en) | 2001-03-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7434101B2 (en) | Highly specialized scenarios in random test generation | |
| Legeard et al. | Automated boundary testing from Z and B | |
| Kropf | Introduction to formal hardware verification | |
| Bening et al. | Principles of verifiable RTL design | |
| US8326592B2 (en) | Method and system for verifying electronic designs having software components | |
| Bombieri et al. | HIFSuite: Tools for HDL code conversion and manipulation | |
| US7444257B2 (en) | Generation of a testbench for a representation of a device | |
| JP2007012003A (ja) | フィーチャ指向ソフトウェア製品ラインの開発環境を提供するシステム | |
| JP2009518717A (ja) | Ｅｄａツール設計ビューにおける情報を保護する方法およびプログラム・プロダクト | |
| CN100483429C (zh) | 验证操作支持***及其方法 | |
| US6813201B2 (en) | Automatic generation and validation of memory test models | |
| JP4850091B2 (ja) | 検証シナリオ生成装置，方法，およびプログラム，並びに検証装置 | |
| JP2002304429A (ja) | 集積回路有効化の方法と装置 | |
| JP2009517759A (ja) | Ｉｃ設計方法およびｉｃ設計ツール | |
| JP2000122890A (ja) | 回路試作装置および回路検証装置 | |
| Fischer et al. | Models versus model descriptions | |
| Williams | Digital VLSI design with verilog | |
| US7107201B2 (en) | Simulating a logic design | |
| Triou et al. | Declarative testing: A paradigm for testing software applications | |
| JP2005222371A (ja) | 論理回路の機能検証システムおよび方法 | |
| CN111539174B (zh) | 一种基于证明核的回归测试方法、存储介质及*** | |
| JP3696302B2 (ja) | テストベクトル生成方法及び生成装置 | |
| JP2004220223A (ja) | 情報処理装置および方法、並びにプログラム | |
| VENDOR | I IEIIIII PIIISR l'\ | |
| JPH09251483A (ja) | セルライブラリ作成方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040406 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070105 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20070605 |