JP2002297108A - 液晶表示装置とその駆動方法 - Google Patents
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Abstract
(57)【要約】
【課題】ＬＶＤＳ方式を採用しないインタフェース回路
を用い、外部から入力する画素クロックの正常／異常を
認識し、異常の場合には液晶表示装置のドライバへの画
像信号の供給を停止して表示異常の発生を回避する。 【解決手段】本体コンピュータからの画素数を少ない画
素数に変換し、かつこの画素を低周波数のクロック信号
でドレインドライバに取り込むようにしたダブルエッジ
仕様のドレインドライバを使用できるようにしたインタ
フェース回路を用い、その表示制御装置に、外部信号源
から入力する画素クロック信号ＤＣＬＫのタイミングの
異常の有無を検出して、クロック正常／異常の判断信号
ＰＬＬＶＡＬを出力するためのクロックシンセサイザＣ
ＬＳとクロック比較回路ＣＣＭからなるクロック監視手
段を設け、クロック異常時にはパラレル−シリアル変換
回路Ｐ／Ｓからドレインドライバへの画像データの供給
を停止する。
を用い、外部から入力する画素クロックの正常／異常を
認識し、異常の場合には液晶表示装置のドライバへの画
像信号の供給を停止して表示異常の発生を回避する。 【解決手段】本体コンピュータからの画素数を少ない画
素数に変換し、かつこの画素を低周波数のクロック信号
でドレインドライバに取り込むようにしたダブルエッジ
仕様のドレインドライバを使用できるようにしたインタ
フェース回路を用い、その表示制御装置に、外部信号源
から入力する画素クロック信号ＤＣＬＫのタイミングの
異常の有無を検出して、クロック正常／異常の判断信号
ＰＬＬＶＡＬを出力するためのクロックシンセサイザＣ
ＬＳとクロック比較回路ＣＣＭからなるクロック監視手
段を設け、クロック異常時にはパラレル−シリアル変換
回路Ｐ／Ｓからドレインドライバへの画像データの供給
を停止する。
Description
【０００１】
【発明の属する技術分野】本発明は、液晶表示装置に係
り、特に液晶を駆動するための駆動回路に供給する画像
データを生成する画素クロック信号のタイミング異常に
よる表示の乱れを防止した液晶表示装置とその駆動方法
に関する。
り、特に液晶を駆動するための駆動回路に供給する画像
データを生成する画素クロック信号のタイミング異常に
よる表示の乱れを防止した液晶表示装置とその駆動方法
に関する。
【０００２】
【従来の技術】画素毎に薄膜トランジスタ（ＴＦＴ）な
どのアクティブ素子を有し、このアクティブ素子をスイ
ッチング駆動するアクティブマトリクス型の液晶表示装
置は、アクティブ素子を介して画素電極に液晶駆動電圧
（階調電圧）を印加するため、各画素間のクロストーク
がなく、単純マトリクス型の液晶表示装置のようにクロ
ストークを防止するための特殊な駆動方法を用いること
なく多階調表示が可能である。
どのアクティブ素子を有し、このアクティブ素子をスイ
ッチング駆動するアクティブマトリクス型の液晶表示装
置は、アクティブ素子を介して画素電極に液晶駆動電圧
（階調電圧）を印加するため、各画素間のクロストーク
がなく、単純マトリクス型の液晶表示装置のようにクロ
ストークを防止するための特殊な駆動方法を用いること
なく多階調表示が可能である。
【０００３】図１２はアクティブマトリクス型の液晶表
示装置の構成例を説明するブロック図、図１３と図１４
は図１２における表示制御に関する横方向すなわち水平
方向タイミングと縦方向すなわち垂直方向タイミングの
説明図である。
示装置の構成例を説明するブロック図、図１３と図１４
は図１２における表示制御に関する横方向すなわち水平
方向タイミングと縦方向すなわち垂直方向タイミングの
説明図である。
【０００４】液晶表示装置は本体コンピュータ等の外部
信号源からの画像データと画素クロック信号（以下、こ
の画素クロック信号を画素クロック、あるいは単にクロ
ックと称する）やその他の同期用クロック信号を含む制
御信号を受けて液晶表示パネルＴＦＴ−ＬＣＤに画素デ
ータ、画素クロック信号、各種の駆動電圧を印加するイ
ンタフェース回路を搭載したインタフェース回路基板を
備えている。
信号源からの画像データと画素クロック信号（以下、こ
の画素クロック信号を画素クロック、あるいは単にクロ
ックと称する）やその他の同期用クロック信号を含む制
御信号を受けて液晶表示パネルＴＦＴ−ＬＣＤに画素デ
ータ、画素クロック信号、各種の駆動電圧を印加するイ
ンタフェース回路を搭載したインタフェース回路基板を
備えている。
【０００５】インタフェース回路は、表示制御装置と電
源回路を有し、液晶表示パネルＴＦＴ−ＬＣＤに１画素
目を転送するデータバス、２画素目を転送するデータバ
ス、ドレインドライバが画素データを取り込むためのク
ロックＤ１，Ｄ２、ゲートドライバを駆動するフレーム
開始指示信号とゲートクロック（クロックＧ）を出力す
る。また、電源回路は正電圧生成回路と負電圧生成回
路、正電圧と負電圧を合成するマルチプレクサ、対向電
極電圧生成回路、ゲート用電圧生成回路で構成される。
源回路を有し、液晶表示パネルＴＦＴ−ＬＣＤに１画素
目を転送するデータバス、２画素目を転送するデータバ
ス、ドレインドライバが画素データを取り込むためのク
ロックＤ１，Ｄ２、ゲートドライバを駆動するフレーム
開始指示信号とゲートクロック（クロックＧ）を出力す
る。また、電源回路は正電圧生成回路と負電圧生成回
路、正電圧と負電圧を合成するマルチプレクサ、対向電
極電圧生成回路、ゲート用電圧生成回路で構成される。
【０００６】この液晶表示装置を構成する液晶表示パネ
ルＴＦＴ−ＬＣＤの表示画素数は、横１０２４×縦７６
８である。本体コンピュータからの表示データと各種の
制御信号を受け取るインタフェース回路基板は、２画素
単位、つまり赤（Ｒ）、緑（Ｇ）、青（ｂ）の各データ
１つを組にし、図中の大矢印で示すデータ線を介して単
位時間に２画素分を液晶表示パネルＴＦＴ−ＬＣＤに転
送する。
ルＴＦＴ−ＬＣＤの表示画素数は、横１０２４×縦７６
８である。本体コンピュータからの表示データと各種の
制御信号を受け取るインタフェース回路基板は、２画素
単位、つまり赤（Ｒ）、緑（Ｇ）、青（ｂ）の各データ
１つを組にし、図中の大矢印で示すデータ線を介して単
位時間に２画素分を液晶表示パネルＴＦＴ−ＬＣＤに転
送する。
【０００７】単位時間の基準になるクロックは１画素に
おける周波数の半分が本体コンピュータ（以下、外部信
号源とも称する）から、図中の細矢印で示すクロック線
を介して液晶表示パネルＴＦＴ−ＬＣＤのドレインドラ
イバに送られる。具体的な例としては、クロックの周波
数は６５ＭＨｚの半分の３２．５ＭＨｚとなる。
おける周波数の半分が本体コンピュータ（以下、外部信
号源とも称する）から、図中の細矢印で示すクロック線
を介して液晶表示パネルＴＦＴ−ＬＣＤのドレインドラ
イバに送られる。具体的な例としては、クロックの周波
数は６５ＭＨｚの半分の３２．５ＭＨｚとなる。
【０００８】液晶表示パネルＴＦＴ−ＬＣＤの構成とし
ては、表示画面を基準に、横方向にドレインドライバ
（ＴＦＴドライバ）を置き、このドレインドライバを薄
膜トランジスタＴＦＴのドレイン線に接続して液晶を駆
動するための電圧を供給する。また、ゲート線にはゲー
トドライバを接続し、ある一定時間（１水平動作時間、
１ライン分の表示時間）、薄膜トランジスタＴＦＴのゲ
ートに電圧を供給する。
ては、表示画面を基準に、横方向にドレインドライバ
（ＴＦＴドライバ）を置き、このドレインドライバを薄
膜トランジスタＴＦＴのドレイン線に接続して液晶を駆
動するための電圧を供給する。また、ゲート線にはゲー
トドライバを接続し、ある一定時間（１水平動作時間、
１ライン分の表示時間）、薄膜トランジスタＴＦＴのゲ
ートに電圧を供給する。
【０００９】表示制御装置はＴＣＯＮとも呼ばれる半導
体集積回路（ＬＳＩ）により構成され、本体コンピュー
タからの画像データと制御信号を受取り、これを基にド
レインドライバ、ゲートドライバへ２画素分出力する。
なお、１画素分のデータ線は１８ビット（Ｒ，Ｇ，Ｂ各
６ビット）である。よって、２画素化により、全データ
線は３６ビットとなる。
体集積回路（ＬＳＩ）により構成され、本体コンピュー
タからの画像データと制御信号を受取り、これを基にド
レインドライバ、ゲートドライバへ２画素分出力する。
なお、１画素分のデータ線は１８ビット（Ｒ，Ｇ，Ｂ各
６ビット）である。よって、２画素化により、全データ
線は３６ビットとなる。
【００１０】本体コンピュータから液晶表示装置の表示
制御装置へと、表示制御装置から液晶表示パネルのドレ
インドライバへ転送される画素データ数がそれぞれ２画
素分であるのは、１画素での基準クロックである６５Ｍ
Ｈｚではこれらの各装置間および装置とドレインドライ
バ間では転送できない問題があるため、２画素転送を採
用しているのである。
制御装置へと、表示制御装置から液晶表示パネルのドレ
インドライバへ転送される画素データ数がそれぞれ２画
素分であるのは、１画素での基準クロックである６５Ｍ
Ｈｚではこれらの各装置間および装置とドレインドライ
バ間では転送できない問題があるため、２画素転送を採
用しているのである。
【００１１】図１３、図１４に示すように、ゲートドラ
イバへは１水平時間毎に薄膜トランジスタＴＦＴのゲー
ト線に電圧を供給するように水平同期信号および表示タ
イミング信号（ディスプレイタイミング信号）に基づ
き、１水平時間周期のパルスを与える。１フレーム時間
単位では第１ライン目からの表示になるよう、垂直同期
信号を基にフレーム開始指示信号も与える。
イバへは１水平時間毎に薄膜トランジスタＴＦＴのゲー
ト線に電圧を供給するように水平同期信号および表示タ
イミング信号（ディスプレイタイミング信号）に基づ
き、１水平時間周期のパルスを与える。１フレーム時間
単位では第１ライン目からの表示になるよう、垂直同期
信号を基にフレーム開始指示信号も与える。
【００１２】電源回路の正電圧生成回路と負電圧生成回
路およびマルチプレクサは、同じ液晶に長時間同じ電圧
が加わらないように、ある一定の時間毎に液晶に与える
電圧を交流化する。なお、ここで言う交流化とは、対向
電極電圧を基準に、ドレインドライバへ与える電圧を一
定時間毎に正電圧側／負電圧側に変化させることであ
る。ここでは、この交流化の周期を１フレーム時間単位
で行っている。
路およびマルチプレクサは、同じ液晶に長時間同じ電圧
が加わらないように、ある一定の時間毎に液晶に与える
電圧を交流化する。なお、ここで言う交流化とは、対向
電極電圧を基準に、ドレインドライバへ与える電圧を一
定時間毎に正電圧側／負電圧側に変化させることであ
る。ここでは、この交流化の周期を１フレーム時間単位
で行っている。
【００１３】
【発明が解決しようとする課題】上記従来技術の薄膜ト
ランジスタ型の液晶表示装置においては、液晶表示パネ
ルへの画像データの転送が複数（２画素分）であること
による配線経路となるプリント回路基板のサイズが大き
くなり、これがコスト高を招く要因の一つとなっている
ことである。
ランジスタ型の液晶表示装置においては、液晶表示パネ
ルへの画像データの転送が複数（２画素分）であること
による配線経路となるプリント回路基板のサイズが大き
くなり、これがコスト高を招く要因の一つとなっている
ことである。
【００１４】この対策として、本体コンピュータから液
晶表示装置への画像データの転送に、所謂ＬＶＤＳ転送
方式が採用されている。ＬＶＤＳとは、小振幅で＋と−
の差動信号により高速なデータを転送する方式である。
晶表示装置への画像データの転送に、所謂ＬＶＤＳ転送
方式が採用されている。ＬＶＤＳとは、小振幅で＋と−
の差動信号により高速なデータを転送する方式である。
【００１５】図１５と図１６はＬＶＤＳ転送方式の説明
図である。図１５はＬＶＤＳ転送方式の概念図であり、
（ａ）はＬＶＤＳ転送方式の概念図、（ｂ）は交流化の
説明図である。また、図１６はＬＶＤＳ転送方式の基本
構成図であり、（ａ）はＬＶＤＳの転送線の構成図、
（ｂ）はＬＶＤＳの転送線を転送する表示データとクロ
ックの説明図である。
図である。図１５はＬＶＤＳ転送方式の概念図であり、
（ａ）はＬＶＤＳ転送方式の概念図、（ｂ）は交流化の
説明図である。また、図１６はＬＶＤＳ転送方式の基本
構成図であり、（ａ）はＬＶＤＳの転送線の構成図、
（ｂ）はＬＶＤＳの転送線を転送する表示データとクロ
ックの説明図である。
【００１６】送信側である本体コンピュータでは転送線
の本数を減らすために、例えば７ビットのパラレルデー
タをシリアルデータに変換し、これを１クロック（ここ
では６５ＭＨｚ）当たり１ペアで転送する。転送された
データは液晶表示装置側で７ビットのパラレルデータに
復元する。これが表示制御装置の入力となる。
の本数を減らすために、例えば７ビットのパラレルデー
タをシリアルデータに変換し、これを１クロック（ここ
では６５ＭＨｚ）当たり１ペアで転送する。転送された
データは液晶表示装置側で７ビットのパラレルデータに
復元する。これが表示制御装置の入力となる。
【００１７】表示制御装置から液晶表示パネルのドレイ
ンドライバへの転送は、クロックＤ２を半分の周期に
し、更にダブルエッジ仕様にしたドレインドライバを使
用することにより、１画素分のデータ幅で転送できる構
成としている。
ンドライバへの転送は、クロックＤ２を半分の周期に
し、更にダブルエッジ仕様にしたドレインドライバを使
用することにより、１画素分のデータ幅で転送できる構
成としている。
【００１８】図１７はＬＶＤＳ転送方式を採用した液晶
表示装置の構成例を説明するブロック図である。また、
図１８はダブルエッジ画像データ取込み方式における表
示制御装置の入力と出力のタイミング図である。
表示装置の構成例を説明するブロック図である。また、
図１８はダブルエッジ画像データ取込み方式における表
示制御装置の入力と出力のタイミング図である。
【００１９】図１７において、図１２と同一符号および
説明は同一機能部分を示しており、グラフィックコント
ローラとＬＶＤＳ送信回路は本体コンピュータ側にあ
り、ＬＶＤＳ受信回路は液晶表示装置側に設けてある。
本体コンピュータ側から出力される表示データと制御信
号はＬＶＤＳ送信回路で上記した差動信号とされて液晶
表示装置のインタフェース基板に設置されたＬＶＤＳ受
信回路に入力する。
説明は同一機能部分を示しており、グラフィックコント
ローラとＬＶＤＳ送信回路は本体コンピュータ側にあ
り、ＬＶＤＳ受信回路は液晶表示装置側に設けてある。
本体コンピュータ側から出力される表示データと制御信
号はＬＶＤＳ送信回路で上記した差動信号とされて液晶
表示装置のインタフェース基板に設置されたＬＶＤＳ受
信回路に入力する。
【００２０】ＬＶＤＳ受信回路で復元された表示データ
と制御信号は表示制御装置を介して液晶表示パネルＴＦ
Ｔ−ＬＣＤに供給される。表示データは１画素分のデー
タバスで転送され、図１８に示したように、ここでは３
２．５ＭＨｚのクロックＤ２のダブルエッジ（立ち上が
りエッジ、立ち下がりエッジ）でドレインドライバに取
り込まれる。液晶表示装置ＴＦＴ−ＬＣＤのドレインド
ライバへの基準クロック（クロックＤ２）と、表示デー
タの最大周波数は３２．５ＭＨｚとなる。
と制御信号は表示制御装置を介して液晶表示パネルＴＦ
Ｔ−ＬＣＤに供給される。表示データは１画素分のデー
タバスで転送され、図１８に示したように、ここでは３
２．５ＭＨｚのクロックＤ２のダブルエッジ（立ち上が
りエッジ、立ち下がりエッジ）でドレインドライバに取
り込まれる。液晶表示装置ＴＦＴ−ＬＣＤのドレインド
ライバへの基準クロック（クロックＤ２）と、表示デー
タの最大周波数は３２．５ＭＨｚとなる。
【００２１】このように、ＬＶＤＳ方式とダブルエッジ
仕様のドレインドライバを用いることにより、インター
フェース回路を搭載するプリント基板サイズを大きくす
ることなく低コストの薄膜トランジスタ型の液晶表示装
置を実現できる。
仕様のドレインドライバを用いることにより、インター
フェース回路を搭載するプリント基板サイズを大きくす
ることなく低コストの薄膜トランジスタ型の液晶表示装
置を実現できる。
【００２２】しかし、上記従来の液晶表示装置の構成で
は、本体コンピュータ側の構成もＬＶＤＳ仕様に変更し
なければならないという問題がある。
は、本体コンピュータ側の構成もＬＶＤＳ仕様に変更し
なければならないという問題がある。
【００２３】この対策として、本願の出願人は、本体コ
ンピュータ側の構成を変更しない、すなわち上記したＬ
ＶＤＳ方式を採用しないインタフェースで、低いクロッ
ク周波数でドレインドライバに取り込むことを可能にし
た液晶表示装置を提案した（特開２０００−３３８９３
８号）。
ンピュータ側の構成を変更しない、すなわち上記したＬ
ＶＤＳ方式を採用しないインタフェースで、低いクロッ
ク周波数でドレインドライバに取り込むことを可能にし
た液晶表示装置を提案した（特開２０００−３３８９３
８号）。
【００２４】上記の提案では、本体コンピュータからの
画素数を少ない画素数に変換し、かつこの画素を低周波
数のクロック信号でドレインドライバに取り込むように
したダブルエッジ仕様のドレインドライバを使用できる
ようにしている。
画素数を少ない画素数に変換し、かつこの画素を低周波
数のクロック信号でドレインドライバに取り込むように
したダブルエッジ仕様のドレインドライバを使用できる
ようにしている。
【００２５】さらに詳しくは、クロック信号の立ち上が
りと立ち下がりの両エッジ（ダブルエッジ）で表示デー
タをドレインドライバに取り込むために、本体コンピュ
ータから入力するクロック信号の周波数を逓倍するクロ
ック逓倍回路を備え、逓倍したクロック信号で本体コン
ピュータから入力した画像データを少ない数の表示デー
タに変換するようにしたものである。
りと立ち下がりの両エッジ（ダブルエッジ）で表示デー
タをドレインドライバに取り込むために、本体コンピュ
ータから入力するクロック信号の周波数を逓倍するクロ
ック逓倍回路を備え、逓倍したクロック信号で本体コン
ピュータから入力した画像データを少ない数の表示デー
タに変換するようにしたものである。
【００２６】図１９はダブルエッジ画像データ取込み方
式の要部構成を説明するブロック図である。また、図２
０はその動作説明のための波形図である。図１９におい
て、液晶表示装置のインタフェース回路基板に搭載され
る表示制御装置は、本体コンピュータから入力するクロ
ック信号（ＤＣＬＫ）とｎ個の画像データ（Ｄａｔａ）
およびその他の制御信号（Ｈ-Sync:水平同期信号、Ｖ-S
ync:垂直同期信号、等）を受ける。
式の要部構成を説明するブロック図である。また、図２
０はその動作説明のための波形図である。図１９におい
て、液晶表示装置のインタフェース回路基板に搭載され
る表示制御装置は、本体コンピュータから入力するクロ
ック信号（ＤＣＬＫ）とｎ個の画像データ（Ｄａｔａ）
およびその他の制御信号（Ｈ-Sync:水平同期信号、Ｖ-S
ync:垂直同期信号、等）を受ける。
【００２７】基本クロックであるクロック信号（ＤＣＬ
Ｋ）はパラレル−シリアル変換回路Ｐ／Ｓに入力すると
同時にクロック信号シンセサイザＣＬＳに与えられる。
クロック信号シンセサイザＣＬＳは入力したクロック信
号ＤＣＬＫをａ逓倍（ここでは、ａ＝２）して２ＤＣＬ
Ｋを作成して、これをパラレル−シリアル変換回路Ｐ／
Ｓに与える。
Ｋ）はパラレル−シリアル変換回路Ｐ／Ｓに入力すると
同時にクロック信号シンセサイザＣＬＳに与えられる。
クロック信号シンセサイザＣＬＳは入力したクロック信
号ＤＣＬＫをａ逓倍（ここでは、ａ＝２）して２ＤＣＬ
Ｋを作成して、これをパラレル−シリアル変換回路Ｐ／
Ｓに与える。
【００２８】表示制御装置は並直列変換回路Ｐ／Ｓにお
いてｎ個の画像データをｍ個の画像データ（ｍ≦ｎ）に
変換し、ダブルエッジ仕様のドレインドライバで基本ク
ロックＤＣＬＫの立ち上がりエッジと立ち下がりエッジ
のダブルエッジで取り込み、これを液晶パネルに表示す
る。
いてｎ個の画像データをｍ個の画像データ（ｍ≦ｎ）に
変換し、ダブルエッジ仕様のドレインドライバで基本ク
ロックＤＣＬＫの立ち上がりエッジと立ち下がりエッジ
のダブルエッジで取り込み、これを液晶パネルに表示す
る。
【００２９】図２１は上記したダブルエッジ取込み方式
とした液晶表示装置の構成例を説明するブロック図であ
る。液晶表示パネルＴＦＴ−ＬＣＤは前記図１７で説明
したものと同様の１０２４×３×７６８画素を有する高
精細パネルである。その横方向の画素列に対応して複数
個のダブルエッジ仕様のドレインドライバが設置され、
縦方向の画素行に対応して複数個のゲートドライバが設
置されている。
とした液晶表示装置の構成例を説明するブロック図であ
る。液晶表示パネルＴＦＴ−ＬＣＤは前記図１７で説明
したものと同様の１０２４×３×７６８画素を有する高
精細パネルである。その横方向の画素列に対応して複数
個のダブルエッジ仕様のドレインドライバが設置され、
縦方向の画素行に対応して複数個のゲートドライバが設
置されている。
【００３０】インタフェース回路基板には、表示制御装
置と電源回路が搭載され、さらに本体コンピュータから
入力する画素クロックである３２．５ＭＨｚのクロック
ＤＣＬＫ（基準クロック）を２逓倍するＰＬＬが搭載さ
れている。すなわち、本体コンピュータから入力する３
２．５ＭＨｚの基準クロックはクロックシンセサイザ
（ＰＬＬで構成）により６５ＭＨｚに周波数が逓倍され
て表示制御装置のデータ１画素変換回路に印加される。
置と電源回路が搭載され、さらに本体コンピュータから
入力する画素クロックである３２．５ＭＨｚのクロック
ＤＣＬＫ（基準クロック）を２逓倍するＰＬＬが搭載さ
れている。すなわち、本体コンピュータから入力する３
２．５ＭＨｚの基準クロックはクロックシンセサイザ
（ＰＬＬで構成）により６５ＭＨｚに周波数が逓倍され
て表示制御装置のデータ１画素変換回路に印加される。
【００３１】本体コンピュータから入力する２つ画素、
すなわち、１画素目の画素データ（赤（Ｒ）、緑
（Ｇ）、青（Ｂ））と２画素目の画素データ（赤
（Ｒ）、緑（Ｇ）、青（Ｂ））をパラレル→シリアル変
換回路であるデータの１画素変換回路で１画素のシリア
ルデータに変換してドレインドライバに出力する。ま
た、この表示制御装置は本体コンピュータから入力する
基準クロックと同じ周波数のクロックＤをドレインドラ
イバに出力し、フレーム開始指示信号およびゲートクロ
ック（クロックＧ）をゲートドライバに出力する。
すなわち、１画素目の画素データ（赤（Ｒ）、緑
（Ｇ）、青（Ｂ））と２画素目の画素データ（赤
（Ｒ）、緑（Ｇ）、青（Ｂ））をパラレル→シリアル変
換回路であるデータの１画素変換回路で１画素のシリア
ルデータに変換してドレインドライバに出力する。ま
た、この表示制御装置は本体コンピュータから入力する
基準クロックと同じ周波数のクロックＤをドレインドラ
イバに出力し、フレーム開始指示信号およびゲートクロ
ック（クロックＧ）をゲートドライバに出力する。
【００３２】電源回路は正電圧生成回路、負電圧生成回
路、アナログマルチプレクサ、対向電極生成回路および
ゲート用電圧生成回路を有し、正電圧生成回路と負電圧
生成回路およびアナログマルチプレクサで前記従来技術
の項で説明したドレインドライバの交流化駆動を行うよ
うにしている。
路、アナログマルチプレクサ、対向電極生成回路および
ゲート用電圧生成回路を有し、正電圧生成回路と負電圧
生成回路およびアナログマルチプレクサで前記従来技術
の項で説明したドレインドライバの交流化駆動を行うよ
うにしている。
【００３３】ドレインドライバはデータバスを介して表
示制御装置から入力する画素データをクロックＤの立ち
上がりエッジと立ち下がりエッジの両エッジ（ダブルエ
ッジ）で取込んでラッチし、ゲートドライバで選択され
るラインに出力して当該画素の表示を行う。
示制御装置から入力する画素データをクロックＤの立ち
上がりエッジと立ち下がりエッジの両エッジ（ダブルエ
ッジ）で取込んでラッチし、ゲートドライバで選択され
るラインに出力して当該画素の表示を行う。
【００３４】この構成により、ドレインドライバのデー
タ構成が１画素分であっても、２画素分の表示データ入
力に対応できるため、本体コンピュータから高速の表示
データの転送を必要とせず、従来構成のインタフェース
回路を用いて高精細の液晶表示装置を得ることができ
る。
タ構成が１画素分であっても、２画素分の表示データ入
力に対応できるため、本体コンピュータから高速の表示
データの転送を必要とせず、従来構成のインタフェース
回路を用いて高精細の液晶表示装置を得ることができ
る。
【００３５】このような構成としてたことで、本体コン
ピュータからの画素データを少ない画素数に変換し、か
つこの画素データを低周波数のクロックでドレインドラ
イバに取り込むことができ、ＬＶＤＳ方式を採用するこ
となく画像データの高速転送を実現できる。
ピュータからの画素データを少ない画素数に変換し、か
つこの画素データを低周波数のクロックでドレインドラ
イバに取り込むことができ、ＬＶＤＳ方式を採用するこ
となく画像データの高速転送を実現できる。
【００３６】本体コンピュータは、その立ち上げ時には
そのグラフィックコントローラから画像データを解像度
を順次変換しながら液晶表示装置側に伝送する（例え
ば、６４０（７２０）×３５０→６４０×４８０→６４
０×３５０→１０２４×７６８）。
そのグラフィックコントローラから画像データを解像度
を順次変換しながら液晶表示装置側に伝送する（例え
ば、６４０（７２０）×３５０→６４０×４８０→６４
０×３５０→１０２４×７６８）。
【００３７】この解像度の変換タイミングに合わせて画
像信号無効信号を送り、画像表示への解像度変換の影響
を抑えてきた。しかし、この過渡的な伝送時間におい
て、クロック、水平同期信号Ｈ-Sync 、垂直同期信号Ｖ
-Sync 、画像データの信号の波形に乱れが生じることが
ある。すなわち、図２０の矢印Ａに拡大して示したよう
に、本来はローレベル（Ｌow )と認識されるべき信号レ
ベルが波形の波打ちがあると、ハイレベル( Ｈigh ) と
誤認される。
像信号無効信号を送り、画像表示への解像度変換の影響
を抑えてきた。しかし、この過渡的な伝送時間におい
て、クロック、水平同期信号Ｈ-Sync 、垂直同期信号Ｖ
-Sync 、画像データの信号の波形に乱れが生じることが
ある。すなわち、図２０の矢印Ａに拡大して示したよう
に、本来はローレベル（Ｌow )と認識されるべき信号レ
ベルが波形の波打ちがあると、ハイレベル( Ｈigh ) と
誤認される。
【００３８】従来は、外部から入力するクロック（外部
クロックとも称する）に異常は生じないものとしてこの
ようなクロックの異常については考慮されていなかっ
た。しかし、実際には、上述したような波打ちが発生す
る場合があり、これがクロックのミスカウントを引き起
こして画像信号無効信号の伝達を乱してしまう。
クロックとも称する）に異常は生じないものとしてこの
ようなクロックの異常については考慮されていなかっ
た。しかし、実際には、上述したような波打ちが発生す
る場合があり、これがクロックのミスカウントを引き起
こして画像信号無効信号の伝達を乱してしまう。
【００３９】本発明の目的は、上記した外部クロックの
正常／異常を認識し、異常の場合には液晶表示装置のド
ライバへの画像信号の供給を停止し、あるいは別途設け
た擬似クロック生成回路からの擬似クロックに置き換え
て表示を行わせることで、表示異常の発生を回避した液
晶表示装置とその駆動方法を提供することにある。
正常／異常を認識し、異常の場合には液晶表示装置のド
ライバへの画像信号の供給を停止し、あるいは別途設け
た擬似クロック生成回路からの擬似クロックに置き換え
て表示を行わせることで、表示異常の発生を回避した液
晶表示装置とその駆動方法を提供することにある。
【００４０】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、本体コンピュータからの画素数を少ない
画素数に変換し、かつこの画素を低周波数のクロック信
号でドレインドライバに取り込むようにしたダブルエッ
ジ仕様のドレインドライバを使用できるようにした液晶
表示装置において、その表示制御装置に、外部信号源で
ある本体コンピュータから入力する画素クロック信号の
タイミングの異常の有無を検出するクロック監視手段を
設けたことを特徴とする。本発明の代表的な構成を記述
すれば、次のとおりである。
に、本発明は、本体コンピュータからの画素数を少ない
画素数に変換し、かつこの画素を低周波数のクロック信
号でドレインドライバに取り込むようにしたダブルエッ
ジ仕様のドレインドライバを使用できるようにした液晶
表示装置において、その表示制御装置に、外部信号源で
ある本体コンピュータから入力する画素クロック信号の
タイミングの異常の有無を検出するクロック監視手段を
設けたことを特徴とする。本発明の代表的な構成を記述
すれば、次のとおりである。
【００４１】先ず、本発明による液晶表示装置の駆動方
法として、 （１）アクティブ素子でマトリクス状に形成された複数
の画素を有する液晶表示パネルと、前記マトリクスの横
方向の複数の画素に外部信号源から入力する画像データ
と画素クロック信号を含む制御信号に基づく表示信号を
印加する複数個のドレインドライバと、前記マトリクス
の縦方向の複数の画素に走査信号を印可する複数個のゲ
ートドライバと、前記画素クロック信号に基づいて前記
画像データを並直列変換して前記ドレインドライバに前
記表示信号として供給する並直列変換手段をもつ表示制
御装置を具備し、前記表示制御装置に、前記外部信号源
から入力する画素クロック信号のタイミングの異常の有
無を検出するクロック監視手段を有し、前記クロック監
視手段がタイミング異常を検出した場合は前記表示制御
装置から前記ドレインドライバへの前記表示信号の供給
を停止する方法とした。
法として、 （１）アクティブ素子でマトリクス状に形成された複数
の画素を有する液晶表示パネルと、前記マトリクスの横
方向の複数の画素に外部信号源から入力する画像データ
と画素クロック信号を含む制御信号に基づく表示信号を
印加する複数個のドレインドライバと、前記マトリクス
の縦方向の複数の画素に走査信号を印可する複数個のゲ
ートドライバと、前記画素クロック信号に基づいて前記
画像データを並直列変換して前記ドレインドライバに前
記表示信号として供給する並直列変換手段をもつ表示制
御装置を具備し、前記表示制御装置に、前記外部信号源
から入力する画素クロック信号のタイミングの異常の有
無を検出するクロック監視手段を有し、前記クロック監
視手段がタイミング異常を検出した場合は前記表示制御
装置から前記ドレインドライバへの前記表示信号の供給
を停止する方法とした。
【００４２】この構成において、クロック監視手段がク
ロックのタイミング異常を検出したときは、クロックが
正常に入力されていないと判断する。つまり、この状態
は本体コンピュータ側が完全に立ち上がっていないか、
あるいは動作モードの変更に伴う移行期間と判断できる
ため、液晶表示装置側では内部電源を非動作状態として
表示異常の発生を防止する保護処理を施すことができ
る。 （２）アクティブ素子でマトリクス状に形成された複数
の画素を有する液晶表示パネルと、前記マトリクスの横
方向の複数の画素に外部信号源から入力する画像データ
と画素クロック信号を含む制御信号に基づく駆動電圧を
印加する複数個のドレインドライバと、前記マトリクス
の縦方向の複数の画素に走査電圧を印可する複数個のゲ
ートドライバと、前記画素クロック信号に基づいて前記
画像データを並直列変換して前記ドレインドライバに供
給する並直列変換手段をもつ表示制御装置を具備し、前
記表示制御装置に、前記外部信号源から入力する画素ク
ロック信号のタイミングの異常の有無を検出するクロッ
ク監視手段と、前記画素クロック信号と等価の擬似クロ
ック信号を生成する内部画素クロック信号発生手段とを
有し、前記クロック監視手段がタイミング異常を検出し
た場合は前記内部画素クロック信号発生手段で生成した
前記擬似クロック信号を前記表示制御装置に供給するこ
とを特徴とする。
ロックのタイミング異常を検出したときは、クロックが
正常に入力されていないと判断する。つまり、この状態
は本体コンピュータ側が完全に立ち上がっていないか、
あるいは動作モードの変更に伴う移行期間と判断できる
ため、液晶表示装置側では内部電源を非動作状態として
表示異常の発生を防止する保護処理を施すことができ
る。 （２）アクティブ素子でマトリクス状に形成された複数
の画素を有する液晶表示パネルと、前記マトリクスの横
方向の複数の画素に外部信号源から入力する画像データ
と画素クロック信号を含む制御信号に基づく駆動電圧を
印加する複数個のドレインドライバと、前記マトリクス
の縦方向の複数の画素に走査電圧を印可する複数個のゲ
ートドライバと、前記画素クロック信号に基づいて前記
画像データを並直列変換して前記ドレインドライバに供
給する並直列変換手段をもつ表示制御装置を具備し、前
記表示制御装置に、前記外部信号源から入力する画素ク
ロック信号のタイミングの異常の有無を検出するクロッ
ク監視手段と、前記画素クロック信号と等価の擬似クロ
ック信号を生成する内部画素クロック信号発生手段とを
有し、前記クロック監視手段がタイミング異常を検出し
た場合は前記内部画素クロック信号発生手段で生成した
前記擬似クロック信号を前記表示制御装置に供給するこ
とを特徴とする。
【００４３】この構成により、クロック監視手段がクロ
ックのタイミング異常を検出したときは、擬似画面表示
を行うことで異常な表示を回避し、上記タイミングが復
帰した時点で正常な画像表示を行うことができる。
ックのタイミング異常を検出したときは、擬似画面表示
を行うことで異常な表示を回避し、上記タイミングが復
帰した時点で正常な画像表示を行うことができる。
【００４４】上記の駆動方法で駆動する本発明による液
晶表示装置としては次のとおりである。すなわち、 （３）アクティブ素子でマトリクス状に形成された複数
の画素を有する液晶表示パネルと、前記マトリクスの横
方向の複数の画素に外部信号源から入力する画像データ
と画素クロック信号を含む制御信号に基づく駆動電圧を
印加する複数個のドレインドライバと、前記マトリクス
の縦方向の複数の画素に走査電圧を印可する複数個のゲ
ートドライバと、前記画素クロック信号に基づいて前記
画像データを並直列変換して前記ドレインドライバに供
給する並直列変換手段をもつ表示制御装置を具備した液
晶表示装置であって、前記表示制御装置は、前記外部信
号源から入力する画素クロック信号の周波数をａ逓倍し
た参照クロック信号を生成するクロック信号シンセサイ
ザと、前記入力した画素クロック信号と前記クロック信
号シンセサイザの参照クロック信号出力を比較して前記
画素クロック信号のタイミングの異常の有無により有効
または無効を判定し、判定結果が無効である場合には前
記並直列変換回路への前記画素クロックの供給を停止す
るクロック無効信号を出力するクロック信号比較回路と
を有することを特徴とする。
晶表示装置としては次のとおりである。すなわち、 （３）アクティブ素子でマトリクス状に形成された複数
の画素を有する液晶表示パネルと、前記マトリクスの横
方向の複数の画素に外部信号源から入力する画像データ
と画素クロック信号を含む制御信号に基づく駆動電圧を
印加する複数個のドレインドライバと、前記マトリクス
の縦方向の複数の画素に走査電圧を印可する複数個のゲ
ートドライバと、前記画素クロック信号に基づいて前記
画像データを並直列変換して前記ドレインドライバに供
給する並直列変換手段をもつ表示制御装置を具備した液
晶表示装置であって、前記表示制御装置は、前記外部信
号源から入力する画素クロック信号の周波数をａ逓倍し
た参照クロック信号を生成するクロック信号シンセサイ
ザと、前記入力した画素クロック信号と前記クロック信
号シンセサイザの参照クロック信号出力を比較して前記
画素クロック信号のタイミングの異常の有無により有効
または無効を判定し、判定結果が無効である場合には前
記並直列変換回路への前記画素クロックの供給を停止す
るクロック無効信号を出力するクロック信号比較回路と
を有することを特徴とする。
【００４５】この構成により、クロック監視手段がクロ
ックのタイミング異常を検出したときは、クロックが正
常に入力されていないと判断し、液晶表示装置側では内
部電源を非動作状態として表示異常の発生を防止した液
晶表示装置を得ることができる。 （４）アクティブ素子でマトリクス状に形成された複数
の画素を有する液晶表示パネルと、前記マトリクスの横
方向の複数の画素に外部信号源から入力する画像データ
と画素クロック信号を含む制御信号に基づく駆動電圧を
印加する複数個のドレインドライバと、前記マトリクス
の縦方向の複数の画素に走査電圧を印可する複数個のゲ
ートドライバと、前記画素クロック信号に基づいて前記
画像データを並直列変換して前記ドレインドライバに供
給する並直列変換手段をもつ表示制御装置を具備した液
晶表示装置であって、前記表示制御装置は、前記外部信
号源から入力する画素クロック信号の周波数をａ逓倍し
た参照クロック信号を生成するクロック信号シンセサイ
ザと、前記入力した画素クロック信号と前記クロック信
号シンセサイザの参照クロック信号出力を比較して前記
画素クロック信号のタイミングの異常の有無により有効
または無効を判定するクロック信号比較回路と、前記画
像クロック信号と等価な擬似クロック信号を生成する内
部クロック信号発生回路と、前記クロック信号比較回路
の判定結果が無効である場合には前記クロック信号切替
回路により前記並直列変換回路への前記画素クロックの
供給を停止すると共に前記内部クロック信号発生回路の
出力である前記擬似クロック信号を前記並直列変換回路
に供給するクロック信号切替回路とを有することを特徴
とする。
ックのタイミング異常を検出したときは、クロックが正
常に入力されていないと判断し、液晶表示装置側では内
部電源を非動作状態として表示異常の発生を防止した液
晶表示装置を得ることができる。 （４）アクティブ素子でマトリクス状に形成された複数
の画素を有する液晶表示パネルと、前記マトリクスの横
方向の複数の画素に外部信号源から入力する画像データ
と画素クロック信号を含む制御信号に基づく駆動電圧を
印加する複数個のドレインドライバと、前記マトリクス
の縦方向の複数の画素に走査電圧を印可する複数個のゲ
ートドライバと、前記画素クロック信号に基づいて前記
画像データを並直列変換して前記ドレインドライバに供
給する並直列変換手段をもつ表示制御装置を具備した液
晶表示装置であって、前記表示制御装置は、前記外部信
号源から入力する画素クロック信号の周波数をａ逓倍し
た参照クロック信号を生成するクロック信号シンセサイ
ザと、前記入力した画素クロック信号と前記クロック信
号シンセサイザの参照クロック信号出力を比較して前記
画素クロック信号のタイミングの異常の有無により有効
または無効を判定するクロック信号比較回路と、前記画
像クロック信号と等価な擬似クロック信号を生成する内
部クロック信号発生回路と、前記クロック信号比較回路
の判定結果が無効である場合には前記クロック信号切替
回路により前記並直列変換回路への前記画素クロックの
供給を停止すると共に前記内部クロック信号発生回路の
出力である前記擬似クロック信号を前記並直列変換回路
に供給するクロック信号切替回路とを有することを特徴
とする。
【００４６】この構成により、クロック監視手段がクロ
ックのタイミング異常を検出したときは、擬似画面表示
を行って表示異常の発生を防止した液晶表示装置を得る
ことができる。
ックのタイミング異常を検出したときは、擬似画面表示
を行って表示異常の発生を防止した液晶表示装置を得る
ことができる。
【００４７】以下、本発明による液晶表示装置のさらに
具体的な構成を列挙する。 （５）前記（３）または（４）における前記クロック信
号シンセサイザの逓倍数ａがｎまたは１／ｎで、ｎは整
数、かつｎ≧２である。 （６）前記（３）乃至（５）の何れかの液晶表示装置に
おける前記画像データの数をＮ個、前記液晶表示パネル
のドレインドライバに入力する表示データの数をＭ個と
し、Ｎ／Ｍが１／ａ（ａは整数）の関係において前記Ｎ
個の表示データを前記クロック逓倍回路で周波数をａ逓
倍したクロックａ×ＣＬによりＭ個（Ｍ≦Ｎ）に変換し
た後、Ｍ個の表示データを前記クロックＣＬの立ち上が
りと立ち下がりのダブルエッジで前記ドレインドライバ
に取り込む。 （７）前記（３）乃至（６）の何れかの液晶表示装置に
おける前記外部信号源からの画像データの数Ｎが２、前
記液晶表示パネルに入力する表示データの数Ｍが１であ
り、前記クロック信号シンセサイザがＰＬＬで、その逓
倍数ａが２である。 （８）前記（３）乃至（７）の何れかの液晶表示装置に
おける前記外部信号源から入力する画素クロック信号の
周波数が３２．５ＭＨｚであり、前記ドレインドライバ
がダブルエッジ対応のドレインドライバである。
具体的な構成を列挙する。 （５）前記（３）または（４）における前記クロック信
号シンセサイザの逓倍数ａがｎまたは１／ｎで、ｎは整
数、かつｎ≧２である。 （６）前記（３）乃至（５）の何れかの液晶表示装置に
おける前記画像データの数をＮ個、前記液晶表示パネル
のドレインドライバに入力する表示データの数をＭ個と
し、Ｎ／Ｍが１／ａ（ａは整数）の関係において前記Ｎ
個の表示データを前記クロック逓倍回路で周波数をａ逓
倍したクロックａ×ＣＬによりＭ個（Ｍ≦Ｎ）に変換し
た後、Ｍ個の表示データを前記クロックＣＬの立ち上が
りと立ち下がりのダブルエッジで前記ドレインドライバ
に取り込む。 （７）前記（３）乃至（６）の何れかの液晶表示装置に
おける前記外部信号源からの画像データの数Ｎが２、前
記液晶表示パネルに入力する表示データの数Ｍが１であ
り、前記クロック信号シンセサイザがＰＬＬで、その逓
倍数ａが２である。 （８）前記（３）乃至（７）の何れかの液晶表示装置に
おける前記外部信号源から入力する画素クロック信号の
周波数が３２．５ＭＨｚであり、前記ドレインドライバ
がダブルエッジ対応のドレインドライバである。
【００４８】上記のクロック信号を生成するＰＬＬは構
成が簡単であり、インタフェース回路を構成するその他
の回路やドレインドライバは既存の半導体回路で構成で
きるので、動作の信頼性に問題はない。
成が簡単であり、インタフェース回路を構成するその他
の回路やドレインドライバは既存の半導体回路で構成で
きるので、動作の信頼性に問題はない。
【００４９】なお、本発明は上記の構成に限定されるも
のではなく、本発明の技術思想を逸脱することなく、種
々の変更が可能であることは言うまでもない。
のではなく、本発明の技術思想を逸脱することなく、種
々の変更が可能であることは言うまでもない。
【００５０】
【発明の実施の形態】以下、本発明の実施の形態につい
て、実施例の図面を参照して詳細に説明する。
て、実施例の図面を参照して詳細に説明する。
【００５１】図１は本発明による液晶表示装置の第１実
施例の要部構成を説明するブロック図である。図１にお
いて、インタフェース回路基板に搭載される表示制御装
置にはパラレル−シリアル変換回路Ｐ／Ｓ、クロックシ
ンセサイザ（ＰＬＬ）ＣＬＳ、およびクロック比較回路
ＣＣＭを備えている。クロックシンセサイザＣＬＳとク
ロック比較回路ＣＣＭとでクロック監視回路を構成す
る。
施例の要部構成を説明するブロック図である。図１にお
いて、インタフェース回路基板に搭載される表示制御装
置にはパラレル−シリアル変換回路Ｐ／Ｓ、クロックシ
ンセサイザ（ＰＬＬ）ＣＬＳ、およびクロック比較回路
ＣＣＭを備えている。クロックシンセサイザＣＬＳとク
ロック比較回路ＣＣＭとでクロック監視回路を構成す
る。
【００５２】この表示制御装置は本体コンピュータ側か
らクロックＤＣＬＫとｎ個の画像データ（Ｄａｔａ）お
よびその他の制御信号（Ｈ-Sync:水平同期信号、Ｖ-Syn
c:垂直同期信号、等）を受ける。
らクロックＤＣＬＫとｎ個の画像データ（Ｄａｔａ）お
よびその他の制御信号（Ｈ-Sync:水平同期信号、Ｖ-Syn
c:垂直同期信号、等）を受ける。
【００５３】基本クロックであるクロックＤＣＬＫはパ
ラレル−シリアル変換回路Ｐ／Ｓに入力すると同時にク
ロックシンセサイザＣＬＳに与えられる。クロックシン
セサイザＣＬＳは入力したクロックＤＣＬＫをａ逓倍
（ここでは、ａ＝２）して２ＤＣＬＫを作成して、これ
をパラレル−シリアル変換回路Ｐ／Ｓとクロック比較回
路ＣＣＭに与える。
ラレル−シリアル変換回路Ｐ／Ｓに入力すると同時にク
ロックシンセサイザＣＬＳに与えられる。クロックシン
セサイザＣＬＳは入力したクロックＤＣＬＫをａ逓倍
（ここでは、ａ＝２）して２ＤＣＬＫを作成して、これ
をパラレル−シリアル変換回路Ｐ／Ｓとクロック比較回
路ＣＣＭに与える。
【００５４】並直列変換回路Ｐ／Ｓは入力したｎ個の画
像データをｍ個の画像データ（ｍ≦ｎ）に変換し、ダブ
ルエッジ仕様のドレインドライバで基本クロックＤＣＬ
Ｋの立ち上がりエッジと立ち下がりエッジのダブルエッ
ジで取り込み、これを液晶表示パネルに表示する。
像データをｍ個の画像データ（ｍ≦ｎ）に変換し、ダブ
ルエッジ仕様のドレインドライバで基本クロックＤＣＬ
Ｋの立ち上がりエッジと立ち下がりエッジのダブルエッ
ジで取り込み、これを液晶表示パネルに表示する。
【００５５】クロック比較回路ＣＣＭは基準のクロック
ＤＣＬＫと２逓倍クロック２ＤＣＬＫとを比較してクロ
ックＤＣＬＫの周波数が正常か異常かを判断し、その判
断結果の出力（判定出力）ＰＬＬＶＡＬ（正常＝ハイレ
ベル：Ｈigh 、異常＝ローレベル：Ｌow）をパラレル−
シリアル変換回路Ｐ／Ｓに出力する。
ＤＣＬＫと２逓倍クロック２ＤＣＬＫとを比較してクロ
ックＤＣＬＫの周波数が正常か異常かを判断し、その判
断結果の出力（判定出力）ＰＬＬＶＡＬ（正常＝ハイレ
ベル：Ｈigh 、異常＝ローレベル：Ｌow）をパラレル−
シリアル変換回路Ｐ／Ｓに出力する。
【００５６】クロックＤＣＬＫの周波数が異常である
と、出力ＰＬＬＶＡＬがローレベル：Ｌowとなり、この
ローレベルの出力ＰＬＬＶＡＬでパラレル−シリアル変
換回路Ｐ／Ｓからドレインドライバへの画像データの供
給を停止する。
と、出力ＰＬＬＶＡＬがローレベル：Ｌowとなり、この
ローレベルの出力ＰＬＬＶＡＬでパラレル−シリアル変
換回路Ｐ／Ｓからドレインドライバへの画像データの供
給を停止する。
【００５７】図２は図１におけるクロック監視回路の構
成例を説明するブロック図である。また、図３と図４は
図２の動作を説明するタイミング図を示す。なお、ここ
では逓倍数を「２」として、クロックＤＣＬＫは１２８
０パルス、従って逓倍したクロック（参照クロック）２
×ＤＣＬＫは２５６０パルスとした例で説明するが、こ
れに限らない。逓倍数は、ｎ倍または１／ｎ倍（ｎ≧
２、ｎは整数）である。以下、図２の動作を図３および
図４を参照して説明する。
成例を説明するブロック図である。また、図３と図４は
図２の動作を説明するタイミング図を示す。なお、ここ
では逓倍数を「２」として、クロックＤＣＬＫは１２８
０パルス、従って逓倍したクロック（参照クロック）２
×ＤＣＬＫは２５６０パルスとした例で説明するが、こ
れに限らない。逓倍数は、ｎ倍または１／ｎ倍（ｎ≧
２、ｎは整数）である。以下、図２の動作を図３および
図４を参照して説明する。
【００５８】本体コンピュータから入力する基準クロッ
ク信号であるクロックＤＣＬＫはａカウンタＣＮＴ−ａ
のカウントアップ用クロックとクロックシンセサイザＣ
ＬＳに入力される。クロックシンセサイザＣＬＳの出力
である２×ＤＣＬＫはｂカウンタＣＮＴ−ｂのカウント
アップ用クロックとして入力する。
ク信号であるクロックＤＣＬＫはａカウンタＣＮＴ−ａ
のカウントアップ用クロックとクロックシンセサイザＣ
ＬＳに入力される。クロックシンセサイザＣＬＳの出力
である２×ＤＣＬＫはｂカウンタＣＮＴ−ｂのカウント
アップ用クロックとして入力する。
【００５９】クロックＤＣＬＫの入力によりａカウンタ
ＣＮＴ−ａは＋１を行う。そして、カウント値が１２８
０となった時、ｂカウンタＣＮＴ−ｂの値をチェックす
る。
ＣＮＴ−ａは＋１を行う。そして、カウント値が１２８
０となった時、ｂカウンタＣＮＴ−ｂの値をチェックす
る。
【００６０】ｂカウンタＣＮＴ−ｂの値が２５６０（＝
１２８０の２倍）であれば、クロックシンセサイザＣＬ
Ｓは正常に動作しているか、またはクロックＤＣＬＫが
正常に入力していると判断する。この回路では、正常と
判断した時は判定出力ＰＬＬＶＡＬをハイレベルとす
る。
１２８０の２倍）であれば、クロックシンセサイザＣＬ
Ｓは正常に動作しているか、またはクロックＤＣＬＫが
正常に入力していると判断する。この回路では、正常と
判断した時は判定出力ＰＬＬＶＡＬをハイレベルとす
る。
【００６１】ｂカウンタＣＮＴ−ｂの値が２５６０でな
い場合は異常と判断し、ＰＬＬＶＡＬ出力をローレベル
にする。この際、異常が起きた回数を覚えておくための
カウンタ（ｃカウンタＣＮＴ−ｃ）を＋１カウントアッ
プする。ｃカウンタＣＮＴ−ｃは、クロックシンセサイ
ザＣＬＳが正常動作（“ｂ”カウンタＣＮＴ−ｂの値が
２５６０）になるとクリアされる。
い場合は異常と判断し、ＰＬＬＶＡＬ出力をローレベル
にする。この際、異常が起きた回数を覚えておくための
カウンタ（ｃカウンタＣＮＴ−ｃ）を＋１カウントアッ
プする。ｃカウンタＣＮＴ−ｃは、クロックシンセサイ
ザＣＬＳが正常動作（“ｂ”カウンタＣＮＴ−ｂの値が
２５６０）になるとクリアされる。
【００６２】クロックシンセサイザＣＬＳが正常動作に
ならない理由として、当該クロックシンセサイザＣＬＳ
を構成するＰＬＬがロックしてしまい、異常周波数のク
ロックを出力している可能性があるため、ｃカウンタＣ
ＮＴ−ｃの値が３８４（設定値）となった場合はクロッ
クシンセサイザＣＬＳをリセットする。
ならない理由として、当該クロックシンセサイザＣＬＳ
を構成するＰＬＬがロックしてしまい、異常周波数のク
ロックを出力している可能性があるため、ｃカウンタＣ
ＮＴ−ｃの値が３８４（設定値）となった場合はクロッ
クシンセサイザＣＬＳをリセットする。
【００６３】なお、ａカウンタＣＮＴ−ａとｂカウンタ
ＣＮＴ−ｂは、ａカウンタＣＮＴ−ａが１２８０となっ
た時、クリアを行って再度動作を続けて行く。また、上
記したａカウンタＣＮＴ−ａのデコード値である１２８
０は使用するクロックシンセサイザを構成するＰＬＬの
性能により決まる。
ＣＮＴ−ｂは、ａカウンタＣＮＴ−ａが１２８０となっ
た時、クリアを行って再度動作を続けて行く。また、上
記したａカウンタＣＮＴ−ａのデコード値である１２８
０は使用するクロックシンセサイザを構成するＰＬＬの
性能により決まる。
【００６４】ｃカウンタＣＮＴ−ｃの設定値である３８
４は薄膜トランジスタＴＦＴ型の液晶表示装置の約１フ
レーム時間により設定したもので、この値は任意であ
る。ｂカウンタＣＮＴ−ｂのカウント値はクロックシン
セサイザＣＬＳの出力周波数に依存し、上記では２逓倍
の２５６０としたが、３逓倍では３８４０、４逓倍とし
た場合は５１２０となる。
４は薄膜トランジスタＴＦＴ型の液晶表示装置の約１フ
レーム時間により設定したもので、この値は任意であ
る。ｂカウンタＣＮＴ−ｂのカウント値はクロックシン
セサイザＣＬＳの出力周波数に依存し、上記では２逓倍
の２５６０としたが、３逓倍では３８４０、４逓倍とし
た場合は５１２０となる。
【００６５】図５は図２の動作をさらに詳細に説明する
ための波形図である。図中、カウント値の順番をＤで示
す（例えば、１２７９番目のカウント値をＤ１２７９ｔ
ｈと標記する）。
ための波形図である。図中、カウント値の順番をＤで示
す（例えば、１２７９番目のカウント値をＤ１２７９ｔ
ｈと標記する）。
【００６６】図５における（１）は本体コンピュータか
ら入力する外部クロック（画像クロック＝基準クロック
＝１２８０）、（２）はａカウンタのカウント値、
（３）はａカウンタのデコード信号、（４）はａカウン
タと参照クロック（２×ＤＣＬＫ）より合成したパルス
（＝Ｄ１２７９−２＝参照信号１）、（５）は参照信号
と参照クロックとで合成した参照信号２（＝Ｄ１２７９
−２’）、（６）はｂカウンタのデコード信号、（７）
はｂカウンタのカウント値、（８）は参照クロック（＝
２ＤＣＬＫ）、（９）はデコード／ラッチ出力、（１
０）は判定出力ＰＬＬＶＡＬを示す。
ら入力する外部クロック（画像クロック＝基準クロック
＝１２８０）、（２）はａカウンタのカウント値、
（３）はａカウンタのデコード信号、（４）はａカウン
タと参照クロック（２×ＤＣＬＫ）より合成したパルス
（＝Ｄ１２７９−２＝参照信号１）、（５）は参照信号
と参照クロックとで合成した参照信号２（＝Ｄ１２７９
−２’）、（６）はｂカウンタのデコード信号、（７）
はｂカウンタのカウント値、（８）は参照クロック（＝
２ＤＣＬＫ）、（９）はデコード／ラッチ出力、（１
０）は判定出力ＰＬＬＶＡＬを示す。
【００６７】先ず、ａカウンタは外部クロックＤＣＬＫ
をカウントして行く。ａカウンタの出力は、カウントＤ
が１２７９番目（Ｄ１２７９ｔｈ）でハイレベル、それ
以外ではローレベルである。
をカウントして行く。ａカウンタの出力は、カウントＤ
が１２７９番目（Ｄ１２７９ｔｈ）でハイレベル、それ
以外ではローレベルである。
【００６８】外部クロックの正常／異常の判定は、例え
ば図６に示すような論理回路（クロック比較回路）を用
い、ａカウンタのカウント・デコード信号Ｄ１２７９−
１（３）と参照クロックである２×ＤＣＬＫ（８）とを
フリップフロップＦＦ１，ＦＦ２、及びＡＮＤ回路ＡＮ
Ｄ１からなる回路群にて合成して第１の参照信号Ｄ１２
７９−２（４）を得た後、この第１の参照信号Ｄ１２７
９−２と参照クロック（８）とをフリップフロップＦＦ
３で合成して得られた第２の参照信号Ｄ１２７９−２’
（５）をｂカウンタのデコード信号（６）と比較するシ
ーケンス（Sequence）で行う。
ば図６に示すような論理回路（クロック比較回路）を用
い、ａカウンタのカウント・デコード信号Ｄ１２７９−
１（３）と参照クロックである２×ＤＣＬＫ（８）とを
フリップフロップＦＦ１，ＦＦ２、及びＡＮＤ回路ＡＮ
Ｄ１からなる回路群にて合成して第１の参照信号Ｄ１２
７９−２（４）を得た後、この第１の参照信号Ｄ１２７
９−２と参照クロック（８）とをフリップフロップＦＦ
３で合成して得られた第２の参照信号Ｄ１２７９−２’
（５）をｂカウンタのデコード信号（６）と比較するシ
ーケンス（Sequence）で行う。
【００６９】１２８０パルスの外部クロックの周波数を
２倍して２５６０パルスの参照クロックを生成する場合
を想定すると、或る１周期（例えば、フレーム期間や垂
直走査期間）が完了し、且つこれに続く次の１周期が開
始する時点で、外部クロックは１２７９番目の信号
（ｈ’４ＦＦ）を、参照クロックは２５５９番目の信号
（ｈ’９ＦＦ）を上記「或る１周期」の最後に夫々出力
した後、上記次の１周期の０番目の信号（ｈ’０００）
を夫々出力する。
２倍して２５６０パルスの参照クロックを生成する場合
を想定すると、或る１周期（例えば、フレーム期間や垂
直走査期間）が完了し、且つこれに続く次の１周期が開
始する時点で、外部クロックは１２７９番目の信号
（ｈ’４ＦＦ）を、参照クロックは２５５９番目の信号
（ｈ’９ＦＦ）を上記「或る１周期」の最後に夫々出力
した後、上記次の１周期の０番目の信号（ｈ’０００）
を夫々出力する。
【００７０】上記ｂカウンタを、そのカウント値（７）
が参照クロックのｈ’９ＦＦに至る、即ち２５５９番目
の信号（上記或る周期の最後のクロック信号）を認識す
るときに限り、ｂカウンタがハイレベルの信号（６）を
出力する場合、これと上記参照信号２の出力（５）とを
ＡＮＤ回路ＡＮＤ２、ＡＮＤ３、及びフリップフロップ
ＦＦ４からなる回路群で照合し、例えば、双方がハイレ
ベルで一致したときに限り、デコード／ラッチ信号をハ
イレベルにする。デコード／ラッチ信号は後述のｃカウ
ンタに入力され、そのレベル（ハイまたはロー）に応じ
てｃカウンタは外部クロックの異常発生回数を積算する
か、この値をリセットするかのいずれかに動作する。
が参照クロックのｈ’９ＦＦに至る、即ち２５５９番目
の信号（上記或る周期の最後のクロック信号）を認識す
るときに限り、ｂカウンタがハイレベルの信号（６）を
出力する場合、これと上記参照信号２の出力（５）とを
ＡＮＤ回路ＡＮＤ２、ＡＮＤ３、及びフリップフロップ
ＦＦ４からなる回路群で照合し、例えば、双方がハイレ
ベルで一致したときに限り、デコード／ラッチ信号をハ
イレベルにする。デコード／ラッチ信号は後述のｃカウ
ンタに入力され、そのレベル（ハイまたはロー）に応じ
てｃカウンタは外部クロックの異常発生回数を積算する
か、この値をリセットするかのいずれかに動作する。
【００７１】上述の例では、参照信号２（５）とｂカウ
ンタ出力（６）との一致を以って外部クロックが正常で
あることを判断しているため、正常な外部クロックに対
応するハイレベルのデコード／ラッチ信号はｃカウンタ
で積算された外部クロックの異常発生回数をリセットす
る。
ンタ出力（６）との一致を以って外部クロックが正常で
あることを判断しているため、正常な外部クロックに対
応するハイレベルのデコード／ラッチ信号はｃカウンタ
で積算された外部クロックの異常発生回数をリセットす
る。
【００７２】逆に、参照信号２（５）とｂカウンタ出力
（６）とが一致しない（上述の例では、参照信号２
（５）とｂカウンタ出力（６）との少なくとも一方がロ
ーレベルとなる）場合、デコード／ラッチ信号はローレ
ベルとなり、ｃカウンタは上記１周期毎に外部クロック
の異常発生回数を積算する。
（６）とが一致しない（上述の例では、参照信号２
（５）とｂカウンタ出力（６）との少なくとも一方がロ
ーレベルとなる）場合、デコード／ラッチ信号はローレ
ベルとなり、ｃカウンタは上記１周期毎に外部クロック
の異常発生回数を積算する。
【００７３】このような外部クロックの判定に用いる参
照信号２（５）並びにｂカウンタ出力（６）、及びその
判定結果の出力を示すデコード／ラッチ信号のレベルは
上述の例に限らず、クロック比較回路やｃカウンタの構
成に応じて適宜逆転させてもよい。
照信号２（５）並びにｂカウンタ出力（６）、及びその
判定結果の出力を示すデコード／ラッチ信号のレベルは
上述の例に限らず、クロック比較回路やｃカウンタの構
成に応じて適宜逆転させてもよい。
【００７４】また、参照クロックの周波数を外部クロッ
クの周波数より低く設定する場合は、例えば、ｂカウン
タのデコード信号（上記或る１周期の最後のクロック信
号に対して特異な信号を出力する）を外部クロックと合
成し、参照信号を発生させて上記ａカウンタのデコード
信号としてもよい。
クの周波数より低く設定する場合は、例えば、ｂカウン
タのデコード信号（上記或る１周期の最後のクロック信
号に対して特異な信号を出力する）を外部クロックと合
成し、参照信号を発生させて上記ａカウンタのデコード
信号としてもよい。
【００７５】判定出力ＰＬＬＶＡＬ（９）は、クロック
比較回路の後段に配置されるパラレル−シリアル変換回
路やｃカウンタに入力される。ｃカウンタは、ａカウン
タの出力Ｄ１２７９−１ｔｈより外部クロックＤＣＬＫ
の１パルス分遅延したタイミングで判定出力ＰＬＬＶＡ
Ｌ（１０）の変動を認識する。
比較回路の後段に配置されるパラレル−シリアル変換回
路やｃカウンタに入力される。ｃカウンタは、ａカウン
タの出力Ｄ１２７９−１ｔｈより外部クロックＤＣＬＫ
の１パルス分遅延したタイミングで判定出力ＰＬＬＶＡ
Ｌ（１０）の変動を認識する。
【００７６】ｃカウンタは、判定出力ＰＬＬＶＡＬ（１
０）がローレベルを示すとき、外部クロックの異常発生
回数を上記１周期毎にカウント・アップする。このカウ
ント・アップされた数値が先述の設定値に至るとき、ｃ
カウンタは先述のとおり、クロックシンセサイザをリセ
ットする。
０）がローレベルを示すとき、外部クロックの異常発生
回数を上記１周期毎にカウント・アップする。このカウ
ント・アップされた数値が先述の設定値に至るとき、ｃ
カウンタは先述のとおり、クロックシンセサイザをリセ
ットする。
【００７７】図６は図１のクロック監視回路を構成する
クロック比較回路ＣＣＭの１構成例を説明するブロック
図である。この回路は、フリップフロップＦＦ１、ＦＦ
２、ＦＦ３、ＦＦ４、ＡＮＤ１、ＡＮＤ２、ＡＮＤ３、
ＩＮＶ、ｂカウンタＣＮＴ−ｂ、および（ｈ’９ＦＦ）
のデコーダＤＲで図示したように構成される。
クロック比較回路ＣＣＭの１構成例を説明するブロック
図である。この回路は、フリップフロップＦＦ１、ＦＦ
２、ＦＦ３、ＦＦ４、ＡＮＤ１、ＡＮＤ２、ＡＮＤ３、
ＩＮＶ、ｂカウンタＣＮＴ−ｂ、および（ｈ’９ＦＦ）
のデコーダＤＲで図示したように構成される。
【００７８】図中の各クロック、カウント値、その他の
信号は図１乃至図５における各信号に相当し、フリップ
フロップＦＦ４からデコーダＤＲのデコード／ラッチ出
力ＤＣＬを得る。
信号は図１乃至図５における各信号に相当し、フリップ
フロップＦＦ４からデコーダＤＲのデコード／ラッチ出
力ＤＣＬを得る。
【００７９】以上説明した本発明の第１実施例により、
クロック監視手段がクロックのタイミング異常を検出し
たときは、クロックが正常に入力されていないと判断す
る。つまり、この状態は本体コンピュータ側が完全に立
ち上がっていないか、あるいは動作モードの変更に伴う
移行期間と判断できるため、液晶表示装置側では内部電
源を非動作状態として表示異常の発生を防止する保護処
理を施すことができる。
クロック監視手段がクロックのタイミング異常を検出し
たときは、クロックが正常に入力されていないと判断す
る。つまり、この状態は本体コンピュータ側が完全に立
ち上がっていないか、あるいは動作モードの変更に伴う
移行期間と判断できるため、液晶表示装置側では内部電
源を非動作状態として表示異常の発生を防止する保護処
理を施すことができる。
【００８０】図７は本発明による液晶表示装置の第２実
施例の要部構成を説明するブロック図である。本実施例
では、前記外部信号源から入力するクロック信号ＤＣＬ
Ｋのタイミングの異常の有無を検出するクロックシンセ
サイザＣＬＳとクロック比較回路ＣＣＭからなるクロッ
ク監視手段と、クロック信号と等価の擬似クロックＦＤ
ＣＬＫを生成する内部クロック信号発生回路ＦＣＧとを
備えたものである。
施例の要部構成を説明するブロック図である。本実施例
では、前記外部信号源から入力するクロック信号ＤＣＬ
Ｋのタイミングの異常の有無を検出するクロックシンセ
サイザＣＬＳとクロック比較回路ＣＣＭからなるクロッ
ク監視手段と、クロック信号と等価の擬似クロックＦＤ
ＣＬＫを生成する内部クロック信号発生回路ＦＣＧとを
備えたものである。
【００８１】前記実施例では、クロックのタイミング異
常が発生した時は内部電源を非動作状態として表示異常
の発生を防止する保護処理を施すようにしたが、本実施
例ではクロック監視手段がタイミング異常を検出した場
合は前記内部クロック信号発生回路で生成した擬似クロ
ック信号を前記表示制御装置に供給して擬似的な画像を
表示させる。
常が発生した時は内部電源を非動作状態として表示異常
の発生を防止する保護処理を施すようにしたが、本実施
例ではクロック監視手段がタイミング異常を検出した場
合は前記内部クロック信号発生回路で生成した擬似クロ
ック信号を前記表示制御装置に供給して擬似的な画像を
表示させる。
【００８２】この内部クロック信号発生回路は、抵抗、
容量（コンデンサ）、又は水晶発振器により制御されて
画像表示のためのクロックを生成する。これらの電子部
品は、内部クロック信号発生回路又はこれを包含する集
積回路素子（大規模集積回路）の外側に設けてもよく、
例えば、同じ印刷回路基板上に上記集積回路素子ととも
に実装してもよい。
容量（コンデンサ）、又は水晶発振器により制御されて
画像表示のためのクロックを生成する。これらの電子部
品は、内部クロック信号発生回路又はこれを包含する集
積回路素子（大規模集積回路）の外側に設けてもよく、
例えば、同じ印刷回路基板上に上記集積回路素子ととも
に実装してもよい。
【００８３】本実施例により、クロック監視手段がクロ
ックのタイミング異常を検出したときは、擬似画面表示
を行うことで異常な表示を回避し、上記タイミングが復
帰した時点で正常な画像表示を行うことができる。
ックのタイミング異常を検出したときは、擬似画面表示
を行うことで異常な表示を回避し、上記タイミングが復
帰した時点で正常な画像表示を行うことができる。
【００８４】次に、本発明による液晶表示装置を構成す
る液晶表示パネルおよびその他の構成部分について説明
する。
る液晶表示パネルおよびその他の構成部分について説明
する。
【００８５】図８は本発明による液晶表示装置を構成す
る液晶表示パネルの画素部の一例を説明する等価回路で
ある。なお、同図は実際の画素の幾何学的配置に対応し
ており、有効表示領域ＡＲ（画素部）にマトリクス状に
はいちされる複数の画素は、その１画素あたり２つの薄
膜トランジスタＴＦＴ（ＴＦＴ１，ＴＦＴ２）で構成さ
れている。
る液晶表示パネルの画素部の一例を説明する等価回路で
ある。なお、同図は実際の画素の幾何学的配置に対応し
ており、有効表示領域ＡＲ（画素部）にマトリクス状に
はいちされる複数の画素は、その１画素あたり２つの薄
膜トランジスタＴＦＴ（ＴＦＴ１，ＴＦＴ２）で構成さ
れている。
【００８６】符号Ｄはドレイン信号線、Ｇはゲート信号
線、Ｒ，Ｇ，Ｂは各色（赤、緑、青）の画素電極であ
り、ＩＴＯ１で形成されている。また、ＩＴＯ２は対向
電極（コモン電極）、ＣLCは液晶層を等価的に示す液晶
容量、ＣADD は薄膜トランジスタＴＦＴのソース電極と
前段のゲート信号線Ｇとの間に形成された付加容量を示
す。
線、Ｒ，Ｇ，Ｂは各色（赤、緑、青）の画素電極であ
り、ＩＴＯ１で形成されている。また、ＩＴＯ２は対向
電極（コモン電極）、ＣLCは液晶層を等価的に示す液晶
容量、ＣADD は薄膜トランジスタＴＦＴのソース電極と
前段のゲート信号線Ｇとの間に形成された付加容量を示
す。
【００８７】図９は本発明による液晶表示装置を構成す
る液晶表示パネルの画素部の他の例を説明する等価回路
である。なお、同図も実際の画素の幾何学的配置に対応
しており、有効表示領域ＡＲ（画素部）にマトリクス状
にはいちされる複数の画素は、その１画素あたり２つの
薄膜トランジスタＴＦＴ（ＴＦＴ１，ＴＦＴ２）で構成
されている点も図１と同様である。なお、図８と図９で
は１画素あたり２つの薄膜トランジスタＴＦＴを設けて
いるが、１画素あたり１つの薄膜トランジスタＴＦＴで
構成したものも既知である。
る液晶表示パネルの画素部の他の例を説明する等価回路
である。なお、同図も実際の画素の幾何学的配置に対応
しており、有効表示領域ＡＲ（画素部）にマトリクス状
にはいちされる複数の画素は、その１画素あたり２つの
薄膜トランジスタＴＦＴ（ＴＦＴ１，ＴＦＴ２）で構成
されている点も図１と同様である。なお、図８と図９で
は１画素あたり２つの薄膜トランジスタＴＦＴを設けて
いるが、１画素あたり１つの薄膜トランジスタＴＦＴで
構成したものも既知である。
【００８８】同様に、符号Ｄはドレイン信号線、Ｇはゲ
ート信号線、Ｒ，Ｇ，Ｂは各色（赤、緑、青）の画素電
極、ＩＴＯ２は対向電極（コモン電極）、ＣLCは液晶層
を等価的に示す液晶容量、ＣSTG は共通信号線ＣＯＭと
ソース電極の間に形成された保持容量であり、図３にお
ける付加容量ＣADD がソース電極と前段のゲート信号線
Ｇとの間に形成されている点で異なる。
ート信号線、Ｒ，Ｇ，Ｂは各色（赤、緑、青）の画素電
極、ＩＴＯ２は対向電極（コモン電極）、ＣLCは液晶層
を等価的に示す液晶容量、ＣSTG は共通信号線ＣＯＭと
ソース電極の間に形成された保持容量であり、図３にお
ける付加容量ＣADD がソース電極と前段のゲート信号線
Ｇとの間に形成されている点で異なる。
【００８９】上記図８あるいは図９に示す液晶表示パネ
ルにおいて、列方向に配置された各画素の薄膜トランジ
スタＴＦＴ（ＴＦＴ１，ＴＦＴ２）のドレイン電極はそ
れぞれドレイン信号線Ｄに接続され、各ドレイン信号線
Ｄは列方向に配置された画素の表示データの電圧を印加
するドレインドライバに接続される。
ルにおいて、列方向に配置された各画素の薄膜トランジ
スタＴＦＴ（ＴＦＴ１，ＴＦＴ２）のドレイン電極はそ
れぞれドレイン信号線Ｄに接続され、各ドレイン信号線
Ｄは列方向に配置された画素の表示データの電圧を印加
するドレインドライバに接続される。
【００９０】また、行方向に配置された各画素における
薄膜トランジスタＴＦＴ（ＴＦＴ１，ＴＦＴ２）のゲー
ト電極は、それぞれゲート信号線Ｇに接続され、各ゲー
ト信号線Ｇは１水平走査時間、薄膜トランジスタＴＦＴ
（ＴＦＴ１，ＴＦＴ２）のゲートに走査駆動電圧（正ま
たは負のバイアス電圧）を供給するゲートドライバに接
続される。
薄膜トランジスタＴＦＴ（ＴＦＴ１，ＴＦＴ２）のゲー
ト電極は、それぞれゲート信号線Ｇに接続され、各ゲー
ト信号線Ｇは１水平走査時間、薄膜トランジスタＴＦＴ
（ＴＦＴ１，ＴＦＴ２）のゲートに走査駆動電圧（正ま
たは負のバイアス電圧）を供給するゲートドライバに接
続される。
【００９１】本発明は上記の図８および図９に示した構
成をもつ液晶表示パネルを用いた液晶表示装置の何れに
も適用できるが、前者の液晶表示パネルでは前段のゲー
ト信号線Ｇのパルスが付加容量ＤADD を介して画素電極
ＩＴＯ１に飛び込むのに対し、後者の液晶表示パネルで
はこのような飛び込みがないため、より良好な表示が可
能である。
成をもつ液晶表示パネルを用いた液晶表示装置の何れに
も適用できるが、前者の液晶表示パネルでは前段のゲー
ト信号線Ｇのパルスが付加容量ＤADD を介して画素電極
ＩＴＯ１に飛び込むのに対し、後者の液晶表示パネルで
はこのような飛び込みがないため、より良好な表示が可
能である。
【００９２】図１０はドレインドライバからドレイン信
号線に出力される液晶駆動電圧、すなわち画素電極ＩＴ
Ｏ１に印加される液晶駆動電圧と、コモン電極ＩＴＯ２
に印加される液晶駆動電圧との関係を詳しく説明図する
タイミング図である。なお、ドレインドライバからドレ
イン信号線Ｄに出力される液晶駆動電圧は液晶表示パネ
ルの表示面に黒を表示する場合を示す。
号線に出力される液晶駆動電圧、すなわち画素電極ＩＴ
Ｏ１に印加される液晶駆動電圧と、コモン電極ＩＴＯ２
に印加される液晶駆動電圧との関係を詳しく説明図する
タイミング図である。なお、ドレインドライバからドレ
イン信号線Ｄに出力される液晶駆動電圧は液晶表示パネ
ルの表示面に黒を表示する場合を示す。
【００９３】図１０に示すように、ドレインドライバか
ら奇数番目のドレイン信号線Ｄに出力される液晶駆動電
圧ＶＤＨとドレインドライバか偶数番目のドレイン信号
線Ｄに出力される液晶駆動電圧ＶＤＬとは、コモン電極
ＩＴＯ２に印加される液晶駆動電圧ＶＣＯＭに対して逆
極性、すなわち奇数番目のドレイン信号線Ｄに出力され
る液晶駆動電圧ＶＤＨが正極性（または、負極性）であ
れば、偶数番目のドレイン信号線Ｄに出力される液晶駆
動電圧ＶＤＬが負極性（または、正極性）である。
ら奇数番目のドレイン信号線Ｄに出力される液晶駆動電
圧ＶＤＨとドレインドライバか偶数番目のドレイン信号
線Ｄに出力される液晶駆動電圧ＶＤＬとは、コモン電極
ＩＴＯ２に印加される液晶駆動電圧ＶＣＯＭに対して逆
極性、すなわち奇数番目のドレイン信号線Ｄに出力され
る液晶駆動電圧ＶＤＨが正極性（または、負極性）であ
れば、偶数番目のドレイン信号線Ｄに出力される液晶駆
動電圧ＶＤＬが負極性（または、正極性）である。
【００９４】そして、その極性は１ライン（１Ｈ）毎に
反転され、さらに各ライン毎の極性がフレーム毎に反転
される。このドット反転法を使用することにより、隣り
合うドレイン信号線Ｄに印加される電圧が逆極性となる
ため、コモン電極ＩＴＯ２やゲート信号線Ｇに流れる電
流が隣り同士で打ち消し合い、消費電力を低減すること
ができる。
反転され、さらに各ライン毎の極性がフレーム毎に反転
される。このドット反転法を使用することにより、隣り
合うドレイン信号線Ｄに印加される電圧が逆極性となる
ため、コモン電極ＩＴＯ２やゲート信号線Ｇに流れる電
流が隣り同士で打ち消し合い、消費電力を低減すること
ができる。
【００９５】また、コモン電極ＩＴＯ２に流れる電流が
少なく電圧降下が大きくならないため、コモン電極ＩＴ
Ｏ２の電圧レベルが安定し、表示品質の低下を最小限に
抑えることができる。
少なく電圧降下が大きくならないため、コモン電極ＩＴ
Ｏ２の電圧レベルが安定し、表示品質の低下を最小限に
抑えることができる。
【００９６】図１１はインタフェース回路基板の取付け
位置を説明する液晶表示パネルの平面図である。液晶表
示パネルＰＮＬの下辺には（Ａ）に示したように液晶表
示パネルＰＮＬの背面に開口ＨＯＬ列に沿って折り曲げ
られるドレイドライバＩＣ１を搭載したフレキシブルプ
リント基板ＦＰＣ２が取付けられている。
位置を説明する液晶表示パネルの平面図である。液晶表
示パネルＰＮＬの下辺には（Ａ）に示したように液晶表
示パネルＰＮＬの背面に開口ＨＯＬ列に沿って折り曲げ
られるドレイドライバＩＣ１を搭載したフレキシブルプ
リント基板ＦＰＣ２が取付けられている。
【００９７】また、液晶表示パネルＰＮＬの左辺には当
該液晶表示パネルＰＮＬの背面に折り曲げられるゲート
ドライバＩＣ２を搭載したフレキシブルプリント基板Ｆ
ＰＣ１が取付けられている。
該液晶表示パネルＰＮＬの背面に折り曲げられるゲート
ドライバＩＣ２を搭載したフレキシブルプリント基板Ｆ
ＰＣ１が取付けられている。
【００９８】このフレキシブルプリント基板ＦＰＣ１の
背面に（Ｂ）に示したようにインタフェース回路基板Ｐ
ＣＢが設置されている。このインターフェース回路基板
ＰＣＢに搭載されているＴＣＯＮは表示制御装置を構成
する半導体集積回路である。
背面に（Ｂ）に示したようにインタフェース回路基板Ｐ
ＣＢが設置されている。このインターフェース回路基板
ＰＣＢに搭載されているＴＣＯＮは表示制御装置を構成
する半導体集積回路である。
【００９９】本体コンピュータからのクロックおよよび
画像データ等の各種の信号はインタフェース回路基板Ｐ
ＣＢのコネクタＣＴ１から入力する。フレキシブルプリ
ント基板ＦＰＣ１のコネクタＣＴ３はインタフェース回
路基板ＰＣＢのコネクタＣＴ３’に、またフレキシブル
プリント基板ＦＰＣ２のコネクタＣＴ４はインタフェー
ス回路基板ＰＣＢのコネクタＣＴ４’に結合されて表示
制御装置のＴＣＯＮから出力される前記したクロックや
画像データが供給される。
画像データ等の各種の信号はインタフェース回路基板Ｐ
ＣＢのコネクタＣＴ１から入力する。フレキシブルプリ
ント基板ＦＰＣ１のコネクタＣＴ３はインタフェース回
路基板ＰＣＢのコネクタＣＴ３’に、またフレキシブル
プリント基板ＦＰＣ２のコネクタＣＴ４はインタフェー
ス回路基板ＰＣＢのコネクタＣＴ４’に結合されて表示
制御装置のＴＣＯＮから出力される前記したクロックや
画像データが供給される。
【０１００】なお、表示表示パネルＰＮＬは上基板ＳＵ
Ｂ１と下基板ＳＵＢ２の貼り合わせ間隙に液晶層を挟持
し、その最上層には上偏光板ＰＯＰＬ１が積層されてい
る（図示しないが、液晶表示パネルの背面の最上層には
下偏光板が積層されている。ＡＲは有効表示領域を示
す。
Ｂ１と下基板ＳＵＢ２の貼り合わせ間隙に液晶層を挟持
し、その最上層には上偏光板ＰＯＰＬ１が積層されてい
る（図示しないが、液晶表示パネルの背面の最上層には
下偏光板が積層されている。ＡＲは有効表示領域を示
す。
【０１０１】上記のように構成された液晶表示装置に前
記した本発明の実施例を適用することにより、外部クロ
ックの正常／異常を認識し、異常の場合には液晶表示装
置のドライバへの画像信号の供給を停止し、あるいは別
途設けた擬似クロック生成回路からの擬似クロックに置
き換えて表示を行わせることで、表示異常の発生を回避
し、かつ本体コンピュータから高速の表示データの転送
を必要とせずに高精細の画像表示を可能とした液晶表示
装置を得ることができる。
記した本発明の実施例を適用することにより、外部クロ
ックの正常／異常を認識し、異常の場合には液晶表示装
置のドライバへの画像信号の供給を停止し、あるいは別
途設けた擬似クロック生成回路からの擬似クロックに置
き換えて表示を行わせることで、表示異常の発生を回避
し、かつ本体コンピュータから高速の表示データの転送
を必要とせずに高精細の画像表示を可能とした液晶表示
装置を得ることができる。
【０１０２】
【発明の効果】以上説明したように、本発明によれば、
本体コンピュータ側の構成を変更しない、すなわちＬＶ
ＤＳ方式を採用しないインタフェースで、低い画素クロ
ック周波数のダブルエッジを用いた表示データのドレイ
ンドライバへの取り込みを可能とすると共に、外部クロ
ックの正常／異常を認識し、異常の場合には液晶表示装
置のドレインドライバへの画像信号の供給を停止し、あ
るいは別途設けた擬似クロック生成回路からの擬似クロ
ックに置き換えて表示を行わせることで、表示異常の発
生を回避した高精細の液晶表示装置を提供することがで
きる。
本体コンピュータ側の構成を変更しない、すなわちＬＶ
ＤＳ方式を採用しないインタフェースで、低い画素クロ
ック周波数のダブルエッジを用いた表示データのドレイ
ンドライバへの取り込みを可能とすると共に、外部クロ
ックの正常／異常を認識し、異常の場合には液晶表示装
置のドレインドライバへの画像信号の供給を停止し、あ
るいは別途設けた擬似クロック生成回路からの擬似クロ
ックに置き換えて表示を行わせることで、表示異常の発
生を回避した高精細の液晶表示装置を提供することがで
きる。
【図１】本発明による液晶表示装置の第１実施例の要部
構成を説明するブロック図である。
構成を説明するブロック図である。
【図２】図１におけるクロック監視回路の構成例を説明
するブロック図である。
するブロック図である。
【図３】図２の動作を説明するタイミング図である。
【図４】図２の動作を説明するタイミング図である。
【図５】図２の動作をさらに詳細に説明するための波形
図である。
図である。
【図６】図１のクロック監視回路を構成するクロック比
較回路ＣＣＭの１構成例を説明するブロック図である。
較回路ＣＣＭの１構成例を説明するブロック図である。
【図７】本発明による液晶表示装置の第２実施例の要部
構成を説明するブロック図である。
構成を説明するブロック図である。
【図８】本発明による液晶表示装置を構成する液晶表示
パネルの画素部の一例を説明する等価回路である。
パネルの画素部の一例を説明する等価回路である。
【図９】本発明による液晶表示装置を構成する液晶表示
パネルの画素部の他の例を説明する等価回路である。
パネルの画素部の他の例を説明する等価回路である。
【図１０】ドレインドライバからドレイン信号線に出力
される液晶駆動電圧とコモン電極に印加される液晶駆動
電圧との関係を詳しく説明図するタイミング図である。
される液晶駆動電圧とコモン電極に印加される液晶駆動
電圧との関係を詳しく説明図するタイミング図である。
【図１１】インタフェース回路基板の取付け位置を説明
する液晶表示パネルの平面図である。
する液晶表示パネルの平面図である。
【図１２】アクティブマトリクス型の液晶表示装置の構
成例を説明するブロック図である。
成例を説明するブロック図である。
【図１３】図１２における表示制御に関する横方向すな
わち水平方向タイミングの説明図である。
わち水平方向タイミングの説明図である。
【図１４】図１２における表示制御に関する縦方向すな
わち垂直方向タイミングの説明図である。
わち垂直方向タイミングの説明図である。
【図１５】ＬＶＤＳ転送方式の概念の説明図である。
【図１６】ＬＶＤＳ転送方式の基本構成の説明図であ
る。
る。
【図１７】ＬＶＤＳ転送方式を採用した液晶表示装置の
構成例を説明するブロック図である。
構成例を説明するブロック図である。
【図１８】ダブルエッジ仕様における表示制御装置の入
力と出力のタイミング図である。
力と出力のタイミング図である。
【図１９】ダブルエッジ画像データ取込み方式の要部構
成を説明するブロック図である。
成を説明するブロック図である。
【図２０】図１９の動作説明のための波形図である。
【図２１】ダブルエッジ画像データ取込み方式とした液
晶表示装置の構成例を説明するブロック図である。
晶表示装置の構成例を説明するブロック図である。
ＤＣＬＫ 外部信号源から入力する基準クロック（画素
クロック） Ｐ／Ｓ パラレル−シリアル変換回路 ＣＬＳ クロックシンセサイザ ＣＣＭ クロック比較回路 ＦＣＧ 内部クロック発生回路 ＣＳＷ クロック切替回路。
クロック） Ｐ／Ｓ パラレル−シリアル変換回路 ＣＬＳ クロックシンセサイザ ＣＣＭ クロック比較回路 ＦＣＧ 内部クロック発生回路 ＣＳＷ クロック切替回路。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 2H093 NB00 ND01 ND34 5C006 AA16 AA22 AC11 AF44 AF72 BB16 BC16 FA16 5C080 AA10 BB05 CC03 DD09 EE25 FF11 JJ02 JJ04
Claims (8)
- 【請求項１】アクティブ素子でマトリクス状に形成され
た複数の画素を有する液晶表示パネルと、前記マトリク
スの横方向の複数の画素に外部信号源から入力する画像
データと画素クロック信号を含む制御信号に基づく表示
信号を印加する複数個のドレインドライバと、前記マト
リクスの縦方向の複数の画素に走査信号を印可する複数
個のゲートドライバと、前記画素クロック信号に基づい
て前記画像データを並直列変換して前記ドレインドライ
バに前記表示信号として供給する並直列変換手段をもつ
表示制御装置を具備した液晶表示装置の駆動方法であっ
て、 前記表示制御装置に、前記外部信号源から入力する画素
クロック信号のタイミングの異常の有無を検出するクロ
ック監視手段を有し、 前記クロック監視手段がタイミング異常を検出した場合
は前記表示制御装置から前記ドレインドライバへの前記
画像データの供給を停止することを特徴とする液晶表示
装置の駆動方法。 - 【請求項２】アクティブ素子でマトリクス状に形成され
た複数の画素を有する液晶表示パネルと、前記マトリク
スの横方向の複数の画素に外部信号源から入力する画像
データと画素クロック信号を含む制御信号に基づく駆動
電圧を印加する複数個のドレインドライバと、前記マト
リクスの縦方向の複数の画素に走査電圧を印可する複数
個のゲートドライバと、前記画素クロック信号に基づい
て前記画像データを並直列変換して前記ドレインドライ
バに供給する並直列変換手段をもつ表示制御装置を具備
した液晶表示装置の駆動方法であって、 前記表示制御装置に、前記外部信号源から入力する画素
クロック信号のタイミングの異常の有無を検出するクロ
ック監視手段と、前記画素クロック信号と等価の擬似ク
ロック信号を生成する内部画素クロック信号発生手段と
を有し、 前記クロック監視手段がタイミング異常を検出した場合
は前記内部画素クロック信号発生手段で生成した前記擬
似クロック信号を前記表示制御装置に供給することを特
徴とする液晶表示装置の駆動方法。 - 【請求項３】アクティブ素子でマトリクス状に形成され
た複数の画素を有する液晶表示パネルと、前記マトリク
スの横方向の複数の画素に外部信号源から入力する画像
データと画素クロック信号を含む制御信号に基づく駆動
電圧を印加する複数個のドレインドライバと、前記マト
リクスの縦方向の複数の画素に走査電圧を印可する複数
個のゲートドライバと、前記画素クロック信号に基づい
て前記画像データを並直列変換して前記ドレインドライ
バに供給する並直列変換手段をもつ表示制御装置を具備
した液晶表示装置であって、 前記表示制御装置は、前記外部信号源から入力する画素
クロック信号の周波数をａ逓倍した参照クロック信号を
生成するクロック信号シンセサイザと、前記入力した画
素クロック信号と前記クロック信号シンセサイザの参照
クロック信号出力を比較して前記画素クロック信号のタ
イミングの異常の有無により有効または無効を判定し、
判定結果が無効である場合には前記並直列変換回路への
前記画素クロックの供給を停止するクロック無効信号を
出力するクロック信号比較回路とを有することを特徴と
する液晶表示装置。 - 【請求項４】アクティブ素子でマトリクス状に形成され
た複数の画素を有する液晶表示パネルと、前記マトリク
スの横方向の複数の画素に外部信号源から入力する画像
データと画素クロック信号を含む制御信号に基づく駆動
電圧を印加する複数個のドレインドライバと、前記マト
リクスの縦方向の複数の画素に走査電圧を印可する複数
個のゲートドライバと、前記画素クロック信号に基づい
て前記画像データを並直列変換して前記ドレインドライ
バに供給する並直列変換手段をもつ表示制御装置を具備
した液晶表示装置であって、 前記表示制御装置は、前記外部信号源から入力する画素
クロック信号の周波数をａ逓倍した参照クロック信号を
生成するクロック信号シンセサイザと、前記入力した画
素クロック信号と前記クロック信号シンセサイザの参照
クロック信号出力を比較して前記画素クロック信号のタ
イミングの異常の有無により有効または無効を判定する
クロック信号比較回路と、前記画像クロック信号と等価
な擬似クロック信号を生成する内部クロック信号発生回
路と、前記クロック信号比較回路の判定結果が無効であ
る場合には前記クロック信号切替回路により前記並直列
変換回路への前記画素クロックの供給を停止すると共に
前記内部クロック信号発生回路の出力である前記擬似ク
ロック信号を前記並直列変換回路に供給するクロック信
号切替回路とを有することを特徴とする液晶表示装置。 - 【請求項５】前記クロック信号シンセサイザの逓倍数ａ
がｎまたは１／ｎで、ｎは整数、かつｎ≧２であること
を特徴とする請求項３または４に記載の液晶表示装置。 - 【請求項６】前記画像データの数をＮ個、前記液晶表示
パネルのドレインドライバに入力する表示データの数を
Ｍ個とし、Ｎ／Ｍが１／ａ（ａは整数）の関係において
前記Ｎ個の表示データを前記クロック逓倍回路で周波数
をａ逓倍したクロックａ×ＣＬによりＭ個（Ｍ≦Ｎ）に
変換した後、Ｍ個の表示データを前記クロックＣＬの立
ち上がりと立ち下がりのダブルエッジで前記ドレインド
ライバに取り込むことを特徴とする請求項３乃至５の何
れかに記載の液晶表示装置。 - 【請求項７】前記外部信号源からの画像データの数Ｎが
２、前記液晶表示パネルに入力する表示データの数Ｍが
１であり、前記クロック信号シンセサイザがＰＬＬで、
その逓倍数ａが２であることを特徴とする請求項３乃至
６の何れかに記載の液晶表示装置。 - 【請求項８】前記外部信号源から入力する画素クロック
信号の周波数が３２．５ＭＨｚであり、前記ドレインド
ライバがダブルエッジ対応のドレインドライバであるこ
とを特徴とする請求項３乃至７の何れかに記載の液晶表
示装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001098447A JP4663896B2 (ja) | 2001-03-30 | 2001-03-30 | 液晶表示装置 |
| US10/105,307 US7064738B2 (en) | 2001-03-30 | 2002-03-26 | Liquid crystal display device and driving method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001098447A JP4663896B2 (ja) | 2001-03-30 | 2001-03-30 | 液晶表示装置 |
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| Publication Number | Publication Date |
|---|---|
| JP2002297108A true JP2002297108A (ja) | 2002-10-11 |
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ID=18952096
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001098447A Expired - Fee Related JP4663896B2 (ja) | 2001-03-30 | 2001-03-30 | 液晶表示装置 |
Country Status (2)
| Country | Link |
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| JP (1) | JP4663896B2 (ja) |
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