JP2002288981A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JP2002288981A JP2002288981A JP2001090271A JP2001090271A JP2002288981A JP 2002288981 A JP2002288981 A JP 2002288981A JP 2001090271 A JP2001090271 A JP 2001090271A JP 2001090271 A JP2001090271 A JP 2001090271A JP 2002288981 A JP2002288981 A JP 2002288981A
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- bit
- circuit
- memory array
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4097—Bit-line organisation, e.g. bit-line layout, folded bit lines
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/18—Bit line organisation; Bit line lay-out
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C2211/401—Indexing scheme relating to cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C2211/4013—Memory devices with multiple cells per bit, e.g. twin-cells
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Dram (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 低消費電力でかつ低電源電圧下で安定に動作
する半導体記憶装置を提供する。 【解決手段】 ツインセルユニット（ＭＵ）を、行方向
において１行間をおいた２個のＤＲＡＭセル（ＭＣａ，
ＭＣｂ）で構成し、かつ１列おきのビット線によりビッ
ト線対を構成してセンスアンプ回路（３Ｒ０，３Ｒ２，
３Ｌ１，３Ｌ３）に結合する。ワード線（ＷＬ）を、１
つ選択状態へ駆動する。一方のセンスアンプ帯のセンス
アンプ回路のみを活性化する。
する半導体記憶装置を提供する。 【解決手段】 ツインセルユニット（ＭＵ）を、行方向
において１行間をおいた２個のＤＲＡＭセル（ＭＣａ，
ＭＣｂ）で構成し、かつ１列おきのビット線によりビッ
ト線対を構成してセンスアンプ回路（３Ｒ０，３Ｒ２，
３Ｌ１，３Ｌ３）に結合する。ワード線（ＷＬ）を、１
つ選択状態へ駆動する。一方のセンスアンプ帯のセンス
アンプ回路のみを活性化する。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体記憶装置
に関し、特に、低電源電圧下で安定に動作する低消費電
力のダイナミック型ランダム・アクセス・メモリ（ＤＲ
ＡＭ）に関する。
に関し、特に、低電源電圧下で安定に動作する低消費電
力のダイナミック型ランダム・アクセス・メモリ（ＤＲ
ＡＭ）に関する。
【０００２】
【従来の技術】携帯電話および携帯型情報端末などのよ
うな低消費電力が要求される機器における大記憶容量の
記憶装置として、高速動作性の観点から、スタティック
型ランダム・アクセス・メモリ（ＳＲＡＭ）が従来使用
されている。このような携帯機器に対して、インターネ
ットの通信端末の機能を追加するなどの高機能化の要求
が高まってきている。このような高機能化を実現するた
めには、画像および音声データなどの大量のデータを取
扱う必要があり、内蔵されるランダム・アクセス・メモ
リの記憶容量を十分に大きくする必要がある。スタティ
ック・ランダム・アクセス・メモリは、１ビットのメモ
リセルが４個のトランジスタと２個の負荷素子とで構成
され、その占有面積が大きく、記憶容量を増大した場
合、占有面積が大きくなり、また消費電力も増大する。
そこで、１ビットのメモリセルが、１個のトランジスタ
と１個のキャパシタで構成されるダイナミック型ランダ
ム・アクセス・メモリ（ＤＲＡＭ）を、この携帯機器の
内蔵主記憶装置として採用することが検討されている。
ＤＲＡＭは、ＳＲＡＭに比べて、メモリセルの占有面積
が小さく、ビット単価も安価であり、また消費電力も小
さいためである。
うな低消費電力が要求される機器における大記憶容量の
記憶装置として、高速動作性の観点から、スタティック
型ランダム・アクセス・メモリ（ＳＲＡＭ）が従来使用
されている。このような携帯機器に対して、インターネ
ットの通信端末の機能を追加するなどの高機能化の要求
が高まってきている。このような高機能化を実現するた
めには、画像および音声データなどの大量のデータを取
扱う必要があり、内蔵されるランダム・アクセス・メモ
リの記憶容量を十分に大きくする必要がある。スタティ
ック・ランダム・アクセス・メモリは、１ビットのメモ
リセルが４個のトランジスタと２個の負荷素子とで構成
され、その占有面積が大きく、記憶容量を増大した場
合、占有面積が大きくなり、また消費電力も増大する。
そこで、１ビットのメモリセルが、１個のトランジスタ
と１個のキャパシタで構成されるダイナミック型ランダ
ム・アクセス・メモリ（ＤＲＡＭ）を、この携帯機器の
内蔵主記憶装置として採用することが検討されている。
ＤＲＡＭは、ＳＲＡＭに比べて、メモリセルの占有面積
が小さく、ビット単価も安価であり、また消費電力も小
さいためである。
【０００３】上述の理由などにより、低電源電圧で安定
に動作しかつ消費電力の少ないＤＲＡＭが要求されてい
る。このようなＤＲＡＭを実現する手法の１つとして、
本発明者のグループにより、１ビットの情報を記憶する
ために、従来のＤＲＡＭのメモリセルを２つ利用するツ
インセルモードＤＲＡＭが提案されている。
に動作しかつ消費電力の少ないＤＲＡＭが要求されてい
る。このようなＤＲＡＭを実現する手法の１つとして、
本発明者のグループにより、１ビットの情報を記憶する
ために、従来のＤＲＡＭのメモリセルを２つ利用するツ
インセルモードＤＲＡＭが提案されている。
【０００４】図１２は、従来のツインセルモードＤＲＡ
Ｍの概念的構成を示す図である。図１２において、１ビ
ットの情報を記憶するツインセルユニットＭＵは、２つ
のＤＲＡＭセル１および２で構成される。ＤＲＡＭセル
１は、情報を記憶するためのキャパシタＭＱａと、ワー
ド線ＷＬａ上の信号に応答してキャパシタＭＱａをビッ
ト線ＢＬに結合するＮチャネルＭＯＳトランジスタ（絶
縁ゲート型電界効果トランジスタ）ＭＴａを含む。ＤＲ
ＡＭセル２は、情報を記憶するキャパシタＭＱｂと、ワ
ード線ＷＬｂ上の信号に応答してキャパシタＭＱｂをビ
ット線／ＢＬに結合するＮチャネルＭＯＳトランジスタ
ＭＴｂを含む。キャパシタＭＱａおよびＭＱｂのセルプ
レートノードには、共通にセルプレート電圧Ｖｃｐが与
えられる。ストレージノードＳＮおよび／ＳＮに記憶情
報に応じた電荷が蓄積される。
Ｍの概念的構成を示す図である。図１２において、１ビ
ットの情報を記憶するツインセルユニットＭＵは、２つ
のＤＲＡＭセル１および２で構成される。ＤＲＡＭセル
１は、情報を記憶するためのキャパシタＭＱａと、ワー
ド線ＷＬａ上の信号に応答してキャパシタＭＱａをビッ
ト線ＢＬに結合するＮチャネルＭＯＳトランジスタ（絶
縁ゲート型電界効果トランジスタ）ＭＴａを含む。ＤＲ
ＡＭセル２は、情報を記憶するキャパシタＭＱｂと、ワ
ード線ＷＬｂ上の信号に応答してキャパシタＭＱｂをビ
ット線／ＢＬに結合するＮチャネルＭＯＳトランジスタ
ＭＴｂを含む。キャパシタＭＱａおよびＭＱｂのセルプ
レートノードには、共通にセルプレート電圧Ｖｃｐが与
えられる。ストレージノードＳＮおよび／ＳＮに記憶情
報に応じた電荷が蓄積される。
【０００５】ビット線ＢＬおよび／ＢＬはセンスアンプ
回路３に結合される。このセンスアンプ回路３は、活性
化時、ビット線ＢＬおよび／ＢＬの電圧を差動増幅す
る。ツインセルモード時においては、２つのワード線Ｗ
ＬａおよびＷＬｂが同時に選択状態へ駆動される。ＤＲ
ＡＭセル１および２のストレージノードＳＮおよび／Ｓ
Ｎには、互いに相補なデータが格納される。Ｈデータを
格納する場合には、ストレージノードＳＮがＨレベルに
設定され、ストレージノード／ＳＮがＬレベルに設定さ
れる。一方、Ｌデータ（“０”）記憶時においては、ス
トレージノードＳＮがＬレベルに設定され、ストレージ
ノード／ＳＮがＨレベルに設定される。これらのストレ
ージノードＳＮおよび／ＳＮのＨレベルは、アレイ電源
電圧Ｖｃｃａレベルである。
回路３に結合される。このセンスアンプ回路３は、活性
化時、ビット線ＢＬおよび／ＢＬの電圧を差動増幅す
る。ツインセルモード時においては、２つのワード線Ｗ
ＬａおよびＷＬｂが同時に選択状態へ駆動される。ＤＲ
ＡＭセル１および２のストレージノードＳＮおよび／Ｓ
Ｎには、互いに相補なデータが格納される。Ｈデータを
格納する場合には、ストレージノードＳＮがＨレベルに
設定され、ストレージノード／ＳＮがＬレベルに設定さ
れる。一方、Ｌデータ（“０”）記憶時においては、ス
トレージノードＳＮがＬレベルに設定され、ストレージ
ノード／ＳＮがＨレベルに設定される。これらのストレ
ージノードＳＮおよび／ＳＮのＨレベルは、アレイ電源
電圧Ｖｃｃａレベルである。
【０００６】ツインセルモードにおいて、ツインセルユ
ニットのＤＲＡＭセル１および２が同時に、それぞれビ
ット線ＢＬ／ＢＬに接続されるため、通常のＤＲＡＭセ
ル１つをビット線ＢＬまたは／ＢＬに結合する構成に比
べて、ビット線ＢＬおよび／ＢＬの電圧差をほぼ２倍に
設定することができる。したがって、アレイ電源電圧Ｖ
ｃｃａを、低くしても、ビット線ＢＬおよび／ＢＬの電
圧差は、従来のＤＲＡＭにおけるビット線間電圧差と同
程度であれば、センスアンプ回路３により正確にデータ
をセンス動作することができ、低電源電圧化を実現する
ことができる。
ニットのＤＲＡＭセル１および２が同時に、それぞれビ
ット線ＢＬ／ＢＬに接続されるため、通常のＤＲＡＭセ
ル１つをビット線ＢＬまたは／ＢＬに結合する構成に比
べて、ビット線ＢＬおよび／ＢＬの電圧差をほぼ２倍に
設定することができる。したがって、アレイ電源電圧Ｖ
ｃｃａを、低くしても、ビット線ＢＬおよび／ＢＬの電
圧差は、従来のＤＲＡＭにおけるビット線間電圧差と同
程度であれば、センスアンプ回路３により正確にデータ
をセンス動作することができ、低電源電圧化を実現する
ことができる。
【０００７】また、相補データをビット線ＢＬおよび／
ＢＬに同時に読出すことにより、以下に説明するよう
に、リフレッシュ間隔を長くすることができる。
ＢＬに同時に読出すことにより、以下に説明するよう
に、リフレッシュ間隔を長くすることができる。
【０００８】図１３は、ツインセルユニットの記憶ノー
ドの電圧の経時変化を概略的に示す図である。この図１
３においては、セルプレート電圧Ｖｃｐがアレイ電源電
圧Ｖｃｃａの１／２の電圧レベルであり、またビット線
ＢＬおよび／ＢＬは、アレイ電源電圧の１／２のＶｃｃ
ａ／２の電圧レベルにプリチャージされる。Ｈデータを
記憶するストレージノードおよびＬデータを記憶するス
トレージノードいずれの電圧レベルも、接合リーク電流
により低下する。従来の１ビットのＤＲＡＭセルを用い
てデータを記憶する場合、Ｈデータを記憶するストレー
ジノードの電圧レベルが、ビット線プリチャージ電圧Ｖ
ｃｃａ／２以下となると、このＨデータをセンスアンプ
回路３により正確にセンスすることができない。したが
って、記憶データがビット線プリチャージ電圧レベル以
下となる時間Ｔｒｅｆの経過前に、ＤＲＡＭセルの記憶
データをリフレッシュする必要がある。
ドの電圧の経時変化を概略的に示す図である。この図１
３においては、セルプレート電圧Ｖｃｐがアレイ電源電
圧Ｖｃｃａの１／２の電圧レベルであり、またビット線
ＢＬおよび／ＢＬは、アレイ電源電圧の１／２のＶｃｃ
ａ／２の電圧レベルにプリチャージされる。Ｈデータを
記憶するストレージノードおよびＬデータを記憶するス
トレージノードいずれの電圧レベルも、接合リーク電流
により低下する。従来の１ビットのＤＲＡＭセルを用い
てデータを記憶する場合、Ｈデータを記憶するストレー
ジノードの電圧レベルが、ビット線プリチャージ電圧Ｖ
ｃｃａ／２以下となると、このＨデータをセンスアンプ
回路３により正確にセンスすることができない。したが
って、記憶データがビット線プリチャージ電圧レベル以
下となる時間Ｔｒｅｆの経過前に、ＤＲＡＭセルの記憶
データをリフレッシュする必要がある。
【０００９】一方、ツインセルユニットを用いる場合、
常にＨデータを記憶するストレージノードおよびＬデー
タを記憶するストレージノードがともに対をなすビット
線に結合される。したがって、Ｈデータを記憶するスト
レージノードの電圧レベルが、Ｌデータを記憶するスト
レージノードの電圧レベルよりも低下しない限り、正確
にセンス動作を行なうことができる。したがって、この
図１３において、時間Ｔａにおけるビット線ＢＬおよび
／ＢＬの電圧差が、従来のＤＲＡＭセルの読出電圧ΔＶ
以上の電圧差に相当すれば、この時間Ｔａにおいても、
リフレッシュ動作を行なうことができ、リフレッシュ間
隔を充分に長くすることができ、ほぼリフレッシュフリ
ーに近いＤＲＡＭを実現することができる。したがっ
て、スリープモードなどのスタンバイ状態時において、
このＤＲＡＭのリフレッシュを行なう回数を大幅に低減
することができ、超低スタンバイ電流を実現でき、低消
費電力化が可能となる。
常にＨデータを記憶するストレージノードおよびＬデー
タを記憶するストレージノードがともに対をなすビット
線に結合される。したがって、Ｈデータを記憶するスト
レージノードの電圧レベルが、Ｌデータを記憶するスト
レージノードの電圧レベルよりも低下しない限り、正確
にセンス動作を行なうことができる。したがって、この
図１３において、時間Ｔａにおけるビット線ＢＬおよび
／ＢＬの電圧差が、従来のＤＲＡＭセルの読出電圧ΔＶ
以上の電圧差に相当すれば、この時間Ｔａにおいても、
リフレッシュ動作を行なうことができ、リフレッシュ間
隔を充分に長くすることができ、ほぼリフレッシュフリ
ーに近いＤＲＡＭを実現することができる。したがっ
て、スリープモードなどのスタンバイ状態時において、
このＤＲＡＭのリフレッシュを行なう回数を大幅に低減
することができ、超低スタンバイ電流を実現でき、低消
費電力化が可能となる。
【００１０】また、アレイ電源電圧Ｖｃｃａが、たとえ
ば１．２Ｖであり、このＨデータの電圧レベルが低い場
合でも、ビット線ＢＬおよび／ＢＬの電圧差が、従来の
ＤＲＡＭセルの読出電圧ΔＶ以上あれば、正常にセンス
動作を行なうことができる。このツインセルユニットの
場合、ビット線ＢＬおよび／ＢＬに、それぞれ、読出電
圧ΔＶが伝達されるため、ビット線ＢＬおよび／ＢＬの
電圧差は、２・ΔＶとなり、ほぼ従来のＤＲＡＭセルを
利用する場合の読出電圧ΔＶの２倍に増加する。したが
って、ビット線の容量Ｃｂとメモリセルキャパシタの容
量Ｃｓの比Ｃｂ／Ｃｓが従来と同じ容量比であれば、ア
レイ電源電圧Ｖｃｃａを、従来の１／２倍の電圧レベル
に設定しても、従来と同様の読出電圧が得られ、センス
電源電圧を低電圧化することができる。逆に、アレイ電
源電圧Ｖｃｃａが、従来と同様の電圧レベルであれば、
容量比Ｃｂ／Ｃｓ（通常５程度）を、約２倍に設定して
も、すなわち、メモリセルキャパシタＭＱ（ＭＱａ，Ｍ
Ｑｂ）の容量Ｃｓの値を従来の容量値の１／２倍に設定
しても、従来と同様の読出電圧を得ることができ、ＤＲ
ＡＭセルのサイズを小さくすることができる。
ば１．２Ｖであり、このＨデータの電圧レベルが低い場
合でも、ビット線ＢＬおよび／ＢＬの電圧差が、従来の
ＤＲＡＭセルの読出電圧ΔＶ以上あれば、正常にセンス
動作を行なうことができる。このツインセルユニットの
場合、ビット線ＢＬおよび／ＢＬに、それぞれ、読出電
圧ΔＶが伝達されるため、ビット線ＢＬおよび／ＢＬの
電圧差は、２・ΔＶとなり、ほぼ従来のＤＲＡＭセルを
利用する場合の読出電圧ΔＶの２倍に増加する。したが
って、ビット線の容量Ｃｂとメモリセルキャパシタの容
量Ｃｓの比Ｃｂ／Ｃｓが従来と同じ容量比であれば、ア
レイ電源電圧Ｖｃｃａを、従来の１／２倍の電圧レベル
に設定しても、従来と同様の読出電圧が得られ、センス
電源電圧を低電圧化することができる。逆に、アレイ電
源電圧Ｖｃｃａが、従来と同様の電圧レベルであれば、
容量比Ｃｂ／Ｃｓ（通常５程度）を、約２倍に設定して
も、すなわち、メモリセルキャパシタＭＱ（ＭＱａ，Ｍ
Ｑｂ）の容量Ｃｓの値を従来の容量値の１／２倍に設定
しても、従来と同様の読出電圧を得ることができ、ＤＲ
ＡＭセルのサイズを小さくすることができる。
【００１１】したがって、このツインセルモードＤＲＡ
Ｍは、１トランジスタ／１キャパシタで１ビット情報を
記憶する従来のＤＲＡＭと比較すると、１ビットの情報
を記憶するための面積が増大するものの、前述のよう
に、消費電力を低減でき、また電源電圧も低くすること
ができる。したがって、このツインセルモードＤＲＡＭ
は、前述の携帯電話および携帯型情報端末などの携帯機
器に対するランダム・アクセス・メモリとして、非常に
有望である。このツインセルモードＤＲＡＭは、単体メ
モリチップとして用いられてもよく、また、システムＬ
ＳＩへの混載メモリとして用いられてもよい。
Ｍは、１トランジスタ／１キャパシタで１ビット情報を
記憶する従来のＤＲＡＭと比較すると、１ビットの情報
を記憶するための面積が増大するものの、前述のよう
に、消費電力を低減でき、また電源電圧も低くすること
ができる。したがって、このツインセルモードＤＲＡＭ
は、前述の携帯電話および携帯型情報端末などの携帯機
器に対するランダム・アクセス・メモリとして、非常に
有望である。このツインセルモードＤＲＡＭは、単体メ
モリチップとして用いられてもよく、また、システムＬ
ＳＩへの混載メモリとして用いられてもよい。
【００１２】図１４は、従来の本発明者らが提案するツ
インセルモードＤＲＡＭのメモリアレイ部の構成の一例
を示す図である。この図１４に示すメモリアレイ部の構
成は、たとえば、特願２０００−１９６１５６に示され
ている。図１４において、メモリアレイＭＡＬおよびＭ
ＡＲの間に、センスアンプ帯ＳＡＢが配置される。メモ
リアレイＭＡＬには、一例として、ビット線対ＢＰＬａ
−ＢＰＬｄおよびワード線ＷＬａおよびＷＬｂが配設さ
れる。これらのビット線対ＢＰＬａ−ＢＰＬｄとワード
線ＷＬａおよびＷＬｂの交差部に対応してツインセルユ
ニットＭＵが配置される。
インセルモードＤＲＡＭのメモリアレイ部の構成の一例
を示す図である。この図１４に示すメモリアレイ部の構
成は、たとえば、特願２０００−１９６１５６に示され
ている。図１４において、メモリアレイＭＡＬおよびＭ
ＡＲの間に、センスアンプ帯ＳＡＢが配置される。メモ
リアレイＭＡＬには、一例として、ビット線対ＢＰＬａ
−ＢＰＬｄおよびワード線ＷＬａおよびＷＬｂが配設さ
れる。これらのビット線対ＢＰＬａ−ＢＰＬｄとワード
線ＷＬａおよびＷＬｂの交差部に対応してツインセルユ
ニットＭＵが配置される。
【００１３】メモリアレイＭＡＲにおいても、一例とし
て、ビット線対ＢＰＲａ−ＢＰＲｃならびにワード線Ｗ
ＬＲａおよびＷＬＲｂが配設される。ビット線対ＢＰＲ
ａ−ＢＰＲｄとワード線ＷＬＲａおよびＷＬＲｂの交差
部に対応して、ツインセルユニットＭＵが配置される。
これらのメモリアレイＭＡＬおよびＭＡＲにおいては、
ツインセルユニットＭＵが行列状に配列される。図１４
においては、メモリアレイＭＡＬおよびＭＡＲそれぞれ
において１行４列に配列されるツインセルユニットＭＵ
を代表的に示す。
て、ビット線対ＢＰＲａ−ＢＰＲｃならびにワード線Ｗ
ＬＲａおよびＷＬＲｂが配設される。ビット線対ＢＰＲ
ａ−ＢＰＲｄとワード線ＷＬＲａおよびＷＬＲｂの交差
部に対応して、ツインセルユニットＭＵが配置される。
これらのメモリアレイＭＡＬおよびＭＡＲにおいては、
ツインセルユニットＭＵが行列状に配列される。図１４
においては、メモリアレイＭＡＬおよびＭＡＲそれぞれ
において１行４列に配列されるツインセルユニットＭＵ
を代表的に示す。
【００１４】センスアンプ帯ＳＡＢにおいては、ビット
線対ＢＰＬａおよびＢＰＬｄｃそれぞれに対応して、ビ
ット線プリチャージ／イコライズ回路６Ｌａおよび６Ｌ
ｃが配設され、またビット線対ＢＰＲｂおよびＢＰＲｄ
に対応してビット線プリチャージ／イコライズ回路６Ｒ
ｂおよび６Ｒｄが配設される。ビット線対ＢＰＬｂおよ
びＢＰＬｄには、図示しないメモリアレイＭＡＬの他方
端部においてビット線プリチャージ／イコライズ回路が
配置され、また、ビット線対ＢＰＲａおよびＢＰＲｃに
対しても、図示しないメモリアレイＭＡＲの他方端部に
おいてビット線プリチャージ／イコライズ回路が配置さ
れる。
線対ＢＰＬａおよびＢＰＬｄｃそれぞれに対応して、ビ
ット線プリチャージ／イコライズ回路６Ｌａおよび６Ｌ
ｃが配設され、またビット線対ＢＰＲｂおよびＢＰＲｄ
に対応してビット線プリチャージ／イコライズ回路６Ｒ
ｂおよび６Ｒｄが配設される。ビット線対ＢＰＬｂおよ
びＢＰＬｄには、図示しないメモリアレイＭＡＬの他方
端部においてビット線プリチャージ／イコライズ回路が
配置され、また、ビット線対ＢＰＲａおよびＢＰＲｃに
対しても、図示しないメモリアレイＭＡＲの他方端部に
おいてビット線プリチャージ／イコライズ回路が配置さ
れる。
【００１５】ビット線プリチャージ／イコライズ回路６
Ｌａおよび６Ｌｃは、ビット線イコライズ指示信号ＢＬ
ＥＱＬに応答して活性化され、またビット線プリチャー
ジ／イコライズ回路６Ｒｂおよび６Ｒｄは、ビット線イ
コライズ指示信号ＢＬＥＱＲに応答して活性化される。
これらのビット線プリチャージ／イコライズ回路６Ｌ
ａ、６Ｌｃ、６Ｒｂ、および６Ｒｄは、それぞれ活性化
時、対応のビット線対の各ビット線によりアレイ電源電
圧Ｖｃｃａを伝達する。したがって、スタンバイ状態時
においては、ビット線は、それぞれアレイ電源電圧Ｖｃ
ｃａレベルにプリチャージされる。
Ｌａおよび６Ｌｃは、ビット線イコライズ指示信号ＢＬ
ＥＱＬに応答して活性化され、またビット線プリチャー
ジ／イコライズ回路６Ｒｂおよび６Ｒｄは、ビット線イ
コライズ指示信号ＢＬＥＱＲに応答して活性化される。
これらのビット線プリチャージ／イコライズ回路６Ｌ
ａ、６Ｌｃ、６Ｒｂ、および６Ｒｄは、それぞれ活性化
時、対応のビット線対の各ビット線によりアレイ電源電
圧Ｖｃｃａを伝達する。したがって、スタンバイ状態時
においては、ビット線は、それぞれアレイ電源電圧Ｖｃ
ｃａレベルにプリチャージされる。
【００１６】ビット線プリチャージ／イコライズ回路６
Ｌａおよび６Ｌｃは、それぞれ、ビット線分離ゲート７
Ｌａおよび７Ｌｂを介してセンスアンプ回路６ａおよび
６ｂに結合される。ビット線プリチャージ／イコライズ
回路６Ｒｂおよび６Ｒｄは、それぞれ、ビット線分離ゲ
ート７Ｒａおよび７Ｒｂを介してセンスアンプ回路３ａ
および３ｂに結合される。ビット線分離ゲート７Ｌａお
よび７Ｌｂは、ビット線分離指示信号ＢＬＩＬに応答し
て導通し、また、ビット線分離ゲート７Ｒａおよび７Ｒ
ｂは、ビット線分離指示信号ＢＬＩＲに応答して導通す
る。
Ｌａおよび６Ｌｃは、それぞれ、ビット線分離ゲート７
Ｌａおよび７Ｌｂを介してセンスアンプ回路６ａおよび
６ｂに結合される。ビット線プリチャージ／イコライズ
回路６Ｒｂおよび６Ｒｄは、それぞれ、ビット線分離ゲ
ート７Ｒａおよび７Ｒｂを介してセンスアンプ回路３ａ
および３ｂに結合される。ビット線分離ゲート７Ｌａお
よび７Ｌｂは、ビット線分離指示信号ＢＬＩＬに応答し
て導通し、また、ビット線分離ゲート７Ｒａおよび７Ｒ
ｂは、ビット線分離指示信号ＢＬＩＲに応答して導通す
る。
【００１７】センスアンプ回路３ａおよび３ｂの各々
は、交差結合されるＰチャネルＭＯＳトランジスタ対
と、交差結合されるＮチャネルＭＯＳトランジスタ対
と、センスアンプ活性化用のＮチャネルＭＯＳトランジ
スタとを含む。交差結合されるＰチャネルＭＯＳトラン
ジスタ対の共通ソースノードは、アレイ電源電圧Ｖｃｃ
ａを伝達するアレイ電源ノードに結合される。交差結合
されるＮチャネルＭＯＳトランジスタ対の共通ソースノ
ードは、センスアンプ活性化信号ＳＡＥに応答して導通
するセンス活性化トランジスタを介してセンス接地ノー
ドに結合される。
は、交差結合されるＰチャネルＭＯＳトランジスタ対
と、交差結合されるＮチャネルＭＯＳトランジスタ対
と、センスアンプ活性化用のＮチャネルＭＯＳトランジ
スタとを含む。交差結合されるＰチャネルＭＯＳトラン
ジスタ対の共通ソースノードは、アレイ電源電圧Ｖｃｃ
ａを伝達するアレイ電源ノードに結合される。交差結合
されるＮチャネルＭＯＳトランジスタ対の共通ソースノ
ードは、センスアンプ活性化信号ＳＡＥに応答して導通
するセンス活性化トランジスタを介してセンス接地ノー
ドに結合される。
【００１８】このセンスアンプ帯ＳＡＢにおいてさら
に、コラム選択信号ＣＳＬ０に応答して導通し、センス
アンプ回路３ａをローカルデータ線ＬＩＯおよび／ＬＩ
Ｏに結合するコラム選択ゲート８ａと、コラム選択信号
ＣＳＬ１に応答して導通し、センスアンプ回路３ｂをロ
ーカルデータ線ＬＩＯおよび／ＬＩＯに結合するコラム
選択ゲートＣＳＬｉが配置される。ローカルデータ線Ｌ
ＩＯおよび／ＬＩＯは、グローバルデータ線ＧＩＯおよ
び／ＧＩＯに結合される。コラム選択信号ＣＳＬを生成
するコラムデコーダは、このセンスアンプ帯ＳＡＢに対
応して配置され、選択メモリアレイに対応して配置され
るコラムデコーダが活性化されてデコード動作を行な
う。したがって、ローカルデータ線ＬＩＯおよび／ＬＩ
Ｏは、グローバルデータ線ＧＩＯおよび／ＧＩＯに配線
により直接接続される。
に、コラム選択信号ＣＳＬ０に応答して導通し、センス
アンプ回路３ａをローカルデータ線ＬＩＯおよび／ＬＩ
Ｏに結合するコラム選択ゲート８ａと、コラム選択信号
ＣＳＬ１に応答して導通し、センスアンプ回路３ｂをロ
ーカルデータ線ＬＩＯおよび／ＬＩＯに結合するコラム
選択ゲートＣＳＬｉが配置される。ローカルデータ線Ｌ
ＩＯおよび／ＬＩＯは、グローバルデータ線ＧＩＯおよ
び／ＧＩＯに結合される。コラム選択信号ＣＳＬを生成
するコラムデコーダは、このセンスアンプ帯ＳＡＢに対
応して配置され、選択メモリアレイに対応して配置され
るコラムデコーダが活性化されてデコード動作を行な
う。したがって、ローカルデータ線ＬＩＯおよび／ＬＩ
Ｏは、グローバルデータ線ＧＩＯおよび／ＧＩＯに配線
により直接接続される。
【００１９】この図１４に示すセンスアンプ回路の配置
においては、センスアンプ帯ＳＡＢにおいて、センスア
ンプ回路３（３ａ，３ｂ）が、メモリアレイＭＡＬおよ
びＭＡＲに共有され、かつ１列おきのビット線対に対応
してセンスアンプ回路３が配置される。１つのメモリア
レイの両側のセンスアンプ帯において、センスアンプ回
路が交互に配置される。
においては、センスアンプ帯ＳＡＢにおいて、センスア
ンプ回路３（３ａ，３ｂ）が、メモリアレイＭＡＬおよ
びＭＡＲに共有され、かつ１列おきのビット線対に対応
してセンスアンプ回路３が配置される。１つのメモリア
レイの両側のセンスアンプ帯において、センスアンプ回
路が交互に配置される。
【００２０】次に、図１５および図１６を参照して、こ
のツインセルモードＤＲＡＭのデータ読出動作について
説明する。まず、図１５を参照して、Ｈデータ読出時の
動作について簡単に説明する。
のツインセルモードＤＲＡＭのデータ読出動作について
説明する。まず、図１５を参照して、Ｈデータ読出時の
動作について簡単に説明する。
【００２１】図１５において、スタンバイ状態時におい
ては、ビット線イコライズ指示信号ＢＬＥＱＬおよびＢ
ＬＥＱＲは、ともに昇圧電圧Ｖｐｐレベルに維持されて
おり、ビット線プリチャージ／イコライズ回路６Ｌａ、
６Ｌｃ、６Ｒｂおよび６Ｒｄにより、ビット線対ＢＰＬ
ａ、ＢＰＬｃ、ＢＰＲｂおよびＢＰＲｄは、アレイ電源
電圧Ｖｃｃａレベルにプリチャージされている。また、
ビット線分離指示信号ＢＬＩＬおよびＢＬＩＲも、昇圧
電圧Ｖｐｐレベルであり、各ビット線対が、センスアン
プ回路３ａおよび３ｂにそれぞれ結合される。メモリア
レイＭＡＬのメモリセルに対する選択動作が行なわれる
場合には、ビット線分離指示信号ＢＬＩＲが接地電圧レ
ベルに駆動され、メモリアレイＭＡＲがセンスアンプ帯
ＳＡＢから分離される。このとき、ビット線プリチャー
ジ／イコライズ回路６Ｒｂおよび６Ｒｄは活性状態を維
持する。したがって、メモリアレイＭＡＲにおいて、ビ
ット線対ＢＰＲａ−ＢＰＲｄは、すべて、アレイ電源電
圧Ｖｃｃａレベルに保持される。
ては、ビット線イコライズ指示信号ＢＬＥＱＬおよびＢ
ＬＥＱＲは、ともに昇圧電圧Ｖｐｐレベルに維持されて
おり、ビット線プリチャージ／イコライズ回路６Ｌａ、
６Ｌｃ、６Ｒｂおよび６Ｒｄにより、ビット線対ＢＰＬ
ａ、ＢＰＬｃ、ＢＰＲｂおよびＢＰＲｄは、アレイ電源
電圧Ｖｃｃａレベルにプリチャージされている。また、
ビット線分離指示信号ＢＬＩＬおよびＢＬＩＲも、昇圧
電圧Ｖｐｐレベルであり、各ビット線対が、センスアン
プ回路３ａおよび３ｂにそれぞれ結合される。メモリア
レイＭＡＬのメモリセルに対する選択動作が行なわれる
場合には、ビット線分離指示信号ＢＬＩＲが接地電圧レ
ベルに駆動され、メモリアレイＭＡＲがセンスアンプ帯
ＳＡＢから分離される。このとき、ビット線プリチャー
ジ／イコライズ回路６Ｒｂおよび６Ｒｄは活性状態を維
持する。したがって、メモリアレイＭＡＲにおいて、ビ
ット線対ＢＰＲａ−ＢＰＲｄは、すべて、アレイ電源電
圧Ｖｃｃａレベルに保持される。
【００２２】一方、ビット線分離指示信号ＢＬＩＬは昇
圧電圧Ｖｐｐレベルに保持され、また、ビット線イコラ
イズ指示信号ＢＬＥＱＬが接地電圧レベルに駆動され、
ビット線プリチャージ／イコライズ回路６Ｌａおよび６
Ｌｃによるビット線対ＢＰＬａおよびＢＰＬｃに対すプ
リチャージ／イコライズ動作が完了する。この状態にお
いて、メモリアレイＭＡＬおよびセンスアンプ帯ＳＡＢ
内のビット線対が、フローティング状態となる。
圧電圧Ｖｐｐレベルに保持され、また、ビット線イコラ
イズ指示信号ＢＬＥＱＬが接地電圧レベルに駆動され、
ビット線プリチャージ／イコライズ回路６Ｌａおよび６
Ｌｃによるビット線対ＢＰＬａおよびＢＰＬｃに対すプ
リチャージ／イコライズ動作が完了する。この状態にお
いて、メモリアレイＭＡＬおよびセンスアンプ帯ＳＡＢ
内のビット線対が、フローティング状態となる。
【００２３】次いで、行選択動作が行なわれ、メモリア
レイＭＡＬのワード線ＷＬａおよびＷＬｂの電圧が、昇
圧電圧Ｖｐｐレベルにまで上昇する。Ｈデータ読出時に
おいては、ツインセルユニットＭＵ内においてストレー
ジノードＳＮの電圧レベルがＨレベルであり、ストレー
ジノード／ＳＮの電圧レベルがＬレベルである。したが
って、ビット線対ＢＰＬａ−ＢＰＬｃにおいてビット線
ＢＬが、アレイ電源電圧Ｖｃｃａレベルを維持し、一
方、ビット線／ＢＬの電圧レベルが低下する。このビッ
ト線ＢＬおよび／ＢＬに現われる電圧差２・ΔＶは、次
式で表わされる。
レイＭＡＬのワード線ＷＬａおよびＷＬｂの電圧が、昇
圧電圧Ｖｐｐレベルにまで上昇する。Ｈデータ読出時に
おいては、ツインセルユニットＭＵ内においてストレー
ジノードＳＮの電圧レベルがＨレベルであり、ストレー
ジノード／ＳＮの電圧レベルがＬレベルである。したが
って、ビット線対ＢＰＬａ−ＢＰＬｃにおいてビット線
ＢＬが、アレイ電源電圧Ｖｃｃａレベルを維持し、一
方、ビット線／ＢＬの電圧レベルが低下する。このビッ
ト線ＢＬおよび／ＢＬに現われる電圧差２・ΔＶは、次
式で表わされる。
【００２４】 ２・ΔＶ ＝ Ｖｃｃａ（１＋Ｃｂ／Ｃｓ） このビット線へのメモリセルデータの読出が行なわれ、
ビット線対の電圧差が十分拡大されると、センスアンプ
活性化信号ＳＡＥがＨレベルに駆動され、センスアンプ
回路３ａ、３ｂが活性化される。センスアンプ回路３
ａ、３ｂのセンス動作により、ビット線ＢＬはアレイ電
源電圧Ｖｃｃａレベルに保持され、一方、ビット線ＢＬ
／ＢＬが、接地電圧レベルに放電される。この動作は、
Ｈデータを記憶するツインセルユニットに接続されるビ
ット線対に対して実行される。
ビット線対の電圧差が十分拡大されると、センスアンプ
活性化信号ＳＡＥがＨレベルに駆動され、センスアンプ
回路３ａ、３ｂが活性化される。センスアンプ回路３
ａ、３ｂのセンス動作により、ビット線ＢＬはアレイ電
源電圧Ｖｃｃａレベルに保持され、一方、ビット線ＢＬ
／ＢＬが、接地電圧レベルに放電される。この動作は、
Ｈデータを記憶するツインセルユニットに接続されるビ
ット線対に対して実行される。
【００２５】次に、図１６を参照して、Ｌデータセンス
時の動作について説明する。Ｌデータ記憶時において
は、ツインセルユニットＭＵにおいてストレージノード
ＳＮがＬレベル、ストレージノード／ＳＮがＨレベルで
ある。ビット線プリチャージ／イコライズ動作およびワ
ード線選択動作は、先の図１５に示すＨデータ読出時と
同様である。メモリアレイＭＡＬのワード線ＷＬＬａお
よびＷＬＬｂが選択状態へ駆動されると、ストレージノ
ード／ＳＬに結合されるビット線／ＢＬは、アレイ電源
電圧Ｖｃｃａレベルを維持し、一方、ストレージノード
ＳＮに結合されるビット線ＢＬの電圧レベルが低下す
る。この場合においても、ビット線ＢＬおよび／ＢＬの
電圧差２・ΔＶは、Ｈデータ読出時と同じ大きさであ
る。このＬデータ読出時においては、したがって、ビッ
ト線／ＢＬがアレイ電源電圧Ｖｃｃａレベルに保持さ
れ、一方、ビット線ＢＬが接地電圧レベルに放電され
る。
時の動作について説明する。Ｌデータ記憶時において
は、ツインセルユニットＭＵにおいてストレージノード
ＳＮがＬレベル、ストレージノード／ＳＮがＨレベルで
ある。ビット線プリチャージ／イコライズ動作およびワ
ード線選択動作は、先の図１５に示すＨデータ読出時と
同様である。メモリアレイＭＡＬのワード線ＷＬＬａお
よびＷＬＬｂが選択状態へ駆動されると、ストレージノ
ード／ＳＬに結合されるビット線／ＢＬは、アレイ電源
電圧Ｖｃｃａレベルを維持し、一方、ストレージノード
ＳＮに結合されるビット線ＢＬの電圧レベルが低下す
る。この場合においても、ビット線ＢＬおよび／ＢＬの
電圧差２・ΔＶは、Ｈデータ読出時と同じ大きさであ
る。このＬデータ読出時においては、したがって、ビッ
ト線／ＢＬがアレイ電源電圧Ｖｃｃａレベルに保持さ
れ、一方、ビット線ＢＬが接地電圧レベルに放電され
る。
【００２６】図１７は、メモリアレイのレイアウトを概
略的に示す図である。図１７においては、逆Ｔ字形の素
子活性領域ＡＴＲが行および列方向に配列される。この
素子活性領域ＡＴＲは、２ビットのメモリセルを配置す
る１つのレイアウト単位を構成する。素子活性領域ＡＴ
Ｒは、隣接列において２行ずれて配置される。素子活性
領域ＡＴＲの列それぞれに対応してビット線ＢＬおよび
／ＢＬが配設される。図１７において、ビット線ＢＬ
０，／ＢＬ０−ＢＬ３，／ＢＬ３を代表的に示す。これ
らのビット線ＢＬ０−ＢＬ３および／ＢＬ０−／ＢＬ３
は、それぞれ、対応の列の素子活性領域ＡＴＲに、ビッ
ト線コンタクトＢＣＴを介して結合される。
略的に示す図である。図１７においては、逆Ｔ字形の素
子活性領域ＡＴＲが行および列方向に配列される。この
素子活性領域ＡＴＲは、２ビットのメモリセルを配置す
る１つのレイアウト単位を構成する。素子活性領域ＡＴ
Ｒは、隣接列において２行ずれて配置される。素子活性
領域ＡＴＲの列それぞれに対応してビット線ＢＬおよび
／ＢＬが配設される。図１７において、ビット線ＢＬ
０，／ＢＬ０−ＢＬ３，／ＢＬ３を代表的に示す。これ
らのビット線ＢＬ０−ＢＬ３および／ＢＬ０−／ＢＬ３
は、それぞれ、対応の列の素子活性領域ＡＴＲに、ビッ
ト線コンタクトＢＣＴを介して結合される。
【００２７】素子活性領域ＡＴＲ上に、メモリセルキャ
パシタＣＡＰが、ビット線コンタクトＢＣＴに関して対
向するように配置される。メモリセルキャパシタＣＡＰ
は、行および列方向に整列して配置される。メモリセル
キャパシタＣＡＰは、素子活性領域ＡＴＲに、キャパシ
タコンタクトＣＣＴを介して結合される。このキャパシ
タコンタクトＣＣＴは、メモリセルキャパシタＣＡＰと
同様、行および列方向に整列して配置される。キャパシ
タコンタクトＣＡＰは、列方向において２行おきに形成
され、行方向においては各列に形成される。ビット線コ
ンタクトＢＣＴが整列する行とキャパシタコンタクトＣ
ＣＴが整列する行が交互に配設される。
パシタＣＡＰが、ビット線コンタクトＢＣＴに関して対
向するように配置される。メモリセルキャパシタＣＡＰ
は、行および列方向に整列して配置される。メモリセル
キャパシタＣＡＰは、素子活性領域ＡＴＲに、キャパシ
タコンタクトＣＣＴを介して結合される。このキャパシ
タコンタクトＣＣＴは、メモリセルキャパシタＣＡＰと
同様、行および列方向に整列して配置される。キャパシ
タコンタクトＣＡＰは、列方向において２行おきに形成
され、行方向においては各列に形成される。ビット線コ
ンタクトＢＣＴが整列する行とキャパシタコンタクトＣ
ＣＴが整列する行が交互に配設される。
【００２８】ツインセルユニットＭＵは、行方向におい
て隣接するＤＲＡＭセル１および２により構成される。
すなわち、行方向において隣接するキャパシタコンタク
トＣＣＴを有する２つのＤＲＡＭセル１および２により
ツインセルユニットＭＵが形成される。
て隣接するＤＲＡＭセル１および２により構成される。
すなわち、行方向において隣接するキャパシタコンタク
トＣＣＴを有する２つのＤＲＡＭセル１および２により
ツインセルユニットＭＵが形成される。
【００２９】キャパシタコンタクトＣＣＴおよびビット
線コンタクトＢＣＴを間に挟むように、かつ素子活性領
域ＡＴＲと交差するように、ワード線ＷＬが配設され
る。図１７において、ワード線ＷＬ０−ＷＬ５を代表的
に示し、両側のワード線ＷＬはダミーワード線のように
示すが、この図１７に示す配置が行および列方向に繰り
返し配列される。
線コンタクトＢＣＴを間に挟むように、かつ素子活性領
域ＡＴＲと交差するように、ワード線ＷＬが配設され
る。図１７において、ワード線ＷＬ０−ＷＬ５を代表的
に示し、両側のワード線ＷＬはダミーワード線のように
示すが、この図１７に示す配置が行および列方向に繰り
返し配列される。
【００３０】ツインセルモードにおいては、キャパシタ
コンタクトＣＡＰを間に挟む２つのワード線の対ＷＬＰ
が同時に活性化される。したがって、ワード線ＷＬ０お
よびＷＬ１が同時に選択され、同様、ワード線ＷＬ２お
よびＷＬ３がワード線対ＷＬＰを構成し、またワード線
ＷＬ４およびＷＬ５が、ワード線対ＷＬＰを構成する。
コンタクトＣＡＰを間に挟む２つのワード線の対ＷＬＰ
が同時に活性化される。したがって、ワード線ＷＬ０お
よびＷＬ１が同時に選択され、同様、ワード線ＷＬ２お
よびＷＬ３がワード線対ＷＬＰを構成し、またワード線
ＷＬ４およびＷＬ５が、ワード線対ＷＬＰを構成する。
【００３１】ビット線ＢＬ０および／ＢＬ０に対しセン
スアンプ回路３Ｒａが配設され、またビット線ＢＬ２お
よび／ＢＬ２に対しセンスアンプ回路３Ｒｂが配設され
る。これらのセンスアンプ回路３Ｒａおよび３Ｒｂが、
１つのセンスアンプ帯に整列して配置される。
スアンプ回路３Ｒａが配設され、またビット線ＢＬ２お
よび／ＢＬ２に対しセンスアンプ回路３Ｒｂが配設され
る。これらのセンスアンプ回路３Ｒａおよび３Ｒｂが、
１つのセンスアンプ帯に整列して配置される。
【００３２】一方、ビット線ＢＬ１および／ＢＬ１にセ
ンスアンプ回路３Ｌａが配列され、ビット線ＢＬ３およ
び／ＢＬ３にセンスアンプ回路３Ｌｂが配設される。こ
れらのセンスアンプ回路３Ｌａおよび３Ｌｂは、別のセ
ンスアンプ帯に整列して配置される。したがって、セン
スアンプ回路３Ｒａ、３Ｒｂ、３Ｌａ、および３Ｌｂ
は、交互にメモリアレイの両側に配置される。
ンスアンプ回路３Ｌａが配列され、ビット線ＢＬ３およ
び／ＢＬ３にセンスアンプ回路３Ｌｂが配設される。こ
れらのセンスアンプ回路３Ｌａおよび３Ｌｂは、別のセ
ンスアンプ帯に整列して配置される。したがって、セン
スアンプ回路３Ｒａ、３Ｒｂ、３Ｌａ、および３Ｌｂ
は、交互にメモリアレイの両側に配置される。
【００３３】ツインセルモードＤＲＡＭにおいては、通
常の標準ＤＲＡＭのメモリアレイのレイアウトを変更す
ることなく、ワード線ＷＬを同時に２本選択状態へ駆動
することにより、対をなすビット線ＢＬおよび／ＢＬ
に、相補データが読出される。したがって、通常のＤＲ
ＡＭのメモリアレイのレイアウトを利用して、ツインセ
ルモードＤＲＡＭを実現することができる。
常の標準ＤＲＡＭのメモリアレイのレイアウトを変更す
ることなく、ワード線ＷＬを同時に２本選択状態へ駆動
することにより、対をなすビット線ＢＬおよび／ＢＬ
に、相補データが読出される。したがって、通常のＤＲ
ＡＭのメモリアレイのレイアウトを利用して、ツインセ
ルモードＤＲＡＭを実現することができる。
【００３４】図１８は、センスアンプ回路と内部データ
を伝達するＩＯ線との対応関係を概念的に示す図であ
る。図１８においては、３つのメモリアレイＭＡａ−Ｍ
Ａｃを示す。メモリアレイＭＡａ−ＭＡｃのそれぞれの
列方向に沿っての両側に、センスアンプ帯が配置され
る。メモリアレイＭＡａの両側にはセンスアンプ帯ＳＡ
ＢａおよびＳＡＢｂが配設され、メモリアレイＭＡｃの
両側に、センスアンプ帯ＳＡＢｃおよびＳＡＢｄが配設
される。センスアンプ帯ＳＡＢｂが、メモリアレイＭＡ
ａおよびＭＡｂにより共有され、センスアンプ帯ＳＡＢ
ｃが、メモリアレイＭＡｂおよびＭＡｃにより共有され
る。
を伝達するＩＯ線との対応関係を概念的に示す図であ
る。図１８においては、３つのメモリアレイＭＡａ−Ｍ
Ａｃを示す。メモリアレイＭＡａ−ＭＡｃのそれぞれの
列方向に沿っての両側に、センスアンプ帯が配置され
る。メモリアレイＭＡａの両側にはセンスアンプ帯ＳＡ
ＢａおよびＳＡＢｂが配設され、メモリアレイＭＡｃの
両側に、センスアンプ帯ＳＡＢｃおよびＳＡＢｄが配設
される。センスアンプ帯ＳＡＢｂが、メモリアレイＭＡ
ａおよびＭＡｂにより共有され、センスアンプ帯ＳＡＢ
ｃが、メモリアレイＭＡｂおよびＭＡｃにより共有され
る。
【００３５】これらのセンスアンプ帯ＳＡＢａ−ＳＡＢ
ｃにおいては、交互にセンスアンプ回路３が各ビット線
対ＢＬＰに対応して配置される。センスアンプ回路３に
対応して、コラム選択信号ＣＳＬに従って対応のセンス
アンプ回路を内部データ伝達線対ＩＯに結合するコラム
選択ゲートＣＳＧが配設される。このツインセルモード
ＤＲＡＭにおいては、メモリアレイ上にわたって列方向
に延在して内部データ伝達線対ＩＯが複数のメモリアレ
イに共通に配設される。図１８において、３つの内部デ
ータ伝達線対ＩＯ０−ＩＯ２を示す。内部データ伝達線
対ＩＯ０−ＩＯ２それぞれに対応して所定数センスアン
プ回路３が配置される。
ｃにおいては、交互にセンスアンプ回路３が各ビット線
対ＢＬＰに対応して配置される。センスアンプ回路３に
対応して、コラム選択信号ＣＳＬに従って対応のセンス
アンプ回路を内部データ伝達線対ＩＯに結合するコラム
選択ゲートＣＳＧが配設される。このツインセルモード
ＤＲＡＭにおいては、メモリアレイ上にわたって列方向
に延在して内部データ伝達線対ＩＯが複数のメモリアレ
イに共通に配設される。図１８において、３つの内部デ
ータ伝達線対ＩＯ０−ＩＯ２を示す。内部データ伝達線
対ＩＯ０−ＩＯ２それぞれに対応して所定数センスアン
プ回路３が配置される。
【００３６】図１８においては、１つの内部データ線対
ＩＯに対し、１つのセンスアンプ帯において２つのセン
スアンプ回路３が配置され、したがって、両側のセンス
アンプ帯のセンスアンプ回路により、１つの内部データ
伝達線対に対し、４つのセンスアンプ回路が配置される
構成が一例として示される。
ＩＯに対し、１つのセンスアンプ帯において２つのセン
スアンプ回路３が配置され、したがって、両側のセンス
アンプ帯のセンスアンプ回路により、１つの内部データ
伝達線対に対し、４つのセンスアンプ回路が配置される
構成が一例として示される。
【００３７】１つの内部データ伝達線対ＩＯに対して設
けられた４つのセンスアンプ回路の１つを選択するため
に、４つのコラム選択信号ＣＳＬ＜０＞−ＣＳＬ＜３＞
が用いられる。ここで、記号＜＞は、信号を強調する場
合に用いる。これらのコラム選択信号ＣＳＬ＜３：０＞
は、図１４に示すコラム選択信号ＣＳＬ０−ＣＳＬ３と
等価である。
けられた４つのセンスアンプ回路の１つを選択するため
に、４つのコラム選択信号ＣＳＬ＜０＞−ＣＳＬ＜３＞
が用いられる。ここで、記号＜＞は、信号を強調する場
合に用いる。これらのコラム選択信号ＣＳＬ＜３：０＞
は、図１４に示すコラム選択信号ＣＳＬ０−ＣＳＬ３と
等価である。
【００３８】コラム選択信号ＣＳＬ＜１：０＞が、１つ
のセンスアンプ帯を伝達され、コラム選択信号ＣＳＬ＜
３：２＞が、他方のセンスアンプ帯を伝達される。した
がって、たとえばメモリアレイＭＡｂにおいてワード線
が選択され、ツインセルユニットＭＵのＤＲＡＭセル１
および２の記憶データが対応のセンスアンプ回路３によ
りセンスされかつラッチされた後、その両側のセンスア
ンプ帯のうちの１つのセンスアンプ回路３が対応の内部
データ伝達線対ＩＯに結合される。コラム選択信号ＣＳ
Ｌ＜３：０＞により、内部データ伝達線対あたり１つの
センスアンプ回路を選択して対応の内部データ伝達線対
に結合することにより、内部データ伝達線対ＩＯ個々
に、メモリセルデータが伝達される。
のセンスアンプ帯を伝達され、コラム選択信号ＣＳＬ＜
３：２＞が、他方のセンスアンプ帯を伝達される。した
がって、たとえばメモリアレイＭＡｂにおいてワード線
が選択され、ツインセルユニットＭＵのＤＲＡＭセル１
および２の記憶データが対応のセンスアンプ回路３によ
りセンスされかつラッチされた後、その両側のセンスア
ンプ帯のうちの１つのセンスアンプ回路３が対応の内部
データ伝達線対ＩＯに結合される。コラム選択信号ＣＳ
Ｌ＜３：０＞により、内部データ伝達線対あたり１つの
センスアンプ回路を選択して対応の内部データ伝達線対
に結合することにより、内部データ伝達線対ＩＯ個々
に、メモリセルデータが伝達される。
【００３９】すなわち、コラム選択信号ＣＳＬ＜３：０
＞に従って、コラム選択ゲートＣＳＧ０−ＣＳＧ３の１
つが導通し、対応のセンスアンプ回路が対応の内部デー
タ伝達線対に結合される。
＞に従って、コラム選択ゲートＣＳＧ０−ＣＳＧ３の１
つが導通し、対応のセンスアンプ回路が対応の内部デー
タ伝達線対に結合される。
【００４０】
【発明が解決しようとする課題】図１９は、メモリセル
データ読出時における充放電される信号線を概略的に示
す図である。図１９において、４つのメモリアレイＭＡ
ａ−ＭＡｄのうち、メモリアレイＭＡｂが選択された場
合の、駆動信号線を代表的に示す。メモリアレイＭＡａ
−ＭＡｄそれぞれに対応してロウデコーダＲＤａ−ＲＤ
ｃが配設される。センスアンプ帯ＳＡＢｂ−ＳＡＢｄそ
れぞれに対応して、コラム選択信号ＣＳＬを生成するコ
ラムデコーダが配設されるが、このコラムデコーダは示
していない。
データ読出時における充放電される信号線を概略的に示
す図である。図１９において、４つのメモリアレイＭＡ
ａ−ＭＡｄのうち、メモリアレイＭＡｂが選択された場
合の、駆動信号線を代表的に示す。メモリアレイＭＡａ
−ＭＡｄそれぞれに対応してロウデコーダＲＤａ−ＲＤ
ｃが配設される。センスアンプ帯ＳＡＢｂ−ＳＡＢｄそ
れぞれに対応して、コラム選択信号ＣＳＬを生成するコ
ラムデコーダが配設されるが、このコラムデコーダは示
していない。
【００４１】メモリアレイＭＡｂが選択された場合に
は、メモリアレイＭＡａをセンスアンプ帯ＳＡＢｂから
切り離し、またメモリアレイＭＡｃをセンスアンプ帯Ｓ
ＡＢｃから切り離す必要がある。したがって、センスア
ンプ帯ＳＡＢｂにおいては、メモリアレイＭＡａに対す
るビット線分離指示信号ＢＬＩＲａが接地電圧レベルに
放電される。またセンスアンプ帯ＳＡＢｃにおいては、
メモリアレイＭＡｃに対するビット線分離指示信号ＢＬ
ＩＬｃが、接地電圧レベルに放電される。
は、メモリアレイＭＡａをセンスアンプ帯ＳＡＢｂから
切り離し、またメモリアレイＭＡｃをセンスアンプ帯Ｓ
ＡＢｃから切り離す必要がある。したがって、センスア
ンプ帯ＳＡＢｂにおいては、メモリアレイＭＡａに対す
るビット線分離指示信号ＢＬＩＲａが接地電圧レベルに
放電される。またセンスアンプ帯ＳＡＢｃにおいては、
メモリアレイＭＡｃに対するビット線分離指示信号ＢＬ
ＩＬｃが、接地電圧レベルに放電される。
【００４２】また、選択メモリアレイＭＡｂに対して、
各ビット線対ＢＬＰに対して設けられるビット線プリチ
ャージ／イコライズ回路を非活性状態とするために、こ
のメモリアレイＭＡｂに対するビット線イコライズ指示
信号ＢＬＥＱＬｂおよびＢＬＥＱＲｂがともに接地電圧
レベルに放電される。行選択およびセンス動作の後、図
示しないコラムデコーダにより、列選択動作が行なわ
れ、センスアンプ帯ＳＡＢｂおよびＳＡＢｃの一方のセ
ンスアンプ帯に配置されたセンスアンプ回路が対応の内
部データ線対に結合される。データ読出が完了すると、
再びＬレベルに駆動された信号ＢＬＩＲａ、ＢＬＩＬ
ｃ、ＢＬＥＱＬｂ、およびＢＬＥＱＲｂが、昇圧電圧Ｖ
ｐｐレベルに駆動される。
各ビット線対ＢＬＰに対して設けられるビット線プリチ
ャージ／イコライズ回路を非活性状態とするために、こ
のメモリアレイＭＡｂに対するビット線イコライズ指示
信号ＢＬＥＱＬｂおよびＢＬＥＱＲｂがともに接地電圧
レベルに放電される。行選択およびセンス動作の後、図
示しないコラムデコーダにより、列選択動作が行なわ
れ、センスアンプ帯ＳＡＢｂおよびＳＡＢｃの一方のセ
ンスアンプ帯に配置されたセンスアンプ回路が対応の内
部データ線対に結合される。データ読出が完了すると、
再びＬレベルに駆動された信号ＢＬＩＲａ、ＢＬＩＬ
ｃ、ＢＬＥＱＬｂ、およびＢＬＥＱＲｂが、昇圧電圧Ｖ
ｐｐレベルに駆動される。
【００４３】センスアンプ帯ＳＡＢｄにおいては、メモ
リアレイＭＡｃおよびＭＡｄが、プリチャージ状態を維
持するため、信号線の充放電は行なわれない。
リアレイＭＡｃおよびＭＡｄが、プリチャージ状態を維
持するため、信号線の充放電は行なわれない。
【００４４】したがって、内部データ伝達線対ＩＯにデ
ータを読出すためには、この選択されたメモリアレイの
２本のワード線およびすべてのビット線と、選択メモリ
アレイの両側に設けられたビット線分離指示信号線およ
びビット線イコライズ指示信号線が駆動されるため、こ
れらの信号線の充放電電流が、データ読出時の動作電流
として消費される。ここで、データ読出動作は、センス
アンプ回路によるツインセルユニットのデータのセンス
およびラッチ動作を示す。
ータを読出すためには、この選択されたメモリアレイの
２本のワード線およびすべてのビット線と、選択メモリ
アレイの両側に設けられたビット線分離指示信号線およ
びビット線イコライズ指示信号線が駆動されるため、こ
れらの信号線の充放電電流が、データ読出時の動作電流
として消費される。ここで、データ読出動作は、センス
アンプ回路によるツインセルユニットのデータのセンス
およびラッチ動作を示す。
【００４５】今、ワード線ＷＬ、ビット線ＢＬ、ビット
線分離指示信号ＢＬＩを伝達するビット線分離指示信号
伝達線、ビット線イコライズ指示信号ＢＬＥＱを伝達す
るビット線イコライズ指示信号伝達線それぞれの配線容
量をＣ（ＷＬ）、Ｃ（ＢＬ）、Ｃ（ＢＬＩ）、およびＣ
（ＢＬＥＱ）とし、１つの選択メモリアレイにおけるビ
ット線の数をＮ（ＢＬ）とすると、１回のデータ読出時
における全消費電荷Ｑ（total）は、次式で表わされ
る。
線分離指示信号ＢＬＩを伝達するビット線分離指示信号
伝達線、ビット線イコライズ指示信号ＢＬＥＱを伝達す
るビット線イコライズ指示信号伝達線それぞれの配線容
量をＣ（ＷＬ）、Ｃ（ＢＬ）、Ｃ（ＢＬＩ）、およびＣ
（ＢＬＥＱ）とし、１つの選択メモリアレイにおけるビ
ット線の数をＮ（ＢＬ）とすると、１回のデータ読出時
における全消費電荷Ｑ（total）は、次式で表わされ
る。
【００４６】 Ｑ（total）＝２・（Ｃ（ＷＬ）＋Ｃ（ＢＬＩ）＋Ｃ（ＢＬＥＱ））・Ｖｐｐ ＋（１／２）・Ｎ（ＢＬ）・Ｃ（ＢＬ）・ＶＣＣＡ …（１） 選択ワード線ＷＬが、２本同時に昇圧電圧Ｖｐｐレベル
に駆動され、また２つのビット線分離指示信号線が放電
された後再び昇圧電圧レベルに充電される。同様、ビッ
ト線イコライズ指示信号が、メモリサイクル完了後、接
地電圧レベルから再び昇圧電圧Ｖｐｐレベルにまで充電
される。また、ビット線ＢＬおよび／ＢＬにおいては、
半数のビット線が、接地電圧レベルに放電された後に、
メモリサイクル完了後、再びアレイ電源電圧Ｖｃｃａレ
ベルにプリチャージされる。
に駆動され、また２つのビット線分離指示信号線が放電
された後再び昇圧電圧レベルに充電される。同様、ビッ
ト線イコライズ指示信号が、メモリサイクル完了後、接
地電圧レベルから再び昇圧電圧Ｖｐｐレベルにまで充電
される。また、ビット線ＢＬおよび／ＢＬにおいては、
半数のビット線が、接地電圧レベルに放電された後に、
メモリサイクル完了後、再びアレイ電源電圧Ｖｃｃａレ
ベルにプリチャージされる。
【００４７】このデータ読出時に消費電荷Ｑ（total）
が生じても、実際に、コラムデコーダにより、たとえば
１／４選択動作が行なわれており、電力消費に関連する
回路のうち一部がアクセスされるだけである。例えば、
すべてのデータアクセスに対してワード線を活性化する
ようなフルランダムアクセスの場合、センスアンプ回路
によりセンスされたデータビットのうち１／４倍のデー
タビットしか用いられない。したがって、この不使用の
データビットに対して消費される電力を低減することが
できれば、消費電力をより低減することができる。
が生じても、実際に、コラムデコーダにより、たとえば
１／４選択動作が行なわれており、電力消費に関連する
回路のうち一部がアクセスされるだけである。例えば、
すべてのデータアクセスに対してワード線を活性化する
ようなフルランダムアクセスの場合、センスアンプ回路
によりセンスされたデータビットのうち１／４倍のデー
タビットしか用いられない。したがって、この不使用の
データビットに対して消費される電力を低減することが
できれば、消費電力をより低減することができる。
【００４８】すなわち、データアクセス時において、メ
モリアレイの両側に配置されたセンスアンプ帯を動作さ
せてツインセルユニットの記憶データの検知および増幅
を行なった後に、一方側のセンスアンプ帯のセンスアン
プ回路を選択しているだけである。したがって、選択メ
モリアレイに対して配置されるセンスアンプ帯のうち非
選択のセンスアンプ帯における消費電流を低減すること
ができれば、低消費電流のツインセルモードＤＲＡＭの
消費電流をより低減することができる。
モリアレイの両側に配置されたセンスアンプ帯を動作さ
せてツインセルユニットの記憶データの検知および増幅
を行なった後に、一方側のセンスアンプ帯のセンスアン
プ回路を選択しているだけである。したがって、選択メ
モリアレイに対して配置されるセンスアンプ帯のうち非
選択のセンスアンプ帯における消費電流を低減すること
ができれば、低消費電流のツインセルモードＤＲＡＭの
消費電流をより低減することができる。
【００４９】それゆえ、この発明の目的は、データの書
込／読出時に消費される電力（動作時に消費される電
力）を低減することのできるツインセルモードＤＲＡＭ
を提供することである。
込／読出時に消費される電力（動作時に消費される電
力）を低減することのできるツインセルモードＤＲＡＭ
を提供することである。
【００５０】この発明の他の目的は、動作時の消費電流
を半減することのできるツインセルモードＤＲＡＭを提
供することである。
を半減することのできるツインセルモードＤＲＡＭを提
供することである。
【００５１】
【課題を解決するための手段】この発明に係る半導体記
憶装置は、行列状に配列される複数のメモリセルを有す
るメモリアレイと、各行に対応して配置され、各々に対
応の行のメモリセルが接続する複数のワード線と、各列
に対応して配置され、各々に対応の列のメモリセルが接
続されかつ対をなして配置される複数のビット線と、ア
ドレス信号に従って、アドレス指定された行に対応して
配置されたワード線を選択状態へ駆動するための行選択
回路を含む。メモリセルは、２本のワード線および２本
のビット線あたり２つのメモリセルが配置され、かつ１
つの選択ワード線により対をなすビット線の両者にメモ
リセルが結合されるように配置される。
憶装置は、行列状に配列される複数のメモリセルを有す
るメモリアレイと、各行に対応して配置され、各々に対
応の行のメモリセルが接続する複数のワード線と、各列
に対応して配置され、各々に対応の列のメモリセルが接
続されかつ対をなして配置される複数のビット線と、ア
ドレス信号に従って、アドレス指定された行に対応して
配置されたワード線を選択状態へ駆動するための行選択
回路を含む。メモリセルは、２本のワード線および２本
のビット線あたり２つのメモリセルが配置され、かつ１
つの選択ワード線により対をなすビット線の両者にメモ
リセルが結合されるように配置される。
【００５２】好ましくは、ビット線対に対応して、活性
化時対応のビット線対のビット線の電位を差動増幅する
複数のセンスアンプ回路が設けられる。これら複数のセ
ンスアンプ回路は、メモリアレイの一方側に配置される
複数の第１のセンスアンプ回路と、メモリアレイの他方
側に配置される複数の第２のセンスアンプ回路とを含
む。この構成において、さらに、アドレス信号とセンス
アンプ活性化信号とに応答して、第１および第２のセン
スアンプ回路の一方のセンスアンプ回路を活性化しかつ
他方のセンスアンプ回路を非活性状態に保持するセンス
制御回路が設けられる。
化時対応のビット線対のビット線の電位を差動増幅する
複数のセンスアンプ回路が設けられる。これら複数のセ
ンスアンプ回路は、メモリアレイの一方側に配置される
複数の第１のセンスアンプ回路と、メモリアレイの他方
側に配置される複数の第２のセンスアンプ回路とを含
む。この構成において、さらに、アドレス信号とセンス
アンプ活性化信号とに応答して、第１および第２のセン
スアンプ回路の一方のセンスアンプ回路を活性化しかつ
他方のセンスアンプ回路を非活性状態に保持するセンス
制御回路が設けられる。
【００５３】また、好ましくは、さらに、第１のセンス
アンプ回路に対応して配置される第１のビット線対に対
応して配置され、活性化時対応の第１のビット線対を所
定の電圧レベルに保持する第１のビット線電圧保持回路
と、第２のセンスアンプ回路に対応して配置される第２
のビット線対に対応して配置され、活性化時対応時対応
の第２のビット線対を所定の電圧レベルに保持するため
の第２のビット線電圧保持回路と、アドレス信号に従っ
て、これらの第１および第２のビット線電圧保持回路の
一方を活性状態としかつ第１および第２のビット線電圧
保持回路の他方を非活性状態とするためのビット線電圧
制御回路が設けられる。
アンプ回路に対応して配置される第１のビット線対に対
応して配置され、活性化時対応の第１のビット線対を所
定の電圧レベルに保持する第１のビット線電圧保持回路
と、第２のセンスアンプ回路に対応して配置される第２
のビット線対に対応して配置され、活性化時対応時対応
の第２のビット線対を所定の電圧レベルに保持するため
の第２のビット線電圧保持回路と、アドレス信号に従っ
て、これらの第１および第２のビット線電圧保持回路の
一方を活性状態としかつ第１および第２のビット線電圧
保持回路の他方を非活性状態とするためのビット線電圧
制御回路が設けられる。
【００５４】好ましくは、ビット線電圧保持回路は、ア
ドレス信号に応答して第１および第２のセンスアンプ回
路のうち活性化されるセンスアンプ回路に対応して配置
されるビット線電圧保持回路を非活性状態としかつ非活
性化されるセンスアンプ回路に対応して配置されるビッ
ト線電圧保持回路を非活性状態に維持する。
ドレス信号に応答して第１および第２のセンスアンプ回
路のうち活性化されるセンスアンプ回路に対応して配置
されるビット線電圧保持回路を非活性状態としかつ非活
性化されるセンスアンプ回路に対応して配置されるビッ
ト線電圧保持回路を非活性状態に維持する。
【００５５】好ましくは、第１のビット線対の間には第
２のビット線対のビット線が配置されかつ第２のビット
線対の間には第１のビット線対のビット線が配置され
る。
２のビット線対のビット線が配置されかつ第２のビット
線対の間には第１のビット線対のビット線が配置され
る。
【００５６】また、好ましくは、第１のセンスアンプ回
路と第２のセンスアンプ回路とは、交互にメモリアレイ
の両側に対向して配置される。
路と第２のセンスアンプ回路とは、交互にメモリアレイ
の両側に対向して配置される。
【００５７】また、好ましくは、各ビット線は、直線的
に列方向に延在して配置され、対をなすビット線の間に
は、別の対のビット線が配置される。
に列方向に延在して配置され、対をなすビット線の間に
は、別の対のビット線が配置される。
【００５８】この発明の別の観点に係る半導体記憶装置
は、各々が、行列状に配列される複数のメモリセルと、
各行に対応して配置され、各々に対応の行のメモリセル
が接続する複数のワード線と、各列に対応して配置さ
れ、各々に対応の列のメモリセルが接続されかつ対をな
して配置される複数のビット線とを有する複数のメモリ
アレイを含む。各ビット線は、対応のメモリアレイにお
いて列方向に沿って直線状に延在して配置される。
は、各々が、行列状に配列される複数のメモリセルと、
各行に対応して配置され、各々に対応の行のメモリセル
が接続する複数のワード線と、各列に対応して配置さ
れ、各々に対応の列のメモリセルが接続されかつ対をな
して配置される複数のビット線とを有する複数のメモリ
アレイを含む。各ビット線は、対応のメモリアレイにお
いて列方向に沿って直線状に延在して配置される。
【００５９】この発明の別の観点に係る半導体記憶装置
は、さらに、アドレス信号に従って、アドレス指定され
た行に対応して配置された選択ワード線を選択状態へ駆
動するための行選択回路を含む。メモリセルは、各メモ
リアレイにおいて、２本のワード線および２本のビット
線あたり２つのメモリセルが配置され、かつ１つの選択
ワード線により対をなすビット線の両者にメモリセルが
結合されるように配置される。
は、さらに、アドレス信号に従って、アドレス指定され
た行に対応して配置された選択ワード線を選択状態へ駆
動するための行選択回路を含む。メモリセルは、各メモ
リアレイにおいて、２本のワード線および２本のビット
線あたり２つのメモリセルが配置され、かつ１つの選択
ワード線により対をなすビット線の両者にメモリセルが
結合されるように配置される。
【００６０】この発明の別の観点に係る半導体記憶装置
は、さらに、複数のメモリアレイの間に各々が隣接メモ
リアレイに共有されるように配置される複数のセンスア
ンプ帯を含む。各センスアンプ帯は、対応のメモリアレ
イのビット線対に対応して配置され、各々が活性化時対
応のビット線対の電位を差動増幅する複数のセンスアン
プ回路を含む。
は、さらに、複数のメモリアレイの間に各々が隣接メモ
リアレイに共有されるように配置される複数のセンスア
ンプ帯を含む。各センスアンプ帯は、対応のメモリアレ
イのビット線対に対応して配置され、各々が活性化時対
応のビット線対の電位を差動増幅する複数のセンスアン
プ回路を含む。
【００６１】この発明の別の観点に係る半導体記憶装置
は、さらにアドレス信号に従って、選択ワード線を含む
選択メモリアレイのビット線対を対応のセンスアンプ帯
のセンスアンプ回路に結合し、かつ選択メモリアレイと
センスアンプ帯をそれぞれ共有する第１および第２のメ
モリアレイのうち第１のメモリアレイを選択メモリアレ
イと共有する第１のセンスアンプ帯から切り離し、かつ
第２のメモリアレイを選択メモリアレイと共有する第２
のセンスアンプ帯と結合するビット線分離回路と、アド
レス信号に従って第１のセンスアンプ帯のセンスアンプ
回路を活性化しかつ第２のセンスアンプ帯のセンスアン
プ回路を非活性状態に保持するセンス制御回路を備え
る。
は、さらにアドレス信号に従って、選択ワード線を含む
選択メモリアレイのビット線対を対応のセンスアンプ帯
のセンスアンプ回路に結合し、かつ選択メモリアレイと
センスアンプ帯をそれぞれ共有する第１および第２のメ
モリアレイのうち第１のメモリアレイを選択メモリアレ
イと共有する第１のセンスアンプ帯から切り離し、かつ
第２のメモリアレイを選択メモリアレイと共有する第２
のセンスアンプ帯と結合するビット線分離回路と、アド
レス信号に従って第１のセンスアンプ帯のセンスアンプ
回路を活性化しかつ第２のセンスアンプ帯のセンスアン
プ回路を非活性状態に保持するセンス制御回路を備え
る。
【００６２】好ましくは、各ビット線対に対応して配置
され、活性化時対応のビット線対を所定電圧レベルに保
持するビット線電圧保持回路と、第２のセンスアンプ帯
に結合されるビット線対に対応して配置されるビット線
電圧保持回路を活性化しかつ第１のセンスアンプ帯のセ
ンスアンプ回路に結合されるビット線対に対応して配置
されるビット線電圧保持回路を非活性化するビット線電
圧制御回路とが設けられる。
され、活性化時対応のビット線対を所定電圧レベルに保
持するビット線電圧保持回路と、第２のセンスアンプ帯
に結合されるビット線対に対応して配置されるビット線
電圧保持回路を活性化しかつ第１のセンスアンプ帯のセ
ンスアンプ回路に結合されるビット線対に対応して配置
されるビット線電圧保持回路を非活性化するビット線電
圧制御回路とが設けられる。
【００６３】また、好ましくは、各メモリアレイにおい
て、複数のビット線対は対応の２つのセンスアンプ帯の
一方のセンスアンプ帯のセンスアンプ回路に対応して配
置される第１のビット線対の組と、２つのセンスアンプ
帯の他方のセンスアンプ帯のセンスアンプ回路に対応し
て配置される第２のビット線対の組とを含む。第１のビ
ット線対の間には第２のビット線対のビット線が配置さ
れ、かつ第２のビット線対の間には第１のビット線対の
ビット線が配置される。
て、複数のビット線対は対応の２つのセンスアンプ帯の
一方のセンスアンプ帯のセンスアンプ回路に対応して配
置される第１のビット線対の組と、２つのセンスアンプ
帯の他方のセンスアンプ帯のセンスアンプ回路に対応し
て配置される第２のビット線対の組とを含む。第１のビ
ット線対の間には第２のビット線対のビット線が配置さ
れ、かつ第２のビット線対の間には第１のビット線対の
ビット線が配置される。
【００６４】また、好ましくは、２つのセンスアンプ帯
においては、行方向に沿ってセンスアンプ回路が交互に
対向して配置される。
においては、行方向に沿ってセンスアンプ回路が交互に
対向して配置される。
【００６５】また、好ましくは、第２のセンスアンプ帯
のセンスアンプ回路に結合されるビット線対を所定電圧
レベルに保持する回路がさらに設けられる。
のセンスアンプ回路に結合されるビット線対を所定電圧
レベルに保持する回路がさらに設けられる。
【００６６】また、好ましくは、行選択回路は、アドレ
ス信号に従って、選択メモリアレイにおいて１つのワー
ド線を選択状態へ駆動する。
ス信号に従って、選択メモリアレイにおいて１つのワー
ド線を選択状態へ駆動する。
【００６７】また、好ましくは、メモリセルは、２ビッ
トのメモリセルで構成されるレイアウト単位が行方向に
沿って各列において１列おきに配置されかつ隣接列にお
いては、このレイアウト単位が２行ずれて配置される。
トのメモリセルで構成されるレイアウト単位が行方向に
沿って各列において１列おきに配置されかつ隣接列にお
いては、このレイアウト単位が２行ずれて配置される。
【００６８】また、好ましくは，メモリセルの行を指定
する行アドレス信号とメモリセルの列を指定する列アド
レス信号とが並行して与えられる。
する行アドレス信号とメモリセルの列を指定する列アド
レス信号とが並行して与えられる。
【００６９】１つのメモリアレイの両側のセンスアンプ
帯のうち、一方のデータアクセスされるセンスアンプ帯
においてのみ信号線の充放電を行なうことにより、非選
択センスアンプ帯における消費電流を低減することがで
き、また充放電されるビット線数も半減することがで
き、動作時の消費電流を低減することができる。
帯のうち、一方のデータアクセスされるセンスアンプ帯
においてのみ信号線の充放電を行なうことにより、非選
択センスアンプ帯における消費電流を低減することがで
き、また充放電されるビット線数も半減することがで
き、動作時の消費電流を低減することができる。
【００７０】また、ビット線対の間に別の対のビット線
を配置することにより、この別のビット線の電圧レベル
を固定することより、ビット線間結合ノイズに対するシ
ールドが可能となり、安定にセンス動作を行なうことが
できる。
を配置することにより、この別のビット線の電圧レベル
を固定することより、ビット線間結合ノイズに対するシ
ールドが可能となり、安定にセンス動作を行なうことが
できる。
【００７１】また、メモリセルの配置を２ワード線およ
び２ビット線あたり２個とし、同一のワード線とビット
線対との交差部に対応してメモリセルを配置することに
より、従来のメモリセルのレイアウトを利用して１本の
ワード線の選択だけでツインセルモードを実現すること
ができ、ツインセルモード時の選択ワード線の数を低減
することができ、応じて消費電流を低減することができ
る。
び２ビット線あたり２個とし、同一のワード線とビット
線対との交差部に対応してメモリセルを配置することに
より、従来のメモリセルのレイアウトを利用して１本の
ワード線の選択だけでツインセルモードを実現すること
ができ、ツインセルモード時の選択ワード線の数を低減
することができ、応じて消費電流を低減することができ
る。
【００７２】
【発明の実施の形態】［実施の形態１］図１は、この発
明に従う半導体記憶装置のメモリアレイのレイアウトを
概略的に示す図である。図１において、２ビットのメモ
リセル（ＤＲＡＭセル）を形成する素子活性領域ＡＴＲ
が、従来と同様、行および列方向に整列して配置され
る。隣接列においては、素子活性領域ＡＴＲは２行ずれ
て配置される。この素子活性領域ＡＴＲは、逆Ｔ字形の
形状を有し、行方向に突出するレッグ部分においてビッ
ト線コンタクトＢＣＴを介して対応のビット線ＢＬまた
は／ＢＬに接続される。また、従来と同様、この素子活
性領域ＡＴＲは、キャパシタコンタクトＣＣＴを介して
メモリセルキャパシタＣＡＰに接続される。メモリセル
キャパシタＣＡＰは、従来と同様、素子活性領域ＡＴＲ
に対応して、行方向および列方向において整列して配置
される。行方向においてメモリセルキャパシタＣＡＰ
は、各列に配置され、列方向においては、メモリセルキ
ャパシタＣＡＰは、２行おきに配置される。
明に従う半導体記憶装置のメモリアレイのレイアウトを
概略的に示す図である。図１において、２ビットのメモ
リセル（ＤＲＡＭセル）を形成する素子活性領域ＡＴＲ
が、従来と同様、行および列方向に整列して配置され
る。隣接列においては、素子活性領域ＡＴＲは２行ずれ
て配置される。この素子活性領域ＡＴＲは、逆Ｔ字形の
形状を有し、行方向に突出するレッグ部分においてビッ
ト線コンタクトＢＣＴを介して対応のビット線ＢＬまた
は／ＢＬに接続される。また、従来と同様、この素子活
性領域ＡＴＲは、キャパシタコンタクトＣＣＴを介して
メモリセルキャパシタＣＡＰに接続される。メモリセル
キャパシタＣＡＰは、従来と同様、素子活性領域ＡＴＲ
に対応して、行方向および列方向において整列して配置
される。行方向においてメモリセルキャパシタＣＡＰ
は、各列に配置され、列方向においては、メモリセルキ
ャパシタＣＡＰは、２行おきに配置される。
【００７３】ビット線ＢＬは対をなして配設される。本
実施の形態においては、１列おきのビット線が対をなし
て配設され、対応のセンスアンプに回路に結合される。
すなわち、１つのビット線を間においたビット線ＢＬ０
および／ＢＬ０がセンスアンプ回路３Ｒ０に接続され、
ビット線／ＢＬ０を間に挟むビット線ＢＬ１および／Ｂ
Ｌ１が、センスアンプ回路３Ｌ１に接続される。ビット
線／ＢＬ１に隣接するビット線ＢＬ２は、１列間をおい
たビット線／ＢＬ２と対をなし、これらのビット線ＢＬ
２および／ＢＬ２の対がセンスアンプ回路３Ｒ２に接続
される。ビット線ＢＬ２に隣接するビット線ＢＬ３は、
ビット線／ＢＬ２をおいてビット線／ＢＬ３と対をなし
てセンスアンプ回路３Ｌ２に接続される。
実施の形態においては、１列おきのビット線が対をなし
て配設され、対応のセンスアンプに回路に結合される。
すなわち、１つのビット線を間においたビット線ＢＬ０
および／ＢＬ０がセンスアンプ回路３Ｒ０に接続され、
ビット線／ＢＬ０を間に挟むビット線ＢＬ１および／Ｂ
Ｌ１が、センスアンプ回路３Ｌ１に接続される。ビット
線／ＢＬ１に隣接するビット線ＢＬ２は、１列間をおい
たビット線／ＢＬ２と対をなし、これらのビット線ＢＬ
２および／ＢＬ２の対がセンスアンプ回路３Ｒ２に接続
される。ビット線ＢＬ２に隣接するビット線ＢＬ３は、
ビット線／ＢＬ２をおいてビット線／ＢＬ３と対をなし
てセンスアンプ回路３Ｌ２に接続される。
【００７４】すなわち、対をなすビット線ＢＬおよび／
ＢＬの間には、別の対をなすビット線が配設される。ビ
ット線ＢＬ（ＢＬ０−ＢＬ３）および／ＢＬ（／ＢＬ０
−／ＢＬ３）と交差するように、ワード線ＷＬ０−ＷＬ
７が配設される。ツインセルモードにおいても、ワード
線ＷＬ０−ＷＬ７のうち１つのワード線が活性化され
る。したがって、ツインセルユニットＭＵは、従来と異
なり、行方向において１行おいて隣接するＤＲＡＭセル
ＭＣａおよびＭＣｂにより構成される。行方向において
隣接するＤＲＡＭセルは、別のツインセルユニットに含
まれる。
ＢＬの間には、別の対をなすビット線が配設される。ビ
ット線ＢＬ（ＢＬ０−ＢＬ３）および／ＢＬ（／ＢＬ０
−／ＢＬ３）と交差するように、ワード線ＷＬ０−ＷＬ
７が配設される。ツインセルモードにおいても、ワード
線ＷＬ０−ＷＬ７のうち１つのワード線が活性化され
る。したがって、ツインセルユニットＭＵは、従来と異
なり、行方向において１行おいて隣接するＤＲＡＭセル
ＭＣａおよびＭＣｂにより構成される。行方向において
隣接するＤＲＡＭセルは、別のツインセルユニットに含
まれる。
【００７５】この図１に示すメモリアレイのレイアウト
において、ＤＲＡＭセルＭＣは、２本のワード線ＷＬお
よび２本のビット線あたり、２個配置される。このよう
ないわゆる「ハーフピッチ配置」を利用して、１列間を
おいたビット線およびビット線によりビット線対を構成
して同一センスアンプ回路に接続する。ツインセルモー
ド時においても、１つのワード線ＷＬを選択するだけ
で、ビット線対のビット線ＢＬおよび／ＢＬに、ＤＲＡ
ＭセルＭＣが同時に結合され、ツインセルユニットＭＵ
に記憶される相補データが、対をなすビット線に読出さ
れる。従って、ツインセルモード時において選択ワード
線の数を低減することができ、応じて消費電流を低減す
ることができる。
において、ＤＲＡＭセルＭＣは、２本のワード線ＷＬお
よび２本のビット線あたり、２個配置される。このよう
ないわゆる「ハーフピッチ配置」を利用して、１列間を
おいたビット線およびビット線によりビット線対を構成
して同一センスアンプ回路に接続する。ツインセルモー
ド時においても、１つのワード線ＷＬを選択するだけ
で、ビット線対のビット線ＢＬおよび／ＢＬに、ＤＲＡ
ＭセルＭＣが同時に結合され、ツインセルユニットＭＵ
に記憶される相補データが、対をなすビット線に読出さ
れる。従って、ツインセルモード時において選択ワード
線の数を低減することができ、応じて消費電流を低減す
ることができる。
【００７６】センスアンプ回路３Ｒ０および３Ｒ２は、
センスアンプ帯ＳＡＢＲに含まれ、センスアンプ回路３
Ｌ１および３Ｌ２が、センスアンプ帯ＳＡＢＬに含まれ
る。これらのセンスアンプ回路は、メモリアレイの両側
のセンスアンプ帯において、交互に配置され、いわゆる
「交互配置型（シェアード）センスアンプ構成」に配置
される。
センスアンプ帯ＳＡＢＲに含まれ、センスアンプ回路３
Ｌ１および３Ｌ２が、センスアンプ帯ＳＡＢＬに含まれ
る。これらのセンスアンプ回路は、メモリアレイの両側
のセンスアンプ帯において、交互に配置され、いわゆる
「交互配置型（シェアード）センスアンプ構成」に配置
される。
【００７７】１つのワード線ＷＬを選択した場合、この
選択ワード線ＷＬに隣接するビット線コンタクトＢＣＴ
を有するＤＲＡＭセルが選択される。したがって、偶数
ビット線対または奇数ビット線対にツインセルユニット
ＭＵの記憶データが読出される。たとえば、ワード線Ｗ
Ｌ３を選択した場合、ビット線ＢＬ０および／ＢＬ０、
ＢＬ２および／ＢＬ２にＤＲＡＭセルの記憶データが伝
達される。一方、ビット線ＢＬ１、／ＢＬ１、ＢＬ３お
よび／ＢＬ３は、ＤＲＡＭセルが結合されないため、プ
リチャージ電圧レベルを維持する。したがって、この場
合、センスアンプ帯ＳＡＢＬに含まれるセンスアンプ回
路３Ｌ１および３Ｌ２を非活性状態に維持し、センスア
ンプ帯ＳＡＢＲに含まれるセンスアンプ回路３Ｒ０およ
び３Ｒ２を活性化する。したがって、メモリアレイの両
側のセンスアンプ帯において一方のセンスアンプ帯のみ
を活性化するため、センス動作時の充放電電流を、両側
のセンスアンプ帯を活性化する構成に比べてほぼ半減す
ることができる。
選択ワード線ＷＬに隣接するビット線コンタクトＢＣＴ
を有するＤＲＡＭセルが選択される。したがって、偶数
ビット線対または奇数ビット線対にツインセルユニット
ＭＵの記憶データが読出される。たとえば、ワード線Ｗ
Ｌ３を選択した場合、ビット線ＢＬ０および／ＢＬ０、
ＢＬ２および／ＢＬ２にＤＲＡＭセルの記憶データが伝
達される。一方、ビット線ＢＬ１、／ＢＬ１、ＢＬ３お
よび／ＢＬ３は、ＤＲＡＭセルが結合されないため、プ
リチャージ電圧レベルを維持する。したがって、この場
合、センスアンプ帯ＳＡＢＬに含まれるセンスアンプ回
路３Ｌ１および３Ｌ２を非活性状態に維持し、センスア
ンプ帯ＳＡＢＲに含まれるセンスアンプ回路３Ｒ０およ
び３Ｒ２を活性化する。したがって、メモリアレイの両
側のセンスアンプ帯において一方のセンスアンプ帯のみ
を活性化するため、センス動作時の充放電電流を、両側
のセンスアンプ帯を活性化する構成に比べてほぼ半減す
ることができる。
【００７８】また、このとき、非選択センスアンプ帯を
プリチャージ状態に維持することにより、非選択センス
アンプ帯においてビット線プリチャージ／イコライズ指
示信号およびビット線分離指示信号を駆動する必要がな
く、これらの信号の駆動に要する消費電流をさらに低減
することができる。これにより、先の２つのワード線を
同時に選択してツインセルユニットのデータを読出す構
成に比べて、動作時の消費電力を大幅に低減することが
できる。
プリチャージ状態に維持することにより、非選択センス
アンプ帯においてビット線プリチャージ／イコライズ指
示信号およびビット線分離指示信号を駆動する必要がな
く、これらの信号の駆動に要する消費電流をさらに低減
することができる。これにより、先の２つのワード線を
同時に選択してツインセルユニットのデータを読出す構
成に比べて、動作時の消費電力を大幅に低減することが
できる。
【００７９】図２および図３は、この発明の実施の形態
１におけるメモリアレイとセンスアンプ帯との接続を概
略的に示す図である。図２においては、センスアンプ帯
ＭＡＬとセンスアンプ帯ＳＡＢに含まれるセンスアンプ
回路とを示し、図３においては、他方のメモリアレイＭ
ＡＲとセンスアンプ帯のコラム選択ゲートを示す。
１におけるメモリアレイとセンスアンプ帯との接続を概
略的に示す図である。図２においては、センスアンプ帯
ＭＡＬとセンスアンプ帯ＳＡＢに含まれるセンスアンプ
回路とを示し、図３においては、他方のメモリアレイＭ
ＡＲとセンスアンプ帯のコラム選択ゲートを示す。
【００８０】図２において、メモリアレイＭＡＬにおい
て、ツインセルユニットＭＵが行列状に配列される。ツ
インセルユニットＭＵの各行に対応してワード線が配列
され、各ワード線に対応の行のツインセルユニットが接
続される。図２においては、ワード線ＷＬ０＿Ｌ−ＷＬ
３＿Ｌを代表的に示す。
て、ツインセルユニットＭＵが行列状に配列される。ツ
インセルユニットＭＵの各行に対応してワード線が配列
され、各ワード線に対応の行のツインセルユニットが接
続される。図２においては、ワード線ＷＬ０＿Ｌ−ＷＬ
３＿Ｌを代表的に示す。
【００８１】列方向において、２ビットのＤＲＡＭセル
が、交互にビット線ＢＬおよび／ＢＬに接続される。レ
イアウト単位が、２ビットのＤＲＡＭセルで構成され、
個のレイアウト単位が交互に配置されるためである。ツ
インセルユニットＭＵを構成するＤＲＡＭセルＭＣａお
よびＭＣｂは、対をなすビット線にそれぞれ結合され
る。図３において、メモリアレイＭＡＬにおいて、ビッ
ト線ＢＬ０Ｌ−ＢＬ３Ｌおよび／ＢＬ０Ｌ−／ＢＬ３Ｌ
を代表的に示す。ビット線対ＢＬＰ０Ｌが、ビット線Ｂ
Ｌ０Ｌおよび／ＢＬ０Ｌにより構成され、ビット線対Ｂ
ＬＰ２Ｌがビット線ＢＬ２Ｌおよび／ＢＬ２Ｌにより構
成される。
が、交互にビット線ＢＬおよび／ＢＬに接続される。レ
イアウト単位が、２ビットのＤＲＡＭセルで構成され、
個のレイアウト単位が交互に配置されるためである。ツ
インセルユニットＭＵを構成するＤＲＡＭセルＭＣａお
よびＭＣｂは、対をなすビット線にそれぞれ結合され
る。図３において、メモリアレイＭＡＬにおいて、ビッ
ト線ＢＬ０Ｌ−ＢＬ３Ｌおよび／ＢＬ０Ｌ−／ＢＬ３Ｌ
を代表的に示す。ビット線対ＢＬＰ０Ｌが、ビット線Ｂ
Ｌ０Ｌおよび／ＢＬ０Ｌにより構成され、ビット線対Ｂ
ＬＰ２Ｌがビット線ＢＬ２Ｌおよび／ＢＬ２Ｌにより構
成される。
【００８２】ビット線対ＢＬＰ０Ｌの間には、別の対の
ビット線ＢＬ１Ｌが配設され、またビット線対ＢＬＰ２
Ｌの間に、別の対のビット線ＢＬ３Ｌが配設される。同
様、ビット線対ＢＬ１Ｌおよび／ＢＬ１Ｌの間には、ビ
ット線／ＢＬ０Ｌが配設され、ビット線対ＢＬ２Ｌおよ
び／ＢＬ２Ｌの間に、ビット線ＢＬ３Ｌが配設される。
ビット線対ＢＬＰ０ＬおよびＢＬＰ２Ｌが、センスアン
プ帯ＳＡＢに結合される。ビット線ＢＬ１Ｌ，／ＢＬ１
ＬおよびＢＬ３Ｌ，／ＢＬ３Ｌが、図示しない他方端の
センスアンプ帯に結合される。
ビット線ＢＬ１Ｌが配設され、またビット線対ＢＬＰ２
Ｌの間に、別の対のビット線ＢＬ３Ｌが配設される。同
様、ビット線対ＢＬ１Ｌおよび／ＢＬ１Ｌの間には、ビ
ット線／ＢＬ０Ｌが配設され、ビット線対ＢＬ２Ｌおよ
び／ＢＬ２Ｌの間に、ビット線ＢＬ３Ｌが配設される。
ビット線対ＢＬＰ０ＬおよびＢＬＰ２Ｌが、センスアン
プ帯ＳＡＢに結合される。ビット線ＢＬ１Ｌ，／ＢＬ１
ＬおよびＢＬ３Ｌ，／ＢＬ３Ｌが、図示しない他方端の
センスアンプ帯に結合される。
【００８３】これらのビット線は、直線状に延在してお
り、ビット線の位置を交換するための交差部は、設けら
れていない。単に通常のＤＲＡＭセルのレイアウトを利
用して、センスアンプ回路とビット線の対応を変更す
る。
り、ビット線の位置を交換するための交差部は、設けら
れていない。単に通常のＤＲＡＭセルのレイアウトを利
用して、センスアンプ回路とビット線の対応を変更す
る。
【００８４】センスアンプ帯ＳＡＢにおいては、ビット
線対ＢＬＰ０ＬおよびＢＬＰ２Ｌそれぞれに対応して、
ビット線イコライズ指示信号ＢＬＥＱ＿Ｌに応答して活
性化されるビット線プリチャージ／イコライズ回路６Ｌ
−０および６Ｌ−２が配置される。これらのビット線プ
リチャージ／イコライズ回路６Ｌ−０および６Ｌ−２の
各々は、ビット線イコライズ指示信号ＢＬＥＱ＿Ｌの活
性化時導通するＮチャネルＭＯＳトランジスタＮ１−Ｎ
３を含む。ＮチャネルＭＯＳトランジスタＮ１は、導通
時対応のビット線対のビット線を電気的に短絡する。Ｎ
チャネルＭＯＳトランジスタＮ２およびＮ３は、導通
時、対応のビット線対の各ビット線にアレイ電源電圧Ｖ
ｃｃａを伝達する。
線対ＢＬＰ０ＬおよびＢＬＰ２Ｌそれぞれに対応して、
ビット線イコライズ指示信号ＢＬＥＱ＿Ｌに応答して活
性化されるビット線プリチャージ／イコライズ回路６Ｌ
−０および６Ｌ−２が配置される。これらのビット線プ
リチャージ／イコライズ回路６Ｌ−０および６Ｌ−２の
各々は、ビット線イコライズ指示信号ＢＬＥＱ＿Ｌの活
性化時導通するＮチャネルＭＯＳトランジスタＮ１−Ｎ
３を含む。ＮチャネルＭＯＳトランジスタＮ１は、導通
時対応のビット線対のビット線を電気的に短絡する。Ｎ
チャネルＭＯＳトランジスタＮ２およびＮ３は、導通
時、対応のビット線対の各ビット線にアレイ電源電圧Ｖ
ｃｃａを伝達する。
【００８５】これらのビット線対ＢＬＰ０ＬおよびＢＬ
Ｐ２Ｌは、それぞれビット線分離ゲート７Ｌ−０および
７Ｌ−２を介して共通ビット線対ＣＢＰ０およびＣＢＰ
２に結合される。ビット線分離ゲート７Ｌ−０および７
Ｌ−２の各々は、ビット線分離指示信号ＢＬＩ＿Ｌの活
性化時導通するトランスファーゲートＴＸ０およびＴＸ
１を含む。共通ビット線対ＣＢＰ０およびＣＢＰ２に対
しては、それぞれ、センスアンプ活性化信号ＳＡＥの活
性化時活性化され、対応の共通ビット線対の電圧を差動
増幅するセンスアンプ回路３−０および３−２が設けら
れる。
Ｐ２Ｌは、それぞれビット線分離ゲート７Ｌ−０および
７Ｌ−２を介して共通ビット線対ＣＢＰ０およびＣＢＰ
２に結合される。ビット線分離ゲート７Ｌ−０および７
Ｌ−２の各々は、ビット線分離指示信号ＢＬＩ＿Ｌの活
性化時導通するトランスファーゲートＴＸ０およびＴＸ
１を含む。共通ビット線対ＣＢＰ０およびＣＢＰ２に対
しては、それぞれ、センスアンプ活性化信号ＳＡＥの活
性化時活性化され、対応の共通ビット線対の電圧を差動
増幅するセンスアンプ回路３−０および３−２が設けら
れる。
【００８６】これらのセンスアンプ回路３−０および３
−２の各々は同一構成を有し、交差結合されるＭＯＳト
ランジスタＰＱ１およびＰＱ２と、交差結合されるＮチ
ャネルＭＯＳトランジスタＮＱ１およびＮＱ２と、セン
スアンプ活性化信号ＳＡＥの活性化に応答して導通し、
ＭＯＳトランジスタＮＱ１およびＮＱ２のソースノード
を接地ノードに結合するＮチャネルＭＯＳトランジスタ
ＮＱ３を含む。ＰチャネルＭＯＳトランジスタＰＱ１お
よびＰＱ２のソースは、アレイ電源電圧Ｖｃｃａを供給
するセンス電源ノードに結合される。
−２の各々は同一構成を有し、交差結合されるＭＯＳト
ランジスタＰＱ１およびＰＱ２と、交差結合されるＮチ
ャネルＭＯＳトランジスタＮＱ１およびＮＱ２と、セン
スアンプ活性化信号ＳＡＥの活性化に応答して導通し、
ＭＯＳトランジスタＮＱ１およびＮＱ２のソースノード
を接地ノードに結合するＮチャネルＭＯＳトランジスタ
ＮＱ３を含む。ＰチャネルＭＯＳトランジスタＰＱ１お
よびＰＱ２のソースは、アレイ電源電圧Ｖｃｃａを供給
するセンス電源ノードに結合される。
【００８７】したがって、このメモリアレイＭＡＬとセ
ンスアンプ帯ＳＡＢの構成は、ビット線対の構成を除い
て先の図１４に示す構成と同じである。単にセンスアン
プ回路３が接続するビット線の位置が異なるだけであ
り、各ビット線はすべて直線状に延在しており、レイア
ウトを大きく変更することなく、容易に、センスアンプ
回路とビット線との接続を変更することができる。
ンスアンプ帯ＳＡＢの構成は、ビット線対の構成を除い
て先の図１４に示す構成と同じである。単にセンスアン
プ回路３が接続するビット線の位置が異なるだけであ
り、各ビット線はすべて直線状に延在しており、レイア
ウトを大きく変更することなく、容易に、センスアンプ
回路とビット線との接続を変更することができる。
【００８８】図３は、センスアンプ帯ＳＡＢのコラム選
択ゲートと他方のメモリアレイの構成例を示す図であ
る。図３において、メモリアレイＭＡＲは、行列状に配
列されるツインセルユニットＭＵと、ツインセルユニッ
トＭＵの各行に対応して配置されるワード線ＷＬＲ＿０
−ＷＬＲ＿３と、ツインセルユニットＭＵの各ＤＲＡＭ
セルの列に対応して配置されるビット線ＢＬ０Ｒ−ＢＬ
３Ｒおよび／ＢＬ０Ｒ−／ＢＬ３Ｒを含む。ビット線Ｂ
Ｌ１Ｒおよび／ＢＬ１Ｒが、ビット線対ＢＬＰ１Ｒを構
成し、ビット線ＢＬ３ＲおよびＢＬ３Ｒがビット線対Ｂ
ＬＰ３Ｒを構成する。なお。メモリアレイＭＡＲにおい
ても多数のツインセルユニットＭＵ、多数のビット線対
ＢＬＰ＿Ｒ、およびワード線ＷＬＲが配置されるが、図
３においては、４行２列に配列されるツインセルユニッ
トに関連する部分の構成を代表的に示す。ＤＲＡＭセル
は、レイアウト単位に従って、２ビットずつ交互に各列
においてビット線ＢＬＲおよび／ＢＬＲに結合される。
択ゲートと他方のメモリアレイの構成例を示す図であ
る。図３において、メモリアレイＭＡＲは、行列状に配
列されるツインセルユニットＭＵと、ツインセルユニッ
トＭＵの各行に対応して配置されるワード線ＷＬＲ＿０
−ＷＬＲ＿３と、ツインセルユニットＭＵの各ＤＲＡＭ
セルの列に対応して配置されるビット線ＢＬ０Ｒ−ＢＬ
３Ｒおよび／ＢＬ０Ｒ−／ＢＬ３Ｒを含む。ビット線Ｂ
Ｌ１Ｒおよび／ＢＬ１Ｒが、ビット線対ＢＬＰ１Ｒを構
成し、ビット線ＢＬ３ＲおよびＢＬ３Ｒがビット線対Ｂ
ＬＰ３Ｒを構成する。なお。メモリアレイＭＡＲにおい
ても多数のツインセルユニットＭＵ、多数のビット線対
ＢＬＰ＿Ｒ、およびワード線ＷＬＲが配置されるが、図
３においては、４行２列に配列されるツインセルユニッ
トに関連する部分の構成を代表的に示す。ＤＲＡＭセル
は、レイアウト単位に従って、２ビットずつ交互に各列
においてビット線ＢＬＲおよび／ＢＬＲに結合される。
【００８９】ビット線対ＢＬＰ１ＲおよびＢＬＰ３Ｒそ
れぞれに対応して、ビット線プリチャージ／イコライズ
回路６Ｒ−１および６Ｒ−３が配設される。これらのビ
ット線プリチャージ／イコライズ回路６Ｒ−１および６
Ｒ−３は、ビット線イコライズ指示信号ＢＬＥＱ＿Ｒの
活性化時活性化され、対応のビット線対の各ビット線を
アレイ電源電圧Ｖｃｃａレベルにプリチャージしかつイ
コライズする。これらのビット線対ＢＬ１Ｒおよびおよ
びＢＬＰ３Ｒは、それぞれ、ビット線分離ゲート７Ｒ−
１および７Ｒ−３を介して共通ビット線対ＣＢＰ０およ
びＣＢＰ２に結合される。したがって、共通ビット線対
ＣＢＰ０およびＣＢＰ２には、メモリアレイＭＡＬおよ
びＭＡＲの１列ずれたビット線対が結合される。
れぞれに対応して、ビット線プリチャージ／イコライズ
回路６Ｒ−１および６Ｒ−３が配設される。これらのビ
ット線プリチャージ／イコライズ回路６Ｒ−１および６
Ｒ−３は、ビット線イコライズ指示信号ＢＬＥＱ＿Ｒの
活性化時活性化され、対応のビット線対の各ビット線を
アレイ電源電圧Ｖｃｃａレベルにプリチャージしかつイ
コライズする。これらのビット線対ＢＬ１Ｒおよびおよ
びＢＬＰ３Ｒは、それぞれ、ビット線分離ゲート７Ｒ−
１および７Ｒ−３を介して共通ビット線対ＣＢＰ０およ
びＣＢＰ２に結合される。したがって、共通ビット線対
ＣＢＰ０およびＣＢＰ２には、メモリアレイＭＡＬおよ
びＭＡＲの１列ずれたビット線対が結合される。
【００９０】メモリアレイＭＡＬの奇数ビット線対およ
びＭＡＲの偶数ビット線対は、それぞれの図示しない他
方端のセンスアンプ帯のセンスアンプ回路に図示しない
ビット線分離ゲートを介して結合される。これらのセン
スアンプ帯においては、従って、センスアンプ回路が、
「交互配置型シェアードセンスアンプ」構成に従ってで
配置される。
びＭＡＲの偶数ビット線対は、それぞれの図示しない他
方端のセンスアンプ帯のセンスアンプ回路に図示しない
ビット線分離ゲートを介して結合される。これらのセン
スアンプ帯においては、従って、センスアンプ回路が、
「交互配置型シェアードセンスアンプ」構成に従ってで
配置される。
【００９１】メモリアレイＭＡＲにおいて偶数ワード線
ＷＬＲ＿０またはＷＬＲ＿３が選択された場合には、ビ
ット線ＢＬ１Ｒ，／ＢＬ１ＲおよびＢＬ３Ｒ，／ＢＬ３
ＲにツインセルユニットＭＵの記憶データが読出され
る。一方、ワード線ＷＬＲ＿１またはＷＬＲ＿２が選択
された場合には、ビット線対ＢＬ０Ｒ、／ＢＬ０Ｒおよ
びＢＬ２Ｒおよび／ＢＬ２Ｒにツインセルユニットの記
憶データが読出される。したがって、図２および図３に
おいて、ワード線ＷＬ１＿Ｌ、ＷＬ２＿Ｌ、ＷＬＲ＿
０、およびＷＬＲ＿３のうちの１つが選択された場合に
は、このセンスアンプ帯ＳＡＢに含まれるセンスアンプ
回路３−０、３−２、…にツインセルユニットのデータ
が伝達されてセンス動作が行なわれる。
ＷＬＲ＿０またはＷＬＲ＿３が選択された場合には、ビ
ット線ＢＬ１Ｒ，／ＢＬ１ＲおよびＢＬ３Ｒ，／ＢＬ３
ＲにツインセルユニットＭＵの記憶データが読出され
る。一方、ワード線ＷＬＲ＿１またはＷＬＲ＿２が選択
された場合には、ビット線対ＢＬ０Ｒ、／ＢＬ０Ｒおよ
びＢＬ２Ｒおよび／ＢＬ２Ｒにツインセルユニットの記
憶データが読出される。したがって、図２および図３に
おいて、ワード線ＷＬ１＿Ｌ、ＷＬ２＿Ｌ、ＷＬＲ＿
０、およびＷＬＲ＿３のうちの１つが選択された場合に
は、このセンスアンプ帯ＳＡＢに含まれるセンスアンプ
回路３−０、３−２、…にツインセルユニットのデータ
が伝達されてセンス動作が行なわれる。
【００９２】センスアンプ帯ＳＡＢに含まれるセンスア
ンプ回路に接続されるビット線対を除くビット線は、ツ
インセルユニットのデータは読出されないため、プリチ
ャージ状態を維持する。たとえば、メモリアレイＭＡＬ
においてワード線ＷＬ１＿Ｌが選択された場合には、セ
ンスアンプ帯ＳＡＢにおいて、ビット線分離指示信号Ｂ
ＬＩ＿ＲをＬレベルに設定して、メモリアレイＭＡＲ
を、センスアンプ帯ＳＡＢのセンスアンプ回路から分離
する。メモリアレイＭＡＲに対するビット線イコライズ
指示信号ＢＬＥＱ＿Ｒは、活性状態を維持し、メモリア
レイＭＡＲを、プリチャージ状態に維持する。
ンプ回路に接続されるビット線対を除くビット線は、ツ
インセルユニットのデータは読出されないため、プリチ
ャージ状態を維持する。たとえば、メモリアレイＭＡＬ
においてワード線ＷＬ１＿Ｌが選択された場合には、セ
ンスアンプ帯ＳＡＢにおいて、ビット線分離指示信号Ｂ
ＬＩ＿ＲをＬレベルに設定して、メモリアレイＭＡＲ
を、センスアンプ帯ＳＡＢのセンスアンプ回路から分離
する。メモリアレイＭＡＲに対するビット線イコライズ
指示信号ＢＬＥＱ＿Ｒは、活性状態を維持し、メモリア
レイＭＡＲを、プリチャージ状態に維持する。
【００９３】メモリアレイＭＡＬにおいても、ワード線
ＷＬ１＿Ｌの選択時においては、ビット線ＢＬ１Ｌ，／
ＢＬ１Ｌ，ＢＬ３Ｌ，／ＢＬ３Ｌには、ツインセルユニ
ットのデータは読出されないため、これらのビット線Ｂ
Ｌ１Ｌ、／ＢＬ１Ｌ、ＢＬ３Ｌ，／ＢＬ３Ｌをプリチャ
ージ状態に維持する。したがって、このセンスアンプ帯
ＳＡＢにおいて、ビット線分離指示信号ＢＬＩ＿Ｒおよ
びＢＬＥＱ＿ＬをＬレベルに駆動し、ビット線分離指示
信号ＢＬＩ＿Ｌおよびビット線イコライズ指示信号ＢＬ
ＥＱ＿Ｒは、昇圧電圧Ｖｐｐレベルを維持する。すなわ
ち、このセンスアンプ帯ＳＡＢにおいて駆動される信号
線の数は、図１４に示す構成の１／２倍とすることがで
き、応じて信号線の充放電に要する消費電力を半減する
ことができる。
ＷＬ１＿Ｌの選択時においては、ビット線ＢＬ１Ｌ，／
ＢＬ１Ｌ，ＢＬ３Ｌ，／ＢＬ３Ｌには、ツインセルユニ
ットのデータは読出されないため、これらのビット線Ｂ
Ｌ１Ｌ、／ＢＬ１Ｌ、ＢＬ３Ｌ，／ＢＬ３Ｌをプリチャ
ージ状態に維持する。したがって、このセンスアンプ帯
ＳＡＢにおいて、ビット線分離指示信号ＢＬＩ＿Ｒおよ
びＢＬＥＱ＿ＬをＬレベルに駆動し、ビット線分離指示
信号ＢＬＩ＿Ｌおよびビット線イコライズ指示信号ＢＬ
ＥＱ＿Ｒは、昇圧電圧Ｖｐｐレベルを維持する。すなわ
ち、このセンスアンプ帯ＳＡＢにおいて駆動される信号
線の数は、図１４に示す構成の１／２倍とすることがで
き、応じて信号線の充放電に要する消費電力を半減する
ことができる。
【００９４】共通ビット線対ＣＢＰ０およびＣＢＰ２
は、コラム選択信号ＣＳＬ０およびＳＣＬ１に応答して
それぞれ導通するコラム選択ゲートＣＧ０およびＣＧ１
を介してグローバルデータ線ＧＩＯおよび／ＧＩＯに結
合される。活性化されるセンスアンプ帯に対して設けら
れるコラム選択信号のみを選択状態へ駆動するため、選
択メモリアレイの両側のセンスアンプ帯から各グロ‐バ
ルデータ線対あたり１つのセンスアンプ回路を選択する
ための４ビットのコラム選択信号ＣＳＬ＜３：０＞の１
つを活性化する必要がなく、活性化されたセンスアンプ
帯に対応して配置されたコラムデコーダを活性化してコ
ラムデコード動作を行ない、２ビットのコラム選択信号
ＣＳＬ＜１：０＞の１つを選択状態へ駆動する。これに
より、１つのコラムデコーダのみを活性化することによ
り、列選択に要する消費電力をさらに低減することがで
きる。
は、コラム選択信号ＣＳＬ０およびＳＣＬ１に応答して
それぞれ導通するコラム選択ゲートＣＧ０およびＣＧ１
を介してグローバルデータ線ＧＩＯおよび／ＧＩＯに結
合される。活性化されるセンスアンプ帯に対して設けら
れるコラム選択信号のみを選択状態へ駆動するため、選
択メモリアレイの両側のセンスアンプ帯から各グロ‐バ
ルデータ線対あたり１つのセンスアンプ回路を選択する
ための４ビットのコラム選択信号ＣＳＬ＜３：０＞の１
つを活性化する必要がなく、活性化されたセンスアンプ
帯に対応して配置されたコラムデコーダを活性化してコ
ラムデコード動作を行ない、２ビットのコラム選択信号
ＣＳＬ＜１：０＞の１つを選択状態へ駆動する。これに
より、１つのコラムデコーダのみを活性化することによ
り、列選択に要する消費電力をさらに低減することがで
きる。
【００９５】図４は、センスアンプ回路と内部データ線
との接続を概念的に示す図である。図４において、メモ
リアレイＭＡａ−ＭＡｄに対応してセンスアンプ帯ＳＡ
Ｂａ−ＳＡＢｄが配設される。センスアンプ帯ＳＡＢｄ
が、メモリアレイＭＡａおよびＭＡｂにより共有され、
センスアンプ帯ＳＡＢｃが、メモリアレイＭＡｂおよび
ＭＡｃにより共有される。センスアンプ帯ＳＡＢａは、
メモリアレイＭＡａと図示しないメモリアレイとにより
共有され、センスアンプ帯ＳＡＢｄが、メモリアレイＭ
Ａｃと図示しないメモリアレイとにより共有される。
との接続を概念的に示す図である。図４において、メモ
リアレイＭＡａ−ＭＡｄに対応してセンスアンプ帯ＳＡ
Ｂａ−ＳＡＢｄが配設される。センスアンプ帯ＳＡＢｄ
が、メモリアレイＭＡａおよびＭＡｂにより共有され、
センスアンプ帯ＳＡＢｃが、メモリアレイＭＡｂおよび
ＭＡｃにより共有される。センスアンプ帯ＳＡＢａは、
メモリアレイＭＡａと図示しないメモリアレイとにより
共有され、センスアンプ帯ＳＡＢｄが、メモリアレイＭ
Ａｃと図示しないメモリアレイとにより共有される。
【００９６】センスアンプ帯ＳＡＢａ−ＳＡＢｄそれぞ
れにおいて、センスアンプ回路３ａ、３ｂ、３ｃおよび
３ｄが配設される。１つのセンスアンプ帯における２つ
のセンスアンプ回路ごとに、内部データ線対（グローバ
ルデータ線対）ＧＩＯＰが配設される。これらの組をな
す２つのセンスアンプ回路は、対応のコラム選択ゲート
および共通のローカルデータ線対を介して、対応のグロ
ーバルデータ線対に結合される。図４においては、３つ
のグローバルデータ線対ＧＩＯＰ０−ＧＩＯＰ２を代表
的に示す。
れにおいて、センスアンプ回路３ａ、３ｂ、３ｃおよび
３ｄが配設される。１つのセンスアンプ帯における２つ
のセンスアンプ回路ごとに、内部データ線対（グローバ
ルデータ線対）ＧＩＯＰが配設される。これらの組をな
す２つのセンスアンプ回路は、対応のコラム選択ゲート
および共通のローカルデータ線対を介して、対応のグロ
ーバルデータ線対に結合される。図４においては、３つ
のグローバルデータ線対ＧＩＯＰ０−ＧＩＯＰ２を代表
的に示す。
【００９７】センスアンプ帯ＳＡＢａ−ＳＡＢｄそれぞ
れにおいて、２ビットのコラム選択信号ＣＳＬ＜１＞お
よびＣＳＬ＜０＞が伝達される。センスアンプ回路３各
々に対応してコラム選択ゲートＣＧが配置される。これ
らのコラム選択ゲートＣＧは、コラム選択信号ＣＳＬ＜
１：０＞に応答して選択的に導通する。センスアンプ回
路は、対応のコラム選択ゲートＣＧの導通時、対応のグ
ローバルデータ線対に結合される。１つのセンスアンプ
帯において、センスアンプ回路群に対し交互にコラム選
択信号ＣＳＬ＜０＞およびＣＳＬ＜１＞に応答して導通
するコラム選択ゲートＣＧ＿０およびＣＧ＿１が配設さ
れる。この図４に示すビット線の配置においては、図２
および図３に示す配置と異なり、隣接メモリアレイの同
一列のビット線対が同じセンスアンプ回路に結合され
る。このような配置であっても、後に詳細に説明するよ
うに、図２および３に示すような１列ずれて隣接メモリ
アレイのビット線対が同一センスアンプ回路に接続され
る構成と同様、１つのセンスアンプ帯の活性化のみを行
なうことにより、消費電流を低減することができる。こ
こでは、別のセンスアンプ回路の配置を示すために、同
一列のビット線対が同じセンスアンプ回路に接続される
場合の構成を示す。
れにおいて、２ビットのコラム選択信号ＣＳＬ＜１＞お
よびＣＳＬ＜０＞が伝達される。センスアンプ回路３各
々に対応してコラム選択ゲートＣＧが配置される。これ
らのコラム選択ゲートＣＧは、コラム選択信号ＣＳＬ＜
１：０＞に応答して選択的に導通する。センスアンプ回
路は、対応のコラム選択ゲートＣＧの導通時、対応のグ
ローバルデータ線対に結合される。１つのセンスアンプ
帯において、センスアンプ回路群に対し交互にコラム選
択信号ＣＳＬ＜０＞およびＣＳＬ＜１＞に応答して導通
するコラム選択ゲートＣＧ＿０およびＣＧ＿１が配設さ
れる。この図４に示すビット線の配置においては、図２
および図３に示す配置と異なり、隣接メモリアレイの同
一列のビット線対が同じセンスアンプ回路に結合され
る。このような配置であっても、後に詳細に説明するよ
うに、図２および３に示すような１列ずれて隣接メモリ
アレイのビット線対が同一センスアンプ回路に接続され
る構成と同様、１つのセンスアンプ帯の活性化のみを行
なうことにより、消費電流を低減することができる。こ
こでは、別のセンスアンプ回路の配置を示すために、同
一列のビット線対が同じセンスアンプ回路に接続される
場合の構成を示す。
【００９８】今、図４において、メモリアレイＭＡｂの
ワード線ＷＬが選択された状態を考える。このワード線
ＷＬに接続されるツインセルユニットＭＵのＤＲＭセル
ＭＣのデータは、センスアンプ帯ＳＡＢｃに配置される
センスアンプ回路３ｃに結合されるビット線対に読出さ
れる。したがって、この場合には、センスアンプ帯ＳＡ
Ｂｃのセンスアンプ回路３ｃを活性化する。残りのセン
スアンプ帯ＳＡＢａ、ＳＡＢｂおよびＳＡＢｄにおいて
は、すべてセンスアンプ回路３ａ、３ｂ、および３ｄを
非活性状態に維持する。センスアンプ帯ＳＡＢａ、ＳＡ
Ｂｂ、およびＳＡＢｄの非活性状態のときには、対応の
ビット線分離ゲートが導通状態にあり、またビット線プ
リチャージ／イコライズ回路が活性状態にある。センス
アンプ帯ＳＡＢｂに結合されるビット線対には、メモリ
セルデータは読出されないため、これらのセンスアンプ
帯ＳＡＢｂにおいてビット線プリチャージ／イコライズ
回路を活性化する。したがって、ツインセルユニットの
記憶データが読出されるビット線対の間には、一定の電
圧レベルに固定されるビット線が配置されて、ビット線
間の結合ノイズに対する１つのシールドとして機能し、
センス動作時のノイズの影響を抑制して、正確にセンス
動作を行なうことができる。
ワード線ＷＬが選択された状態を考える。このワード線
ＷＬに接続されるツインセルユニットＭＵのＤＲＭセル
ＭＣのデータは、センスアンプ帯ＳＡＢｃに配置される
センスアンプ回路３ｃに結合されるビット線対に読出さ
れる。したがって、この場合には、センスアンプ帯ＳＡ
Ｂｃのセンスアンプ回路３ｃを活性化する。残りのセン
スアンプ帯ＳＡＢａ、ＳＡＢｂおよびＳＡＢｄにおいて
は、すべてセンスアンプ回路３ａ、３ｂ、および３ｄを
非活性状態に維持する。センスアンプ帯ＳＡＢａ、ＳＡ
Ｂｂ、およびＳＡＢｄの非活性状態のときには、対応の
ビット線分離ゲートが導通状態にあり、またビット線プ
リチャージ／イコライズ回路が活性状態にある。センス
アンプ帯ＳＡＢｂに結合されるビット線対には、メモリ
セルデータは読出されないため、これらのセンスアンプ
帯ＳＡＢｂにおいてビット線プリチャージ／イコライズ
回路を活性化する。したがって、ツインセルユニットの
記憶データが読出されるビット線対の間には、一定の電
圧レベルに固定されるビット線が配置されて、ビット線
間の結合ノイズに対する１つのシールドとして機能し、
センス動作時のノイズの影響を抑制して、正確にセンス
動作を行なうことができる。
【００９９】選択（活性化）センスアンプ帯ＳＡＢｃに
対して設けられたコラムデコーダを活性化し、コラム選
択信号ＣＳＬ＜０＞およびＣＳＬ＜１＞の１つを活性化
する。応じて、センスアンプ帯ＳＡＢｃにおいて、コラ
ム選択ゲートＣＧ＿０およびＣＧ＿１の対において１つ
のコラム選択ゲートが導通し、対応のセンスアンプ回路
３ｃが対応のグローバルデータ線対ＧＩＯＰ（ＧＩＰ０
−ＧＩＰ２）に結合される。
対して設けられたコラムデコーダを活性化し、コラム選
択信号ＣＳＬ＜０＞およびＣＳＬ＜１＞の１つを活性化
する。応じて、センスアンプ帯ＳＡＢｃにおいて、コラ
ム選択ゲートＣＧ＿０およびＣＧ＿１の対において１つ
のコラム選択ゲートが導通し、対応のセンスアンプ回路
３ｃが対応のグローバルデータ線対ＧＩＯＰ（ＧＩＰ０
−ＧＩＰ２）に結合される。
【０１００】図５は、この発明の実施の形態１における
駆動信号線を概略的に示す図である。図５において、メ
モリアレイＭＡａ−ＭＡｄが配設される。メモリアレイ
ＭＡａ−ＭＡｄ各々に対応してロウデコーダＲＤａ−Ｒ
Ｄｄが配置される。メモリアレイＭＡｂにおいてワード
線ＷＬが選択される。このワード線ＷＬに接続されるツ
インセルユニットの記憶データは、センスアンプ帯ＳＡ
Ｂｃに結合されるビット線に読出される。メモリアレイ
ＭＡｂが、選択メモリアレイであっても、センスアンプ
帯ＳＡＢｂが非活性状態に維持されるため、メモリアレ
イＭＡａは、非活性状態のセンスアンプ帯ＳＡＢｂに結
合される。したがって、メモリアレイＭＡａをセンスア
ンプ帯ＳＡＢｂに結合するビット線分離指示信号ＢＬＩ
Ｒａは、Ｈレベル（昇圧電圧Ｖｐｐレベル）を維持す
る。
駆動信号線を概略的に示す図である。図５において、メ
モリアレイＭＡａ−ＭＡｄが配設される。メモリアレイ
ＭＡａ−ＭＡｄ各々に対応してロウデコーダＲＤａ−Ｒ
Ｄｄが配置される。メモリアレイＭＡｂにおいてワード
線ＷＬが選択される。このワード線ＷＬに接続されるツ
インセルユニットの記憶データは、センスアンプ帯ＳＡ
Ｂｃに結合されるビット線に読出される。メモリアレイ
ＭＡｂが、選択メモリアレイであっても、センスアンプ
帯ＳＡＢｂが非活性状態に維持されるため、メモリアレ
イＭＡａは、非活性状態のセンスアンプ帯ＳＡＢｂに結
合される。したがって、メモリアレイＭＡａをセンスア
ンプ帯ＳＡＢｂに結合するビット線分離指示信号ＢＬＩ
Ｒａは、Ｈレベル（昇圧電圧Ｖｐｐレベル）を維持す
る。
【０１０１】また、メモリアレイＭＡｂにおいて選択ツ
インセルユニットに結合されないビット線ＢＬおよび／
ＢＬは、その電圧レベルがプリチャージ電圧レベルに固
定される。したがってセンスアンプ帯ＳＡＢｂにおい
て、このメモリアレイＭＡｂに対するビット線イコライ
ズ指示信号ＢＬＥＱＬｂは、Ｈレベルを維持する。これ
らの信号線はしたがって充放電されない。したがって、
センスアンプ帯ＳＡＢｂにおいて充放電される信号線は
存在しない。
インセルユニットに結合されないビット線ＢＬおよび／
ＢＬは、その電圧レベルがプリチャージ電圧レベルに固
定される。したがってセンスアンプ帯ＳＡＢｂにおい
て、このメモリアレイＭＡｂに対するビット線イコライ
ズ指示信号ＢＬＥＱＬｂは、Ｈレベルを維持する。これ
らの信号線はしたがって充放電されない。したがって、
センスアンプ帯ＳＡＢｂにおいて充放電される信号線は
存在しない。
【０１０２】メモリアレイＭＡｂにおいては、選択ＤＲ
ＡＭセルに結合されるビット線ＲＢＬ（／ＲＢＬ）と、
その電圧レベルがプリチャージ状態に保持される非選択
ビット線ＦＢＬ（／ＦＢＬ）が交互に配設される。選択
ビット線ＲＢＬが、センスアンプ帯ＳＡＢｃに結合され
る。メモリアレイＭＡｂにおいては、ロウデコーダＲＤ
ｂにより、１つのワード線ＷＬが選択状態へ駆動され、
残りの非選択ワード線は、非選択状態を維持する。
ＡＭセルに結合されるビット線ＲＢＬ（／ＲＢＬ）と、
その電圧レベルがプリチャージ状態に保持される非選択
ビット線ＦＢＬ（／ＦＢＬ）が交互に配設される。選択
ビット線ＲＢＬが、センスアンプ帯ＳＡＢｃに結合され
る。メモリアレイＭＡｂにおいては、ロウデコーダＲＤ
ｂにより、１つのワード線ＷＬが選択状態へ駆動され、
残りの非選択ワード線は、非選択状態を維持する。
【０１０３】センスアンプ帯ＳＡＢｃにおいては、この
メモリアレイＭＡｂの選択ビット線ＲＢＬ（／ＲＢＬ）
に対して設けられたビット線プリチャージ／イコライズ
回路が非活性化されるため、メモリアレイＭＡｂに対す
るビット線イコライズ指示信号ＢＬＥＱＲｂが、接地電
圧レベルに駆動される。この場合、メモリアレイＭＡｃ
のセンスアンプ帯ＳＡＢｃに結合されるビット線を分離
する必要があり、このメモリアレイＭＡｃに対するビッ
ト線分離指示信号ＢＬＩＬｃが、Ｌレベルに駆動され
る。センスアンプ帯ＳＡＢｄは、非選択状態を維持す
る。
メモリアレイＭＡｂの選択ビット線ＲＢＬ（／ＲＢＬ）
に対して設けられたビット線プリチャージ／イコライズ
回路が非活性化されるため、メモリアレイＭＡｂに対す
るビット線イコライズ指示信号ＢＬＥＱＲｂが、接地電
圧レベルに駆動される。この場合、メモリアレイＭＡｃ
のセンスアンプ帯ＳＡＢｃに結合されるビット線を分離
する必要があり、このメモリアレイＭＡｃに対するビッ
ト線分離指示信号ＢＬＩＬｃが、Ｌレベルに駆動され
る。センスアンプ帯ＳＡＢｄは、非選択状態を維持す
る。
【０１０４】ツインセルユニットのデータをセンスアン
プ回路でセンスする場合には、１つのワード線、１／２
のビット線、１つのビット線分離指示信号ＢＬＩ、およ
び１つのビット線プリチャージ／イコライズ信号ＢＬＥ
Ｑが駆動される。したがって、１回のツインセルユニッ
トのデータ読出における全消費電荷Ｑ（ｔｏｔａｌ）
は、次式で示される。
プ回路でセンスする場合には、１つのワード線、１／２
のビット線、１つのビット線分離指示信号ＢＬＩ、およ
び１つのビット線プリチャージ／イコライズ信号ＢＬＥ
Ｑが駆動される。したがって、１回のツインセルユニッ
トのデータ読出における全消費電荷Ｑ（ｔｏｔａｌ）
は、次式で示される。
【０１０５】 Ｑ（ｔｏｔａｌ）＝ （Ｃ（ＷＬ）＋Ｃ（ＢＬＩ）＋Ｃ（ＢＬＥＱ））・Ｖｐｐ ＋Ｎ（ＢＬ）・Ｃ（ＢＬ）・Ｖｃｃａ／４ …（２） 上式（２）において、ビット線対について係数１／４が
存在するのは、メモリアレイにおいて、全ビット線対の
うちの１／２のビット線対が選択ツインセルメモリユニ
ットに結合され、これらの選択ビット線対において一方
のビット線のみが放電され、その放電動作完了後もとの
アレイ電源電圧Ｖｃｃレベルにリストアされるためであ
る。
存在するのは、メモリアレイにおいて、全ビット線対の
うちの１／２のビット線対が選択ツインセルメモリユニ
ットに結合され、これらの選択ビット線対において一方
のビット線のみが放電され、その放電動作完了後もとの
アレイ電源電圧Ｖｃｃレベルにリストアされるためであ
る。
【０１０６】したがって、この全消費電荷Ｑ（ｔｏｔａ
ｌ）は、両側のセンスアンプ帯を動作させる場合に比べ
て、ほぼ半分となり、消費電力を半減することが可能と
なる。
ｌ）は、両側のセンスアンプ帯を動作させる場合に比べ
て、ほぼ半分となり、消費電力を半減することが可能と
なる。
【０１０７】図６は、ツインセルユニットのデータ読出
時の各信号の状態を概略的に示す図である。図６におい
て、メモリアレイＭＡｂにおいてワード線ＷＬが選択さ
れ、ＤＲＡＭセルＭＣのデータが、ビット線ＢＬＬ０お
よび／ＢＬＬ０に示される場合の状態を一例として示
す。この状態においては、ビット線ＢＬＬ０および／Ｂ
ＬＬ０に対して設けられるビット線プリチャージ／イコ
ライズ回路（Ｐ／Ｅ）６Ｒａは非活性状態に設定する必
要があるため、ビット線イコライズ指示信号ＢＬＥＱＲ
ｂは、ＨレベルからＬレベルに駆動される。ビット線分
離ゲート７Ｒａは、導通状態を維持するため、ビット線
分離指示信号ＢＬＩＲａは、昇圧電圧レベルのＨレベル
を維持し、ビット線ＢＬＬ０および／ＢＬＬ０は、セン
スアンプ回路（ＳＡ）３Ｒに結合される。
時の各信号の状態を概略的に示す図である。図６におい
て、メモリアレイＭＡｂにおいてワード線ＷＬが選択さ
れ、ＤＲＡＭセルＭＣのデータが、ビット線ＢＬＬ０お
よび／ＢＬＬ０に示される場合の状態を一例として示
す。この状態においては、ビット線ＢＬＬ０および／Ｂ
ＬＬ０に対して設けられるビット線プリチャージ／イコ
ライズ回路（Ｐ／Ｅ）６Ｒａは非活性状態に設定する必
要があるため、ビット線イコライズ指示信号ＢＬＥＱＲ
ｂは、ＨレベルからＬレベルに駆動される。ビット線分
離ゲート７Ｒａは、導通状態を維持するため、ビット線
分離指示信号ＢＬＩＲａは、昇圧電圧レベルのＨレベル
を維持し、ビット線ＢＬＬ０および／ＢＬＬ０は、セン
スアンプ回路（ＳＡ）３Ｒに結合される。
【０１０８】一方、ビット線ＢＬＬ１および／ＢＬＬ１
には、データは読出されないため、このビット線ＢＬＬ
１および／ＢＬＬ１に対して設けられたビット線プリチ
ャージ／イコライズ回路６Ｌａは、活性状態を維持す
る。したがって、ビット線プリチャージ／イコライズ回
路６Ｌａに対して与えられるビット線イコライズ指示信
号ＢＬＥＱＬｂは、昇圧電圧レベルのＨレベルを維持す
る。またこのとき、ビット線分離ゲート７Ｌｂは導通状
態を維持しても何ら問題はなく、ビット線分離指示信号
ＢＬＩＲｂもＨレベルに保持される。したがって、ビッ
ト線ＢＬＬ１および／ＢＬＬ１が、センスアンプ回路３
Ｌに接続される。同様に、このセンスアンプ回路３Ｌを
共有するメモリアレイＭＡａのビット線も、センスアン
プ回路３Ｌに接続しても問題はないため、ビット線分離
指示信号ＢＬＩＲａはＨレベルに維持し、ビット線分離
ゲート７Ｌａは、導通状態を維持する。同様、センスア
ンプ回路３Ｌに対しては、センスアンプ活性化信号ＳＡ
ＥａはＬレベルに保持される。したがって、このセンス
アンプ帯ＳＡＢｂにおいては、信号はすべてスタンバイ
状態を維持する。
には、データは読出されないため、このビット線ＢＬＬ
１および／ＢＬＬ１に対して設けられたビット線プリチ
ャージ／イコライズ回路６Ｌａは、活性状態を維持す
る。したがって、ビット線プリチャージ／イコライズ回
路６Ｌａに対して与えられるビット線イコライズ指示信
号ＢＬＥＱＬｂは、昇圧電圧レベルのＨレベルを維持す
る。またこのとき、ビット線分離ゲート７Ｌｂは導通状
態を維持しても何ら問題はなく、ビット線分離指示信号
ＢＬＩＲｂもＨレベルに保持される。したがって、ビッ
ト線ＢＬＬ１および／ＢＬＬ１が、センスアンプ回路３
Ｌに接続される。同様に、このセンスアンプ回路３Ｌを
共有するメモリアレイＭＡａのビット線も、センスアン
プ回路３Ｌに接続しても問題はないため、ビット線分離
指示信号ＢＬＩＲａはＨレベルに維持し、ビット線分離
ゲート７Ｌａは、導通状態を維持する。同様、センスア
ンプ回路３Ｌに対しては、センスアンプ活性化信号ＳＡ
ＥａはＬレベルに保持される。したがって、このセンス
アンプ帯ＳＡＢｂにおいては、信号はすべてスタンバイ
状態を維持する。
【０１０９】一方、センスアンプ回路３Ｒは、メモリア
レイＭＡｃのビット線から分離する必要があるため、ビ
ット線分離ゲート７Ｒｂを非導通状態に設定する。した
がって、ビット線分離指示信号ＢＬＩＲｂが、Ｈレベル
からＬレベルに駆動される。メモリアレイＭＡｃにおい
て、ビット線プリチャージ／イコライズ回路６Ｌｂは活
性状態を維持するため、ビット線イコライズ指示信号Ｂ
ＬＥＱＲｃが、Ｈレベルを維持する。この状態では、メ
モリアレイＭＡｃは、センスアンプ帯ＳＡＢｃのセンス
アンプ回路３Ｒから切離されてプリチャージ状態に保持
される。
レイＭＡｃのビット線から分離する必要があるため、ビ
ット線分離ゲート７Ｒｂを非導通状態に設定する。した
がって、ビット線分離指示信号ＢＬＩＲｂが、Ｈレベル
からＬレベルに駆動される。メモリアレイＭＡｃにおい
て、ビット線プリチャージ／イコライズ回路６Ｌｂは活
性状態を維持するため、ビット線イコライズ指示信号Ｂ
ＬＥＱＲｃが、Ｈレベルを維持する。この状態では、メ
モリアレイＭＡｃは、センスアンプ帯ＳＡＢｃのセンス
アンプ回路３Ｒから切離されてプリチャージ状態に保持
される。
【０１１０】したがって、センスアンプ帯ＳＡＢｃにお
いて、ビット線分離指示信号ＢＬＩＲｂ（ＢＬＩＬｃ）
およびビット線イコライズ指示信号ＢＬＥＱＲｂが、Ｈ
レベルからＬレベルに駆動されて、ワード線ＷＬに接続
されるメモリセルデータのセンス動作が行なわれる。し
たがって、センスアンプ帯ＳＡＢｂが、スタンバイ状態
（プリチャージ状態）を維持するため、このセンスアン
プ帯ＳＡＢｂにおける消費電力を、削減することがで
き、応じて消費電流を低減することができる。
いて、ビット線分離指示信号ＢＬＩＲｂ（ＢＬＩＬｃ）
およびビット線イコライズ指示信号ＢＬＥＱＲｂが、Ｈ
レベルからＬレベルに駆動されて、ワード線ＷＬに接続
されるメモリセルデータのセンス動作が行なわれる。し
たがって、センスアンプ帯ＳＡＢｂが、スタンバイ状態
（プリチャージ状態）を維持するため、このセンスアン
プ帯ＳＡＢｂにおける消費電力を、削減することがで
き、応じて消費電流を低減することができる。
【０１１１】また、図６に示すように、ビット線ＢＬＬ
０および／ＢＬＬ０の間に、中間電圧レベルに固定され
たビット線ＢＬＬ１が配設される。他の選択ビット線対
（メモリセルに接続されるビット線対）においても同様
である。したがって、ビット線のセンス動作時におい
て、製造プロセスのばらつきなどにより、センス動作の
遅いセンスアンプ回路が存在した場合には、そのセンス
アンプ回路に接続されるビット線が、隣接するビット線
からのカップリングノイズの影響を受けて誤読出が発生
する可能性がある。しかしながら、このようなセンス動
作の遅いセンスアンプ回路が存在した場合においても、
充放電されるビット線の間に、スタンバイ状態にあり中
間電圧レベルに固定されるビット線が存在し、このスタ
ンバイ状態のビット線が結合ノイズに対するシールドと
して機能するため、このような結合ノイズは生じず、安
定にセンス動作を行なうことができる。
０および／ＢＬＬ０の間に、中間電圧レベルに固定され
たビット線ＢＬＬ１が配設される。他の選択ビット線対
（メモリセルに接続されるビット線対）においても同様
である。したがって、ビット線のセンス動作時におい
て、製造プロセスのばらつきなどにより、センス動作の
遅いセンスアンプ回路が存在した場合には、そのセンス
アンプ回路に接続されるビット線が、隣接するビット線
からのカップリングノイズの影響を受けて誤読出が発生
する可能性がある。しかしながら、このようなセンス動
作の遅いセンスアンプ回路が存在した場合においても、
充放電されるビット線の間に、スタンバイ状態にあり中
間電圧レベルに固定されるビット線が存在し、このスタ
ンバイ状態のビット線が結合ノイズに対するシールドと
して機能するため、このような結合ノイズは生じず、安
定にセンス動作を行なうことができる。
【０１１２】また、従来、このようなビット線間の結合
ノイズを抑制するために、ビット線対に交差部を設け、
各ビット線に同相ノイズが生じるように「ツイスト構
造」を備えるいわゆるツイストビット線構造が、結合ノ
イズ対策として採用されている。しかしながら、このよ
うに、１列離れたビット線を対とし、間のビット線をプ
リチャージ電圧レベルに保持することにより、ビット線
にツイスト構造を設ける必要がなく、各ビット線は直線
的に延在させるだけでよく、このビット線に交差部を設
けるための面積が不要となり、応じてアレイ面積を低減
することができる。また、交差部を設けるために、この
交差部を多層構造とすることが行なわれるが、個のよう
な交差のための多層構造を設ける必要がなく、製造工程
が簡略化される。
ノイズを抑制するために、ビット線対に交差部を設け、
各ビット線に同相ノイズが生じるように「ツイスト構
造」を備えるいわゆるツイストビット線構造が、結合ノ
イズ対策として採用されている。しかしながら、このよ
うに、１列離れたビット線を対とし、間のビット線をプ
リチャージ電圧レベルに保持することにより、ビット線
にツイスト構造を設ける必要がなく、各ビット線は直線
的に延在させるだけでよく、このビット線に交差部を設
けるための面積が不要となり、応じてアレイ面積を低減
することができる。また、交差部を設けるために、この
交差部を多層構造とすることが行なわれるが、個のよう
な交差のための多層構造を設ける必要がなく、製造工程
が簡略化される。
【０１１３】図７は、メモリアレイにおけるビット線対
とセンスアンプ回路の接続を概略的に示す図である。こ
の図７に示すメモリセル（ツインセルおよびＤＲＡＭセ
ル）の配置において、１つのセンスアンプ回路（ＳＡ）
には、隣接メモリアレイの１列ずれた位置のビット線対
が接続される。
とセンスアンプ回路の接続を概略的に示す図である。こ
の図７に示すメモリセル（ツインセルおよびＤＲＡＭセ
ル）の配置において、１つのセンスアンプ回路（ＳＡ）
には、隣接メモリアレイの１列ずれた位置のビット線対
が接続される。
【０１１４】ＤＲＡＭセルＭＣは、列方向において隣接
する２ビットのＤＲＡＭセルＭＣが１つのレイアウトユ
ニットＬＵを構成する。このレイアウトユニットＬＵ
が、２列において交互に各列に配置される。このレイア
ウトユニットＬＵを用いることにより、ＤＲＡＭセルＭ
Ｃのビット線コンタクトを２ビットのＤＲＡＭセルによ
り共有することができる。レイアウトユニットＬＵは、
行方向において１列おきに配設される。したがって、ワ
ード線選択時において、ワード線ＷＬＬ０−ＷＬＬ３の
４本のワード線を１つの単位として、繰返し、ツインセ
ルユニットＭＵが配設される。
する２ビットのＤＲＡＭセルＭＣが１つのレイアウトユ
ニットＬＵを構成する。このレイアウトユニットＬＵ
が、２列において交互に各列に配置される。このレイア
ウトユニットＬＵを用いることにより、ＤＲＡＭセルＭ
Ｃのビット線コンタクトを２ビットのＤＲＡＭセルによ
り共有することができる。レイアウトユニットＬＵは、
行方向において１列おきに配設される。したがって、ワ
ード線選択時において、ワード線ＷＬＬ０−ＷＬＬ３の
４本のワード線を１つの単位として、繰返し、ツインセ
ルユニットＭＵが配設される。
【０１１５】メモリアレイＭＡＬにおいて、ワード線Ｗ
ＬＬ０およびＷＬＬ３が選択される場合には、奇数ビッ
ト線ＢＬＬｏおよび／ＢＬＬｏに、ツインセルユニット
ＭＵのデータが読出される。ワード線ＷＬＬ１およびＷ
ＬＬ２が選択される場合には、偶数ビット線ＢＬＬｅお
よび／ＢＬＬｅにツインセルユニットＭＵの記憶データ
が読出される。ビット線ＢＬＬｅおよび／ＢＬＬｅが、
センスアンプ回路（ＳＡ）３Ｌに結合される。ビット線
ＢＬＬｏおよび／ＢＬＬｏは、図示しない他方端に配置
されたセンスアンプ回路に結合される。
ＬＬ０およびＷＬＬ３が選択される場合には、奇数ビッ
ト線ＢＬＬｏおよび／ＢＬＬｏに、ツインセルユニット
ＭＵのデータが読出される。ワード線ＷＬＬ１およびＷ
ＬＬ２が選択される場合には、偶数ビット線ＢＬＬｅお
よび／ＢＬＬｅにツインセルユニットＭＵの記憶データ
が読出される。ビット線ＢＬＬｅおよび／ＢＬＬｅが、
センスアンプ回路（ＳＡ）３Ｌに結合される。ビット線
ＢＬＬｏおよび／ＢＬＬｏは、図示しない他方端に配置
されたセンスアンプ回路に結合される。
【０１１６】一方、メモリアレイＭＡＲにおいても同様
のレイアウトで、ＤＲＡＭセルＭＣが配置される。この
メモリアレイＭＡＬおよびＭＡＲにおいて、ＤＲＡＭセ
ルの配置は同じである。したがって、４本のワード線Ｗ
ＬＲ０−ＷＬＲ３の組を周期として、ツインセルユニッ
トＭＵが列方向において繰返し配置される。このメモリ
アレイＭＡＲにおいては、ワード線ＷＬＲ０およびＷＬ
Ｒ３が選択された場合には、ツインセルユニットＭＵの
記憶データがビット線ＢＬＲｏおよび／ＢＬＲｏ上に読
出される。一方、ワード線ＷＬＲ１およびＷＬＲ２の１
つが選択された場合には、ツインセルユニットＭＵのデ
ータが、ビット線ＢＬＲｅおよび／ＢＬＲｅに読出され
る。
のレイアウトで、ＤＲＡＭセルＭＣが配置される。この
メモリアレイＭＡＬおよびＭＡＲにおいて、ＤＲＡＭセ
ルの配置は同じである。したがって、４本のワード線Ｗ
ＬＲ０−ＷＬＲ３の組を周期として、ツインセルユニッ
トＭＵが列方向において繰返し配置される。このメモリ
アレイＭＡＲにおいては、ワード線ＷＬＲ０およびＷＬ
Ｒ３が選択された場合には、ツインセルユニットＭＵの
記憶データがビット線ＢＬＲｏおよび／ＢＬＲｏ上に読
出される。一方、ワード線ＷＬＲ１およびＷＬＲ２の１
つが選択された場合には、ツインセルユニットＭＵのデ
ータが、ビット線ＢＬＲｅおよび／ＢＬＲｅに読出され
る。
【０１１７】メモリアレイＭＡＲにおいて、ビット線Ｂ
ＬＲｏおよび／ＢＬＲｏが、センスアンプ回路３Ｌに結
合され、一方、ビット線ＢＬＲｅおよび／ＢＬＲｅが、
センスアンプ回路３Ｒに結合される。したがって、セン
スアンプ回路（ＳＡ）において、隣接メモリアレイ間に
おいて１列ずれた位置のビット線対を結合することによ
り、メモリアレイＭＡＬおよびＭＡＲにおいて、偶数ビ
ット線ＢＬＬｅ，／ＢＬＬｅまたはＢＬＲｅ，／ＢＬＲ
ｅが選択された場合には、図の左側のセンスアンプ回路
でセンス動作が行なわれる。一方、奇数ビット線ＢＬＬ
ｏおよび／ＢＬＬｏまたはＢＬＲｏおよび／ＢＬＲｏ
に、ツインセルユニットの記憶データが読出された場合
には、選択メモリアレイの左側のセンスアンプ回路によ
りセンス動作が行なわれる。したがって、単位となるワ
ード線ＷＬＬ０−ＷＬＬ３およびＷＬＲ０−ＷＬＲ３の
位置に応じて、各メモリアレイにおいて、接続すべきセ
ンスアンプ帯を検出することができる。
ＬＲｏおよび／ＢＬＲｏが、センスアンプ回路３Ｌに結
合され、一方、ビット線ＢＬＲｅおよび／ＢＬＲｅが、
センスアンプ回路３Ｒに結合される。したがって、セン
スアンプ回路（ＳＡ）において、隣接メモリアレイ間に
おいて１列ずれた位置のビット線対を結合することによ
り、メモリアレイＭＡＬおよびＭＡＲにおいて、偶数ビ
ット線ＢＬＬｅ，／ＢＬＬｅまたはＢＬＲｅ，／ＢＬＲ
ｅが選択された場合には、図の左側のセンスアンプ回路
でセンス動作が行なわれる。一方、奇数ビット線ＢＬＬ
ｏおよび／ＢＬＬｏまたはＢＬＲｏおよび／ＢＬＲｏ
に、ツインセルユニットの記憶データが読出された場合
には、選択メモリアレイの左側のセンスアンプ回路によ
りセンス動作が行なわれる。したがって、単位となるワ
ード線ＷＬＬ０−ＷＬＬ３およびＷＬＲ０−ＷＬＲ３の
位置に応じて、各メモリアレイにおいて、接続すべきセ
ンスアンプ帯を検出することができる。
【０１１８】この場合、ワード線ＷＬＬ０およびＷＬＬ
３最下位ロウアドレスビットＲＡ＜０＞を“１”とし、
ワード線ＷＬＬ１およびＷＬＬ２の最下位ロウアドレス
ビットＲＡ＜０＞を“０”に設定する。同様、メモリア
レイＭＡＲにおいても、ワード線ＷＬＲ０およびＷＬＲ
３のロウアドレスの最下位ビットＲＡ＜０＞を“１”に
設定し、ワード線ＷＬＲ１およびＷＬＲ２のロウアドレ
スの最下位ビットＲＡ＜０＞を“０”に設定する。この
対応関係の場合、ロウアドレスの最下位ビットＲＡ＜０
＞が“１”であれば、選択メモリアレイを図の左側（ま
たは上側）のセンスアンプ帯に結合し、逆に最下位ロウ
アドレスビットＲＡ＜０＞が“０”であれば、選択メモ
リアレイを、その右側または下側のセンスアンプ帯に結
合してセンスアンプ回路を活性化する。最下位ロウアド
レスビットＲＡ＜０＞により、容易に、１つのセンスア
ンプ帯のみを活性化することができる。
３最下位ロウアドレスビットＲＡ＜０＞を“１”とし、
ワード線ＷＬＬ１およびＷＬＬ２の最下位ロウアドレス
ビットＲＡ＜０＞を“０”に設定する。同様、メモリア
レイＭＡＲにおいても、ワード線ＷＬＲ０およびＷＬＲ
３のロウアドレスの最下位ビットＲＡ＜０＞を“１”に
設定し、ワード線ＷＬＲ１およびＷＬＲ２のロウアドレ
スの最下位ビットＲＡ＜０＞を“０”に設定する。この
対応関係の場合、ロウアドレスの最下位ビットＲＡ＜０
＞が“１”であれば、選択メモリアレイを図の左側（ま
たは上側）のセンスアンプ帯に結合し、逆に最下位ロウ
アドレスビットＲＡ＜０＞が“０”であれば、選択メモ
リアレイを、その右側または下側のセンスアンプ帯に結
合してセンスアンプ回路を活性化する。最下位ロウアド
レスビットＲＡ＜０＞により、容易に、１つのセンスア
ンプ帯のみを活性化することができる。
【０１１９】図８は、１つのメモリマットの構成を概略
的に示す図である。図８において、メモリマットは、
（ｎ＋１）個のメモリアレイＭＡ０−ＭＡｎに分割され
る。メモリアレイＭＡ０−ＭＡｎの間に、センスアンプ
帯ＳＡＢ１−ＳＡＢｎが配置され、メモリアレイＭＡ０
およびＭＡｎの外側にそれぞれ、センスアンプ帯ＳＡＢ
０およびＳＡＢ（ｎ＋１）が配設される。メモリアレイ
ＭＡ０−ＭＡｎそれぞれに対応して、ロウデコーダＲＤ
０−ＲＤｎが配設され、センスアンプ帯ＳＡＢ０−ＳＡ
Ｂ（ｎ＋１）それぞれに対応して、コラムデコーダＣＤ
０−ＣＤ（ｎ＋１）が配設される。選択メモリアレイに
対応するロウデコーダが活性化されて行選択動作を行な
い、選択メモリアレイにおいて１本のワード線が選択状
態へ駆動される。この選択ワード線の最下位ロウアドレ
スビットの値に応じて、選択メモリアレイ（選択ワード
線を含むメモリアレイ）の両側のセンスアンプ帯の１つ
が活性化され、またこの活性化されたセンスアンプ帯に
対応するコラムデコーダが活性化されて列選択動作を行
なう。
的に示す図である。図８において、メモリマットは、
（ｎ＋１）個のメモリアレイＭＡ０−ＭＡｎに分割され
る。メモリアレイＭＡ０−ＭＡｎの間に、センスアンプ
帯ＳＡＢ１−ＳＡＢｎが配置され、メモリアレイＭＡ０
およびＭＡｎの外側にそれぞれ、センスアンプ帯ＳＡＢ
０およびＳＡＢ（ｎ＋１）が配設される。メモリアレイ
ＭＡ０−ＭＡｎそれぞれに対応して、ロウデコーダＲＤ
０−ＲＤｎが配設され、センスアンプ帯ＳＡＢ０−ＳＡ
Ｂ（ｎ＋１）それぞれに対応して、コラムデコーダＣＤ
０−ＣＤ（ｎ＋１）が配設される。選択メモリアレイに
対応するロウデコーダが活性化されて行選択動作を行な
い、選択メモリアレイにおいて１本のワード線が選択状
態へ駆動される。この選択ワード線の最下位ロウアドレ
スビットの値に応じて、選択メモリアレイ（選択ワード
線を含むメモリアレイ）の両側のセンスアンプ帯の１つ
が活性化され、またこの活性化されたセンスアンプ帯に
対応するコラムデコーダが活性化されて列選択動作を行
なう。
【０１２０】図９は、１つのセンスアンプ帯に対する制
御回路の構成を概略的に示す図である。この図９に示す
ローカルロウ系制御回路の構成においては、図７に示す
ようにロウアドレスビットＲＡ＜１＞が“１”の場合に
は、図８において選択メモリアレイの上側に配置される
センスアンプ帯によりセンス動作が行なわれ、最下位ロ
ウアドレスビットＲＡ＜１＞が、“０”のときには、図
８において選択メモリアレイの下側に配置されるセンス
アンプ帯でセンス動作が行なわれる。図９に示すローカ
ルロウ系制御回路は、センスアンプ帯ＳＡＢｉに対応し
て設けられており、このセンスアンプ帯ＳＡＢｉは、メ
モリアレイＳＭＡｉおよびＳＭＡｊ（ｊ＝ｉ＋１）によ
り共有される。
御回路の構成を概略的に示す図である。この図９に示す
ローカルロウ系制御回路の構成においては、図７に示す
ようにロウアドレスビットＲＡ＜１＞が“１”の場合に
は、図８において選択メモリアレイの上側に配置される
センスアンプ帯によりセンス動作が行なわれ、最下位ロ
ウアドレスビットＲＡ＜１＞が、“０”のときには、図
８において選択メモリアレイの下側に配置されるセンス
アンプ帯でセンス動作が行なわれる。図９に示すローカ
ルロウ系制御回路は、センスアンプ帯ＳＡＢｉに対応し
て設けられており、このセンスアンプ帯ＳＡＢｉは、メ
モリアレイＳＭＡｉおよびＳＭＡｊ（ｊ＝ｉ＋１）によ
り共有される。
【０１２１】図９において、ローカルロウ系制御回路
は、メモリアレイＭＡｉを特定するアレイ選択信号ＢＳ
ｉと最下位ロウアドレスビットの反転値ＺＲＡ＜０＞を
受けるＡＮＤ回路ＧＬと、最下位ロウアドレスビットＲ
Ａ＜０＞とメモリアレイＳＭＡｊを特定するアレイ選択
信号ＢＳｊを受けるＡＮＤ回路ＧＵと、ロウ活性化信号
ＲＡＣＴとＡＮＤ回路ＧＬの出力信号を受けてビット線
イコライズ指示信号ＢＬＥＱｉを生成するＮＡＮＤ回路
ＧＡ０と、ロウ活性化信号ＲＡＣＴとＡＮＤ回路ＧＵの
出力信号とを受けてビット線分離指示信号ＢＬＩｉを生
成するＮＡＮＤ回路ＧＡ１と、ロウ活性化信号ＲＡＣＴ
とＡＮＤ回路ＧＬの出力信号を受けてビット線分離指示
信号ＢＬＩｊを生成するＮＡＮＤ回路ＧＡ２と、ＡＮＤ
回路ＧＵの出力信号とロウ活性化信号ＲＡＣＴとを受け
てビット線イコライズ指示信号ＢＬＥＱｊを生成するＮ
ＡＮＤ回路ＧＡ３を含む。これらのＮＡＮＤ回路ＧＡ０
−ＧＡ３は、レベル変換機能を有し、それぞれ、ビット
線分離指示信号ＢＬＩｉおよびＢＬＩｊならびにビット
線イコライズ指示信号ＢＬＥＱｉおよびＢＬＥＱｊをそ
れぞれ、Ｈレベルのときには、昇圧電圧Ｖｐｐレベルに
駆動する。
は、メモリアレイＭＡｉを特定するアレイ選択信号ＢＳ
ｉと最下位ロウアドレスビットの反転値ＺＲＡ＜０＞を
受けるＡＮＤ回路ＧＬと、最下位ロウアドレスビットＲ
Ａ＜０＞とメモリアレイＳＭＡｊを特定するアレイ選択
信号ＢＳｊを受けるＡＮＤ回路ＧＵと、ロウ活性化信号
ＲＡＣＴとＡＮＤ回路ＧＬの出力信号を受けてビット線
イコライズ指示信号ＢＬＥＱｉを生成するＮＡＮＤ回路
ＧＡ０と、ロウ活性化信号ＲＡＣＴとＡＮＤ回路ＧＵの
出力信号とを受けてビット線分離指示信号ＢＬＩｉを生
成するＮＡＮＤ回路ＧＡ１と、ロウ活性化信号ＲＡＣＴ
とＡＮＤ回路ＧＬの出力信号を受けてビット線分離指示
信号ＢＬＩｊを生成するＮＡＮＤ回路ＧＡ２と、ＡＮＤ
回路ＧＵの出力信号とロウ活性化信号ＲＡＣＴとを受け
てビット線イコライズ指示信号ＢＬＥＱｊを生成するＮ
ＡＮＤ回路ＧＡ３を含む。これらのＮＡＮＤ回路ＧＡ０
−ＧＡ３は、レベル変換機能を有し、それぞれ、ビット
線分離指示信号ＢＬＩｉおよびＢＬＩｊならびにビット
線イコライズ指示信号ＢＬＥＱｉおよびＢＬＥＱｊをそ
れぞれ、Ｈレベルのときには、昇圧電圧Ｖｐｐレベルに
駆動する。
【０１２２】ローカルロウ系制御回路は、さらに、ＡＮ
Ｄ回路ＧＬおよびＧＵの出力信号を受けるＯＲ回路ＧＢ
０と、ＯＲ回路ＧＢ０の出力信号とメインセンスアンプ
活性化信号ＭＳＡＥを受けてセンスアンプ活性化信号Ｓ
ＡＥｉを生成するＡＮＤ回路ＧＣ０を含む。このセンス
アンプ活性化信号ＳＡＥｉは振幅がアレイ電源電圧Ｖｃ
ｃａレベルであり、対応のセンスアンプ帯ＳＡＢｉに設
けられたセンスアンプ回路を活性化時に活性化する。
Ｄ回路ＧＬおよびＧＵの出力信号を受けるＯＲ回路ＧＢ
０と、ＯＲ回路ＧＢ０の出力信号とメインセンスアンプ
活性化信号ＭＳＡＥを受けてセンスアンプ活性化信号Ｓ
ＡＥｉを生成するＡＮＤ回路ＧＣ０を含む。このセンス
アンプ活性化信号ＳＡＥｉは振幅がアレイ電源電圧Ｖｃ
ｃａレベルであり、対応のセンスアンプ帯ＳＡＢｉに設
けられたセンスアンプ回路を活性化時に活性化する。
【０１２３】ビット線分離指示信号ＢＬＩｉおよびビッ
ト線イコライズ指示信号ＢＬＥＱｉは、それぞれ、メモ
リアレイＭＡｉに対して設けられたビット線分離ゲート
およびビット線プリチャージ／イコライズ回路へ与えら
れる。ビット線分離指示信号ＢＬＩｊおよびビット線イ
コライズ指示信号ＢＬＥＱｊが、メモリアレイＭＡｊに
対して設けられたビット線分離ゲートおよびビット線プ
リチャージ／イコライズ回路へ、それぞれ、与えられ
る。
ト線イコライズ指示信号ＢＬＥＱｉは、それぞれ、メモ
リアレイＭＡｉに対して設けられたビット線分離ゲート
およびビット線プリチャージ／イコライズ回路へ与えら
れる。ビット線分離指示信号ＢＬＩｊおよびビット線イ
コライズ指示信号ＢＬＥＱｊが、メモリアレイＭＡｊに
対して設けられたビット線分離ゲートおよびビット線プ
リチャージ／イコライズ回路へ、それぞれ、与えられ
る。
【０１２４】この図９に示すローカルロウ系制御回路の
構成において、メモリアレイＭＡｉが選択されたときに
は、アレイ選択信号ＢＳｉがＨレベルの活性状態とな
り、一方、アレイ選択信号ＢＳｊはＬレベルを維持す
る。このとき、最下位ロウアドレス信号ビットＲＡ＜０
＞がＨレベルであり、補の最下位ロウアドレスビットＺ
ＲＡ＜０＞がＬレベルであり、メモリアレイＭＡｉの上
側のセンスアンプ帯でセンス動作が行なわれることを示
す場合には、ＡＮＤ回路ＧＬの出力信号はＬレベルであ
る。また、ＡＮＤ回路ＧＵの出力信号は、アレイ選択信
号ＢＳｊが、Ｌレベルであり、Ｌレベルを維持する。し
たがって、この状態においては、ビット線イコライズ指
示信号ＢＬＥＱｉおよびＢＬＥＱｊとビット線分離指示
信号ＢＬＩｉおよびＢＬＩｊは、すべて、昇圧電圧Ｖｐ
ｐレベルを維持する。
構成において、メモリアレイＭＡｉが選択されたときに
は、アレイ選択信号ＢＳｉがＨレベルの活性状態とな
り、一方、アレイ選択信号ＢＳｊはＬレベルを維持す
る。このとき、最下位ロウアドレス信号ビットＲＡ＜０
＞がＨレベルであり、補の最下位ロウアドレスビットＺ
ＲＡ＜０＞がＬレベルであり、メモリアレイＭＡｉの上
側のセンスアンプ帯でセンス動作が行なわれることを示
す場合には、ＡＮＤ回路ＧＬの出力信号はＬレベルであ
る。また、ＡＮＤ回路ＧＵの出力信号は、アレイ選択信
号ＢＳｊが、Ｌレベルであり、Ｌレベルを維持する。し
たがって、この状態においては、ビット線イコライズ指
示信号ＢＬＥＱｉおよびＢＬＥＱｊとビット線分離指示
信号ＢＬＩｉおよびＢＬＩｊは、すべて、昇圧電圧Ｖｐ
ｐレベルを維持する。
【０１２５】ＡＮＤ回路ＧＬおよびＧＵの出力信号はと
もにＬレベルであるため、メインセンスアンプ活性化信
号ＭＳＡＥがロウ活性化信号ＲＡＣＴの活性化に従って
所定時間経過後に活性化されても、ＡＮＤ回路ＧＣ０か
らのセンスアンプ活性化信号ＳＡＥｉはＬレベルを維持
し、センス動作は行なわれない。したがって、この状態
においては、メモリアレイＭＡｉが選択されても、選択
ワード線に接続するツインセルユニットの記憶データ
が、センスアンプ帯ＳＡＢｉに伝達されず、メモリアレ
イＭＡｉの上側に配置されたセンスアンプ帯ＳＡＢｉに
よりセンス動作が行なわれるときには、センスアンプ帯
ＳＡＢｉはプリチャージ状態を維持する。
もにＬレベルであるため、メインセンスアンプ活性化信
号ＭＳＡＥがロウ活性化信号ＲＡＣＴの活性化に従って
所定時間経過後に活性化されても、ＡＮＤ回路ＧＣ０か
らのセンスアンプ活性化信号ＳＡＥｉはＬレベルを維持
し、センス動作は行なわれない。したがって、この状態
においては、メモリアレイＭＡｉが選択されても、選択
ワード線に接続するツインセルユニットの記憶データ
が、センスアンプ帯ＳＡＢｉに伝達されず、メモリアレ
イＭＡｉの上側に配置されたセンスアンプ帯ＳＡＢｉに
よりセンス動作が行なわれるときには、センスアンプ帯
ＳＡＢｉはプリチャージ状態を維持する。
【０１２６】一方、アレイ選択信号ＢＳｉがＨレベルで
ありかつ補の最下位ロウアドレスビットＺＲＡ＜０＞が
Ｈレベルのときには、このメモリアレイＭＡｉの下側の
センスアンプ帯ＳＡＢｊにより、センス動作が行なわれ
ることが示される。アレイ選択信号ＢＳｊはＬレベルを
維持するため、ＮＡＮＤ回路ＧＡ３からのビット線イコ
ライズ指示信号ＢＬＥＱｊは、昇圧電圧Ｖｐｐレベルの
Ｈレベルを維持し、メモリアレイＭＡｊはプリチャージ
状態を維持する。
ありかつ補の最下位ロウアドレスビットＺＲＡ＜０＞が
Ｈレベルのときには、このメモリアレイＭＡｉの下側の
センスアンプ帯ＳＡＢｊにより、センス動作が行なわれ
ることが示される。アレイ選択信号ＢＳｊはＬレベルを
維持するため、ＮＡＮＤ回路ＧＡ３からのビット線イコ
ライズ指示信号ＢＬＥＱｊは、昇圧電圧Ｖｐｐレベルの
Ｈレベルを維持し、メモリアレイＭＡｊはプリチャージ
状態を維持する。
【０１２７】一方、ＡＮＤ回路ＧＬの出力信号がＨレベ
ルとなり、メモリアレイＭＡｉのセンス動作がセンスア
ンプ帯ＳＡＢｊを用いて行なわれることが示されるた
め、ＮＡＮＤ回路ＧＡ２の出力信号が、ロウ活性化信号
ＲＡＣＴがＨレベルとなるとＬレベルとなり、メモリア
レイＭＡｊが、センスアンプ帯ＳＡＢｊから分離され
る。また、ロウ活性化信号ＲＡＣＴがＨレベルに立上が
ると、ＮＡＮＤ回路ＧＡ０からのビット線イコライズ指
示信号ＢＬＥＱｉがＬレベルとなり、メモリアレイＭＡ
ｉにおける選択ビット線対（選択ワード線に接続するツ
インセルユニットが結合するビット線対）に対するプリ
チャージ動作が完了する。また、ＡＮＤ回路ＧＵの出力
信号はＬレベルであるため、ビット線分離指示信号ＢＬ
ＩｉはＨレベル（昇圧電圧Ｖｐｐレベル）を維持し、メ
モリアレイＭＡｉが、センスアンプ帯ＳＡＢｊに結合さ
れる。
ルとなり、メモリアレイＭＡｉのセンス動作がセンスア
ンプ帯ＳＡＢｊを用いて行なわれることが示されるた
め、ＮＡＮＤ回路ＧＡ２の出力信号が、ロウ活性化信号
ＲＡＣＴがＨレベルとなるとＬレベルとなり、メモリア
レイＭＡｊが、センスアンプ帯ＳＡＢｊから分離され
る。また、ロウ活性化信号ＲＡＣＴがＨレベルに立上が
ると、ＮＡＮＤ回路ＧＡ０からのビット線イコライズ指
示信号ＢＬＥＱｉがＬレベルとなり、メモリアレイＭＡ
ｉにおける選択ビット線対（選択ワード線に接続するツ
インセルユニットが結合するビット線対）に対するプリ
チャージ動作が完了する。また、ＡＮＤ回路ＧＵの出力
信号はＬレベルであるため、ビット線分離指示信号ＢＬ
ＩｉはＨレベル（昇圧電圧Ｖｐｐレベル）を維持し、メ
モリアレイＭＡｉが、センスアンプ帯ＳＡＢｊに結合さ
れる。
【０１２８】ＯＲ回路ＧＢ０は、ＡＮＤ回路ＧＬの出力
信号に従ってＨレベルの信号を出力するため、ロウ活性
化信号ＲＡＣＴが活性化されてから所定期間経過後に、
メインセンスアンプ活性化信号ＭＳＡＥが活性化される
と、ＡＮＤ回路ＧＣ０からのセンスアンプ活性化信号Ｓ
ＡＥｊが活性化されて、センスアンプ帯ＳＡＢｊのセン
スアンプ回路によりセンス動作が行なわれる。
信号に従ってＨレベルの信号を出力するため、ロウ活性
化信号ＲＡＣＴが活性化されてから所定期間経過後に、
メインセンスアンプ活性化信号ＭＳＡＥが活性化される
と、ＡＮＤ回路ＧＣ０からのセンスアンプ活性化信号Ｓ
ＡＥｊが活性化されて、センスアンプ帯ＳＡＢｊのセン
スアンプ回路によりセンス動作が行なわれる。
【０１２９】メモリアレイＭＡｊが選択された場合に
は、アレイ選択信号ＢＳｊがＨレベルとなる。最下位ロ
ウアドレスビットＲＡ＜０＞がＨレベルであり、このメ
モリアレイＭＡｊの上側に存在するセンスアンプ帯ＳＡ
Ｂｊを使用することを示すときには、ビット線分離指示
信号ＢＬＩｉがロウ活性化信号ＲＡＣＴの活性化に応答
してＬレベルとなり、メモリアレイＭＡｉがセンスアン
プ帯ＳＡＢｊから分離される。一方、ＡＮＤ回路ＧＬの
出力信号はＬレベルであり、ビット線分離指示信号ＢＬ
ＩｊはＨレベル（昇圧電圧Ｖｐｐレベル）を維持する。
は、アレイ選択信号ＢＳｊがＨレベルとなる。最下位ロ
ウアドレスビットＲＡ＜０＞がＨレベルであり、このメ
モリアレイＭＡｊの上側に存在するセンスアンプ帯ＳＡ
Ｂｊを使用することを示すときには、ビット線分離指示
信号ＢＬＩｉがロウ活性化信号ＲＡＣＴの活性化に応答
してＬレベルとなり、メモリアレイＭＡｉがセンスアン
プ帯ＳＡＢｊから分離される。一方、ＡＮＤ回路ＧＬの
出力信号はＬレベルであり、ビット線分離指示信号ＢＬ
ＩｊはＨレベル（昇圧電圧Ｖｐｐレベル）を維持する。
【０１３０】メモリアレイＭＡｉに対しては、ＡＮＤ回
路ＧＬの出力信号がＬレベルであり、ビット線イコライ
ズ指示信号ＢＬＥＱｉはＨレベルを維持し、メモリアレ
イＭＡｉがプリチャージ状態を維持する。したがって、
このメモリアレイＭＡｊにおける選択ビット線対に対す
るセンス動作が、このセンスアンプ帯ＳＡＢｊに含まれ
るセンスアンプ回路を用いて行なわれる。
路ＧＬの出力信号がＬレベルであり、ビット線イコライ
ズ指示信号ＢＬＥＱｉはＨレベルを維持し、メモリアレ
イＭＡｉがプリチャージ状態を維持する。したがって、
このメモリアレイＭＡｊにおける選択ビット線対に対す
るセンス動作が、このセンスアンプ帯ＳＡＢｊに含まれ
るセンスアンプ回路を用いて行なわれる。
【０１３１】したがって、図７に示すように、センスア
ンプ帯のセンスアンプ回路が、隣接メモリアレイの１列
ずれた位置のビット線対に結合される場合、メモリアレ
イＭＡ０−ＭＡｎにおいて、選択ワード線の位置に応じ
て、上側のセンスアンプ帯および下側のセンスアンプ帯
のいずれを使用するかが一義的に決定されるため、容易
に、選択ビット線対に結合するセンスアンプ帯を決定し
て、センス動作を行なうことができる。
ンプ帯のセンスアンプ回路が、隣接メモリアレイの１列
ずれた位置のビット線対に結合される場合、メモリアレ
イＭＡ０−ＭＡｎにおいて、選択ワード線の位置に応じ
て、上側のセンスアンプ帯および下側のセンスアンプ帯
のいずれを使用するかが一義的に決定されるため、容易
に、選択ビット線対に結合するセンスアンプ帯を決定し
て、センス動作を行なうことができる。
【０１３２】図１０は、ロウデコーダおよびコラムデコ
ーダ制御の構成の一例を示す図である。図１０におい
て、メモリアレイＭＡｉに対して設けられるロウデコー
ダＲＤｉは、アレイ選択信号ＢＳｉが活性化されると活
性化され、所定数のビットのロウアドレスＲＡ＜ｍ：０
＞をデコードして、対応のメモリアレイのワード線ＷＬ
を選択状態へ駆動する。一方、センスアンプ帯ＳＡＢｊ
に対して設けられるコラムデコーダＣＤｊは、対応のロ
ーカルロウ系制御回路（図９参照）のＯＲ回路ＧＢ０の
出力信号がＨレベルとなると活性化され、コラムアドレ
スビットＣＡをデコードし、２ビットのコラム選択信号
ＣＳＬ＜１：０＞を生成する。したがって、対応のセン
スアンプ帯が活性状態のときのみ、このコラムデコーダ
ＣＤｊを活性化してコラムアドレスＣＡに対するデコー
ド動作を行なってコラム選択信号ＣＳＬ＜１：０＞を生
成して、列選択を行なうことができる。
ーダ制御の構成の一例を示す図である。図１０におい
て、メモリアレイＭＡｉに対して設けられるロウデコー
ダＲＤｉは、アレイ選択信号ＢＳｉが活性化されると活
性化され、所定数のビットのロウアドレスＲＡ＜ｍ：０
＞をデコードして、対応のメモリアレイのワード線ＷＬ
を選択状態へ駆動する。一方、センスアンプ帯ＳＡＢｊ
に対して設けられるコラムデコーダＣＤｊは、対応のロ
ーカルロウ系制御回路（図９参照）のＯＲ回路ＧＢ０の
出力信号がＨレベルとなると活性化され、コラムアドレ
スビットＣＡをデコードし、２ビットのコラム選択信号
ＣＳＬ＜１：０＞を生成する。したがって、対応のセン
スアンプ帯が活性状態のときのみ、このコラムデコーダ
ＣＤｊを活性化してコラムアドレスＣＡに対するデコー
ド動作を行なってコラム選択信号ＣＳＬ＜１：０＞を生
成して、列選択を行なうことができる。
【０１３３】なお、ロウ活性化信号ＲＡＣＴは、行選択
動作を示すロウアクティブコマンドが与えられると、こ
の行選択動作期間中活性状態を維持する（プリチャージ
コマンドが与えられるまで）。アレイ選択信号ＢＳｉお
よびＢＳｊは、このロウ活性化信号ＲＡＣＴの活性化に
従って、ロウアドレスＲＡ＜ｍ：０＞に含まれるメモリ
アレイを特定するアレイ（ブロック）アドレスをデコー
ドして生成され、ロウ活性化信号ＲＡＣＴが活性状態の
間活性状態を維持する。
動作を示すロウアクティブコマンドが与えられると、こ
の行選択動作期間中活性状態を維持する（プリチャージ
コマンドが与えられるまで）。アレイ選択信号ＢＳｉお
よびＢＳｊは、このロウ活性化信号ＲＡＣＴの活性化に
従って、ロウアドレスＲＡ＜ｍ：０＞に含まれるメモリ
アレイを特定するアレイ（ブロック）アドレスをデコー
ドして生成され、ロウ活性化信号ＲＡＣＴが活性状態の
間活性状態を維持する。
【０１３４】この図９および図１０を示す構成を利用す
ることにより、活性化されるセンスアンプ帯においての
み、列選択動作を行なって、選択列に対応して配置され
たセンスアンプ回路を対応のグローバルデータ線対に結
合することができる。
ることにより、活性化されるセンスアンプ帯においての
み、列選択動作を行なって、選択列に対応して配置され
たセンスアンプ回路を対応のグローバルデータ線対に結
合することができる。
【０１３５】なお、図４に示すビット線とセンスアンプ
回路の配置の場合には、隣接メモリアレイの同一列の位
置のビット線対が、センスアンプ回路を共有する。この
場合、選択メモリアレイの位置に応じて、使用されるセ
ンスアンプ帯の位置が変更される。したがって、このメ
モリアレイの位置に応じて使用されるセンスアンプ帯の
位置が異なる場合、メモリアレイが偶数メモリアレイで
あるか奇数メモリアレイであるかに応じて使用するセン
スアンプ帯の位置が異なる。
回路の配置の場合には、隣接メモリアレイの同一列の位
置のビット線対が、センスアンプ回路を共有する。この
場合、選択メモリアレイの位置に応じて、使用されるセ
ンスアンプ帯の位置が変更される。したがって、このメ
モリアレイの位置に応じて使用されるセンスアンプ帯の
位置が異なる場合、メモリアレイが偶数メモリアレイで
あるか奇数メモリアレイであるかに応じて使用するセン
スアンプ帯の位置が異なる。
【０１３６】したがって、図９に示す構成において、各
センスアンプ帯に対し、使用するメモリアレイを特定す
る最下位ロウアドレスビットＺＲＡ＜０＞およびＲＡ＜
０＞を、奇数メモリアレイおよび偶数メモリアレイで交
換することにより、このような選択メモリアレイの位置
に応じて、使用されるセンスアンプ帯が上側のセンスア
ンプ帯または下側のセンスアンプ帯となる構成において
も容易に１つのセンスアンプ帯のみを活性化することが
できる。
センスアンプ帯に対し、使用するメモリアレイを特定す
る最下位ロウアドレスビットＺＲＡ＜０＞およびＲＡ＜
０＞を、奇数メモリアレイおよび偶数メモリアレイで交
換することにより、このような選択メモリアレイの位置
に応じて、使用されるセンスアンプ帯が上側のセンスア
ンプ帯または下側のセンスアンプ帯となる構成において
も容易に１つのセンスアンプ帯のみを活性化することが
できる。
【０１３７】例えば、図９に示す構成において、メモリ
アレイＭＡｉが、ロウアドレスビットＲＡ＜１＞が
“１”のときに下側センスアンプ帯を使用し、一方、メ
モリアレイＭＡｊが、最下位ロウアドレスビットＲＡ＜
１＞が“１”のときに、上側センスアンプ帯を使用する
場合、ＡＮＤ回路ＧＬに対し、最下位ロウアドレスビッ
トＲＡ＜０＞を、補の最下位ロウアドレスビットＺＲＡ
＜０＞に代えて与えればよい。
アレイＭＡｉが、ロウアドレスビットＲＡ＜１＞が
“１”のときに下側センスアンプ帯を使用し、一方、メ
モリアレイＭＡｊが、最下位ロウアドレスビットＲＡ＜
１＞が“１”のときに、上側センスアンプ帯を使用する
場合、ＡＮＤ回路ＧＬに対し、最下位ロウアドレスビッ
トＲＡ＜０＞を、補の最下位ロウアドレスビットＺＲＡ
＜０＞に代えて与えればよい。
【０１３８】また、逆に、メモリアレイＭＡｉが、最下
位ロウアドレスビットＲＡ＜０＞が、“０”のときに、
下側のセンスアンプ帯ＳＡＢｊを使用し、メモリアレイ
ＭＡｊが、最下位ロウアドレスビットＲＡ＜０＞が、
“１”のときに上側のセンスアンプ帯ＳＡＢｊを使用す
る場合には、図９に示す構成において、ＡＮＤ回路ＧＬ
に対し補の最下位ロウアドレスビットＺＲＡ＜０＞を与
え、かつＡＮＤ回路ＧＵに対し最下位ロウアドレスビッ
トＲＡ＜０＞を与える。
位ロウアドレスビットＲＡ＜０＞が、“０”のときに、
下側のセンスアンプ帯ＳＡＢｊを使用し、メモリアレイ
ＭＡｊが、最下位ロウアドレスビットＲＡ＜０＞が、
“１”のときに上側のセンスアンプ帯ＳＡＢｊを使用す
る場合には、図９に示す構成において、ＡＮＤ回路ＧＬ
に対し補の最下位ロウアドレスビットＺＲＡ＜０＞を与
え、かつＡＮＤ回路ＧＵに対し最下位ロウアドレスビッ
トＲＡ＜０＞を与える。
【０１３９】このメモリアレイの位置に応じて使用する
センスアンプ帯の位置が異なる場合、各メモリアレイに
ついて使用するセンスアンプ帯は、最下位ロウアドレス
を伝達する配線により容易にプログラムすることができ
る。
センスアンプ帯の位置が異なる場合、各メモリアレイに
ついて使用するセンスアンプ帯は、最下位ロウアドレス
を伝達する配線により容易にプログラムすることができ
る。
【０１４０】なお、最下位ロウアドレスビットＲＡ＜１
＞のビット値と使用されるセンスアンプ帯の対応関係
は、図７に示す対応関係と逆に設定されてもよい。ま
た、レイアウトの単位となるワード線ＷＬ０−ＷＬ３そ
れぞれに、２ビットの最下位ロウアドレス（０，０）、
（０，１）、（１，０）、および（１，１）が割当てら
れる場合、ＥＸＯＲ回路を用い、２ビットの最下位ロウ
アドレスビットをデコードして、そのデコード結果を、
図９に示すＡＮＤ回路ＧＬおよびＧＵへ最下位ロウアド
レスビットＲＡ＜０＞およびＺＲＡ＜０＞に代えて与え
ればよい。
＞のビット値と使用されるセンスアンプ帯の対応関係
は、図７に示す対応関係と逆に設定されてもよい。ま
た、レイアウトの単位となるワード線ＷＬ０−ＷＬ３そ
れぞれに、２ビットの最下位ロウアドレス（０，０）、
（０，１）、（１，０）、および（１，１）が割当てら
れる場合、ＥＸＯＲ回路を用い、２ビットの最下位ロウ
アドレスビットをデコードして、そのデコード結果を、
図９に示すＡＮＤ回路ＧＬおよびＧＵへ最下位ロウアド
レスビットＲＡ＜０＞およびＺＲＡ＜０＞に代えて与え
ればよい。
【０１４１】このＥＸＯＲ回路を利用する場合、ワード
線ＷＬ０またはＷＬ３の選択時においては、ＥＸＯＲ回
路の出力信号は、Ｌレベル（“０”）となり、ワード線
ＷＬ１またはＷＬ２の選択時においては、ＥＸＯＲ回路
の出力信号がＨレベル（“１”）となる。したがって、
このＥＸＯＲ回路の出力信号の論理レベルにより使用す
べきセンスアンプ帯の位置を特定することができる。
線ＷＬ０またはＷＬ３の選択時においては、ＥＸＯＲ回
路の出力信号は、Ｌレベル（“０”）となり、ワード線
ＷＬ１またはＷＬ２の選択時においては、ＥＸＯＲ回路
の出力信号がＨレベル（“１”）となる。したがって、
このＥＸＯＲ回路の出力信号の論理レベルにより使用す
べきセンスアンプ帯の位置を特定することができる。
【０１４２】センスアンプ回路とビット線との接続が図
７に示す構成の場合、ＥＸＯＲ回路の出力信号がＨレベ
ルであれば、使用されるセンスアンプ帯は、下側のセン
スアンプ帯であり、ＥＸＯＲ回路の出力信号がＬレベル
のときには、使用されるセンスアンプ帯は上側のセンス
アンプ帯である。したがって、ＥＸＯＲ回路の出力信号
を最下位ロウアドレスビットＺＲＡ＜０＞に代えて使用
し、ＥＸＯＲ回路の出力信号の反転信号を最下位ロウア
ドレスビットＲＡ＜０＞に代えて使用する。この場合、
デコード回路として、ＮＥＸＯＲ回路が使用されてもよ
い。メモリアレイの位置に応じて使用するセンスアンプ
帯の位置が変わる構成に対しても、同様にＥＸＯＲ回路
の出力信号を適用することができる。
７に示す構成の場合、ＥＸＯＲ回路の出力信号がＨレベ
ルであれば、使用されるセンスアンプ帯は、下側のセン
スアンプ帯であり、ＥＸＯＲ回路の出力信号がＬレベル
のときには、使用されるセンスアンプ帯は上側のセンス
アンプ帯である。したがって、ＥＸＯＲ回路の出力信号
を最下位ロウアドレスビットＺＲＡ＜０＞に代えて使用
し、ＥＸＯＲ回路の出力信号の反転信号を最下位ロウア
ドレスビットＲＡ＜０＞に代えて使用する。この場合、
デコード回路として、ＮＥＸＯＲ回路が使用されてもよ
い。メモリアレイの位置に応じて使用するセンスアンプ
帯の位置が変わる構成に対しても、同様にＥＸＯＲ回路
の出力信号を適用することができる。
【０１４３】また、上述の構成においては、ビット線
は、アレイ電源電圧Ｖｃｃａレベルにプリチャージされ
ている。しかしながら、このビット線のプリチャージ電
圧レベルは、アレイ電源電圧Ｖｃｃａの１／２の電圧レ
ベル、すなわちＶｃｃａ／２の電圧レベルに設定されて
もよい。また、さらに、これらのビット線プリチャージ
電圧が、接地電圧レベルであってもよい。接地電圧レベ
ルにビット線がプリチャージされる場合には、センスア
ンプ回路においては、交差結合されるＮチャネルＭＯＳ
トランジスタの共通ソースノードがセンス接地ノードに
結合され、交差結合されるＰチャネルＭＯＳトランジス
タの共通ソースノードがセンスアンプ活性化トランジス
タを介してセンス電源ノードに結合される。
は、アレイ電源電圧Ｖｃｃａレベルにプリチャージされ
ている。しかしながら、このビット線のプリチャージ電
圧レベルは、アレイ電源電圧Ｖｃｃａの１／２の電圧レ
ベル、すなわちＶｃｃａ／２の電圧レベルに設定されて
もよい。また、さらに、これらのビット線プリチャージ
電圧が、接地電圧レベルであってもよい。接地電圧レベ
ルにビット線がプリチャージされる場合には、センスア
ンプ回路においては、交差結合されるＮチャネルＭＯＳ
トランジスタの共通ソースノードがセンス接地ノードに
結合され、交差結合されるＰチャネルＭＯＳトランジス
タの共通ソースノードがセンスアンプ活性化トランジス
タを介してセンス電源ノードに結合される。
【０１４４】また、選択ワード線が、昇圧電圧Ｖｐｐレ
ベルではなく、周辺電源電圧Ｖｃｃｈレベルに駆動され
てもよい。
ベルではなく、周辺電源電圧Ｖｃｃｈレベルに駆動され
てもよい。
【０１４５】また、グローバルデータ線対は、読出デー
タを伝達するグローバル読出データ線と、書込データを
伝達する書込グローバルデータ線に分離されてもよい。
この内部でのＩＯ分離構成の場合、選択ビット線対を読
出グローバルデータ線対に結合する差動増幅型の読出ゲ
ートに対する読出コラムデコーダおよび選択ビット線対
を書込グローバルデータ線対に接続する書込選択ゲート
に対する書込コラムデコーダがそれぞれ別々に各センス
アンプ帯において設けられる。活性化されるセンスアン
プ帯に対してのみ、これらの読出コラムデコーダまたは
書込コラムデコーダを活性化する。ＩＯ分離構成におい
ても交差結合型のセンスアンプが配置されており、この
ＩＯ分離構成に対するセンスアンプ帯の制御としても、
上述の構成を利用することができる。
タを伝達するグローバル読出データ線と、書込データを
伝達する書込グローバルデータ線に分離されてもよい。
この内部でのＩＯ分離構成の場合、選択ビット線対を読
出グローバルデータ線対に結合する差動増幅型の読出ゲ
ートに対する読出コラムデコーダおよび選択ビット線対
を書込グローバルデータ線対に接続する書込選択ゲート
に対する書込コラムデコーダがそれぞれ別々に各センス
アンプ帯において設けられる。活性化されるセンスアン
プ帯に対してのみ、これらの読出コラムデコーダまたは
書込コラムデコーダを活性化する。ＩＯ分離構成におい
ても交差結合型のセンスアンプが配置されており、この
ＩＯ分離構成に対するセンスアンプ帯の制御としても、
上述の構成を利用することができる。
【０１４６】図１１（Ａ）は、アドレス入力部の構成を
概略的に示す図である。この図１１（Ａ）において、ア
ドレス入力回路５０へ、ロウアドレスおよびコラムアド
レスがアドレス信号ＡＤとして時分割多重化して与えら
れる。このアドレス入力回路５０からの内部アドレス信
号は、ロウアドレスラッチ５２およびコラムアドレスラ
ッチ５１へそれぞれ与えられる。コラムアドレスラッチ
５１は、コラムアドレスラッチ指示信号ＣＬに従ってア
ドレス入力回路５０からのアドレス信号をラッチして内
部コラムアドレス信号ＣＡＤを生成する。ロウアドレス
ラッチ５２は、アドレス入力回路５０からの内部アドレ
ス信号を、ロウアドレスラッチ指示信号ＲＡＬに従って
ラッチして内部ロウアドレス信号ＲＡＤを生成する。ロ
ウアドレスラッチ指示信号ＲＡＬは、ロウ活性化信号Ｒ
ＡＣＴの活性化に応答して所定期間活性化される。コラ
ムアドレスラッチ指示信号ＣＡＬは、列選択指示（コラ
ムアクセスコマンド）印加時に活性化される。
概略的に示す図である。この図１１（Ａ）において、ア
ドレス入力回路５０へ、ロウアドレスおよびコラムアド
レスがアドレス信号ＡＤとして時分割多重化して与えら
れる。このアドレス入力回路５０からの内部アドレス信
号は、ロウアドレスラッチ５２およびコラムアドレスラ
ッチ５１へそれぞれ与えられる。コラムアドレスラッチ
５１は、コラムアドレスラッチ指示信号ＣＬに従ってア
ドレス入力回路５０からのアドレス信号をラッチして内
部コラムアドレス信号ＣＡＤを生成する。ロウアドレス
ラッチ５２は、アドレス入力回路５０からの内部アドレ
ス信号を、ロウアドレスラッチ指示信号ＲＡＬに従って
ラッチして内部ロウアドレス信号ＲＡＤを生成する。ロ
ウアドレスラッチ指示信号ＲＡＬは、ロウ活性化信号Ｒ
ＡＣＴの活性化に応答して所定期間活性化される。コラ
ムアドレスラッチ指示信号ＣＡＬは、列選択指示（コラ
ムアクセスコマンド）印加時に活性化される。
【０１４７】図１１（Ｂ）は、アドレス入力の他の構成
を示す図である。図１１（Ｂ）において、アドレス入力
回路５３に対し、同時に外部からのロウアドレス信号Ｒ
ＡＤｅおよびＣＡＤｅが与えられる。アドレス入力回路
５３は、ラッチ指示信号ＡＬに従ってこれらの外部アド
レス信号ＣＡＤｅおよびＲＡＤｅをラッチし、内部コラ
ムアドレス信号ＣＡＤｉｎおよび内部ロウアドレス信号
ＲＡＤｉｎを生成する。ロウアドレスおよびコラムアド
レスがノンマルチプレクスで与えられる構成の場合、内
部での列選択開始タイミングを早くすることができ、高
速アクセスが可能となる。
を示す図である。図１１（Ｂ）において、アドレス入力
回路５３に対し、同時に外部からのロウアドレス信号Ｒ
ＡＤｅおよびＣＡＤｅが与えられる。アドレス入力回路
５３は、ラッチ指示信号ＡＬに従ってこれらの外部アド
レス信号ＣＡＤｅおよびＲＡＤｅをラッチし、内部コラ
ムアドレス信号ＣＡＤｉｎおよび内部ロウアドレス信号
ＲＡＤｉｎを生成する。ロウアドレスおよびコラムアド
レスがノンマルチプレクスで与えられる構成の場合、内
部での列選択開始タイミングを早くすることができ、高
速アクセスが可能となる。
【０１４８】交互配置型シェアードセンスアンプ構成に
おいて、１つのセンスアンプ帯のみを活性化する構成の
場合、アドレスマルチプレクス方式（図１１（Ａ）参
照）により、ロウアドレスとコラムアドレスとが別々に
時分割的に入力される場合には、コラムアドレスのみを
変化させてアクセスすることができる容量（ページサイ
ズ）が半分になる。しかしながら、１つのロウアドレス
に対して１つのコラムアドレスしかアクセスしないフル
ランダムアクセス方式の場合、および図１１（Ｂ）に示
すように、ロウアドレスおよびコラムアドレスを同時入
力してアクセスを行なう場合には、不必要なコラムアド
レスに対するメモリセルにアクセスする必要が全く生じ
ないため、消費電力を低減することができるという効果
を十分に享受することができる。
おいて、１つのセンスアンプ帯のみを活性化する構成の
場合、アドレスマルチプレクス方式（図１１（Ａ）参
照）により、ロウアドレスとコラムアドレスとが別々に
時分割的に入力される場合には、コラムアドレスのみを
変化させてアクセスすることができる容量（ページサイ
ズ）が半分になる。しかしながら、１つのロウアドレス
に対して１つのコラムアドレスしかアクセスしないフル
ランダムアクセス方式の場合、および図１１（Ｂ）に示
すように、ロウアドレスおよびコラムアドレスを同時入
力してアクセスを行なう場合には、不必要なコラムアド
レスに対するメモリセルにアクセスする必要が全く生じ
ないため、消費電力を低減することができるという効果
を十分に享受することができる。
【０１４９】なお、上述の説明においては、１つのセン
スアンプ帯において、２ビットのコラム選択信号ＣＳＬ
＜１：０＞が生成されている。しかしながら、１つのセ
ンスアンプ帯において、たとえば４ビットのコラム選択
信号ＣＳＬ＜３：０＞、ＣＳＬ＜８：０＞などのより多
くのビット数のコラム選択信号が用いられてもよい。こ
の場合においても、列選択が行なわれるセンスアンプ帯
のみを活性化するため、消費電力を低減することができ
る。
スアンプ帯において、２ビットのコラム選択信号ＣＳＬ
＜１：０＞が生成されている。しかしながら、１つのセ
ンスアンプ帯において、たとえば４ビットのコラム選択
信号ＣＳＬ＜３：０＞、ＣＳＬ＜８：０＞などのより多
くのビット数のコラム選択信号が用いられてもよい。こ
の場合においても、列選択が行なわれるセンスアンプ帯
のみを活性化するため、消費電力を低減することができ
る。
【０１５０】また、ＤＲＡＭセルの配置としては、斜め
方向に隣接するビット線コンタクトの行方向への投影し
た長さが、この行方向において隣接するビット線コンタ
クトもピッチの１／４となる「クォータピッチセル配
置」にＤＲＡＭセルが配置されていても、同様に本発明
を適用することができる。
方向に隣接するビット線コンタクトの行方向への投影し
た長さが、この行方向において隣接するビット線コンタ
クトもピッチの１／４となる「クォータピッチセル配
置」にＤＲＡＭセルが配置されていても、同様に本発明
を適用することができる。
【０１５１】
【発明の効果】以上のように、この発明に従えば、列ア
クセスが行なわれるセンスアンプ帯のみを活性化してお
り、他のセンスアンプ帯は、プリチャージ状態を維持し
ており、動作電流を大幅に低減することができる。
クセスが行なわれるセンスアンプ帯のみを活性化してお
り、他のセンスアンプ帯は、プリチャージ状態を維持し
ており、動作電流を大幅に低減することができる。
【０１５２】すなわち、２本のワード線および２本のビ
ット線あたり２つのメモリセルを配置しかつ１つの選択
ワード線により対をなすビット線の両者にメモリセルが
結合されるようにメモリセルを配置することにより、１
つのワード線選択のみで、ビット線対に相補メモリセル
データを読出すことができ、ツインセルモード時に選択
されるワード線の数を低減することができ、応じて消費
電流を低減することができる。
ット線あたり２つのメモリセルを配置しかつ１つの選択
ワード線により対をなすビット線の両者にメモリセルが
結合されるようにメモリセルを配置することにより、１
つのワード線選択のみで、ビット線対に相補メモリセル
データを読出すことができ、ツインセルモード時に選択
されるワード線の数を低減することができ、応じて消費
電流を低減することができる。
【０１５３】また、メモリアレイの両側に配置されるセ
ンスアンプ回路において、アドレス信号に従って、一方
のセンスアンプ回路のみを活性化することにより、セン
ス動作時の消費電流を低減することができる。
ンスアンプ回路において、アドレス信号に従って、一方
のセンスアンプ回路のみを活性化することにより、セン
ス動作時の消費電流を低減することができる。
【０１５４】また、ビット線電圧保持回路をアドレス信
号にしたがって選択的に一方のセンスアンプ回路群に対
して配置されたビット線電圧保持回路を活性状態とする
ことにより、ビット線電圧保持回路を駆動するための消
費電流を低減することができる。
号にしたがって選択的に一方のセンスアンプ回路群に対
して配置されたビット線電圧保持回路を活性状態とする
ことにより、ビット線電圧保持回路を駆動するための消
費電流を低減することができる。
【０１５５】また、この非活性状態のセンスアンプ回路
に対応して配置されるビット線電圧保持回路を、活性状
態に保持することにより、ビット線対を、プリチャージ
状態に維持することができ、このメモリアレイのビット
線をフローティング状態にすべて設定する必要なく、こ
の制御信号駆動のための消費電流を低減することができ
る。
に対応して配置されるビット線電圧保持回路を、活性状
態に保持することにより、ビット線対を、プリチャージ
状態に維持することができ、このメモリアレイのビット
線をフローティング状態にすべて設定する必要なく、こ
の制御信号駆動のための消費電流を低減することができ
る。
【０１５６】また、対をなすビット線の間に別の対のビ
ット線を配置することにより、センス動作時、この間に
配設されるプリチャージ状態のビット線を結合ノイズに
対するシールドとして使用することができ、ノイズの影
響を受けることなく安定にセンス動作を行なうことがで
きる。
ット線を配置することにより、センス動作時、この間に
配設されるプリチャージ状態のビット線を結合ノイズに
対するシールドとして使用することができ、ノイズの影
響を受けることなく安定にセンス動作を行なうことがで
きる。
【０１５７】また、隣接ビット線を別のビット線対とす
ることにより、同一行において、対をなすビット線に、
メモリセルを同時に結合することができ、従来のＤＲＡ
Ｍセルのレイアウトを変更することなくツインセルモー
ドで動作する半導体記憶装置を実現することができる。
ることにより、同一行において、対をなすビット線に、
メモリセルを同時に結合することができ、従来のＤＲＡ
Ｍセルのレイアウトを変更することなくツインセルモー
ドで動作する半導体記憶装置を実現することができる。
【０１５８】また、センスアンプ回路をメモリアレイの
両側に交互に対向して配置することにより、従来のシェ
アードセンスアンプ構成のレイアウトを大幅に変更する
ことなく、ツインセルモードの半導体記憶装置におい
て、消費電流を低減する構成を容易に実現することがで
きる。また、ビット線を全て直線的に延在させることに
より、ビット線の位置を交換するための交差部を設ける
ことなく、ビット線間結合ノイズに対するシールド配線
を配置することができ、容易にビット線結合ノイズに対
するセンスアンプの耐性を改善することができる。
両側に交互に対向して配置することにより、従来のシェ
アードセンスアンプ構成のレイアウトを大幅に変更する
ことなく、ツインセルモードの半導体記憶装置におい
て、消費電流を低減する構成を容易に実現することがで
きる。また、ビット線を全て直線的に延在させることに
より、ビット線の位置を交換するための交差部を設ける
ことなく、ビット線間結合ノイズに対するシールド配線
を配置することができ、容易にビット線結合ノイズに対
するセンスアンプの耐性を改善することができる。
【０１５９】また、複数のメモリアレイを有するメモリ
マットにおいてシェアードセンスアンプ構成を適用し、
かつ選択メモリアレイにおいて関連するセンスアンプ帯
においてアドレス信号に従って１本のセンスアンプ帯の
みを活性状態とし、他のセンスアンプ帯を非活性状態に
保持することにより、各制御信号の使用すべき信号数を
低減することができ、応じて消費電流を低減することが
できる。ツインセルモードで動作するため、低電源電圧
下でも、安定にさらに低消費電流で動作するツインセル
モードＤＲＡＭを実現することができる。
マットにおいてシェアードセンスアンプ構成を適用し、
かつ選択メモリアレイにおいて関連するセンスアンプ帯
においてアドレス信号に従って１本のセンスアンプ帯の
みを活性状態とし、他のセンスアンプ帯を非活性状態に
保持することにより、各制御信号の使用すべき信号数を
低減することができ、応じて消費電流を低減することが
できる。ツインセルモードで動作するため、低電源電圧
下でも、安定にさらに低消費電流で動作するツインセル
モードＤＲＡＭを実現することができる。
【０１６０】また、ビット線対に対応して配置されるビ
ット線電圧保持回路を、活性化されるセンスアンプ帯に
対応して配置されるビット線電圧保持回路のみを非活性
状態とすることにより、ビット線電圧保持回路駆動のた
めの消費電流を低減することができる。また、各ビット
線対において、非選択（メモリセルが接続されないビッ
ト線）をプリチャージ状態に維持することにより、この
選択ビット線のセンス動作時における結合ノイズに対す
るシールドとして使用することができ、ノイズの影響を
受けることなく安定にセンス動作を行なうことができ
る。ビット線を配置することにより、これらのビット線
を容易にシールド層として利用することができる。ま
た、隣接ビット線が異なるビット線対に含まれるため、
従来のＤＲＡＭセルのレイアウトを大幅に変更すること
なく容易に、１ワード線の選択でツインセルモード動作
を行う半導体記憶装置を実現することができる。
ット線電圧保持回路を、活性化されるセンスアンプ帯に
対応して配置されるビット線電圧保持回路のみを非活性
状態とすることにより、ビット線電圧保持回路駆動のた
めの消費電流を低減することができる。また、各ビット
線対において、非選択（メモリセルが接続されないビッ
ト線）をプリチャージ状態に維持することにより、この
選択ビット線のセンス動作時における結合ノイズに対す
るシールドとして使用することができ、ノイズの影響を
受けることなく安定にセンス動作を行なうことができ
る。ビット線を配置することにより、これらのビット線
を容易にシールド層として利用することができる。ま
た、隣接ビット線が異なるビット線対に含まれるため、
従来のＤＲＡＭセルのレイアウトを大幅に変更すること
なく容易に、１ワード線の選択でツインセルモード動作
を行う半導体記憶装置を実現することができる。
【０１６１】また、センスアンプ帯においてセンスアン
プ回路を交互に対向して配置することにより、センスア
ンプ回路のレイアウトを大幅に変更することなく従来の
シェアードセンスアンプ構成を利用して、一方のセンス
アンプ帯のみを活性化する構成を容易に実現することが
できる。
プ回路を交互に対向して配置することにより、センスア
ンプ回路のレイアウトを大幅に変更することなく従来の
シェアードセンスアンプ構成を利用して、一方のセンス
アンプ帯のみを活性化する構成を容易に実現することが
できる。
【０１６２】また、非選択のセンスアンプ帯に対して
は、ビット線電圧保持回路を活性状態に維持してビット
線を所定電圧レベルに保持することにより、このビット
線電圧保持回路を駆動するための回路の消費電力をも低
減することができる。
は、ビット線電圧保持回路を活性状態に維持してビット
線を所定電圧レベルに保持することにより、このビット
線電圧保持回路を駆動するための回路の消費電力をも低
減することができる。
【０１６３】また、１つのワード線が選択状態へ駆動さ
れるだけであり、２本のワード線を同時に選択する構成
に比べて、ワード線選択時の消費電力を低減することが
できる。
れるだけであり、２本のワード線を同時に選択する構成
に比べて、ワード線選択時の消費電力を低減することが
できる。
【０１６４】また、メモリセルが、２ビットのメモリセ
ルで構成され、またレイアウト単位が行方向に沿って各
列において１列おきに配列されかつ隣接列において２行
ずれて配置されており、従来のＤＲＡＭセルのレイアウ
トを利用して、容易に、低消費電流で動作するツインセ
ルモードＤＲＡＭを実現することができる。
ルで構成され、またレイアウト単位が行方向に沿って各
列において１列おきに配列されかつ隣接列において２行
ずれて配置されており、従来のＤＲＡＭセルのレイアウ
トを利用して、容易に、低消費電流で動作するツインセ
ルモードＤＲＡＭを実現することができる。
【０１６５】また、行アドレス信号と列アドレス信号と
が並行して与えられ、いわゆるアドレスノンマルチプレ
クス方式でアドレス信号を印加することにより、内部で
の列選択動作開始タイミングを速くすることができ、ま
た、選択列に対する行／列アクセスを行なうだけであ
り、消費電流を低減することができる。
が並行して与えられ、いわゆるアドレスノンマルチプレ
クス方式でアドレス信号を印加することにより、内部で
の列選択動作開始タイミングを速くすることができ、ま
た、選択列に対する行／列アクセスを行なうだけであ
り、消費電流を低減することができる。
【図１】 この発明に従う半導体記憶装置のメモリアレ
イのレイアウトを概略的に示す図である。
イのレイアウトを概略的に示す図である。
【図２】 この発明に従う半導体記憶装置の一方のメモ
リアレイとセンスアンプ帯の接続を示す図である。
リアレイとセンスアンプ帯の接続を示す図である。
【図３】 この発明に従う半導体記憶装置の他方のメモ
リアレイとセンスアンプ帯との接続の一例を示す図であ
る。
リアレイとセンスアンプ帯との接続の一例を示す図であ
る。
【図４】 この発明に従う半導体記憶装置におけるセン
スアンプ回路と内部データ線との接続を概略的に示す図
である。
スアンプ回路と内部データ線との接続を概略的に示す図
である。
【図５】 この発明におけるデータ読出時の駆動信号線
を概略的に示す図である。
を概略的に示す図である。
【図６】 この発明に従う半導体記憶装置におけるセン
スアンプ帯の各信号と接続センスアンプ帯との対応を概
略的に示す図である。
スアンプ帯の各信号と接続センスアンプ帯との対応を概
略的に示す図である。
【図７】 この発明に従う半導体記憶装置における選択
ワード線と接続センスアンプ回路との対応関係を示す図
である。
ワード線と接続センスアンプ回路との対応関係を示す図
である。
【図８】 この発明に従う半導体記憶装置のメモリマッ
トの構成を概略的に示す図である。
トの構成を概略的に示す図である。
【図９】 この発明に従う半導体記憶装置のローカルロ
ウ系制御回路の構成を概略的に示す図である。
ウ系制御回路の構成を概略的に示す図である。
【図１０】 この発明に従う半導体記憶装置のロウデコ
ーダおよびコラムデコーダの制御部の構成を概略的に示
す図である。
ーダおよびコラムデコーダの制御部の構成を概略的に示
す図である。
【図１１】 （Ａ）および（Ｂ）は、アドレスインター
フェイス部の構成を概略的に示す図である。
フェイス部の構成を概略的に示す図である。
【図１２】 従来のツインセルＤＲＡＭの要部の構成を
示す図である。
示す図である。
【図１３】 従来のツインセルユニットの電荷保持特性
を概略的に示す図である。
を概略的に示す図である。
【図１４】 従来のツインセルモードＤＲＡＭのアレイ
部の構成を概略的に示す図である。
部の構成を概略的に示す図である。
【図１５】 従来のツインセルモードＤＲＡＭのＨデー
タ読出時の信号波形を示す図である。
タ読出時の信号波形を示す図である。
【図１６】 図１４に示す半導体記憶装置のＬデータ読
出時の動作を示す信号波形図である。
出時の動作を示す信号波形図である。
【図１７】 従来のツインセルモードＤＲＡＭのメモリ
アレイのレイアウトを概略的に示す図である。
アレイのレイアウトを概略的に示す図である。
【図１８】 従来のツインセルモードＤＲＡＭのセンス
アンプ回路と内部データ線との接続を概略的に示す図で
ある。
アンプ回路と内部データ線との接続を概略的に示す図で
ある。
【図１９】 従来のツインセルモードＤＲＡＭにおける
駆動信号線を概略的に示す図である。
駆動信号線を概略的に示す図である。
３Ｌ１，３Ｌ２，３Ｒ０，３Ｒ２ センスアンプ回路、
ＭＵ ツインセルユニット、ＭＣａ，ＭＣａ，ＭＣ Ｄ
ＲＡＭセル、６Ｒ−１，６Ｒ−３，６Ｌ−０，６Ｌ−２
ビット線プリチャージ／イコライズ回路、７Ｌ−０，
７Ｌ−２，７Ｒ−１，７Ｒ−３ ビット線分離ゲート、
ＣＧ０，ＣＧ１ コラム選択ゲート、ＢＬＰ ビット線
対、３ａ，３ｂ，３ｃ，３ｄ,３Ｌ，３Ｒ センスアン
プ回路、ＣＧ＿０，ＣＧ＿１ コラム選択ゲート、ＳＡ
Ｂｂ−ＳＡＢｄ センスアンプ帯、ＭＡａ−ＭＡｄ メ
モリアレイ、６Ｌａ，６Ｒａ，６Ｌｂ ビット線プリチ
ャージ／イコライズ回路、７Ｌａ，７Ｌｂ，７Ｒａ，７
Ｒｂ ビット線分離ゲート、ＳＡＢ０−ＳＡＢ（ｎ＋
１） センスアンプ帯、ＭＡ０−ＭＡｎ メモリアレ
イ、ＣＤ０−ＣＤｎ＋１ コラムデコーダ、ＲＤ０−Ｒ
Ｄｎ ロウデコーダ、ＧＬ，ＧＵ，ＧＣ０ ＡＮＤ回
路、ＧＡ０−ＧＡ３ ＮＡＮＤ回路。
ＭＵ ツインセルユニット、ＭＣａ，ＭＣａ，ＭＣ Ｄ
ＲＡＭセル、６Ｒ−１，６Ｒ−３，６Ｌ−０，６Ｌ−２
ビット線プリチャージ／イコライズ回路、７Ｌ−０，
７Ｌ−２，７Ｒ−１，７Ｒ−３ ビット線分離ゲート、
ＣＧ０，ＣＧ１ コラム選択ゲート、ＢＬＰ ビット線
対、３ａ，３ｂ，３ｃ，３ｄ,３Ｌ，３Ｒ センスアン
プ回路、ＣＧ＿０，ＣＧ＿１ コラム選択ゲート、ＳＡ
Ｂｂ−ＳＡＢｄ センスアンプ帯、ＭＡａ−ＭＡｄ メ
モリアレイ、６Ｌａ，６Ｒａ，６Ｌｂ ビット線プリチ
ャージ／イコライズ回路、７Ｌａ，７Ｌｂ，７Ｒａ，７
Ｒｂ ビット線分離ゲート、ＳＡＢ０−ＳＡＢ（ｎ＋
１） センスアンプ帯、ＭＡ０−ＭＡｎ メモリアレ
イ、ＣＤ０−ＣＤｎ＋１ コラムデコーダ、ＲＤ０−Ｒ
Ｄｎ ロウデコーダ、ＧＬ，ＧＵ，ＧＣ０ ＡＮＤ回
路、ＧＡ０−ＧＡ３ ＮＡＮＤ回路。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/10 ６８１Ｂ ６８１Ｆ
Claims (15)
- 【請求項１】 行列状に配列される複数のメモリセルを
有するメモリアレイ、 各行に対応して配置され、各々に対応の行のメモリセル
が接続する複数のワード線、および各列に対応して配置
され、各々に対応の列のメモリセルが接続する複数のビ
ット線を備え、前記複数のビット線は、対をなして配置
され、さらにアドレス信号に従って、アドレス指定され
た行に対応して配置されたワード線を選択状態へ駆動す
るための行選択回路を備え、 前記メモリセルは、２本のワード線および２本のビット
線あたり２つのメモリセルが配置され、かつ１つの選択
ワード線により対をなすビット線の両者にメモリセルが
結合されるように配置される、半導体記憶装置。 - 【請求項２】 前記ビット線対に対応して配置され、活
性化時対応のビット線対のビット線の電位を差動増幅す
るための複数のセンスアンプ回路をさらに備え、前記複
数のセンスアンプ回路は、前記メモリアレイの一方側に
配置される複数の第１のセンスアンプ回路と、前記メモ
リアレイの他方側に配置される複数の第２のセンスアン
プ回路とを含み、さらに前記アドレス信号とセンスアン
プ活性化信号とに応答して、前記第１および第２のセン
スアンプ回路の一方のセンスアンプ回路を活性化しかつ
他方のセンスアンプ回路を非活性状態に保持するセンス
制御回路を備える、請求項１記載の半導体記憶装置。 - 【請求項３】 前記複数のビット線対は、前記第１のセ
ンスアンプ回路に対応して配置される第１のビット線対
と、前記第２のセンスアンプ回路に対応して配置される
第２のビット線対とを含み、 前記半導体記憶装置は、さらに前記第１のビット線対に
対応して配置され、活性化時対応の第１のビット線対を
所定の電圧レベルに保持するための第１のビット線電圧
保持回路と、 前記第２のビット線対に対応して配置され、活性化時対
応の第２のビット線対を前記所定電圧レベルに保持する
ための第２のビット線電圧保持回路と、 前記アドレス信号に従って、前記第１および第２のビッ
ト線電圧保持回路の一方を活性状態としかつ前記第１お
よび第２のビット線電圧保持回路の他方を非活性状態と
するためのビット線電圧制御回路を備える、請求項２記
載の半導体記憶装置。 - 【請求項４】 前記ビット線電圧制御回路は、前記アド
レス信号に応答して、前記第１および第２のセンスアン
プ回路のうちの活性化されるセンスアンプ回路に対応し
て配置されたビット線電圧保持回路を非活性状態としか
つ非活性化されるセンスアンプ回路に対応して配置され
るビット線電圧保持回路を活性状態に維持する、請求項
３記載の半導体記憶装置。 - 【請求項５】 前記第１のビット線対の間には前記第２
のビット線対のビット線が配置されかつ前記第２のビッ
ト線対の間には前記第１のビット線対のビット線が配置
される、請求項３記載の半導体記憶装置。 - 【請求項６】 前記第１のセンスアンプ回路と前記第２
のセンスアンプ回路とは、交互に前記メモリアレイの両
側に対向して配置される、請求項２記載の半導体記憶装
置。 - 【請求項７】 各前記ビット線は、列方向に沿って直線
的に延在して配置され、前記対をなすビット線の間に
は、別の対のビット線が配置される、請求項１記載の半
導体記憶装置。 - 【請求項８】 各々が行列状に配列される複数のメモリ
セルと、各行に対応して配置され、各々に対応の行のメ
モリセルが接続する複数のワード線と、各列に対応して
配置され、各々に対応の列のメモリセルが接続しかつ対
をなして配置される複数のビット線とを有する複数のメ
モリアレイを備え、各前記ビット線は、対応のメモリア
レイにおいて列方向に沿って直線状に延在して配置さ
れ、さらにアドレス信号に従って、アドレス指定された
行に対応して配置された選択ワード線を選択状態へ駆動
するための行選択回路を備え、 前記メモリセルは、各前記メモリアレイにおいて、２本
のワード線および２本のビット線あたり２つのメモリセ
ルが配置され、かつ１つの選択ワード線により対をなす
ビット線の両者にメモリセルが結合されるように配置さ
れ、 前記複数のメモリアレイの間に各々が隣接メモリアレイ
に共有されるように配置される複数のセンスアンプ帯を
備え、各前記センスアンプ帯は、対応のメモリアレイの
ビット線対に対応して配置されかつ各々が活性化時対応
のビット線対の電位を差動増幅するための複数のセンス
アンプ回路を有し、さらに前記アドレス信号に従って、
前記選択ワード線を含む選択メモリアレイのビット線対
を対応のセンスアンプ帯のセンスアンプ回路に結合し、
かつ前記選択メモリアレイとセンスアンプ帯をそれぞれ
共有する第１および第２のメモリアレイのうち第１のメ
モリアレイを前記選択メモリアレイと共有する第１のセ
ンスアンプ帯から切り離し、かつ前記第２のメモリアレ
イを前記選択メモリアレイと共有する第２のセンスアン
プ帯と結合するビット線分離制御回路、および前記アド
レス信号に従って、前記第１のセンスアンプ帯のセンス
アンプ回路を活性化しかつ前記第２のセンスアンプ帯の
センスアンプ回路を非活性状態に保持するセンス制御回
路を備える、半導体記憶装置。 - 【請求項９】 各前記ビット線対に対応して配置され、
活性化時対応のビット線対を所定の電圧レベルに保持す
るビット線電圧保持回路と、 前記第２のセンスアンプ帯に結合されるビット線対に対
応して配置されるビット線電圧保持回路を活性化しかつ
前記第１のセンスアンプ帯のセンスアンプ回路に結合さ
れるビット線対に対応して配置されるビット線電圧保持
回路を非活性化するビット線電圧制御回路をさらに備え
る、請求項８記載の半導体記憶装置。 - 【請求項１０】 各前記メモリアレイにおいて、前記複
数のビット線対は、対応の２つのセンスアンプ帯の一方
のセンスアンプ帯のセンスアンプ回路に対応して配置さ
れる第１のビット線対の組と、前記２つのセンスアンプ
帯の他方のセンスアンプ帯のセンスアンプ回路に対応し
て配置される第２のビット線対の組とを含み、前記第１
のビット線対の間には前記第２のビット線対のビット線
が配置され、かつ前記第２のビット線対の間には前記第
１のビット線対のビット線が配置される、請求項８記載
の半導体記憶装置。 - 【請求項１１】 前記２つのセンスアンプ帯において
は、行方向に沿ってセンスアンプ回路が交互に対向して
配置される、請求項１０記載の半導体記憶装置。 - 【請求項１２】 前記第２のセンスアンプ帯のセンスア
ンプ回路に結合されるビット線対を所定電圧レベルに保
持する回路をさらに備える、請求項８記載の半導体記憶
装置。 - 【請求項１３】 前記行選択回路は、前記アドレス信号
に従って、前記選択メモリアレイにおいて１つのワード
線を選択状態へ駆動する、請求項８記載の半導体記憶装
置。 - 【請求項１４】 前記メモリセルは、２ビットのメモリ
セルで構成されるレイアウト単位が行方向に沿って各列
において１列おきに配置されかつ隣接列においては、前
記レイアウト単位が２行ずれて配置される、請求項１ま
たは８記載の半導体記憶装置。 - 【請求項１５】 前記メモリセルの行を指定する行アド
レス信号と前記メモリセルの列を指定する列アドレス信
号とは，並行して与えられる，請求項１または８記載の
半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001090271A JP2002288981A (ja) | 2001-03-27 | 2001-03-27 | 半導体記憶装置 |
| US10/028,801 US20020141228A1 (en) | 2001-03-27 | 2001-12-28 | Low power consumption semiconductor memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001090271A JP2002288981A (ja) | 2001-03-27 | 2001-03-27 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002288981A true JP2002288981A (ja) | 2002-10-04 |
Family
ID=18945075
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001090271A Withdrawn JP2002288981A (ja) | 2001-03-27 | 2001-03-27 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US20020141228A1 (ja) |
| JP (1) | JP2002288981A (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| CN114155896B (zh) * | 2020-09-04 | 2024-03-29 | 长鑫存储技术有限公司 | 半导体装置 |
| CN116264089A (zh) * | 2021-12-15 | 2023-06-16 | 长鑫存储技术有限公司 | 存储器 |
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- 2001-03-27 JP JP2001090271A patent/JP2002288981A/ja not_active Withdrawn
- 2001-12-28 US US10/028,801 patent/US20020141228A1/en not_active Abandoned
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| US10497419B2 (en) | 2011-01-26 | 2019-12-03 | Semiconductor Energy Laboratory Co., Ltd. | Memory device and semiconductor device |
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| Publication number | Publication date |
|---|---|
| US20020141228A1 (en) | 2002-10-03 |
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