CN115810372A - 用于单端感测放大器的设备及方法 - Google Patents

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Abstract

用于单端感测放大器的设备、***及方法。存储器装置可包含用于沿着数字线读取存储器单元的电压的多个感测放大器。双端感测放大器耦合到两个数字线。单端感测放大器耦合到单个数字线。存储器阵列的边缘字线的所述存储器单元可交替地耦合到单端感测放大器或双端感测放大器。单端感测放大器的使用可减少用于所述阵列中的给定数目个存储器单元的占用面积。

Description

用于单端感测放大器的设备及方法
技术领域
本公开大体上涉及半导体装置，且更确切地说，涉及半导体存储器装置。确切地说，本公开涉及易失性存储器，例如动态随机存取存储器(DRAM)。
背景技术
信息可作为物理信号(例如，电容性元件上的电荷)存储在存储器的个别存储器单元上。当存取时，存储器单元可耦合到数字线(或位线)，而数字线又可耦合到感测放大器。与耦合到存储器单元的数字线一起，第二互补数字线也可耦合到感测放大器。互补数字线的使用可用于提供参考电压电平以更好地区分从存储器单元读取/写入到存储器单元的值。然而，这可能需要例如在存储器阵列的边缘使用专用的参考数字线，这可能会增加存储器阵列的大小。越来越需要尺寸减小的存储器装置。
发明内容
在一个方面中，本申请提供一种设备，包括：数字线；第一肠节点；第二肠节点；第一晶体管，其耦合在第一电压线与所述第一肠节点之间，其中栅极耦合到所述数字线；第二晶体管，其耦合在第二电压线与所述第一肠节点之间，其中栅极耦合到所述数字线；第三晶体管，其耦合在第三电压线与所述第二肠节点之间，其中栅极耦合到所述第一肠节点；第四晶体管，其耦合在第四电压线与所述第二肠节点之间，其中栅极耦合到所述第一肠节点；及第五晶体管，其耦合在所述数字线与所述第一肠节点之间，其中栅极耦合到控制信号。
在另一方面中，本申请提供一种设备，包括：存储器阵列，其包括第一字线及第二字线，每一字线包括相应的多个存储器单元，其中所述第一字线沿着所述存储器阵列的边缘定位；多个双端感测放大器，每一个沿着所述第一字线耦合到存储器单元且沿着所述第二字线耦合到存储器单元；多个单端感测放大器，每一个沿着所述第一字线耦合到存储器单元。
在另一方面中，本申请提供一种单端感测放大器，包括：第一反相器电路，其具有耦合到数字线的输入；及耦合到第一节点的输出；第二反相器电路，其具有耦合到所述第一节点的输入及耦合到第二节点的输出；及晶体管，其经配置以将所述数字线选择性地耦合到所述第一节点。
附图说明
图1是根据本公开的实施例的半导体装置的框图。
图2是根据本公开的一些实施例的存储器阵列的框图。
图3A到3B是根据本公开的一些实施例的单端感测放大器的示意图。
图4是根据本公开的一些实施例的实例感测操作的图表。
图5是根据本公开的一些实施例的单端感测放大器的示意图。
图6是根据本公开的一些实施例的单端感测放大器的示意图。
图7是根据本公开的一些实施例的单端感测放大器的示意图。
图8A到8D展示根据本公开的一些实施例的上拉及下拉驱动器。
图9是根据本公开的一些实施例的双端感测放大器及单端感测放大器的示意图。
具体实施方式
以下对某些实施例的描述在本质上仅是示例性的，且决不意图限制本公开的范围或其应用或用途。在对本发明的***及方法的实施例的以下详细描述中，参考形成本文的一部分的附图，以及借助于说明示出的其中可实践所描述的***及方法的特定实施例。足够详细地描述这些实施例，以使所属领域的技术人员能够实践当前公开的***及方法，且应理解，可利用其它实施例，且在不脱离本公开的精神及范围的情况下可进行结构及逻辑改变。此外，为清晰起见，某些特征的详细描述在其对于所属领域的技术人员来说将显而易见时将不予以论述，以免使本公开的实施例的描述混淆不清。因此，以下详细描述不应在限制性意义上理解，且本公开的范围仅由所附权利要求书限定。
存储器装置可包含存储器阵列，所述存储器阵列包含多个存储器单元，所述存储器单元中的每一个可存储信息。举例来说，每个存储器单元可存储单个位的信息。存储器单元可定位在字线(行)与数字线(位线/列)的交叉点处。每个字线可与行地址相关联，并且每个数字线可与列地址相关联。因此，存储器单元可由其行及列地址指定。当存取存储器单元(例如，读取或写入操作)时，存储器单元可经由位线耦合到感测放大器。举例来说，在读取操作中，存储于存储器单元中的值(例如，作为电容性电荷)可改变位线的电压。感测放大器可检测到这种变化，将电压放大到***电平(例如，表示逻辑高的电压或表示逻辑低的电压)，然后沿着本地输入/输出线(LIO)及全局输入/输出线(GIO)提供这些电压到读取/写入放大器，进而可将电压发送到存储器的数据端子。在实例写入操作期间，所述过程通常可反转(例如，从GIO到LIO，到感测放大器到位线到存储器单元)。
在常规存储器装置中，感测放大器可使用互补的双端架构。在双端架构中，感测放大器可耦合到第一数字线及第二数字线，所述第一数字线耦合到所存取的存储器单元。第二数字线可用作参考。互补数字线的使用可用于区分不同电压(例如，通过比较互补值)。双端感测放大器可耦合在一对相邻字线之间，其中两个耦合数字线耦合到两个字线的相应存储器单元。在操作期间，可激活一个字线以沿着第一数字线从激活的存储器单元读出数据，而第二数字线可充当参考。然而，这可能会沿着存储器阵列的边缘出现问题，因为第一行及最后一行不具有沿着外侧的另一行。在常规存储器中，这可导致沿着外部边缘的字线具有一半存储器单元。由于对尺寸减小的存储器装置的需求越来越多，因此具有单端感测放大器可能是有用的，例如以允许增加边缘字线中的存储器单元的密度。
本公开涉及用于单端感测放大器的设备、***及方法。常规的双端感测放大器可具有两个输入端子，一个输入端子耦合到承载基于存储在存储器单元中的数据的电压的数字线，并且一个输入端子耦合到参考(例如，沿着耦合到参考电压的数字线)。单端感测放大器可具有单个输入端子，所述单个输入端子耦合到承载基于数据的电压的数字线。单端感测放大器可包含第一反相器，所述第一反相器具有耦合到数字线的输入及耦合到第一肠节点的输出。第一肠节点可耦合到第二反相器的输入，所述第二反相器具有耦合到第二肠节点的输出节点。第二肠节点耦合到第一反相器的输入。单端感测放大器可具有受沿着数字线的电压扰动的亚稳定状态。基于亚稳定状态如何受到干扰，单端感测放大器可将数字线驱动到表示高或低逻辑电平的电压。然后，数字线可耦合到本地输入/输出线(LIO)以指示从存储器单元读取的值。
在实例应用中，存储器阵列可包含第一及第二字线，其中第一字线是存储器阵列的边缘字线。一组双端感测放大器可安置在第一及第二字线之间。双端感测放大器中的每一个具有一对输入端子，一个输入端子耦合到第一字线上的存储器单元且第二输入耦合到第二字线上的存储器单元。一组单端感测放大器可紧邻第一字线(例如，但不紧邻第二字线)安置。单端感测放大器可各自具有沿着第一字线耦合到存储器单元的单个输入端子。因此，沿着第一字线的每个存储器单元可耦合到单端或双端感测放大器(例如，沿着字线交替地)。沿着第一字线可存在与沿着第二字线一样多的存储器单元。
图1是根据本公开的实施例的半导体装置的框图。半导体装置100可为半导体存储器装置，例如集成在单个半导体芯片上的DRAM装置。
半导体装置100包含存储器阵列118。存储器阵列118展示为包含多个存储器存储体。在图1的实施例中，存储器阵列118展示为包含八个存储器存储体BANK0到BANK7。在其它实施例的存储器阵列118中可包含更多或更少存储体。每个存储器存储体包含多个字线WL、多个位线BLT，及布置在多个字线WL与多个位线BLT的相交点处的多个存储器单元MC。字线WL的选择由行解码器108执行，且位线BLT的选择由列解码器110执行。在图1的实施例中，行解码器108包含用于每个存储器存储体的相应行解码器，且列解码器110包含用于每个存储器存储体的相应列解码器。位线BLT耦合到相应感测放大器(SAMP)。来自位线BLT的读取数据由感测放大器SAMP放大，并且通过本地数据线(LIO)、传送门(TG)及全局数据线(GIO)传递到读取/写入放大器120。相反地，从读取/写入放大器120输出的写入数据通过互补主数据线GIO、传送门TG及互补本地数据线LIO传递到感测放大器SAMP，且写入在耦合到位线BLT的存储器单元MC中。
存储器装置100可包含单端感测放大器及双端感测放大器的混合，所述单端感测放大器耦合到单个位线或数字线BLT，所述双端感测放大器耦合到两个数字线BLT及BLB。本文中更详细地描述不同类型的感测放大器及其在存储器装置中的布置的实例。
半导体装置100可采用例如焊盘的多个外部端子，其包含命令及地址(C/A)端子，其耦合到命令及地址总线以接收命令及地址；时钟端子，其用于接收时钟CK及/CK；数据端子DQ，其耦合到数据总线以提供数据；及电源端子，其用于接收电源电势VDD、VSS、VDDQ及VSSQ。
为时钟端子供应外部时钟CK及/CK，所述外部时钟被提供到输入电路112。外部时钟可互补。输入电路112基于CK及/CK时钟产生内部时钟ICLK。将ICLK时钟提供到命令解码器106及内部时钟产生器114。内部时钟产生器114基于ICLK时钟提供各种内部时钟LCLK。LCLK时钟可用于各种内部电路的定时操作。将内部数据时钟LCLK提供到输入/输出电路122，以对包含在输入/输出电路122中的电路的操作进行定时，例如提供到数据接收器以对写入数据的接收进行定时。输入/输出电路122可包含多个接口连接，所述接口连接中的每一个可耦合到DQ衬垫中的一个(例如，可充当到装置100的外部连接的焊盘)。
C/A端子可供应有存储器地址。经由命令/地址输入电路102将供应给C/A端子的存储器地址传递到地址解码器104。地址解码器104接收地址且将经解码的行地址XADD供应到行解码器108且将经解码的列地址YADD供应到列解码器110。列解码器110可提供列选择信号CS，所述列选择信号可激活感测放大器SAMP中的所选择感测放大器。地址解码器104还可供应经解码的存储体地址BADD，其可指示含有经解码的行地址XADD及列地址YADD的存储器阵列118的存储体。可为C/A端子供应命令。命令的实例包含用于控制各种操作的定时的定时命令、用于存取存储器的存取命令，例如用于执行读取操作的读取命令及用于执行写入操作的写入命令，以及其它命令及操作。存取命令可与用于指示待存取的存储器单元的一或多个行地址XADD、列地址YADD及存储体地址BADD相关联。
命令可以作为内部命令信号经由命令/地址输入电路102提供到命令解码器106。命令解码器106包含用于对内部命令信号进行解码以生成用于执行操作的各个内部信号及命令的电路。举例来说，命令解码器106可提供用于选择字线的行命令信号及用于选择位线的列命令信号。
装置100可接收作为读取命令的存取命令。当接收到读取命令并且随着读取命令及时供应存储体地址、行地址及列地址时，从存储器阵列118中对应于行地址及列地址的存储器单元读取读取数据。读取命令由命令解码器106接收，所述命令解码器106提供内部命令，使得将读取数据从存储器阵列118提供到读取/写入放大器120。读取数据沿着数据总线提供并且经由输入/输出电路122从数据端子DQ输出到外部。
装置100可接收作为写入命令的存取命令。当接收到写入命令且随着写入命令及时供应存储体地址、行地址及列地址时，供应到数据端子DQ的写入数据沿着数据总线提供，并且写入到存储器阵列118中对应于行地址及列地址的存储器单元。写入命令由命令解码器106接收，所述命令解码器提供内部命令，使得写入数据由输入/输出电路122中的数据接收器接收。还可将写入时钟提供到外部时钟端子，以用于对输入/输出电路122的数据接收器接收写入数据进行定时。写入数据经由输入/输出电路122供应到读取/写入放大器120，且由读取/写入放大器120供应到待写入到存储器单元MC中的存储器阵列118。
存储器100可包含单端感测放大器，所述单端感测放大器中的每一个具有耦合到数字线BLT的输入端子，所述数字线承载基于存储器单元的电压。单端感测放大器还具有耦合到各种控制信号的多个端子，行解码器108及/或列解码器110可在各种操作期间提供所述控制信号以操作感测放大器。存储器阵列118还可包含双端感测放大器。
装置100还可接收命令，从而使其执行作为自刷新模式的一部分的一或多个刷新操作。在一些实施例中，可在外部将自刷新模式命令发出到存储器装置100。在一些实施例中，自刷新模式命令可由装置的组件周期性地生成。在一些实施例中，当外部信号指示自刷新进入命令时，还可激活刷新信号AREF。刷新信号AREF可为当命令解码器106接收指示进入自刷新模式的信号时激活的脉冲信号。刷新信号AREF可紧接在命令输入之后激活，且此后可按所要内部定时循环激活。刷新信号AREF可用于在自刷新模式期间控制刷新操作的定时。因此，刷新操作可自动地继续。自刷新退出命令可使刷新信号AREF的自动激活停止且返回到空闲状态。
将刷新信号AREF供应到刷新控制电路116。刷新控制电路116将刷新行地址RXADD供应到行解码器108，所述行解码器可刷新由刷新行地址RXADD指示的一或多个字线WL。在一些实施例中，刷新地址RXADD可表示单个字线。在一些实施例中，刷新地址RXADD可表示多个字线，其可由行解码器108顺序地或同时地刷新。在一些实施例中，由刷新地址RXADD表示的字线的数目可从一个刷新地址到另一刷新地址而不同。刷新控制电路116可控制刷新操作的定时，且可生成及提供刷新地址RXADD。可控制刷新控制电路116以改变刷新地址RXADD的细节(例如，如何计算刷新地址、刷新地址的定时、由地址表示的字线的数目)，或可基于内部逻辑操作。
向电源端子供应电源电势VDD及VSS。将电源电势VDD及VSS供应到内部电压产生器电路124。内部电压产生器电路124基于供应到电源端子的电源电势VDD及VSS生成各种内部电势VPP、VOD、VARY、VPERI等。
还向电源端子供应电源电势VDDQ及VSSQ。将电源电势VDDQ及VSSQ供应到输入/输出电路122。在本公开的实施例中，供应到电源端子的电源电势VDDQ及VSSQ可为与供应到电源端子的电源电势VDD及VSS相同的电势。在本公开的另一实施例中，供应到电源端子的电源电势VDDQ及VSSQ可为与供应到电源端子的电源电势VDD及VSS不同的电势。供应到电源端子的电源电势VDDQ及VSSQ用于输入/输出电路122，使得由输入/输出电路122生成的电源噪声不会传播到其它电路块。
图2是根据本公开的一些实施例的存储器阵列的框图。在一些实施例中，存储器阵列200可包含在图1的存储器阵列118中。存储器阵列200展示具有四个字线WLA到WLD的存储器阵列的简化视图，所述字线中的每一个包含8个存储器单元210。应理解，存储器阵列可包含更多字线及/或每字线的存储器单元。尽管图2的实施例展示具有以特定图案布置的单端及双端感测放大器的混合的实例实施例，但是应理解，其它实施例可包含在存储器阵列中使用及布置单端感测放大器的其它方法。
存储器阵列200具有四个字线WLA、WLB、WLC及WLD。字线WLA及WLD是存储器阵列200的边缘字线，其中每一个是阵列的第一(或最后一个)字线，仅具有一个相邻字线。举例来说，字线WLA邻近于字线WLB且字线WLD邻近于字线WLC。字线WLB及WLC是存储器阵列200的内部字线，所述字线中的每一个邻近于两个其它字线(例如，字线WLC邻近于WLD及WLB，并且字线WLB邻近于WLC及WLA)。每个字线具有沿着字线安置在所述字线与数字线212的相交点处的多个存储器单元210。
双端感测放大器206的群组安置在相邻字线之间。单端感测放大器204的群组邻近于单个字线安置(例如，到边缘字线WLA及WLD)。位线212将每个存储器单元耦合到感测放大器，即单端感测放大器204或双端感测放大器206。
每个双端感测放大器206耦合到两个数字线，一个数字线耦合到感测放大器206位于其间的两个字线中的每一个中的存储器单元210。在存取操作期间，一个数字线可用于读出数据，而另一数字线可用作参考。沿着内部字线WLB及WLC，所有存储器单元210耦合到双端感测放大器206。沿着字线，存储器单元可交替它们耦合到哪一相邻组的双端感测放大器。举例来说，沿着字线WLC，第一存储器单元耦合到感测放大器206，所述感测放大器206也耦合到WLB的第一存储器单元，第二存储器单元耦合到感测放大器206，所述感测放大器206也耦合到WLD的第二存储器单元等等。
每个单端感测放大器204耦合到存储器阵列200的边缘行中的存储器单元210的单个数字线212。因此，沿着边缘行，存储器单元210可在耦合到单端感测放大器或双端感测放大器206之间交替。举例来说，沿着WLD的第一存储器单元耦合到单端感测放大器204，沿着WLD的第二存储器单元耦合到双端感测放大器206，所述双端感测放大器还沿着WLC耦合到第二存储器单元等等。
由于不需要留出特定位线来充当单端感测放大器的永久参考数字线，因此每个边缘行存储器(例如，WLA及WLD)可具有相同数目的存储器单元作为内部行(例如，如果将一半的位线而不是一半的存储器单元留作参考)。因此，使用图2中所示的布局的存储器阵列可包含用于相同数目的存储器单元的一个较少行。
在图3A到8B中更详细地描述可用作单端感测放大器204的实例单端感测放大器。在图9中更详细地描述可用作双端感测放大器206的实例双端感测放大器。在一些实施例中，所属领域中已知的任何双端感测放大器可用作双端感测放大器206。
图3A到3B是根据本公开的一些实施例的单端感测放大器的示意图。在一些实施例中，单端感测放大器300可包含在图1的感测放大器SAMP中及/或图2的感测放大器204中的一个中。图3A及3B展示相同单端感测放大器300的不同布局。图3A及3B的视图仅在布局上与引导不同，以便更容易地描绘电路的操作。因此，为简洁起见，两个图使用相同附图标记且将一起描述。
感测放大器300展示为耦合到***电压线ACT及RNL，其可用电源电压充电以激活放大器。举例来说，在存取操作期间，可将电压线ACT充电到表示高逻辑电平的例如VDD的***电压，而可将电压线RNL充电到例如VSS的接地电压。
感测放大器300包含第一反相器电路，所述第一反相器电路包含两个晶体管310及312。第一反相器具有耦合到数字线(此处标记为digitA)的输入及耦合到第一肠节点digit_gutA的输出节点。第一晶体管310具有耦合到ACT的源极、耦合到digit_gutA的漏极，及耦合到digitA的栅极。第一晶体管310可为p型晶体管。第二晶体管312具有耦合到RNL的源极、耦合到digit_gutA的漏极，及耦合到digitA的栅极。第二晶体管312可为n型晶体管。因此，当信号digitA处于足够高电压时，晶体管312将激活且晶体管310将未激活，从而通过晶体管312将digit_gutA耦合到RNL。当信号digitA处于足够低电压时，晶体管312可未激活，而晶体管310可激活，从而通过晶体管310将digit_gutA耦合到ACT。
感测放大器300包含第二反相器，所述第二反相器包含两个晶体管320及322。第二反相器可通常类似于第一反相器，不同之处在于，输入节点耦合到digit_gutA且输出节点耦合到digit_gutB。第二反相器包含第三晶体管320，所述第三晶体管具有耦合到ACT的源极、耦合到digit_gutB的漏极及耦合到digit_gutA的栅极。第三晶体管320可为p型晶体管。第四晶体管322具有耦合到RNL的源极、耦合到digit_gutB的漏极，及耦合到digit_gutA的栅极。第四晶体管322可为n型晶体管。因此，当信号digit_gutA处于足够高电压时，晶体管322将激活且晶体管320将未激活，从而通过晶体管322将digit_gutB耦合到RNL。当信号digit_gutA处于足够低电压时，晶体管322可未激活，而晶体管320可激活，从而通过晶体管320将digit_gutB耦合到ACT。
感测放大器300还具有分别耦合到控制信号BLCP及ISO的两个额外晶体管，其可用于在感测操作期间操作感测放大器300。图4中更详细地描述实例感测操作。
第五晶体管306具有耦合到digitA的源极、耦合到digit_gutA的漏极，及耦合到BLCP的栅极。第五晶体管可为n型晶体管。因此，当BLCP激活时，晶体管306可激活，所述晶体管可将digitA耦合到digit_gutA。
第六晶体管304具有耦合到digit_gutB的源极、耦合到digitA的漏极，及耦合到隔离信号ISO的栅极。第六晶体管304可为n型晶体管。因此，当ISO激活时，晶体管304可激活且可将digit_gutB耦合到digitA。
额外列选择晶体管(未展示)可将数字线digitA耦合到局部/输入输出线LIO(且从此处耦合到存储器的全局输入/输出及DQ衬垫)。当列选择信号CS(例如，由图1的列解码器110提供)激活时，列选择晶体管可激活且将数字线digitA上的电压耦合到LIO。
图4是根据本公开的一些实施例的实例感测操作的图表。图表400展示例如图3A到3B的单端感测放大器300的单端感测放大器的实例操作。图表400是代表性的，而不按比例绘制，并且展示的不同迹线未必按相同比例绘制。图表400展示沿着横轴的时间及沿着竖轴的电压，其中低电压通常表示逻辑低，而高电压表示逻辑高。
在初始时间t0之前，信号ISO及BLCP激活(例如，在高逻辑电平)，而信号ACT、RNL、digit_gutA、digit_gutB及digitA全部保持在逻辑高与逻辑低电压之间(例如，约VDD与VSS之间的一半)的预充电电平。由于ISO及BLCP都处于激活电平，因此图3的晶体管304及306可激活，其可将digitA、digit_gutA及digit_gutB短接在一起。
在初始时间t0处，去激活信号ISO(例如，驱动到低逻辑电平)，并且可分别将信号ACT及RNL驱动到高电压(例如，VDD)及低电压(例如，VSS)。这可将单端感测放大器置于亚稳定状态中。由于信号BLCP仍激活，因此digitA仍可耦合到digit_gutA。但是由于ISO现在未激活，因此digit_gutB不再直接耦合到digit A。
在第一时间t1处，可去激活信号BLCP(例如，以解耦digitA及digit_gutA)，这可将感测放大器置于感测或预感测模式中。在t1处，激活耦合到存储器单元的字线，digitA耦合到所述存储器单元。这使存储器单元基于存储在存储器单元中的逻辑值而激活及驱动digitA的电压。在这种情况下，实例存储器单元保持高逻辑电平(例如，高电压)。因此，在t1之后，数字线digitA上的电压可增加。这又会使肠电压digit_gutA下降(例如，由于其从digitA反转)。肠电压digit_gutA的下降可能大于digitA的正摆幅，因为电压ACT及RNL比存储器单元沿着digitA驱动的电压相差较大。digit_gutA的下降可使digit_gutB也上升，因为digit_gutB从digit_gutA反转。由于ISO未激活，因此这可产生继续驱动电压digitA上升的反馈。
在第二时间t2处，感测放大器可进入锁存或感测模式，其中激活信号ISO。这可“冻结”电路的操作，从而锁定沿着digitA及digit_gutB的较高电压及沿着digit_gutA的较低电压。此时，可锁存或以其它方式感测沿着数字线digitA的信息。举例来说，可激活列选择晶体管，并且可将沿着digitA的电压耦合到LIO线，作为读取操作的一部分。
在第三时间t3处，感测放大器可进入均衡模式，并且去激活字线，再次激活信号BLCP，并且将电压ACT及RNL驱动到中点电压(例如，在VDD与VSS之间)。这可复位感测放大器并且为下一感测操作做好准备。
图5是根据本公开的一些实施例的单端感测放大器的示意图。在一些实施例中，可包含单端感测放大器500，作为图2的单端感测放大器204中的一个。单端感测放大器500可通常类似于图3A到3B的感测放大器300。出于简洁起见，将不相对于感测放大器500重复与相对于感测放大器300描述的那些特征、组件及操作类似的特征、组件及操作。
感测放大器500可类似于图3A到3B的感测放大器300，不同之处在于，感测放大器500具有用于两个反相器电路的单独功率信号，而不使两个反相器共同共享ACT并且在共同共享RNL。举例来说，晶体管510具有耦合到信号ACT1的源极，并且晶体管512具有耦合到信号RNL1的源极。同时，晶体管520具有耦合到ACT2的源极，并且晶体管522具有耦合到信号RNL2的源极。举例来说，如果digitA上的信号为高，则可将电压RNL1施加到digit_gutA，这又可使电压ACT2施加到digit_gutB。
不同信号ACT1及ACT2及RNL1及RNL2的使用可允许反相器在不同电压电平下操作。电压ACT1可与ACT2不同，并且电压RNL1可与电压RNL2不同。这可允许两个反相器电路具有不同的放大水平。举例来说，如果电压ACT2与RNL2之间的差大于ACT1与RNL2之间的差，则第二反相器将比第一反相器具有更大的放大率。在一些实施例中，可在不同时间激活不同电压集合，以通过更精确的控制来控制电路的操作。举例来说，图7描述晶体管504通过电压ACT1、ACT2、RNL1及RNL2的受控操作消除的实施例。
图6是根据本公开的一些实施例的单端感测放大器的示意图。在一些实施例中，可包含单端感测放大器600，作为图2的单端感测放大器204中的一个。单端感测放大器600可通常类似于图3A到3B的感测放大器300及/或图5的感测放大器500。出于简洁起见，将不相对于感测放大器600重复与相对于感测放大器300及500描述的那些特征、组件及操作类似的特征、组件及操作。
单端感测放大器600可通常类似于图5的单端感测放大器500，不同之处在于，在感测放大器600中，晶体管610及620是可调整的。晶体管610及620可具有施加到其衬底的电压NW，其可控制晶体管610及620的泄漏电流Ioff。可动态地调整电压NW(例如，通过图1的列解码器110及/或感测放大器600的一些其它控制电路)，以在电压ACT1、ACT2、RNL1及RNL2关闭时减小泄漏电流Ioff。在图8A到8D中更详细地描述可提供电压ACT1、ACT2、RNL1及/或RNL2的上拉及下拉装置。
类似于图5的感测放大器500的图6的感测放大器600示为具有用于反相器610、612、620及622中的每一个(例如，ACT1及ACT2不同，并且RNL1及RNL2不同)的单独电压线。然而，在一些实施例中，类似于图3到4的实施例，晶体管610及620及晶体管612及622可共同耦合到单个电压轨(例如，分别单个ACT及RNL)。
图7是根据本公开的一些实施例的单端感测放大器的示意图。在一些实施例中，可包含单端感测放大器700，作为图2的单端感测放大器204中的一个。单端感测放大器700可通常类似于图3A到3B的感测放大器300、图5的500及/或图6的600。出于简洁起见，将不相对于感测放大器700重复与相对于感测放大器300、500及/或600描述的那些特征、组件及操作类似的特征、组件及操作。
类似于感测放大器500及600的感测放大器700具有耦合到两个反相器(例如，ACT1及ACT2及RNL1及RNL2)中的每一个的不同电压。然而，与感测放大器300、500及600相比，感测放大器700消除信号ISO及其对应晶体管(例如，在放大器700中，信号digit_gutB直接耦合到晶体管710及712的栅极，而不是通过晶体管耦合)。
可在感测操作期间单独地控制电压ACT1、ACT2、RNL1及RNL2。举例来说，代替激活信号ISO以将肠节点digit_gutB耦合到数字线digitA，电压可用于在不同时间打开及关闭两个反相器(例如，710/712及720/722)。举例来说，第一反相器(例如，晶体管710及712)可在第一时间接通，其中电压线ACT1耦合到***电压VD且电压线RNL1耦合到接地电压VS，而第二反相器(例如，晶体管720及722)断开，其中允许电压线ACT2及RNL2浮动。类似地，在其它时间，第二反相器可接通(例如，ACT2耦合到VD、RNL2耦合到VS)，而第一反相器断开(例如，ACT1及RNL1浮动)。在其它时间，两个反相器都可激活或可不激活。举例来说，在实例感测操作期间，当信号BLCP变成未激活时，第一反相器可激活，然后代替激活ISO信号，可激活第二晶体管以锁存感测放大器中的数据。
类似于图6的感测放大器600，感测放大器700展示为包含晶体管710及720，其具有由电压NW控制的可调节泄漏电流。然而，可调整晶体管710及720是任选的，并且在一些实施例中，可消除电压NW并且晶体管710及720可用固定泄漏电流操作(例如，类似于图3的放大器300及图5的500)。
图8A到8D展示根据本公开的一些实施例的上拉及下拉泄漏控制电路。在一些实施例中，上拉及下拉泄漏控制电路可用于控制来自图3、4、5、6及/或7中的任一个中的电压ACT、RNL、ACT1、ACT2、RNL1及/或RNL2的驱动器(未展示)的泄漏电流。泄漏控制电路800A到800D可为以二极管方式设置以限制感测放大器与驱动器之间的电流泄漏的晶体管，所述驱动器提供电压以操作那些感测放大器。
泄漏控制电路800A及800B展示可用于将接地电压VS耦合到电压线RNL、RNL1及/或RNL2的泄漏控制电路。800A的实施例使用n型晶体管，而800B的实施例使用p型晶体管，每一晶体管以二极管方式耦合。驱动器800C及800D展示可用于将***电压VD耦合到电压线ACT、ACT1及/或ACT2的泄漏控制电路。800C的实施例使用n型晶体管，而800D的实施例使用p型晶体管，每一晶体管以二极管方式耦合。出于简洁起见，标签RNL及ACT将分别用于指示RNL、RNL1及/或RNL2，及ACT、ACT1及/或ACT2。
驱动器800A包含n型晶体管，其具有耦合到VS的源极、耦合到RNL的漏极，及耦合到RNL的栅极。因此，当RNL具有比VS高的电压时，晶体管将激活且将电压线RNL耦合到VS。当RNL具有低电压(例如，VS)时，晶体管将去激活，从而钳制RNL上的电压并且将RNL从VS去耦合以防止泄漏。
驱动器800B包含p型晶体管，其具有耦合到VS的漏极、耦合到RNL的源极，及耦合到VS的栅极。因此，当VS处于比RNL低的电压时，晶体管可激活并且将VS耦合到RNL。当RNL处于与VS相似或更低电压时，晶体管将去激活，并且电压线RNL将从VS去耦合以防止泄漏。
驱动器800C包含n型晶体管，其具有耦合到***电压VD的漏极、耦合到ACT的源极，及耦合到VD的栅极。当电压VD高于电压ACT时，晶体管可激活。当ACT上的电压足够接近(或高于)VD时，晶体管可未激活，从而去耦合ACT及VD以防止泄漏。
驱动器800D包含p型晶体管，其具有耦合到VD的源极、耦合到ACT的漏极，及耦合到ACT的栅极。当ACT上的电压低于VD时，晶体管将激活，从而将VD耦合到ACT。当ACT上的电压接近(或高于)VD时，晶体管将未激活，从而将VD从ACT去耦合以防止泄漏。
泄漏控制电路800A、800B、800C及/或800D的使用可通过减少通过泄漏电流Ioff丢失的功率来帮助节省电力。在一些实施例中，泄漏控制电路800A、800B、800C及/或800D可与使用具有可调整泄漏电流(例如，如由电压NW控制)的晶体管的实施例耦合，以进一步减小经由泄漏电流的功率损耗。
图9是根据本公开的一些实施例的双端感测放大器及单端感测放大器的示意图。如相对于图2所描述，存储器阵列可包含单端感测放大器及双端感测放大器(例如，分别图2的204及206)的混合。先前描述的感测放大器(例如，图3、4、6、7及/或8)中的任一个可用于实施单端感测放大器950。在一些实施例中，图9的双端感测放大器900可用于实施双端感测放大器(例如，图2的206)。在其它实例实施例中，可使用其它双端感测放大器，例如所属领域中已知的任何双端感测放大器。
双端感测放大器900及单端感测放大器950展示为沿着字线WL1及WL2耦合到相应存储器单元952、954及956。布局可类似于图2，但出于说明的目的，与图2不同，感测放大器900未展示为定位在两个字线之间(尽管它可在一些芯片布局中以所述方式定位)。字线WL1可表示存储器阵列的边缘字线(例如，图2的WLA或WLD)。存储器单元954沿着字线WL1邻近于存储器单元952。存储器单元952及956耦合到双端感测放大器900，而存储器单元954耦合到单端感测放大器950。
双端感测放大器可通常类似于图3A到3B的单端感测放大器300。出于简洁起见，将不相对于图9重复先前相对于图3A到3B描述的操作及组件。在双端感测放大器900中，存在耦合到第一数字线digitA及第二数字线digitB的两个输入端子，所述输入端子沿着字线WL1耦合到相应存储器单元952且沿着字线WL2耦合到956。在存取操作期间，数字线中的一个可用于载送数据(例如，沿着激活字线耦合到存储器单元)，而其它数字线可载送参考电压。举例来说，如果存取存储器单元952，则digitA可载送数据，而digitB可载送参考电压。
第二数字线digitB耦合到第二反相器的输入(例如，耦合到晶体管920及922的栅极)。第二数字线还通过晶体管905耦合到第二节点digit_gutB。晶体管905具有耦合到digitB的源极、耦合到digit_gutB的漏极，及耦合到信号BLCP的栅极。晶体管905可为n型晶体管。数字线digitB还通过晶体管903耦合到第一肠节点digit_gutA。晶体管903具有耦合到digit_gutA的源极、耦合到digitB的漏极，及耦合到隔离信号ISO的栅极。晶体管903还可为n型晶体管。
在实例感测操作期间，首先将两个数字线digitA及digitB驱动到参考电压(例如，在表示高逻辑电平的电压与表示低逻辑电平的电压之间的一半)。数字线中的一个可沿着激活字线耦合到存储器单元，而另一数字线可保持为参考。当来自存储器单元的读取电荷扰乱其耦合到的数字线时，它将在一个方向上驱动所述数字线，而在另一方向上驱动另一数字线。举例来说，如果digitA耦合到保持高逻辑值的存储器单元，则digitA(及digit_gutB)的电压将增加，而digitB(及digit_gutA)的电压将减小。
在一些实施例中，双端感测放大器900可包含通过拆分信号线及电源线进行偏移消除，使得它们不受共同控制。举例来说，类似于图7的ACT1/ACT2及RNL1/RNL2，电压ACT可分成ACT_A及ACT_B，并且电压RNL可分成RNLA_A及RNL_B。类似地，信号ISO及BLCP可分成操作晶体管903的ISO_A、操作晶体管904的ISO_B、操作晶体管906的BLCP_A，及操作晶体管905的BLCP_B。
在一些实施例中，额外晶体管(未展示)可充当双端感测放大器900与存储器单元952及956之间的开关。这些晶体管可具有耦合到相应阵列隔离信号ArrayISO_A及ArrayISO_B的栅极。阵列隔离信号可用于将双端感测放大器与耦合的数字线digitA及digitB中的一或两个隔离。
当然，应了解，本文中所描述的实例、实施例或过程中的任一个可与一或多个其它实例、实施例及/或过程组合或分离及/或在根据本发明***、装置及方法的单独装置或装置部分当中执行。
最后，上文的论述仅旨在说明本发明***，且不应解释为将所附权利要求书限于任何特定实施例或实施例群组。因此，虽然已参考示例性实施例详细地描述了本发明***，但还应了解，在不脱离如在所附权利要求书中所阐述的本发明***的更广泛及既定精神及范围的情况下，所属领域的技术人员可设计众多修改及替代实施例。因此，说明书和附图应以说明性方式看待，且并不旨在限制所附权利要求书的范围。

Claims (20)

1.一种设备，其包括：
数字线；
第一肠节点；
第二肠节点；
第一晶体管，其耦合在第一电压线与所述第一肠节点之间，其中栅极耦合到所述数字线；
第二晶体管，其耦合在第二电压线与所述第一肠节点之间，其中栅极耦合到所述数字线；
第三晶体管，其耦合在第三电压线与所述第二肠节点之间，其中栅极耦合到所述第一肠节点；
第四晶体管，其耦合在第四电压线与所述第二肠节点之间，其中栅极耦合到所述第一肠节点；及
第五晶体管，其耦合在所述数字线与所述第一肠节点之间，其中栅极耦合到控制信号。
2.根据权利要求1所述的设备，其进一步包括耦合在所述第二肠节点与所述数字线之间的第六晶体管，其中栅极耦合到第二控制信号。
3.根据权利要求2所述的设备，其进一步包括控制器，所述控制器经配置以在第一时间未激活第二控制信号，在第二时间未激活所述第一控制信号，并且在第三时间激活所述第一控制信号。
4.根据权利要求1所述的设备，其中所述第一电压线及所述第三电压线共同耦合到第一电压，并且其中所述第二电压线及所述第四电压线共同耦合到第二电压。
5.根据权利要求1所述的设备，其中所述第一晶体管及所述第三晶体管是p型晶体管，并且其中所述第二晶体管及所述第四晶体管是n型晶体管。
6.根据权利要求1所述的设备，其中所述设备未耦合到第二数字线。
7.根据权利要求1所述的设备，其中所述第一晶体管及所述第三晶体管具有可调整泄漏电流。
8.一种设备，其包括：
存储器阵列，其包括第一字线及第二字线，每一字线包括相应的多个存储器单元，其中所述第一字线沿着所述存储器阵列的边缘定位；
多个双端感测放大器，每一个沿着所述第一字线耦合到存储器单元且沿着所述第二字线耦合到存储器单元；
多个单端感测放大器，每一个沿着所述第一字线耦合到存储器单元。
9.根据权利要求8所述的设备，其中所述第一字线及所述第二字线各自包含相同数目的存储器单元。
10.根据权利要求所述8的设备，其中沿着所述第一字线的所述多个存储器单元交替地耦合到所述多个单端感测放大器中的一个或所述多个双端感测放大器中的一个。
11.根据权利要求8所述的设备，其中所述单端感测放大器中的每一个包含：
第一肠节点；
第二肠节点；
第一晶体管，其耦合在第一电压线与所述第一肠节点之间，其中栅极耦合到数字线，所述数字线沿着所述第一字线耦合到所述多个存储器单元中的相应一个；
第二晶体管，其耦合在第二电压线与所述第一肠节点之间，其中栅极耦合到所述数字线；
第三晶体管，其耦合在第三电压线与所述第二肠节点之间，其中栅极耦合到所述第一肠节点；
第四晶体管，其耦合在第四电压线与所述第二肠节点之间，其中栅极耦合到所述第一肠节点；及
第五晶体管，其耦合在所述数字线与所述第一肠节点之间，其中栅极耦合到控制信号。
12.根据权利要求11所述的设备，其进一步包括耦合在所述第二肠节点与所述数字线之间的第六晶体管，其中栅极耦合到第二控制信号。
13.根据权利要求11所述的设备，其中所述第一电压线及所述第三电压线共同耦合到第一电压，并且其中所述第二电压线及所述第四电压线共同耦合到第二电压。
14.一种单端感测放大器，其包括：
第一反相器电路，其具有耦合到数字线的输入；及耦合到第一节点的输出；
第二反相器电路，其具有耦合到所述第一节点的输入及耦合到第二节点的输出；及
晶体管，其经配置以将所述数字线选择性地耦合到所述第一节点。
15.根据权利要求14所述的单端感测放大器，其进一步包括第二晶体管，所述第二晶体管经配置以将所述第二节点选择性地耦合到所述数字线。
16.根据权利要求14所述的单端感测放大器，其中所述数字线耦合到第一存储器单元，并且其中邻近于所述第一存储器单元的第二存储器单元耦合到双端感测放大器。
17.根据权利要求14所述的单端感测放大器，其中所述第一反相器电路及所述第二反相器电路共同耦合到第一电压及第二电压。
18.根据权利要求14所述的单端感测放大器，其中所述第一反相器电路耦合到第一电压及第二电压，并且所述第二反相器电路耦合到第三电压及第四电压。
19.根据权利要求14所述的单端感测放大器，其中所述第一反相器电路包含具有可调整泄漏电流的晶体管，并且所述第二反相器电路包含具有可调整泄漏电流的另一晶体管。
20.根据权利要求14所述的单端感测放大器，其中所述第一反相器电路或所述第二反相器电路中的至少一个耦合到泄漏控制电路，所述泄漏控制电路包含具有短接到其栅极的漏极的晶体管。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11967362B2 (en) * 2022-06-01 2024-04-23 Micron Technology, Inc. Pre-sense gut node amplification in sense amplifier
CN116580735B (zh) * 2023-07-12 2023-12-01 长鑫存储技术有限公司 单端感测放大器以及存储器

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4982363A (en) * 1988-12-05 1991-01-01 Motorola, Inc. Sensing structure for single ended input
JP4552258B2 (ja) * 2000-03-29 2010-09-29 エルピーダメモリ株式会社 半導体記憶装置
US6573772B1 (en) * 2000-06-30 2003-06-03 Intel Corporation Method and apparatus for locking self-timed pulsed clock
US8351285B2 (en) * 2009-07-02 2013-01-08 Micron Technology, Inc. Systems, memories, and methods for repair in open digit memory architectures
US8792293B2 (en) * 2012-10-26 2014-07-29 Lsi Corporation Single-ended sense amplifier for solid-state memories
US10262701B2 (en) * 2017-06-07 2019-04-16 Micron Technology, Inc. Data transfer between subarrays in memory
US10522205B1 (en) * 2018-06-20 2019-12-31 Micron Technology, Inc. Apparatuses and method for reducing row address to column address delay
US11145358B2 (en) * 2018-08-31 2021-10-12 Micron Technology, Inc. Offsetting capacitance of a digit line coupled to storage memory cells coupled to a sense amplifier using offset memory cells
US10839873B1 (en) * 2019-07-17 2020-11-17 Micron Technology, Inc. Apparatus with a biasing mechanism and methods for operating the same
US11404110B2 (en) * 2020-07-14 2022-08-02 Winbond Electronics Corp. Sense amplification device in memory

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