KR100539126B1 - 모터 제어 장치 및 모터 제어 방법 - Google Patents

Abstract

본 발명에 따르면, 모터를 구동하는 드라이브 장치에의 제어 데이터의 시리얼 전송을 CPU에 부하를 거는 일없이 효율적으로 실행한다.

데이터 버퍼(BF1 ∼ BFn)는, 각각 특정의 메모리 어드레스에 할당되어 있고, 어드레스 디코더(42)는 어드레스 버스(30)에 출력된 메모리 어드레스를 디코드하여 해당하는 데이터 버퍼에 기록 유효 신호를 출력하는 것에 의해, DMA 전송된 데이터가 데이터 버퍼에 기록된다. 어느 하나의 데이터 버퍼에 데이터가 기록되면, 시퀀서 회로(44)는 데이터 버퍼(BF1 ∼ BFn)의 데이터에 근거하여 합성한 제어 데이터를 시프트 레지스터(46)에 저장하여, 클럭에 동기하여 1비트씩 시리얼 전송로(20)에 송출한다.

Description

모터 제어 장치 및 모터 제어 방법{MOTOR CONTROL APPARATUS AND MOTOR CONTROL METHOD}

본 발명은, 모터를 구동하는 드라이브 장치에 제어 데이터를 시리얼 전송하는 모터 제어 장치 및 방법에 관한 것이다.

종래, 예컨대 프린터 장치 등에 있어서의 모터 제어는, CPU로부터 모터의 드라이브 소자에 대하여 제어 데이터를 전송함으로써 행해진다. 그 경우의 데이터 전송로 방식으로서 패러럴 전송로 방식과 시리얼 전송로 방식이 있지만, 시리얼 전송로 방식이 전송로의 개수가 적어서 완성 비용상 유리하기 때문에, 시리얼 전송로 방식을 이용하는 것이 많아지고 있다.

그런데, 일반적으로, CPU로부터 드라이브 소자에 송신해야 할 제어 데이터는 1 또는 복수 종류의 요소 데이터로 구성된다. 예컨대, 스텝 모터를 제어하는 경우, 제어 데이터는, 모터에의 인가 전압의 상 패턴을 나타내는 상 패턴 데이터나 전류값을 나타내는 전류값 데이터 등으로 구성된다. 모터의 드라이브 소자는, 이들의 요소 데이터가 소정의 포맷으로 내장된 제어 데이터를 수신하여, 그것에 따라서 모터를 구동한다. 따라서, CPU는, 제어 데이터를 드라이브 소자에 전송하는 데 있어서, 상 패턴 데이터나 상 전류 데이터 등의 요소 데이터에 근거하여, 대상으로 되는 드라이브 소자에 적합한 포맷의 제어 데이터를 작성한 후에 시리얼 전송하는 것이 필요하다.

종래에, 상기한 바와 같은 제어 데이터의 작성은, CPU의 연산 처리에 의해서 실행되고 있다. 즉, CPU는, 제어 데이터의 각 요소를 저장하는 데이터 버퍼에 데이터를 기록한 후, 연산 처리에 의해서 제어 데이터를 작성하고, 이것을 시리얼 전송용의 회로에 인도한다. 이와 같은 연산 처리는, 데이터 버퍼의 데이터가 갱신될 때마다 실행하여야 하기 때문에, CPU에 큰 부하가 걸리게 된다. 또한, 데이터 버퍼의 데이터 갱신(즉 데이터의 기록)에 따라서, 제어 데이터의 작성 처리를 실행하여야 하기 때문에, CPU는 데이터의 기록 타이밍을 파악하지 않으면 안되고, 따라서, 데이터 버퍼에의 데이터 기록을 CPU가 관여하지 않는 DMA(다이렉트 메모리 액세스)에 의해 실행할 수 없다. 이 때문에, 데이터 버퍼에의 데이터 기록도 CPU가 실행하지 않으면 안되고, 이 의미에서도 CPU의 처리 부하는 한층 더 커진다.

본 발명은 상기의 점을 감안하여 이루어진 것이며, 모터를 구동하는 드라이브 장치에 전송해야 할 제어 데이터의 작성 및 그 시리얼 전송을 CPU에 부하를 거는 일없이 실행하는 것이 가능한 모터 제어 장치 및 방법을 제공하는 것을 목적으로 한다.

상기의 목적을 달성하기 위해서, 본 발명은, 1 또는 복수의 모터를 구동하는 드라이브 장치로 상기 모터를 제어하기 위한 제어 데이터를 시리얼 전송하는 모터 제어 장치에 있어서,

상기 제어 데이터의 기초로 되는 데이터를 저장하기 위한 데이터 버퍼와,

다이렉트 메모리 액세스에 의해 상기 데이터 버퍼에 데이터를 전송하는 DMA 수단과,

상기 데이터 버퍼에 저장된 데이터에 근거하여 상기 제어 데이터를 작성하여 상기 드라이브 장치로 시리얼 전송하기 위한 데이터 작성 전송 처리를 실행하는 하드웨어 회로를 구비하는 것을 특징으로 한다.

본 발명에 따르면, 다이렉트 메모리 액세스에 의해 데이터 버퍼에 데이터를 전송하고, 데이터 버퍼에 저장된 데이터에 근거하여, 하드웨어 회로에 의한 제어 데이터를 작성하여 시리얼 전송한다. 이 때문에, CPU에 부하를 거는 일없이 제어 데이터의 작성 및 시리얼 전송을 행하는 것이 가능해진다.

이 경우, 상기 하드웨어 회로는, 소정의 메모리 어드레스가 어드레스 버스에 출력된 경우에 당해 메모리 어드레스에 대응한 데이터 버퍼에 기록 유효 신호를 출력하는 디코더 회로를 포함하며, 상기 데이터 버퍼는, 상기 기록 유효 신호가 출력된 경우에, 그 시점에서 데이터 버스에 출력되어 있는 데이터가 기록되는 것으로서도 좋다.

제어 데이터의 작성 및 시리얼 전송은, 데이터 버퍼에 새로운 데이터가 기록된 경우에 실행할 필요가 있다. 따라서, 하드웨어 회로가, 상기 데이터 버퍼에 데이터가 기록된 것을 트리거로 하여 데이터 작성 전송 처리를 개시하는 것에 의해, 적절한 타이밍에 제어 데이터의 작성 및 시리얼 전송을 행할 수 있다.

또한, 상기 데이터 버퍼는, 상기 제어 데이터의 구성 요소로 되는 복수 종류의 데이터에 각각 대응하여 마련되어 있고, 상기 하드웨어 회로는 어느 하나의 상기 데이터 버퍼에 데이터가 기록된 경우에 상기 데이터 작성 전송 처리를 개시하는 것으로서도 좋다. 이와 같이 하면, 복수 종류의 데이터로부터 하나의 제어 데이터가 구성되는 경우, 어느 1 종류의 데이터가 데이터 버퍼에 기록되었을 때에, 이 기록된 데이터를 반영한 새롭게 제어 데이터를 작성하여 시리얼 전송할 수 있다.

또한, 상기 데이터 버퍼에 저장된 데이터의 각 비트와, 상기 제어 데이터의 각 비트와의 대응 관계가 미리 정해져 있고, 상기 하드웨어 회로는, 당해 대응 관계에 근거하여, 상기 데이터 버퍼의 각 비트의 값을 상기 제어 데이터가 대응하는 비트의 값으로 하는 것에 의해 상기 제어 데이터를 작성하는 것으로서도 좋다. 이와 같이 하면, 데이터 버퍼의 각 비트의 값을 제어 데이터가 대응하는 비트의 값으로 하는 것만으로 제어 데이터를 작성할 수 있기 때문에, 하드웨어 회로의 구성을 간단화할 수 있다.

또한, 상기 드라이브 장치는 복수의 모터를 구동하는 것이며, 각 모터에 대응하여 1 또는 복수의 상기 데이터 버퍼가 마련되어 있는 것으로서도 좋다.

이 경우, 상기 드라이브 장치는, 소정의 선택 신호에 의해 지정된 모터를, 전송되어 온 상기 제어 데이터에 근거하여 구동하도록 구성되어 있고, 상기 하드웨어 회로는, 데이터가 기록된 데이터 버퍼에 대응하는 모터를 지정한 상기 선택 신호를 상기 드라이브 장치에 송신하는 수단을 포함하는 것으로서도 좋다.

또한, 어느 하나의 상기 데이터 버퍼에 데이터가 기록된 경우에, 당해 데이터 버퍼에 대하여 예약 플래그를 설정하는 수단을 구비하고, 상기 하드웨어 회로는, 상기 제어 데이터의 시리얼 전송이 종료한 시점에서 어느 하나의 상기 데이터 버퍼에 대하여 상기 예약 플래그가 설정되어 있는 경우에, 당해 데이터 버퍼에 저장된 데이터에 근거하여 상기 데이터 작성 전송 처리를 개시하는 것으로서도 좋다. 이와 같이 하면, 제어 데이터의 시리얼 전송중에, 데이터 버퍼에의 데이터의 기록이 있었던 경우에도, 그 시리얼 전송이 완료후에, 기록된 데이터에 근거하여 제어 데이터를 작성하여 시리얼 전송을 행할 수 있다.

또한, 상기 복수의 데이터 버퍼의 우선 순위를 지정하는 우선 순위 부여 수단을 구비하고, 상기 하드웨어 회로는, 복수의 상기 데이터 버퍼에 대하여 상기 예약 플래그가 설정되어 있는 경우에, 그들 데이터 버퍼 중 상기 우선 순위 부여 수단에 의해서 지정된 우선 순위가 최고 순위인 데이터 버퍼에 저장된 데이터에 근거하여 상기 데이터 작성 전송 처리를 개시하는 것으로서도 좋다. 이와 같이 하면, 제어 데이터의 시리얼 전송중에 복수의 데이터 버퍼에의 데이터의 기록이 있었던 경우에, 그 시리얼 전송이 완료한 후에 제어 데이터의 작성 및 시리얼 전송을 행해야 되는 데이터 버퍼를, 미리 정한 우선 순위에 근거하여 지정할 수 있다.

이 경우, 상기 우선 순위 부여 수단이 지정하는 상기 우선 순위를 설정하는 수단을 구비하는 것으로서도 좋다. 이와 같이 하면, 데이터 버퍼의 우선 순위를 외부에서 설정하는 것이 가능해진다.

또한, 상기 하드웨어 회로는, 상기 데이터 버퍼에 저장된 데이터로부터 상기 제어 데이터를 작성하는 로직이 서로 다른 복수의 동작 모드에서 동작 가능하고, 상기 하드웨어 회로의 동작 모드를 설정하는 수단을 구비하는 것으로서도 좋다. 이와 같이 하면, 제어 데이터의 데이터 형식이 서로 다른 복수 종류의 드라이브 장치에 대하여, 동작 모드를 적절히 설정하는 것으로 대응할 수 있다.

또한, 상기 모터는 스텝 모터이고, 상기 제어 데이터의 기초로 되는 데이터는, 상기 스텝 모터에 인가하는 전압의 상(相) 패턴을 나타내는 데이터를 포함하는 것으로서도 좋다.

[발명의 실시예]

도 1은 본 발명의 제 1 실시예를 나타내는 전체 구성도이다. 동도면에 도시하는 바와 같이, 본 실시예의 시스템은, 제어 장치(10)와 모터 드라이브 소자(12)를 구비하고 있다. 제어 장치(10)는 데이터 합성 전송 회로(14) 및 중앙 처리 유닛(CPU)(16)을 구비하고 있다. 또, 제어 장치(10)는, 예컨데, ASIC에 의해 1 칩의 소자로서 구성할 수 있다.

데이터 합성 전송 회로(14)는, 시리얼 전송로(20) 및 동기 클럭 라인(22)을 거쳐서 모터 드라이브 소자(12)에 접속되어 있다. 모터 드라이브 소자(12)는, 시리얼 전송로(20)에 의해 데이터 합성 전송 회로(14)로부터 시리얼 전송되어 온 제어 데이터에 근거하여, 1 또는 복수의 스텝 모터(24)를 제어한다.

제어 장치(10)의 내부에 있어서, 데이터 합성 전송 회로(14)는, CPU(16)의 어드레스 버스(30), 데이터 버스(32) 및 기록 신호 라인(34)에 접속되어 있다. 기록 신호 라인(34)에는, 메모리(36)에의 기록 동작이 행해질 때에 소정의 기록 신호가 출력된다. 따라서, 메모리(36)에의 기록 동작시에는, 기록 어드레스 및 기록 데이터와 함께, 기록 신호가 데이터 합성 전송 회로(14)에 공급된다. 또한, CPU(16)은 DMA 기능을 갖고 있어, DMA부(16a)에 의해, CPU(16)의 연산 처리를 개재하는 일 없이, 메모리간의 데이터 전송을 실행할 수 있다.

도 2는, 제어 장치(10)가 구비하는 데이터 합성 전송 회로(14)의 상세 구성을 나타낸다. 동도면에 도시하는 바와 같이, 데이터 합성 전송 회로(14)는, 데이터 버퍼부(40), 어드레스 디코더(42), 시퀀서 회로(44), 및, 시프트 레지스터(46)를 구비하고 있다. 데이터 버퍼부(40)는, n 개의 데이터 버퍼(BF1 ∼ BFn)로 구성되어 있다. 데이터 버퍼(BF1 ∼ BFn)는, 모터 드라이브 소자(12)에 전송해야 할 제어 데이터의 기초로 되는 데이터(이하, 요소 데이터라고 함)를 저장하기 위한 버퍼이다. 요소 데이터로서, 예컨대, 상 패턴 데이터(스텝 모터(24)의 각 상에 인가해야 할 전압의 패턴을 나타내는 데이터) 및 설정값 데이터(스텝 모터(24)에 공급해야 할 전류를 나타내는 상 전류 데이터나, 모터 드라이브 소자(12)의 각종 설정을 행하기 위한 설정 데이터 등)가 있다.

여기서, 스텝 모터(24)의 상 패턴에 대하여 설명한다. 도 3은, 스텝 모터(24)의 상 구성의 일례를 나타내며, 또한, 도 4는, 스텝 모터(24)의 각 상에 가해지는 전압 파형의 일례를 나타낸다.

도 3에 도시하는 바와 같이, 스텝 모터(24)는 예컨대,

A, -A, B, -B

의 4개의 상을 갖고 있고, 도 4에 도시하는 바와 같이, 이들 상에 인가하는 전압을 전환함으로써 스텝 모터(24)를 구동한다. 상 패턴 데이터는, 스텝 모터(24)의 각 상에 인가하는 전압의 「1」(하이(High)) 또는「0」(로우(low))의 패턴을 나타내는 데이터이다. 예를 들면, 도 4의 예에서는, 시간 t1 이후의 각 전환 타이밍에, 「1, 0, 0, 1」(시간 tl), 「O, 1, 1. 0」(시간 t2), 「1, 0, 0, 1」(시간 t3) 등의 상 패턴 데이터가 스텝 모터(24)에 공급된다.

또, 스텝 모터(24)의 발생 토크는, 각 상에 흐르는 전류(상 전류)에 따른 크기로 되지만, 상 전류 데이터는 이 상 전류의 값을 나타내는 데이터이다. 즉, 스텝 모터(24)의 가감속 패턴에 따른 토크가 얻어지도록, 상 전류 데이터에 의해서 스텝 모터(24)에 공급하는 전류를 제어한다.

CPU(16)는, 스텝 모터(24)의 운전 패턴 등에 따라서 상술한 바와 같은 상 패턴 데이터나 설정값 데이터 등의 요소 데이터를 작성하고, 메모리(36)의 소정 어드레스 영역에 마련된 데이터 테이블(48)에 저장한다. 이 데이터 테이블(48)에 저장된 각 요소 데이터는, DMA부(16)에 의해, 해당하는 데이터 버퍼(BF1 ∼ BFn)에 DMA 전송된다. 보다 구체적으로는, 데이터 버퍼(BF1 ∼ BFn)에는 각각 특정의 메모리 어드레스가 할당되어 있고, 이하에 설명하는 바와 같이, 어느 하나의 메모리 어드레스에 의해 요소 데이터가 DMA 전송되면, 그 요소 데이터가 해당하는 데이터 버퍼(BF1 ∼ BFn)에 기록된다.

도 2에 나타내는 바와 같이, 어드레스 디코더(42)는 CPU(16)의 어드레스 버스(30)에 접속되어 있다. 또한, 각 데이터 버퍼(BF1 ∼ BFn)는, CPU(16)의 데이터 버스(32) 및 기록 신호 라인(34)에 접속되어 있다. 상기한 바와 같이, 데이터 버퍼(BF1∼BFn)는, 각각, 특정의 메모리 어드레스에 대응하게 되고, 어드레스 디코더(42)는, 어드레스 버스(30)에 출력된 기록 어드레스를 디코드하여, 그 어드레스에 대응하는 데이터 버퍼(BF1∼BFn)에 기록 유효 신호를 출력한다. 각 데이터 버퍼(BF1 ∼ BFn)에는, 어드레스 디코더(42)로부터 기록 유효 신호가 출력되고, 또한, 기록 신호 라인(34)에 기록 신호가 출력된 경우에, 데이터 버스(32)에 출력된 데이터가 기록된다. 따라서, 데이터 버퍼(BF1 ∼ BFn) 중 어느 하나에 할당된 메모리 어드레스를 전송 목적지로 하여 요소 데이터가 DMA 전송되면, 그 요소 데이터가 해당하는 데이터 버퍼에 저장되는 것으로 된다.

데이터 버퍼(BF1 ∼ BFn)에의 기록 유효 신호는, 시퀀서 회로(44)에도 공급되어 있다. 시퀀서 회로(44)는, 어느 하나의 데이터 버퍼에 대하여 기록 유효 신호가 출력되면, 그것을 트리거로 하여, 데이터 버퍼(BF1 ∼ BFn)에 저장된 요소 데이터로부터 스텝 모터(24)를 제어하기 위한 제어 데이터를 합성하여 시프트 레지스터(46)로 세트한다. 구체적으로는, 예컨대, 각 요소 데이터의 각 비트 위치와, 제어 데이터의 각 비트 위치와의 사이에는, 모터 드라이브 소자(12)의 사양에 따른 소정의 대응 관계가 있고, 시퀀서 회로(44)는 각 요소 데이터의 각 비트의 값을 시프트 레지스터(46)의 대응하는 비트 위치로 출력한다.

그리고, 시프트 레지스터(46)에 제어 데이터를 세트한 후, 클럭 신호에 동기하여 시프트 레지스터(46)에 시프트 명령을 출력하는 것에 의해, 제어 데이터를 모터 드라이브 소자(12)에 1 비트씩 시리얼 전송한다.

도 5는, 시퀀서 회로(44)의 동작을 나타내는 상태 천이도이다. 시퀀서 회로(44)는 외부로부터 기능의 유효/무효를 설정할 수 있게 되어 있고, 정지 상태 S1에 있어서 기능 유효 설정이 되면, 대기 상태 S2로 천이한다. 이 대기 상태 S2에 있어서, 기능 무효 설정이 되면, 다시 정지 상태 S1로 되돌아간다.

대기 상태 S2에 있어서, 데이터 버퍼(BF1 ∼ BFn) 중 어느 하나로 기록 유효 신호가 출력된 것이 검출되면, 데이터 버퍼(BF1 ∼ BFn)에 저장된 각 요소 데이터의 값에 근거하여 제어 데이터를 시프트 레지스터(46)에 세트한 후에, 제 1 전송 상태 S3로 천이한다.

제 1 전송 상태 S3로 천이하면, 동기 클럭을 H 레벨로 하여, 제 2 전송 상태 S4로 천이한다. 제 2 전송 상태 S4에서는, 동기 클럭을 L 레벨로 하고, 또한, 시프트 레지스터(46)에 시프트 명령을 송신한다. 이것에 의해, 동기 클럭 라인(22)의 동기 클럭이 L 레벨으로 천이하는 것에 동기하여, 시프트 레지스터(46)에 세트된 제어 데이터가 1 비트분만큼 시리얼 전송로(20)로 송출된다. 이 처리가 끝나면, 다시 제 1 전송 상태 S3로 천이한다. 그리고, 시프트 레지스터의 모든 비트의 데이터 전송이 완료하게 되면 대기 상태 S2로 천이하고, 데이터 전송이 완료하지 않으면, 다시, 동기 클럭을 L 레벨로 하여 제 2 전송 상태 S4로 천이한다.

이와 같이, 본 실시예에 의하면, 데이터 버퍼(BF1 ∼ BFn) 중 어느 하나에 기록 유효 신호가 공급되면(즉, 데이터 버퍼(BF1 ∼ BFn) 중 어느 하나에 새로운 요소 데이터가 저장되면), 그것을 트리거로 하여 시퀀서 회로(44)가 제어 데이터를 하드웨어적으로 합성하여 모터 드라이브 소자(12)에 시리얼 전송한다. 이 때문에,제어 데이터의 합성 및 시리얼 전송에 대응하여 CPU(16)에 의한 연산 처리가 필요하지 않기 때문에, 데이터 버퍼(BF1 ∼ BFn)에의 데이터 저장을 DMA 전송에 의해 행하면서, 새로운 요소 데이터에 근거하는 제어 데이터의 합성 및 시리얼 전송을 실행하는 것이 가능해지고 있다.

즉, 제어 데이터의 합성·전송 처리를 CPU(16)의 연산 처리에 의해 실행하는 경우에는, 제어 데이터의 작성이 필요로 되는 시점(즉, 데이터 버퍼(BF1 ∼ BFn) 중 어느 하나의 데이터가 기록된 시점)을 검지하여, 그 시점에서 제어 데이터의 작성 처리를 해야 하기 때문에, 데이터 버퍼(BF1 ∼ BF4)에의 데이터 저장을 CPU(16)가 관여하지 않는 DMA에 의해서 실행할 수 없다. 이것에 대하여, 본 실시예에서는, 데이터 버퍼(BF1 ∼ BFn)에 데이터가 기록된 것을 트리거로 하여 시퀀서 회로(44)가 하드웨어적으로 제어 데이터를 합성하기 때문에, CPU(16)는 데이터 버퍼(BF1 ∼ BFn)의 기록 타이밍에 관지할 필요는 없고, 이것에 의해, DMA에 의해 데이터 버퍼(BF1 ∼ BFn)에의 데이터 기록을 행하면서, 요소 데이터에 근거하여 합성한 제어 데이터의 시리얼 전송을 실행할 수 있는 것이다.

이하, 본 발명의 다른 실시예에 대하여 설명한다. 또, 이하에 설명하는 각 실시예는, 상기 제 1 실시예를 기본 구성으로 하는 것이며, 공통의 구성 부분에는 동일한 부호를 부여하고 설명을 생략 또는 간략화한다.

본 발명의 제 2 실시예는, 상기 제 1 실시예에 있어서, 2개의 데이터 버퍼(BFl. BF2)를 마련한 것이며, 데이터 버퍼(BF1)에는 요소 데이터로서 제어 데이터 그 자체를 나타내는 데이터를, 데이터 버퍼(BF2)에는 요소 데이터로서 상 패턴 데이터를, 각각 저장한다.

도 6는, 본 실시예에 있어서 데이터 버퍼(BFl, BF2)에 저장된 데이터와, 이들 데이터에 근거하여 시퀀서 회로(44)에 의해 합성되어 시프트 레지스터(46)에 저장되는 제어 데이터와의 관계를 나타내는 도면이다. 동 도면에 도시하는 바와 같이, 본 실시예에서는, 데이터 버퍼(BF1)에는, 제어 데이터와 동일한 데이터 형식의 데이터가 저장된다. 즉, 상 패턴 데이터를 나타내는 비트와 설정값 데이터를 나타내는 비트가 제어 데이터의 포맷에 따른 소정의 비트 위치에 배치된다. 동 도면의 예에서는, 제어 데이터 중 비트(b1, b2, b6, b7, bl0, bl1)가 상 패턴 데이터를, 다른 비트(b0, b3, b4, b5, b8, b9, b12, b13, b14)가 설정값 데이터를, 각각 나타내고 있고, 이러한 구성의 제어 데이터가 데이터 버퍼(BF1)에 저장된다. 이와 같이, 제어 데이터는 상 패턴 데이터를 나타내는 비트 중에 설정값 데이터를 나타내는 비트가 분산되어 배치된 구성을 갖고 있다. 한편, 데이터 버퍼(BF2)에는, 데이터 버퍼(BF1)에 저장된 데이터 중, 상 패턴을 나타내는 비트로 이루어지는 데이터(즉 상 패턴 데이터)가 저장된다.

따라서, 시퀀서 회로(44)는, 데이터 버퍼(BF1)에 데이터가 기록되면, 그 데이터를 그대로 제어 데이터로 하여 시프트 레지스터(46)에 출력한다. 한편, 데이터 버퍼(BF2)에 상 패턴 데이터가 기록된 경우에는, 이 상 패턴 데이터의 각 비트의 값을 시프트 레지스터(44)의 해당하는 비트(bl, b2, b6, b7, bl0, b11)에 덮어쓰기 하고, 설정값 데이터에 대응하는 다른 비트의 값은 변화시키지 않고 유지한다.

이와 같이, 본 실시예에서는, 제어 데이터 그 자체를 저장하는 데이터 버퍼(BF1)와, 상 패턴 데이터만을 저장하는 데이터 버퍼(BF2)를 마련하고, 데이터 버퍼(BF2)에 새로운 상 패턴 데이터가 기록된 경우에는, 시퀀서 회로(44)가, 제어 데이터의 상 패턴 데이터에 대응하는 비트를 갱신한 후에 새로운 제어 데이터로서 시리얼 전송한다. 이 때문에, 상기 제 1 실시예와 마찬가지로, 데이터 버퍼(BF1, BF2)에의 데이터 기록을 DMA 전송에 의해 행하면서, 제어 데이터의 합성 및 시리얼 전송을 실행할 수 있다.

또한, 상기 제 1 실시예에서 상술한 바와 같이, 메모리(36)에는, 데이터 버퍼(BF1, BF2)에 각 요소 데이터를 전송하기 위한 데이터 테이블(48)을 준비해 둘 필요가 있다. 그 경우, 상 패턴 데이터는 스텝 모터(24)의 운전에 따라 짧은 간격으로 전환할 필요가 있기 때문에 변화의 빈도가 큰 데 비해, 설정값 데이터가 변화되는 빈도는 극히 작다. 이 때문에, 데이터 버퍼(BF1)에 전송해야 할 데이터를, 상 패턴 데이터가 변화될 때마다의 데이터로서 데이터 테이블(48)에 기억해 두면, 변화하지 않는 설정값 데이터에 대해서 동일한 값의 비트가 반복해서 나타나게 되어, 메모리 영역이 비효율적으로 점유되게 된다. 이것에 비해, 본 실시예에서는, 변화의 빈도가 큰 상 패턴 데이터만을 기억하는 데이터 버퍼(BF2)에 대응한 적은 비트수(본 예에서는 6비트)의 데이터 테이블(48)을 준비하면 좋고, 데이터 버퍼(BF1)에 대응하는 큰 비트수(본 예에서는 15비트)의 데이터 테이블(48)에는, 설정값 데이터가 변화될 때마다의 데이터만을 기억하면 충분한다. 그 결과, 데이터 테이블(48)에 필요한 메모리 사이즈를 대폭 삭감하는 것이 가능해진다.

또한, 본 실시예에서는, 시퀀서 회로(44)는, 데이터 버퍼(BF1, BF2)의 각 비트를 시프트 레지스터(46)의 대응하는 비트 위치에 출력하는 것만으로, 제어 데이터를 합성할 수 있기 때문에, 시퀀서 회로(44)의 구성을 간소화하는 것이 가능하고, 이것에 의해, 제어 장치(10)의 비용 절감을 도모할 수도 있다. 예컨대, 본 실시예와 마찬가지로, 제어 데이터 중에 상 패턴 데이터의 비트가 분산되어 배치되는 경우이더라도, 그 비트 위치에 따른 논리 회로를 마련하면 되기 때문에, 시퀀서 회로(44)의 구성은 간단해진다.

다음에, 본 발명의 제 3 실시예에 대하여 설명한다. 본 실시예에서는, 모터 드라이브 소자(12)에 의해서 2개의 스텝 모터(24A, 24B)가 구동되는 것으로 하고, 또한, 데이터 버퍼로서 3개의 데이터 버퍼(BF1 ∼ BF3)가 마련된다.

도 7는, 본 실시예에 있어서, 데이터 버퍼(BF1 ∼ BF3)에 저장된 데이터와, 이들 데이터에 근거하여 시퀀서 회로(44)에 의해 합성되어 시프트 레지스터(46)에 저장되는 제어 데이터와의 관계를 나타낸다. 동 도면에 도시하는 바와 같이, 데이터 버퍼(BF1)에는 스텝 모터(24A, 24B)에 공통의 설정값 데이터가 저장되고, 또한, 데이터 버퍼(BF2 및 BF3)에는, 각각, 스텝 모터(24A 및 24B)의 상 패턴 데이터가 저장된다. 그리고, 데이터 버퍼(BF1 ∼ BF3) 중 어느 하나의 데이터가 기록되면, 시퀀서 회로(44)는 데이터 버퍼(BF1 ∼ BF3)의 데이터의 각 비트를 시프트 레지스터(46)의 대응하는 비트에 출력하는 것에 의해, 제어 데이터가 작성된다. 도 7의 예에서는, 시프트 레지스터의 비트(b0)에 데이터 버퍼(BF1)의 설정값 데이터가, 비트(b1 ∼ b6)에 데이터 버퍼(BF2)의 상 패턴 데이터가, 비트(b7 ∼ b12)에 데이터 버퍼(BF3)의 상 패턴 데이터가, 각각 출력된다.

본 실시예에 있어서, 모터 드라이브 소자(12)에 전송되는 제어 데이터는, 스텝 모터(24A, 24B)의 양쪽에 대한 상 패턴 데이터를 포함하고 있다.

이 때문에, 스텝 모터(24A 또는 24B)의 한쪽의 모터에 대하여 상 패턴 데이터가 변경된 경우에는, 데이터가 변경되어 있지 않은 다른 쪽의 스텝 모터를 포함하여 데이터 버퍼(BF1 ∼ BF3)의 3개의 요소 데이터에 근거하여 제어 데이터를 합성하는 것이 필요하다.

이에 비해, 본 실시예에서는, 시퀀서 회로(44)는, 데이터 버퍼(BF1 ∼ BF3)중 어느 하나에 데이터가 기입되면, 이들 3개의 데이터 버퍼(BF1 ∼ BF3)의 데이터에 근거하여 제어 데이터를 합성하여 시리얼 전송한다. 이 때문에, 2개의 스텝 모터(24A, 24B)를 제어하는 경우에도, CPU(16)는, 각 스텝 모터(24A, 24B)에 대하여 상 패턴이 전환할 때마다의 상 패턴 데이터를 데이터 테이블에 준비해 두는 것만으도 좋고, 나중에는, 이들 데이터가 DMA에 의해 데이터 버퍼로 전송되어, 시퀀서 회로(44)에 의해 제어 데이터가 합성되어 모터 드라이브 소자(12)로 시리얼 전송된다. 즉, CPU(16)는, 스텝 모터(24A, 24B)의 상호의 관계를 고려하는 일 없이, 각 모터에 대하여 독립적으로 연산 처리를 실행하여 각각의 상 패턴 데이터를 작성하면 좋기 때문에, CPU(16)의 처리가 간소화된다.

이와 같이, 본 실시예에 의하면, 복수의 스텝 모터(24A, 24B)를 공통의 제어데이터에 근거하여 구동하는 모터 드라이브 소자(12)에 비해, CPU(16)에 부담을 주는 일없이, 적정하게 제어 데이터를 합성하여 시리얼 전송할 수 있다.

다음에, 본 발명의 제 4 실시예에 대하여 설명한다. 도 8는 본 실시예의 전체 구성도이다. 동 도면에 도시하는 바와 같이, 상기 제 3 실시예와 마찬가지로, 모터 드라이브 소자(12)에 의해 2개의 스텝 모터(24A 및 24B)를 구동하지만, 본 실시예에서는, 제어 장치(10)와 모터 드라이브 소자(12)와의 사이에는, 시리얼 전송로(20) 및 동기 클럭 라인(22) 이외에 제 1 선택선(26) 및 제 2 선택선(28)이 마련되어 있다. 그리고, 이들 2개의 선택선(26, 28)에 의해, 데이터 전송선(20)에 의해 전송되는 제어 데이터가 스텝 모터(24A, 24B) 중 어느 하나의 제어 데이터인지를 지정하게 되어 있다. 즉, 모터 드라이브 소자(12)는, 제 1 선택선(26)이 액티브 레벨이면 시리얼 전송로(20)에 의해 전송되어 오는 제어 데이터에 근거하여 스텝 모터(24A)를 구동하고, 한편, 제 2 선택선(28)이 액티브 레벨이면 시리얼 전송로(20)에 의해 전송되어 오는 제어 데이터에 근거하여 스텝 모터(24B)를 구동한다.

도 9는, 본 실시예에 있어서, 각 데이터 버퍼에 저장된 데이터와, 이들 데이터에 근거하여 시퀀서 회로(44)에 의해 작성되어 시프트 레지스터(46)에 저장되는 제어 데이터와의 관계를 나타낸다. 동 도면에 도시하는 바와 같이, 본 실시예에서는, 4개의 데이터 버퍼(BF1 ∼ BF4)가 마련되어 있다. 스텝 모터(24A)에 대하여, 상기 도 6에 나타내는 경우와 마찬가지로, 제어 데이터와 같은 데이터 형식의 데이터가 데이터 버퍼(BF1)에 저장되고, 상 패턴 데이터가 데이터 버퍼(BF2)에 저장된다. 마찬가지로, 스텝 모터(24B)에 대하여, 제어 데이터와 같은 데이터 형식의 데이터가 데이터 버퍼(BF3)에 저장되고, 상 패턴 데이터가 데이터 버퍼(BF4)에 저장된다.

도 10는, 본 실시예에 있어서의 시퀀서 회로(44)의 동작을 나타내는 타임 챠트이며, (a)는 제 1 선택선(26)의 신호를, (b)은 제 2 선택선(28)의 신호를, (c)는 시리얼 전송로(20)의 전송 데이터를, 각각 나타낸다.

동 도면에 도시하는 바와 같이, 시간 t1에 있어서, 스텝 모터(24A)에 대응하는 데이터 버퍼(BF1 또는 BF2)에 데이터가 기록되면, 시퀀서 회로(44)는 제 1 선택선(26)을 액티브 레벨(동 도면의 예에서는 로우 레벨)으로 한다. 그리고, 데이터 버퍼(BF1)에 데이터가 기록된 경우는, 그 데이터를 그대로 시프트 레지스터(46)에 출력한다. 한편, 데이터 버퍼(BF2)에 데이터가 기록된 경우는, 시퀀서 회로(44)는, 그 데이터의 각 비트를 시프트 레지스터(46)의 대응하는 비트(비트 bl, b2, b6, b7, bl0, bl1)에 덮어쓰기한다. 이렇게 해서 시프트 레지스터(46)에 기록된 데이터가, 스텝 모터(24A)의 제어 데이터로서 모터 드라이브 소자(12)로 시리얼 전송된다. 그리고, 시간 t2에 있어서, 제어 데이터의 모든 비트의 시리얼 전송이 완료하면, 시퀀서 회로(44)는 제 1 선택선(26)을 비액티브 레벨(하이 레벨)으로 한다.

이와 같이, 스텝 모터(24A)에 대응하는 데이터 버퍼(BF1 또는 BF2)에 데이터가 기록되면, 이 스텝 모터(24A)의 제어 데이터가 시리얼 전송로(20)로부터 전송된다. 그 때, 제 1 선택선(26)이 액티브 레벨으로 됨으로써 모터 드라이브 소자(12)는 시리얼 전송되어 온 제어 데이터에 근거하여 스텝 모터(24A)를 구동한다.

또한, 시간 t3에 있어서 스텝 모터(24B)에 대응한 데이터 버퍼(BF3 또는 BF4)에 데이터가 기록되면, 시퀀서 회로(44)는 제 2 선택선(28)을 액티브 레벨으로 하고, 또한, 상기와 같이 하여 데이터 버퍼(BF3 및 BF4)의 데이터에 근거하여 제어 데이터 합성하여 모터 드라이브 소자(12)로 시리얼 전송한다. 시간 t4에 있어서 제어 데이터의 모든 비트가 전송되면, 제 2 선택선(28)을 비액티브 레벨로 한다. 모터 드라이브 소자(12)는, 데이터 전송 중에 제 2 선택선(28)이 액티브 레벨으로 되기 때문에, 전송되어 온 제어 데이터에 근거하여 스텝 모터(24B)를 구동한다.

이상 설명한 바와 같이, 본 실시예에 있어서, 시퀀서 회로(44)는 스텝 모터(24A 또는 24B) 중 어느 하나에 대응하는 데이터가 변화되었는지(즉, 데이터 버퍼(BFl, BF2 또는 BF3, BF4) 중 어느 하나에 데이터가 기록되었는지)에 따라서,대응하는 제어 데이터를 모터 드라이브 소자(12)에 시리얼 전송하고, 또한, 제 1 선택선(26) 또는 제 2 선택선(28)을 액티브 레벨으로 한다. 이 때문에, CPU(16)는, 각 모터에 대하여 상 패턴 데이터 및 설정값 데이터를 데이터 테이블에 준비해 두는 것만으로도 좋고, 나중에는, CPU(16)가 개재하는 일 없이, 이들 데이터가 데이터 버퍼(BF1 ∼ BF4)에 DMA 전송된다. 그리고, 시퀀서 회로(44)에 의해 제어 데이터가 합성되어 모터 드라이브 소자(12)로 시리얼 전송되고, 또한, 제 1 선택선(26) 또는 제 2 선택선(28)의 제어도 적절히 실행된다. 따라서, 본 실시예에 의하면, 모터 드라이브 소자(12)가 선택선(26, 28)에 의해 대상으로 되는 모터를 지정하는 구성을 갖고 있는 경우에, CPU(16)에 부하를 거는 일없이, 제어 데이터의 합성·시리얼 전송, 및, 각 선택선(26, 28)의 제어를 실행할 수 있다.

다음에, 본 발명의 제 5 실시예에 대하여 설명한다. 본 실시예는, 제어 데이터를 시리얼 전송하고 있는 한창 중에, 어느 하나의 데이터 버퍼에 데이터가 기록된 경우에도, 데이터 전송 누설을 일으키는 일없이 적절히 제어 데이터를 시리얼 전송하는 것을 가능하게 한 것이다. 본 실시예에서도 상기 제 4 실시예와 마찬가지로, 스텝 모터(24A)에 대응하는 데이터 버퍼(BFl. BF2)와 스텝 모터(24B)에 대응하는 데이터 버퍼(BF3, BF4)가 마련되고, 제 1 선택선(26) 및 제 2 선택선(28)에 의해서 어느 하나의 모터에 대응한 제어 데이터인지를 지정하는 것으로서 설명한다.

도 11는, 본 실시예에 있어서의 제어 장치(10)의 구성을 도시하는 도면이다. 동 도면에 도시하는 바와 같이, 본 실시예에서는, 데이터 버퍼(BF1 ∼ BF4)의 각각에 대응한 전송 예약 유지 회로(R1 ∼ R4), 및, 우선 순위 부여 회로(60)가 마련되어 있다.

전송 예약 유지 회로(R1 ∼ R4)는, 각각, 데이터 버퍼(BF1 ∼ BF4)에 저장된 데이터에 기인하는 제어 데이터를 시리얼 전송하여야 할지 여부를 나타내는 전송 플래그를 유지하는 회로이다. 예컨대, 데이터 버퍼(BF1)에의 데이터 기록에 따라서 스텝 모터(24A)의 제어 데이터를 시리얼 전송하고 있는 한창 중에, 데이터 버퍼(BF3)에 데이터가 기록된 경우에는, 즉시, 스텝 모터(24B)의 제어 데이터를 시리얼 전송할 수 없지만, 전송 예약 유지 회로(R3)에 전송 플래그를 세트해 둔다. 그리고, 스텝 모터(24A)의 제어 데이터의 시리얼 전송이 완료한 시점에서, 전송 플래그가 세트된 데이터 버퍼(BF3)에 대응하는 스텝 모터(24B)의 제어 데이터가 합성되어 시리얼 전송된다.

또한, 우선 순위 부여 회로(60)는, 복수의 데이터 버퍼에 데이터가 기록된 경우에, 어느 하나의 데이터 버퍼에 대하여 우선하여 제어 데이터의 합성 및 시리얼 전송 처리를 실행할지의 우선 순위를 유지하는 회로이다. 예컨대, 스텝 모터(24A)의 제어 데이터의 시리얼 전송중에, 데이터 버퍼(BF2 및 BF3)에 데이터가 기록된 경우, 데이터 버퍼(BF3) 쪽이 데이터 버퍼(BF2)보다도 높은 우선도가 설정되어 있으면, 스텝 모터(24A)의 제어 데이터의 시리얼 전송이 완료하면, 다음에, 데이터 버퍼(BF3)를 우선하여, 이것에 대응하는 스텝 모터(24B)의 제어 데이터가 합성되어 시리얼 전송된다.

도 12는, 본 실시예에 있어서의 시퀀서 회로(44)의 동작을 나타내는 타임 챠트이며, (a)∼(d)는 데이터 버퍼(BF1 ∼ BF4)에의 데이터 기록에 따른 전송 예약 유지 회로(R1 ∼ R4)의 예약 플래그의 변화를, (e), (f)는 제 1 선택선(26) 및 제 2 선택선(28)에 출력되는 신호를, (g)는 시리얼 전송되는 제어 데이터의 내용을, 각각 나타낸다. 또한, 우선 순위 부여 회로(60)에는, 데이터 버퍼(BFl, BF2, BF3, BF4)의 순서로 높은 우선도가 설정되어 있는 것으로 된다.

동 도면의 예에서는, 우선, 시간 t1에 있어서 데이터 버퍼(BF1)에 데이터가 기록되고, 이것에 따라 전송 예약 유지 회로(Rl)에 예약 플래그가 세트되어 있다. 데이터 버퍼(BF1)에는 최고의 우선도가 설정되어 있고, 또한, 현 시점에서 전송중인 데이터는 없기 때문에, 시간 t2에 있어서, 시퀀서 회로(44)는 제 1 선택선(26)을 액티브 레벨로 한다. 이것과 동시에, 전송 예약 유지 회로(Rl)의 예약 플래그를 리세트하고, 또한, 데이터 버퍼(BF1)에 저장된 데이터에 근거하여 합성한 스텝 모터(24A)용의 제어 데이터의 시리얼 전송을 개시한다. 이 시리얼 전송이 완료하면, 제 1 선택선(26)을 비액티브 레벨으로 한다(시간 t5).

상기 제어 데이터의 시리얼 전송중, 시간 t3에 있어서 데이터 버퍼(BF3)로 데이터가 기록되어 전송 예약 유지 회로(R3)에 예약 플래그가 세트되고, 또한, 시간 t4에 있어서 데이터 버퍼(BF2)로 데이터가 기록되고 전송 예약 유지 회로(R2)에 예약 플래그가 세트되어 있다. 따라서, 실행중인 시리얼 전송이 종료한 시점(시간 t5)에서는, 전송 예약 유지 회로(R2 및 R3)의 양쪽에 예약 플래그가 세트되어 있게 된다. 이 경우, 데이터 버퍼(BF2)에 데이터 버퍼(BF3)보다도 높은 우선 순위가 설정되어 있기 때문에, 시퀀서 회로(44)는, 데이터 버퍼(BF2)를 우선한다. 즉, 전송 예약 유지 회로(R2)의 예약 플래그를 리세트하고, 또한, 데이터 버퍼(BF2)에 대응하는 제 1 선택선(26)을 액티브 레벨으로 하고, 이것과 동시에, 데이터 버퍼(BFl, BF2)의 데이터에 근거하여 합성한 스텝 모터(24A)용의 제어 데이터의 시리얼 전송을 개시한다(시간 t6).

이 시리얼 전송이 종료하지 않는 동안에, 다시 데이터 버퍼(BF1)에 데이터가 기록되고, 전송 예약 유지 회로(R1)에 예약 플래그가 세트된다(시간 t7). 따라서, 실행중인 시리얼 전송이 완료한 시점(시간 t8)에서는, 전송 예약 유지 회로(R1, R3)의 양쪽에 예약 플래그가 세트되게 되지만, 데이터 버퍼(BF1)에 데이터 버퍼(BF3)보다도 우선 순위가 설정되어 있기 때문에, 다시, 데이터 버퍼(BFl, BF2)의 데이터에 근거하여 합성된 스텝 모터(24A)용의 제어 데이터의 시리얼 전송이 시작된다(시간 t9). 이 시리얼 전송이 종료될 때까지 데이터 버퍼에의 새로운 기록이 발생하지 않고, 따라서, 시리얼 전송 종료 시점(시간 tl0)에서 전송 예약 유지 회로(R3)에만 예약 플래그가 세트된다. 이 때문에, 시퀀서 회로(44)는 데이터 버퍼(BF3, BF4)의 데이터에 근거하여 합성한 스텝 모터(24B)용의 제어 데이터의 시리얼 전송을 개시하여, 시간 t12에 있어서 전송을 완료한다.

도 13은, 본 실시예에 있어서의 시퀀서 회로(44)의 동작을 나타내는 상태 천이도이다. 또한, 상기 제 1 실시예의 도 5에 나타내는 상태 천이도 시퀀서 회로(44)와 중복하는 부분의 설명은 생략한다.

대기 상태 S2에 있어서, 전송 예약 유지 회로(R1 ∼ R4)의 적어도 하나에 예약 플래그가 세트되어 있는 경우, 최고 우선 순위의 전송 예약 유지 회로가 R1 또는 R2이면, 데이터 버퍼(BF1, BF2)에 저장된 데이터에 근거하여 제어 데이터를 시프트 레지스터(46)에 세트하고, 제 1 선택선(26)을 액티브 레벨으로 하고, 또한, 예약 플래그를 리세트한 후에, 제 1 전송 상태 S3A로 천이한다. 또한, 최고 우선 순위의 전송 예약 유지 회로가 R3 또는 R4인 경우는, 데이터 버퍼(BF3, BF4)에 저장된 데이터에 근거하여 제어 데이터를 시프트 레지스터(46)에 세트하고, 제 2 선택선(28)을 액티브 레벨으로 하고, 또한, 예약 플래그를 리세트한 후에, 제 1 전송 상태 S3B로 천이한다.

제 1 전송 상태 S3A, S3B에서는, 동기 클럭을 H 레벨로 하고, 각각, 제 2 전송 상태 S4A, S4B로 천이한다. 그리고, 제 2 전송 상태 S4A, S4B에서는, 동기 클럭을 L 레벨로 하고, 또한, 시프트 레지스터(46)에 시프트 명령을 보낸다. 이것에 의해, 동기 클럭 라인(22)의 동기 클럭이 L 레벨로 천이하는 것에 동기하여, 시프트 레지스터(46)에 세트된 제어 데이터가 1비트분만큼 시리얼 전송로(20)에 송출된다. 이 처리가 끝나면, 다시 제 1 전송 상태 S3A 또는 S3B로 천이한다. 제 1 전송 상태 S3A, S3B에서는, 시프트 레지스터의 모든 비트의 데이터 송출이 완료하고 있으면, 각기, 제 l 선택선(26) 및 제 2 선택선(28)을 비액티브 레벨으로 한 후에, 대기 상태 S2로 천이한다. 한편, 데이터 송출이 완료되지 않고 있으면, 다시, 동기 클럭을 L 레벨으로 하여 제 2 전송 상태 S4A 또는 S4B로 천이한다.

이와 같이, 본 실시예에서는, 제어 데이터의 시리얼 전송 중에 데이터 버퍼(BF1 ∼ BF4) 중 어느 하나의 데이터가 기록된 경우에는, 해당하는 전송 예약 유지 회로(R1 ∼ R4)에 예약 플래그를 세트하고, 실행중인 시리얼 전송이 끝난 시점에서, 예약 플래그가 세트된 데이터 버퍼에 대응하는 제어 데이터를 자동적으로 시리얼 전송한다. 이 때문에, 시리얼 전송중에 데이터 버퍼(BF1 ∼ BF4) 중 어느 하나에 데이터가 기록된 경우에도, 그 데이터 기록에 따른 제어 데이터의 시리얼 전송을 확실히 실행할 수 있다.

또한, 데이터 버퍼(BF1 ∼ BF4)에 우선 순위를 부여하여, 시리얼 전송중에 복수의 데이터 버퍼에 데이터가 기록된 경우에는, 우선도가 높은 쪽의 데이터 버퍼를 우선하여 제어 데이터를 전송한다. 이 때문에, 예컨대, 스텝 모터(24A, 24B)의 중요성에 차이가 있어 어느 하나의 모터를 우선적으로 제어할 필요가 있는 경우 등에, 그 우선도에 따라 우선 순위 부여 회로(60)에 데이터 버퍼(BF1 ∼ BF4)의 순위를 설정해 둠으로써 스텝 모터(24A, 24B)의 우선도에 적합한 제어를 실현할 수 있다. 그리고, 이러한 우선 순위에 근거하는 데이터 버퍼(BF1 ∼ BF4)의 선택은 시퀀서 회로(44)에 의해 하드웨어적으로 실행된다. 따라서, 본 실시예에 의하면, CPU(16)에 처리 부하를 거는 일없이, 우선도에 따른 모터 제어를 실행할 수 있다.

또, 상기 실시예에서는, 데이터 버퍼(BFl, BF2)의 데이터에 근거하여 스텝 모터(24A)용의 제어 데이터를, 데이터 버퍼(BF3, BF4)의 데이터에 근거하여 스텝 모터(24B)용의 제어 데이터를, 각각 합성하여 시리얼 전송하는 경우에 대하여 설명하였다. 그러나, 이것에 한정되지 않고, 예컨대, 데이터 버퍼(BF1 ∼ BF4) 각각의 데이터에 근거하여 4종류의 제어 데이터를 시리얼 전송하는 구성에 있어서, 복수의 예약 플래그가 세트되어 있는 경우에, 우선 순위가 높은 데이터 버퍼의 데이터에 근거하여 합성한 제어 데이터를 시리얼 전송하는 것으로 하면 좋다. 예컨대, 도 12의 타임 챠트의 예에서는, 시간 t2 ∼ t5에서는 데이터 버퍼(BF1)의 데이터에 근거하는 제어 데이터를 전송하고, 시간 t6 ∼ t8에서는 데이터 버퍼(BF2)의 데이터에 근거하는 제어 데이터를 전송하고, 시간 t9 ∼ tl0에서는 데이터 버퍼(BF1)의 데이터에 근거하는 제어 데이터를 전송하고, 시간 tl1 ∼ t12에서는 데이터 버퍼(BF3)의 데이터에 근거하는 제어 데이터를 전송하게 된다.

그런데, 상기 실시예에 있어서, 전송 예약 유지 회로(R1)에 유지되는 데이터 버퍼(BF1 ∼ BF4)의 우선 순위를, CPU(16)로부터 설정할 수 있도록 하여도 좋다. 이 경우, 시스템 전체의 구성이 변경된 경우 등에도, 그것에 따라서 적절히 우선 순위를 설정하는 것에 의해 그와 같은 시스템 변경 등에 유연하게 대응하는 것이 가능해진다.

도 14는, 데이터 버퍼(BF1 ∼ BF4)의 우선 순위를, 예컨대 BF4, BF3, BF2, BF1의 순서대로 변경한 경우의 동작을 나타내는 타임 챠트이며, 상기 도 12와 같은 타이밍에서 각 데이터 버퍼에 데이터가 기록된 경우를 나타내고 있다. 동 도면에 도시하는 바와 같이, 데이터 버퍼(BF1)에의 데이터 기록에 따른 제어 데이터의 시리얼 전송중이 종료한 시점(시간 t5)에서, 전송 예약 유지 회로(R2 및 R3)의 양쪽에 예약 플래그가 세트되어 있지만, 본 예에서는, 데이터 버퍼(BF3) 쪽이 우선 순위가 높기 때문에, 데이터 버퍼(BF3)에 근거하는 스텝 모터(24B)용의 제어 데이터가 시리얼 전송되고, 또한, 제 2 제어 라인(28)이 액티브 레벨으로 된다. 그리고, 이 데이터 전송이 종료한 시점(시간 t8)에서 전송 예약 유지 회로(Rl, R2)의 양쪽에 예약 플래그가 세트되어 있지만, 본 예에서는 데이터 버퍼(BF2) 쪽이 데이터 버퍼(BF1)보다도 우선 순위가 높기 때문에, 시간 t9에 있어서, 전송 예약 유지 회로(R2)의 예약 플래그가 리세트되고, 또한 데이터 버퍼(BF2)에의 데이터 기록에 따른 스텝 모터(24A)용의 제어 데이터의 전송이 개시된다. 그리고, 이 데이터 전송이 종료한 후, 시간 t11에 있어서 전송 예약 유지 회로(R1)의 예약 플래그가 리세트되고, 데이터 버퍼(BF1)에의 기록에 따른 스텝 모터(24A)용의 제어 데이터의 전송이 개시된다.

다음에, 본 발명의 제 6 실시예에 대하여 설명한다. 본 실시예에서는, 시퀀서 회로(44)는 2개의 제 1 및 제 2 동작 모드에서 동작한다.

도 15는, 본 실시예에 있어서, 데이터 버퍼(BF1 ∼ BF4)에 저장된 데이터와, 이들 데이터에 근거하여 시퀀서 회로(44)에 의해 합성되어 시프트 레지스터(46)에 저장되는 제어 데이터와의 관계를 나타낸다. 동 도면에 나타내는 바와 같이, 본 실시예에서는, 시퀀서 회로(44)는 모드 설정 회로(70)를 구비하고 있고, 모드 설정 회로(70)에 설정된 동작 모드에 따라서, 제 1 또는 제 2 모드에서 동작한다.

제 1 모드에서는, 예컨대 상기 제 3 실시예(도 7)와 마찬가지로, 데이터 버퍼(BF1)에는 설정값 데이터가 저장되고, 또한, 데이터 버퍼(BF2 및 BF3)에는, 각각, 스텝 모터(24A 및 24B)의 상 패턴 데이터가 저장된다. 그리고, 데이터 버퍼(BF1 ∼ BF3)의 데이터에 근거하여 제어 데이터가 합성된다.

또한, 제 2 모드에서는, 예컨대 상기 제 4 실시예(도 9)와 마찬가지로, 스텝 모터(24A)에 대하여, 제어 데이터와 동일한 데이터 형식의 데이터가 데이터 버퍼(BF1)에, 상 패턴 데이터가 데이터 버퍼(BF2)에 각각 저장되고, 또한, 스텝 모터(24B)에 대하여, 제어 데이터와 동일한 데이터 형식의 데이터가 데이터 버퍼(BF3)에, 상 패턴 데이터가 데이터 버퍼(BF4)에 각각 저장된다. 그리고, 데이터 버퍼(BF1 ∼ BF4)의 데이터에 근거하여 제어 데이터가 합성된다.

모드 설정 회로(70)는, CPU(16)의 어드레스 버스(30) 및 데이터 버스(32)에 접속되어 있고, CPU(16)로부터 모드 설정 회로(70)에 동작 모드를 설정할 수 있다. 따라서, 본 실시예에 의하면, 제어 데이터의 구성이 서로 다른 2개의 모터 드라이브 소자(12)에 대응하는 것이 가능해지고, 시스템 변경에 의해서 모터 드라이브 소자(12)의 종류가 변경이 된 경우에도, CPU(16)로부터의 모드 설정만으로 유연하게 대응할 수 있다.

또, 상기 각 실시예에서는, 스텝 모터를 제어하는 경우에 대하여 설명하였지만, 본 발명은 이것에 한정되지 않고, DC 모터를 제어하는 경우에도 적용이 가능하다.

즉, DC 모터가 드라이브 소자에 의해서 구동되어, 이 드라이브 소자에 소정 포맷의 제어 데이터를 시리얼 전송하는 것에 의해 DC 모터의 제어가 행해지는 경우에도, 본 발명을 적용하는 것에 의해, CPU에 부하를 거는 일없이, 제어 데이터의 합성 및 시리얼 전송을 실행하는 것이 가능해진다.

또한, 상기 각 실시예에서는, 모터 드라이브 소자(12)가 1 또는 2개의 모터를 구동하는 경우에 대하여 설명하였지만, 본 발명은, 모터 드라이브 소자(12)가 3개 이상의 모터를 구동할 수 있는 경우에도 적용이 가능하다.

또한, 상기 제 2 ∼ 제 6 실시예에서는, 각 요소 데이터 및 요소 데이터로부터 합성되는 제어 데이터의 구성을 구체적으로 설명하였지만, 그들 구성은 일례이며, 모터 드라이브 소자(12)의 사양에 따라 데이터 구성을 변경하면 좋다.

본 발명에 의하면, 모터를 구동하는 드라이브 장치에 전송해야 할 제어 데이터의 작성 및 그 시리얼 전송을 CPU에 부하를 거는 일없이 실행할 수 있다.

도 1은 본 발명의 제 1 실시예를 나타내는 전체 구성도,

도 2는 본 실시예의 제어 장치가 구비하는 데이터 합성 전송 회로의 상세 구성을 나타내는 도면,

도 3은 스텝 모터의 상 구성의 일례를 도시하는 도면,

도 4는 스텝 모터의 각 상에 가하는 전압 파형의 일례를 도시하는 도면,

도 5는 본 실시예의 시퀀서 회로의 동작을 나타내는 상태 천이도,

도 6은 본 발명의 제 2 실시예에 있어서 데이터 버퍼에 저장된 데이터와, 이들 데이터에 근거하여 시퀀서 회로에 의해 합성되어 시프트 레지스터에 저장되는 제어 데이터와의 관계를 나타내는 도면,

도 7은 본 발명의 제 3 실시예에 있어서, 데이터 버퍼에 저장된 데이터와, 이들 데이터에 근거하여 시퀀서 회로에 의해 합성되어 시프트 레지스터에 저장되는 제어 데이터와의 관계를 도시하는 도면,

도 8은 본 발명의 제 3 실시예를 나타내는 전체 구성도,

도 9는 본 실시예에 있어서, 데이터 버퍼에 저장된 데이터와, 이들 데이터에 근거하여 시퀀서 회로에 의해 합성되어 시프트 레지스터에 저장되는 제어 데이터와의 관계를 도시하는 도면,

도 10은 본 실시예에 있어서의 시퀀서 회로의 동작을 나타내는 타임 챠트,

도 11은 본 발명의 제 5 실시예에 있어서의 제어 장치의 구성을 도시하는 도면,

도 12는 본 실시예에 있어서의 시퀀서 회로의 동작을 나타내는 타임 챠트,

도 13은 본 실시예에 있어서의 시퀀서 회로의 동작을 나타내는 상태 천이도,

도 14는 도 12에 있어서, 데이터 버퍼의 우선 순위를 변경한 경우의 타임 챠트,

도 15는 본 발명의 제 6 실시예에 있어서, 데이터 버퍼(BF1 ∼ BF4)에 저장된 데이터와, 이들 데이터에 근거하여 시퀀서 회로에 의해 합성되어 시프트 레지스터에 저장되는 제어 데이터와의 관계를 도시하는 도면.

도면의 주요 부분에 대한 부호의 설명

10 : 제어 장치 12 : 모터 드라이브 소자(드라이브 장치)

14 : 데이터 합성 전송 회로 16 : CPU

16a : DMA부 20 : 시리얼 전송로

24, 24A, 24B : 스텝 모터 26 : 제 1 선택선

28 : 제 2 선택선 30 : 어드레스 버스

32 : 데이터 버스 36 : 메모리

40 : 데이터 버퍼부 42 : 어드레스 디코더

44 : 시퀀서 회로(하드웨어 회로)

46 : 시프트 레지스터

BF1 ∼ BFn : 데이터 버퍼 60 : 우선 순위 부여 회로

70 : 모드 설정 회로 BF1 ∼ BFn : 데이터 버퍼

R1 ∼ R4 : 전송 예약 유지 회로

Claims (15)

1 또는 복수의 모터를 구동하는 드라이브 장치로 상기 모터를 제어하기 위한 제어 데이터를 시리얼 전송하는 모터 제어 장치에 있어서,

상기 제어 데이터의 기초로 되는 데이터를 작성하는 중앙 처리 유닛(CPU)과,

상기 CPU에 의해 작성된 상기 제어 데이터의 기초로 되는 데이터를 저장하는 데이터 테이블과,

다이렉트 메모리 액세스에 의해, 상기 데이터 테이블로부터 데이터 버퍼로 상기 데이터를 전송하여 저장하는 DMA 수단과,

상기 데이터 버퍼에 저장된 데이터에 근거해 상기 제어 데이터를 작성하여 상기 드라이브 장치로 시리얼 전송하기 위한 데이터 작성 전송 처리를 행하는 하드웨어 회로

를 구비한 것을 특징으로 하는 모터 제어 장치.

제 1 항에 있어서,

상기 하드웨어 회로는, 소정의 메모리 어드레스가 어드레스 버스에 출력된 경우에 당해 메모리 어드레스에 대응한 데이터 버퍼에 기입 유효 신호를 출력하는 디코더 회로를 포함하고, 상기 데이터 버퍼는, 상기 기입 유효 신호가 출력된 경우에, 그 시점에서 데이터 버스에 출력되어 있는 데이터가 기입되는 것을 특징으로 하는 모터 제어 장치.

제 1 항에 있어서,

상기 하드웨어 회로는, 상기 데이터 버퍼에 데이터가 기입된 것을 트리거로 하여 상기 데이터 작성 전송 처리를 개시하는 것을 특징으로 하는 모터 제어 장치.

제 3 항에 있어서,

상기 데이터 버퍼는, 상기 제어 데이터의 구성 요소로 되는 복수 종류의 데이터에 각각 대응하여 마련되어 있고, 상기 하드웨어 회로는 어느 하나의 상기 데이터 버퍼에 데이터가 기입된 경우에 상기 데이터 작성 전송 처리를 개시하는 것을 특징으로 하는 모터 제어 장치.

제 1 항에 있어서,

상기 데이터 버퍼에 저장된 데이터의 각 비트와 상기 제어 데이터의 각 비트와의 대응 관계가 미리 정해져 있고, 상기 하드웨어 회로는, 당해 대응 관계에 근거하여, 상기 데이터 버퍼의 각 비트의 값을 상기 제어 데이터의 대응하는 비트의 값으로 하는 것에 의해 상기 제어 데이터를 작성하는 것을 특징으로 하는 모터 제어 장치.

제 1 항에 있어서,

상기 드라이브 장치는 복수의 모터를 구동하는 것이며, 각 모터에 대응하여 1 또는 복수의 상기 데이터 버퍼가 마련되어 있는 것을 특징으로 하는 모터 제어 장치.

제 6 항에 있어서,

상기 드라이브 장치는, 소정의 선택 신호에 의해 지정된 모터를, 전송되어 온 상기 제어 데이터에 근거하여 구동하도록 구성되어 있고,

상기 하드웨어 회로는, 데이터가 기입된 데이터 버퍼에 대응하는 모터를 지정한 상기 선택 신호를 상기 드라이브 장치에 송신하는 수단을 포함하는 것을 특징으로 하는 모터 제어 장치.

제 1 항에 있어서,

어느 하나의 상기 데이터 버퍼에 데이터가 기입된 경우에, 당해 데이터 버퍼에 대하여 예약 플래그를 설정하는 수단을 구비하고,

상기 하드웨어 회로는, 상기 제어 데이터의 시리얼 전송이 종료된 시점에서 어느 하나의 상기 데이터 버퍼에 대하여 상기 예약 플래그가 설정되어 있는 경우에, 당해 데이터 버퍼에 저장된 데이터에 근거하여 상기 데이터 작성 전송 처리를 개시하는 것을 특징으로 하는 모터 제어 장치.

제 8 항에 있어서,

상기 복수의 데이터 버퍼의 우선 순위를 지정하는 우선 순위 부여 수단을 구비하고,

상기 하드웨어 회로는, 복수의 상기 데이터 버퍼에 대하여 상기 예약 플래그가 설정되어 있는 경우에, 그들 데이터 버퍼 중 상기 우선 순위 부여 수단에 의해서 지정된 우선 순위가 최고인 데이터 버퍼에 저장된 데이터에 근거하여 상기 데이터 작성 전송 처리를 개시하는 것을 특징으로 하는 모터 제어 장치.

제 9 항에 있어서,

상기 우선 순위 부여 수단이 지정하는 상기 우선 순위를 설정하는 수단을 구비한 것을 특징으로 하는 모터 제어 장치.

제 1 항에 있어서,

상기 하드웨어 회로는, 상기 데이터 버퍼에 저장된 데이터로부터 상기 제어 데이터를 작성하는 로직이 서로 다른 복수의 동작 모드에서 동작 가능하고,

상기 하드웨어 회로의 동작 모드를 설정하는 수단을 구비한 것을 특징으로 하는 모터 제어 장치.

제 1 항에 있어서,

상기 모터는 스텝 모터이고, 상기 제어 데이터의 기초로 되는 데이터는, 상기 스텝 모터에 인가하는 전압의 상(相) 패턴을 나타내는 데이터를 포함하는 것을 특징으로 하는 모터 제어 장치.

1 또는 복수의 모터를 구동하는 드라이브 장치로 상기 모터를 제어하기 위한 제어 데이터를 시리얼 전송하는 모터 제어 방법에 있어서,

중앙 처리 유닛에 의해 상기 제어 데이터의 기초로 되는 데이터를 작성하는 단계와,

상기 작성된 상기 제어 데이터의 기초로 되는 데이터를 데이터 테이블에 저장하는 단계와,

다이렉트 메모리 액세스에 의해, 상기 데이터 테이블로부터 데이터 버퍼로 상기 데이터를 전송하여 저장하는 단계와,

상기 데이터 버퍼에 저장된 데이터에 근거해 상기 제어 데이터를 작성하여 상기 드라이브 장치로 시리얼 전송하기 위한 데이터 작성 전송 처리를 하드웨어 회로에 의해 행하는 단계

를 포함하는 것을 특징으로 하는 모터 제어 방법.

제 13 항에 있어서,

상기 데이터 버퍼에 데이터가 기입된 것을 트리거로 하여 상기 데이터 작성 전송 처리를 개시하는 것을 특징으로 하는 모터 제어 방법.

제 14 항에 있어서,

상기 데이터 버퍼는, 상기 제어 데이터의 구성 요소로 되는 복수 종류의 데이터에 각각 대응하여 마련되어 있고, 어느 하나의 상기 데이터 버퍼에 데이터가 기입된 경우에 상기 데이터 작성 전송 처리를 개시하는 것을 특징으로 하는 모터 제어 방법.