JP2002268709A - プログラマブルコントローラのシーケンス演算実行装置 - Google Patents
プログラマブルコントローラのシーケンス演算実行装置Info
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- JP2002268709A JP2002268709A JP2001069872A JP2001069872A JP2002268709A JP 2002268709 A JP2002268709 A JP 2002268709A JP 2001069872 A JP2001069872 A JP 2001069872A JP 2001069872 A JP2001069872 A JP 2001069872A JP 2002268709 A JP2002268709 A JP 2002268709A
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- memory
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- command
- selecting
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Abstract
(57)【要約】
【課題】 演算速度が速いプログラマブルコントローラ
のシーケンス演算実行装置を提供することにある。 【解決手段】 1ビットごとに読み書きするメモリを接
続したプログラマブルコントローラにおいて、メモリ1
回の読み出しと同時に、それぞれの演算を行なってメモ
リ書込み命令を実行するよう構成したものである。
のシーケンス演算実行装置を提供することにある。 【解決手段】 1ビットごとに読み書きするメモリを接
続したプログラマブルコントローラにおいて、メモリ1
回の読み出しと同時に、それぞれの演算を行なってメモ
リ書込み命令を実行するよう構成したものである。
Description
【0001】
【発明の属する技術分野】本発明はプログラマブルコン
トローラに係わり、特にシーケンスの演算を実行するプ
ログラマブルコントローラのシーケンス演算実行装置に
関するものである。
トローラに係わり、特にシーケンスの演算を実行するプ
ログラマブルコントローラのシーケンス演算実行装置に
関するものである。
【0002】
【従来の技術】従来、プログラマブルコントローラのシ
ーケンスを実行するにあたっては、マイコンからの指令
をCPUに与え、この指令に基づいてCPUで演算が行
なわれ、この演算結果によりプログラムメモリの演算が
行なわれている。
ーケンスを実行するにあたっては、マイコンからの指令
をCPUに与え、この指令に基づいてCPUで演算が行
なわれ、この演算結果によりプログラムメモリの演算が
行なわれている。
【0003】
【発明が解決しようとする課題】しかしながら、このよ
うな構成では、電気的にもまた機械的にも演算速度が要
求される分野においては好ましいものではなかった。本
発明は、上述した点に鑑みて創案されたもので、その目
的とするところは、演算速度が速いプログラマブルコン
トローラのシーケンス演算実行装置を提供することにあ
る。
うな構成では、電気的にもまた機械的にも演算速度が要
求される分野においては好ましいものではなかった。本
発明は、上述した点に鑑みて創案されたもので、その目
的とするところは、演算速度が速いプログラマブルコン
トローラのシーケンス演算実行装置を提供することにあ
る。
【0004】
【課題を解決するための手段】つまり、その目的を達成
するための手段は、1ビットごとに読み書きするメモリ
を接続したプログラマブルコントローラにおいて、CP
Uからのプログラムメモリ指令としてLOAD,AN
D,OR,STOREを有する入力手段と、該入力手段
からどの命令を用いるかを判別する判別手段と、該判別
手段で判別したメモリ指令を演算するために選択する選
択手段と、該選択手段の演算結果を保持する保持手段と、
該保持手段のデータをRAMとして保存すると共に該R
AMのアドレスを入力する汎用メモリと、前記保持手段
を呼び出す指令に基づいて演算を行なう論理演算手段
と、該論理演算手段からの出力データを否定するNOT
命令を出力するNOT命令手段と、前記汎用メモリで指
定されているアドレスにデータをストアーするストアー
手段と、該ストアー手段のデータか又は前記選択手段の
データかを演算選択する演算選択手段と、前記NOT命
令手段の入力により前記選択手段の出力データを反転さ
せる反転手段と、内部レジスタアドレスつまり何処のレ
ジスタを実行するかの実行指令と該実行指令のインデッ
クス値のいずれを有効とするかを指定するインデックス
レジスタ指定指令のそれぞれを入力して前記汎用メモリ
のアドレスに対して予めアドレスオフセットを指定でき
るアドレスオフセット手段から構成され、メモリ1回の
読み出しと同時に、前記それぞれの演算を行なってメモ
リ書込み命令を実行するようにしたことを特徴とするプ
ログラマブルコントローラのシーケンス演算実行装置で
ある。以下、本発明の一実施例を図面に基づいて詳述す
る。
するための手段は、1ビットごとに読み書きするメモリ
を接続したプログラマブルコントローラにおいて、CP
Uからのプログラムメモリ指令としてLOAD,AN
D,OR,STOREを有する入力手段と、該入力手段
からどの命令を用いるかを判別する判別手段と、該判別
手段で判別したメモリ指令を演算するために選択する選
択手段と、該選択手段の演算結果を保持する保持手段と、
該保持手段のデータをRAMとして保存すると共に該R
AMのアドレスを入力する汎用メモリと、前記保持手段
を呼び出す指令に基づいて演算を行なう論理演算手段
と、該論理演算手段からの出力データを否定するNOT
命令を出力するNOT命令手段と、前記汎用メモリで指
定されているアドレスにデータをストアーするストアー
手段と、該ストアー手段のデータか又は前記選択手段の
データかを演算選択する演算選択手段と、前記NOT命
令手段の入力により前記選択手段の出力データを反転さ
せる反転手段と、内部レジスタアドレスつまり何処のレ
ジスタを実行するかの実行指令と該実行指令のインデッ
クス値のいずれを有効とするかを指定するインデックス
レジスタ指定指令のそれぞれを入力して前記汎用メモリ
のアドレスに対して予めアドレスオフセットを指定でき
るアドレスオフセット手段から構成され、メモリ1回の
読み出しと同時に、前記それぞれの演算を行なってメモ
リ書込み命令を実行するようにしたことを特徴とするプ
ログラマブルコントローラのシーケンス演算実行装置で
ある。以下、本発明の一実施例を図面に基づいて詳述す
る。
【0005】
【発明の実施の形態】図1は本発明の一実施例を示す構
成図であり、1はCPUからのプログラムメモリ指令と
してLOAD,AND,OR,STOREを有する入力
手段、2は入力手段1からどの命令を用いるかを判別す
る判別手段、3は判別手段2で判別したメモリ指令を演
算するために選択する選択手段、4は選択手段3の演算
結果を保持する保持手段、5は保持手段4のデータをR
AMとして保存すると共にこのRAMのアドレスを入力
する汎用メモリである。
成図であり、1はCPUからのプログラムメモリ指令と
してLOAD,AND,OR,STOREを有する入力
手段、2は入力手段1からどの命令を用いるかを判別す
る判別手段、3は判別手段2で判別したメモリ指令を演
算するために選択する選択手段、4は選択手段3の演算
結果を保持する保持手段、5は保持手段4のデータをR
AMとして保存すると共にこのRAMのアドレスを入力
する汎用メモリである。
【0006】更に、6は保持手段4を呼び出す指令に基
づいて演算を行なう論理演算手段、7は論理演算手段6
からの出力データを否定するNOT命令を出力するNO
T命令手段、8は汎用メモリ5で指定されているアドレ
スにデータをストアーするストアー手段、9はストアー
手段8のデータか又は選択手段3のデータかを演算選択
する演算選択手段、10はNOT命令手段7の入力によ
り選択手段3の出力データを反転させる反転手段と、1
1は内部レジスタアドレスつまり何処のレジスタを実行
するかの実行指令11aとこの実行指令のインデックス値
のいずれを有効とするかを指定するインデックスレジス
タ指定指令11bのそれぞれを入力して汎用メモリ5のア
ドレスに対して予めアドレスオフセットを指定できるア
ドレスオフセット手段である。
づいて演算を行なう論理演算手段、7は論理演算手段6
からの出力データを否定するNOT命令を出力するNO
T命令手段、8は汎用メモリ5で指定されているアドレ
スにデータをストアーするストアー手段、9はストアー
手段8のデータか又は選択手段3のデータかを演算選択
する演算選択手段、10はNOT命令手段7の入力によ
り選択手段3の出力データを反転させる反転手段と、1
1は内部レジスタアドレスつまり何処のレジスタを実行
するかの実行指令11aとこの実行指令のインデックス値
のいずれを有効とするかを指定するインデックスレジス
タ指定指令11bのそれぞれを入力して汎用メモリ5のア
ドレスに対して予めアドレスオフセットを指定できるア
ドレスオフセット手段である。
【0007】すなわち、かようなごとく構成された1ビ
ットごとに読み書きするメモリを接続したプログラマブ
ルコントローラにおいて、メモリ1回の読み出しと同時
に、前記それぞれの演算を行なってメモリ書込み命令を
実行するようにしたものである。なお、アドレスオフセ
ット手段11については、公知技術であるため、ここで
はその説明を割愛する。
ットごとに読み書きするメモリを接続したプログラマブ
ルコントローラにおいて、メモリ1回の読み出しと同時
に、前記それぞれの演算を行なってメモリ書込み命令を
実行するようにしたものである。なお、アドレスオフセ
ット手段11については、公知技術であるため、ここで
はその説明を割愛する。
【0008】次にその作用について説明する。図1にお
いて、メモリ書込みを行なう場合は、CPU(図示せ
ず)から、1ビット毎のLOAD又はAND又はOR又
はSTOREの演算命令が判別手段2に伝達される。
(D20,D21) そして、ここで判別されたいずれかの指令は、選択手段
3に伝達される。その後、保持手段4においてセレクト
されたデータの演算結果を保持する。更に保持されたセ
レクトデータをRAMとして汎用メモリ5に入力される
と共に、RAMのアドレスとしてメモリされる。
いて、メモリ書込みを行なう場合は、CPU(図示せ
ず)から、1ビット毎のLOAD又はAND又はOR又
はSTOREの演算命令が判別手段2に伝達される。
(D20,D21) そして、ここで判別されたいずれかの指令は、選択手段
3に伝達される。その後、保持手段4においてセレクト
されたデータの演算結果を保持する。更に保持されたセ
レクトデータをRAMとして汎用メモリ5に入力される
と共に、RAMのアドレスとしてメモリされる。
【0009】次に読み出しの場合は、汎用メモリ5で指
定されているアドレスにデータをストアーするストアー
手段8のデータか又は選択手段3のデータかを演算選択
するかを演算器12(RD)を介して演算選択手段9に
てセレクトされる。(D0〜D18) 論理演算手段6からの出力データは、NOT命令(NO
TLOAD,NOTAND,NOTOR)を出力するN
OT命令手段7(図示しないB接点D19の1又は0)
によって規制される。
定されているアドレスにデータをストアーするストアー
手段8のデータか又は選択手段3のデータかを演算選択
するかを演算器12(RD)を介して演算選択手段9に
てセレクトされる。(D0〜D18) 論理演算手段6からの出力データは、NOT命令(NO
TLOAD,NOTAND,NOTOR)を出力するN
OT命令手段7(図示しないB接点D19の1又は0)
によって規制される。
【0010】
【発明の効果】以上説明したように本発明によれば、メ
モリ1回の読み出しと同時に、前記それぞれの演算を行
なってメモリ書込み命令を実行するようにしたことによ
って、従来マイコン演算命令によって行なわれていたこ
とがなくなり、短時間で演算実行が行なえ、またこのた
めにマイコンを必要とすることがなくなり、実用上、極
めて有用性の高いものである。
モリ1回の読み出しと同時に、前記それぞれの演算を行
なってメモリ書込み命令を実行するようにしたことによ
って、従来マイコン演算命令によって行なわれていたこ
とがなくなり、短時間で演算実行が行なえ、またこのた
めにマイコンを必要とすることがなくなり、実用上、極
めて有用性の高いものである。
【図1】本発明の一実施例を示す制御回路構成図であ
る。
る。
1 入力手段 2 判別手段 3 選択手段 4 保持手段 5 汎用メモリ 6 論理演算手段 7 NOT命令手段 8 ストアー手段 9 演算選択手段 10 反転手段 11 アドレスオフセット手段 11a 実行指令 11b インデックスレジスタ指定指令 12 演算器
Claims (1)
- 【請求項1】 1ビットごとに読み書きするメモリを接
続したプログラマブルコントローラにおいて、CPUか
らのプログラムメモリ指令としてLOAD,AND,O
R,STOREを有する入力手段と、該入力手段からど
の命令を用いるかを判別する判別手段と、該判別手段で
判別したメモリ指令を演算するために選択する選択手段
と、該選択手段の演算結果を保持する保持手段と、該保持
手段のデータをRAMとして保存すると共に該RAMの
アドレスを入力する汎用メモリと、前記保持手段を呼び
出す指令に基づいて演算を行なう論理演算手段と、該論
理演算手段からの出力データを否定するNOT命令を出
力するNOT命令手段と、前記汎用メモリで指定されて
いるアドレスにデータをストアーするストアー手段と、
該ストアー手段のデータか又は前記選択手段のデータか
を演算選択する演算選択手段と、前記NOT命令手段の
入力により前記選択手段の出力データを反転させる反転
手段と、内部レジスタアドレスつまり何処のレジスタを
実行するかの実行指令と該実行指令のインデックス値の
いずれを有効とするかを指定するインデックスレジスタ
指定指令のそれぞれを入力して前記汎用メモリのアドレ
スに対して予めアドレスオフセットを指定できるアドレ
スオフセット手段から構成され、メモリ1回の読み出し
と同時に、前記それぞれの演算を行なってメモリ書込み
命令を実行するようにしたことを特徴とするプログラマ
ブルコントローラのシーケンス演算実行装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001069872A JP2002268709A (ja) | 2001-03-13 | 2001-03-13 | プログラマブルコントローラのシーケンス演算実行装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001069872A JP2002268709A (ja) | 2001-03-13 | 2001-03-13 | プログラマブルコントローラのシーケンス演算実行装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2002268709A true JP2002268709A (ja) | 2002-09-20 |
Family
ID=18927838
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001069872A Pending JP2002268709A (ja) | 2001-03-13 | 2001-03-13 | プログラマブルコントローラのシーケンス演算実行装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2002268709A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN113608495A (zh) * | 2021-08-08 | 2021-11-05 | 上海领霄科技有限公司 | 一种可编程逻辑控制实现方法 |
-
2001
- 2001-03-13 JP JP2001069872A patent/JP2002268709A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN113608495A (zh) * | 2021-08-08 | 2021-11-05 | 上海领霄科技有限公司 | 一种可编程逻辑控制实现方法 |
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