JP2002268709A - プログラマブルコントローラのシーケンス演算実行装置 - Google Patents
プログラマブルコントローラのシーケンス演算実行装置Info
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- JP2002268709A JP2002268709A JP2001069872A JP2001069872A JP2002268709A JP 2002268709 A JP2002268709 A JP 2002268709A JP 2001069872 A JP2001069872 A JP 2001069872A JP 2001069872 A JP2001069872 A JP 2001069872A JP 2002268709 A JP2002268709 A JP 2002268709A
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- memory
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- command
- selecting
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Abstract
(57)【要約】
【課題】 演算速度が速いプログラマブルコントローラ
のシーケンス演算実行装置を提供することにある。 【解決手段】 １ビットごとに読み書きするメモリを接
続したプログラマブルコントローラにおいて、メモリ１
回の読み出しと同時に、それぞれの演算を行なってメモ
リ書込み命令を実行するよう構成したものである。
のシーケンス演算実行装置を提供することにある。 【解決手段】 １ビットごとに読み書きするメモリを接
続したプログラマブルコントローラにおいて、メモリ１
回の読み出しと同時に、それぞれの演算を行なってメモ
リ書込み命令を実行するよう構成したものである。
Description
【０００１】
【発明の属する技術分野】本発明はプログラマブルコン
トローラに係わり、特にシーケンスの演算を実行するプ
ログラマブルコントローラのシーケンス演算実行装置に
関するものである。
トローラに係わり、特にシーケンスの演算を実行するプ
ログラマブルコントローラのシーケンス演算実行装置に
関するものである。
【０００２】
【従来の技術】従来、プログラマブルコントローラのシ
ーケンスを実行するにあたっては、マイコンからの指令
をＣＰＵに与え、この指令に基づいてＣＰＵで演算が行
なわれ、この演算結果によりプログラムメモリの演算が
行なわれている。
ーケンスを実行するにあたっては、マイコンからの指令
をＣＰＵに与え、この指令に基づいてＣＰＵで演算が行
なわれ、この演算結果によりプログラムメモリの演算が
行なわれている。
【０００３】
【発明が解決しようとする課題】しかしながら、このよ
うな構成では、電気的にもまた機械的にも演算速度が要
求される分野においては好ましいものではなかった。本
発明は、上述した点に鑑みて創案されたもので、その目
的とするところは、演算速度が速いプログラマブルコン
トローラのシーケンス演算実行装置を提供することにあ
る。
うな構成では、電気的にもまた機械的にも演算速度が要
求される分野においては好ましいものではなかった。本
発明は、上述した点に鑑みて創案されたもので、その目
的とするところは、演算速度が速いプログラマブルコン
トローラのシーケンス演算実行装置を提供することにあ
る。
【０００４】
【課題を解決するための手段】つまり、その目的を達成
するための手段は、１ビットごとに読み書きするメモリ
を接続したプログラマブルコントローラにおいて、ＣＰ
Ｕからのプログラムメモリ指令としてＬＯＡＤ，ＡＮ
Ｄ，ＯＲ，ＳＴＯＲＥを有する入力手段と、該入力手段
からどの命令を用いるかを判別する判別手段と、該判別
手段で判別したメモリ指令を演算するために選択する選
択手段と、該選択手段の演算結果を保持する保持手段と、
該保持手段のデータをＲＡＭとして保存すると共に該Ｒ
ＡＭのアドレスを入力する汎用メモリと、前記保持手段
を呼び出す指令に基づいて演算を行なう論理演算手段
と、該論理演算手段からの出力データを否定するＮＯＴ
命令を出力するＮＯＴ命令手段と、前記汎用メモリで指
定されているアドレスにデータをストアーするストアー
手段と、該ストアー手段のデータか又は前記選択手段の
データかを演算選択する演算選択手段と、前記ＮＯＴ命
令手段の入力により前記選択手段の出力データを反転さ
せる反転手段と、内部レジスタアドレスつまり何処のレ
ジスタを実行するかの実行指令と該実行指令のインデッ
クス値のいずれを有効とするかを指定するインデックス
レジスタ指定指令のそれぞれを入力して前記汎用メモリ
のアドレスに対して予めアドレスオフセットを指定でき
るアドレスオフセット手段から構成され、メモリ１回の
読み出しと同時に、前記それぞれの演算を行なってメモ
リ書込み命令を実行するようにしたことを特徴とするプ
ログラマブルコントローラのシーケンス演算実行装置で
ある。以下、本発明の一実施例を図面に基づいて詳述す
る。
するための手段は、１ビットごとに読み書きするメモリ
を接続したプログラマブルコントローラにおいて、ＣＰ
Ｕからのプログラムメモリ指令としてＬＯＡＤ，ＡＮ
Ｄ，ＯＲ，ＳＴＯＲＥを有する入力手段と、該入力手段
からどの命令を用いるかを判別する判別手段と、該判別
手段で判別したメモリ指令を演算するために選択する選
択手段と、該選択手段の演算結果を保持する保持手段と、
該保持手段のデータをＲＡＭとして保存すると共に該Ｒ
ＡＭのアドレスを入力する汎用メモリと、前記保持手段
を呼び出す指令に基づいて演算を行なう論理演算手段
と、該論理演算手段からの出力データを否定するＮＯＴ
命令を出力するＮＯＴ命令手段と、前記汎用メモリで指
定されているアドレスにデータをストアーするストアー
手段と、該ストアー手段のデータか又は前記選択手段の
データかを演算選択する演算選択手段と、前記ＮＯＴ命
令手段の入力により前記選択手段の出力データを反転さ
せる反転手段と、内部レジスタアドレスつまり何処のレ
ジスタを実行するかの実行指令と該実行指令のインデッ
クス値のいずれを有効とするかを指定するインデックス
レジスタ指定指令のそれぞれを入力して前記汎用メモリ
のアドレスに対して予めアドレスオフセットを指定でき
るアドレスオフセット手段から構成され、メモリ１回の
読み出しと同時に、前記それぞれの演算を行なってメモ
リ書込み命令を実行するようにしたことを特徴とするプ
ログラマブルコントローラのシーケンス演算実行装置で
ある。以下、本発明の一実施例を図面に基づいて詳述す
る。
【０００５】
【発明の実施の形態】図１は本発明の一実施例を示す構
成図であり、１はＣＰＵからのプログラムメモリ指令と
してＬＯＡＤ，ＡＮＤ，ＯＲ，ＳＴＯＲＥを有する入力
手段、２は入力手段１からどの命令を用いるかを判別す
る判別手段、３は判別手段２で判別したメモリ指令を演
算するために選択する選択手段、４は選択手段３の演算
結果を保持する保持手段、５は保持手段４のデータをＲ
ＡＭとして保存すると共にこのＲＡＭのアドレスを入力
する汎用メモリである。
成図であり、１はＣＰＵからのプログラムメモリ指令と
してＬＯＡＤ，ＡＮＤ，ＯＲ，ＳＴＯＲＥを有する入力
手段、２は入力手段１からどの命令を用いるかを判別す
る判別手段、３は判別手段２で判別したメモリ指令を演
算するために選択する選択手段、４は選択手段３の演算
結果を保持する保持手段、５は保持手段４のデータをＲ
ＡＭとして保存すると共にこのＲＡＭのアドレスを入力
する汎用メモリである。
【０００６】更に、６は保持手段４を呼び出す指令に基
づいて演算を行なう論理演算手段、７は論理演算手段６
からの出力データを否定するＮＯＴ命令を出力するＮＯ
Ｔ命令手段、８は汎用メモリ５で指定されているアドレ
スにデータをストアーするストアー手段、９はストアー
手段８のデータか又は選択手段３のデータかを演算選択
する演算選択手段、１０はＮＯＴ命令手段７の入力によ
り選択手段３の出力データを反転させる反転手段と、１
１は内部レジスタアドレスつまり何処のレジスタを実行
するかの実行指令11aとこの実行指令のインデックス値
のいずれを有効とするかを指定するインデックスレジス
タ指定指令11bのそれぞれを入力して汎用メモリ５のア
ドレスに対して予めアドレスオフセットを指定できるア
ドレスオフセット手段である。
づいて演算を行なう論理演算手段、７は論理演算手段６
からの出力データを否定するＮＯＴ命令を出力するＮＯ
Ｔ命令手段、８は汎用メモリ５で指定されているアドレ
スにデータをストアーするストアー手段、９はストアー
手段８のデータか又は選択手段３のデータかを演算選択
する演算選択手段、１０はＮＯＴ命令手段７の入力によ
り選択手段３の出力データを反転させる反転手段と、１
１は内部レジスタアドレスつまり何処のレジスタを実行
するかの実行指令11aとこの実行指令のインデックス値
のいずれを有効とするかを指定するインデックスレジス
タ指定指令11bのそれぞれを入力して汎用メモリ５のア
ドレスに対して予めアドレスオフセットを指定できるア
ドレスオフセット手段である。
【０００７】すなわち、かようなごとく構成された１ビ
ットごとに読み書きするメモリを接続したプログラマブ
ルコントローラにおいて、メモリ１回の読み出しと同時
に、前記それぞれの演算を行なってメモリ書込み命令を
実行するようにしたものである。なお、アドレスオフセ
ット手段１１については、公知技術であるため、ここで
はその説明を割愛する。
ットごとに読み書きするメモリを接続したプログラマブ
ルコントローラにおいて、メモリ１回の読み出しと同時
に、前記それぞれの演算を行なってメモリ書込み命令を
実行するようにしたものである。なお、アドレスオフセ
ット手段１１については、公知技術であるため、ここで
はその説明を割愛する。
【０００８】次にその作用について説明する。図１にお
いて、メモリ書込みを行なう場合は、ＣＰＵ（図示せ
ず）から、１ビット毎のＬＯＡＤ又はＡＮＤ又はＯＲ又
はＳＴＯＲＥの演算命令が判別手段２に伝達される。
（D20,D21） そして、ここで判別されたいずれかの指令は、選択手段
３に伝達される。その後、保持手段４においてセレクト
されたデータの演算結果を保持する。更に保持されたセ
レクトデータをＲＡＭとして汎用メモリ５に入力される
と共に、ＲＡＭのアドレスとしてメモリされる。
いて、メモリ書込みを行なう場合は、ＣＰＵ（図示せ
ず）から、１ビット毎のＬＯＡＤ又はＡＮＤ又はＯＲ又
はＳＴＯＲＥの演算命令が判別手段２に伝達される。
（D20,D21） そして、ここで判別されたいずれかの指令は、選択手段
３に伝達される。その後、保持手段４においてセレクト
されたデータの演算結果を保持する。更に保持されたセ
レクトデータをＲＡＭとして汎用メモリ５に入力される
と共に、ＲＡＭのアドレスとしてメモリされる。
【０００９】次に読み出しの場合は、汎用メモリ５で指
定されているアドレスにデータをストアーするストアー
手段８のデータか又は選択手段３のデータかを演算選択
するかを演算器１２（ＲＤ）を介して演算選択手段９に
てセレクトされる。（Ｄ０〜Ｄ１８） 論理演算手段６からの出力データは、ＮＯＴ命令（ＮＯ
ＴＬＯＡＤ，ＮＯＴＡＮＤ，ＮＯＴＯＲ）を出力するＮ
ＯＴ命令手段７（図示しないＢ接点Ｄ１９の１又は０）
によって規制される。
定されているアドレスにデータをストアーするストアー
手段８のデータか又は選択手段３のデータかを演算選択
するかを演算器１２（ＲＤ）を介して演算選択手段９に
てセレクトされる。（Ｄ０〜Ｄ１８） 論理演算手段６からの出力データは、ＮＯＴ命令（ＮＯ
ＴＬＯＡＤ，ＮＯＴＡＮＤ，ＮＯＴＯＲ）を出力するＮ
ＯＴ命令手段７（図示しないＢ接点Ｄ１９の１又は０）
によって規制される。
【００１０】
【発明の効果】以上説明したように本発明によれば、メ
モリ１回の読み出しと同時に、前記それぞれの演算を行
なってメモリ書込み命令を実行するようにしたことによ
って、従来マイコン演算命令によって行なわれていたこ
とがなくなり、短時間で演算実行が行なえ、またこのた
めにマイコンを必要とすることがなくなり、実用上、極
めて有用性の高いものである。
モリ１回の読み出しと同時に、前記それぞれの演算を行
なってメモリ書込み命令を実行するようにしたことによ
って、従来マイコン演算命令によって行なわれていたこ
とがなくなり、短時間で演算実行が行なえ、またこのた
めにマイコンを必要とすることがなくなり、実用上、極
めて有用性の高いものである。
【図１】本発明の一実施例を示す制御回路構成図であ
る。
る。
１ 入力手段 ２ 判別手段 ３ 選択手段 ４ 保持手段 ５ 汎用メモリ ６ 論理演算手段 ７ ＮＯＴ命令手段 ８ ストアー手段 ９ 演算選択手段 １０ 反転手段 １１ アドレスオフセット手段 11a 実行指令 11b インデックスレジスタ指定指令 １２ 演算器
Claims (1)
- 【請求項１】 １ビットごとに読み書きするメモリを接
続したプログラマブルコントローラにおいて、ＣＰＵか
らのプログラムメモリ指令としてＬＯＡＤ，ＡＮＤ，Ｏ
Ｒ，ＳＴＯＲＥを有する入力手段と、該入力手段からど
の命令を用いるかを判別する判別手段と、該判別手段で
判別したメモリ指令を演算するために選択する選択手段
と、該選択手段の演算結果を保持する保持手段と、該保持
手段のデータをＲＡＭとして保存すると共に該ＲＡＭの
アドレスを入力する汎用メモリと、前記保持手段を呼び
出す指令に基づいて演算を行なう論理演算手段と、該論
理演算手段からの出力データを否定するＮＯＴ命令を出
力するＮＯＴ命令手段と、前記汎用メモリで指定されて
いるアドレスにデータをストアーするストアー手段と、
該ストアー手段のデータか又は前記選択手段のデータか
を演算選択する演算選択手段と、前記ＮＯＴ命令手段の
入力により前記選択手段の出力データを反転させる反転
手段と、内部レジスタアドレスつまり何処のレジスタを
実行するかの実行指令と該実行指令のインデックス値の
いずれを有効とするかを指定するインデックスレジスタ
指定指令のそれぞれを入力して前記汎用メモリのアドレ
スに対して予めアドレスオフセットを指定できるアドレ
スオフセット手段から構成され、メモリ１回の読み出し
と同時に、前記それぞれの演算を行なってメモリ書込み
命令を実行するようにしたことを特徴とするプログラマ
ブルコントローラのシーケンス演算実行装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001069872A JP2002268709A (ja) | 2001-03-13 | 2001-03-13 | プログラマブルコントローラのシーケンス演算実行装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001069872A JP2002268709A (ja) | 2001-03-13 | 2001-03-13 | プログラマブルコントローラのシーケンス演算実行装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002268709A true JP2002268709A (ja) | 2002-09-20 |
Family
ID=18927838
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001069872A Pending JP2002268709A (ja) | 2001-03-13 | 2001-03-13 | プログラマブルコントローラのシーケンス演算実行装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002268709A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113608495A (zh) * | 2021-08-08 | 2021-11-05 | 上海领霄科技有限公司 | 一种可编程逻辑控制实现方法 |
-
2001
- 2001-03-13 JP JP2001069872A patent/JP2002268709A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113608495A (zh) * | 2021-08-08 | 2021-11-05 | 上海领霄科技有限公司 | 一种可编程逻辑控制实现方法 |
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