JP5245617B2

JP5245617B2 - レジスタ制御回路およびレジスタ制御方法

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Publication number: JP5245617B2
Application number: JP2008196793A
Authority: JP
Inventors: 雄介芦塚
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2008-07-30
Filing date: 2008-07-30
Publication date: 2013-07-24
Anticipated expiration: 2028-07-30
Also published as: JP2010033452A; US20100030977A1; US8423748B2

Description

この発明は、アドレスによって指定されるレジスタを制御するレジスタ制御回路およびレジスタ制御方法に関する。この発明は、ＣＰＵがレジスタの値を変更するのに要する時間を短縮しつつ、ライトデータの全ビットをレジスタの値を変更するためのビットにすることが可能なレジスタ制御回路およびレジスタ制御方法を含む。

従来、電子機器には、ＣＰＵ（Central Processing Unit）が、入出力装置のレジスタの値を変更して入出力装置の動作制御を行なっているものがある。レジスタの値を変更するには、通常、ＣＰＵは、レジスタの値を読み出し、読み出した値を変更し、変更後の値をレジスタに書き込むという３ステップの動作を必要とする。

また、ＣＰＵが、レジスタの値を変更させるための動作を１ステップで完了させる方法が知られている。この方法では、複数ビットのライトデータのうち、いくつかのビットが、入出力装置に複数の書込みモードから一つの書込みモードを選択させるために用いられる。入出力装置は、ＣＰＵから受け取ったライトデータのいくつかのビットに基づいて書込みモードを選択し、選択した書込みモードおよび残りのビットに基づいてレジスタの値を変更する。この方法では、ＣＰＵが行う処理が１ステップとなるので、ＣＰＵが３ステップの処理を行う方法と比較して、レジスタの値が変更されるまでの時間が短縮される。

特開２００４−４６４８３号公報

しかしながら、上記のように、ライトデータの一部を書き込みモードの指定のために用いる方法には、ライトデータの全ビットをレジスタの値を変更するためのビットにすることができず、効率が悪くなるという問題があった。複数ビットのライトデータのうち、いくつかのビットが、入出力装置に書込みモードを選択させるためのビットとして用いられ、残りのビットだけが、実際にレジスタの値を変更するためのビットとして用いられるためである。

この発明は、上述した従来技術の課題を解決するためになされたものであり、ＣＰＵがレジスタの値を変更するのに要する時間を短縮しつつ、ライトデータの全ビットをレジスタの値を変更するためのビットにすることが可能なレジスタ制御回路およびレジスタ制御方法を提供することを目的とする。

上述した課題を解決し、目的を達成するため、本願の開示するレジスタ回路は、複数のアドレスが割り当てられたレジスタを制御するレジスタ制御回路であって、前記複数のアドレスの各々に含まれ、前記レジスタの識別に用いられる第１の制御信号、および、前記複数のアドレスの各々に含まれ、前記レジスタに対して取り得る複数の演算制御のいずれかを示す第２の制御信号を出力する信号出力手段と、前記信号出力手段から出力された第１の制御信号によって指定されるレジスタのデータを選択する選択手段と、ＣＰＵから前記アドレスと組みになって出力されたライトデータと、前記選択手段によって選択されたデータとに対して前記第２の制御信号によって示される論理演算を行ない、演算結果を出力する論理演算手段と、前記信号出力手段から出力された第２の制御信号に基づいて、前記ライトデータあるいは前記演算結果のうちいずれか一つを前記第１の制御信号によって指定されるレジスタへ格納する格納手段とを備えたことを要件とする。

また、本願の開示する方法は、複数のアドレスが割当てられたレジスタを制御するレジスタ制御方法であって、前記複数のアドレスの各々に含まれ、前記レジスタの識別に用いられる第１の制御信号、および、前記複数のアドレスの各々に含まれ、前記レジスタに対して取り得る複数の演算制御のいずれかを示す第２の制御信号を出力する信号出力工程と、前記信号出力工程において出力された第１の制御信号によって指定されるレジスタのデータを選択する選択工程と、ＣＰＵから前記アドレスと組みになって出力されたライトデータと、前記選択工程において選択されたデータに対して、論理回路によって前記第２の制御信号によって示される論理演算を行なう論理演算工程と、前記信号出力工程において出力された第２の制御信号に基づいて、前記ライトデータおよび前記論理回路の演算結果のうちいずれか一つを前記第１の制御信号によって指定されるレジスタへ格納する格納工程とを含んだことを要件とする。

本願の開示する回路および方法の一つの態様によれば、ＣＰＵがレジスタの値を変更するのに要する時間を短縮しつつ、ライトデータの全ビットをレジスタの値を変更するためのビットにすることを可能にするという効果を奏する。

以下に添付図面を参照して、本発明に係るレジスタ制御回路およびレジスタ制御方法の好適な実施の形態を詳細に説明する。

まず、本実施例に係るレジスタ制御回路の概要を図１や図２を用いて説明する。図１は、本実施例に係るレジスタ制御回路を実装するコンピュータ装置を示す図であり、図２は、本実施例に係るレジスタ制御回路の処理動作を説明するための図である。

図１に示すように、コンピュータ装置１０は、各種演算処理を実行するＣＰＵ（Central Processing Unit）２０と、入出力装置３０とが、バス４０により接続される。入出力装置３０は、レジスタ群５０を備える。ＣＰＵ２０は、レジスタ群５０の各レジスタに記憶されたデータを変更することで、入出力装置３０の動作制御を行う。本実施例に係るレジスタ制御回路１００は、入出力装置３０に実装される。なお、図１には、本実施例に係るレジスタ制御回路１００に関連する構成のみを示している。

レジスタ制御回路１００は、ＣＰＵ２０によるレジスタ群５０へのデータの書き込みを制御する。ここで、図２に示すように、図１にレジスタ群５０として示した複数のレジスタうちの一つであるレジスタ１０５が、例えば、８ビットのデータ５１を記憶しているものとする。各ビットの値は、「１０１１１０１１」である。そして、例えば、ＣＰＵ２０が、入出力装置３０の動作制御を行うために、データ５１の右から４番目のビット５２の値を「１」から「０」に変更するものとして、レジスタ制御回路１００の処理動作を説明する。

その場合、ＣＰＵ２０は、８ビットのライトデータ７０をレジスタ１０５とは別のＡＮＤ演算用レジスタ６０に書き込む。ライトデータ７０の各ビットの値は、「１１１１０１１１」である。具体的には、ＣＰＵ２０は、ＡＮＤ演算用レジスタ６０を指定するアドレスとライトデータ７０とを入出力装置３０に出力する。ＡＮＤ演算用レジスタ６０は、仮想的なレジスタである。

そして、レジスタ制御回路１００は、ＡＮＤ演算用レジスタ６０を指定するアドレスを受け取った場合には、アドレスと組みになって出力されたライトデータ７０と、データ５１とのＡＮＤ演算を行ない、演算結果をレジスタ１０５に書き込む。その結果、ビット５２の値が、「１」から「０」に変更される。この場合、ＣＰＵ２０は、入出力装置３０にレジスタ１０５の値を変更させるためライトデータ７０を出力するのみである。したがって、ＣＰＵ２０が行なう処理は、１ステップのみである。また、８ビットのライトデータ７０のうち、いくつかのビットがレジスタ制御回路１００に書込みモードを選択させるためのビットとして用いられるようなことはなく、ライトデータ７０の全ビットをレジスタ１０５に記憶されたデータ５１を変更するためのビットとして扱うことができる。つまり、ＣＰＵ２０が出力するライトデータ７０の各ビットの値によっては、データ５１の右から１番目のビットを「１」から「０」へ変更することができるし、右から８番目のビットを「１」から「０」へ変更することができる。

このように、本実施例に係るレジスタ制御回路によれば、ＣＰＵによってレジスタの値が変更される場合に、ＣＰＵが行う処理を１ステップとし、かつ、ＣＰＵから出力されるライトデータの全ビットをレジスタの値を変更するためのビットにすることが可能となる。

次に、レジスタ制御回路１００の構成について説明を行う。図３は、本実施例に係るレジスタ制御回路の構成を示すブロック図である。図３に示すように、レジスタ制御回路１００は、データバッファ１０１と、アドレスバッファ１０２と、デコーダ１０３と、データ選択部１０４と、レジスタ１０５〜レジスタ１０８と、ＡＮＤ演算部１０９と、ＯＲ演算部１１０と、ＮＡＮＤ演算部１１１と、ＮＯＲ演算部１１２と、ＥｘＯＲ演算部１１３と、ＥｘＮＯＲ演算部１１４と、出入力選択部１１５とを備える。なお、図３には、レジスタ１０５〜レジスタ１０８のデータが変更される場合に関連する構成のみを示している。

データバッファ１０１は、ＣＰＵ２０から出力されたライトデータを一時的に記憶する。そして、データバッファ１０１は、ライトデータを、ＡＮＤ演算部１０９、ＯＲ演算部１１０、ＮＡＮＤ演算部１１１、ＮＯＲ演算部１１２、ＥｘＯＲ演算部１１３、ＥｘＮＯＲ演算部１１４および出入力選択部１１５に出力する。

アドレスバッファ１０２は、ＣＰＵ２０から出力されたアドレスを一時的に記憶する。そして、アドレスバッファ１０２は、アドレスをデコーダ１０３に出力する。

デコーダ１０３は、アドレスバッファ１０２からアドレスが入力すると、出入力選択部１１５に入力選択信号およびレジスタ選択信号を出力し、データ選択部１０４にレジスタ選択信号を出力する。入力選択信号には、７種類の信号がある。つまり、データバッファ１０１から出入力選択部１１５に入力したライトデータを選択させる信号、ＡＮＤ演算部１０９から出入力選択部１１５に入力した演算結果を選択させる信号、ＯＲ演算部１１０から出入力選択部１１５に入力した演算結果を選択させる信号、ＮＡＮＤ演算部１１１から出入力選択部１１５に入力した演算結果を選択させる信号、ＮＯＲ演算部１１２から出入力選択部１１５に入力した演算結果を選択させる信号、ＥｘＯＲ演算部１１３から出入力選択部１１５に入力した演算結果を選択させる信号およびＥｘＮＯＲ演算部１１４から出入力選択部１１５に入力した演算結果を選択させる信号である。レジスタ選択信号には、４種類の信号がある。つまり、レジスタ１０５を指定する信号、レジスタ１０６を指定する信号、レジスタ１０７を指定する信号およびレジスタ１０８を指定する信号である。例えば、デコーダ１０３は、８ビットのアドレスが入力した場合には、入力したアドレスの第１〜第４番目のビットの値に基づいて、７種類の入力選択信号のうちいずれかの信号を生成して出入力選択部１１５に出力する。また、デコーダ１０３は、入力したアドレスの第５〜第８番目のビットの値に基づいて、４種類のレジスタ選択信号のうちいずれかの信号を生成して出入力選択部１１５およびデータ選択部１０４に出力する。

データ選択部１０４は、デコーダ１０３からレジスタ選択信号を入力され、レジスタ選択信号によって指定されたレジスタが記憶するデータを選択してＡＮＤ演算部１０９、ＯＲ演算部１１０、ＮＡＮＤ演算部１１１、ＮＯＲ演算部１１２、ＥｘＯＲ演算部１１３およびＥｘＮＯＲ演算部１１４に出力する。

レジスタ１０５〜レジスタ１０８は、後述する出入力選択部１１５から出力されたデータを記憶する。レジスタ１０５〜レジスタ１０８は、図１に示した入出力装置３０が備えるレジスタ群５０に対応する。入出力装置３０は、レジスタ１０５〜レジスタ１０８に記憶されたデータに基づいて動作する。入出力装置３０には、このレジスタ１０５〜レジスタ１０８のほかに、仮想的なレジスタが存在する。レジスタ１０５〜レジスタ１０８や仮想的なレジスタは、ＣＰＵ２０から、それぞれ一意のアドレスによって指定される。

なお、図３では、レジスタ制御回路１００が、複数のレジスタ１０５〜レジスタ１０８を備える構成としたが、本発明はこれに限定されるものではなく、例えば、一つのレジスタを備える構成であってもよい。

ＡＮＤ演算部１０９、ＯＲ演算部１１０、ＮＡＮＤ演算部１１１、ＮＯＲ演算部１１２、ＥｘＯＲ演算部１１３およびＥｘＮＯＲ演算部１１４は、データバッファ１０１から入力されたライトデータと、データ選択部１０４から入力されたデータに対してそれぞれの論理演算を行ない、演算結果を出入力選択部１１５に出力する。各演算部によって行なわれる論理演算は、最も若い番号を付したＡＮＤ演算部１０９から順に、ＡＮＤ演算、ＯＲ演算、ＮＡＮＤ演算、ＮＯＲ演算、ＥｘＯＲ演算、ＥｘＮＯＲ演算である。

このように、レジスタ制御回路１００は、従来、ＣＰＵ２０が行なっていた、レジスタ１０５〜レジスタ１０８から読み出したデータと、データを変更するためのデータとの論理演算を、各演算部によってＣＰＵ２０の代わりに行なう。つまり、ＣＰＵ２０は、入出力装置３０に、レジスタ１０５〜レジスタ１０８に記憶されたデータを変更するためのデータをライトデータとして出力するだけでよい。このように、ＣＰＵ２０によってレジスタ１０５〜レジスタ１０８の値が変更される場合に、ＣＰＵ２０が行なう処理を１ステップにすることが可能となる。

なお、図３では、レジスタ制御回路１００が、複数の演算部を備える構成としたが、本発明はこれに限定されるものではなく、例えば、一つの演算部を備える構成であってもよい。

出入力選択部１１５は、データバッファ１０１からライトデータが入力され、各演算部から演算結果が入力される。また、出入力選択部１１５は、デコーダ１０３から入力選択信号およびレジスタ選択信号が入力される。そして、出入力選択部１１５は、入力選択信号に基づいて選択したデータを、レジスタ選択信号によって指定されたレジスタに格納する。例えば、入力選択信号がＡＮＤ演算部１０９から入力された演算結果を選択させる信号であり、レジスタ選択信号がレジスタ１０５を指定する信号であれば、出入力選択部１１５は、ＡＮＤ演算部１０９の演算結果をレジスタ１０５に格納する。また、入力選択信号がデータバッファ１０１から入力されたライトデータを選択させる信号であり、レジスタ選択信号がレジスタ１０５を指定する信号であれば、出入力選択部１１５は、ライトデータをレジスタ１０５に格納する。このように、各演算部からは、それぞれの演算結果が出力されるが、出入力選択部１１５の処理によって、結果的には、一つの演算結果かライトデータのいずれかがレジスタに格納されることとなる。

次に、レジスタ１０５〜レジスタ１０８や仮想的なレジスタに割り当てられるアドレスについて説明を行う。入出力装置３０には、レジスタ１０５〜レジスタ１０８のほかに、仮想的なレジスタが存在し、それぞれの仮想的なレジスタにアドレスが割り当てられる。図４は、レジスタに割り当てられるアドレスの一例を示す図である。図４に示すように、入出力装置３０において、例えば、レジスタ１０５にはアドレス「０ｘ１０００」が、レジスタ１０６にはアドレス「０ｘ１１００」が、レジスタ１０７にはアドレス「０ｘ１２００」が、レジスタ１０８にはアドレス「０ｘ１３００」が割り当てられる。そして、レジスタ１０５〜レジスタ１０８に割り当てられた各アドレスから、例えば、３つおきに選択される６つのアドレスが、仮想的なレジスタ、つまり、ＡＮＤ演算用レジスタ、ＯＲ演算用レジスタ、ＮＡＮＤ演算用レジスタ、ＮＯＲ演算用レジスタ、ＥｘＯＲ演算用レジスタ、ＥｘＮＯＲ演算用レジスタに割り当てられる。

レジスタ１０５〜レジスタ１０８や仮想的なレジスタに対し、上記したようにアドレスを割り当てると、デコーダ１０３に入力されるアドレスのいくつかの下位ビットの値は、出入力選択部の出力を示す７通りの値のうちのいずれかの値となり、アドレスのいくつかの上位ビットの値は、レジスタ群５０を構成するレジスタ１０５〜レジスタ１０８を示す４通りの値のうちのいずれかの値となる。したがって、デコーダ１０３は、アドレスバッファ１０２から入力されたアドレスの下位ビットの値に基づいて、７種類の入力選択信号のうちいずれか一つの入力選択信号を生成する。また、デコーダ１０３は、アドレスの上位ビットの値に基づいて、４種類のレジスタ選択信号のうちいずれか一つのレジスタ選択信号を生成する。

例えば、同じＡＮＤ演算用レジスタを指定するアドレスであるアドレス「０ｘ１００４」とアドレス「０ｘ１１０４」が、デコーダ１０３に入力された場合を説明する。デコーダ１０３は、アドレス「０ｘ１００４」を入力された場合には、アドレスの下位ビットの値に基づいて、ＡＮＤ演算部１０９から入力された演算結果を選択させる入力選択信号を生成し、アドレスの上位ビットの値に基づいて、レジスタ１０５を指定するレジスタ選択信号を生成する。一方、デコーダ１０３は、アドレス「０ｘ１１０４」を入力された場合には、同様にＡＮＤ演算部１０９から入力された演算結果を選択させる入力選択信号を生成するが、レジスタ選択信号については、アドレスの上位ビットの値に基づいて、レジスタ１０６を指定するレジスタ選択信号を生成する。

なお、上記したレジスタ１０５〜レジスタ１０８や仮想的なレジスタに対するアドレスの割り当て方については、これに限定されるものではなく、デコーダ１０３に入力されるアドレスの下位ビットの値が７通りの値のうちのいずれかの値となり、アドレスの上位ビットの値が４通りの値のうちのいずれかの値となれば、どのような割り当て方であってもよい。例えば、レジスタ１０５〜レジスタ１０８に割り当てられた各アドレスから、２つおきに選択される６つのアドレスが仮想的なレジスタに割り当てられてもよい。

次に、レジスタ制御回路１００による処理の流れを説明する。図５は、レジスタ制御回路１００による処理の流れを示すシーケンス図である。なお、図５では、図３に示したＡＮＤ演算部１０９、ＯＲ演算部１１０、ＮＡＮＤ演算部１１１、ＮＯＲ演算部１１２、ＥｘＯＲ演算部１１３およびＥｘＮＯＲ演算部１１４をまとめて論理回路２００として示す。

図５に示すように、デコーダ１０３には、アドレスバッファ１０２からアドレスが入力される（ステップＳ１１０）。また、論理回路２００および出入力選択部１１５には、データバッファ１０１からライトデータが入力される（ステップＳ１１１）。そして、デコーダ１０３は、入力選択信号およびレジスタ選択信号を出力する（ステップＳ１１２）。その結果、入力選択信号およびレジスタ選択信号が、出入力選択部１１５に入力され、レジスタ選択信号が、データ選択部１０４に入力される。

そして、データ選択部１０４は、レジスタ群５０のうち、レジスタ選択信号によって指定されたレジスタが記憶するデータを選択して論理回路２００に出力する（ステップＳ１１３）。その結果、レジスタに記憶されたデータが、データ選択部１０４を介して論理回路２００に入力される。

そして、論理回路２００は、データバッファ１０１から入力されたライトデータと、データ選択部１０４から入力されたデータに対して論理演算を行なう（ステップＳ１１４）。その結果、演算結果が出入力選択部１１５に入力される。

そして、出入力選択部１１５は、入力選択信号に基づいて、ライトデータおよび複数の演算結果のうちいずれか一つを選択し、レジスタ群５０のうち、レジスタ選択信号によって指定されたレジスタに選択したデータを格納する（ステップＳ１１５）。その結果、ライトデータおよび演算結果のうちいずれか一つのデータが、いずれかのレジスタに格納される。

上述してきたように、本実施例に係るレジスタ制御回路１００は、アドレスと、ライトデータとを入力された場合には、レジスタ１０５〜レジスタ１０８に記憶されたデータのうちアドレスに基づいて選択したデータと、ライトデータとに対して論理演算を行なう。そして、レジスタ制御回路１００は、アドレスに基づいて、ライトデータおよび複数の演算結果のうちいずれか一つを選択してレジスタに格納する。このようなレジスタ制御回路１００の処理動作により、ＣＰＵ２０は、レジスタ１０５〜レジスタ１０８の値を変更する場合、入出力装置３０に仮想的なレジスタを指定するアドレスとライトデータを出力するだけでよくなる。つまり、ＣＰＵが行う処理を１ステップにすることが可能となる。また、ライトデータの各ビットの値によってどのようにレジスタの値を変更させるかという情報をアドレスに含ませたことにより、ライトデータの全ビットをレジスタの値を変更するためのビットとすることが可能となる。

本実施例に係るレジスタ制御回路を実装するコンピュータ装置を示す図である。本実施例に係るレジスタ制御回路の処理動作を説明するための図である。本実施例に係るレジスタ制御回路の構成を示すブロック図である。レジスタに割り当てられるアドレスの一例を示す図である。レジスタ制御回路１００による処理の流れを示すシーケンス図である。

符号の説明

１０コンピュータ装置
２０ＣＰＵ
３０Ｉ／Ｏ制御部
４０バス
５０レジスタ群
１０５、１０６、１０７、１０８レジスタ
５１データ
５２ビット
６０ＡＮＤ演算用レジスタ
７０ライトデータ
１００レジスタ制御回路
１０１データバッファ
１０２アドレスバッファ
１０３デコーダ
１０４データ選択部
１０９ＡＮＤ演算部
１１０ＯＲ演算部
１１１ＮＡＮＤ演算部
１１２ＮＯＲ演算部
１１３ＥｘＯＲ演算部
１１４ＥｘＮＯＲ演算部
１１５出入力選択部
２００論理回路

Claims

複数のアドレスが割り当てられたレジスタを制御するレジスタ制御回路であって、
前記複数のアドレスの各々に含まれ、前記レジスタの識別に用いられる第１の制御信号、および、前記複数のアドレスの各々に含まれ、前記レジスタに対して取り得る複数の演算制御のいずれかを示す第２の制御信号を出力する信号出力手段と、
前記信号出力手段から出力された第１の制御信号によって指定されるレジスタのデータを選択する選択手段と、
ＣＰＵから前記アドレスと組みになって出力されたライトデータと、前記選択手段によって選択されたデータとに対して前記第２の制御信号によって示される論理演算を行ない、演算結果を出力する論理演算手段と、
前記信号出力手段から出力された第２の制御信号に基づいて、前記ライトデータあるいは前記演算結果のうちいずれか一つを前記第１の制御信号によって指定されるレジスタへ格納する格納手段と
を備えたことを特徴とするレジスタ制御回路。
前記信号出力手段は、前記アドレスの一部のビットの値に基づいて前記第１の制御信号を生成し、残りのビットの値に基づいて前記第２の制御信号を生成することを特徴とする請求項１に記載のレジスタ制御回路。
前記論理演算手段の一つが、前記ライトデータと、前記データに対してＡＮＤ演算を行なうことを特徴とする請求項１または２に記載のレジスタ制御回路。
前記論理演算手段の一つが、前記ライトデータと、前記データに対してＯＲ演算を行なうことを特徴とする請求項１、２または３に記載のレジスタ制御回路。
前記論理演算手段の一つが、前記ライトデータと、前記データに対してＮＡＮＤ演算を行なうことを特徴とする請求項１〜４のいずれか一つに記載のレジスタ制御回路。
前記論理演算手段の一つが、前記ライトデータと、前記データに対してＮＯＲ演算を行なうことを特徴とする請求項１〜５のいずれか一つに記載のレジスタ制御回路。
前記論理演算手段の一つが、前記ライトデータと、前記データに対してＥｘＯＲ演算を行なうことを特徴とする請求項１〜６のいずれか一つに記載のレジスタ制御回路。
前記論理演算手段の一つが、前記ライトデータと、前記データに対してＥｘＮＯＲ演算を行なうことを特徴とする請求項１〜７のいずれか一つに記載のレジスタ制御回路。
複数のアドレスが割当てられたレジスタを制御するレジスタ制御方法であって、
前記複数のアドレスの各々に含まれ、前記レジスタの識別に用いられる第１の制御信号、および、前記複数のアドレスの各々に含まれ、前記レジスタに対して取り得る複数の演算制御のいずれかを示す第２の制御信号を出力する信号出力工程と、
前記信号出力工程において出力された第１の制御信号によって指定されるレジスタのデータを選択する選択工程と、
ＣＰＵから前記アドレスと組みになって出力されたライトデータと、前記選択工程において選択されたデータに対して、論理回路によって前記第２の制御信号によって示される論理演算を行なう論理演算工程と、
前記信号出力工程において出力された第２の制御信号に基づいて、前記ライトデータおよび前記論理回路の演算結果のうちいずれか一つを前記第１の制御信号によって指定されるレジスタへ格納する格納工程と
を含んだことを特徴とするレジスタ制御方法。