JP2002258802A - Image display device and display control circuit - Google Patents

Abstract

PROBLEM TO BE SOLVED: To reduce power consumption needed for transmission of an image signal, supplied from a display control circuit to a signal line driving circuit and so on by changing the number of gradations according to the use state of an image display device. SOLUTION: Bits (invalid bits) other than the bits used to display an image with gradations selected in the range below the maximum number of gradations among six bits, constituting memory image signals MR, MG, and MB representing image data read out of a display memory 21 are masked, according to gradation control signals GS1 and GS2 specifying the number of the selected gradations. Consequently, output terminals corresponding to the ineffective bits among the terminals of a display control circuit which outputs digital image signals OR, OG, and OB sent to the signal line drive circuit are fixed to a level L.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は、階調数可変の画像
表示装置及びそのための表示制御回路に関するものであ
り、例えば、表示部に液晶パネルを使用した階調数可変
の画像表示装置及びそのための液晶コントローラに関す
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an image display device having a variable number of gradations and a display control circuit therefor. Liquid crystal controller.

【０００２】[0002]

【従来の技術】携帯電話や、ＰＤＡ（Ｐｅｒｓｏｎａｌ
Ｄｉｇｉｔａｌ Ａｓｓｉｓｔａｎｔ）、ノート型コ
ンピュータ等の携帯用情報機器では、処理性能の向上と
利用の高度化などによって、より表示色の多い高品位の
表示能力が要求されるようになってきている。このた
め、これらの携帯用情報機器で使用される表示装置にお
いても、高品位の表示能力への要求に対応すべく、従来
のパッシブマトリクス型液晶表示装置の代わりにＴＦＴ
(Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｉｔｏｒ)方式に
よるアクティブマトリクス型液晶表示装置が使用されは
じめている。一方、このような携帯情報機器では搭載バ
ッテリーの持続時間の長期化の観点から、消費電力の低
減化が強く求められている。したがって、今後、携帯情
報機器で使用される液晶表示装置などの画像表示装置に
おいては、高表示品位と低消費電力との両立が求めら
れ、その結果、使用状況に応じて表示品位を変更すると
いう構成が必要となる。例えば、携帯情報機器における
表示内容から多くの情報を正確に得たい状況や室内での
使用時など商用電源の利用が容易な状況では、消費電力
低減よりも表示品位を優先させて階調数を多くし、屋外
や出張先などで長時間使用するような状況では、表示品
位よりも消費電力低減を優先させて階調数を少なくする
というように、消費電力の低減化と連動した階調数可変
の構成が必要となる。2. Description of the Related Art Cellular phones and PDAs (Personal)
2. Description of the Related Art In portable information devices such as digital assistants and notebook computers, high-quality display capability with more display colors has been required due to improvements in processing performance and advanced use. For this reason, even in the display devices used in these portable information devices, TFTs are used instead of the conventional passive matrix type liquid crystal display devices in order to respond to the demand for high-quality display capability.
(Thin Film Transistor) type active matrix type liquid crystal display devices have begun to be used. On the other hand, in such portable information devices, reduction in power consumption is strongly demanded from the viewpoint of prolonging the duration of an on-board battery. Therefore, in the future, in an image display device such as a liquid crystal display device used in a portable information device, it is required to achieve both high display quality and low power consumption, and as a result, the display quality will be changed according to the usage situation. Configuration is required. For example, in situations where it is necessary to accurately obtain a large amount of information from the display contents of a portable information device or in situations where a commercial power supply is easy to use such as indoor use, priority is given to display quality over reduction of power consumption, and the number of gradations is reduced. In many situations, such as when using the camera for a long time outdoors or on a business trip, the number of tones is linked to the reduction in power consumption, such as reducing the number of tones by giving priority to reducing power consumption over display quality. A variable configuration is required.

【０００３】これに対し、特開平９−２４４５７２号公
報では、Ｒ、Ｇ、Ｂの各色データを主機側から表示装置
へ伝送する場合に、主機側において、Ｒ，Ｇ，Ｂの各色
データの値が等しい白黒の階調データを送信する場合に
は、例えばＲの色データのみを送信し、他のＧ、Ｂの色
データは送信せず、Ｇ，Ｂの色データに対応する信号ラ
インを高インピーダンスにする、という構成が開示され
ている。On the other hand, in Japanese Patent Application Laid-Open No. Hei 9-244572, when each color data of R, G and B is transmitted from the main unit to the display device, the value of each color data of R, G and B is transmitted to the main unit. Is transmitted, for example, only the R color data is transmitted, the other G and B color data are not transmitted, and the signal lines corresponding to the G and B color data are set high. There is disclosed a configuration in which impedance is set.

【０００４】[0004]

【発明が解決しようとする課題】上記従来の構成によれ
ば、携帯情報機器に例えば文字情報のみを表示させる状
況では白黒の階調表示とし、カラー画像を表示させる状
況ではカラーの階調表示とするように、表示態様を使用
状況に応じて切り換えることで、表示装置における消費
電力を低減することができる。しかし、この構成では、
カラー画像から白黒画像へと切り換えることなく携帯情
報機器の使用状況に応じて階調数を変更したい場合に
は、消費電力を低減することはできない。According to the above-mentioned conventional configuration, for example, when a portable information device displays only character information, monochrome gradation display is performed, and when a color image is displayed, color gradation display is performed. As described above, by switching the display mode in accordance with the use situation, the power consumption of the display device can be reduced. However, in this configuration,
If it is desired to change the number of gradations according to the usage of the portable information device without switching from a color image to a black and white image, power consumption cannot be reduced.

【０００５】これに対し、本願出願人が平成１２年８月
１２日に出願した特願２０００−２４２１２３号には、
画像信号の階調に応じた信号線駆動信号を出力する信号
線駆動回路のバッファの電源を遮断する第１スイッチ、
分圧回路への電源を遮断する第２スイッチ、基準電源を
直接選択する直結基準電圧、又はデコードテーブルを変
更できるデコード回路の少なくとも一を有し、前記スイ
ッチ及びデコード回路を制御することにより省電力の程
度を任意に選択するようにした画像表示装置が開示され
ている。このような画像表示装置によれば、画像信号の
階調数に応じて第１若しくは第２スイッチ、またはデコ
ード回路を制御できるので、使用状況に応じて階調数を
変更することで信号線駆動回路の消費電力を低減でき
る。On the other hand, Japanese Patent Application No. 2000-242123 filed on Aug. 12, 2000 by the present applicant includes:
A first switch that shuts off a power supply of a buffer of a signal line driving circuit that outputs a signal line driving signal corresponding to a gradation of an image signal;
A second switch for shutting off a power supply to the voltage dividing circuit, a directly connected reference voltage for directly selecting a reference power supply, or a decoding circuit for changing a decoding table; and power saving by controlling the switch and the decoding circuit. There is disclosed an image display device in which the degree of the image display is arbitrarily selected. According to such an image display device, the first or second switch or the decoding circuit can be controlled in accordance with the number of gradations of the image signal. The power consumption of the circuit can be reduced.

【０００６】しかし、ＰＤＡや携帯電話などにＴＦＴ方
式の液晶表示装置が導入されるに伴い、高表示品位と低
消費電力との両立がより強く求められる。このような高
表示品位と低消費電力との両立についての強い要求に応
えるには、上記のように液晶パネルなどの駆動信号の生
成における消費電力のみを使用状況に応じた階調数の変
更で低減可能とする構成では不十分である。[0006] However, with the introduction of the TFT type liquid crystal display device to PDAs, mobile phones, and the like, compatibility between high display quality and low power consumption is more strongly required. In order to meet such a strong demand for compatibility between high display quality and low power consumption, only the power consumption in generating drive signals for a liquid crystal panel or the like is changed by changing the number of gradations according to the use situation as described above. A configuration that can be reduced is not sufficient.

【０００７】そこで、本発明は、表示制御回路から駆動
回路に供給されるデジタル画像信号の伝送や処理におけ
る消費電力を、使用状況に応じて階調数を変更すること
で低減可能とする画像表示装置および表示制御回路を提
供することを目的とする。Accordingly, the present invention provides an image display which can reduce power consumption in transmission and processing of a digital image signal supplied from a display control circuit to a drive circuit by changing the number of gradations according to a use situation. It is an object to provide a device and a display control circuit.

【０００８】[0008]

【課題を解決するための手段】第１の発明は、画像デー
タと予め決められた最大階調数以下の範囲で階調数を選
択するための階調制御情報とを受け取り、当該階調制御
情報によって選択される階調数である選択階調数で、当
該画像データの表す画像を画像表示部に表示させる階調
数可変の画像表示装置であって、前記最大階調数に対応
するビット数分の画像出力端子を有し、当該画像出力端
子のうち前記選択階調数に対応する端子である有効出力
端子から、前記画像データのうち前記選択階調数に対応
する画像データをデジタル画像信号として出力する表示
制御回路と、前記画像出力端子のそれぞれに接続される
端子からなる前記ビット数分の画像入力端子を有し、当
該画像入力端子のうち前記有効出力端子に接続される端
子である有効入力端子にて前記デジタル画像信号を受け
取り、前記デジタル画像信号に基づき前記画像を表示す
るための駆動信号を前記画像表示部に出力する駆動回路
とを備え、前記表示制御回路は、前記階調制御情報に基
づき、前記有効出力端子以外の前記画像出力端子である
無効出力端子を固定レベルまたは高インピーダンス状態
に保持する出力制御回路を含むことを特徴とする。A first invention receives image data and gradation control information for selecting a gradation number within a range not more than a predetermined maximum gradation number, and receives the gradation control information. An image display device of a variable number of gradations for displaying an image represented by the image data on an image display unit at a selected number of gradations that is a number of gradations selected by information, wherein a bit corresponding to the maximum number of gradations Image data corresponding to the selected number of gradations from the effective output terminal which has a number of image output terminals corresponding to the selected number of gradations among the image output terminals; A display control circuit that outputs a signal, and an image input terminal for the number of bits, which is a terminal connected to each of the image output terminals, and a terminal connected to the effective output terminal among the image input terminals. Some valid inputs A drive circuit for receiving the digital image signal at a slave, and outputting a drive signal for displaying the image based on the digital image signal to the image display unit, wherein the display control circuit includes the gradation control information. And an output control circuit for holding an invalid output terminal, which is the image output terminal other than the valid output terminal, at a fixed level or a high impedance state.

【０００９】このような第１の発明によれば、表示制御
回路の画像出力端子のうち、選択階調数で表示部に画像
を表示させるのに必要な画像データを駆動回路に供給す
るために使用される出力端子以外の端子（無効出力端
子）は、固定レベルまたは高インピーダンス状態に保持
される。このため、使用状況に応じて選択階調数を変更
することで、駆動回路へのデジタル画像信号の伝送にお
ける消費電力が低減される。According to the first aspect, of the image output terminals of the display control circuit, image data necessary for displaying an image on the display unit at the selected number of gradations is supplied to the drive circuit. Terminals other than the used output terminals (invalid output terminals) are held at a fixed level or a high impedance state. For this reason, by changing the number of selected gradations according to the use situation, power consumption in transmitting a digital image signal to the drive circuit is reduced.

【００１０】第２の発明は、第１の発明において、前記
出力制御回路は、前記画像入力端子のいずれかにプルア
ップ抵抗が接続されている場合には、当該プルアップ抵
抗の接続された前記画像入力端子に接続される前記無効
出力端子をハイレベルまたは高インピーダンス状態に保
持し、前記画像入力端子のいずれかにプルダウン抵抗が
接続されている場合には、当該プルダウン抵抗の接続さ
れた前記画像入力端子に接続される前記無効出力端子を
ローレベルまたは高インピーダンス状態に保持すること
を特徴とする。In a second aspect based on the first aspect, the output control circuit, when a pull-up resistor is connected to one of the image input terminals, the output control circuit is connected to the pull-up resistor. The invalid output terminal connected to the image input terminal is held at a high level or a high impedance state, and when a pull-down resistor is connected to any of the image input terminals, the image to which the pull-down resistor is connected is connected. The invalid output terminal connected to the input terminal is maintained at a low level or a high impedance state.

【００１１】このような第２の発明によれば、表示制御
回路の無効出力端子が接続される駆動回路の画像入力端
子の入力形式に応じて、無効出力端子がハイレベル、ロ
ーレベル、高インピーダンス状態のうちのいずれかに保
持され、無効出力端子に接続される信号線に直流電流が
流れるのが防止される。このため、使用状況に応じて階
調数を変更することで、駆動回路へのデジタル画像信号
の伝送における消費電力がより確実に低減される。According to the second aspect, the invalid output terminal has a high level, a low level, and a high impedance according to the input format of the image input terminal of the drive circuit to which the invalid output terminal of the display control circuit is connected. The state is held in any one of the states, and the DC current is prevented from flowing through the signal line connected to the invalid output terminal. For this reason, by changing the number of gradations according to the use situation, the power consumption in transmitting the digital image signal to the drive circuit is more reliably reduced.

【００１２】第３の発明は、第１の発明において、前記
最大階調数に対応するビット数分のデータ入力端子およ
び当該ビット数分のデータ出力端子を別個に又は入出力
兼用で有し、前記画像データを一時的に格納する外部記
憶回路を更に備え、前記表示制御回路は、前記データ入
力端子のそれぞれに接続される端子からなる前記ビット
数分の書込用出力端子と前記データ出力端子のそれぞれ
に接続される端子からなる前記ビット数分の読出用入力
端子とを、別個に又は入出力兼用で有し、前記書込用出
力端子のうち前記選択階調数に対応する端子である書込
用有効出力端子を介して前記画像データのうち前記選択
階調数に対応する画像データを前記外部記憶回路に書き
込むと共に、前記外部記憶回路に格納されている前記画
像データを読み出すメモリ制御回路と、前記階調制御情
報に基づき、前記書込用有効出力端子以外の前記書込用
出力端子である書込用無効出力端子を固定レベルまたは
高インピーダンス状態に保持する書込用出力制御回路と
を更に含むことを特徴とする。According to a third aspect of the present invention, in the first aspect, a data input terminal for the number of bits corresponding to the maximum number of gradations and a data output terminal for the number of bits are provided separately or for both input and output. An external storage circuit that temporarily stores the image data, wherein the display control circuit includes a writing output terminal for the number of bits, the terminal being connected to each of the data input terminals, and the data output terminal. And the read input terminals for the number of bits, each of which is connected to a corresponding one of the input / output terminals, separately or as an input / output terminal, and is a terminal corresponding to the selected number of gradations among the write output terminals. The image data corresponding to the selected number of gradations of the image data is written to the external storage circuit via the effective output terminal for writing, and the image data stored in the external storage circuit is read. A memory control circuit, and a write output for holding a write invalid output terminal, which is the write output terminal other than the write valid output terminal, at a fixed level or a high impedance state based on the gradation control information. And a control circuit.

【００１３】このような第３の発明によれば、表示制御
回路の書込用出力端子のうち、選択階調数で表示部に画
像を表示させるのに必要な画像データを外部記憶回路に
格納するために使用される出力端子以外の端子（書込用
無効出力端子）は、固定レベルまたは高インピーダンス
状態に保持される。このため、使用状況に応じて選択階
調数を変更することで、表示制御回路から外部記憶装置
への画像データの伝送における消費電力が低減される。According to the third aspect of the present invention, image data necessary for displaying an image on the display unit at the selected number of gradations among the write output terminals of the display control circuit is stored in the external storage circuit. Terminals other than the output terminal used for the writing (invalid output terminal for writing) are held at a fixed level or a high impedance state. For this reason, by changing the number of selected gradations in accordance with the use situation, power consumption in transmitting image data from the display control circuit to the external storage device is reduced.

【００１４】第４の発明は、第１の発明において、前記
最大階調数に対応するビット数分のデータ入力端子およ
び当該ビット数分のデータ出力端子を別個に又は入出力
兼用で有し、前記画像データを一時的に格納する外部記
憶回路を更に備え、前記表示制御回路は、前記データ入
力端子のそれぞれに接続される端子からなる前記ビット
数分の書込用出力端子と前記データ出力端子のそれぞれ
に接続される端子からなる前記ビット数分の読出用入力
端子とを、別個に又は入出力兼用で有し、前記画像デー
タを前記外部記憶回路に書き込むと共に、前記データ出
力端子のうち前記選択階調数に対応する端子であるデー
タ有効出力端子を介して、前記外部記憶回路に格納され
た前記画像データのうち前記選択階調数に対応する画像
データを読み出すメモリ制御回路を更に含み、前記外部
記憶回路は、前記階調制御情報に基づき、前記データ有
効出力端子以外の前記データ出力端子を固定レベルまた
は高インピーダンス状態に保持するデータ出力制御回路
を更に含むことを特徴とする。According to a fourth aspect of the present invention, in the first aspect, a data input terminal for the number of bits corresponding to the maximum number of gradations and a data output terminal for the number of bits are provided separately or for both input and output. An external storage circuit that temporarily stores the image data, wherein the display control circuit includes a writing output terminal for the number of bits, the terminal being connected to each of the data input terminals, and the data output terminal. And a read input terminal for the number of bits consisting of terminals connected to each of them, separately or for both input and output, and while writing the image data to the external storage circuit, among the data output terminals, The image data corresponding to the selected number of gradations is read out of the image data stored in the external storage circuit via a data valid output terminal that is a terminal corresponding to the selected number of gradations. A memory control circuit, wherein the external storage circuit further includes a data output control circuit that holds the data output terminals other than the data valid output terminals at a fixed level or a high impedance state based on the gradation control information. It is characterized by.

【００１５】このような第４の発明によれば、外部記憶
回路のデータ出力端子のうち、選択階調数で表示部に画
像を表示させるのに必要な画像データを外部記憶回路か
ら出力するために使用されるデータ出力端子以外の端子
は、固定レベルまたは高インピーダンス状態に保持され
る。このため、使用状況に応じて選択階調数を変更する
ことで、外部記憶回路から表示制御回路への画像データ
の伝送における消費電力が低減される。According to the fourth aspect of the invention, image data necessary for displaying an image on the display unit at the selected number of gradations is output from the external storage circuit out of the data output terminals of the external storage circuit. The terminals other than the data output terminals used for the above are maintained at a fixed level or a high impedance state. Therefore, by changing the number of selected gradations according to the use situation, power consumption in transmitting image data from the external storage circuit to the display control circuit is reduced.

【００１６】第５の発明は、第１の発明において、前記
画像データを一時的に格納するための外部記憶回路を更
に備え、前記表示制御回路は、前記画像データを前記外
部記憶回路に書き込むと共に、前記外部記憶回路に格納
されている前記画像データを読み出すメモリ制御回路を
更に含み、前記外部記憶回路は、前記階調制御情報に基
づき、前記外部記憶回路におけるデータ格納領域のうち
前記選択階調数に対応する前記画像データを格納すべき
領域以外の領域へのアクセスを抑止するアクセス制限回
路を含むことを特徴とする。In a fifth aspect based on the first aspect, the apparatus further comprises an external storage circuit for temporarily storing the image data, wherein the display control circuit writes the image data into the external storage circuit and A memory control circuit that reads out the image data stored in the external storage circuit, wherein the external storage circuit is configured to select the selected grayscale among data storage areas in the external storage circuit based on the grayscale control information. An access restriction circuit for suppressing access to an area other than the area where the image data corresponding to the number is to be stored.

【００１７】このような第５の発明によれば、外部記憶
回路におけるデータ格納領域のうち選択階調数で表示部
に画像を表示させるのに必要な画像データを格納すべき
領域以外の領域（無効領域）にデータを書き込んだり、
そのような無効領域からデータを読み出したりすること
が、外部記憶回路内で抑止される。このため、使用状況
に応じて選択階調数を変更することで、外部記憶回路に
おける消費電力が低減される。According to the fifth aspect of the present invention, the data storage area in the external storage circuit other than the area where the image data necessary to display the image on the display unit at the selected number of gradations is to be stored. Invalid area),
Reading data from such an invalid area is suppressed in the external storage circuit. For this reason, the power consumption in the external storage circuit is reduced by changing the number of selected gray scales according to the use situation.

【００１８】第６の発明は、画像データと予め決められ
た最大階調数以下の範囲で階調数を選択するための階調
制御情報とを受け取り、当該画像データの表す画像を当
該階調制御情報によって選択される階調数である選択階
調数で表示部に表示させるためのデジタル画像信号を当
該表示部の駆動回路に供給する表示制御回路であって、
前記最大階調数に対応するビット数分の端子であって前
記デジタル信号を前記駆動回路に供給するための画像出
力端子と、前記階調制御情報に基づき、前記画像出力端
子のうち前記デジタル画像信号を前記駆動回路に供給す
るために使用される端子以外の端子である無効出力端子
を固定レベルまたは高インピーダンス状態に保持する出
力制御回路とを備えることを特徴とする。In a sixth aspect, the present invention receives image data and gradation control information for selecting a gradation number within a range of a predetermined maximum gradation number or less, and converts an image represented by the image data into the gradation data. A display control circuit that supplies a digital image signal to be displayed on a display unit with a selected number of tones, which is the number of tones selected by the control information, to a drive circuit of the display unit,
An image output terminal for supplying the digital signal to the drive circuit for the number of bits corresponding to the maximum number of gradations, and the digital image among the image output terminals based on the gradation control information. An output control circuit for holding an invalid output terminal, which is a terminal other than a terminal used for supplying a signal to the drive circuit, to a fixed level or a high impedance state.

【００１９】このような第６の発明によれば、第１の発
明と同様、表示制御回路の無効出力端子は固定レベルま
たは高インピーダンス状態に保持されるので、使用状況
に応じて選択階調数を変更することで、駆動回路に供給
されるデジタル画像信号の伝送における消費電力が低減
される。According to the sixth aspect, as in the first aspect, the invalid output terminal of the display control circuit is maintained at a fixed level or a high impedance state. Is changed, the power consumption in transmitting the digital image signal supplied to the drive circuit is reduced.

【００２０】第７の発明は、第６の発明において、前記
画像データを一時的に格納するための内部記憶回路と、
前記画像データを前記内部記憶回路に書き込むと共に、
前記内部記憶回路に格納されている前記画像データを読
み出すメモリ制御回路とを更に備え、前記内部記憶回路
は、前記階調制御情報に基づき、前記内部記憶回路にお
けるデータ格納領域のうち前記選択階調数に対応する前
記画像データを格納すべき領域以外の領域へのアクセス
を抑止するアクセス制限回路を有することを特徴とす
る。In a seventh aspect based on the sixth aspect, an internal storage circuit for temporarily storing the image data,
Writing the image data into the internal storage circuit,
A memory control circuit that reads out the image data stored in the internal storage circuit, wherein the internal storage circuit is configured to select the selected grayscale among data storage areas in the internal storage circuit based on the grayscale control information. An access control circuit is provided which suppresses access to an area other than the area in which the image data corresponding to the number is to be stored.

【００２１】このような第７の発明によれば、内部記憶
回路におけるデータ格納領域のうち、選択階調数で表示
部に画像を表示させるのに必要な画像データを格納すべ
き領域以外の領域（無効領域）にデータを書き込んだ
り、そのような無効領域からデータを読み出したりする
ことが抑止される。このため、使用状況に応じて選択階
調数を変更することで、内部記憶回路における消費電力
すなわち画像データの書き込みおよび読み出しにおける
消費電力が低減される。According to the seventh aspect of the present invention, the data storage area in the internal storage circuit is an area other than an area for storing image data necessary for displaying an image on the display unit at the selected number of gradations. Writing data to (invalid area) or reading data from such invalid area is suppressed. Therefore, the power consumption in the internal storage circuit, that is, the power consumption in writing and reading of image data, is reduced by changing the number of selected gradations according to the use situation.

【００２２】本願に係る上記以外の発明及びその効果並
びに上記発明の他の効果については、上記の発明および
効果と後述する発明の実施形態の説明より明らかになる
ので、ここでは説明を省略する。The invention and effects other than the above and the other effects of the present invention according to the present application will be apparent from the above-mentioned invention and effects and the description of the embodiments of the invention described later, and therefore, the description is omitted here.

【００２３】[0023]

【発明の実施の形態】以下、本発明の実施形態について
添付図面を参照して説明する。Embodiments of the present invention will be described below with reference to the accompanying drawings.

【００２４】＜１．第１の実施形態＞ ＜１．１ 画像表示装置の全体構成および動作＞図１
は、本発明の第１の実施形態に係る画像表示装置の構成
を示すブロック図である。この画像表示装置は、携帯電
話やＰＤＡなど携帯用情報機器においてカラーの階調表
示を行うために使用される液晶表示装置であって、表示
制御回路（通常「液晶コントローラ」と呼ばれる）２０
０と、２個の信号線駆動回路３００１，３００２と、走
査線駆動回路４００と、液晶パネル５００とを備えてい
る。なお、本実施形態では、信号線駆動回路は２個の回
路ブロックとしての２個のＩＣチップで構成されるが、
この個数は限定されるものではなく、要求される表示容
量（１画面の画素数）等に応じて適切な個数が選定され
る。<1. First Embodiment><1.1 Overall Configuration and Operation of Image Display Device> FIG.
1 is a block diagram illustrating a configuration of an image display device according to a first embodiment of the present invention. This image display device is a liquid crystal display device used for performing color gradation display in a portable information device such as a mobile phone or a PDA, and includes a display control circuit (generally called a “liquid crystal controller”) 20.
0, two signal line driving circuits 3001 and 3002, a scanning line driving circuit 400, and a liquid crystal panel 500. In the present embodiment, the signal line drive circuit is configured by two IC chips as two circuit blocks.
The number is not limited, and an appropriate number is selected according to the required display capacity (the number of pixels of one screen).

【００２５】この画像表示装置における表示部としての
液晶パネル５００は、ＣＰＵ１０から受け取る画像デー
タＤｖの表す画像における水平走査線にそれぞれが対応
する複数本の走査信号線と、それら複数本の走査信号線
のそれぞれと交差する複数本のデータ信号線（以下「駆
動用画像信号線」という）と、それら複数本の走査信号
線と複数本の駆動用画像信号線との交差点にそれぞれ設
けられた画素形成手段を含む。各画素形成手段は、駆動
用画像信号線に印加される画像信号に応じた電圧を微小
な液晶層部分に印加する構造を有しているが、その具体
的構成としては、種々のものが提案されている。しかし
本実施形態では、画素形成手段につき採用すべき具体的
構成を限定する必要はなく、周知の各種構成の液晶パネ
ルを使用可能である。そして、本実施形態では、液晶パ
ネル５００に選択階調数で画像を適切に表示させるため
に液晶パネル５００の駆動用画像信号線および走査信号
線に印加すべき信号が、画素形成手段の具体的構成（お
よびそれに対応する駆動方式）に応じて、信号線駆動回
路３００１，３００２と走査線駆動回路４００でそれぞ
れ生成される。The liquid crystal panel 500 as a display unit in this image display device includes a plurality of scanning signal lines respectively corresponding to horizontal scanning lines in an image represented by the image data Dv received from the CPU 10, and the plurality of scanning signal lines. And a plurality of data signal lines (hereinafter, referred to as "driving image signal lines") intersecting with each other, and pixel forming lines provided at intersections of the plurality of scanning signal lines and the plurality of driving image signal lines, respectively. Including means. Each pixel forming means has a structure in which a voltage corresponding to an image signal applied to a driving image signal line is applied to a minute liquid crystal layer portion, and various specific structures have been proposed. Have been. However, in the present embodiment, there is no need to limit the specific configuration to be adopted for the pixel forming means, and liquid crystal panels having various well-known configurations can be used. In the present embodiment, the signals to be applied to the driving image signal lines and the scanning signal lines of the liquid crystal panel 500 in order to appropriately display an image on the liquid crystal panel 500 at the selected number of gradations are specified by the pixel forming means. The signals are generated by the signal line driving circuits 3001 and 3002 and the scanning line driving circuit 400, respectively, according to the configuration (and the driving method corresponding thereto).

【００２６】本実施形態に係る画像表示装置では、液晶
パネル５００に表示すべき画像を表す（狭義の）画像デ
ータおよび表示動作のタイミング等を決めるデータ（表
示用クロックの周波数や階調数を示すデータ等）（以下
「表示制御データ」という）は、携帯情報機器の本体回
路１００における中央処置装置としてのＣＰＵ１０から
表示制御回路２００に送られる（以下、ＣＰＵ１０から
送られるこれらのデータＤｖを「広義の画像データ」と
いう）。すなわち、ＣＰＵ１０は、広義の画像データＤ
ｖを構成する（狭義の）画像データおよび表示制御デー
タを、アドレス信号ＡＤｗを表示制御回路２００に供給
して、表示制御回路２００内の後述の表示メモリおよび
レジスタにそれぞれ書き込む。In the image display device according to the present embodiment, image data (in a narrow sense) representing an image to be displayed on the liquid crystal panel 500 and data for determining the timing of the display operation (the frequency of the display clock and the number of gradations are shown. Data and the like (hereinafter referred to as “display control data”) are sent from the CPU 10 as the central treatment device in the main body circuit 100 of the portable information device to the display control circuit 200 (hereinafter, these data Dv sent from the CPU 10 are referred to as “broadly defined”). Image data). That is, the CPU 10 controls the image data D in a broad sense.
The image data and the display control data (in a narrow sense) that constitute v are supplied to the display control circuit 200 with the address signal ADw, and are written into a display memory and a register described later in the display control circuit 200, respectively.

【００２７】表示制御回路２００は、レジスタに書き込
まれた表示制御データに基づき、表示用のクロック信号
や、予め決められた最大階調数（本画像表示装置で表示
可能な階調数の最大値）以下の範囲で階調数を指定する
階調制御信号ＧＳ１，ＧＳ２、水平同期信号ＨＳＹ、垂
直同期信号ＶＳＹなどを生成する。また、表示制御回路
２００は、ＣＰＵ１０によって表示メモリに書き込まれ
た（狭義の）画像データのうち、階調制御信号ＧＳ１，
ＧＳ２によって指定される階調数（以下「選択階調数」
という）に対応するデータ、すなわち選択階調数で画像
を表示するのに必要なデータを、表示メモリから読み出
して３種類のデジタル画像信号ＯＲ，ＯＧ，ＯＢとして
出力する。ここで、デジタル画像信号ＯＲは、表示すべ
き画像の赤色成分を表す画像信号（以下「赤色画像信
号」という）であり、デジタル画像信号ＯＧは、表示す
べき画像の緑色成分を表す画像信号（以下「緑色画像信
号」という）であり、デジタル画像信号ＯＢは、表示す
べき画像の青色成分を表す画像信号（以下「青色画像信
号」という）である。このようにして、表示制御回路２
００によって生成または出力される信号のうち、クロッ
ク信号ＣＫは信号線駆動回路３００１，３００２に、水
平同期信号ＨＳＹは信号線駆動回路３００１，３００２
および走査線駆動回路４００に、垂直同期信号ＶＳＹは
走査線駆動回路４００に、デジタル画像信号ＯＲ，Ｏ
Ｇ，ＯＢは信号線駆動回路３００１，３００２に、それ
ぞれ供給される。なお、本実施形態では、最大階調数は
６４であり、３種類のデジタル画像信号ＯＲ，ＯＧ，Ｏ
Ｂのそれぞれの有効なビットは最大６ビットである。し
たがって、表示制御回路２００から信号線駆動回路３０
０１，３００２にデジタル画像信号ＯＲ，ＯＧ，ＯＢを
供給するための信号線として、６×３＝１８本の信号線
（以下「画像伝送用信号線」という）が配線されてい
る。The display control circuit 200 generates a display clock signal and a predetermined maximum number of gradations (the maximum value of the number of gradations that can be displayed by the image display apparatus) based on the display control data written in the register. ) The grayscale control signals GS1 and GS2 for specifying the number of grayscales in the following ranges, the horizontal synchronizing signal HSY, the vertical synchronizing signal VSY, and the like are generated. In addition, the display control circuit 200 includes, among the (narrowly defined) image data written into the display memory by the CPU 10, the grayscale control signals GS <b> 1
The number of gradations specified by GS2 (hereinafter, “the number of selected gradations”
), That is, data necessary to display an image at the selected number of gradations, is read from the display memory and output as three types of digital image signals OR, OG, and OB. Here, the digital image signal OR is an image signal representing a red component of an image to be displayed (hereinafter referred to as a “red image signal”), and the digital image signal OG is an image signal representing a green component of the image to be displayed ( The digital image signal OB is an image signal representing a blue component of an image to be displayed (hereinafter, referred to as a “blue image signal”). Thus, the display control circuit 2
00, the clock signal CK is sent to the signal line driving circuits 3001 and 3002, and the horizontal synchronizing signal HSY is sent to the signal line driving circuits 3001 and 3002.
The vertical synchronizing signal VSY is supplied to the scanning line driving circuit 400 and the digital image signals OR and O are supplied to the scanning line driving circuit 400.
G and OB are supplied to the signal line driving circuits 3001 and 3002, respectively. In the present embodiment, the maximum number of gradations is 64, and three types of digital image signals OR, OG, O
Each valid bit of B is a maximum of 6 bits. Therefore, from the display control circuit 200 to the signal line driving circuit 30
As signal lines for supplying digital image signals OR, OG, OB to 01 and 3002, 6 × 3 = 18 signal lines (hereinafter referred to as “image transmission signal lines”) are wired.

【００２８】信号線駆動回路３００１，３００２には、
上記のようにして、液晶パネル５００に表示すべき画像
を表すデータが画素単位でシリアルにデジタル画像信号
ＯＲ，ＯＧ，ＯＢとして供給されると共に、タイミング
を示す信号としてクロック信号ＣＫおよび水平同期信号
ＨＳＹが供給される。信号線駆動回路３００１，３００
２は、これらのデジタル画像信号ＯＲ，ＯＧ，ＯＢとク
ロック信号ＣＫおよび水平同期信号ＨＳＹとに基づき、
液晶パネル５００を駆動するための画像信号（以下「駆
動用画像信号」という）を生成し、これを液晶パネル５
００の各駆動用画像信号線に印加する。この駆動用画像
信号の具体的態様は、液晶パネル５００の構造や駆動方
式などによって種々異なるが、本実施形態は、その駆動
用画像信号の態様として特定の態様を前提とするもので
はない。本実施形態における信号線駆動回路３００１，
３００２は、周知のいずれかのパネル構造および駆動方
式に対応する周知のいずれかの具体的態様の画像駆動信
号を生成するものとする。The signal line driving circuits 3001 and 3002 include:
As described above, data representing an image to be displayed on the liquid crystal panel 500 is supplied serially as digital image signals OR, OG, and OB in pixel units, and the clock signal CK and the horizontal synchronization signal HSY are used as signals indicating timing. Is supplied. Signal line drive circuits 3001, 300
2 is based on these digital image signals OR, OG, OB, a clock signal CK and a horizontal synchronization signal HSY,
An image signal for driving the liquid crystal panel 500 (hereinafter, referred to as “driving image signal”) is generated, and this is
00 is applied to each driving image signal line. Although the specific mode of the driving image signal varies depending on the structure and driving method of the liquid crystal panel 500, the present embodiment does not assume a specific mode as the mode of the driving image signal. The signal line driving circuit 3001,
Reference numeral 3002 is to generate an image driving signal of any known specific mode corresponding to any known panel structure and driving method.

【００２９】走査線駆動回路４００は、水平同期信号Ｈ
ＳＹおよび垂直同期信号ＶＳＹに基づき、液晶パネル５
００における走査信号線を１水平走査期間ずつ順に選択
するために各走査信号線に印加すべき走査信号を生成
し、全走査信号線のそれぞれを順に選択するための走査
信号の各走査信号線への印加を１垂直走査期間を周期と
して繰り返す。The scanning line driving circuit 400 outputs a horizontal synchronizing signal H
Based on SY and the vertical synchronizing signal VSY, the liquid crystal panel 5
A scanning signal to be applied to each scanning signal line is generated to sequentially select the scanning signal lines at 00 in order of one horizontal scanning period, and a scanning signal to sequentially select all the scanning signal lines is sent to each scanning signal line. Is repeated with one vertical scanning period as a cycle.

【００３０】液晶パネル５００は、上記のようにして、
駆動用画像信号線には信号線駆動回路３００１，３００
２によってデジタル画像信号ＯＲ，ＯＧ，ＯＢに基づく
駆動用画像信号が印加され、走査信号線には走査線駆動
回路４００によって走査信号が印加される。これにより
液晶パネル５００は、ＣＰＵ１０から受け取った画像デ
ータＤｖの表すカラー画像を選択階調数で表示する。The liquid crystal panel 500 is, as described above,
The driving image signal lines include signal line driving circuits 3001 and 300
2, a drive image signal based on the digital image signals OR, OG, and OB is applied, and a scan signal is applied to the scan signal line by the scan line drive circuit 400. As a result, the liquid crystal panel 500 displays the color image represented by the image data Dv received from the CPU 10 at the selected number of gradations.

【００３１】＜１．２ 表示制御回路＞図２は、上記の
画像表示装置における表示制御回路２００の構成を示す
ブロック図である。この表示制御回路２００は、入力制
御回路２０と表示メモリ２１とレジスタ２２とタイミン
グ発生回路２３とメモリ制御回路２４と出力制御回路２
５とを備えている。<1.2 Display Control Circuit> FIG. 2 is a block diagram showing the structure of the display control circuit 200 in the above-described image display device. The display control circuit 200 includes an input control circuit 20, a display memory 21, a register 22, a timing generation circuit 23, a memory control circuit 24, and an output control circuit 2.
5 is provided.

【００３２】本体回路１００のＣＰＵ１０から出力され
る広義の画像データＤｖを示す信号（以下、この信号も
符号“Ｄｖ”で表すものとする）およびアドレス信号Ａ
Ｄｗは、表示制御回路２００の入力制御回路２０に入力
される。入力制御回路２０は、アドレス信号ＡＤｗに基
づき、広義の画像データＤｖを、３種類のカラー画像デ
ータＲ，Ｇ，Ｂと表示制御データＤｃとに振り分ける。
そして、カラー画像データＲ，Ｇ，Ｂを表す信号（以
下、これらの信号も符号“Ｒ”，“Ｇ”，“Ｂ”で表す
ものとする）をアドレス信号ＡＤｗに基づくアドレス信
号ＡＤと共に表示メモリ２１に供給することで３種類の
画像データＲ，Ｇ，Ｂを表示メモリ２１に書き込むと共
に、表示制御データＤｃをレジスタ２２に書き込む。こ
こで、３種類の画像データＲ，Ｇ，Ｂは、画像データＤ
ｖの表す画像の赤色成分、緑色成分、青色成分をそれぞ
れ表すデータである。表示制御データＤｃは、クロック
信号ＣＫの周波数や画像データＤｖの表す画像を表示す
るための水平走査期間および垂直走査期間を指定するタ
イミング情報と、液晶パネル５００に表示すべき画像の
階調数である選択階調数を示す階調制御情報とを含んで
いる。A signal indicating image data Dv in a broad sense outputted from the CPU 10 of the main circuit 100 (hereinafter, this signal is also represented by the symbol "Dv") and an address signal A
Dw is input to the input control circuit 20 of the display control circuit 200. The input control circuit 20 sorts the image data Dv in a broad sense into three types of color image data R, G, B and display control data Dc based on the address signal ADw.
Then, signals representing the color image data R, G, and B (hereinafter, these signals are also represented by symbols "R", "G", and "B") are displayed together with an address signal AD based on the address signal ADw in the display memory. The three types of image data R, G, and B are written to the display memory 21 by being supplied to the display 21, and the display control data Dc is written to the register 22. Here, the three types of image data R, G, and B are
Data representing the red, green, and blue components of the image represented by v. The display control data Dc includes the frequency of the clock signal CK, the timing information for specifying the horizontal scanning period and the vertical scanning period for displaying the image represented by the image data Dv, and the number of gradations of the image to be displayed on the liquid crystal panel 500. And gradation control information indicating a certain number of selected gradations.

【００３３】タイミング発生回路（以下「ＴＧ」と略記
する）２３は、レジスタ２２の保持する上記表示制御デ
ータに基づきタイミング信号や制御信号を生成する。す
なわち、タイミング情報に基づきクロック信号ＣＫ、水
平同期信号ＨＳＹおよび垂直同期信号ＶＳＹを生成し、
階調制御情報に基づき階調制御信号ＧＳ１，ＧＳ２を生
成する（図３（ｂ）参照）。また、ＴＧ２３は、表示メ
モリ２１およびメモリ制御回路２４をクロック信号ＣＫ
に同期させて動作させるためのタイミング信号を生成す
る。A timing generation circuit (hereinafter abbreviated as “TG”) 23 generates a timing signal and a control signal based on the display control data stored in the register 22. That is, a clock signal CK, a horizontal synchronization signal HSY, and a vertical synchronization signal VSY are generated based on the timing information,
The tone control signals GS1 and GS2 are generated based on the tone control information (see FIG. 3B). Further, the TG 23 transmits the clock signal CK to the display memory 21 and the memory control circuit 24.
A timing signal for operating in synchronism with is generated.

【００３４】メモリ制御回路２４は、ＣＰＵ１０から入
力制御回路２０を介して表示メモリ２１に格納された画
像データＲ，Ｇ，Ｂのうち、液晶パネル５００に表示す
べき画像を表すデータを読み出すためのアドレス信号Ａ
Ｄｒと、表示メモリ２１の動作を制御するための信号と
を生成する。これらのアドレス信号ＡＤｒおよび制御信
号は表示メモリ２１に与えられ、これにより、液晶パネ
ル５００に表示すべき画像の赤色成分、緑色成分、青色
成分をそれぞれ表すデータが表示メモリ２１から読み出
され、メモリ画像信号ＭＲ，ＭＧ，ＭＢとして出力制御
回路２５に入力される。なお、表示メモリ２１には階調
制御信号ＧＳ１，ＧＳ２が供給され、これに基づき、表
示メモリ２１における内部の格納領域のうち選択階調数
で画像を表示するのに必要な画像データを格納すべき領
域以外の領域（以下「無効領域」）へのアクセスが抑止
される（詳細は後述）。しかし、既述のように本実施形
態では最大階調数は６４であり、３種類のメモリ画像信
号ＭＲ，ＭＧ，ＭＢは、それぞれ、常に最大階調数に対
応する６ビット幅の信号線で出力制御回路２５に入力さ
れる。したがって、選択階調数が最大階調数よりも少な
い場合には、メモリ画像信号ＭＲ，ＭＧ，ＭＢは無効な
信号も含んでいる。The memory control circuit 24 reads out data representing an image to be displayed on the liquid crystal panel 500 from the image data R, G, and B stored in the display memory 21 from the CPU 10 via the input control circuit 20. Address signal A
Dr and a signal for controlling the operation of the display memory 21 are generated. The address signal ADr and the control signal are supplied to the display memory 21, whereby data representing a red component, a green component, and a blue component of an image to be displayed on the liquid crystal panel 500 are read from the display memory 21. The image signals MR, MG, MB are input to the output control circuit 25. The display memory 21 is supplied with the gradation control signals GS1 and GS2, and stores image data necessary for displaying an image at the selected number of gradations in the internal storage area of the display memory 21 based on the gradation control signals GS1 and GS2. Access to an area other than the power area (hereinafter, “invalid area”) is suppressed (details will be described later). However, as described above, in this embodiment, the maximum number of gradations is 64, and the three types of memory image signals MR, MG, and MB are always signal lines having a 6-bit width corresponding to the maximum number of gradations. It is input to the output control circuit 25. Therefore, when the number of selected gradations is smaller than the maximum number of gradations, the memory image signals MR, MG, MB also include invalid signals.

【００３５】出力制御回路２５は、階調制御信号ＳＧ
１，ＳＧ２に基づき、３種類のメモリ画像信号ＭＲ，Ｍ
Ｇ，ＭＢのそれぞれを構成する６ビットのうち選択階調
数に対応するビット以外のビットをＨレベル（ハイレベ
ル）に固定した信号を生成し、これらを赤色画像信号Ｏ
Ｒ、緑色画像信号ＯＧ、青色画像信号ＯＢという３種類
のデジタル画像信号からなるカラー画像信号として出力
する。これらのデジタル画像信号ＯＲ，ＯＧ，ＯＢは、
既述のように信号線駆動回路３００１，３００２に供給
される。The output control circuit 25 is provided with a gradation control signal SG.
1, SG2, three types of memory image signals MR, M
A signal in which bits other than the bit corresponding to the selected gradation number among the 6 bits constituting each of G and MB are fixed at the H level (high level), and these are generated as the red image signal O
R, green image signal OG, and blue image signal OB are output as color image signals including three types of digital image signals. These digital image signals OR, OG, OB are
As described above, it is supplied to the signal line driving circuits 3001 and 3002.

【００３６】＜１．２．１ 出力制御回路＞以下、図３
を参照しつつ、出力制御回路２５の詳細について説明す
る。なお、以下において言及する論理回路は全て正論理
で動作するものとする（他の実施形態においても同
様）。また、以下では、論理回路における信号の値を示
す論理レベルのうちＨレベル（ハイレベル）を“Ｈ”
で、Ｌレベル（ローレベル）を“Ｌ”で、それぞれ示す
ものとする。<1.2.1 Output control circuit> FIG.
The details of the output control circuit 25 will be described with reference to FIG. Note that all of the logic circuits described below operate in positive logic (the same applies to other embodiments). In the following, the H level (high level) of the logic level indicating the value of the signal in the logic circuit is set to “H”.
The L level (low level) is indicated by “L”.

【００３７】本実施形態では、階調制御信号ＧＳ１，Ｇ
Ｓ２の値に応じて、階調数を示すモード（以下「階調モ
ード」という）が図３（ｂ）に示すように設定される。
具体的には、ＧＳ１＝ＧＳ２＝“Ｈ”の場合には、各デ
ジタル画像信号ＯＲ，ＯＧ，ＯＢを６ビットで表現する
「６ビットモード」に設定され、最大階調数である６４
が選択階調数として指定される。ＧＳ１＝“Ｈ”かつＧ
Ｓ２＝“Ｌ”の場合には、各デジタル画像信号ＯＲ，Ｏ
Ｇ，ＯＢを４ビットで表現する「４ビットモード」に設
定され、選択階調数として１６が指定される。ＧＳ１＝
“Ｌ”かつＧＳ２＝“Ｈ”の場合には、各デジタル画像
信号ＯＲ，ＯＧ，ＯＢを３ビットで表現する「３ビット
モード」に設定され、選択階調数として８が指定され
る。ＧＳ１＝ＧＳ２＝“Ｌ”の場合には、各デジタル画
像信号ＯＲ，ＯＧ，ＯＢを１ビットで表現する「１ビッ
トモード」に設定され、選択階調数として２が指定され
る。In this embodiment, the gradation control signals GS1, G
According to the value of S2, a mode indicating the number of gradations (hereinafter referred to as “gradation mode”) is set as shown in FIG.
Specifically, when GS1 = GS2 = “H”, the digital image signals OR, OG, and OB are set to “6 bit mode” that is expressed in 6 bits, and the maximum number of gradations is 64.
Is designated as the number of selected gradations. GS1 = "H" and G
When S2 = "L", each digital image signal OR, O
A “4-bit mode” is set in which G and OB are expressed by 4 bits, and 16 is designated as the number of selected gradations. GS1 =
When “L” and GS2 = “H”, the digital image signals OR, OG, and OB are set to “3-bit mode” in which they are represented by 3 bits, and 8 is designated as the number of selected gradations. When GS1 = GS2 = “L”, the digital image signals OR, OG, and OB are set to “1 bit mode” that is represented by 1 bit, and 2 is designated as the number of selected gradations.

【００３８】図３（ｂ）に示すような階調制御信号ＧＳ
１，ＧＳ２による階調モードの設定（選択階調数の指
定）に対応して、選択階調数での画像表示に使用される
ビット以外のビットの値をＬレベルに固定すべく、本実
施形態における出力制御回路２５は、図３（ａ）に示す
ように構成されている。すなわち、この出力制御回路２
５では、階調制御信号ＧＳ１とＧＳ２の論理積の信号Ｇ
Ｓａを生成するＡＮＤゲート２５１と、階調制御信号Ｇ
Ｓ１とＧＳ２の論理和の信号ＧＳｂを生成するＯＲゲー
ト２５２と、メモリ画像信号ＭＲ，ＭＧ，ＭＢの所定ビ
ットをマスクするための１５個のＡＮＤゲートとが、各
メモリ画像信号ＭＲ，ＭＧ，ＭＢの最上位ビット以外の
ビットが以下に述べる如くマスクされるように接続され
ている。すなわち、階調制御信号ＧＳ１（以下「第１階
調制御ビット」という）および階調制御信号ＧＳ２（以
下「第２階調制御ビット」という）が共にＨレベルの場
合（ＧＳ１＝ＧＳ２＝“Ｈ”の場合）には、各メモリ画
像信号ＭＲ，ＭＧ，ＭＢを構成する６ビットのいずれも
マスクされずに出力制御回路２５から出力される。ＧＳ
１＝“Ｈ”かつＧＳ２＝“Ｌ”の場合には、各メモリ画
像信号ＭＲ，ＭＧ，ＭＢの下位２ビット（ＭＲ０，ＭＲ
１，ＭＧ０，ＭＧ１，ＭＢ０，ＭＢ１）がマスクされて
Ｌレベルに固定され、他のビットはマスクされずにその
まま出力される。ＧＳ１＝“Ｌ”かつＧＳ２＝“Ｈ”の
場合には、各メモリ画像信号ＭＲ，ＭＧ，ＭＢの下位３
ビット（ＭＲ０〜ＭＲ２，ＭＧ０〜ＭＧ２，ＭＢ０〜Ｍ
Ｂ２）がマスクされてＬレベルに固定され、他のビット
はマスクされずにそのまま出力される。ＧＳ１＝ＧＳ２
＝“Ｌ”の場合は、各メモリ画像信号ＭＲ，ＭＧ，ＭＢ
の下位４ビット（ＭＲ０〜ＭＲ３，ＭＧ０〜ＭＧ３，Ｍ
Ｂ０〜ＭＢ３）がマスクされてＬレベルに固定され、最
上位ビットのみがマスクされずにそのまま出力される。The gradation control signal GS as shown in FIG.
In order to fix the values of bits other than the bits used for image display with the selected number of gradations to the L level in accordance with the setting of the gradation mode by 1 and GS2 (designation of the number of selected gradations), The output control circuit 25 in the embodiment is configured as shown in FIG. That is, the output control circuit 2
5, the signal G of the logical product of the gradation control signals GS1 and GS2
An AND gate 251 for generating Sa, and a gradation control signal G
An OR gate 252 for generating a logical sum signal GSb of S1 and GS2, and 15 AND gates for masking predetermined bits of the memory image signals MR, MG, MB are each composed of memory image signals MR, MG, MB. Are connected such that bits other than the most significant bit are masked as described below. That is, when both the gradation control signal GS1 (hereinafter, referred to as “first gradation control bit”) and the gradation control signal GS2 (hereinafter, referred to as “second gradation control bit”) are at the H level (GS1 = GS2 = “H”). In the case of ""), the output control circuit 25 outputs each of the 6 bits constituting each of the memory image signals MR, MG, MB without masking. GS
When 1 = “H” and GS2 = “L”, the lower two bits (MR0, MR0) of each memory image signal MR, MG, MB
1, MG0, MG1, MB0, MB1) are masked and fixed at the L level, and the other bits are output without being masked. When GS1 = “L” and GS2 = “H”, the lower three of each memory image signal MR, MG, MB
Bit (MR0-MR2, MG0-MG2, MB0-M
B2) is masked and fixed at the L level, and the other bits are output without being masked. GS1 = GS2
= "L", each memory image signal MR, MG, MB
Lower 4 bits (MR0 to MR3, MG0 to MG3, M
B0 to MB3) are masked and fixed at the L level, and only the most significant bit is output without being masked.

【００３９】このような構成によれば、出力制御回路２
００から出力される各デジタル画像信号ＯＲ，ＯＧ，Ｏ
Ｂは、ＧＳ１＝ＧＳ２＝“Ｈ”の場合には、６ビットで
すなわち６４階調で各画像成分（赤色画像成分、緑色画
像成分、青色画像成分）を表現し、ＧＳ１＝“Ｈ”かつ
ＧＳ２＝“Ｌ”の場合には、上位４ビットですなわち１
６階調で各画像成分を表現し、ＧＳ１＝“Ｌ”かつＧＳ
２＝“Ｈ”の場合には、上位３ビットですなわち８階調
で各画像成分を表現し、ＧＳ１＝ＧＳ２＝“Ｌ”の場合
には、最上位の１ビットですなわち２階調で各画像成分
を表現し、各画像成分の表現に使用されないビット（以
下「無効ビット」という）は、Ｌレベルに固定される。
このようにして、表示制御回路２００から各デジタル画
像信号ＯＲ，ＯＧ，ＯＢを信号線駆動回路３００１，３
００２に向けて出力するための１８個の画像伝送用の出
力端子（以下「画像出力端子」という）のうち、階調制
御信号ＧＳ１，ＧＳで指定される選択階調数に応じて、
無効ビットに対応する出力端子（以下「無効出力端子」
という）はＬレベルに固定される。そして、それら１８
個の画像出力端子のうち無効ビット以外のビットに対応
する出力端子（以下「有効出力端子」という）からは、
メモリ画像信号ＭＲ，ＭＧ，ＭＢのうち選択階調数で画
像を表示するのに必要な画像信号が出力される。According to such a configuration, the output control circuit 2
00, each digital image signal OR, OG, O
B represents each image component (red image component, green image component, and blue image component) in 6 bits, that is, 64 gradations when GS1 = GS2 = "H", and GS1 = "H" and GS2 = “L”, the upper 4 bits, ie, 1
Each image component is expressed by six gradations, and GS1 = “L” and GS
When 2 = “H”, each image component is represented by the upper 3 bits, that is, 8 gradations. When GS1 = GS2 = “L”, each image component is represented by the most significant 1 bit, ie, 2 gradations. Bits that represent image components and are not used to represent each image component (hereinafter referred to as “invalid bits”) are fixed at L level.
In this manner, the digital image signals OR, OG, and OB are sent from the display control circuit 200 to the signal line drive circuits 3001, 3
Of the 18 image transmission output terminals (hereinafter referred to as “image output terminals”) for outputting to 002, according to the number of selected gradations specified by the gradation control signals GS1 and GS,
Output terminal corresponding to the invalid bit (hereinafter referred to as “invalid output terminal”
Is fixed at the L level. And those 18
From the output terminals corresponding to bits other than the invalid bits among the image output terminals (hereinafter referred to as “effective output terminals”),
An image signal necessary to display an image at the selected number of gradations among the memory image signals MR, MG, MB is output.

【００４０】図４〜図６は、このようにして出力制御回
路２５から出力されるデジタル画像信号ＯＲ，ＯＧ，Ｏ
Ｂのうち赤色画像信号ＯＲを、水平同期信号ＨＳＹおよ
びクロック信号ＣＫと共に示す信号波形図である。階調
モードが６ビットモードの場合（選択階調数が６４の場
合）には、各デジタル画像信号ＯＲ，ＯＧ，ＯＢを構成
する６ビットが全て有効であり、水平帰線期間とその前
後を含む所定期間を除き、６ビット全てが各デジタル画
像信号ＯＲ，ＯＧ，ＯＢの値に応じクロック信号ＣＫに
同期して変化する。図４は、この６ビットモードの場合
の赤色画像信号ＯＲの信号波形を示している。これに対
し、階調モードが３ビットモードの場合（選択階調数が
８の場合）には、各デジタル画像信号ＯＲ，ＯＧ，ＯＢ
を構成する６ビットのうち上位３ビットは、水平帰線期
間とその前後を含む所定期間を除き、各デジタル画像信
号ＯＲ，ＯＧ，ＯＢの値に応じクロック信号ＣＫに同期
して変化するが、下位３ビットはＬレベルに固定された
ままである。図５は、この３ビットモードの場合の赤色
画像信号ＯＲの信号波形を示している。また、階調モー
ドが１ビットモードの場合（選択階調数が２の場合）に
は、各デジタル画像信号ＯＲ，ＯＧ，ＯＢを構成する６
ビットのうち最上位ビットは、水平帰線期間とその前後
を含む所定期間を除き、各デジタル画像信号ＯＲ，Ｏ
Ｇ，ＯＢの値に応じクロック信号ＣＫに同期して変化す
るが、下位５ビットはＬレベルに固定されたままであ
る。図６は、この１ビットモードの場合の赤色画像信号
ＯＲの信号波形を示している。FIGS. 4 to 6 show the digital image signals OR, OG, and O output from the output control circuit 25 in this manner.
FIG. 8 is a signal waveform diagram showing a red image signal OR of B, together with a horizontal synchronization signal HSY and a clock signal CK. When the gradation mode is the 6-bit mode (when the number of selected gradations is 64), all the 6 bits constituting each of the digital image signals OR, OG, and OB are valid. Except for a predetermined period, all six bits change in synchronization with the clock signal CK according to the values of the digital image signals OR, OG, and OB. FIG. 4 shows a signal waveform of the red image signal OR in the case of the 6-bit mode. On the other hand, when the gradation mode is the 3-bit mode (when the number of selected gradations is 8), each digital image signal OR, OG, OB
Are changed in synchronization with the clock signal CK according to the values of the digital image signals OR, OG, and OB except for a horizontal blanking period and a predetermined period including before and after the horizontal blanking period. The lower three bits remain fixed at the L level. FIG. 5 shows a signal waveform of the red image signal OR in the 3-bit mode. When the gradation mode is the 1-bit mode (when the number of selected gradations is 2), each of the digital image signals OR, OG, and OB is formed.
The most significant bit of each of the digital image signals OR and O is excluded except for a horizontal blanking period and a predetermined period including before and after the horizontal blanking period.
Although it changes in synchronization with the clock signal CK according to the values of G and OB, the lower 5 bits remain fixed at L level. FIG. 6 shows a signal waveform of the red image signal OR in the 1-bit mode.

【００４１】このようにして、階調制御信号ＧＳ１，Ｇ
Ｓ２によって指定される選択階調数に応じて、無効ビッ
トがＬレベルに固定されたデジタル画像信号ＯＲ，Ｏ
Ｇ，ＯＢが出力制御回路２５から出力される。そして、
これらのデジタル画像信号ＯＲ，ＯＧ，ＯＢは、表示制
御回路２００の画像出力端子から出力され、各ビット毎
の画像伝送用信号線を介して信号線駆動回路３００１，
３００２に供給される。このときデジタル画像信号Ｏ
Ｒ，ＯＧ，ＯＢは、ＩＣチップ外部の信号線を経て他の
ＩＣチップである信号線駆動回路３００１，３００２に
入力されることになるので、ＩＣチップ内部での信号伝
送に比べて負荷容量が格段に大きなものとなる。この負
荷容量は、主として、ＩＣチップ間を接続する信号線の
容量とデジタル画像信号ＯＲ，ＯＧ，ＯＲが入力される
ＩＣチップとしての信号線駆動回路３００１，３００２
の入力容量などからなり、例えば信号線１本当たり（デ
ジタル画像信号ＯＲ，ＯＧ，ＯＲを構成する各ビット当
たり）数１０ｐＦ〜１００ｐＦ程度となる。ところで、
負荷容量による電力消費はその容量値Ｃとその信号の周
波数ｆに比例し、このようなＩＣチップ間の信号伝送に
伴う電力消費は、携帯情報機器において低消費電力化を
図る上で無視し得ないものである。In this way, the gradation control signals GS1, G
Digital image signals OR and O whose invalid bits are fixed at L level according to the number of selected gradations designated by S2.
G and OB are output from the output control circuit 25. And
These digital image signals OR, OG, and OB are output from an image output terminal of the display control circuit 200, and are transmitted via the signal transmission signal line for each bit to the signal line driving circuit 3001,
3002. At this time, the digital image signal O
R, OG, and OB are input to the signal line drive circuits 3001 and 3002, which are other IC chips, via signal lines outside the IC chip, so that the load capacity is smaller than the signal transmission inside the IC chip. It will be much larger. The load capacity mainly includes the capacity of the signal line connecting the IC chips and the signal line driving circuits 3001 and 3002 as the IC chips to which the digital image signals OR, OG, and OR are input.
The input capacitance is, for example, about 10 pF to 100 pF per signal line (per bit constituting the digital image signals OR, OG, OR). by the way,
The power consumption due to the load capacitance is proportional to the capacitance value C and the frequency f of the signal, and the power consumption accompanying the signal transmission between the IC chips can be ignored in reducing the power consumption in the portable information device. Not something.

【００４２】これに対し、上記のような出力制御回路２
５の動作によれば、各デジタル画像信号を構成するビッ
トのうち選択階調数に応じて無効ビットは、例えば図５
および図６に示すようにＬレベルに固定されるため、そ
の無効ビットについては信号の周波数ｆ＝０となる。こ
のため、本実施形態に係る画像表示装置を使用する携帯
情報機器の使用状況に応じて選択階調数を変更すること
で、消費電力の低減が可能となる。On the other hand, the output control circuit 2 as described above
According to the operation of FIG. 5, among the bits constituting each digital image signal, an invalid bit according to the selected gradation number is, for example, as shown in FIG.
As shown in FIG. 6, the signal frequency f = 0 for the invalid bit. For this reason, power consumption can be reduced by changing the number of selected gradations according to the usage status of the portable information device using the image display device according to the present embodiment.

【００４３】ところで、上記のデジタル画像信号ＯＲ，
ＯＧ，ＯＢが入力される信号線駆動回路３００１，３０
０２の入力形式として、図７（ａ）、（ｂ）または
（ｃ）に示すような３種類の典型的な形式が存在する。
以下、これらの図を参照して、上記の出力制御回路２５
による無効ビットの論理レベルの固定化による消費電力
の低減化に際しての入力形式の影響を検討する。By the way, the digital image signals OR,
Signal line drive circuits 3001 and 30 to which OG and OB are input
As the input format 02, there are three types of typical formats as shown in FIG. 7 (a), (b) or (c).
Hereinafter, the output control circuit 25 will be described with reference to these drawings.
The effect of the input format on reducing the power consumption by fixing the logic level of the invalid bit by the above is discussed.

【００４４】選択階調数に応じて無効ビットがＬレベル
に固定されたデジタル画像信号ＯＲ，ＯＧ，ＯＢは、図
７（ａ）、（ｂ）または（ｃ）に示すように、表示制御
回路２００の各画像出力端子から出力される。すなわ
ち、赤色画像信号ＯＲを構成する各ビットＯＲ５〜ＯＲ
０は画像出力端子Ｔｃ１８〜Ｔｃ１３からそれぞれ出力
され、緑色画像信号ＯＧを構成する各ビットＯＧ５〜Ｏ
Ｇ０は画像出力端子Ｔｃ１２〜Ｔｃ７からそれぞれ出力
され、青色画像信号ＯＢを構成する各ビットＯＢ５〜Ｏ
Ｂ０は画像出力端子Ｔｃ６〜Ｔｃ１からそれぞれ出力さ
れる。なお、信号線駆動回路は、それぞれがＩＣチップ
として実現される２個の回路ブロック３００１，３００
２からなるが、図７では、説明の便宜のため、１つの信
号線駆動回路３００で代表させている。表示制御回路２
００の出力端子Ｔｃ１８〜Ｔｃ１は、図７（ａ）、
（ｂ）または（ｃ）に示すように、各出力端子につき１
本の画像伝送用信号線で信号線駆動回路３００の入力端
子Ｔｄ１８〜Ｔｄ１のそれぞれに接続される。ここで、
図７（ａ）は、信号線駆動回路３００の入力端子Ｔｄ１
８〜Ｔｄ１のそれぞれにはオープンゲートなどの入力バ
ッファが接続され、入力端子Ｔｄ１８〜Ｔｄ１のいずれ
にもプルアップ抵抗もプルダウン抵抗も接続されない場
合を示している（以下、このときの信号線駆動回路の入
力形式を「単純入力」という）。これに対し、図７
（ｂ）は、信号線駆動回路３００の入力端子Ｔｄ１８〜
Ｔｄ１のそれぞれにプルダウン抵抗Ｒｄが接続される場
合を示している（以下、このときの信号線駆動回路にお
ける入力形式を「プルダウン入力」という）を。そし
て、図７（ｃ）は、信号線駆動回路３００の入力端子Ｔ
ｄ１８〜Ｔｄ１のそれぞれにプルアップ抵抗Ｒｕが接続
される場合を示している（以下、このときの信号線駆動
回路における入力形式を「プルアップ入力」という）。The digital image signals OR, OG, and OB in which the invalid bits are fixed at the L level in accordance with the number of selected gradations are supplied to the display control circuit as shown in FIG. 7 (a), (b) or (c). Output from each of the 200 image output terminals. That is, each bit OR5 to OR constituting the red image signal OR
0 is output from the image output terminals Tc18 to Tc13, respectively, and each bit OG5 to OG constituting the green image signal OG.
G0 are output from the image output terminals Tc12 to Tc7, respectively, and each bit OB5 to OB constituting the blue image signal OB is output.
B0 is output from each of the image output terminals Tc6 to Tc1. Note that the signal line driving circuit includes two circuit blocks 3001 and 300 each realized as an IC chip.
In FIG. 7, one signal line driving circuit 300 is represented in FIG. 7 for convenience of explanation. Display control circuit 2
00 output terminals Tc18 to Tc1 are shown in FIG.
As shown in (b) or (c), one for each output terminal
The image transmission signal lines are connected to the input terminals Td18 to Td1 of the signal line driving circuit 300, respectively. here,
FIG. 7A shows the input terminal Td1 of the signal line driving circuit 300.
8 to Td1 are connected to an input buffer such as an open gate, and none of the input terminals Td18 to Td1 is connected to a pull-up resistor or a pull-down resistor (hereinafter, a signal line driving circuit at this time). Input format is called "simple input"). In contrast, FIG.
(B) shows input terminals Td18 to Td18 of the signal line driving circuit 300;
A case where a pull-down resistor Rd is connected to each of Td1 is shown (hereinafter, an input form in the signal line driving circuit at this time is referred to as “pull-down input”). FIG. 7C shows an input terminal T of the signal line driving circuit 300.
A case where a pull-up resistor Ru is connected to each of d18 to Td1 is shown (hereinafter, an input format in the signal line driving circuit at this time is referred to as “pull-up input”).

【００４５】選択階調数が最大階調数よりも少ない場合
には、上述のように、表示制御回路の画像出力端子Ｔｃ
１８〜Ｔｃ１のうち無効ビットに対応する無効出力端子
はＬレベルに固定され、その無効出力端子に接続される
画像伝送用信号線上では信号値が変化せず電流（交流電
流）が流れないので、消費電力が低減される。このと
き、その無効出力端子が接続される信号線駆動回路３０
０の入力端子（以下「無効入力端子」という）の入力形
式が図７（ａ）に示す単純入力の場合や図７（ｂ）に示
すプルダウン入力の場合には、その無効出力端子に接続
される画像伝送用信号線には直流電流も流れない。しか
し、無効入力端子の入力形式が図７（ｃ）に示すプルア
ップ入力の場合には、無効出力端子がＬレベルに固定さ
れると、信号線駆動回路３００における電源ラインから
プルアップ抵抗Ｒｕおよび無効入力端子を経て、その無
効入力端子に接続された無効出力端子へと直流電流が流
れる。このため、表示制御回路２００において出力制御
回路２５によって無効出力端子をＬレベルに固定して
も、消費電力を十分に低減できない。When the number of selected gradations is smaller than the maximum number of gradations, as described above, the image output terminal Tc of the display control circuit is used.
Of the 18 to Tc1, the invalid output terminal corresponding to the invalid bit is fixed at L level, and the signal value does not change and no current (AC current) flows on the image transmission signal line connected to the invalid output terminal. Power consumption is reduced. At this time, the signal line driving circuit 30 to which the invalid output terminal is connected
When the input format of the input terminal 0 (hereinafter referred to as “invalid input terminal”) is a simple input shown in FIG. 7A or a pull-down input shown in FIG. 7B, the input terminal is connected to the invalid output terminal. No DC current flows through the image transmission signal line. However, in the case where the input form of the invalid input terminal is the pull-up input shown in FIG. 7C, if the invalid output terminal is fixed at the L level, the pull-up resistor Ru and the power supply line in the signal line driving circuit 300 are connected to DC current flows through the invalid input terminal to the invalid output terminal connected to the invalid input terminal. Therefore, even if the invalid output terminal is fixed at the L level by the output control circuit 25 in the display control circuit 200, the power consumption cannot be sufficiently reduced.

【００４６】しかし、信号線駆動回路３００における無
効入力端子の入力形式が図７（ｃ）に示すプルアップ入
力の場合には、出力制御回路２５を図３（ａ）に示す構
成に代えて図８（ａ）に示す構成とすることによって、
無効出力端子をＨレベルに固定することで、この問題を
解消することができる。例えば、階調モードが３ビット
モードの場合（選択階調数が８の場合）には、図９に示
すように、各デジタル画像信号ＯＲ，ＯＧ，ＯＢの下位
３ビットがＨレベルに固定される。このため、無効出力
端子と無効入力端子との間に直流電流が流れることはな
い。ただし、無効入力端子の入力形式が図７（ｂ）に示
すプルダウン入力の場合に出力制御回路２５を図８
（ａ）に示す構成とすると、表示制御回路２００におけ
る無効出力端子から、その無効出力端子の接続された信
号線駆動回路３００における無効入力端子およびプルダ
ウン抵抗Ｒｄを経て接地ラインへと直流電流が流れる。
一方、信号線駆動回路３００における無効入力端子の入
力形式が図７（ａ）に示す単純入力の場合には、このよ
うな問題は生じない。なお、図８（ａ）では、出力制御
回路２５のうち緑色画像信号ＯＧを出力する部分および
青色画像信号ＯＢを出力する部分が省略されているが、
これらの部分は赤色画像信号ＯＲを出力する部分と同様
である。However, when the input form of the invalid input terminal in the signal line driving circuit 300 is the pull-up input shown in FIG. 7C, the output control circuit 25 is replaced with the configuration shown in FIG. By adopting the configuration shown in FIG.
This problem can be solved by fixing the invalid output terminal to the H level. For example, when the gradation mode is the 3-bit mode (when the number of selected gradations is 8), as shown in FIG. 9, the lower 3 bits of each digital image signal OR, OG, and OB are fixed at the H level. You. Therefore, no DC current flows between the invalid output terminal and the invalid input terminal. However, when the input format of the invalid input terminal is the pull-down input shown in FIG.
With the configuration shown in (a), a DC current flows from the invalid output terminal of the display control circuit 200 to the ground line via the invalid input terminal and the pull-down resistor Rd of the signal line driving circuit 300 to which the invalid output terminal is connected. .
On the other hand, when the input format of the invalid input terminal in the signal line driving circuit 300 is the simple input shown in FIG. 7A, such a problem does not occur. In FIG. 8A, a part of the output control circuit 25 that outputs the green image signal OG and a part that outputs the blue image signal OB are omitted.
These portions are the same as the portion outputting the red image signal OR.

【００４７】このように、出力制御回路２５の構成すな
わち無効出力端子をＬレベルに固定するかＨレベルに固
定するかは、無効出力端子に接続される画像伝送用信号
線に直流電流が流れないように、信号線駆動回路３００
の入力形式に応じて選択することが好ましい。As described above, the configuration of the output control circuit 25, that is, whether the invalid output terminal is fixed at the L level or the H level, does not cause a DC current to flow through the image transmission signal line connected to the invalid output terminal. As described above, the signal line driving circuit 300
Is preferably selected according to the input format.

【００４８】これに対し、出力制御回路２５を図８
（ｂ）に示す構成とすれば、信号線駆動回路３００にお
ける無効入力端子の入力形式が単純入力、プルダウン入
力、プルアップ入力のいずれの場合であっても、無効出
力端子と無効入力端子との間に直流電流が流れることは
ない。すなわち、図８（ｂ）に示す構成では、ＡＮＤゲ
ートやＮＡＮＤゲートに代えてトライステートゲート
（３ステートゲート）を使用することにより、階調制御
信号ＧＳ１，ＧＳ２に基づき、各デジタル画像信号Ｏ
Ｒ，ＯＧ，ＯＢにおける無効ビットが高インピーダンス
状態に固定される。例えば、階調モードが３ビットモー
ドの場合（選択階調数が８の場合）には、図１０に示す
ように、各デジタル画像信号ＯＲ，ＯＧ，ＯＢの下位３
ビットに対応する無効出力端子が高インピーダンス状態
に固定される。このため、無効出力端子と無効入力端子
との間に直流電流が流れることはない。ただし、信号線
駆動回路３００における無効入力端子の入力形式が図７
（ａ）に示す単純入力の場合には、図８（ｂ）に示す構
成とすると、無効出力端子と無効入力端子とを接続する
画像伝送用信号線がフローティング状態すなわち電気的
に浮いた状態となる。これは、信号線駆動回路３００へ
の雑音の影響を防止するという観点から好ましくなく、
加えて、信号線駆動回路３００の入力端子が完全にオー
プンとなり、信号線駆動回路３００の動作が不安定とな
る観点からも好ましくない。したがって、無効入力端子
の入力形式が単純入力の場合には、出力制御回路２５を
図３（ａ）または図８（ａ）に示す構成とするのが好ま
しい。On the other hand, the output control circuit 25 is
With the configuration shown in (b), regardless of whether the input format of the invalid input terminal in the signal line driving circuit 300 is a simple input, a pull-down input, or a pull-up input, the invalid output terminal and the invalid input terminal No DC current flows between them. That is, in the configuration shown in FIG. 8B, a tri-state gate (3-state gate) is used in place of the AND gate or the NAND gate, so that each digital image signal O is generated based on the gradation control signals GS1 and GS2.
Invalid bits in R, OG, and OB are fixed to a high impedance state. For example, when the gradation mode is the 3-bit mode (when the number of selected gradations is 8), as shown in FIG. 10, the lower three digital image signals OR, OG, and OB are output.
The invalid output terminal corresponding to the bit is fixed in the high impedance state. Therefore, no DC current flows between the invalid output terminal and the invalid input terminal. However, the input format of the invalid input terminal in the signal line driving circuit 300 is shown in FIG.
In the case of the simple input shown in (a), if the configuration shown in FIG. 8 (b) is adopted, the image transmission signal line connecting the invalid output terminal and the invalid input terminal is in a floating state, that is, an electrically floating state. Become. This is not preferable from the viewpoint of preventing the influence of noise on the signal line driving circuit 300,
In addition, it is not preferable from the viewpoint that the input terminal of the signal line driving circuit 300 is completely opened and the operation of the signal line driving circuit 300 becomes unstable. Therefore, when the input format of the invalid input terminal is a simple input, it is preferable that the output control circuit 25 has the configuration shown in FIG. 3A or 8A.

【００４９】＜１．２．２ 表示メモリ＞図１１は、本
実施形態における表示メモリ２１の構成を示すブロック
図である。以下、この図を参照して表示メモリ２１の詳
細について説明する。なお以下では、表示メモリ２１に
は、ＣＰＵ１０からのアドレス信号ＡＤｗに基づく書き
込み用のアドレス信号ＡＤと、メモリ制御回路２４から
の読み出し用アドレス信号ＡＤｒとの２種類のアドレス
信号が供給されるが、それらのアドレス信号は、表示メ
モリ２１の内部では、メモリ制御回路２４からの制御信
号に基づきＡ０〜Ａｎとして共通化されているものとす
る。また、表示メモリ２１には、ＣＰＵ１０からの画像
データＲ，Ｇ，Ｂを示す信号が入力され、一方、表示メ
モリ２１から読み出される画像データはメモリ画像信号
ＭＲ，ＭＧ，ＭＢとして出力されるが、これらのデータ
信号（画像信号）も、表示メモリ２１の内部では、メモ
リ制御回路２４からの制御信号に基づき共通化されてい
るものとする。<1.2.2 Display Memory> FIG. 11 is a block diagram showing a configuration of the display memory 21 in the present embodiment. Hereinafter, the display memory 21 will be described in detail with reference to FIG. In the following, two types of address signals, a write address signal AD based on the address signal ADw from the CPU 10 and a read address signal ADr from the memory control circuit 24, are supplied to the display memory 21. It is assumed that these address signals are shared as A0 to An in the display memory 21 based on a control signal from the memory control circuit 24. Signals indicating image data R, G, and B from the CPU 10 are input to the display memory 21, while image data read from the display memory 21 is output as memory image signals MR, MG, and MB. These data signals (image signals) are also shared inside the display memory 21 based on a control signal from the memory control circuit 24.

【００５０】この表示メモリ２１では、本体回路１００
のＣＰＵ１０から送られてくる画像データＲ，Ｇ，Ｂを
格納すべき領域は、表示すべき画像の各画素を表す画素
データの各ビット（Ｒ５〜Ｒ０，Ｇ５〜Ｇ０，Ｂ５〜Ｂ
０）毎に１つのメモリセルアレイとして実現されてい
る。例えば、１画面の画像の青色画像成分を構成する全
ての画素についての画素データの最上位ビットＢ５を格
納すべき領域は、Ｂ５メモリセルアレイとして実現され
ている（以下、各メモリセルアレイは、そこに格納すべ
き画素データのビットを示す符号を前に付けて区別する
ものとする）。なお、符号Ｒ５〜Ｒ０は、赤色画像成分
の各画素を表す赤色画像データＲの各ビットを示し、符
号Ｇ５〜Ｇ０は、緑色画像成分の各画素を表す緑色画像
データＧの各ビットを示し、符号Ｂ５〜Ｂ０は、青色画
像成分の各画素を表す青色画像データＢの各ビットを示
している。また、各メモリセルアレイは、書き換え自在
のメモリの構成要素としてのメモリセルアレイであれば
よく、その具体的構成は限定されない。したがって、各
メモリセルアレイは、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａ
ｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）を構成するメ
モリセルアレイであってもよいし、ＳＲＡＭ（Ｓｔａｔ
ｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）を
構成するメモリセルアレイであってもよい。In the display memory 21, the main circuit 100
The areas in which the image data R, G, and B sent from the CPU 10 are stored are the bits (R5 to R0, G5 to G0, B5 to B5) of the pixel data representing each pixel of the image to be displayed.
0) is implemented as one memory cell array. For example, the area in which the most significant bit B5 of the pixel data for all the pixels constituting the blue image component of one screen image is to be stored is realized as a B5 memory cell array (hereinafter, each memory cell array is located there). A code indicating the bit of the pixel data to be stored is prefixed to distinguish the bits.) Symbols R5 to R0 indicate each bit of red image data R representing each pixel of the red image component, symbols G5 to G0 indicate each bit of green image data G representing each pixel of the green image component, Symbols B5 to B0 indicate each bit of the blue image data B representing each pixel of the blue image component. Further, each memory cell array may be a memory cell array as a component of a rewritable memory, and the specific configuration is not limited. Therefore, each memory cell array has a DRAM (Dynamic Ra).
The memory cell array may be a memory cell array that forms an ndom Access Memory (SRAM) or an SRAM (Stat Access Memory).
ic Random Access Memory (IC Random Access Memory).

【００５１】上記のようにして、表示メモリ２１は、３
×６＝１８個のメモリセルアレイを有している。そし
て、これらのメモリセルアレイのへのアクセスのための
回路として、共通の行デコーダ２１４と、各メモリセル
アレイ毎に設けられた列デコーダとを備えている。更に
表示メモリ２１は、行デコーダ２１４から出力される選
択信号Ｓ０〜Ｓｍを階調制御信号ＧＳ１，ＧＳ２に基づ
いてマスクするためのアクセス制限回路２２０〜２２４
と、それらで使用されるマスク用の信号ＧＳａ，ＧＳ
ｂ，ＧＳ１を生成するＡＮＤゲート２１１およびＯＲゲ
ート２１２とを備えている。なお、マスク用の信号ＧＳ
ａ，ＧＳｂ，ＧＳ１は、画素データの最上位ビットＢ
５，Ｇ５，Ｒ５以外のビットを格納するためのメモリセ
ルアレイ毎に設けられた列デコーダにも入力され、階調
制御信号ＧＳ１，ＧＳ２に基づき列デコーダの動作（セ
ンスアンプなどの動作も含む）も制限される。As described above, the display memory 21
× 6 = 18 memory cell arrays. As a circuit for accessing these memory cell arrays, a common row decoder 214 and a column decoder provided for each memory cell array are provided. Further, the display memory 21 has access restriction circuits 220 to 224 for masking the selection signals S0 to Sm output from the row decoder 214 based on the gradation control signals GS1 and GS2.
And mask signals GSa and GS used in them.
b, an AND gate 211 and an OR gate 212 for generating GS1. Note that the mask signal GS
a, GSb, GS1 are the most significant bit B of the pixel data
5, G5, and R5 are also input to a column decoder provided for each memory cell array for storing bits, and the operation of the column decoder (including the operation of a sense amplifier and the like) is also performed based on the gradation control signals GS1 and GS2. Limited.

【００５２】上記構成により、階調モードが６ビットモ
ード（選択階調数が６４）の場合には、図３（ｂ）に示
すようにＧＳ１＝ＧＳ２＝“Ｈ”であるので、選択信号
Ｓ０〜Ｓｍは、アクセス制限回路２２０〜２２４によっ
てマスクされることなく、各メモリセルアレイに入力さ
れ、各列デコーダを介して各メモリセルへのアクセス
（書き込みおよび読み出し）が行われる。しかし、６ビ
ットモード以外の階調モードの場合すなわち選択階調数
が６４よりも少ない場合には、階調制御信号ＧＳ１，Ｇ
２に基づき、各メモリセルアレイに入力すべき選択信号
Ｓ０〜Ｓｍは下記のようにマスクされ、列デコーダの動
作は下記のように制限される。With the above configuration, when the gray scale mode is the 6-bit mode (the number of selected gray scales is 64), GS1 = GS2 = "H" as shown in FIG. Sm are input to each memory cell array without being masked by the access restriction circuits 220 to 224, and access (writing and reading) to each memory cell is performed via each column decoder. However, in the case of a gradation mode other than the 6-bit mode, that is, when the number of selected gradations is less than 64, the gradation control signals GS1 and G
2, the selection signals S0 to Sm to be input to each memory cell array are masked as described below, and the operation of the column decoder is limited as described below.

【００５３】すなわち、４ビットモード（選択階調数が
１６）の場合には、ＧＳ１＝“Ｈ”かつＧＳ２＝“Ｌ”
であるので、アクセス制限回路２２０，２２１により、
画素データの下位２ビットＢ１，Ｇ１，Ｒ１，Ｂ０，Ｇ
０，Ｒ０を格納するためのメモリセルアレイへ入力すべ
き選択信号Ｓ０〜Ｓｍが全てマスクされ、これらのメモ
リセルアレイへのアクセスが抑止される。この場合、こ
れらのメモリセルアレイに接続される列デコーダも、階
調制御信号ＧＳ１とＧＳ２の論理積の信号ＧＳａに基づ
き、その動作を停止する。That is, in the case of the 4-bit mode (the number of selected gradations is 16), GS1 = "H" and GS2 = "L"
Therefore, by the access restriction circuits 220 and 221,
Lower two bits B1, G1, R1, B0, G of pixel data
Selection signals S0 to Sm to be input to the memory cell array for storing 0 and R0 are all masked, and access to these memory cell arrays is suppressed. In this case, the column decoders connected to these memory cell arrays also stop operating based on the logical product signal Sa of the grayscale control signals GS1 and GS2.

【００５４】３ビットモード（選択階調数が８）の場合
には、ＧＳ１＝“Ｌ”かつＧＳ２＝“Ｈ”であるので、
アクセス制限回路２２０〜２２２により、画素データの
下位３ビットＢ２〜Ｂ０，Ｇ２〜Ｇ０，Ｒ２〜Ｒ０を格
納するためのメモリセルアレイへ入力すべき選択信号Ｓ
０〜Ｓｍが全てマスクされ、これらのメモリセルアレイ
へのアクセスが抑止される。この場合、これらのメモリ
セルアレイに接続される列デコーダも、階調制御信号Ｇ
Ｓ１とＧＳ２の論理積の信号ＧＳａ、および第１階調制
御ビットの信号ＧＳ１に基づき、その動作を停止する。In the case of the 3-bit mode (the number of selected gradations is 8), since GS1 = "L" and GS2 = "H",
Selection signals S to be input to the memory cell array for storing the lower three bits B2 to B0, G2 to G0, and R2 to R0 of the pixel data by the access restriction circuits 220 to 222.
0 to Sm are all masked, and access to these memory cell arrays is suppressed. In this case, the column decoders connected to these memory cell arrays also perform the gray scale control signal G
The operation is stopped based on the signal GSa of the logical product of S1 and GS2 and the signal GS1 of the first gradation control bit.

【００５５】１ビットモード（選択階調数が２）の場合
には、ＧＳ１＝“Ｌ”かつＧＳ２＝“Ｌ”であるので、
アクセス制限回路２２０〜２２４により、画素データの
下位５ビットＢ４〜Ｂ０，Ｇ４〜Ｇ０，Ｒ４〜Ｒ０を格
納するためのメモリセルアレイへ入力すべき選択信号Ｓ
０〜Ｓｍが全てマスクされ、これらのメモリセルアレイ
へのアクセスが抑止される。この場合、これらのメモリ
セルアレイに接続される列デコーダも、階調制御信号Ｇ
Ｓ１とＧＳ２の論理積の信号ＧＳａ、階調制御信号ＧＳ
１とＧＳ２の論理和の信号ＧＳｂ、および第１階調制御
ビットの信号ＧＳ１に基づき、その動作を停止する。In the case of the 1-bit mode (the number of selected gradations is 2), since GS1 = "L" and GS2 = "L",
Selection signals S to be input to the memory cell array for storing the lower 5 bits B4 to B0, G4 to G0, and R4 to R0 of the pixel data by the access restriction circuits 220 to 224.
0 to Sm are all masked, and access to these memory cell arrays is suppressed. In this case, the column decoders connected to these memory cell arrays also perform the gray scale control signal G
Signal GSa of logical product of S1 and GS2, gradation control signal GS
The operation is stopped based on the signal GSb of the logical sum of 1 and GS2 and the signal GS1 of the first gradation control bit.

【００５６】上記のように構成された表示メモリ２１に
よれば、各メモリセルアレイによって実現される画像デ
ータの格納領域のうち無効領域（選択階調数で画像を表
示するのに必要な画像データを格納すべき領域以外の領
域）へのアクセスが、階調制御信号ＧＳ１，ＧＳ２に基
づいて抑止される。また、無効領域へのアクセスのため
の列デコーダの動作も停止する。したがって、このよう
な表示メモリ２１の構成も、使用状況に応じて選択階調
数を変更することで消費電力が低減される、という効果
に寄与する。According to the display memory 21 configured as described above, the invalid area (the image data necessary to display an image with the selected number of gradations) is stored in the invalid area of the image data storage area realized by each memory cell array. Access to an area other than the area to be stored) is suppressed based on the gradation control signals GS1 and GS2. Further, the operation of the column decoder for accessing the invalid area is also stopped. Therefore, such a configuration of the display memory 21 also contributes to an effect that power consumption is reduced by changing the number of selected gradations according to a use situation.

【００５７】なお、図１１に示した構成は一例にすぎ
ず、このような構成以外の構成であっても、階調制御信
号ＧＳ１，ＧＳ２に基づき無効領域へのアクセスやアク
セスのための動作を抑止する構成であれば、同様の効果
が得られる。It should be noted that the configuration shown in FIG. 11 is merely an example, and even if a configuration other than such a configuration is used, an access to an invalid area or an operation for access is performed based on the gradation control signals GS1 and GS2. The same effect can be obtained if the configuration is such that the suppression is performed.

【００５８】＜２．第２の実施形態＞次に、本発明の第
２の実施形態に係る画像表示装置について説明する。こ
の画像表示装置も、携帯電話やＰＤＡなど携帯用情報機
器においてカラーの階調表示を行うために使用される液
晶表示装置である。しかし、本実施形態における表示制
御回路は、第１の実施形態における表示制御回路２００
とは異なり、表示メモリ２１を内蔵せず、本実施形態に
おける表示メモリは、表示制御回路を実現するＩＣチッ
プの外部の記憶回路として実現されている。<2. Second Embodiment> Next, an image display device according to a second embodiment of the present invention will be described. This image display device is also a liquid crystal display device used for performing color gradation display in a portable information device such as a mobile phone or a PDA. However, the display control circuit according to the present embodiment is different from the display control circuit 200 according to the first embodiment.
Unlike the above, the display memory in this embodiment does not include the display memory 21 and is realized as a storage circuit external to an IC chip for realizing a display control circuit.

【００５９】＜２．１ 表示制御回路および記憶回路＞
図１２は、本実施形態における表示制御回路６００およ
び記憶回路７００の構成を示すブロック図である。表示
制御回路６００は、入力制御回路６０とレジスタ６２と
タイミング発生回路（ＴＧ）６３とメモリ制御回路６４
と信号線駆動回路３００向けの出力制御回路６５と記憶
回路７００向けの出力制御回路６６とを備えている。ま
た、記憶回路７００は、表示メモリ７１と出力制御回路
７５とを備えている。本実施形態における他の部分の構
成については、第１の実施形態と同様であるので、同一
の構成要素については同一の参照符号を付して詳しい説
明を省略する。<2.1 Display Control Circuit and Storage Circuit>
FIG. 12 is a block diagram illustrating a configuration of the display control circuit 600 and the storage circuit 700 according to the present embodiment. The display control circuit 600 includes an input control circuit 60, a register 62, a timing generation circuit (TG) 63, and a memory control circuit 64.
And an output control circuit 65 for the signal line driving circuit 300 and an output control circuit 66 for the storage circuit 700. The storage circuit 700 includes a display memory 71 and an output control circuit 75. Since the configuration of the other parts in the present embodiment is the same as that of the first embodiment, the same components are denoted by the same reference numerals and detailed description thereof will be omitted.

【００６０】本実施形態に係る画像表示装置において
も、第１の実施形態と同様、液晶パネル５００に表示す
べき画像を表す（狭義の）画像データおよび表示制御デ
ータは、広義の画像データＤｖとして、それを格納すべ
き書き込み用のアドレス信号ＡＤｗと共に、携帯情報機
器の本体回路１００のＣＰＵ１０から表示制御回路６０
０に送られる。In the image display device according to the present embodiment, similarly to the first embodiment, (narrowly defined) image data and display control data representing an image to be displayed on the liquid crystal panel 500 are defined as broadly defined image data Dv. , Together with a write address signal ADw for storing the display control circuit 60 from the CPU 10 of the main body circuit 100 of the portable information device.
Sent to 0.

【００６１】表示制御回路６００では、ＣＰＵ１０から
の広義の画像データＤｖとアドレス信号ＡＤｗは入力制
御回路６０に入力される。入力制御回路６０は、アドレ
ス信号ＡＤｗに基づき、広義の画像データＤｖを、３種
類のカラー画像データＲ，Ｇ，Ｂと表示制御データＤｃ
とに振り分ける。そして、表示制御データＤｃをレジス
タ６２に書き込む。また、カラー画像データＲ，Ｇ，Ｂ
を表す信号を出力制御回路６６に入力すると共に、アド
レス信号ＡＤｗに基づくアドレス信号ＡＤをメモリ制御
回路６４に供給する。このカラー画像データＲ，Ｇ，Ｂ
は、出力制御回路６６を介して記憶回路７００における
表示メモリ７１に供給され、アドレス信号ＡＤも、メモ
リ制御回路６４を介して記憶回路７００における表示メ
モリ７１に供給される。これにより、３種類のカラー画
像データＲ，Ｇ，Ｂが表示メモリ７１に書き込まれる。In the display control circuit 600, the image data Dv in a broad sense and the address signal ADw from the CPU 10 are input to the input control circuit 60. The input control circuit 60 converts the image data Dv in a broad sense into three types of color image data R, G, B and display control data Dc based on the address signal ADw.
And sort it out. Then, the display control data Dc is written into the register 62. Also, color image data R, G, B
Is input to the output control circuit 66, and an address signal AD based on the address signal ADw is supplied to the memory control circuit 64. This color image data R, G, B
Is supplied to the display memory 71 in the storage circuit 700 via the output control circuit 66, and the address signal AD is also supplied to the display memory 71 in the storage circuit 700 via the memory control circuit 64. As a result, the three types of color image data R, G, and B are written to the display memory 71.

【００６２】ＴＧ６３は、レジスタ６２の保持する表示
制御データＤｃに含まれるタイミング情報に基づきクロ
ック信号ＣＫ、水平同期信号ＨＳＹおよび垂直同期信号
ＶＳＹを生成し、表示制御データＤｃに含まれる階調制
御情報に基づき階調制御信号ＧＳ１，ＧＳ２を生成する
（図３（ｂ）参照）。また、ＴＧ６３は、メモリ制御回
路６４をクロック信号ＣＫに同期させて動作させるため
のタイミング信号を生成する。The TG 63 generates a clock signal CK, a horizontal synchronizing signal HSY and a vertical synchronizing signal VSY based on the timing information included in the display control data Dc held by the register 62, and generates the gradation control information included in the display control data Dc. The tone control signals GS1 and GS2 are generated on the basis of (FIG. 3B). The TG 63 generates a timing signal for operating the memory control circuit 64 in synchronization with the clock signal CK.

【００６３】メモリ制御回路６４は、ＣＰＵ１０から入
力制御回路６０および出力制御回路６６を介して表示メ
モリ７１に画像データＲ，Ｇ，Ｂを書き込むためのアド
レス信号ＡＤを出力する。また、表示メモリ７１に格納
されている画像データＲ，Ｇ，Ｂのうち、液晶パネル５
００に表示すべき画像を表すデータを読み出すためのア
ドレス信号ＡＤ（信号線は書き込み用のアドレス信号と
同じものが使用される）と表示メモリ７１に対する制御
信号を生成する。そして、メモリ制御回路６４は、読み
出し用のアドレス信号ＡＤおよび制御信号を表示メモリ
７１に供給することにより、液晶パネル５００に表示す
べき画像の赤色成分、緑色成分、青色成分をそれぞれ表
すデータを表示メモリ７１から読み出す。表示メモリ７
１から読み出されたデータは、メモリ画像信号ｍＲ，ｍ
Ｇ，ｍＢとして記憶回路７００内の出力制御回路７５に
入力される。また、表示メモリ７１には表示制御回路７
００から階調制御信号ＧＳ１，ＧＳ２が供給され、これ
に基づき、表示メモリ７１における内部の格納領域のう
ち選択階調数で画像を表示するのに必要な画像データを
格納すべき領域以外の領域（無効領域）へのアクセスが
抑止される（詳細は後述）。The memory control circuit 64 outputs an address signal AD for writing image data R, G, B from the CPU 10 to the display memory 71 via the input control circuit 60 and the output control circuit 66. Also, of the image data R, G, and B stored in the display memory 71, the liquid crystal panel 5
At 00, an address signal AD for reading data representing an image to be displayed (the same signal line as the write address signal is used) and a control signal for the display memory 71 are generated. The memory control circuit 64 supplies the read address signal AD and the control signal to the display memory 71 to display data representing the red, green, and blue components of the image to be displayed on the liquid crystal panel 500, respectively. Read from the memory 71. Display memory 7
1 read from the memory image signals mR, m
G and mB are input to the output control circuit 75 in the storage circuit 700. The display memory 71 includes a display control circuit 7.
00, grayscale control signals GS1 and GS2 are supplied. Based on the grayscale control signals GS1 and GS2, an area other than an area where image data necessary to display an image at the selected number of grayscales in the internal storage area in the display memory 71 is stored Access to the (invalid area) is suppressed (details will be described later).

【００６４】信号線駆動回路３００向けの出力制御回路
６５は、第１の実施形態における出力制御回路２５と同
様の構成であって同様の効果が得られる。また、記憶回
路７００向けの出力制御回路６６や記憶回路７００にお
ける出力制御回路７５も、下記に述べるように、実質的
に第１の実施形態における出力制御回路２５と同様の構
成である。The output control circuit 65 for the signal line drive circuit 300 has the same configuration as the output control circuit 25 in the first embodiment, and the same effects can be obtained. The output control circuit 66 for the storage circuit 700 and the output control circuit 75 in the storage circuit 700 have substantially the same configuration as the output control circuit 25 in the first embodiment, as described below.

【００６５】すなわち、記憶回路７００向けの出力制御
回路６６は、第１の実施形態における出力制御回路２５
と同様、階調制御信号ＳＧ１，ＳＧ２に基づき、３種類
のカラー画像信号Ｒ，Ｇ，Ｂのそれぞれを構成する６ビ
ットのうちの選択階調数に対応するビット以外のビット
すなわち無効ビットの論理レベルを、Ｌレベル若しくＨ
レベルまたは高インピーダンス状態に固定する。具体的
には、無効ビットをＬレベルに固定する場合には図３
（ａ）に示す構成が、無効ビットをＨレベルに固定する
場合には図８（ａ）に示す構成が、無効ビットを高イン
ピーダンス状態に固定する場合には図８（ｂ）に示す構
成が、それぞれ採用される。ここで、無効ビットの論理
レベルをＬレベル、Ｈレベル、高インピーダンス状態の
いずれに固定するのが好ましいかは、既述のように、そ
れらの無効ビットの入力されるＩＣチップの入力形式に
依存する。したがって、図３（ａ）、図８（ａ）または
図８（ｂ）のいずれの構成を採用するかは、記憶回路７
００でのそれらの無効ビットに対する入力形式に応じて
決定される。このようにして決定される構成による出力
制御回路６６によれば、表示制御回路６００と記憶回路
７００との間でカラー画像信号Ｒ，Ｇ，Ｂを伝送する信
号線のうち無効ビットに対応する信号線上では、信号変
化がなく直流電流も流れない。したがって、本実施形態
に係る画像表示装置を含む携帯情報機器などの使用状況
に応じて階調数を変更することで、消費電力を低減でき
る。That is, the output control circuit 66 for the storage circuit 700 is the same as the output control circuit 25 in the first embodiment.
Similarly to the above, based on the gradation control signals SG1 and SG2, the logic of the bits other than the bit corresponding to the selected gradation number out of the 6 bits constituting each of the three types of color image signals R, G and B, that is, the logic of the invalid bit Level, L level young or H
Fix to level or high impedance state. Specifically, when the invalid bit is fixed at the L level, FIG.
In the configuration shown in FIG. 8A, when the invalid bit is fixed at the H level, the configuration shown in FIG. 8A is used. When the invalid bit is fixed in the high impedance state, the configuration shown in FIG. , Respectively adopted. Here, whether the logic level of the invalid bit is preferably fixed to the L level, the H level, or the high impedance state depends on the input format of the IC chip to which those invalid bits are input, as described above. I do. Therefore, whether the configuration of FIG. 3A, FIG. 8A or FIG.
Determined according to the input format for those invalid bits at 00. According to the output control circuit 66 having the configuration determined as described above, the signal corresponding to the invalid bit among the signal lines transmitting the color image signals R, G, and B between the display control circuit 600 and the storage circuit 700. On the line, there is no signal change and no DC current flows. Therefore, the power consumption can be reduced by changing the number of gradations according to the usage of the portable information device including the image display device according to the present embodiment.

【００６６】記憶回路７００における出力制御回路７５
も、第１の実施形態における出力制御回路２５と同様、
階調制御信号ＳＧ１，ＳＧ２に基づき、表示メモリ７１
から読み出される３種類の画像信号ｍＲ，ｍＧ，ｍＢの
それぞれを構成する６ビットのうちの無効ビットの論理
レベルを、Ｌレベル若しくＨレベルまたは高インピーダ
ンス状態に固定する。出力制御回路７５の構成として図
３（ａ）、図８（ａ）または図８（ｂ）のいずれの構成
を採用するかは、表示制御回路６００でのそれらの無効
ビットに対する入力形式に応じて決定される。このよう
にして決定される構成による出力制御回路７５によれ
ば、記憶回路７００と表示制御回路６００の間でメモリ
画像信号ＭＲ，ＭＧ，ＭＢを伝送する信号線のうち無効
ビットに対応する信号線上では、信号変化がなく直流電
流も流れない。したがって、このような出力制御回路７
５も、使用状況に応じて階調数を変更することで消費電
力が低減されるという効果に寄与する。Output control circuit 75 in storage circuit 700
Is also similar to the output control circuit 25 in the first embodiment.
Based on the gradation control signals SG1 and SG2, the display memory 71
Of the three types of image signals mR, mG, and mB read out from the memory are fixed to the L level, the H level, or the high impedance state. Whether the configuration of FIG. 3A, FIG. 8A or FIG. 8B is adopted as the configuration of the output control circuit 75 depends on the input format for those invalid bits in the display control circuit 600. It is determined. According to the output control circuit 75 having the configuration determined as described above, the signal line corresponding to the invalid bit among the signal lines transmitting the memory image signals MR, MG, MB between the storage circuit 700 and the display control circuit 600 is used. Then, there is no signal change and no DC current flows. Therefore, such an output control circuit 7
5 also contributes to the effect that power consumption is reduced by changing the number of gradations according to the use situation.

【００６７】なお、図１２に示した記憶回路７００の構
成では、表示メモリ７１に書き込むべき画像データＲ，
Ｇ，Ｂを入力するための経路と、表示メモリ７１から読
み出した画像データｍＲ，ｍＧ，ｍＢを出力するための
経路とが、分離して描かれているが、記憶回路７００が
入出力兼用の共通の端子を介して画像データＲ，Ｇ，Ｂ
を入力し画像データｍＲ，ｍＧ，ｍＢを出力するように
してもよい。ただし、この場合、表示制御回路６００の
出力制御回路６６と記憶回路７００の出力制御回路７５
とが接続されるので、無効ビットに対して固定される論
理レベルを両出力制御回路で同一にするか、または、少
なくとも一方の出力制御回路において無効ビットに対応
する端子を高インピーダンス状態に固定する必要があ
る。In the configuration of the storage circuit 700 shown in FIG. 12, the image data R,
A path for inputting G and B and a path for outputting image data mR, mG and mB read from the display memory 71 are illustrated separately, but the storage circuit 700 is used for both input and output. Image data R, G, B via common terminal
May be input to output image data mR, mG, and mB. However, in this case, the output control circuit 66 of the display control circuit 600 and the output control circuit 75 of the storage circuit 700
Are connected, so that the logic level fixed for the invalid bit is the same in both output control circuits, or the terminal corresponding to the invalid bit in at least one of the output control circuits is fixed in a high impedance state There is a need.

【００６８】＜２．２ 表示メモリ＞図１３は、本実施
形態における記憶回路７００内の表示メモリ７１の構成
を示すブロック図である。この表示メモリ７１には、Ｃ
ＰＵ１０から表示制御回路６００内の入力制御回路６０
および出力制御回路６６を介して送られてくる画像デー
タＲ，Ｇ，Ｂを示す信号（以下「入力画像信号」とい
う）が入力され、一方、表示メモリ７１から読み出され
る画像データを示す信号が画像信号ｍＲ，ｍＧ，ｍＢと
して出力されるが（画像信号ｍＲ，ｍＧ，ｍＢを記憶回
路７００の外部へ出力されるメモリ画像信号ＭＲ，Ｍ
Ｇ，ＭＢと区別するために「内部メモリ画像信号」と呼
ぶことにする）、これらの入力画像信号Ｒ，Ｇ，Ｂおよ
び内部メモリ画像信号ｍＲ，ｍＧ，ｍＢは、表示メモリ
７１の内部では、メモリ制御回路７４からの制御信号に
基づき共通化されているものとする。<2.2 Display Memory> FIG. 13 is a block diagram showing a configuration of the display memory 71 in the storage circuit 700 in the present embodiment. This display memory 71 has C
PU 10 to input control circuit 60 in display control circuit 600
And signals indicating image data R, G, and B (hereinafter, referred to as “input image signals”) transmitted via the output control circuit 66, while a signal indicating image data read from the display memory 71 is an image signal. The signals mR, mG, and mB are output (the image signals mR, mG, and mB are output to the outside of the storage circuit 700.
These input image signals R, G, and B and the internal memory image signals mR, mG, and mB are distinguished from each other by G and MB. It is assumed that they are shared based on a control signal from the memory control circuit 74.

【００６９】この表示メモリ７１では、本体回路１００
のＣＰＵ１０から送られてくる画像データＲ，Ｇ，Ｂを
格納すべき領域は、表示すべき画像の各画素を表す画素
データの各ビット（Ｒ５〜Ｒ０，Ｇ５〜Ｇ０，Ｂ５〜Ｂ
０）毎に１つのメモリブロックとして構成されている。
例えば、１画面を構成する全ての画素についての画素デ
ータの赤色画像成分、緑色画像成分、青色画像成分をそ
れぞれ構成する最上位ビットＲ５，Ｇ５，Ｂ５を格納す
べき領域は、Ｒ５Ｇ５Ｂ５データ格納ブロック７１５と
して、１個または複数個のＩＣチップによって実現され
ている。同様に、ビットＲ４，Ｇ４，Ｂ４を格納すべき
領域はＲ４Ｇ４Ｂ４データ格納ブロック７１４として、
ビットＲ３，Ｇ３，Ｂ３を格納すべき領域はＲ３Ｇ３Ｂ
３データ格納ブロック７１３として、ビットＲ２，Ｇ
２，Ｂ２を格納すべき領域はＲ２Ｇ２Ｂ２データ格納ブ
ロック７１２として、ビットＲ１，Ｇ１，Ｂ１を格納す
べき領域はＲ１Ｇ１Ｂ１データ格納ブロック７１１とし
て、ビットＲ０，Ｇ０，Ｂ０を格納すべき領域はＲ０Ｇ
０Ｂ０データ格納ブロック７１０として、それぞれ、１
個または複数個のＩＣチップによって実現されている。
各データ格納ブロック７１０〜７１５は、書き換え自在
のメモリであればよく、その具体的構成は限定されな
い。したがって、各データ格納ブロック７１０〜７１５
は、１個または複数個のＤＲＡＭチップで構成されてい
てもよいし、１個または複数個のＳＲＡＭチップで構成
されていてもよい。In the display memory 71, the main body circuit 100
The areas in which the image data R, G, and B sent from the CPU 10 are stored are the bits (R5 to R0, G5 to G0, B5 to B5) of the pixel data representing each pixel of the image to be displayed.
0) is configured as one memory block.
For example, the area in which the most significant bits R5, G5, and B5 constituting the red image component, the green image component, and the blue image component of the pixel data of all the pixels constituting one screen are stored is the R5G5B5 data storage block 715. Is realized by one or a plurality of IC chips. Similarly, an area in which the bits R4, G4, and B4 are to be stored is an R4G4B4 data storage block 714.
The area for storing the bits R3, G3, and B3 is R3G3B
Bits R2, G as three data storage block 713
2 and B2 are stored in the R2G2B2 data storage block 712, bits R1, G1 and B1 are stored in the R1G1B1 data storage block 711, and bits R0, G0 and B0 are stored in the R0G area.
As the 0B0 data storage block 710, 1
It is realized by one or a plurality of IC chips.
Each of the data storage blocks 710 to 715 may be a rewritable memory, and the specific configuration is not limited. Therefore, each data storage block 710-715
May be configured with one or a plurality of DRAM chips, or may be configured with one or a plurality of SRAM chips.

【００７０】上記の各データ格納ブロック７１０〜７１
５には、入力端子としてイネーブル端子ＥＮが設けられ
ており、各データ格納ブロック７１０〜７１５は、その
イネーブル端子ＥＮにＨレベルが与えられている間はア
クセス（書き込みおよび読み出し）が可能であるが、そ
のイネーブル端子ＥＮにＬレベルが与えられと待機状態
となってアクセス不能となる。この待機状態において
は、非待機状態に比べて各データ格納ブロック７１０〜
７１５での消費電力が格段に低減される。このイネーブ
ル端子は、例えば、各データ格納ブロック７１０〜７１
５を構成するＲＡＭチップのチップセレクト信号または
チップイネーブル信号の入力端子とすればよい。Each of the above data storage blocks 710 to 71
5 is provided with an enable terminal EN as an input terminal, and each of the data storage blocks 710 to 715 can access (write and read) while the H level is given to the enable terminal EN. When the L level is applied to the enable terminal EN, the terminal enters a standby state and becomes inaccessible. In the standby state, each data storage block 710 to 710 is compared with the non-standby state.
The power consumption at 715 is significantly reduced. This enable terminal is connected to, for example, each data storage block 710-71.
5 may be used as an input terminal of a chip select signal or a chip enable signal of the RAM chip constituting the RAM chip 5.

【００７１】表示メモリ７１では、Ｒ５Ｇ５Ｂ５データ
格納ブロック７１５のイネーブル端子ＥＮには常にＨレ
ベルが与えられ、それ以外の各データ格納ブロック７１
０〜７１４のイネーブル端子には、階調制御信号ＧＳ１
とＧＳ２の論理積の信号ＧＳａ、ＧＳ１とＧＳ２の論理
和の信号ＧＳｂ、および第１階調制御ビットの信号ＧＳ
１のいずれかが供給される。すなわち、Ｒ４Ｇ４Ｂ４デ
ータ格納ブロック７１４とＲ３Ｇ３Ｂ３データ格納ブロ
ック７１３のイネーブル端子ＥＮには論理和の信号ＧＳ
ｂが与えられ、Ｒ２Ｇ２Ｂ２データ格納ブロック７１２
のイネーブル端子ＥＮには第１階調制御ビットの信号Ｇ
Ｓ１が与えられ、Ｒ１Ｇ１Ｂ１データ格納ブロック７１
１とＲ０Ｇ０Ｂ０データ格納ブロック７１０のイネーブ
ル端子ＥＮには論理積の信号ＧＳａが与えられる。In the display memory 71, an H level is always applied to the enable terminal EN of the R5G5B5 data storage block 715, and the other data storage blocks 71
The grayscale control signal GS1 is provided to enable terminals 0 to 714.
Signal GSb of the logical product of GS1 and GS2, signal GSb of the logical sum of GS1 and GS2, and signal GS of the first gradation control bit
1 is supplied. That is, the logical sum signal GS is applied to the enable terminal EN of the R4G4B4 data storage block 714 and the R3G3B3 data storage block 713.
b, the R2G2B2 data storage block 712
Of the first gradation control bit signal G
S1 is given and the R1G1B1 data storage block 71
1 and the enable signal EN of the R0G0B0 data storage block 710 are supplied with a logical product signal GSa.

【００７２】上記のように構成された表示メモリ７１に
よれば、それに含まれる６個のデータ格納ブロック７１
０〜７１５のうち無効ビット（液晶パネル５００に表示
すべき画像の表現に使用されないビット）を格納するデ
ータ格納ブロックは、そのイネーブル端子ＥＮにＬレベ
ルが与えられる。これにより、無効ビットを格納するデ
ータ格納ブロックはアクセスを抑止されて待機状態とな
るので、そのブロックでの消費電力が格段に低減され
る。したがって、このような表示メモリ７１の構成も、
使用状況に応じて選択階調数を変更することで消費電力
が低減される、という効果に寄与する。According to the display memory 71 configured as described above, the six data storage blocks 71
A data storage block that stores invalid bits (bits not used to represent an image to be displayed on the liquid crystal panel 500) among 0 to 715 is given an L level at its enable terminal EN. As a result, the data storage block storing the invalid bit is prevented from being accessed and enters a standby state, so that the power consumption of the block is significantly reduced. Therefore, such a configuration of the display memory 71 is also
By changing the number of selected gradations according to the use situation, it contributes to the effect that power consumption is reduced.

【００７３】また図示はしないが、前記データ格納ブロ
ックには、クロックや電源も入力されている。これら、
クロックや電源についても必要なデータ格納ブロックに
のみ供給すれば、不要なデータ格納ブロックを完全に停
止させて、必要なデータ格納ブロックのみを動作させる
ことができるので、より一層の消費電力低減効果に寄与
する。具体的には、階調制御信号ＧＳ１，ＧＳ２により
作成される信号Ｇｓａ，Ｇｓｂを用いてクロック、電源
をスイッチ等すればよい。Although not shown, a clock and a power supply are also input to the data storage block. these,
If clocks and power are also supplied only to necessary data storage blocks, unnecessary data storage blocks can be completely stopped and only necessary data storage blocks can be operated, further reducing power consumption. Contribute. Specifically, a clock, a power supply, and the like may be switched using signals Gsa and Gsb generated by the gradation control signals GS1 and GS2.

【００７４】＜３．変形例など＞上記各実施形態では、
液晶パネルを表示部として使用する液晶表示装置を例に
挙げているが、本発明は、これに限定されるものではな
く、ＰＤＰ（Ｐｌａｓｍａ Ｄｉｓｐｌａｙ Ｐａｎｅ
ｌ）や、ＥＬ（Ｅｌｅｃｔｒｏｌｕｍｉｎｅｓｃｅｎｃ
ｅ）パネル、ＦＥＤ（Ｆｉｅｌｄ Ｅｍｉｓｓｉｏｎ
Ｄｉｓｐｌａｙ）パネルなどの他の表示デバイスを表示
部として使用するような画像表示装置にも適用可能であ
り、同様の効果が得られる。<3. Modifications> In each of the above embodiments,
Although a liquid crystal display device using a liquid crystal panel as a display unit is described as an example, the present invention is not limited to this, and a PDP (Plasma Display Panel) is used.
l), EL (Electroluminescenc)
e) Panel, FED (Field Emission)
The present invention can be applied to an image display device using another display device such as a display panel as a display unit, and the same effect can be obtained.

【００７５】また、上記各実施形態では、カラー画像を
表示する画像表示装置を例に挙げているが、本発明は、
白黒画像を表示する画像表示装置にも適用可能であるこ
とは明らかである。Further, in each of the above embodiments, an image display device for displaying a color image is taken as an example.
Obviously, the present invention can be applied to an image display device that displays a monochrome image.

【００７６】なお、上記各実施形態において、選択階調
数に応じて無効ビットに対応する画像伝送用信号線が出
力制御回路によってＬレベルまたはＨレベルに保持され
ると、消費電力のみならず不要輻射も低減される。した
がって、上記各実施形態は、電磁障害防止の点でも有効
である。In each of the above embodiments, when the image transmission signal line corresponding to the invalid bit is held at the L level or the H level by the output control circuit in accordance with the number of selected gradations, not only power consumption but also unnecessary power consumption becomes unnecessary. Radiation is also reduced. Therefore, each of the above embodiments is also effective in preventing electromagnetic interference.

【００７７】[0077]

【発明の効果】以上説明したように、本発明に従えば、
表示制御回路の画像出力端子のうち、選択階調数で表示
部に画像を表示させるのに必要な画像データを駆動回路
に供給するために使用される出力端子以外の端子（無効
出力端子）は、固定レベルまたは高インピーダンス状態
に保持される。このため、使用状況に応じて選択階調数
を変更することで、駆動回路へのデジタル画像信号の伝
送における消費電力が低減されるという効果を奏する。As described above, according to the present invention,
Of the image output terminals of the display control circuit, terminals (invalid output terminals) other than output terminals used for supplying image data necessary for displaying an image on the display unit at the selected number of gradations to the drive circuit are , Are held in a fixed level or high impedance state. For this reason, by changing the number of selected gradations in accordance with the use situation, there is an effect that power consumption in transmitting a digital image signal to the drive circuit is reduced.

【００７８】本発明に従えば、表示制御回路の無効出力
端子が接続される駆動回路の画像入力端子の入力形式に
応じて、無効出力端子がハイレベル、ローレベル、高イ
ンピーダンス状態のうちのいずれかに保持され、無効出
力端子に接続される信号線に直流電流が流れるのが防止
される。このため、使用状況に応じて階調数を変更する
ことで、駆動回路へのデジタル画像信号の伝送における
消費電力がより確実に低減されるという効果を奏する。According to the present invention, any one of the high level, the low level, and the high impedance state is set for the invalid output terminal according to the input form of the image input terminal of the drive circuit to which the invalid output terminal of the display control circuit is connected. The DC current is prevented from flowing through the signal line connected to the invalid output terminal. For this reason, by changing the number of gradations according to the use situation, there is an effect that the power consumption in transmitting the digital image signal to the drive circuit is more reliably reduced.

【００７９】また、表示制御回路の書込用出力端子のう
ち、選択階調数で表示部に画像を表示させるのに必要な
画像データを外部記憶回路に格納するために使用される
出力端子以外の端子（書込用無効出力端子）は、固定レ
ベルまたは高インピーダンス状態に保持される。このた
め、使用状況に応じて選択階調数を変更することで、表
示制御回路から外部記憶装置への画像データの伝送にお
ける消費電力が低減されるという効果を奏する。Further, among the write output terminals of the display control circuit, those other than the output terminals used to store image data necessary for displaying an image on the display unit at the selected number of gradations in the external storage circuit. (Invalid output terminal for writing) is held at a fixed level or a high impedance state. For this reason, by changing the number of selected gradations according to the use situation, there is an effect that power consumption in transmitting image data from the display control circuit to the external storage device is reduced.

【００８０】また、外部記憶回路のデータ出力端子のう
ち、選択階調数で表示部に画像を表示させるのに必要な
画像データを外部記憶回路から出力するために使用され
るデータ出力端子以外の端子は、固定レベルまたは高イ
ンピーダンス状態に保持される。このため、使用状況に
応じて選択階調数を変更することで、外部記憶回路から
表示制御回路への画像データの伝送における消費電力が
低減されるという効果を奏する。Further, among the data output terminals of the external storage circuit, those other than the data output terminals used for outputting image data necessary for displaying an image on the display unit at the selected number of gradations from the external storage circuit. The terminal is held at a fixed level or a high impedance state. For this reason, by changing the number of selected gradations in accordance with the use situation, there is an effect that power consumption in transmitting image data from the external storage circuit to the display control circuit is reduced.

【００８１】また、外部記憶回路におけるデータ格納領
域のうち選択階調数で表示部に画像を表示させるのに必
要な画像データを格納すべき領域以外の領域（無効領
域）にデータを書き込んだり、そのような無効領域から
データを読み出したりすることが、外部記憶回路内で抑
止される。このため、使用状況に応じて選択階調数を変
更することで、外部記憶回路における消費電力が低減さ
れるという効果を奏する。Also, data is written to an area (invalid area) other than an area where image data necessary for displaying an image on the display unit at the selected number of gradations in the data storage area in the external storage circuit, Reading data from such an invalid area is suppressed in the external storage circuit. For this reason, by changing the number of selected gradations according to the use situation, there is an effect that power consumption in the external storage circuit is reduced.

【００８２】本発明に従えば、表示制御回路の無効出力
端子は固定レベルまたは高インピーダンス状態に保持さ
れるので、使用状況に応じて選択階調数を変更すること
で、駆動回路に供給されるデジタル画像信号の伝送にお
ける消費電力が低減されるという効果を奏する。According to the present invention, since the invalid output terminal of the display control circuit is held at a fixed level or a high impedance state, it is supplied to the drive circuit by changing the number of selected gradations according to the use situation. This has the effect of reducing power consumption in transmitting digital image signals.

【００８３】また、内部記憶回路におけるデータ格納領
域のうち、選択階調数で表示部に画像を表示させるのに
必要な画像データを格納すべき領域以外の領域（無効領
域）にデータを書き込んだり、そのような無効領域から
データを読み出したりすることが抑止される。このた
め、使用状況に応じて選択階調数を変更することで、内
部記憶回路における消費電力すなわち画像データの書き
込みおよび読み出しにおける消費電力が低減されるとい
う効果を奏する。Further, in the data storage area in the internal storage circuit, data is written to an area (invalid area) other than an area where image data necessary for displaying an image on the display unit at the selected number of gradations is to be stored. In addition, reading data from such an invalid area is suppressed. For this reason, by changing the number of selected gradations according to the use situation, there is an effect that power consumption in the internal storage circuit, that is, power consumption in writing and reading of image data is reduced.

【００８４】本願に係る上記以外の効果については、前
述した発明の実施形態の説明より明らかになるので、こ
こでは説明を省略する。The effects of the present invention other than those described above will be apparent from the description of the above-described embodiment of the present invention, and a description thereof will not be repeated.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明の第１の実施形態に係る画像表示装置の
構成を示すブロック図。FIG. 1 is a block diagram showing a configuration of an image display device according to a first embodiment of the present invention.

【図２】第１の実施形態における表示制御回路の構成を
示すブロック図。FIG. 2 is a block diagram illustrating a configuration of a display control circuit according to the first embodiment.

【図３】第１の実施形態における表示制御回路の出力制
御回路を示す回路図。FIG. 3 is a circuit diagram showing an output control circuit of the display control circuit according to the first embodiment.

【図４】第１の実施形態において６ビットモードの階調
で画像が表示される場合の信号波形図。FIG. 4 is a signal waveform diagram in the case where an image is displayed in 6-bit mode gradation in the first embodiment.

【図５】第１の実施形態において３ビットモードの階調
で画像が表示される場合の信号波形図。FIG. 5 is a signal waveform chart in the case where an image is displayed in a 3-bit mode in the first embodiment.

【図６】第１の実施形態において１ビットモードの階調
で画表が示される場合の信号波形図。FIG. 6 is a signal waveform diagram in the case where an image table is displayed in 1-bit mode gradation in the first embodiment.

【図７】第１の実施形態における信号線駆動回路の入力
部の構成を説明するための回路図。FIG. 7 is a circuit diagram illustrating a configuration of an input unit of the signal line driving circuit according to the first embodiment.

【図８】第１の実施形態における信号線駆動回路の出力
制御回路の他の構成例を示す回路図。FIG. 8 is a circuit diagram showing another configuration example of the output control circuit of the signal line driving circuit according to the first embodiment.

【図９】第１の実施形態における信号線駆動回路の出力
制御回路において他の構成を採用した場合の信号波形
図。FIG. 9 is a signal waveform diagram in a case where another configuration is employed in the output control circuit of the signal line driving circuit according to the first embodiment.

【図１０】第１の実施形態における信号線駆動回路の出
力制御回路において他の構成を採用した場合の信号波形
図。FIG. 10 is a signal waveform diagram when another configuration is employed in the output control circuit of the signal line driving circuit according to the first embodiment.

【図１１】第１の実施形態における表示制御回路内の表
示メモリの構成を示すブロック図。FIG. 11 is a block diagram illustrating a configuration of a display memory in the display control circuit according to the first embodiment.

【図１２】本発明の第２の実施形態に係る画像表示装置
の要部の構成を示すブロック図。FIG. 12 is a block diagram showing a configuration of a main part of an image display device according to a second embodiment of the present invention.

【図１３】第２の実施形態における記憶回路内の表示メ
モリの構成を示すブロック図。FIG. 13 is a block diagram illustrating a configuration of a display memory in a storage circuit according to the second embodiment.

【符号の説明】[Explanation of symbols]

２１ …表示メモリ ２３ …タイミング生成回路（ＴＧ） ２５ …出力制御回路 ６３ …タイミング生成回路 ６５ …出力制御回路（信号線駆動回路向け） ６６ …出力制御回路（記憶回路向け） ７０ …出力制御回路（表示制御回路向け） ７１ …表示メモリ ２００ …表示制御回路 ３００，３００１，３００２ …信号線駆動回路 ４００ …走査線駆動回路 ５００ …液晶パネル ６００ …表示制御回路 ７００ …記憶回路 ７１０〜７１５ …データ格納ブロック Ｔｃ１〜Ｔｃ１８ …（表示制御回路の）出力端子 Ｔｄ１〜Ｔｄ１８ …（信号線駆動回路の）入力端子 ＯＲ，ＯＧ，ＯＢ …デジタル画像信号 ＭＲ，ＭＧ，ＭＢ …メモリ画像信号 ＧＳ１，ＧＳ２ …階調制御信号 ＥＮ …イネーブル端子 Reference Signs List 21 display memory 23 timing generation circuit (TG) 25 output control circuit 63 timing generation circuit 65 output control circuit (for signal line drive circuit) 66 output control circuit (for storage circuit) 70 output control circuit ( 71 ... display memory 200 ... display control circuit 300, 3001, 3002 ... signal line drive circuit 400 ... scanning line drive circuit 500 ... liquid crystal panel 600 ... display control circuit 700 ... storage circuit 710-715 ... data storage block Tc1 to Tc18 ... output terminals (of the display control circuit) Td1 to Td18 ... input terminals (of the signal line driving circuit) OR, OG, OB ... digital image signals MR, MG, MB ... memory image signals GS1, GS2 ... gradation control Signal EN: Enable terminal

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｇ０９Ｇ 3/20 ６４１ Ｇ０９Ｇ 3/20 ６４１Ｐ ６５０ ６５０Ｍ (72)発明者 柳 俊洋 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内 Ｆターム(参考） 2H093 NA16 NA51 ND39 ND60 NE10 5C006 AA22 AC21 AF46 AF51 AF53 AF69 AF85 BB11 BC16 FA47 5C080 AA10 BB05 CC03 DD26 EE29 EE30 FF09 JJ02 JJ03 JJ04 KK07 KK47 ──────────────────────────────────────────────────続 き Continued on the front page (51) Int.Cl. ⁷ Identification symbol FI Theme coat ゛ (Reference) G09G 3/20 641 G09G 3/20 641P 650 650M (72) Inventor Toshihiro Yanagi 22 Nagaikecho, Abeno-ku, Osaka-shi, Osaka No. 22 F-term in Sharp Corporation (reference) 2H093 NA16 NA51 ND39 ND60 NE10 5C006 AA22 AC21 AF46 AF51 AF53 AF69 AF85 BB11 BC16 FA47 5C080 AA10 BB05 CC03 DD26 EE29 EE30 FF09 JJ02 JJ03 JJ04 KK07 KK47

Claims (9)

【特許請求の範囲】[Claims] 【請求項１】 画像データと予め決められた最大階調数
以下の範囲で階調数を選択するための階調制御情報とを
受け取り、当該階調制御情報によって選択される階調数
である選択階調数で、当該画像データの表す画像を画像
表示部に表示させる階調数可変の画像表示装置であっ
て、 前記最大階調数に対応するビット数分の画像出力端子を
有し、当該画像出力端子のうち前記選択階調数に対応す
る端子である有効出力端子から、前記画像データのうち
前記選択階調数に対応する画像データをデジタル画像信
号として出力する表示制御回路と、 前記画像出力端子のそれぞれに接続される端子からなる
前記ビット数分の画像入力端子を有し、当該画像入力端
子のうち前記有効出力端子に接続される端子である有効
入力端子にて前記デジタル画像信号を受け取り、前記デ
ジタル画像信号に基づき前記画像を表示するための駆動
信号を前記画像表示部に出力する駆動回路とを備え、 前記表示制御回路は、前記階調制御情報に基づき、前記
有効出力端子以外の前記画像出力端子である無効出力端
子を固定レベルまたは高インピーダンス状態に保持する
出力制御回路を含むことを特徴とする画像表示装置。An image processing apparatus receives image data and gradation control information for selecting a gradation number within a range equal to or less than a predetermined maximum gradation number, and is a gradation number selected by the gradation control information. An image display device with a variable number of gradations for displaying an image represented by the image data on an image display unit at a selected number of gradations, comprising an image output terminal for the number of bits corresponding to the maximum number of gradations, A display control circuit that outputs, as a digital image signal, image data corresponding to the selected number of gradations among the image data from an effective output terminal that is a terminal corresponding to the selected number of gradations among the image output terminals; The digital image signal has an image input terminal corresponding to the number of bits, which is a terminal connected to each of the image output terminals, and an effective input terminal which is a terminal connected to the effective output terminal among the image input terminals. A drive circuit for receiving and outputting a drive signal for displaying the image based on the digital image signal to the image display unit, wherein the display control circuit is based on the grayscale control information and is other than the effective output terminal. An image display device comprising an output control circuit for holding an invalid output terminal, which is the image output terminal, at a fixed level or a high impedance state. 【請求項２】 前記出力制御回路は、 前記画像入力端子のいずれかにプルアップ抵抗が接続さ
れている場合には、当該プルアップ抵抗の接続された前
記画像入力端子に接続される前記無効出力端子をハイレ
ベルまたは高インピーダンス状態に保持し、 前記画像入力端子のいずれかにプルダウン抵抗が接続さ
れている場合には、当該プルダウン抵抗の接続された前
記画像入力端子に接続される前記無効出力端子をローレ
ベルまたは高インピーダンス状態に保持することを特徴
とする、請求項１に記載の画像表示装置。2. An output control circuit comprising: when a pull-up resistor is connected to one of the image input terminals, the invalid output connected to the image input terminal to which the pull-up resistor is connected. Holding the terminal at a high level or a high impedance state, and when a pull-down resistor is connected to any of the image input terminals, the invalid output terminal connected to the image input terminal to which the pull-down resistor is connected The image display device according to claim 1, wherein the image display device is maintained at a low level or a high impedance state. 【請求項３】 前記最大階調数に対応するビット数分の
データ入力端子および当該ビット数分のデータ出力端子
を別個に又は入出力兼用で有し、前記画像データを一時
的に格納する外部記憶回路を更に備え、 前記表示制御回路は、 前記データ入力端子のそれぞれに接続される端子からな
る前記ビット数分の書込用出力端子と前記データ出力端
子のそれぞれに接続される端子からなる前記ビット数分
の読出用入力端子とを、別個に又は入出力兼用で有し、 前記書込用出力端子のうち前記選択階調数に対応する端
子である書込用有効出力端子を介して前記画像データの
うち前記選択階調数に対応する画像データを前記外部記
憶回路に書き込むと共に、前記外部記憶回路に格納され
ている前記画像データを読み出すメモリ制御回路と、 前記階調制御情報に基づき、前記書込用有効出力端子以
外の前記書込用出力端子である書込用無効出力端子を固
定レベルまたは高インピーダンス状態に保持する書込用
出力制御回路とを更に含むことを特徴とする、請求項１
に記載の画像表示装置。3. An external device that has a data input terminal for the number of bits corresponding to the maximum number of gradations and a data output terminal for the number of bits separately or for both input and output, and temporarily stores the image data. The display control circuit further includes a storage circuit, and the display control circuit includes a terminal connected to each of the data output terminals and a write output terminal for the number of bits and a terminal connected to each of the data output terminals. A plurality of read input terminals for the number of bits, separately or as an input / output terminal, and the write output terminal through a write effective output terminal which is a terminal corresponding to the selected number of gradations. A memory control circuit that writes image data corresponding to the selected number of gradations of the image data to the external storage circuit and reads the image data stored in the external storage circuit; A writing output control circuit for holding a writing invalid output terminal other than the writing valid output terminal, which is the writing output terminal, at a fixed level or a high impedance state based on the information. Claim 1
An image display device according to claim 1. 【請求項４】 前記最大階調数に対応するビット数分の
データ入力端子および当該ビット数分のデータ出力端子
を別個に又は入出力兼用で有し、前記画像データを一時
的に格納する外部記憶回路を更に備え、 前記表示制御回路は、 前記データ入力端子のそれぞれに接続される端子からな
る前記ビット数分の書込用出力端子と前記データ出力端
子のそれぞれに接続される端子からなる前記ビット数分
の読出用入力端子とを、別個に又は入出力兼用で有し、 前記画像データを前記外部記憶回路に書き込むと共に、
前記データ出力端子のうち前記選択階調数に対応する端
子であるデータ有効出力端子を介して、前記外部記憶回
路に格納された前記画像データのうち前記選択階調数に
対応する画像データを読み出すメモリ制御回路を更に含
み、 前記外部記憶回路は、前記階調制御情報に基づき、前記
データ有効出力端子以外の前記データ出力端子を固定レ
ベルまたは高インピーダンス状態に保持するデータ出力
制御回路を更に含むことを特徴とする、請求項１に記載
の画像表示装置。4. An external device that has a data input terminal for the number of bits corresponding to the maximum number of gradations and a data output terminal for the number of bits separately or for both input and output, and temporarily stores the image data. The display control circuit further includes a storage circuit, and the display control circuit includes a terminal connected to each of the data output terminals and a write output terminal for the number of bits and a terminal connected to each of the data output terminals. Having read input terminals for the number of bits separately or for both input and output, and writing the image data to the external storage circuit;
The image data corresponding to the selected number of gradations is read out of the image data stored in the external storage circuit via a data valid output terminal that is a terminal corresponding to the selected number of gradations among the data output terminals. A memory control circuit, wherein the external storage circuit further includes a data output control circuit that holds the data output terminals other than the data valid output terminals at a fixed level or a high impedance state based on the gradation control information. The image display device according to claim 1, wherein: 【請求項５】 前記画像データを一時的に格納するため
の外部記憶回路を更に備え、 前記表示制御回路は、前記画像データを前記外部記憶回
路に書き込むと共に、前記外部記憶回路に格納されてい
る前記画像データを読み出すメモリ制御回路を更に含
み、 前記外部記憶回路は、前記階調制御情報に基づき、前記
外部記憶回路におけるデータ格納領域のうち前記選択階
調数に対応する前記画像データを格納すべき領域以外の
領域へのアクセスを抑止するアクセス制限回路を含むこ
とを特徴とする、請求項１に記載の画像表示装置。5. An external storage circuit for temporarily storing the image data, wherein the display control circuit writes the image data to the external storage circuit and stores the image data in the external storage circuit. A memory control circuit that reads the image data, wherein the external storage circuit stores the image data corresponding to the selected number of gradations in a data storage area in the external storage circuit based on the gradation control information. 2. The image display device according to claim 1, further comprising an access restriction circuit that suppresses access to an area other than a power area. 【請求項６】 画像データと予め決められた最大階調数
以下の範囲で階調数を選択するための階調制御情報とを
受け取り、当該画像データの表す画像を当該階調制御情
報によって選択される階調数である選択階調数で表示部
に表示させるためのデジタル画像信号を当該表示部の駆
動回路に供給する表示制御回路であって、 前記最大階調数に対応するビット数分の端子であって前
記デジタル信号を前記駆動回路に供給するための画像出
力端子と、 前記階調制御情報に基づき、前記画像出力端子のうち前
記デジタル画像信号を前記駆動回路に供給するために使
用される端子以外の端子である無効出力端子を固定レベ
ルまたは高インピーダンス状態に保持する出力制御回路
とを備えることを特徴とする表示制御回路。6. Receiving image data and gradation control information for selecting a gradation number within a range not more than a predetermined maximum gradation number, and selecting an image represented by the image data based on the gradation control information. A display control circuit for supplying a digital image signal to be displayed on the display unit with the selected number of gradations, which is the number of gradations, to a drive circuit of the display unit, the number of bits corresponding to the maximum number of gradations An image output terminal for supplying the digital signal to the drive circuit; and a terminal for supplying the digital image signal among the image output terminals to the drive circuit based on the gradation control information. A display control circuit for holding an invalid output terminal, which is a terminal other than the output terminal, at a fixed level or a high impedance state. 【請求項７】 前記画像データを一時的に格納するため
の内部記憶回路と、 前記画像データを前記内部記憶回路に書き込むと共に、
前記内部記憶回路に格納されている前記画像データを読
み出すメモリ制御回路とを更に備え、 前記内部記憶回路は、前記階調制御情報に基づき、前記
内部記憶回路におけるデータ格納領域のうち前記選択階
調数に対応する前記画像データを格納すべき領域以外の
領域へのアクセスを抑止するアクセス制限回路を有する
ことを特徴とする、請求項６に記載の表示制御回路。7. An internal storage circuit for temporarily storing the image data, and writing the image data to the internal storage circuit.
A memory control circuit that reads the image data stored in the internal storage circuit, wherein the internal storage circuit is configured to select the selected grayscale among data storage areas in the internal storage circuit based on the grayscale control information. 7. The display control circuit according to claim 6, further comprising an access restriction circuit that suppresses access to an area other than an area corresponding to a number of image data to be stored. 【請求項８】 前記メモリ制御回路は、前記データ格納
領域のうち前記画像データを書き込むべき領域および読
み出すべき領域を指定するためのアドレス信号を生成
し、 前記内部記憶回路は、 前記最大階調数に対応するビット数に応じた数の部分デ
ータ格納領域であって独立に選択可能な複数の部分デー
タ格納領域と、 前記アドレス信号に基づき選択信号を生成し、当該選択
信号を前記複数の部分データ格納領域のそれぞれに供給
する選択信号生成回路とを含み、 前記アクセス制限回路は、前記階調制御情報に基づき、
前記複数の部分データ格納領域のうち前記選択階調数に
対応する前記画像データを格納すべき部分データ格納領
域以外の領域に供給される選択信号を全て非アクティブ
にする選択制限回路を有することを特徴とする、請求項
７に記載の表示制御回路8. The memory control circuit generates an address signal for designating an area where the image data is to be written and an area where the image data is to be read out of the data storage area. A plurality of independently selectable partial data storage areas corresponding to the number of bits corresponding to the number of partial data storage areas, and generating a selection signal based on the address signal, and converting the selection signal to the plurality of partial data A selection signal generation circuit that supplies each of the storage areas, wherein the access restriction circuit, based on the gradation control information,
Having a selection limiting circuit for inactivating all selection signals supplied to regions other than the partial data storage region in which the image data corresponding to the selected number of gradations is to be stored, among the plurality of partial data storage regions. 8. The display control circuit according to claim 7, wherein 【請求項９】 前記最大階調数に対応するビット数分の
データ入力端子および当該ビット数分のデータ出力端子
を別個に又は入出力兼用で有する外部記憶回路に前記画
像データを書き込むと共に、当該外部記憶回路に格納さ
れた前記画像データを読み出すためのメモリ制御回路を
更に含み、 前記データ入力端子のそれぞれに接続される端子からな
る前記ビット数分の書込用出力端子と前記データ出力端
子のそれぞれに接続される端子からなる前記ビット数分
の読出用入力端子とを、別個に又は入出力兼用で有し、 前記階調制御情報に基づき、前記書込用出力端子のうち
前記選択階調数に対応する端子以外の端子を固定レベル
または高インピーダンス状態に保持する書込用出力制御
回路を更に含むことを特徴とする、請求項６に記載の表
示制御回路。9. The image data is written into an external storage circuit having a data input terminal for the number of bits corresponding to the maximum number of gradations and a data output terminal for the number of bits separately or as an input / output. A memory control circuit for reading out the image data stored in the external storage circuit, wherein the number of the write output terminals and the data output terminals corresponding to the number of bits, the terminals being connected to each of the data input terminals; A plurality of read input terminals corresponding to the number of bits, each of which is connected to a corresponding one of the output terminals for writing, based on the grayscale control information; 7. The display control according to claim 6, further comprising a write output control circuit for holding a terminal other than the terminal corresponding to the number at a fixed level or a high impedance state. Road.