JP2002258802A - 画像表示装置および表示制御回路 - Google Patents

Abstract

(57)【要約】 【課題】 画像表示装置において、表示制御回路から信
号線駆動回路へ供給される画像信号の伝送等における消
費電力を、使用状況に応じて階調数を変更することで低
減可能とする。 【解決手段】 表示メモリ２１から読み出される画像デ
ータを表す各メモリ画像信号ＭＲ，ＭＧ，ＭＢを構成す
る６ビットのうち、最大階調数以下の範囲で選択された
階調数で画像を表示するのに使用されるビット以外のビ
ット（無効ビット）を、選択階調数を指定する階調制御
信号ＧＳ１，ＧＳ２に基づいてマスクする。これによ
り、信号線駆動回路へ伝送されるデジタル画像信号Ｏ
Ｒ，ＯＧ，ＯＢを出力する表示制御回路の端子のうち、
無効ビットに対応する出力端子をＬレベルに固定する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、階調数可変の画像
表示装置及びそのための表示制御回路に関するものであ
り、例えば、表示部に液晶パネルを使用した階調数可変
の画像表示装置及びそのための液晶コントローラに関す
る。

【０００２】

【従来の技術】携帯電話や、ＰＤＡ（Ｐｅｒｓｏｎａｌ
Ｄｉｇｉｔａｌ Ａｓｓｉｓｔａｎｔ）、ノート型コ
ンピュータ等の携帯用情報機器では、処理性能の向上と
利用の高度化などによって、より表示色の多い高品位の
表示能力が要求されるようになってきている。このた
め、これらの携帯用情報機器で使用される表示装置にお
いても、高品位の表示能力への要求に対応すべく、従来
のパッシブマトリクス型液晶表示装置の代わりにＴＦＴ
(Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｉｔｏｒ)方式に
よるアクティブマトリクス型液晶表示装置が使用されは
じめている。一方、このような携帯情報機器では搭載バ
ッテリーの持続時間の長期化の観点から、消費電力の低
減化が強く求められている。したがって、今後、携帯情
報機器で使用される液晶表示装置などの画像表示装置に
おいては、高表示品位と低消費電力との両立が求めら
れ、その結果、使用状況に応じて表示品位を変更すると
いう構成が必要となる。例えば、携帯情報機器における
表示内容から多くの情報を正確に得たい状況や室内での
使用時など商用電源の利用が容易な状況では、消費電力
低減よりも表示品位を優先させて階調数を多くし、屋外
や出張先などで長時間使用するような状況では、表示品
位よりも消費電力低減を優先させて階調数を少なくする
というように、消費電力の低減化と連動した階調数可変
の構成が必要となる。

【０００３】これに対し、特開平９−２４４５７２号公
報では、Ｒ、Ｇ、Ｂの各色データを主機側から表示装置
へ伝送する場合に、主機側において、Ｒ，Ｇ，Ｂの各色
データの値が等しい白黒の階調データを送信する場合に
は、例えばＲの色データのみを送信し、他のＧ、Ｂの色
データは送信せず、Ｇ，Ｂの色データに対応する信号ラ
インを高インピーダンスにする、という構成が開示され
ている。

【０００４】

【発明が解決しようとする課題】上記従来の構成によれ
ば、携帯情報機器に例えば文字情報のみを表示させる状
況では白黒の階調表示とし、カラー画像を表示させる状
況ではカラーの階調表示とするように、表示態様を使用
状況に応じて切り換えることで、表示装置における消費
電力を低減することができる。しかし、この構成では、
カラー画像から白黒画像へと切り換えることなく携帯情
報機器の使用状況に応じて階調数を変更したい場合に
は、消費電力を低減することはできない。

【０００５】これに対し、本願出願人が平成１２年８月
１２日に出願した特願２０００−２４２１２３号には、
画像信号の階調に応じた信号線駆動信号を出力する信号
線駆動回路のバッファの電源を遮断する第１スイッチ、
分圧回路への電源を遮断する第２スイッチ、基準電源を
直接選択する直結基準電圧、又はデコードテーブルを変
更できるデコード回路の少なくとも一を有し、前記スイ
ッチ及びデコード回路を制御することにより省電力の程
度を任意に選択するようにした画像表示装置が開示され
ている。このような画像表示装置によれば、画像信号の
階調数に応じて第１若しくは第２スイッチ、またはデコ
ード回路を制御できるので、使用状況に応じて階調数を
変更することで信号線駆動回路の消費電力を低減でき
る。

【０００６】しかし、ＰＤＡや携帯電話などにＴＦＴ方
式の液晶表示装置が導入されるに伴い、高表示品位と低
消費電力との両立がより強く求められる。このような高
表示品位と低消費電力との両立についての強い要求に応
えるには、上記のように液晶パネルなどの駆動信号の生
成における消費電力のみを使用状況に応じた階調数の変
更で低減可能とする構成では不十分である。

【０００７】そこで、本発明は、表示制御回路から駆動
回路に供給されるデジタル画像信号の伝送や処理におけ
る消費電力を、使用状況に応じて階調数を変更すること
で低減可能とする画像表示装置および表示制御回路を提
供することを目的とする。

【０００８】

【課題を解決するための手段】第１の発明は、画像デー
タと予め決められた最大階調数以下の範囲で階調数を選
択するための階調制御情報とを受け取り、当該階調制御
情報によって選択される階調数である選択階調数で、当
該画像データの表す画像を画像表示部に表示させる階調
数可変の画像表示装置であって、前記最大階調数に対応
するビット数分の画像出力端子を有し、当該画像出力端
子のうち前記選択階調数に対応する端子である有効出力
端子から、前記画像データのうち前記選択階調数に対応
する画像データをデジタル画像信号として出力する表示
制御回路と、前記画像出力端子のそれぞれに接続される
端子からなる前記ビット数分の画像入力端子を有し、当
該画像入力端子のうち前記有効出力端子に接続される端
子である有効入力端子にて前記デジタル画像信号を受け
取り、前記デジタル画像信号に基づき前記画像を表示す
るための駆動信号を前記画像表示部に出力する駆動回路
とを備え、前記表示制御回路は、前記階調制御情報に基
づき、前記有効出力端子以外の前記画像出力端子である
無効出力端子を固定レベルまたは高インピーダンス状態
に保持する出力制御回路を含むことを特徴とする。

【０００９】このような第１の発明によれば、表示制御
回路の画像出力端子のうち、選択階調数で表示部に画像
を表示させるのに必要な画像データを駆動回路に供給す
るために使用される出力端子以外の端子（無効出力端
子）は、固定レベルまたは高インピーダンス状態に保持
される。このため、使用状況に応じて選択階調数を変更
することで、駆動回路へのデジタル画像信号の伝送にお
ける消費電力が低減される。

【００１０】第２の発明は、第１の発明において、前記
出力制御回路は、前記画像入力端子のいずれかにプルア
ップ抵抗が接続されている場合には、当該プルアップ抵
抗の接続された前記画像入力端子に接続される前記無効
出力端子をハイレベルまたは高インピーダンス状態に保
持し、前記画像入力端子のいずれかにプルダウン抵抗が
接続されている場合には、当該プルダウン抵抗の接続さ
れた前記画像入力端子に接続される前記無効出力端子を
ローレベルまたは高インピーダンス状態に保持すること
を特徴とする。

【００１１】このような第２の発明によれば、表示制御
回路の無効出力端子が接続される駆動回路の画像入力端
子の入力形式に応じて、無効出力端子がハイレベル、ロ
ーレベル、高インピーダンス状態のうちのいずれかに保
持され、無効出力端子に接続される信号線に直流電流が
流れるのが防止される。このため、使用状況に応じて階
調数を変更することで、駆動回路へのデジタル画像信号
の伝送における消費電力がより確実に低減される。

【００１２】第３の発明は、第１の発明において、前記
最大階調数に対応するビット数分のデータ入力端子およ
び当該ビット数分のデータ出力端子を別個に又は入出力
兼用で有し、前記画像データを一時的に格納する外部記
憶回路を更に備え、前記表示制御回路は、前記データ入
力端子のそれぞれに接続される端子からなる前記ビット
数分の書込用出力端子と前記データ出力端子のそれぞれ
に接続される端子からなる前記ビット数分の読出用入力
端子とを、別個に又は入出力兼用で有し、前記書込用出
力端子のうち前記選択階調数に対応する端子である書込
用有効出力端子を介して前記画像データのうち前記選択
階調数に対応する画像データを前記外部記憶回路に書き
込むと共に、前記外部記憶回路に格納されている前記画
像データを読み出すメモリ制御回路と、前記階調制御情
報に基づき、前記書込用有効出力端子以外の前記書込用
出力端子である書込用無効出力端子を固定レベルまたは
高インピーダンス状態に保持する書込用出力制御回路と
を更に含むことを特徴とする。

【００１３】このような第３の発明によれば、表示制御
回路の書込用出力端子のうち、選択階調数で表示部に画
像を表示させるのに必要な画像データを外部記憶回路に
格納するために使用される出力端子以外の端子（書込用
無効出力端子）は、固定レベルまたは高インピーダンス
状態に保持される。このため、使用状況に応じて選択階
調数を変更することで、表示制御回路から外部記憶装置
への画像データの伝送における消費電力が低減される。

【００１４】第４の発明は、第１の発明において、前記
最大階調数に対応するビット数分のデータ入力端子およ
び当該ビット数分のデータ出力端子を別個に又は入出力
兼用で有し、前記画像データを一時的に格納する外部記
憶回路を更に備え、前記表示制御回路は、前記データ入
力端子のそれぞれに接続される端子からなる前記ビット
数分の書込用出力端子と前記データ出力端子のそれぞれ
に接続される端子からなる前記ビット数分の読出用入力
端子とを、別個に又は入出力兼用で有し、前記画像デー
タを前記外部記憶回路に書き込むと共に、前記データ出
力端子のうち前記選択階調数に対応する端子であるデー
タ有効出力端子を介して、前記外部記憶回路に格納され
た前記画像データのうち前記選択階調数に対応する画像
データを読み出すメモリ制御回路を更に含み、前記外部
記憶回路は、前記階調制御情報に基づき、前記データ有
効出力端子以外の前記データ出力端子を固定レベルまた
は高インピーダンス状態に保持するデータ出力制御回路
を更に含むことを特徴とする。

【００１５】このような第４の発明によれば、外部記憶
回路のデータ出力端子のうち、選択階調数で表示部に画
像を表示させるのに必要な画像データを外部記憶回路か
ら出力するために使用されるデータ出力端子以外の端子
は、固定レベルまたは高インピーダンス状態に保持され
る。このため、使用状況に応じて選択階調数を変更する
ことで、外部記憶回路から表示制御回路への画像データ
の伝送における消費電力が低減される。

【００１６】第５の発明は、第１の発明において、前記
画像データを一時的に格納するための外部記憶回路を更
に備え、前記表示制御回路は、前記画像データを前記外
部記憶回路に書き込むと共に、前記外部記憶回路に格納
されている前記画像データを読み出すメモリ制御回路を
更に含み、前記外部記憶回路は、前記階調制御情報に基
づき、前記外部記憶回路におけるデータ格納領域のうち
前記選択階調数に対応する前記画像データを格納すべき
領域以外の領域へのアクセスを抑止するアクセス制限回
路を含むことを特徴とする。

【００１７】このような第５の発明によれば、外部記憶
回路におけるデータ格納領域のうち選択階調数で表示部
に画像を表示させるのに必要な画像データを格納すべき
領域以外の領域（無効領域）にデータを書き込んだり、
そのような無効領域からデータを読み出したりすること
が、外部記憶回路内で抑止される。このため、使用状況
に応じて選択階調数を変更することで、外部記憶回路に
おける消費電力が低減される。

【００１８】第６の発明は、画像データと予め決められ
た最大階調数以下の範囲で階調数を選択するための階調
制御情報とを受け取り、当該画像データの表す画像を当
該階調制御情報によって選択される階調数である選択階
調数で表示部に表示させるためのデジタル画像信号を当
該表示部の駆動回路に供給する表示制御回路であって、
前記最大階調数に対応するビット数分の端子であって前
記デジタル信号を前記駆動回路に供給するための画像出
力端子と、前記階調制御情報に基づき、前記画像出力端
子のうち前記デジタル画像信号を前記駆動回路に供給す
るために使用される端子以外の端子である無効出力端子
を固定レベルまたは高インピーダンス状態に保持する出
力制御回路とを備えることを特徴とする。

【００１９】このような第６の発明によれば、第１の発
明と同様、表示制御回路の無効出力端子は固定レベルま
たは高インピーダンス状態に保持されるので、使用状況
に応じて選択階調数を変更することで、駆動回路に供給
されるデジタル画像信号の伝送における消費電力が低減
される。

【００２０】第７の発明は、第６の発明において、前記
画像データを一時的に格納するための内部記憶回路と、
前記画像データを前記内部記憶回路に書き込むと共に、
前記内部記憶回路に格納されている前記画像データを読
み出すメモリ制御回路とを更に備え、前記内部記憶回路
は、前記階調制御情報に基づき、前記内部記憶回路にお
けるデータ格納領域のうち前記選択階調数に対応する前
記画像データを格納すべき領域以外の領域へのアクセス
を抑止するアクセス制限回路を有することを特徴とす
る。

【００２１】このような第７の発明によれば、内部記憶
回路におけるデータ格納領域のうち、選択階調数で表示
部に画像を表示させるのに必要な画像データを格納すべ
き領域以外の領域（無効領域）にデータを書き込んだ
り、そのような無効領域からデータを読み出したりする
ことが抑止される。このため、使用状況に応じて選択階
調数を変更することで、内部記憶回路における消費電力
すなわち画像データの書き込みおよび読み出しにおける
消費電力が低減される。

【００２２】本願に係る上記以外の発明及びその効果並
びに上記発明の他の効果については、上記の発明および
効果と後述する発明の実施形態の説明より明らかになる
ので、ここでは説明を省略する。

【００２３】

【発明の実施の形態】以下、本発明の実施形態について
添付図面を参照して説明する。

【００２４】＜１．第１の実施形態＞ ＜１．１ 画像表示装置の全体構成および動作＞図１
は、本発明の第１の実施形態に係る画像表示装置の構成
を示すブロック図である。この画像表示装置は、携帯電
話やＰＤＡなど携帯用情報機器においてカラーの階調表
示を行うために使用される液晶表示装置であって、表示
制御回路（通常「液晶コントローラ」と呼ばれる）２０
０と、２個の信号線駆動回路３００１，３００２と、走
査線駆動回路４００と、液晶パネル５００とを備えてい
る。なお、本実施形態では、信号線駆動回路は２個の回
路ブロックとしての２個のＩＣチップで構成されるが、
この個数は限定されるものではなく、要求される表示容
量（１画面の画素数）等に応じて適切な個数が選定され
る。

【００２５】この画像表示装置における表示部としての
液晶パネル５００は、ＣＰＵ１０から受け取る画像デー
タＤｖの表す画像における水平走査線にそれぞれが対応
する複数本の走査信号線と、それら複数本の走査信号線
のそれぞれと交差する複数本のデータ信号線（以下「駆
動用画像信号線」という）と、それら複数本の走査信号
線と複数本の駆動用画像信号線との交差点にそれぞれ設
けられた画素形成手段を含む。各画素形成手段は、駆動
用画像信号線に印加される画像信号に応じた電圧を微小
な液晶層部分に印加する構造を有しているが、その具体
的構成としては、種々のものが提案されている。しかし
本実施形態では、画素形成手段につき採用すべき具体的
構成を限定する必要はなく、周知の各種構成の液晶パネ
ルを使用可能である。そして、本実施形態では、液晶パ
ネル５００に選択階調数で画像を適切に表示させるため
に液晶パネル５００の駆動用画像信号線および走査信号
線に印加すべき信号が、画素形成手段の具体的構成（お
よびそれに対応する駆動方式）に応じて、信号線駆動回
路３００１，３００２と走査線駆動回路４００でそれぞ
れ生成される。

【００２６】本実施形態に係る画像表示装置では、液晶
パネル５００に表示すべき画像を表す（狭義の）画像デ
ータおよび表示動作のタイミング等を決めるデータ（表
示用クロックの周波数や階調数を示すデータ等）（以下
「表示制御データ」という）は、携帯情報機器の本体回
路１００における中央処置装置としてのＣＰＵ１０から
表示制御回路２００に送られる（以下、ＣＰＵ１０から
送られるこれらのデータＤｖを「広義の画像データ」と
いう）。すなわち、ＣＰＵ１０は、広義の画像データＤ
ｖを構成する（狭義の）画像データおよび表示制御デー
タを、アドレス信号ＡＤｗを表示制御回路２００に供給
して、表示制御回路２００内の後述の表示メモリおよび
レジスタにそれぞれ書き込む。

【００２７】表示制御回路２００は、レジスタに書き込
まれた表示制御データに基づき、表示用のクロック信号
や、予め決められた最大階調数（本画像表示装置で表示
可能な階調数の最大値）以下の範囲で階調数を指定する
階調制御信号ＧＳ１，ＧＳ２、水平同期信号ＨＳＹ、垂
直同期信号ＶＳＹなどを生成する。また、表示制御回路
２００は、ＣＰＵ１０によって表示メモリに書き込まれ
た（狭義の）画像データのうち、階調制御信号ＧＳ１，
ＧＳ２によって指定される階調数（以下「選択階調数」
という）に対応するデータ、すなわち選択階調数で画像
を表示するのに必要なデータを、表示メモリから読み出
して３種類のデジタル画像信号ＯＲ，ＯＧ，ＯＢとして
出力する。ここで、デジタル画像信号ＯＲは、表示すべ
き画像の赤色成分を表す画像信号（以下「赤色画像信
号」という）であり、デジタル画像信号ＯＧは、表示す
べき画像の緑色成分を表す画像信号（以下「緑色画像信
号」という）であり、デジタル画像信号ＯＢは、表示す
べき画像の青色成分を表す画像信号（以下「青色画像信
号」という）である。このようにして、表示制御回路２
００によって生成または出力される信号のうち、クロッ
ク信号ＣＫは信号線駆動回路３００１，３００２に、水
平同期信号ＨＳＹは信号線駆動回路３００１，３００２
および走査線駆動回路４００に、垂直同期信号ＶＳＹは
走査線駆動回路４００に、デジタル画像信号ＯＲ，Ｏ
Ｇ，ＯＢは信号線駆動回路３００１，３００２に、それ
ぞれ供給される。なお、本実施形態では、最大階調数は
６４であり、３種類のデジタル画像信号ＯＲ，ＯＧ，Ｏ
Ｂのそれぞれの有効なビットは最大６ビットである。し
たがって、表示制御回路２００から信号線駆動回路３０
０１，３００２にデジタル画像信号ＯＲ，ＯＧ，ＯＢを
供給するための信号線として、６×３＝１８本の信号線
（以下「画像伝送用信号線」という）が配線されてい
る。

【００２８】信号線駆動回路３００１，３００２には、
上記のようにして、液晶パネル５００に表示すべき画像
を表すデータが画素単位でシリアルにデジタル画像信号
ＯＲ，ＯＧ，ＯＢとして供給されると共に、タイミング
を示す信号としてクロック信号ＣＫおよび水平同期信号
ＨＳＹが供給される。信号線駆動回路３００１，３００
２は、これらのデジタル画像信号ＯＲ，ＯＧ，ＯＢとク
ロック信号ＣＫおよび水平同期信号ＨＳＹとに基づき、
液晶パネル５００を駆動するための画像信号（以下「駆
動用画像信号」という）を生成し、これを液晶パネル５
００の各駆動用画像信号線に印加する。この駆動用画像
信号の具体的態様は、液晶パネル５００の構造や駆動方
式などによって種々異なるが、本実施形態は、その駆動
用画像信号の態様として特定の態様を前提とするもので
はない。本実施形態における信号線駆動回路３００１，
３００２は、周知のいずれかのパネル構造および駆動方
式に対応する周知のいずれかの具体的態様の画像駆動信
号を生成するものとする。

【００２９】走査線駆動回路４００は、水平同期信号Ｈ
ＳＹおよび垂直同期信号ＶＳＹに基づき、液晶パネル５
００における走査信号線を１水平走査期間ずつ順に選択
するために各走査信号線に印加すべき走査信号を生成
し、全走査信号線のそれぞれを順に選択するための走査
信号の各走査信号線への印加を１垂直走査期間を周期と
して繰り返す。

【００３０】液晶パネル５００は、上記のようにして、
駆動用画像信号線には信号線駆動回路３００１，３００
２によってデジタル画像信号ＯＲ，ＯＧ，ＯＢに基づく
駆動用画像信号が印加され、走査信号線には走査線駆動
回路４００によって走査信号が印加される。これにより
液晶パネル５００は、ＣＰＵ１０から受け取った画像デ
ータＤｖの表すカラー画像を選択階調数で表示する。

【００３１】＜１．２ 表示制御回路＞図２は、上記の
画像表示装置における表示制御回路２００の構成を示す
ブロック図である。この表示制御回路２００は、入力制
御回路２０と表示メモリ２１とレジスタ２２とタイミン
グ発生回路２３とメモリ制御回路２４と出力制御回路２
５とを備えている。

【００３２】本体回路１００のＣＰＵ１０から出力され
る広義の画像データＤｖを示す信号（以下、この信号も
符号“Ｄｖ”で表すものとする）およびアドレス信号Ａ
Ｄｗは、表示制御回路２００の入力制御回路２０に入力
される。入力制御回路２０は、アドレス信号ＡＤｗに基
づき、広義の画像データＤｖを、３種類のカラー画像デ
ータＲ，Ｇ，Ｂと表示制御データＤｃとに振り分ける。
そして、カラー画像データＲ，Ｇ，Ｂを表す信号（以
下、これらの信号も符号“Ｒ”，“Ｇ”，“Ｂ”で表す
ものとする）をアドレス信号ＡＤｗに基づくアドレス信
号ＡＤと共に表示メモリ２１に供給することで３種類の
画像データＲ，Ｇ，Ｂを表示メモリ２１に書き込むと共
に、表示制御データＤｃをレジスタ２２に書き込む。こ
こで、３種類の画像データＲ，Ｇ，Ｂは、画像データＤ
ｖの表す画像の赤色成分、緑色成分、青色成分をそれぞ
れ表すデータである。表示制御データＤｃは、クロック
信号ＣＫの周波数や画像データＤｖの表す画像を表示す
るための水平走査期間および垂直走査期間を指定するタ
イミング情報と、液晶パネル５００に表示すべき画像の
階調数である選択階調数を示す階調制御情報とを含んで
いる。

【００３３】タイミング発生回路（以下「ＴＧ」と略記
する）２３は、レジスタ２２の保持する上記表示制御デ
ータに基づきタイミング信号や制御信号を生成する。す
なわち、タイミング情報に基づきクロック信号ＣＫ、水
平同期信号ＨＳＹおよび垂直同期信号ＶＳＹを生成し、
階調制御情報に基づき階調制御信号ＧＳ１，ＧＳ２を生
成する（図３（ｂ）参照）。また、ＴＧ２３は、表示メ
モリ２１およびメモリ制御回路２４をクロック信号ＣＫ
に同期させて動作させるためのタイミング信号を生成す
る。

【００３４】メモリ制御回路２４は、ＣＰＵ１０から入
力制御回路２０を介して表示メモリ２１に格納された画
像データＲ，Ｇ，Ｂのうち、液晶パネル５００に表示す
べき画像を表すデータを読み出すためのアドレス信号Ａ
Ｄｒと、表示メモリ２１の動作を制御するための信号と
を生成する。これらのアドレス信号ＡＤｒおよび制御信
号は表示メモリ２１に与えられ、これにより、液晶パネ
ル５００に表示すべき画像の赤色成分、緑色成分、青色
成分をそれぞれ表すデータが表示メモリ２１から読み出
され、メモリ画像信号ＭＲ，ＭＧ，ＭＢとして出力制御
回路２５に入力される。なお、表示メモリ２１には階調
制御信号ＧＳ１，ＧＳ２が供給され、これに基づき、表
示メモリ２１における内部の格納領域のうち選択階調数
で画像を表示するのに必要な画像データを格納すべき領
域以外の領域（以下「無効領域」）へのアクセスが抑止
される（詳細は後述）。しかし、既述のように本実施形
態では最大階調数は６４であり、３種類のメモリ画像信
号ＭＲ，ＭＧ，ＭＢは、それぞれ、常に最大階調数に対
応する６ビット幅の信号線で出力制御回路２５に入力さ
れる。したがって、選択階調数が最大階調数よりも少な
い場合には、メモリ画像信号ＭＲ，ＭＧ，ＭＢは無効な
信号も含んでいる。

【００３５】出力制御回路２５は、階調制御信号ＳＧ
１，ＳＧ２に基づき、３種類のメモリ画像信号ＭＲ，Ｍ
Ｇ，ＭＢのそれぞれを構成する６ビットのうち選択階調
数に対応するビット以外のビットをＨレベル（ハイレベ
ル）に固定した信号を生成し、これらを赤色画像信号Ｏ
Ｒ、緑色画像信号ＯＧ、青色画像信号ＯＢという３種類
のデジタル画像信号からなるカラー画像信号として出力
する。これらのデジタル画像信号ＯＲ，ＯＧ，ＯＢは、
既述のように信号線駆動回路３００１，３００２に供給
される。

【００３６】＜１．２．１ 出力制御回路＞以下、図３
を参照しつつ、出力制御回路２５の詳細について説明す
る。なお、以下において言及する論理回路は全て正論理
で動作するものとする（他の実施形態においても同
様）。また、以下では、論理回路における信号の値を示
す論理レベルのうちＨレベル（ハイレベル）を“Ｈ”
で、Ｌレベル（ローレベル）を“Ｌ”で、それぞれ示す
ものとする。

【００３７】本実施形態では、階調制御信号ＧＳ１，Ｇ
Ｓ２の値に応じて、階調数を示すモード（以下「階調モ
ード」という）が図３（ｂ）に示すように設定される。
具体的には、ＧＳ１＝ＧＳ２＝“Ｈ”の場合には、各デ
ジタル画像信号ＯＲ，ＯＧ，ＯＢを６ビットで表現する
「６ビットモード」に設定され、最大階調数である６４
が選択階調数として指定される。ＧＳ１＝“Ｈ”かつＧ
Ｓ２＝“Ｌ”の場合には、各デジタル画像信号ＯＲ，Ｏ
Ｇ，ＯＢを４ビットで表現する「４ビットモード」に設
定され、選択階調数として１６が指定される。ＧＳ１＝
“Ｌ”かつＧＳ２＝“Ｈ”の場合には、各デジタル画像
信号ＯＲ，ＯＧ，ＯＢを３ビットで表現する「３ビット
モード」に設定され、選択階調数として８が指定され
る。ＧＳ１＝ＧＳ２＝“Ｌ”の場合には、各デジタル画
像信号ＯＲ，ＯＧ，ＯＢを１ビットで表現する「１ビッ
トモード」に設定され、選択階調数として２が指定され
る。

【００３８】図３（ｂ）に示すような階調制御信号ＧＳ
１，ＧＳ２による階調モードの設定（選択階調数の指
定）に対応して、選択階調数での画像表示に使用される
ビット以外のビットの値をＬレベルに固定すべく、本実
施形態における出力制御回路２５は、図３（ａ）に示す
ように構成されている。すなわち、この出力制御回路２
５では、階調制御信号ＧＳ１とＧＳ２の論理積の信号Ｇ
Ｓａを生成するＡＮＤゲート２５１と、階調制御信号Ｇ
Ｓ１とＧＳ２の論理和の信号ＧＳｂを生成するＯＲゲー
ト２５２と、メモリ画像信号ＭＲ，ＭＧ，ＭＢの所定ビ
ットをマスクするための１５個のＡＮＤゲートとが、各
メモリ画像信号ＭＲ，ＭＧ，ＭＢの最上位ビット以外の
ビットが以下に述べる如くマスクされるように接続され
ている。すなわち、階調制御信号ＧＳ１（以下「第１階
調制御ビット」という）および階調制御信号ＧＳ２（以
下「第２階調制御ビット」という）が共にＨレベルの場
合（ＧＳ１＝ＧＳ２＝“Ｈ”の場合）には、各メモリ画
像信号ＭＲ，ＭＧ，ＭＢを構成する６ビットのいずれも
マスクされずに出力制御回路２５から出力される。ＧＳ
１＝“Ｈ”かつＧＳ２＝“Ｌ”の場合には、各メモリ画
像信号ＭＲ，ＭＧ，ＭＢの下位２ビット（ＭＲ０，ＭＲ
１，ＭＧ０，ＭＧ１，ＭＢ０，ＭＢ１）がマスクされて
Ｌレベルに固定され、他のビットはマスクされずにその
まま出力される。ＧＳ１＝“Ｌ”かつＧＳ２＝“Ｈ”の
場合には、各メモリ画像信号ＭＲ，ＭＧ，ＭＢの下位３
ビット（ＭＲ０〜ＭＲ２，ＭＧ０〜ＭＧ２，ＭＢ０〜Ｍ
Ｂ２）がマスクされてＬレベルに固定され、他のビット
はマスクされずにそのまま出力される。ＧＳ１＝ＧＳ２
＝“Ｌ”の場合は、各メモリ画像信号ＭＲ，ＭＧ，ＭＢ
の下位４ビット（ＭＲ０〜ＭＲ３，ＭＧ０〜ＭＧ３，Ｍ
Ｂ０〜ＭＢ３）がマスクされてＬレベルに固定され、最
上位ビットのみがマスクされずにそのまま出力される。

【００３９】このような構成によれば、出力制御回路２
００から出力される各デジタル画像信号ＯＲ，ＯＧ，Ｏ
Ｂは、ＧＳ１＝ＧＳ２＝“Ｈ”の場合には、６ビットで
すなわち６４階調で各画像成分（赤色画像成分、緑色画
像成分、青色画像成分）を表現し、ＧＳ１＝“Ｈ”かつ
ＧＳ２＝“Ｌ”の場合には、上位４ビットですなわち１
６階調で各画像成分を表現し、ＧＳ１＝“Ｌ”かつＧＳ
２＝“Ｈ”の場合には、上位３ビットですなわち８階調
で各画像成分を表現し、ＧＳ１＝ＧＳ２＝“Ｌ”の場合
には、最上位の１ビットですなわち２階調で各画像成分
を表現し、各画像成分の表現に使用されないビット（以
下「無効ビット」という）は、Ｌレベルに固定される。
このようにして、表示制御回路２００から各デジタル画
像信号ＯＲ，ＯＧ，ＯＢを信号線駆動回路３００１，３
００２に向けて出力するための１８個の画像伝送用の出
力端子（以下「画像出力端子」という）のうち、階調制
御信号ＧＳ１，ＧＳで指定される選択階調数に応じて、
無効ビットに対応する出力端子（以下「無効出力端子」
という）はＬレベルに固定される。そして、それら１８
個の画像出力端子のうち無効ビット以外のビットに対応
する出力端子（以下「有効出力端子」という）からは、
メモリ画像信号ＭＲ，ＭＧ，ＭＢのうち選択階調数で画
像を表示するのに必要な画像信号が出力される。

【００４０】図４〜図６は、このようにして出力制御回
路２５から出力されるデジタル画像信号ＯＲ，ＯＧ，Ｏ
Ｂのうち赤色画像信号ＯＲを、水平同期信号ＨＳＹおよ
びクロック信号ＣＫと共に示す信号波形図である。階調
モードが６ビットモードの場合（選択階調数が６４の場
合）には、各デジタル画像信号ＯＲ，ＯＧ，ＯＢを構成
する６ビットが全て有効であり、水平帰線期間とその前
後を含む所定期間を除き、６ビット全てが各デジタル画
像信号ＯＲ，ＯＧ，ＯＢの値に応じクロック信号ＣＫに
同期して変化する。図４は、この６ビットモードの場合
の赤色画像信号ＯＲの信号波形を示している。これに対
し、階調モードが３ビットモードの場合（選択階調数が
８の場合）には、各デジタル画像信号ＯＲ，ＯＧ，ＯＢ
を構成する６ビットのうち上位３ビットは、水平帰線期
間とその前後を含む所定期間を除き、各デジタル画像信
号ＯＲ，ＯＧ，ＯＢの値に応じクロック信号ＣＫに同期
して変化するが、下位３ビットはＬレベルに固定された
ままである。図５は、この３ビットモードの場合の赤色
画像信号ＯＲの信号波形を示している。また、階調モー
ドが１ビットモードの場合（選択階調数が２の場合）に
は、各デジタル画像信号ＯＲ，ＯＧ，ＯＢを構成する６
ビットのうち最上位ビットは、水平帰線期間とその前後
を含む所定期間を除き、各デジタル画像信号ＯＲ，Ｏ
Ｇ，ＯＢの値に応じクロック信号ＣＫに同期して変化す
るが、下位５ビットはＬレベルに固定されたままであ
る。図６は、この１ビットモードの場合の赤色画像信号
ＯＲの信号波形を示している。

【００４１】このようにして、階調制御信号ＧＳ１，Ｇ
Ｓ２によって指定される選択階調数に応じて、無効ビッ
トがＬレベルに固定されたデジタル画像信号ＯＲ，Ｏ
Ｇ，ＯＢが出力制御回路２５から出力される。そして、
これらのデジタル画像信号ＯＲ，ＯＧ，ＯＢは、表示制
御回路２００の画像出力端子から出力され、各ビット毎
の画像伝送用信号線を介して信号線駆動回路３００１，
３００２に供給される。このときデジタル画像信号Ｏ
Ｒ，ＯＧ，ＯＢは、ＩＣチップ外部の信号線を経て他の
ＩＣチップである信号線駆動回路３００１，３００２に
入力されることになるので、ＩＣチップ内部での信号伝
送に比べて負荷容量が格段に大きなものとなる。この負
荷容量は、主として、ＩＣチップ間を接続する信号線の
容量とデジタル画像信号ＯＲ，ＯＧ，ＯＲが入力される
ＩＣチップとしての信号線駆動回路３００１，３００２
の入力容量などからなり、例えば信号線１本当たり（デ
ジタル画像信号ＯＲ，ＯＧ，ＯＲを構成する各ビット当
たり）数１０ｐＦ〜１００ｐＦ程度となる。ところで、
負荷容量による電力消費はその容量値Ｃとその信号の周
波数ｆに比例し、このようなＩＣチップ間の信号伝送に
伴う電力消費は、携帯情報機器において低消費電力化を
図る上で無視し得ないものである。

【００４２】これに対し、上記のような出力制御回路２
５の動作によれば、各デジタル画像信号を構成するビッ
トのうち選択階調数に応じて無効ビットは、例えば図５
および図６に示すようにＬレベルに固定されるため、そ
の無効ビットについては信号の周波数ｆ＝０となる。こ
のため、本実施形態に係る画像表示装置を使用する携帯
情報機器の使用状況に応じて選択階調数を変更すること
で、消費電力の低減が可能となる。

【００４３】ところで、上記のデジタル画像信号ＯＲ，
ＯＧ，ＯＢが入力される信号線駆動回路３００１，３０
０２の入力形式として、図７（ａ）、（ｂ）または
（ｃ）に示すような３種類の典型的な形式が存在する。
以下、これらの図を参照して、上記の出力制御回路２５
による無効ビットの論理レベルの固定化による消費電力
の低減化に際しての入力形式の影響を検討する。

【００４４】選択階調数に応じて無効ビットがＬレベル
に固定されたデジタル画像信号ＯＲ，ＯＧ，ＯＢは、図
７（ａ）、（ｂ）または（ｃ）に示すように、表示制御
回路２００の各画像出力端子から出力される。すなわ
ち、赤色画像信号ＯＲを構成する各ビットＯＲ５〜ＯＲ
０は画像出力端子Ｔｃ１８〜Ｔｃ１３からそれぞれ出力
され、緑色画像信号ＯＧを構成する各ビットＯＧ５〜Ｏ
Ｇ０は画像出力端子Ｔｃ１２〜Ｔｃ７からそれぞれ出力
され、青色画像信号ＯＢを構成する各ビットＯＢ５〜Ｏ
Ｂ０は画像出力端子Ｔｃ６〜Ｔｃ１からそれぞれ出力さ
れる。なお、信号線駆動回路は、それぞれがＩＣチップ
として実現される２個の回路ブロック３００１，３００
２からなるが、図７では、説明の便宜のため、１つの信
号線駆動回路３００で代表させている。表示制御回路２
００の出力端子Ｔｃ１８〜Ｔｃ１は、図７（ａ）、
（ｂ）または（ｃ）に示すように、各出力端子につき１
本の画像伝送用信号線で信号線駆動回路３００の入力端
子Ｔｄ１８〜Ｔｄ１のそれぞれに接続される。ここで、
図７（ａ）は、信号線駆動回路３００の入力端子Ｔｄ１
８〜Ｔｄ１のそれぞれにはオープンゲートなどの入力バ
ッファが接続され、入力端子Ｔｄ１８〜Ｔｄ１のいずれ
にもプルアップ抵抗もプルダウン抵抗も接続されない場
合を示している（以下、このときの信号線駆動回路の入
力形式を「単純入力」という）。これに対し、図７
（ｂ）は、信号線駆動回路３００の入力端子Ｔｄ１８〜
Ｔｄ１のそれぞれにプルダウン抵抗Ｒｄが接続される場
合を示している（以下、このときの信号線駆動回路にお
ける入力形式を「プルダウン入力」という）を。そし
て、図７（ｃ）は、信号線駆動回路３００の入力端子Ｔ
ｄ１８〜Ｔｄ１のそれぞれにプルアップ抵抗Ｒｕが接続
される場合を示している（以下、このときの信号線駆動
回路における入力形式を「プルアップ入力」という）。

【００４５】選択階調数が最大階調数よりも少ない場合
には、上述のように、表示制御回路の画像出力端子Ｔｃ
１８〜Ｔｃ１のうち無効ビットに対応する無効出力端子
はＬレベルに固定され、その無効出力端子に接続される
画像伝送用信号線上では信号値が変化せず電流（交流電
流）が流れないので、消費電力が低減される。このと
き、その無効出力端子が接続される信号線駆動回路３０
０の入力端子（以下「無効入力端子」という）の入力形
式が図７（ａ）に示す単純入力の場合や図７（ｂ）に示
すプルダウン入力の場合には、その無効出力端子に接続
される画像伝送用信号線には直流電流も流れない。しか
し、無効入力端子の入力形式が図７（ｃ）に示すプルア
ップ入力の場合には、無効出力端子がＬレベルに固定さ
れると、信号線駆動回路３００における電源ラインから
プルアップ抵抗Ｒｕおよび無効入力端子を経て、その無
効入力端子に接続された無効出力端子へと直流電流が流
れる。このため、表示制御回路２００において出力制御
回路２５によって無効出力端子をＬレベルに固定して
も、消費電力を十分に低減できない。

【００４６】しかし、信号線駆動回路３００における無
効入力端子の入力形式が図７（ｃ）に示すプルアップ入
力の場合には、出力制御回路２５を図３（ａ）に示す構
成に代えて図８（ａ）に示す構成とすることによって、
無効出力端子をＨレベルに固定することで、この問題を
解消することができる。例えば、階調モードが３ビット
モードの場合（選択階調数が８の場合）には、図９に示
すように、各デジタル画像信号ＯＲ，ＯＧ，ＯＢの下位
３ビットがＨレベルに固定される。このため、無効出力
端子と無効入力端子との間に直流電流が流れることはな
い。ただし、無効入力端子の入力形式が図７（ｂ）に示
すプルダウン入力の場合に出力制御回路２５を図８
（ａ）に示す構成とすると、表示制御回路２００におけ
る無効出力端子から、その無効出力端子の接続された信
号線駆動回路３００における無効入力端子およびプルダ
ウン抵抗Ｒｄを経て接地ラインへと直流電流が流れる。
一方、信号線駆動回路３００における無効入力端子の入
力形式が図７（ａ）に示す単純入力の場合には、このよ
うな問題は生じない。なお、図８（ａ）では、出力制御
回路２５のうち緑色画像信号ＯＧを出力する部分および
青色画像信号ＯＢを出力する部分が省略されているが、
これらの部分は赤色画像信号ＯＲを出力する部分と同様
である。

【００４７】このように、出力制御回路２５の構成すな
わち無効出力端子をＬレベルに固定するかＨレベルに固
定するかは、無効出力端子に接続される画像伝送用信号
線に直流電流が流れないように、信号線駆動回路３００
の入力形式に応じて選択することが好ましい。

【００４８】これに対し、出力制御回路２５を図８
（ｂ）に示す構成とすれば、信号線駆動回路３００にお
ける無効入力端子の入力形式が単純入力、プルダウン入
力、プルアップ入力のいずれの場合であっても、無効出
力端子と無効入力端子との間に直流電流が流れることは
ない。すなわち、図８（ｂ）に示す構成では、ＡＮＤゲ
ートやＮＡＮＤゲートに代えてトライステートゲート
（３ステートゲート）を使用することにより、階調制御
信号ＧＳ１，ＧＳ２に基づき、各デジタル画像信号Ｏ
Ｒ，ＯＧ，ＯＢにおける無効ビットが高インピーダンス
状態に固定される。例えば、階調モードが３ビットモー
ドの場合（選択階調数が８の場合）には、図１０に示す
ように、各デジタル画像信号ＯＲ，ＯＧ，ＯＢの下位３
ビットに対応する無効出力端子が高インピーダンス状態
に固定される。このため、無効出力端子と無効入力端子
との間に直流電流が流れることはない。ただし、信号線
駆動回路３００における無効入力端子の入力形式が図７
（ａ）に示す単純入力の場合には、図８（ｂ）に示す構
成とすると、無効出力端子と無効入力端子とを接続する
画像伝送用信号線がフローティング状態すなわち電気的
に浮いた状態となる。これは、信号線駆動回路３００へ
の雑音の影響を防止するという観点から好ましくなく、
加えて、信号線駆動回路３００の入力端子が完全にオー
プンとなり、信号線駆動回路３００の動作が不安定とな
る観点からも好ましくない。したがって、無効入力端子
の入力形式が単純入力の場合には、出力制御回路２５を
図３（ａ）または図８（ａ）に示す構成とするのが好ま
しい。

【００４９】＜１．２．２ 表示メモリ＞図１１は、本
実施形態における表示メモリ２１の構成を示すブロック
図である。以下、この図を参照して表示メモリ２１の詳
細について説明する。なお以下では、表示メモリ２１に
は、ＣＰＵ１０からのアドレス信号ＡＤｗに基づく書き
込み用のアドレス信号ＡＤと、メモリ制御回路２４から
の読み出し用アドレス信号ＡＤｒとの２種類のアドレス
信号が供給されるが、それらのアドレス信号は、表示メ
モリ２１の内部では、メモリ制御回路２４からの制御信
号に基づきＡ０〜Ａｎとして共通化されているものとす
る。また、表示メモリ２１には、ＣＰＵ１０からの画像
データＲ，Ｇ，Ｂを示す信号が入力され、一方、表示メ
モリ２１から読み出される画像データはメモリ画像信号
ＭＲ，ＭＧ，ＭＢとして出力されるが、これらのデータ
信号（画像信号）も、表示メモリ２１の内部では、メモ
リ制御回路２４からの制御信号に基づき共通化されてい
るものとする。

【００５０】この表示メモリ２１では、本体回路１００
のＣＰＵ１０から送られてくる画像データＲ，Ｇ，Ｂを
格納すべき領域は、表示すべき画像の各画素を表す画素
データの各ビット（Ｒ５〜Ｒ０，Ｇ５〜Ｇ０，Ｂ５〜Ｂ
０）毎に１つのメモリセルアレイとして実現されてい
る。例えば、１画面の画像の青色画像成分を構成する全
ての画素についての画素データの最上位ビットＢ５を格
納すべき領域は、Ｂ５メモリセルアレイとして実現され
ている（以下、各メモリセルアレイは、そこに格納すべ
き画素データのビットを示す符号を前に付けて区別する
ものとする）。なお、符号Ｒ５〜Ｒ０は、赤色画像成分
の各画素を表す赤色画像データＲの各ビットを示し、符
号Ｇ５〜Ｇ０は、緑色画像成分の各画素を表す緑色画像
データＧの各ビットを示し、符号Ｂ５〜Ｂ０は、青色画
像成分の各画素を表す青色画像データＢの各ビットを示
している。また、各メモリセルアレイは、書き換え自在
のメモリの構成要素としてのメモリセルアレイであれば
よく、その具体的構成は限定されない。したがって、各
メモリセルアレイは、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａ
ｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）を構成するメ
モリセルアレイであってもよいし、ＳＲＡＭ（Ｓｔａｔ
ｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）を
構成するメモリセルアレイであってもよい。

【００５１】上記のようにして、表示メモリ２１は、３
×６＝１８個のメモリセルアレイを有している。そし
て、これらのメモリセルアレイのへのアクセスのための
回路として、共通の行デコーダ２１４と、各メモリセル
アレイ毎に設けられた列デコーダとを備えている。更に
表示メモリ２１は、行デコーダ２１４から出力される選
択信号Ｓ０〜Ｓｍを階調制御信号ＧＳ１，ＧＳ２に基づ
いてマスクするためのアクセス制限回路２２０〜２２４
と、それらで使用されるマスク用の信号ＧＳａ，ＧＳ
ｂ，ＧＳ１を生成するＡＮＤゲート２１１およびＯＲゲ
ート２１２とを備えている。なお、マスク用の信号ＧＳ
ａ，ＧＳｂ，ＧＳ１は、画素データの最上位ビットＢ
５，Ｇ５，Ｒ５以外のビットを格納するためのメモリセ
ルアレイ毎に設けられた列デコーダにも入力され、階調
制御信号ＧＳ１，ＧＳ２に基づき列デコーダの動作（セ
ンスアンプなどの動作も含む）も制限される。

【００５２】上記構成により、階調モードが６ビットモ
ード（選択階調数が６４）の場合には、図３（ｂ）に示
すようにＧＳ１＝ＧＳ２＝“Ｈ”であるので、選択信号
Ｓ０〜Ｓｍは、アクセス制限回路２２０〜２２４によっ
てマスクされることなく、各メモリセルアレイに入力さ
れ、各列デコーダを介して各メモリセルへのアクセス
（書き込みおよび読み出し）が行われる。しかし、６ビ
ットモード以外の階調モードの場合すなわち選択階調数
が６４よりも少ない場合には、階調制御信号ＧＳ１，Ｇ
２に基づき、各メモリセルアレイに入力すべき選択信号
Ｓ０〜Ｓｍは下記のようにマスクされ、列デコーダの動
作は下記のように制限される。

【００５３】すなわち、４ビットモード（選択階調数が
１６）の場合には、ＧＳ１＝“Ｈ”かつＧＳ２＝“Ｌ”
であるので、アクセス制限回路２２０，２２１により、
画素データの下位２ビットＢ１，Ｇ１，Ｒ１，Ｂ０，Ｇ
０，Ｒ０を格納するためのメモリセルアレイへ入力すべ
き選択信号Ｓ０〜Ｓｍが全てマスクされ、これらのメモ
リセルアレイへのアクセスが抑止される。この場合、こ
れらのメモリセルアレイに接続される列デコーダも、階
調制御信号ＧＳ１とＧＳ２の論理積の信号ＧＳａに基づ
き、その動作を停止する。

【００５４】３ビットモード（選択階調数が８）の場合
には、ＧＳ１＝“Ｌ”かつＧＳ２＝“Ｈ”であるので、
アクセス制限回路２２０〜２２２により、画素データの
下位３ビットＢ２〜Ｂ０，Ｇ２〜Ｇ０，Ｒ２〜Ｒ０を格
納するためのメモリセルアレイへ入力すべき選択信号Ｓ
０〜Ｓｍが全てマスクされ、これらのメモリセルアレイ
へのアクセスが抑止される。この場合、これらのメモリ
セルアレイに接続される列デコーダも、階調制御信号Ｇ
Ｓ１とＧＳ２の論理積の信号ＧＳａ、および第１階調制
御ビットの信号ＧＳ１に基づき、その動作を停止する。

【００５５】１ビットモード（選択階調数が２）の場合
には、ＧＳ１＝“Ｌ”かつＧＳ２＝“Ｌ”であるので、
アクセス制限回路２２０〜２２４により、画素データの
下位５ビットＢ４〜Ｂ０，Ｇ４〜Ｇ０，Ｒ４〜Ｒ０を格
納するためのメモリセルアレイへ入力すべき選択信号Ｓ
０〜Ｓｍが全てマスクされ、これらのメモリセルアレイ
へのアクセスが抑止される。この場合、これらのメモリ
セルアレイに接続される列デコーダも、階調制御信号Ｇ
Ｓ１とＧＳ２の論理積の信号ＧＳａ、階調制御信号ＧＳ
１とＧＳ２の論理和の信号ＧＳｂ、および第１階調制御
ビットの信号ＧＳ１に基づき、その動作を停止する。

【００５６】上記のように構成された表示メモリ２１に
よれば、各メモリセルアレイによって実現される画像デ
ータの格納領域のうち無効領域（選択階調数で画像を表
示するのに必要な画像データを格納すべき領域以外の領
域）へのアクセスが、階調制御信号ＧＳ１，ＧＳ２に基
づいて抑止される。また、無効領域へのアクセスのため
の列デコーダの動作も停止する。したがって、このよう
な表示メモリ２１の構成も、使用状況に応じて選択階調
数を変更することで消費電力が低減される、という効果
に寄与する。

【００５７】なお、図１１に示した構成は一例にすぎ
ず、このような構成以外の構成であっても、階調制御信
号ＧＳ１，ＧＳ２に基づき無効領域へのアクセスやアク
セスのための動作を抑止する構成であれば、同様の効果
が得られる。

【００５８】＜２．第２の実施形態＞次に、本発明の第
２の実施形態に係る画像表示装置について説明する。こ
の画像表示装置も、携帯電話やＰＤＡなど携帯用情報機
器においてカラーの階調表示を行うために使用される液
晶表示装置である。しかし、本実施形態における表示制
御回路は、第１の実施形態における表示制御回路２００
とは異なり、表示メモリ２１を内蔵せず、本実施形態に
おける表示メモリは、表示制御回路を実現するＩＣチッ
プの外部の記憶回路として実現されている。

【００５９】＜２．１ 表示制御回路および記憶回路＞
図１２は、本実施形態における表示制御回路６００およ
び記憶回路７００の構成を示すブロック図である。表示
制御回路６００は、入力制御回路６０とレジスタ６２と
タイミング発生回路（ＴＧ）６３とメモリ制御回路６４
と信号線駆動回路３００向けの出力制御回路６５と記憶
回路７００向けの出力制御回路６６とを備えている。ま
た、記憶回路７００は、表示メモリ７１と出力制御回路
７５とを備えている。本実施形態における他の部分の構
成については、第１の実施形態と同様であるので、同一
の構成要素については同一の参照符号を付して詳しい説
明を省略する。

【００６０】本実施形態に係る画像表示装置において
も、第１の実施形態と同様、液晶パネル５００に表示す
べき画像を表す（狭義の）画像データおよび表示制御デ
ータは、広義の画像データＤｖとして、それを格納すべ
き書き込み用のアドレス信号ＡＤｗと共に、携帯情報機
器の本体回路１００のＣＰＵ１０から表示制御回路６０
０に送られる。

【００６１】表示制御回路６００では、ＣＰＵ１０から
の広義の画像データＤｖとアドレス信号ＡＤｗは入力制
御回路６０に入力される。入力制御回路６０は、アドレ
ス信号ＡＤｗに基づき、広義の画像データＤｖを、３種
類のカラー画像データＲ，Ｇ，Ｂと表示制御データＤｃ
とに振り分ける。そして、表示制御データＤｃをレジス
タ６２に書き込む。また、カラー画像データＲ，Ｇ，Ｂ
を表す信号を出力制御回路６６に入力すると共に、アド
レス信号ＡＤｗに基づくアドレス信号ＡＤをメモリ制御
回路６４に供給する。このカラー画像データＲ，Ｇ，Ｂ
は、出力制御回路６６を介して記憶回路７００における
表示メモリ７１に供給され、アドレス信号ＡＤも、メモ
リ制御回路６４を介して記憶回路７００における表示メ
モリ７１に供給される。これにより、３種類のカラー画
像データＲ，Ｇ，Ｂが表示メモリ７１に書き込まれる。

【００６２】ＴＧ６３は、レジスタ６２の保持する表示
制御データＤｃに含まれるタイミング情報に基づきクロ
ック信号ＣＫ、水平同期信号ＨＳＹおよび垂直同期信号
ＶＳＹを生成し、表示制御データＤｃに含まれる階調制
御情報に基づき階調制御信号ＧＳ１，ＧＳ２を生成する
（図３（ｂ）参照）。また、ＴＧ６３は、メモリ制御回
路６４をクロック信号ＣＫに同期させて動作させるため
のタイミング信号を生成する。

【００６３】メモリ制御回路６４は、ＣＰＵ１０から入
力制御回路６０および出力制御回路６６を介して表示メ
モリ７１に画像データＲ，Ｇ，Ｂを書き込むためのアド
レス信号ＡＤを出力する。また、表示メモリ７１に格納
されている画像データＲ，Ｇ，Ｂのうち、液晶パネル５
００に表示すべき画像を表すデータを読み出すためのア
ドレス信号ＡＤ（信号線は書き込み用のアドレス信号と
同じものが使用される）と表示メモリ７１に対する制御
信号を生成する。そして、メモリ制御回路６４は、読み
出し用のアドレス信号ＡＤおよび制御信号を表示メモリ
７１に供給することにより、液晶パネル５００に表示す
べき画像の赤色成分、緑色成分、青色成分をそれぞれ表
すデータを表示メモリ７１から読み出す。表示メモリ７
１から読み出されたデータは、メモリ画像信号ｍＲ，ｍ
Ｇ，ｍＢとして記憶回路７００内の出力制御回路７５に
入力される。また、表示メモリ７１には表示制御回路７
００から階調制御信号ＧＳ１，ＧＳ２が供給され、これ
に基づき、表示メモリ７１における内部の格納領域のう
ち選択階調数で画像を表示するのに必要な画像データを
格納すべき領域以外の領域（無効領域）へのアクセスが
抑止される（詳細は後述）。

【００６４】信号線駆動回路３００向けの出力制御回路
６５は、第１の実施形態における出力制御回路２５と同
様の構成であって同様の効果が得られる。また、記憶回
路７００向けの出力制御回路６６や記憶回路７００にお
ける出力制御回路７５も、下記に述べるように、実質的
に第１の実施形態における出力制御回路２５と同様の構
成である。

【００６５】すなわち、記憶回路７００向けの出力制御
回路６６は、第１の実施形態における出力制御回路２５
と同様、階調制御信号ＳＧ１，ＳＧ２に基づき、３種類
のカラー画像信号Ｒ，Ｇ，Ｂのそれぞれを構成する６ビ
ットのうちの選択階調数に対応するビット以外のビット
すなわち無効ビットの論理レベルを、Ｌレベル若しくＨ
レベルまたは高インピーダンス状態に固定する。具体的
には、無効ビットをＬレベルに固定する場合には図３
（ａ）に示す構成が、無効ビットをＨレベルに固定する
場合には図８（ａ）に示す構成が、無効ビットを高イン
ピーダンス状態に固定する場合には図８（ｂ）に示す構
成が、それぞれ採用される。ここで、無効ビットの論理
レベルをＬレベル、Ｈレベル、高インピーダンス状態の
いずれに固定するのが好ましいかは、既述のように、そ
れらの無効ビットの入力されるＩＣチップの入力形式に
依存する。したがって、図３（ａ）、図８（ａ）または
図８（ｂ）のいずれの構成を採用するかは、記憶回路７
００でのそれらの無効ビットに対する入力形式に応じて
決定される。このようにして決定される構成による出力
制御回路６６によれば、表示制御回路６００と記憶回路
７００との間でカラー画像信号Ｒ，Ｇ，Ｂを伝送する信
号線のうち無効ビットに対応する信号線上では、信号変
化がなく直流電流も流れない。したがって、本実施形態
に係る画像表示装置を含む携帯情報機器などの使用状況
に応じて階調数を変更することで、消費電力を低減でき
る。

【００６６】記憶回路７００における出力制御回路７５
も、第１の実施形態における出力制御回路２５と同様、
階調制御信号ＳＧ１，ＳＧ２に基づき、表示メモリ７１
から読み出される３種類の画像信号ｍＲ，ｍＧ，ｍＢの
それぞれを構成する６ビットのうちの無効ビットの論理
レベルを、Ｌレベル若しくＨレベルまたは高インピーダ
ンス状態に固定する。出力制御回路７５の構成として図
３（ａ）、図８（ａ）または図８（ｂ）のいずれの構成
を採用するかは、表示制御回路６００でのそれらの無効
ビットに対する入力形式に応じて決定される。このよう
にして決定される構成による出力制御回路７５によれ
ば、記憶回路７００と表示制御回路６００の間でメモリ
画像信号ＭＲ，ＭＧ，ＭＢを伝送する信号線のうち無効
ビットに対応する信号線上では、信号変化がなく直流電
流も流れない。したがって、このような出力制御回路７
５も、使用状況に応じて階調数を変更することで消費電
力が低減されるという効果に寄与する。

【００６７】なお、図１２に示した記憶回路７００の構
成では、表示メモリ７１に書き込むべき画像データＲ，
Ｇ，Ｂを入力するための経路と、表示メモリ７１から読
み出した画像データｍＲ，ｍＧ，ｍＢを出力するための
経路とが、分離して描かれているが、記憶回路７００が
入出力兼用の共通の端子を介して画像データＲ，Ｇ，Ｂ
を入力し画像データｍＲ，ｍＧ，ｍＢを出力するように
してもよい。ただし、この場合、表示制御回路６００の
出力制御回路６６と記憶回路７００の出力制御回路７５
とが接続されるので、無効ビットに対して固定される論
理レベルを両出力制御回路で同一にするか、または、少
なくとも一方の出力制御回路において無効ビットに対応
する端子を高インピーダンス状態に固定する必要があ
る。

【００６８】＜２．２ 表示メモリ＞図１３は、本実施
形態における記憶回路７００内の表示メモリ７１の構成
を示すブロック図である。この表示メモリ７１には、Ｃ
ＰＵ１０から表示制御回路６００内の入力制御回路６０
および出力制御回路６６を介して送られてくる画像デー
タＲ，Ｇ，Ｂを示す信号（以下「入力画像信号」とい
う）が入力され、一方、表示メモリ７１から読み出され
る画像データを示す信号が画像信号ｍＲ，ｍＧ，ｍＢと
して出力されるが（画像信号ｍＲ，ｍＧ，ｍＢを記憶回
路７００の外部へ出力されるメモリ画像信号ＭＲ，Ｍ
Ｇ，ＭＢと区別するために「内部メモリ画像信号」と呼
ぶことにする）、これらの入力画像信号Ｒ，Ｇ，Ｂおよ
び内部メモリ画像信号ｍＲ，ｍＧ，ｍＢは、表示メモリ
７１の内部では、メモリ制御回路７４からの制御信号に
基づき共通化されているものとする。

【００６９】この表示メモリ７１では、本体回路１００
のＣＰＵ１０から送られてくる画像データＲ，Ｇ，Ｂを
格納すべき領域は、表示すべき画像の各画素を表す画素
データの各ビット（Ｒ５〜Ｒ０，Ｇ５〜Ｇ０，Ｂ５〜Ｂ
０）毎に１つのメモリブロックとして構成されている。
例えば、１画面を構成する全ての画素についての画素デ
ータの赤色画像成分、緑色画像成分、青色画像成分をそ
れぞれ構成する最上位ビットＲ５，Ｇ５，Ｂ５を格納す
べき領域は、Ｒ５Ｇ５Ｂ５データ格納ブロック７１５と
して、１個または複数個のＩＣチップによって実現され
ている。同様に、ビットＲ４，Ｇ４，Ｂ４を格納すべき
領域はＲ４Ｇ４Ｂ４データ格納ブロック７１４として、
ビットＲ３，Ｇ３，Ｂ３を格納すべき領域はＲ３Ｇ３Ｂ
３データ格納ブロック７１３として、ビットＲ２，Ｇ
２，Ｂ２を格納すべき領域はＲ２Ｇ２Ｂ２データ格納ブ
ロック７１２として、ビットＲ１，Ｇ１，Ｂ１を格納す
べき領域はＲ１Ｇ１Ｂ１データ格納ブロック７１１とし
て、ビットＲ０，Ｇ０，Ｂ０を格納すべき領域はＲ０Ｇ
０Ｂ０データ格納ブロック７１０として、それぞれ、１
個または複数個のＩＣチップによって実現されている。
各データ格納ブロック７１０〜７１５は、書き換え自在
のメモリであればよく、その具体的構成は限定されな
い。したがって、各データ格納ブロック７１０〜７１５
は、１個または複数個のＤＲＡＭチップで構成されてい
てもよいし、１個または複数個のＳＲＡＭチップで構成
されていてもよい。

【００７０】上記の各データ格納ブロック７１０〜７１
５には、入力端子としてイネーブル端子ＥＮが設けられ
ており、各データ格納ブロック７１０〜７１５は、その
イネーブル端子ＥＮにＨレベルが与えられている間はア
クセス（書き込みおよび読み出し）が可能であるが、そ
のイネーブル端子ＥＮにＬレベルが与えられと待機状態
となってアクセス不能となる。この待機状態において
は、非待機状態に比べて各データ格納ブロック７１０〜
７１５での消費電力が格段に低減される。このイネーブ
ル端子は、例えば、各データ格納ブロック７１０〜７１
５を構成するＲＡＭチップのチップセレクト信号または
チップイネーブル信号の入力端子とすればよい。

【００７１】表示メモリ７１では、Ｒ５Ｇ５Ｂ５データ
格納ブロック７１５のイネーブル端子ＥＮには常にＨレ
ベルが与えられ、それ以外の各データ格納ブロック７１
０〜７１４のイネーブル端子には、階調制御信号ＧＳ１
とＧＳ２の論理積の信号ＧＳａ、ＧＳ１とＧＳ２の論理
和の信号ＧＳｂ、および第１階調制御ビットの信号ＧＳ
１のいずれかが供給される。すなわち、Ｒ４Ｇ４Ｂ４デ
ータ格納ブロック７１４とＲ３Ｇ３Ｂ３データ格納ブロ
ック７１３のイネーブル端子ＥＮには論理和の信号ＧＳ
ｂが与えられ、Ｒ２Ｇ２Ｂ２データ格納ブロック７１２
のイネーブル端子ＥＮには第１階調制御ビットの信号Ｇ
Ｓ１が与えられ、Ｒ１Ｇ１Ｂ１データ格納ブロック７１
１とＲ０Ｇ０Ｂ０データ格納ブロック７１０のイネーブ
ル端子ＥＮには論理積の信号ＧＳａが与えられる。

【００７２】上記のように構成された表示メモリ７１に
よれば、それに含まれる６個のデータ格納ブロック７１
０〜７１５のうち無効ビット（液晶パネル５００に表示
すべき画像の表現に使用されないビット）を格納するデ
ータ格納ブロックは、そのイネーブル端子ＥＮにＬレベ
ルが与えられる。これにより、無効ビットを格納するデ
ータ格納ブロックはアクセスを抑止されて待機状態とな
るので、そのブロックでの消費電力が格段に低減され
る。したがって、このような表示メモリ７１の構成も、
使用状況に応じて選択階調数を変更することで消費電力
が低減される、という効果に寄与する。

【００７３】また図示はしないが、前記データ格納ブロ
ックには、クロックや電源も入力されている。これら、
クロックや電源についても必要なデータ格納ブロックに
のみ供給すれば、不要なデータ格納ブロックを完全に停
止させて、必要なデータ格納ブロックのみを動作させる
ことができるので、より一層の消費電力低減効果に寄与
する。具体的には、階調制御信号ＧＳ１，ＧＳ２により
作成される信号Ｇｓａ，Ｇｓｂを用いてクロック、電源
をスイッチ等すればよい。

【００７４】＜３．変形例など＞上記各実施形態では、
液晶パネルを表示部として使用する液晶表示装置を例に
挙げているが、本発明は、これに限定されるものではな
く、ＰＤＰ（Ｐｌａｓｍａ Ｄｉｓｐｌａｙ Ｐａｎｅ
ｌ）や、ＥＬ（Ｅｌｅｃｔｒｏｌｕｍｉｎｅｓｃｅｎｃ
ｅ）パネル、ＦＥＤ（Ｆｉｅｌｄ Ｅｍｉｓｓｉｏｎ
Ｄｉｓｐｌａｙ）パネルなどの他の表示デバイスを表示
部として使用するような画像表示装置にも適用可能であ
り、同様の効果が得られる。

【００７５】また、上記各実施形態では、カラー画像を
表示する画像表示装置を例に挙げているが、本発明は、
白黒画像を表示する画像表示装置にも適用可能であるこ
とは明らかである。

【００７６】なお、上記各実施形態において、選択階調
数に応じて無効ビットに対応する画像伝送用信号線が出
力制御回路によってＬレベルまたはＨレベルに保持され
ると、消費電力のみならず不要輻射も低減される。した
がって、上記各実施形態は、電磁障害防止の点でも有効
である。

【００７７】

【発明の効果】以上説明したように、本発明に従えば、
表示制御回路の画像出力端子のうち、選択階調数で表示
部に画像を表示させるのに必要な画像データを駆動回路
に供給するために使用される出力端子以外の端子（無効
出力端子）は、固定レベルまたは高インピーダンス状態
に保持される。このため、使用状況に応じて選択階調数
を変更することで、駆動回路へのデジタル画像信号の伝
送における消費電力が低減されるという効果を奏する。

【００７８】本発明に従えば、表示制御回路の無効出力
端子が接続される駆動回路の画像入力端子の入力形式に
応じて、無効出力端子がハイレベル、ローレベル、高イ
ンピーダンス状態のうちのいずれかに保持され、無効出
力端子に接続される信号線に直流電流が流れるのが防止
される。このため、使用状況に応じて階調数を変更する
ことで、駆動回路へのデジタル画像信号の伝送における
消費電力がより確実に低減されるという効果を奏する。

【００７９】また、表示制御回路の書込用出力端子のう
ち、選択階調数で表示部に画像を表示させるのに必要な
画像データを外部記憶回路に格納するために使用される
出力端子以外の端子（書込用無効出力端子）は、固定レ
ベルまたは高インピーダンス状態に保持される。このた
め、使用状況に応じて選択階調数を変更することで、表
示制御回路から外部記憶装置への画像データの伝送にお
ける消費電力が低減されるという効果を奏する。

【００８０】また、外部記憶回路のデータ出力端子のう
ち、選択階調数で表示部に画像を表示させるのに必要な
画像データを外部記憶回路から出力するために使用され
るデータ出力端子以外の端子は、固定レベルまたは高イ
ンピーダンス状態に保持される。このため、使用状況に
応じて選択階調数を変更することで、外部記憶回路から
表示制御回路への画像データの伝送における消費電力が
低減されるという効果を奏する。

【００８１】また、外部記憶回路におけるデータ格納領
域のうち選択階調数で表示部に画像を表示させるのに必
要な画像データを格納すべき領域以外の領域（無効領
域）にデータを書き込んだり、そのような無効領域から
データを読み出したりすることが、外部記憶回路内で抑
止される。このため、使用状況に応じて選択階調数を変
更することで、外部記憶回路における消費電力が低減さ
れるという効果を奏する。

【００８２】本発明に従えば、表示制御回路の無効出力
端子は固定レベルまたは高インピーダンス状態に保持さ
れるので、使用状況に応じて選択階調数を変更すること
で、駆動回路に供給されるデジタル画像信号の伝送にお
ける消費電力が低減されるという効果を奏する。

【００８３】また、内部記憶回路におけるデータ格納領
域のうち、選択階調数で表示部に画像を表示させるのに
必要な画像データを格納すべき領域以外の領域（無効領
域）にデータを書き込んだり、そのような無効領域から
データを読み出したりすることが抑止される。このた
め、使用状況に応じて選択階調数を変更することで、内
部記憶回路における消費電力すなわち画像データの書き
込みおよび読み出しにおける消費電力が低減されるとい
う効果を奏する。

【００８４】本願に係る上記以外の効果については、前
述した発明の実施形態の説明より明らかになるので、こ
こでは説明を省略する。

【図面の簡単な説明】

【図１】本発明の第１の実施形態に係る画像表示装置の
構成を示すブロック図。

【図２】第１の実施形態における表示制御回路の構成を
示すブロック図。

【図３】第１の実施形態における表示制御回路の出力制
御回路を示す回路図。

【図４】第１の実施形態において６ビットモードの階調
で画像が表示される場合の信号波形図。

【図５】第１の実施形態において３ビットモードの階調
で画像が表示される場合の信号波形図。

【図６】第１の実施形態において１ビットモードの階調
で画表が示される場合の信号波形図。

【図７】第１の実施形態における信号線駆動回路の入力
部の構成を説明するための回路図。

【図８】第１の実施形態における信号線駆動回路の出力
制御回路の他の構成例を示す回路図。

【図９】第１の実施形態における信号線駆動回路の出力
制御回路において他の構成を採用した場合の信号波形
図。

【図１０】第１の実施形態における信号線駆動回路の出
力制御回路において他の構成を採用した場合の信号波形
図。

【図１１】第１の実施形態における表示制御回路内の表
示メモリの構成を示すブロック図。

【図１２】本発明の第２の実施形態に係る画像表示装置
の要部の構成を示すブロック図。

【図１３】第２の実施形態における記憶回路内の表示メ
モリの構成を示すブロック図。

【符号の説明】

２１ …表示メモリ ２３ …タイミング生成回路（ＴＧ） ２５ …出力制御回路 ６３ …タイミング生成回路 ６５ …出力制御回路（信号線駆動回路向け） ６６ …出力制御回路（記憶回路向け） ７０ …出力制御回路（表示制御回路向け） ７１ …表示メモリ ２００ …表示制御回路 ３００，３００１，３００２ …信号線駆動回路 ４００ …走査線駆動回路 ５００ …液晶パネル ６００ …表示制御回路 ７００ …記憶回路 ７１０〜７１５ …データ格納ブロック Ｔｃ１〜Ｔｃ１８ …（表示制御回路の）出力端子 Ｔｄ１〜Ｔｄ１８ …（信号線駆動回路の）入力端子 ＯＲ，ＯＧ，ＯＢ …デジタル画像信号 ＭＲ，ＭＧ，ＭＢ …メモリ画像信号 ＧＳ１，ＧＳ２ …階調制御信号 ＥＮ …イネーブル端子

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｇ０９Ｇ 3/20 ６４１ Ｇ０９Ｇ 3/20 ６４１Ｐ ６５０ ６５０Ｍ (72)発明者 柳 俊洋 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内 Ｆターム(参考） 2H093 NA16 NA51 ND39 ND60 NE10 5C006 AA22 AC21 AF46 AF51 AF53 AF69 AF85 BB11 BC16 FA47 5C080 AA10 BB05 CC03 DD26 EE29 EE30 FF09 JJ02 JJ03 JJ04 KK07 KK47

Claims (9)

【特許請求の範囲】
1. 【請求項１】 画像データと予め決められた最大階調数
   以下の範囲で階調数を選択するための階調制御情報とを
   受け取り、当該階調制御情報によって選択される階調数
   である選択階調数で、当該画像データの表す画像を画像
   表示部に表示させる階調数可変の画像表示装置であっ
   て、 前記最大階調数に対応するビット数分の画像出力端子を
   有し、当該画像出力端子のうち前記選択階調数に対応す
   る端子である有効出力端子から、前記画像データのうち
   前記選択階調数に対応する画像データをデジタル画像信
   号として出力する表示制御回路と、 前記画像出力端子のそれぞれに接続される端子からなる
   前記ビット数分の画像入力端子を有し、当該画像入力端
   子のうち前記有効出力端子に接続される端子である有効
   入力端子にて前記デジタル画像信号を受け取り、前記デ
   ジタル画像信号に基づき前記画像を表示するための駆動
   信号を前記画像表示部に出力する駆動回路とを備え、 前記表示制御回路は、前記階調制御情報に基づき、前記
   有効出力端子以外の前記画像出力端子である無効出力端
   子を固定レベルまたは高インピーダンス状態に保持する
   出力制御回路を含むことを特徴とする画像表示装置。
2. 【請求項２】 前記出力制御回路は、 前記画像入力端子のいずれかにプルアップ抵抗が接続さ
   れている場合には、当該プルアップ抵抗の接続された前
   記画像入力端子に接続される前記無効出力端子をハイレ
   ベルまたは高インピーダンス状態に保持し、 前記画像入力端子のいずれかにプルダウン抵抗が接続さ
   れている場合には、当該プルダウン抵抗の接続された前
   記画像入力端子に接続される前記無効出力端子をローレ
   ベルまたは高インピーダンス状態に保持することを特徴
   とする、請求項１に記載の画像表示装置。
3. 【請求項３】 前記最大階調数に対応するビット数分の
   データ入力端子および当該ビット数分のデータ出力端子
   を別個に又は入出力兼用で有し、前記画像データを一時
   的に格納する外部記憶回路を更に備え、 前記表示制御回路は、 前記データ入力端子のそれぞれに接続される端子からな
   る前記ビット数分の書込用出力端子と前記データ出力端
   子のそれぞれに接続される端子からなる前記ビット数分
   の読出用入力端子とを、別個に又は入出力兼用で有し、 前記書込用出力端子のうち前記選択階調数に対応する端
   子である書込用有効出力端子を介して前記画像データの
   うち前記選択階調数に対応する画像データを前記外部記
   憶回路に書き込むと共に、前記外部記憶回路に格納され
   ている前記画像データを読み出すメモリ制御回路と、 前記階調制御情報に基づき、前記書込用有効出力端子以
   外の前記書込用出力端子である書込用無効出力端子を固
   定レベルまたは高インピーダンス状態に保持する書込用
   出力制御回路とを更に含むことを特徴とする、請求項１
   に記載の画像表示装置。
4. 【請求項４】 前記最大階調数に対応するビット数分の
   データ入力端子および当該ビット数分のデータ出力端子
   を別個に又は入出力兼用で有し、前記画像データを一時
   的に格納する外部記憶回路を更に備え、 前記表示制御回路は、 前記データ入力端子のそれぞれに接続される端子からな
   る前記ビット数分の書込用出力端子と前記データ出力端
   子のそれぞれに接続される端子からなる前記ビット数分
   の読出用入力端子とを、別個に又は入出力兼用で有し、 前記画像データを前記外部記憶回路に書き込むと共に、
   前記データ出力端子のうち前記選択階調数に対応する端
   子であるデータ有効出力端子を介して、前記外部記憶回
   路に格納された前記画像データのうち前記選択階調数に
   対応する画像データを読み出すメモリ制御回路を更に含
   み、 前記外部記憶回路は、前記階調制御情報に基づき、前記
   データ有効出力端子以外の前記データ出力端子を固定レ
   ベルまたは高インピーダンス状態に保持するデータ出力
   制御回路を更に含むことを特徴とする、請求項１に記載
   の画像表示装置。
5. 【請求項５】 前記画像データを一時的に格納するため
   の外部記憶回路を更に備え、 前記表示制御回路は、前記画像データを前記外部記憶回
   路に書き込むと共に、前記外部記憶回路に格納されてい
   る前記画像データを読み出すメモリ制御回路を更に含
   み、 前記外部記憶回路は、前記階調制御情報に基づき、前記
   外部記憶回路におけるデータ格納領域のうち前記選択階
   調数に対応する前記画像データを格納すべき領域以外の
   領域へのアクセスを抑止するアクセス制限回路を含むこ
   とを特徴とする、請求項１に記載の画像表示装置。
6. 【請求項６】 画像データと予め決められた最大階調数
   以下の範囲で階調数を選択するための階調制御情報とを
   受け取り、当該画像データの表す画像を当該階調制御情
   報によって選択される階調数である選択階調数で表示部
   に表示させるためのデジタル画像信号を当該表示部の駆
   動回路に供給する表示制御回路であって、 前記最大階調数に対応するビット数分の端子であって前
   記デジタル信号を前記駆動回路に供給するための画像出
   力端子と、 前記階調制御情報に基づき、前記画像出力端子のうち前
   記デジタル画像信号を前記駆動回路に供給するために使
   用される端子以外の端子である無効出力端子を固定レベ
   ルまたは高インピーダンス状態に保持する出力制御回路
   とを備えることを特徴とする表示制御回路。
7. 【請求項７】 前記画像データを一時的に格納するため
   の内部記憶回路と、 前記画像データを前記内部記憶回路に書き込むと共に、
   前記内部記憶回路に格納されている前記画像データを読
   み出すメモリ制御回路とを更に備え、 前記内部記憶回路は、前記階調制御情報に基づき、前記
   内部記憶回路におけるデータ格納領域のうち前記選択階
   調数に対応する前記画像データを格納すべき領域以外の
   領域へのアクセスを抑止するアクセス制限回路を有する
   ことを特徴とする、請求項６に記載の表示制御回路。
8. 【請求項８】 前記メモリ制御回路は、前記データ格納
   領域のうち前記画像データを書き込むべき領域および読
   み出すべき領域を指定するためのアドレス信号を生成
   し、 前記内部記憶回路は、 前記最大階調数に対応するビット数に応じた数の部分デ
   ータ格納領域であって独立に選択可能な複数の部分デー
   タ格納領域と、 前記アドレス信号に基づき選択信号を生成し、当該選択
   信号を前記複数の部分データ格納領域のそれぞれに供給
   する選択信号生成回路とを含み、 前記アクセス制限回路は、前記階調制御情報に基づき、
   前記複数の部分データ格納領域のうち前記選択階調数に
   対応する前記画像データを格納すべき部分データ格納領
   域以外の領域に供給される選択信号を全て非アクティブ
   にする選択制限回路を有することを特徴とする、請求項
   ７に記載の表示制御回路
9. 【請求項９】 前記最大階調数に対応するビット数分の
   データ入力端子および当該ビット数分のデータ出力端子
   を別個に又は入出力兼用で有する外部記憶回路に前記画
   像データを書き込むと共に、当該外部記憶回路に格納さ
   れた前記画像データを読み出すためのメモリ制御回路を
   更に含み、 前記データ入力端子のそれぞれに接続される端子からな
   る前記ビット数分の書込用出力端子と前記データ出力端
   子のそれぞれに接続される端子からなる前記ビット数分
   の読出用入力端子とを、別個に又は入出力兼用で有し、 前記階調制御情報に基づき、前記書込用出力端子のうち
   前記選択階調数に対応する端子以外の端子を固定レベル
   または高インピーダンス状態に保持する書込用出力制御
   回路を更に含むことを特徴とする、請求項６に記載の表
   示制御回路。