JP3873336B2 - Semiconductor integrated circuit, and image display apparatus and electronic apparatus using the same - Google Patents

Semiconductor integrated circuit, and image display apparatus and electronic apparatus using the same Download PDF

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Description

【０００１】
【発明の属する技術分野】
本発明は、メモリを内蔵した半導体集積回路並びにそれを用いた応用装置としての表示駆動制御回路、画像表示装置及び電子機器に関する。さらに詳しくは、本発明は、メモリ記憶領域の特定領域についてのリード動作及び／又はライト動作を少ないステップで実行することができる半導体集積回路及びその応用装置に関する。さらには、本発明は、上記特定領域内のメモリセルの記憶データの論理を簡易に反転できる半導体集積回路及びその応用装置に関する。
【０００２】
【背景技術及び発明が解決しようとする課題】
例えば液晶表示装置を例に挙げれば、液晶表示パネルの大型化に伴う画素数の増大により、液晶表示パネルの信号線を駆動する信号線ドライブ回路を、１個の半導体集積回路（信号線ドライブＩＣ）あるいはこれを複数カスケード接続して用いている。信号線ドライブＩＣの使用個数は液晶表示パネルの画素数に応じて選択される。
【０００３】
ところで、この種の液晶表示装置を組み込んで、パーソナルコンピュータ、プロジェクタなどの電子機器を構成する場合に、この電子機器内に設けられたマイクロプロセッシングユニット（ＭＰＵ）が、１個又は複数個の信号線ドライブＩＣブとの間で、制御データ、表示データの入出力を行う必要がある。この場合、ＭＰＵは、他の周辺回路の制御も併せて時分割にて行う必要があるため、信号線ドライブＩＣに対するアクセス回数を少なくし、しかも、表示画面の画質に悪影響を及ぼさないことが望ましい。
【０００４】
ここで、図１０に示すＲＡＭ１００の記憶領域Ａのうちの特定領域Ｂ内のデータを書き換える場合について考察する。図２１は、このデータ書き換え動作に必要なステップを示すフローチャートである。
【０００５】
図２１において、まずカラムアドレスをセットするためのコマンドが、ＭＰＵより信号線ドライブＩＣに入力される（ステップ１）。これに続いて、スタート位置となるカラムアドレスデータ（図１０のカラムアドレス［１０］を指定するデータ）が、ＭＰＵより信号ドライバに入力される（ステップ２）。次に、ロウアドレスをセットするためのコマンドが、ＭＰＵより信号線ドライブＩＣに入力される（ステップ３）。これに続いて、スタート位置となるロウアドレスデータ（図１０のロウアドレス［５］を指定するデータ）が、ＭＰＵより信号ドライバに入力される（ステップ４）。次に、書き込み開始のコマンドが、ＭＰＵより信号線ドライブＩＣに入力され（ステップ５）、これに続いて、１ライン分の表示データがＭＰＵより信号線ドライブＩＣに入力される（ステップ６）。これにより、特定領域Ｂの１ラインのデータ書き換えが実施される。
【０００６】
そして、次ラインの書き換えデータが存在する場合には（ステップ７がＹＥＳ）、ステップ１〜ステップ６が繰り返し実行される。なお、２つライン目以降についてのデータ書き込み動作においては、ステップ１ではスタート位置となるカラムアドレスデータ（図１０のカラムアドレス［１０］を指定するデータ）が再度入力され、ステップ４では順次新たなロウアドレスライン毎に［６］，［７］…と指定される。
【０００７】
図１０のＲＡＭの特定領域Ｂ内と対応する液晶表示パネルの表示領域のみを、白黒で反転させるニーズもある。この場合には、図２１と同様な手順にて特定領域Ｂのメモリセルに記憶されたデータを、ＭＰＵ側にまず読み出す必要がある。この後ＭＰＵは、読み出されたデータ電位とは論理が反転された反転データに処理し、図２１に示す手順に従って特定領域Ｂ内のデータを反転データに書き換えることになる。
【０００８】
このように、図１０に示す特定領域Ｂのデータのリード及び／又はライト動作のために、従来はＭＰＵに多くの動作ステップを負担させていた。
【０００９】
そこで、本発明の目的は、メモリの特定領域のデータのリード及び／又はライト動作を、外部との間でのコマンド又はメモリ記憶用データの入出力のステップ回数を少なくして実行することができる半導体集積回路並びにそれを用いた表示駆動制御回路、画像表示装置及び電子機器を提供することにある。
【００１０】
本発明の他の目的は、メモリセルに記憶されたデータ電位とは論理の反転されたデータを、元のメモリセルに書き換える動作を、外部でのデータ処理に頼らずに実行することができる半導体集積回路並びにそれを用いた表示駆動制御回路、画像表示装置及び電子機器を提供することにある。
【００１１】
【課題を解決するための手段】
請求項１の発明に係る半導体集積回路は、複数行のワード線と複数列のビット線対に接続された複数のメモリセルを有するメモリと、
前記メモリをアクセスするためのスタート位置のカラムアドレスデータが記憶されるカラムアドレスレジスタと、
前記カラムアドレスレジスタから前記カラムアドレスデータがロードされ、カラムクロックに基づいて前記カラムアドレスデータをインクリメント又はディクリメントしてカラムアドレス信号を出力するカラムアドレスカウンタと、
前記カラムアドレス信号をデコードして、そのカラムアドレスに一致する前記ビット線対を選択する信号を出力するカラムアドレスデコーダと、
前記メモリをアクセスするためのスタート位置のロウアドレスデータが記憶されるロウアドレスレジスタと、
前記ロウアドレスレジスタから前記ロウアドレスデータがロードされ、ロウクロックに基づいて前記ロウアドレスデータをインクリメント又はディクリメントしてロウアドレス信号を出力するロウアドレスカウンタと、
前記ロウアドレス信号をデコードして、そのロウアドレスに一致する前記ワード線をアクティブにする信号を出力するロウアドレスデコーダと、
リターンコマンド信号に基づいて、前記カラムアドレスカウンタ及び前記ロウアドレスカウンタの一方のカウンタに、該カウンタに接続された前記カラムアドレスレジスタ又は前記ロウアドレスレジスタの一方より前記カラムアドレスデータ又は前記ロウアドレスデータを再ロードするロード信号を発生する信号発生手段と、
を有することを特徴とする。
【００１２】
請求項１の発明によれば、メモリ記憶領域内の特定領域内のデータをリード・ライトする際には、そのスタート位置に相当するカラムアドレスデータがカラムアドレスレジスタにセットされ、そのスタート位置に相当するロウアドレスがロウアドレスレジスタにセットされる。これらのアドレスデータは、リード・ライト動作前に、カラムアドレスカウンタ及びロウアドレスカウンタにロードされる。本発明は上記のアドレスデータをレジスタにセットすることで、外部の例えばＭＰＵから再度それらのアドレスデータの供給を受ける必要がない。例えば、カラム方向にスキャンする場合には、カラム方向に沿った一ラインについてのデータのリード又はライトが終了した後、リターンコマンド信号に基づいて、カラムアドレスレジスタよりカラムアドレスカウンタにカラムアドレスを再度ロードすればよい。このとき、ロウカウンタは、リターンコマンドに基づいて一つインクリメント又はディクリメントして、次のロウアドレスを発生できる。ロウ方向にスキャンする場合には、ロウ方向に沿った一ラインについてのデータのリード又はライトが終了した後、リターンコマンド信号に基づいて、ロウアドレスレジスタよりロウアドレスカウンタにロウアドレスを再度ロードすればよい。このとき、カラムカウンタは、リターンコマンドに基づいて一つインクリメント又はディクリメントして、次のカラムアドレスを発生できる。このようにすれば、例えば図１０の特定領域Ｂの２ライン目以降のＲＡＭアクセスの前に、図２１のステップ１〜ステップ４の実行を省略できる。
【００１３】
請求項２の発明は、請求項１において、
前記信号発生手段は、前記リターンコマンド信号に加えて、インクリメントクロックが入力され、前記カラムアドレスカウンタ及び前記ロウアドレスカウンタの一方に、前記カラムクロック及び前記ロウクロックの一方のカウントクロックとして前記インクリメントクロックを出力し、かつ、前記リターンコマンド信号に基づいてアクティブとされる前記ロード信号を出力し、前記カラムアドレスカウンタ及び前記ロウアドレスカウンタの他方に、前記カラムクロック及び前記ロウクロックの他方のカウントクロックを、前記リターンコマンド信号に基づいてアクティブとすることを特徴とする。
【００１４】
請求項２の発明によれば、信号発生手段がインクリメントクロックを入力することで、請求項１の発明の実施に必要なカラムアドレスクロック及びロウアドレスクロックを出力することができる。ここで、カウントクロックがアクティブになると、カウンタにてカウントアップ又はカウントダウンされる。
【００１５】
請求項３の発明は、請求項２において、
前記信号発生手段は、カラムアドレスインクリメントモードとロウアドレスインクリメントモードとを切り換えるモード切換信号が入力され、前記モード切換信号に基づいて、前記カラムアドレスレジスタより前記カラムアドレスカウンタに前記カラムアドレスデータをロードさせるカラムアドレスロード信号と、前記ロウアドレスレジスタより前記ロウアドレスカウンタに前記ロウアドレスデータをロードさせロウアドレスロード信号と、のいずれか一方をアクティブとすることを特徴とする。ここで、ロード信号がアクティブになると、レジスタ内のアドレスデータがカウンタにロードされる。
【００１６】
請求項３の発明によれば、カラム方向とロウ方向とでスキャン方向を切り換えることができ、しかも信号発生手段は請求項１の発明の実施に必要なタイミング信号を全て発生することができる。
【００１７】
請求項４の発明は、請求項３において、
前記信号発生手段は、前記モード切換信号により前記カラムアドレスインクリメントモードが設定された時に、前記インクリメントクロックを前記カラムクロックとして出力し、かつ、前記ロウアドレスロード信号をノンアクティブとし、前記リターンコマンド信号に基づいて、前記ロウアドレスクロック及び前記カラムアドレスロード信号をアクティブとすることを特徴とする。
【００１８】
請求項５の発明は、請求項３において、
前記信号発生手段は、前記モード切換信号によりロウアドレスインクリメントモードが設定された時に、前記インクリメントクロックを前記ロウアドレスクロックとして出力し、前記リターンコマンドに基づいて前記カラムアドレスクロック及び前記ロウアドレスロード信号をアクティブとし、前記カラムアドレスロード信号を常時ノンアクティブとすることを特徴とする。
【００１９】
請求項４，５の各発明によれば、信号発生手段が各モードに適合したタイミング信号を発生させることができる。
【００２０】
請求項６の発明は、請求項１乃至５のいずれかにおいて、
データ反転コマンド信号に基づいて、前記カラムアドレスデコーダにて選択された前記ビット線対のうちの一方の反転ビット線を介して、所定のメモリセルに記憶されたデータ電位とは論理が反転された反転データを読み出す手段と、
読み出された前記反転データを、データ読み出し元の前記所定のメモリセルに接続された前記ビット線対の他方のビット線に供給して、前記所定のメモリセルに前記反転データを書き込む手段と、
をさらに有することを特徴とする。
【００２１】
請求項６の発明によれば、反転データの書き換えに際して、２ライン目以降のアドレスセットのために外部からのアドレスデータの転送を受ける必要がないことは、請求項１〜５の発明と同様である。さらに加えて、請求項６の発明の主題によれば、反転データのためのメモリのリード・ライト動作をデータ反転コマンド信号に基づいて実施でき、外部からのコマンド入力を最小限に押さえることができる。しかも、反転データを半導体集積回路内にて生成しているので、外部との間でメモリ記憶データを入出力する必要もない。なお、この請求項６の主題は請求項７にて独立形式で記載されており、この請求項７の発明では、上述の請求項６の主題に基づく効果を奏することができる。
【００２２】
請求項１〜７にて定義された半導体集積回路は、請求項８〜１０にて定義された表示駆動制御回路、画像表示装置及びそれを用いた電子機器での表示データの書き換え制御又は読み出し制御に有効である。
【００２３】
【発明の実施の形態】
以下、本発明を液晶表示装置を備えた電子機器に適用した実施の形態について、図面を参照して具体的に説明する。
【００２４】
（装置全体の制御系の説明）
図１は、液晶表示パネル及びその表示駆動制御回路を含む電子機器を示している。図１において、液晶表示パネル１０は例えば３２０×２４０の画素を備え、３２０本の信号線と２４０本の走査線との交差によって形成される画素位置には、スイッチング素子と液晶層とが直列に接続されて画素が構成される。なお、液晶表示パネル１０は、画素位置の各液晶層に例えばＴＦＴにて代表される３端子型スイッチング素子、あるいはＭＩＭにてして代表される２端子型スイッチング素子を接続したアクティブマトリックス型液晶表示パネルとすることができる。あるいは、単純マトリックス型液晶表示パネルであってもよい。
【００２５】
この液晶表示パネル１０を駆動するためにの表示駆動制御回路は、信号線ドライバ２０、走査線ドライバ３０、電源回路４０及び発振用外付け回路５０を有する。
【００２６】
前記信号線ドライバ（カラムドライバ）２０は、３２０本の信号線にデータ信号を供給するものであり、本実施例では、第１の信号線ドライブＩＣ２２と、第２の信号線ドライブＩＣ２４とを有する。第１の信号線ドライブＩＣ２２は、１〜１６０本目の信号線にデータ信号を供給し、第２の信号線ドライブＩＣ２４は、１６１〜３２０本目の信号線にデータ信号を供給する。なお、本実施例では、最大で４つの信号線ドライブＩＣがカスケード接続可能であり、最大で１６０×４＝６４０本の信号線を駆動できる。
【００２７】
この第１，第２の信号線ドライブＩＣ２２，２４は共に同一の構成を有する。カスケード接続可能な最大４つの信号線ドライブＩＣを第１段〜第４段にて使い分けるために、各ＩＣにＬＲ０，ＬＲ１の２つの外部端子が設けられ、その外部端子に印加される電位の組合せを異ならせている。第１段目の第１の信号線ドライブＩＣ２２は、ＬＲ０端子＝ＬＲ１端子＝Ｌに設定され、第２段目の第２の信号線ドライブＩＣ２４は、ＬＲ０端子＝Ｌ、ＬＲ１端子＝Ｈに設定されている。図１では示していないが、第３段目の信号線ドライブＩＣは、ＬＲ０端子＝Ｈ、ＬＲ１端子＝Ｌに設定され、第４段目の信号線ドライブＩＣは、ＬＲ０端子＝ＨＲ１端子＝Ｈに設定される。
【００２８】
走査線ドライバ（ページドライバ）３０は、２４０本の走査線に走査信号を供給するものであり、本実施例では、第１の走査線ドライブＩＣ３２と、第２の走査線ドライブＩＣ３４とを有する。第１の走査線ドライブＩＣ３２は、１〜１２０本目の走査線に走査信号を供給し、第２の走査線ドライブＩＣ３４は、１２１〜２４０本目の走査線に走査信号を供給する。
【００２９】
信号線ドライバ２０及び走査線ドライバ３０には、電源回路４０より電力が供給され、マイクロプロセッシングユニット（ＭＰＵ）６０より各種コマンド信号及びデータ信号が供給される。
【００３０】
（信号線ドライブＩＣの説明）
次ぎに、共に同一の構成を有する第１，第２の信号線ドライブＩＣ２２，２４の詳細について、図２を参照して説明する。
【００３１】
図２は信号線ドライブＩＣに共通な構成を示している。この信号線ドライブＩＣは、表示データＲＡＭ１００と、この表示データＲＡＭ１００に対して例えば１バイト単位にて表示データのリード・ライト動作を制御するＭＰＵ制御回路１２０と、表示データＲＡＭ１００より例えば４ライン分の表示データを読み出し制御して、４ライン同時選択のＭＬＳ（マルチ・ライン・セレクション）駆動を可能とするＬＣＤ制御回路１３０とを有する。ＩＣ内部のバスライン１１１には、バス接続用端子として、／ＣＳ、Ａ０、／ＲＤ、／ＷＲ、Ｃ８６及び／ＲＥＳが、ＭＰＵインターフェース１１０を介して接続されている。また、このバスライン１００には、バス接続用端子としてさらに、Ｄ７〜Ｄ０が入出力回路１１２を介して接続されている。ＭＰＵインターフェース１１０及び入出力回路１１２を介して入出力される制御データ、表示データは、バスライン１１１を介してバスホールダ１１４にて保持可能である。制御データは、コマンドデコーダ１１６にてデコードされ、ステータス設定回路１１８及びＭＰＵ制御回路１２０へのコマンド信号として用いられる。
【００３２】
ＭＰＵ制御回路１２０は、カラムアドレス制御回路１２２及びＲＡＭ用Ｉ／Ｏバッファ１２４を制御して、表示データを１バイト単位でＲＡＭ１００に対してリード・ライトさせる。
【００３３】
また、ＬＣＤ制御回路１３０は、外部端子ＦＲ、ＣＬ、ＣＡ及びＭ／Ｓと接続され、かつ、内部発振回路１５０と接続されている。このＬＣＤ制御回路１３０は、ラッチ回路１３２、デコード回路１３４を駆動制御して、４ライン分の表示データをＲＡＭ１００より読み出し、液晶表示駆動回路１３６を介して、前述の液晶表示パネル１０の信号線に、ＭＬＳ駆動用のデータ信号を供給する。なお、ページ（ロウ）アドレス制御回路１４０は、ページ（ロウ）アドレスデコーダを有し、ＭＰＵ制御回路１２０及びＬＣＤ制御回路１３０の一方からのページアドレスに基づいて、ＲＡＭ１００の１本のワードラインをアクティブにする。
【００３４】
上述の各端子の説明は下記の通りである。
【００３５】
Ｄ７〜Ｄ０…８ビットの双方向性データバスで、８ビット又は１６ビットの標準的なＭＰＵのデータバスに接続される。
【００３６】
Ａ０…ＭＰＵのアドレスバスの最下位ビットに接続され、入力が「０」の時にはＤ７〜Ｄ０が制御データであることを示し、入力が「１」の時にはＤ７〜Ｄ０が表示データであることを示す。
【００３７】
／ＲＥＳ…リセット信号ＲＥＳの反転信号が入力され、入力が「Ｌ」の時に初期設定される。
【００３８】
／ＣＳ…チップセレクト信号ＣＳの反転信号が入力される。但し、本実施例では、ＭＰＵは複数の信号線ドライブＩＣ２２，２４を一つのＩＣとして認識しているので、チップセレクト反転信号／ＣＳは複数の信号線ドライブＩＣに共通して入力される。従って、／ＣＳへの入力がアクティブのときに、全ての信号線ドライブＩＣでは、Ｄ７〜Ｄ０を介してデータの入出力が可能となる。ただし、後述するように、複数のチップセレクト信号を用いずに、一つの信号線ドライブＩＣのみとの間で確実なデータ入出力を確保する構成が用いられている。一方、／ＣＳへの入力がノンアクティブのときに、全ての信号線ドライブＩＣにてＤ７〜Ｄ０がハイ・インピーダンス状態とされる。
【００３９】
／ＲＤ、／ＷＲ、Ｃ８６…８０系ＭＰＵ接続時と６８系ＭＰＵ接続時とで使い分けされる端子であり、リード、ライトタイミングなどを決定する信号が入力される。
【００４０】
Ｍ／Ｓ…カスケード接続された複数の信号線ドライブＩＣのマスター／スイレブ動作を選択する端子である。信号線ドライブＩＣが１段目に使用される場合がマスター動作であり、このときＭ／Ｓ端子＝Ｈとなる。信号線ドライブＩＣが２段目以降に使用される場合がスレイブ動作であり、このときＭ／Ｓ端子＝Ｌとなる。信号線ドライブＩＣは、マスター動作の時に液晶表示に必要な信号を出力し、スレイブ動作の時に液晶表示に必要な信号を入力することで、液晶表示系の同期がとられる。
【００４１】
ＣＬ…表示クロック入出力端子であり、マスター動作の時にクロックが出力され、スレイブ動作の時にそのクロックが入力される。
【００４２】
ＦＲ…液晶交流化信号の入出力端子であり、マスター動作の時に液晶交流化信号が出力され、スレイブ動作の時にその液晶交流化信号が入力される。
【００４３】
ＣＡ…フレーム走査スタート信号の入出力端子であり、マスター動作の時にフレーム走査スタート信号が出力され、スレイブ動作の時にそのフレーム走査スタート信号が入力される。
【００４４】
ＯＳＣ１〜３…信号線ドライブＩＣが第１段目に使用されるマスター動作の場合に、内部発振回路１５０を動作させるための端子である。この場合、図１に示すように抵抗ＲとキャパシタＣとから成る発振用外付け回路５０が接続され、ｆ＝１／（２．２×Ｃ×Ｒ）（Ｈｚ）のクロックを発振し、内部回路で処理され表示クロックとなる。信号線ドライブＩＣが第２段目以降に使用されるスレイブ動作の場合には、内部発振回路１５０は動作せず、上記の表示クロックがＣＬ端子より入力される。
【００４５】
（ＲＡＭ及びその周辺回路の説明）
本実施例は、４ライン同時選択のＭＬＳ駆動を実施するために、図３（Ａ）に示す液晶表示パネル１０の３２０×２４０画素の表示アドレス空間に対して、一つの信号線ドライブ１Ｃ内のＲＡＭ１００のメモリアドレス空間が図３（Ｂ）に示す通りに異ならせている。図３（Ｂ）のメモリアドレス空間は、ページ方向のメモリセルの数が、２４０（本）÷８（ビット）＝３０個であるのに対して、カラム方向のメモリセルの数は、３２０（本）×８（ビット）÷２（ＩＣの数）＝１２８０個となっている。なお、図３（Ｂ）のメモリアドレス空間において、ページアドレスを［０，１，２…２９］とする。図３（Ｂ）のカラム方向では、本実施例が１バイト単位でデータのリード・ライトを行うため、カラムアドレスの数は、１２８０÷８＝１６０である。本実施例では、第１段目の信号線ドライブＩＣ２２内のＲＡＭ１００のカラムアドレスを［０，１，２，…１５９］とする。第２段目の信号線ドライブＩＣ２４内のＲＡＭ１００のカラムアドレスを［１６０，１６１，…３１９］とする。なお、最大４個の信号線ドライブＩＣをカスケード接続した場合には、カラムアドレス値の最大は［６３９］となる。
【００４６】
図４は、ＲＡＭ１００及びその周辺回路の回路図であり、３０本のワードラインＷＬ１〜ＷＬ３０と、１２８０列のビット線対ＢＬ，／ＢＬにはそれぞれメモリセル１０２が接続されている。
【００４７】
図２に示すＲＡＭ用Ｉ／Ｏバッファ１２４に接続された１６本のバスラインは、図４に示すように、それぞれのカラムスイッチ１０４を介して１２８０列のビット線対ＢＬ，／ＢＬに接続されている。
【００４８】
図２に示すカラムアドレス制御回路１２２は、図４に示す通り、一つのトランスファーゲート１０６に接続された８つのカラムスイッチ１０４を同時にオン・オフするための１６０個のカラムアドレスデコーダ１２２Ａを有する。この各々のカラムアドレスデコーダ１２２Ａは、ＭＰＵ系制御回路１２０からの１０ビットのカラムアドレスと、２つの外部端子ＬＲ０，ＬＲ１の２ビットの論理とをデコードして、８つのカラムスイッチ１０４を同時にオン・オフする。各々のカラムアドレスデコーダ１２２Ａは、マスクＲＯＭとして、各信号ドライブＩＣで共通となっているが、２つの外部端子ＬＲ０，ＬＲ１の設定電位が信号ドライブＩＣ毎に変更されている。これにより、［０〜１５９］の各カラムアドレスを第１段目の信号ドライブＩＣ２２にてデコードでき、［１６０〜３１９］の各カラムアドレスを第２段目の信号ドライブＩＣ２４にてデコードできる。そして、ずれか一つのカラムデコーダ１２２Ａから「Ｌ」が出力されると、インバータ１０８の出力「Ｈ」と、カラムコントロール信号（ＣＡＬＣＴＬ）の信号「Ｈ」とにより、一つのトランスファーゲート１０６がオンされ、それに接続された８つのカラムスイッチ１０４が同時にオンする。
【００４９】
図２に示すラッチ回路１３２は、図４に示す通り、ラッチ信号ＳＥＬＲとその反転信号／ＳＥＬＲによってオン・オフされるスイッチ１３２Ａと、その出力をラッチするラッチ用ゲート回路１３２Ｂとを有する。この構成により、ページアドレス制御回路１４０により例えば第１行目のワードラインＷＬ１がアクティブとされた場合には、ラッチ信号ＳＥＬＲがアクティブとされることで、図３（Ａ）の表示アドレス空間上での第１〜第４ラインに接続された画素データが同時にラッチされる。同様に、ラッチ反転信号／ＳＥＬＲがアクティブの時に、図３（Ａ）の表示アドレス空間上での第５〜第８ラインに接続された画素データが同時にラッチされる。アクティブされるワードラインをページアドレス制御回路１４０にて切り換えることで、全ワードラインに接続されたメモリセル１０２のデータが、４ラインずつ順次ラッチされることになる。
【００５０】
図２に示すデコーダ回路１３４は、４ライン同時選択のＭＬＳ駆動用の信号にデコードするもので、図４に示すＰＲ（デコードのプリチャージ信号）、ＦＲ（液晶交流化信号）及びＦ１，Ｆ２（ＭＬＳパターンを区別するためのフィールド信号）に基づいてラッチ出力をデコードする。
【００５１】
図２に示す液晶駆動回路１３６は、図４に示すように、デコーダ回路１３４の出力と、各種電圧とから、信号線に印加される信号電圧を決定する。
【００５２】
（入出力回路１１２の入出力端をハイインピーダンスとする構成について）
図４に示す１６０個のカラムアドレスデコーダ１２２Ａは、ＲＡＭ１００のデータのリード又はライト時に、それぞれ「Ｌ」を出力するものである。この１６０個のカラムアドレスデコーダ１２２Ａの出力端にはそれぞれ上述のインバータ１０８が設けられ、計１６０個配置されている。
【００５３】
本実施例では、１６０個のカラムアドレスデコーダ１２２Ａの出力に基づいて、ＲＡＭ１００に対してデータのリード・ライトを実施しているか否かをモニタするモニタ回路２００を設けている。
【００５４】
このモニタ回路２００は、１６０個のインバータ１０８の出力がそれぞれベースに印加される１６０個のＮ型トランジスタ２０２と、１本の共通接続線２０４とを有する。
【００５５】
１６０個のＮ型トランジスタ２０２のエミッタはそれぞれ接地され、コレクタは共通接続線２０４に共通接続されている。従って、いずれか一つのカラムアドレスデコーダ１２２Ａより「Ｌ」が出力されると、それに接続された一つのインバータ１０８の出力「Ｈ」により一つのＮ型トランジスタ２０２がオンされ、共通接続線２０４の電位は「Ｌ」（接地電位）となる。
【００５６】
モニタ回路２００はさらに、１６０個のＮ型トランジスタ２０２が接続された共通接続線２０４の最終段に、一つのモニタ用インバータ２０６を有する。このため、信号ドライブＩＣ内のいずれか一つのカラムアドレスデコーダ１２２Ａより「Ｌ」が出力されると、共通接続線２０４の電位が「Ｌ」となり、それがモニタ用インバータ２０６にて反転され、モニタ回路２００の出力として「Ｈ」が得られる。これにより、２つの信号ドライバ２２，２４のいずれかにて、データのリード又はライトを実施しているかがモニタできる。
【００５７】
モニタ回路２００はさらに、共通接続線２０４の電位を「Ｈ」にプリチャージするためのプリチャージ回路２１０を有する。このプリチャージ回路２１０は、２つのＰ型トランジスタ２１４，２１６から成るトランスファゲート２１２を有する。このＰ型トランジスタ２１４，２１６の２つのコレクタは電源電圧ＶＤＤに接続され、２つのエミッタはモニタ用インバータ２０６の入力ラインである共通接続線２０４に接続されている。Ｐ型トランジスタ２１４のベースに、上述のカラムコントロール信号（ＣＡＬＣＴＬ）が入力される。Ｐ型トランジスタ２１６のベースは、モニタ用インバータ２０６の出力ラインに接続されている。このカラムコントロール信号（ＣＡＬＣＴＬ）は、リード又はライト時に「Ｈ」であり、それ以外の時には「Ｌ」である。従って、リード又はライトの前に、カラムコントロール信号（ＣＡＬＣＴＬ）の「Ｌ」により、Ｐ型トランジスタ２１４がオンされ、共通接続線２０４がプリチャージされる。このとき、モニタ用インバータ２１４により「Ｌ」が出力されるので、Ｐ型トランジスタ２１６もオンする。従って、カラムコントロール信号（ＣＡＬＣＴＬ）が「Ｈ」となっても、いずれか一つのカラムデコーダ１２２Ａより「Ｌ」が出力されない限り、Ｐ型トランジスタ２１６によって共通接続線２０４の電位が「Ｈ」に維持される。このようにして、いずれか一つのカラムデコーダ１３６Ａより「Ｌ」が出力されない限り、モニタ回路２００の出力は「Ｌ」となり、誤検出を防止できる。
【００５８】
次ぎに、モニタ回路２００の出力に基づき、図４の入出力回路１１２の入出力端をハイインピーダンスにする一例を図５を参照して説明する。図５は、入出力回路１１２内に設けられたクロックドインバータ２２０を有する出力ポートを示す。このクロックドインバータ２２０のコントロール端子に、コントロール信号ＣＯＮＴとして「Ｈ」を入力させると、ＩＮとは反転された信号がＯＵＴに出力されて、出力可能となる。上述のモニタ回路２００より「Ｈ」が出力されたら、このコントロール信号を「Ｌ」とする。こうすると、クロックドインバータ２２０のＯＵＴはハイインピーダンスとなる。
【００５９】
従って、例えば１段目の信号ドライブＩＣ２２内のＲＡＭ１００のデータをリードしている時には、２段目の信号ドライブＩＣ２４では、モニタ回路２００により、その入出力回路１１２の出力端はハイインピーダンスとされる。このため、１段目の信号ドライブＩＣ２２の入出力回路１１２からのデータ電位が変動することがない。
【００６０】
なお、モニタ回路２００からのモニタ出力信号の論理は、図２のカラムアドレス制御部１２２より出力され、例えばＭＰＵ制御回路１２０、コマンドデコーダ１１６を介してステータス設定回路１１８に入力される。そして、ステータス設定回路１１８が、上述のクロックドインバータ２２０にコントロール信号を出力する。
【００６１】
（ＲＡＭの特定領域のリード・ライトのための構成及び動作について）
図６は、ＲＡＭ１００の周辺駆動回路を示している。図１に示すカラムアドレス制御回路１２２は、図４に示す１６０個のカラムデコーダ１２２Ａを有するカラムアドレスデコード回路１２３Ａに加えて、カラムアドレスカウンタ回路１３２２Ｂを有する。また、図１に示すページ（ロウ）アドレス制御部１４０は、ページアドレスデコード回路１４０Ａとページアドレスカウンタ回路１４０Ｂとを有する。さらに、図１に示すＭＰＵ制御回路１２０は、カラムアドレスカウンタ回路１２３Ｂとページアドレスカウンタ回路１４０Ｂとを制御するクロックコントロール回路１２０Ａを有する。
【００６２】
このクロックコントロール回路１２０Ａ、カラムアドレスカウンタ回路１２３Ｂ、ページアドレスカウンタ回路１４０Ｂの構成の一例を、それぞれ図７、図８、図９にそれぞれ示すが、これについては後述する。
【００６３】
図１０は、ＲＡＭ１００の記憶領域Ａのうちの特定領域Ｂ内へのデータのライト及びリードを行う動作を示し、以下、図１０をも参照して本実施例装置でのＲＡＭ１００をアクセスする機能について説明する。
【００６４】
なお、以下の説明は、８０系のＭＰＵ２０を使用する場合についてである。ここで、８０系のＭＰＵ２０を使用する場合、各端子ＡＯ、／ＲＤ、／ＷＲの組合せにより、下記の通りデータ・アドレスバスの識別を行う。
【００６５】

Figure 0003873336
まず、カラム方向のＲＡＭアクセスの概要について説明すると、後述のカラムアドレスセットコマンドによりセットされたカラムアドレスをスタートアドレスデータ（図１０のカラムアドレス［１０］）として、カラムアドレスカウンタ回路１２３ＢはＲＡＭアクセスの度に自動インクリメントする。なお、本実施例では、後述のカラムアドレス方向セットコマンドにより、自動ディクリメントも可能である。カラムインクリメントモードの場合には、信号ドライブＩＣを最大４個カスケード接続した場合の最終のカラムアドレス［６３９］で、図６のカラムアドレスカウンタ回路１２３Ｂがカウントロックされ、それ以上はイクリメント動作は行われない。ディクリメント動作の場合には、カラムアドレス［０］で図６のカラムアドレスカウンタ回路１２３Ｂがカウントロックされ、それ以上はディクリメント動作は行われない。
【００６６】
次に、ページ（ロウ）方向のＲＡＭアクセスは、ページアドレスセットコマンドによりセットされたページアドレスデータ（図１０の場合のページアドレス［５］）をスタートアドレスとし、ページアドレスカウンタ回路１４０ＢはＲＡＭアクセスの度に自動インクリメントされる。この際、実際のスタート位置は、後述のページアドレス方向セットコマンドにより変更可能である。図６に示すページアドレスカウンタ回路１４０Ｂは、ページアドレスが［２９］を越えた非存在アドレスに対してはカウントロックされ、それ以上インクリメント動作は実施しない。そして、再度、ページアドレスセットを行うことで、カウントロックは解除される。
【００６７】
８０系ＭＰＵインターフェース１１０は、リード時に／ＲＤ端子に「Ｌ」を、ライト時に／ＷＲ端子に「Ｈ」を入力することにより、コマンドが起動する。上述の自動インクリメント（ディクリメント）動作に必要な各種コマンドは下記の通りである。
【００６８】
ページアドレスセットコマンド…このコマンドとそれに続くパラメータにより、ＲＡＭ１００をＭＰＵ側からアクセスする場合のスタート位置のページ（ロウ）アドレスを指定することができる。ページ（ロウ）アドレスデータは５ビットあり、３０ページに対応している。なお、ページアドレスを変更しても、液晶パネル１０の表示が変動することはない。
【００６９】
ページアドレス方向セットコマンド…このコマンドにより、ＲＡＭ１００のページアドレス「０」の位置を反転することができる。従って、ＭＰＵ２０がページ方向に表示データを取り扱う場合、ページアドレスのスキャン方向を反転させることができる。なお、本実施例では、ページアドレスをディクリメントせずに、ページアドレスのスキャン方向を反転することで、実質的にディクリメントと同じ動作を可能としている。これに限らず、カラムアドレスと同様に、ページアドレスをディクリメントする構成を採用しても良い。
【００７０】
カラムアドレスセットコマンド…このコマンドとそれに続くパラメータとにより、ＲＡＭ１００をＭＰＵ２０側からカラム方向にアクセスする場合のアドレスを指定できる。カラムアドレスデータは１０ビットであり、本実施例のドライブＩＣをカラム方向に４個用いた場合の画素数である６４０ドットまで対応している。なお、カラムアドレスを変更しても、液晶パネル１０の表示状態が変化することはない。
【００７１】
カラムアドレス方向セットコマンド…このコマンドにより、カラムアドレスカウンタ回路１２３Ｂの動作（インクリメント又はディクリメント）を指定する。
【００７２】
スキャン方向セレクトコマンド…ＭＰＵ２０がＲＡＭ１００に対して連続アクセスを行う場合に、ページ方向に行うのかカラム方向に行うのかを決定する。
【００７３】
表示データ書き込みコマンド…ＭＰＵ２０がＲＡＭ１００に対してデータを書き込む場合、このコマンドによりデータエントリ状態となる。このコマンドに続けてデータ書き込みを行うことで、ＲＡＭ１００の内容が書き換えられる。
【００７４】
表示データ読み出しコマンド…ＭＰＵ２０がＲＡＭ１００よりデータを読み出す場合、このコマンドによりデータ読み出し状態となる。このコマンドに続けて読み出し動作を行うことで、ＲＡＭ１００の内容が読み出される。
【００７５】
次に、図１１（Ａ）及び図１２を参照して、ＲＡＭ１００の記憶領域Ａのうち、図１０に示す特定領域Ｂに、カラム方向にアクセスしてデータ書き込みを行う動作について説明する。図１２に示すように、予めチップセレクト反転信号／ＣＳが「Ｌ」となり、全てのドライブＩＣが動作可能状態となる。そして、ＡＯ端子の入力が「Ｌ」となり、端子ＤＯ〜Ｄ７にカラムアドレスセットコマンドが入力され、／ＷＲ端子へのクロックが「Ｌ」のときに、図２のバスホールダ１１４に書き込まれる（図１１（Ａ）のステップ１）。このコマンドは、図２のコマンドデコーダ１１６にてデコードされ、ＭＰＵ制御回路１２０にて認識される。このことは、以降に入力されるコマンドについても同様である。
【００７６】
この後、ＡＯ端子に「Ｈ」が入力され、カラムアドレスセットコマンドに引き続いて上位、下位５ビットずつのカラムアドレスデータが、それぞれＤ０〜Ｄ７端子に入力される（図１１（Ａ）のステップ２）。これらのカラムアドレスデータは、図２のバスホールダ１１４、ＭＰＵ制御回路１１０を介して、カラムアドレス制御回路１２２のカラムアドレスカウンタ回路１２３Ｂにロードされる。なお、上位、下位５ビットずつのカラムアドレスは、図１０のカラムスタートアドレス［１０］を指定するためのものである。
【００７７】
ここで、このカラムアドレスデータは、図８に示すカラムアドレスカウンタ回路１２３Ｂのカラムアドレスレジスタ３００，３０２にまずセットされ、次にその後段のカラムアドレスカウンタ３０４，３０６，３０８にロードされる。なお、この図８の構成の詳細については後述する。
【００７８】
ページアドレスについても同様に、ＡＯ端子の入力が「Ｌ」となり、端子ＤＯ〜Ｄ７にページアドレスセットコマンドが入力される（図１１（Ａ）のステップ３）。この後、ＡＯ端子に「Ｈ」が入力され、Ｄ０〜Ｄ７端子に５ビットのページアドレスが入力される（図１１（Ａ）のステップ４）。これらのカラムアドレスデータは、図２のバスホールダ１１４、ＭＰＵ制御回路１１０を介して、ページアドレス制御回路１４０のページアドレスカウンタ回路１４０Ｂにロードされる。この５ビットのページアドレスデータは、図１０のページスタートアドレス［５］を指定するためのものである。
【００７９】
ここで、このページアドレスデータは、図９に示すページアドレスカウンタ回路１４０Ｂのページアドレスレジスタ３２０，３２２にまずセットされ、次にその後段のページアドレスカウンタ３２４，３２６にロードされる。なお、図９の構成の詳細については後述する。
【００８０】
次に、ＡＯ端子に「Ｌ」が入力され、端子Ｄ０〜Ｄ７に書き込み開始コマンドが入力される（図１１（Ａ）のステップ５）。この後、図１０の特定領域Ｂのカラム方向に沿った一ライン分の書き込みデータが端子Ｄ０〜Ｄ７に入力される（図１１（Ａ）のステップ６）。このデータは、図２及び図６のＩ／Ｏバッファ１２４に入力され、カラムアドレスカウンタ回路１２３Ｂにて自動インクリメントされ、かつ、カラムアドレスデコード回路１２３Ａにてデコードされたカラムアドレスに従って、ＲＡＭ１００に書き込まれる。
【００８１】
その後、端子ＡＯが「Ｌ」となって、端子ＤＯ〜Ｄ７にリターンコマンドが入力されると（図１１（Ａ）のステップ７がＹＥＳ）、図１１（Ａ）のステップ５に戻る。本実施例では、上記のカラム及びページアドレスデータを図８及び図９に示すレジスタ３００，３０２，３２０，３２２にセットしているので、ＭＰＵ６０から再度それらのアドレスデータの供給を受ける必要がない。従って、図１１（Ａ）のステップ１〜４を実施する必要はない。この後は、図１１（Ａ）のステップ７の判断がＹＥＳとなる限り、ページアドレスカウンタ回路１４０Ｂにて選択されるワードラインを変えながらステップ５，６を繰り返して、図１０の特定領域Ｂへのデータ書き込みを実施することになる。
【００８２】
次に、図１１（Ｂ）及び図１３を参照して、ＲＡＭ１００の記憶領域Ａのうち、図１０に示す特定領域Ｂに、ページ方向にアクセスしてデータ読み出しを行う動作について説明する。図１３の場合も、図１２と同様に予めチップセレクト反転信号／ＣＳが「Ｌ」となり、全てのドライブＩＣが動作可能状態となる。また、図１３の場合も、図１２と同様にして、カラムスタートアドレス及びページスタートアドレス［１０，５］が指定される（図１１（Ｂ）のステップ１〜４）。
【００８３】
次に、ＡＯ端子に「Ｌ」が入力され、端子Ｄ０〜Ｄ７に読み出し開始コマンドが入力される（図１１（Ｂ）のステップ５）。この後、ＡＯ端子及び／ＷＲ端子への入力は「Ｈ」が維持され、／ＲＤ端子にクロックが入力される。そして、図１０の特定領域Ｂのページ方向に沿った一ライン分の読み出しデータが、端子Ｄ０〜Ｄ７より出力される（図１１（Ｂ）のステップ６）。この読み出しデータは、ページアドレスカウンタ回路１４０Ｂにて自動インクリメントされ、かつ、ページアドレスデコード回路１２３Ａにてデコードされたページアドレスに従って、ＲＡＭ１００より読み出され、図２及び図６のＩ／Ｏバッファ１２４を経由して出力される。
【００８４】
その後、端子ＡＯが「Ｌ」となって、端子ＤＯ〜Ｄ７にリターンコマンドが入力されると（図１１（Ｂ）のステップ７がＹＥＳ）、図１１（Ｂ）のステップ５に戻る。この後は、図１１（Ｂ）のステップ７の判断がＹＥＳとなる限り、図１１（Ａ）と同様にしてステップ５，６を繰り返して、図１０の特定領域Ｂからのデータ読み出しを実施することになる。
【００８５】
次に、上記のデータ書き込み及びデータ読み出しのためのカラムアドレス、ページアドレスの発生について、図７〜図９を参照して説明する。
【００８６】
図７は、図６のクロックコントロール回路１２０Ａの一例を示している。このクロックコントロール回路１２０Ａに入力される情報としては、図７に示す通り、リターンコマンド信号（ＲＥＴＵＲＮ）、インクリメントディレクトリ（ＩＮＣＤＩＲ）の情報及びインクリメントクロック（ＩＮＣＣＬＫ）である。インクリメントディレクトリの情報は、図１２の動作の場合「Ｌ」であり、これはカラムの自動インクリメントを示している。インクリメントクロックは、図２のＭＰＵ制御回路１２０が、／ＷＲ端子又は／ＲＤへの入力クロックに基づいて発生するものである。図１２に動作例では、書き込み開始コマンドの後に入力される書き込みデータと対応して発生している。図１３に動作例では、読み出し開始コマンドの後に出力される読み出しデータと対応して発生している。
【００８７】
図７のクロックコントロール回路１２０Ａからの出力は、カラムクロック（ＣＭＣＬＫ）、ページクロック（ＰＡＣＬＫ）、ページアドレスロード信号（ＰＡＬＯＡＤ）及びカラムアドレスロード信号（ＰＡＬＯＡＤ）である。ここで、カラムクロック（ＣＭＣＬＫ）及びページクロック（ＰＡＣＬＫ）は、「Ｈ」のときにアクティブで、このクロックが入力されるカウンタにてカウントアップ又はカウントダウンされるページアドレスロード信号（ＰＡＬＯＡＤ）及びカラムアドレスロード信号（ＰＡＬＯＡＤ）は、「Ｌ」のときにアクティブで、レジスタからのアドレスデータがカウンタにロードされる。
【００８８】
図１２の動作の場合、インクリメントディレクトリ（ＩＮＣＤＩＲ）の情報が「Ｌ」である。このとき、図７のインクリメントクロック（ＩＮＣＣＬＫ）がそのままカラムクロック（ＣＭＣＬＫ）として出力される。また、図７のページアドレスロード信号（ＰＡＬＯＡＤ）は、図１２に示すとおり常に「Ｈ」となる。さらに、図７のリターンコマンド信号（ＲＥＴＵＲＮ）が「Ｈ」のときに、図１２に示すとおり、ページクロック（ＰＡＣＬＫ）が「Ｈ」となる。また、図７のリターンコマンド信号（ＲＥＴＵＲＮ）が「Ｈ」のときに、図１２に示すとおり、カラムアドレスロード信号（ＣＭＬＯＡＤ）が「Ｌ」となる。
【００８９】
図１３の動作例の場合、インクリメントディレクトリ（ＩＮＣＤＩＲ）の情報が「Ｈ」である。このとき、図７のインクリメントクロック（ＩＮＣＣＬＫ）が、図１３に示すとおり、そのままページクロック（ＰＡＣＬＫ）として出力される。また、図７のカラムアドレスロード信号（ＣＭＬＯＡＤ）は、図１３に示すとおり常に「Ｈ」となる。さらに、図７のリターンコマンド信号（ＲＥＴＵＲＮ）が「Ｈ」のときに、図１３に示すとおり、カラムクロック（ＣＭＣＬＫ）が「Ｈ」となる。また、図７のリターン（ＲＥＴＵＲＮ）が「Ｈ」のときに、図１３に示すとおり、ページアドレスロード信号（ＰＡＬＯＡＤ）が「Ｌ」となる。
【００９０】
次に、図８を参照して、カラムアドレスカウンタ回路１２３Ｂの動作について説明する。図８において、第１のレジスタ３００及び第２のレジスタ３０２が設けられ、その後段には、カスケード接続された第１，第２の４ビットカウンタ３０４，３０６と、２ビットカウンタ３０８とが設けられている。図１１（Ａ）又は図１１（Ｂ）のステップ１，２の実行により、カラムアドレスの下位ビット及び上位ビットが、カラムアドレス書き込みクロックＡＷＣＬＫ１，２の「Ｌ」でレジスタ３００，３０２にそれぞれセットされる。さらに、レジスタ３００，３０２のカラムアドレスデータは、カラムアドレス書き込みクロックＡＷＣＬＫ２の「Ｌ」でカウンタ３０４，３０６，３０８にロードされる。また、カラムアドレスロード信号（ＣＭＬＯＡＤ）が「Ｌ」のとき、カウンタ３０４，３０６，３０８に、レジスタ３００，３０２からのカラムアドレスが再ロードされる。なお、第１の４ビットカウンタ３０４には、カラムアドレスの下位４ビットが、２ビットカウンタ３０８にはカラムアドレスの上位２ビットが、第２の４ビットカウンタ３０６には残りのアドレスがそれぞれロードされる。
【００９１】
そして、第１の４ビットカウンタ３０４はカラムクロック（ＣＭＣＬＫ）をカウントして下位４ビットのカラムアドレスをインクリメントする。第２の４ビットカウンタ３０６及び２ビットカウンタ３０８は、そのカラムアドレスの下位ビット側のカウンタの桁上がりをカラムクロック（ＣＭＣＬＫ）でカウントして、それぞれ対応するビットのカラムアドレスをインクリメントする。
【００９２】
図８において、カラムアドレス［６３９］を検出する第１のアドレスエンド検出器３１０と、カラムアドレス［０］を検出する第２のアドレスエンド検出器３１２とが設けられている。第１，第２のアドレスエンド検出器３１０，３１２の出力は、カラムアドレスが［６３９］，［０］の時にはその一方が「Ｌ」となり、それ以外の時には双方とも「Ｈ」となる。ここで、この第１，第２のアドレス検出器３１０，３１２の出力と、スキャン方向反転信号（ＩＮＶＲＴ）とを入力する論理回路３１４が設けられている。スキャン方向反転信号（ＩＮＶＲＴ）は、カラムアドレス方向セットコマンドが「Ｈ」のときのインクリメントモードの時に「Ｈ」であり、カラムアドレス方向セットコマンドが「Ｌ」のときのディクリメントモードの時に「Ｌ」である。従って、インクリメントモードの時にカラムアドレスが［６３９］に到達した時と、ディクリメントモードの時にカラムアドレスが［０］に到達した時に、論理回路３１４の出力は「Ｌ」となる。そして、論理回路３１４の出力が「Ｌ」のとき、第１，第２の４ビットカウンタ３０４，３０６と、２ビットカウンタ３０８に入力されるクロックは「Ｌ」となり、カウントロックされる。ただし、再度カラムアドレスがロードされることで、このカウンタロックは解除される。
【００９３】
次に、図９を参照して、ページアドレスカウンタ回路１４０Ｂの動作について説明する。図９において、第３のレジスタ３２０及び第４のレジスタ３２２が設けられ、その後段には、カスケード接続された第３の４ビットカウンタ３２４と、１ビットカウンタ３２６とが設けられている。図１１（Ａ）又は図１１（Ｂ）のステップ１，２の実行により、ページアドレスの下位４ビット及び上位１ビットがレジスタ３２０，３２２にそれぞれセットされる。さらに、レジスタ３２０，３２２のページアドレスデータは、カウンタ３２４，３２６にロードされる。また、ページアドレスロード信号（ＰＡＬＯＡＤ）が「Ｌ」のとき、レジスタ３２０，３２２のページアドレスデータがカウンタ３２４，３２６に再ロードされる。なお、第３の４ビットカウンタ３２４には、ページアドレスの下位４ビットが、１ビットカウンタ３２６にはページアドレスの上位１ビットがそれぞれロードされる。
【００９４】
そして、第３の４ビットカウンタ３２４はページクロック（ＰＡＣＬＫ）をカウントして下位４ビットのページアドレスをインクリメントする。１ビットカウンタ３２６は、第３の４ビットカウンタ３２４の桁上がりをページクロック（ＰＡＣＬＫ）でカウントして、上位１ビットのページアドレスをインクリメントする。
【００９５】
図９において、ページアドレス［２９］を検出する第３アドレスエンド検出器３２８が設けられている。第３のアドレスエンド検出器３２８の出力は、ページアドレスが［２９］以上の時に「Ｌ」となり、それ以外の時には必ず「Ｈ」となる。従って、ページアドレスが［２９］に到達した以降では、カウンタ３２４，３２６に入力されるクロックは「Ｌ」となり、カウントロックされる。ただし、再度ページアドレスがロードされることで、このカウンタロックは解除される。
【００９６】
（リード・モディファイ・ライト動作について）
本実施例のドライブＩＣ２２，２４は、ＭＰＵ２０よりリード・モディファイ・ライトコマンドが入力されることで、図４のメモリセル１０２よりビットライン／ＢＬより反転データを読み出し、この反転データをビットラインＢＬを介して元のメモリセル１０２に書き込む、リード・モディファイ・ライト動作が可能である。この機能により、ＭＰＵ２０でのデータ処理を行わなくても、例えば図１０に示す特定領域Ｂ内のデータを反転して、液晶パネル１０上にて特定エリアのみを反転表示することができる。
【００９７】
このために、例えばＩ／Ｏバッファ１２４内には、図１４に示す回路が、図４に示すデータライン線対ＤＬ，／ＤＬ毎に設けられている。図１４に示すデータラインＤＬＯ，／ＤＬ０は、図４に示す１６本のデータラインＤＬ０，／ＤＬ０，ＤＬ１，／ＤＬ１，ＤＬ２，…／ＤＬ７のうちの１組を示している。このデータラインＤＬ０，／ＤＬ０は、カラムスイッチ１０４を介してそれぞれ図４のビット線対ＢＬ１，／ＢＬ１に接続されるものである。
【００９８】
図１４に示すデータラインＤＬ０には、並列接続されたライト入力ライン４１０及びリード出力ライン４２０を介して、ラッチ回路４００が接続されている。このラッチ回路４００はバスライン１１１を経由して、図２に示す入出力回路の端子Ｄ０に接続される。ラッチ回路４００は、例えば２つのインバータＩＮＶ１，２にて構成することができる。また、図１４に示すデータライン／ＤＬ０は、第１のクロックドインバータ４１０とインバータＩＮＶ３との間にて、ライト入力ライン４１０に接続されている。さらに、図１４に示すデータライン／ＤＬ０は、反転出力ライン４３０を介してラッチ回路４００にも接続されている。
【００９９】
本実施例装置では、上述した通常のデータ書き込み動作を実施する場合には、ライト入力ライン４１０を経由して書き込みデータが入力される。また、通常のデータ読み出し動作を実施する場合には、リード出力ライン４２０を経由して読み出しデータが出力される。そして、リード・モディファィ・ライト動作を実施する場合には、反転出力ライン４３０より読み出した反転データをラッチ回路４００にてラッチし、この反転データをライト入力ライン４１０を経由して入力する。こうすることで、メモリセル１０２のデータを反転している。
【０１００】
ライト入力ライン４１０には、第１のクロックドインバータ４１２とインバータＩＮＶ３が設けられ、リード出力ライン４２０には、第２のクロックドインバータ４２２とインバータＩＮＶ４が設けられている。
【０１０１】
第１のクロックドインバータ４１２に入力される第１のクロックＣＬ１は、通常のデータ書き込み動作と、リード・モディファィ・ライト動作時に「Ｈ」となる。そして、この第１のクロックドインバータ４１２は、第１のクロックＣＬ１が「Ｈ」の時に、入力されたデータの論理を反転して出力する。この第１のクロックドインバータ４１２の出力は、インバータＩＮＶ３にて再度反転される。従って、ライト入力ライン４１０は、通常の書き込み動作時に、図２の入出力回路１１２の端子Ｄ０からの入力データを、そのデータ論理を維持して伝達することができる。また、このライト入力ライン４１０は、リード・モディファイ・ライト動作時に、ラッチ回路４００にてラッチされた反転データを、そのデータ論理を維持してデータラインＤＬ０に伝達することができる。また、リード・モディファイ・ライト動作時にラッチ回路４００にてラッチされた反転データは、第１のクロックドインバータ４１０にて反転された後に、データライン／ＤＬ０に伝達される。
【０１０２】
リード出力ライン４２０に設けられた第２のクロックドインバータ４１２は、通常のデータ読み出し時に「Ｈ」となる第２のクロックＣＬ２に基づいて、入力データを反転して出力する。ビット線ＢＬ０、データラインＤＬ０を介して読み出されるデータは、インバータＩＮＶ４及び第２のクロツクドインバータ４２２にてそれぞれ反転されるため、ビット線ＢＬ０でのデータ論理を維持して出力される。
【０１０３】
反転出力ライン４３０に設けられた第３のクロックドインバータ４３２は、リード・モディアァイ・ライト動作時に「Ｈ」となる第３のクロックＣＬ３に基づいて、入力データを反転して出力する。ビット線／ＢＬ０、データライン／ＤＬ０を介して読み出される反転データは、インバータＩＮＶ５及び第３のクロックドインバータ４３２にてそれぞれ反転されるため、ビット線／ＢＬ０でのデータ論理を維持して出力され、ラッチ回路４００にてラッチされる。
【０１０４】
図１０に示す特定領域Ｂ内のデータについてリード・モディファイ・ライト動作する場合のタイミングチャートを図１５に示す。図１５の動作を図１２及び図１３の通常のデータライト及びデータリード動作の場合と比較すると、図１５の場合にはカラムアドレス及びページアドレスセット後に、端子ＤＯ〜Ｄ７を介してデータを入出力する必要はなく、ドライブＩＣ内でのデータ処理が可能である。このため、図１５に示す動作の場合には、ページアドレス値が入力された後に、リード・モディファイ・ライトコマンドが端子Ｄ０〜Ｄ７に入力される。このコマンド入力により、図１５に示すインクリメントクロック（ＩＮＣＣＬＫ）が発生する。また、図１５の動作例ではインクリメントディレクトリ（ＩＮＣＤＩＲ）の情報が「Ｌ」であるから、図７のクロックコントロール回路１２０Ａより、図１２の動作例と同じカラムクロック（ＣＭＣＬＫ）、ページクロック（ＰＡＣＬＫ）、カラムアドレスロード信号（ＣＭＬＯＡＤ）及びページアドレスロード信号（ＰＡＬＯＡＤ）が、図１５に示すとおり発生する。これにより、図１０の特定領域Ｂ内のデータを反転データに書き換えることができる。
【０１０５】
（電子機器の説明）
上述の実施例の液晶表示装置を用いて構成される電子機器は、図１６に示す表示情報出力源１０００、表示情報処理回路１００２、表示駆動回路１００４、液晶パネルなどの表示パネル１００６、クロック発生回路１００８及び電源回路１０１０を含んで構成される。表示情報出力源１０００は、ＲＯＭ、ＲＡＭなどのメモリ、テレビ信号を同調して出力する同調回路などを含んで構成され、クロック発生回路１００８からのクロックに基づいて、ビデオ信号などの表示情報を出力する。表示情報処理回路１００２は、クロック発生回路１００８からのクロックに基づいて表示情報を処理して出力する。この表示情報処理回路１００２は、例えば増幅・極性反転回路、相展開回路、ローテーション回路、ガンマ補正回路あるいはクランプ回路等を含むことができる。表示駆動回路１００４は、走査側駆動回路及びデータ側駆動回路を含んで構成され、液晶パネル１００６を表示駆動する。表示駆動回路１００４中のデータ側駆動回路が、上述の信号線ドライブＩＣ２２，２４を含んでいる。電源回路１０１０は、上述の各回路に電力を供給する。
【０１０６】
このような構成の電子機器として、図１７に示す液晶プロジェクタ、図１８に示すマルチメディア対応のパーソナルコンピュータ（ＰＣ）及びエンジニアリング・ワークステーション（ＥＷＳ）、図１９に示すページャ、あるいは携帯電話、ワードプロセッサ、テレビ、ビューファインダ型又はモニタ直視型のビデオテープレコーダ、電子手帳、電子卓上計算機、カーナビゲーション装置、ＰＯＳ端末、タッチパネルを備えた装置などを挙げることができる。
【０１０７】
図１７に示す液晶プロジェクタは、透過型液晶パネルをライトバルブとして用いた投写型プロジェクタであり、例えば３板プリズム方式の光学系を用いている。 図１７において、プロジェクタ１１００では、白色光源のランプユニット１１０２から射出された投写光がライトガイド１１０４の内部で、複数のミラー１１０６および２枚のダイクロイックミラー１１０８によってＲ、Ｇ、Ｂの３原色に分けられ、それぞれの色の画像を表示する３枚の液晶パネル１１１０Ｒ、１１１０Ｇおよび１１１０Ｂに導かれる。そして、それぞれの液晶パネル１１１０Ｒ、１１１０Ｇおよび１１１０Ｂによって変調された光は、ダイクロイックプリズム１１１２に３方向から入射される。ダイクロイックプリズム１１１２では、レッドＲおよびブルーＢの光が９０°曲げられ、グリーンＧの光が直進するので各色の画像が合成され、投写レンズ１１１４を通してスクリーンなどにカラー画像が投写される。
【０１０８】
図１８に示すパーソナルコンピュータ１２００は、キーボード１２０２を備えた本体部１２０４と、液晶表示画面１２０６とを有する。
【０１０９】
図１９に示すページャ１３００は、金属製フレーム１３０２内に、液晶表示基板１３０４、バックライト１３０６ａを備えたライトガイド１３０６、回路基板１３０８、第１，第２のシールド板１３１０，１３１２、２つの弾性導電体１３１４，１３１６、及びフィルムキャリアテープ１３１８を有する。２つの弾性導電体１３１４，１３１６及びフィルムキャリアテープ１３１８は、液晶表示基板１３０４と回路基板１３０８とを接続するものである。
【０１１０】
ここで、液晶表示基板１３０４は、２枚の透明基板１３０４ａ，１３０４ｂの間に液晶を封入したもので、これにより少なくともドットマトリクス型の液晶表示パネルが構成される。一方の透明基板に、図１６に示す駆動回路１００４、あるいはこれに加えて表示情報処理回路１００２を形成することができる。液晶表示基板１３０４に搭載されない回路は、液晶表示基板の外付け回路とされ、図１９の場合には回路基板１３０８に搭載できる。
【０１１１】
図１９はページャの構成を示すものであるから、液晶表示基板１３０４以外に回路基板１３０８が必要となるが、電子機器用の一部品として液晶表示装置が使用される場合であって、透明基板に表示駆動回路などが搭載される場合には、その液晶表示装置の最小単位は液晶表示基板１３０４である。あるいは、液晶表示基板１３０４を筺体としての金属フレーム１３０２に固定したものを、電子機器用の一部品である液晶表示装置として使用することもできる。さらに、バックライト式の場合には、金属製フレーム１３０２内に、液晶表示基板１３０４と、バックライト１３０６ａを備えたライトガイド１３０６とを組み込んで、液晶表示装置を構成することができる。これらに代えて、図２０に示すように、液晶表示基板１３０４を構成する２枚の透明基板１３０４ａ，１３０４ｂの一方に、金属の導電膜が形成されたポリイミドテープ１３２２に、信号線ドライブＩＣなどのＩＣチップ１３２４を実装したＴＣＰ（Ｔａｐｅ Ｃａｒｒｉｅｒ Ｐａｃｋａｇｅ）１３２０を接続して、電子機器用の一部品である液晶表示装置として使用することもできる。
【０１１２】
なお、本発明は上記実施例に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。例えば、本発明は上述の各種の液晶パネルの駆動に適用されるものに限らず、エレクトロルミネッセンス、プラズマディスプレー装置にも適用可能である。
【０１１３】
【図面の簡単な説明】
【図１】本発明を適用した液晶表示装置を含む電子機器のブロック図である。
【図２】図１に示す信号線ドライバの構成を示すブロック図である。
【図３】（Ａ）は図１の液晶表示パネルの表示空間アドレスを示す概略説明図であり、（Ｂ）は図１に示す信号線ドライブＩＣ内のＲＡＭの画素アドレスを示す概略説明図である。
【図４】図２に示すＲＡＭ及びその周辺回路を示す回路図である。
【図５】図２に示す入出力回路のクロックドインバータを示す概略説明図である。
【図６】図２に示すＲＡＭの駆動回路のブロック図である。
【図７】図６に示すクロックコントロール回路の回路図である。
【図８】図６に示すカラムカウンタの回路図である。
【図９】図６に示すページカウンタの回路図である。
【図１０】図６に示すＲＡＭの記憶領域のうちの特定領域のデータ書き換え動作を説明するための概略説明図である。
【図１１】図１１（Ａ）、（Ｂ）は、図１０の特定領域内のデータの書き込み及び読み出し動作を説明するためのフローチャートである。
【図１２】図１１（Ａ）に示すデータ書き込み動作のタイミングチャートである。
【図１３】図１１（Ｂ）に示すデータ読み出し動作のタイミングチャートである。
【図１４】リード・モディファイ・ライト動作を実施するための回路図である。
【図１５】リード・モディファイ・ライト動作のタイミングチャートである。
【図１６】本発明が適用される電子機器のブロック図である。
【図１７】本発明が適用されるプロジェクタの概略説明図である。
【図１８】本発明が適用されるパーソナルコンピュータの外観図である。
【図１９】本発明が適用されるページャの分解斜視図である。
【図２０】外付け回路を備えた画像表示装置の一例を示す概略説明図である。
【図２１】図１０の特定領域のデータ書き換え動作に従来必要であった手順を示すフローチャートである。
【符号の説明】
１０ 液晶表示パネル
２０ 信号線ドライバ
２２ 第１の信号線ドライブＩＣ
２４ 第２の信号線ドライブＩＣ
３０ 走査線ドライバ
３２、３４ 走査線ドライブＩＣ
４０ 電源回路
５０ 発振用外付け回路
６０ ＭＰＵ
１００ 表示データＲＡＭ
１０２ メモリセル
１０４ カラムスイッチ
１０６ トランスファーゲート
１０８ インバータ
１１０ ＭＰＵインターフェース
１１１ バスライン
１１２ 入出力回路
１１４ バスホールダ
１１６ コマンドデコーダ
１１８ ステータス設定回路
１２０ ＭＰＵ制御回路
１２０Ａ クロックコントロール回路
１２２ カラムアドレス制御回路
１２２Ａ カラムアドレスデコーダ
１２３Ａ カラムアドレスデコーダ回路
１２３Ｂ カラムアドレスカウンタ回路
１２４ Ｉ／Ｏバッファ
１３０ ＬＣＤ制御回路
１３２ ラッチ回路
１３４ デコード回路
１３６ 液晶駆動回路
１４０ ページアドレス制御回路
１４０Ａ ページ（ロウ）アドレスデコーダ回路
１４０Ｂ ページアドレスカウンタ回路
１５０ 内部発振回路
２００ モニタ回路
２０２ Ｎ型トランジスタ
２０４ 共通接続線
２０６ モニタ用インバータ
２１０ プリチャージ回路
２１２ トランスファーゲート
２１４，２１６ Ｐ型トランジスタ
３００、３０２ カラムアドレスレジスタ
３０４〜３０８ カラムアドレスカウンタ
３１０ 第１のアドレスエンド検出器
３１２ 第２のアドレスエンド検出器
３２０、３２２ ページアドレスレジスタ
３２４、３２６ ページ（ロウ）アドレスカウンタ
３２８ 第３のアドレスエンド検出器
４００ ラッチ回路
４１０ ライト入力ライン
４１２ 第１のクロックドインバータ
４２０ リード出力ライン
４２２ 第２のクロックドインバータ
４３０ 反転出力ライン
４３２ 第３のクロックドインバータ[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor integrated circuit having a built-in memory, a display drive control circuit, an image display device, and an electronic apparatus as an application device using the semiconductor integrated circuit. More specifically, the present invention relates to a semiconductor integrated circuit capable of executing a read operation and / or a write operation for a specific area of a memory storage area with a small number of steps, and an application apparatus thereof. Furthermore, the present invention relates to a semiconductor integrated circuit capable of easily inverting the logic of data stored in a memory cell in the specific area and its application device.
[0002]
[Background Art and Problems to be Solved by the Invention]
For example, taking a liquid crystal display device as an example, a signal line drive circuit for driving a signal line of a liquid crystal display panel is increased by one semiconductor integrated circuit (signal line drive IC) due to an increase in the number of pixels accompanying an increase in the size of the liquid crystal display panel. Or a plurality of these in cascade connection. The number of signal line drive ICs used is selected according to the number of pixels of the liquid crystal display panel.
[0003]
By the way, when this type of liquid crystal display device is incorporated to constitute an electronic device such as a personal computer or a projector, a microprocessing unit (MPU) provided in the electronic device has one or more signal lines. It is necessary to input / output control data and display data to / from the drive IC. In this case, the MPU needs to control other peripheral circuits in a time-sharing manner. Therefore, it is desirable that the number of accesses to the signal line drive IC is reduced and that the image quality of the display screen is not adversely affected. .
[0004]
Here, a case where data in the specific area B in the storage area A of the RAM 100 shown in FIG. 10 is rewritten will be considered. FIG. 21 is a flowchart showing the steps necessary for this data rewrite operation.
[0005]
In FIG. 21, first, a command for setting a column address is input from the MPU to the signal line drive IC (step 1). Subsequently, column address data (data specifying column address [10] in FIG. 10) serving as a start position is input from the MPU to the signal driver (step 2). Next, a command for setting a row address is input from the MPU to the signal line drive IC (step 3). Subsequently, row address data (data specifying row address [5] in FIG. 10) serving as a start position is input from the MPU to the signal driver (step 4). Next, a write start command is input from the MPU to the signal line drive IC (step 5). Subsequently, display data for one line is input from the MPU to the signal line drive IC (step 6). As a result, data rewriting of one line in the specific area B is performed.
[0006]
If there is rewrite data for the next line (step 7 is YES), steps 1 to 6 are repeatedly executed. In the data write operation for the second and subsequent lines, the column address data (data specifying the column address [10] in FIG. 10) as the start position is input again in step 1, and new data is sequentially added in step 4. [6], [7]... Are designated for each row address line.
[0007]
There is also a need to invert only the display area of the liquid crystal display panel corresponding to the specific area B of the RAM of FIG. In this case, it is necessary to first read data stored in the memory cells in the specific area B to the MPU side in the same procedure as in FIG. After that, the MPU processes the inverted data in which the logic is inverted from the read data potential, and rewrites the data in the specific area B to the inverted data according to the procedure shown in FIG.
[0008]
Thus, conventionally, many operation steps are imposed on the MPU for the data read and / or write operation of the specific area B shown in FIG.
[0009]
SUMMARY OF THE INVENTION Therefore, an object of the present invention is to execute data read and / or write operations in a specific area of a memory with a reduced number of input / output steps of commands or memory storage data with the outside. It is an object to provide a semiconductor integrated circuit, a display drive control circuit, an image display device, and an electronic apparatus using the semiconductor integrated circuit.
[0010]
Another object of the present invention is a semiconductor capable of performing an operation of rewriting data whose logic is inverted from a data potential stored in a memory cell to the original memory cell without relying on external data processing. An object of the present invention is to provide an integrated circuit, a display drive control circuit, an image display device, and an electronic apparatus using the integrated circuit.
[0011]
[Means for Solving the Problems]
A semiconductor integrated circuit according to the invention of claim 1 includes a memory having a plurality of memory cells connected to a plurality of rows of word lines and a plurality of columns of bit lines;
A column address register for storing column address data of a start position for accessing the memory;
A column address counter that is loaded with the column address data from the column address register and outputs a column address signal by incrementing or decrementing the column address data based on a column clock;
A column address decoder that decodes the column address signal and outputs a signal for selecting the bit line pair that matches the column address;
A row address register for storing row address data at a start position for accessing the memory;
A row address counter that is loaded with the row address data from the row address register and that increments or decrements the row address data based on a row clock and outputs a row address signal;
A row address decoder that decodes the row address signal and outputs a signal that activates the word line that matches the row address;
Based on the return command signal, one of the column address counter and the row address counter receives the column address data or the row address data from one of the column address register or the row address register connected to the counter. Signal generating means for generating a load signal for reloading;
It is characterized by having.
[0012]
According to the first aspect of the present invention, when data in a specific area in the memory storage area is read / written, column address data corresponding to the start position is set in the column address register and corresponds to the start position. The row address to be set is set in the row address register. These address data are loaded into the column address counter and the row address counter before the read / write operation. In the present invention, by setting the address data in the register, it is not necessary to receive the address data again from an external MPU, for example. For example, when scanning in the column direction, after reading or writing data for one line along the column direction, the column address is reloaded from the column address register to the column address counter based on the return command signal. do it. At this time, the row counter can increment or decrement by one based on the return command to generate the next row address. When scanning in the row direction, after reading or writing of data for one line in the row direction is completed, the row address is reloaded from the row address register to the row address counter based on the return command signal. Good. At this time, the column counter can increment or decrement by one based on the return command to generate the next column address. In this way, for example, the execution of steps 1 to 4 in FIG. 21 can be omitted before the RAM access from the second line onward in the specific area B in FIG.
[0013]
The invention of claim 2 is the invention according to claim 1,
The signal generating means receives an increment clock in addition to the return command signal, and supplies the increment clock to one of the column address counter and the row address counter as one count clock of the column clock and the row clock. And outputting the load signal that is activated based on the return command signal, the other of the column address counter and the row address counter, the other count clock of the column clock and the row clock, It is characterized by being activated based on the return command signal.
[0014]
According to the second aspect of the present invention, the column address clock and the row address clock necessary for implementing the first aspect of the invention can be output when the signal generating means inputs the increment clock. Here, when the count clock becomes active, the counter counts up or down.
[0015]
The invention of claim 3 is the invention of claim 2,
The signal generating means receives a mode switching signal for switching between a column address increment mode and a row address increment mode, and loads the column address data from the column address register to the column address counter based on the mode switching signal. One of the column address load signal and the row address load signal is loaded from the row address register to the row address counter and activated. Here, when the load signal becomes active, the address data in the register is loaded into the counter.
[0016]
According to the invention of claim 3, the scanning direction can be switched between the column direction and the row direction, and the signal generating means can generate all timing signals necessary for carrying out the invention of claim 1.
[0017]
The invention of claim 4 is the invention according to claim 3,
The signal generating means outputs the increment clock as the column clock when the column address increment mode is set by the mode switching signal, makes the row address load signal inactive, and sets the return command signal as the return command signal. Based on this, the row address clock and the column address load signal are activated.
[0018]
The invention of claim 5 is the invention of claim 3,
The signal generating means outputs the increment clock as the row address clock when the row address increment mode is set by the mode switching signal, and outputs the column address clock and the row address load signal based on the return command. The column address load signal is always inactive, and the column address load signal is always inactive.
[0019]
According to the inventions of claims 4 and 5, the signal generating means can generate a timing signal suitable for each mode.
[0020]
A sixth aspect of the present invention provides the method according to any one of the first to fifth aspects,
Based on a data inversion command signal, the logic of the data potential stored in a predetermined memory cell is inverted through one of the bit line pairs selected by the column address decoder. Means for reading the inverted data;
Means for supplying the read inverted data to the other bit line of the bit line pair connected to the predetermined memory cell from which data is read, and writing the inverted data to the predetermined memory cell;
It further has these.
[0021]
According to the invention of claim 6, it is not necessary to receive transfer of address data from the outside for the address set for the second and subsequent lines when reversing the inverted data, as in the inventions of claims 1 to 5. is there. In addition, according to the subject of the present invention, the read / write operation of the memory for the inverted data can be performed based on the data inverted command signal, and the command input from the outside can be minimized. . In addition, since the inverted data is generated in the semiconductor integrated circuit, it is not necessary to input / output memory storage data to / from the outside. The subject matter of claim 6 is described in an independent form in claim 7, and the invention of claim 7 can achieve the effects based on the subject matter of claim 6 described above.
[0022]
The semiconductor integrated circuit defined in claims 1 to 7 is a display drive control circuit, an image display device defined in claims 8 to 10 and an electronic device using the display data rewrite control or read control. It is effective for.
[0023]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments in which the present invention is applied to an electronic apparatus including a liquid crystal display device will be specifically described with reference to the drawings.
[0024]
(Explanation of the control system of the entire device)
FIG. 1 shows an electronic device including a liquid crystal display panel and a display drive control circuit thereof. In FIG. 1, the liquid crystal display panel 10 includes, for example, 320 × 240 pixels, and a switching element and a liquid crystal layer are arranged in series at pixel positions formed by intersections of 320 signal lines and 240 scanning lines. Connected to form a pixel. The liquid crystal display panel 10 is an active matrix liquid crystal display in which a three-terminal switching element represented by, for example, a TFT or a two-terminal switching element represented by an MIM is connected to each liquid crystal layer at a pixel position. Can be a panel. Alternatively, a simple matrix type liquid crystal display panel may be used.
[0025]
The display drive control circuit for driving the liquid crystal display panel 10 includes a signal line driver 20, a scanning line driver 30, a power supply circuit 40, and an external oscillation circuit 50.
[0026]
The signal line driver (column driver) 20 supplies data signals to 320 signal lines. In this embodiment, the signal line driver (column driver) 20 includes a first signal line drive IC 22 and a second signal line drive IC 24. . The first signal line drive IC 22 supplies a data signal to the first to 160th signal lines, and the second signal line drive IC 24 supplies a data signal to the 161st to 320th signal lines. In this embodiment, a maximum of four signal line drive ICs can be cascade-connected, and a maximum of 160 × 4 = 640 signal lines can be driven.
[0027]
Both the first and second signal line drive ICs 22 and 24 have the same configuration. In order to properly use up to four signal line drive ICs that can be cascaded in the first to fourth stages, each IC is provided with two external terminals LR0 and LR1, and combinations of potentials applied to the external terminals. Are different. The first signal line drive IC 22 in the first stage is set to LR0 terminal = LR1 terminal = L, and the second signal line drive IC 24 in the second stage is set to LR0 terminal = L and LR1 terminal = H. Has been. Although not shown in FIG. 1, the third-stage signal line drive IC is set to LR0 terminal = H and the LR1 terminal = L, and the fourth-stage signal line drive IC is set to LR0 terminal = HR1 terminal = H. Set to
[0028]
The scanning line driver (page driver) 30 supplies scanning signals to 240 scanning lines, and in this embodiment, has a first scanning line drive IC 32 and a second scanning line drive IC 34. The first scanning line drive IC 32 supplies a scanning signal to the first to 120th scanning lines, and the second scanning line drive IC 34 supplies a scanning signal to the 121st to 240th scanning lines.
[0029]
Power is supplied from the power supply circuit 40 to the signal line driver 20 and the scanning line driver 30, and various command signals and data signals are supplied from the microprocessing unit (MPU) 60.
[0030]
(Description of signal line drive IC)
Next, details of the first and second signal line drive ICs 22 and 24 having the same configuration will be described with reference to FIG.
[0031]
FIG. 2 shows a configuration common to the signal line drive IC. The signal line drive IC includes a display data RAM 100, an MPU control circuit 120 for controlling the display data read / write operation with respect to the display data RAM 100, for example, in units of 1 byte, and for example, four lines from the display data RAM 100 And an LCD control circuit 130 that enables display data to be read and controlled so that 4-line simultaneous selection MLS (multi-line selection) driving is possible. To the bus line 111 inside the IC, / CS, A0, / RD, / WR, C86 and / RES are connected via the MPU interface 110 as bus connection terminals. Further, D7 to D0 are further connected to the bus line 100 via input / output circuits 112 as bus connection terminals. Control data and display data input / output via the MPU interface 110 and the input / output circuit 112 can be held by the bus holder 114 via the bus line 111. The control data is decoded by the command decoder 116 and used as a command signal to the status setting circuit 118 and the MPU control circuit 120.
[0032]
The MPU control circuit 120 controls the column address control circuit 122 and the RAM I / O buffer 124 to read / write display data to / from the RAM 100 in units of 1 byte.
[0033]
The LCD control circuit 130 is connected to the external terminals FR, CL, CA, and M / S, and is connected to the internal oscillation circuit 150. The LCD control circuit 130 drives and controls the latch circuit 132 and the decode circuit 134, reads display data for four lines from the RAM 100, and transmits the display data to the signal lines of the liquid crystal display panel 10 through the liquid crystal display drive circuit 136. , MLS drive data signals are supplied. The page (row) address control circuit 140 has a page (row) address decoder, and activates one word line of the RAM 100 based on the page address from one of the MPU control circuit 120 and the LCD control circuit 130. To.
[0034]
The description of each terminal described above is as follows.
[0035]
D7 to D0: An 8-bit bidirectional data bus connected to an 8-bit or 16-bit standard MPU data bus.
[0036]
A0... Connected to the least significant bit of the MPU address bus. When the input is “0”, D7 to D0 are control data. When the input is “1”, D7 to D0 are display data. Show.
[0037]
/ RES: Initialized when an inverted signal of the reset signal RES is input and the input is “L”.
[0038]
/ CS: An inverted signal of the chip select signal CS is input. However, in this embodiment, since the MPU recognizes the plurality of signal line drive ICs 22 and 24 as one IC, the chip select inversion signal / CS is input in common to the plurality of signal line drive ICs. Accordingly, when the input to / CS is active, all signal line drive ICs can input / output data via D7 to D0. However, as will be described later, a configuration is used in which reliable data input / output is ensured only with one signal line drive IC without using a plurality of chip select signals. On the other hand, when the input to / CS is inactive, D7 to D0 are set to a high impedance state in all signal line drive ICs.
[0039]
/ RD, / WR, C86... These terminals are selectively used when the 80-series MPU is connected and when the 68-series MPU is connected, and signals for determining read and write timings are input.
[0040]
M / S is a terminal for selecting a master / slave operation of a plurality of signal line drive ICs connected in cascade. The master operation is when the signal line drive IC is used in the first stage, and at this time, the M / S terminal = H. The case where the signal line drive IC is used in the second and subsequent stages is a slave operation, and at this time, the M / S terminal = L. The signal line drive IC outputs a signal necessary for liquid crystal display during the master operation and inputs a signal necessary for liquid crystal display during the slave operation, thereby synchronizing the liquid crystal display system.
[0041]
CL is a display clock input / output terminal, which outputs a clock during the master operation and inputs the clock during the slave operation.
[0042]
FR is an input / output terminal for a liquid crystal alternating signal, and the liquid crystal alternating signal is output during the master operation, and the liquid crystal alternating signal is input during the slave operation.
[0043]
CA: An input / output terminal for a frame scan start signal. The frame scan start signal is output during the master operation, and the frame scan start signal is input during the slave operation.
[0044]
OSC 1 to 3 are terminals for operating the internal oscillation circuit 150 when the signal line drive IC is in the master operation used in the first stage. In this case, as shown in FIG. 1, an oscillation external circuit 50 comprising a resistor R and a capacitor C is connected, and a clock of f = 1 / (2.2 × C × R) (Hz) is oscillated. It is processed by the circuit and becomes a display clock. In the case of a slave operation in which the signal line drive IC is used after the second stage, the internal oscillation circuit 150 does not operate and the display clock is input from the CL terminal.
[0045]
(Description of RAM and its peripheral circuits)
In the present embodiment, in order to perform MLS driving with simultaneous selection of four lines, the display address space of 320 × 240 pixels of the liquid crystal display panel 10 shown in FIG. The memory address space of the RAM 100 is different as shown in FIG. In the memory address space of FIG. 3B, the number of memory cells in the page direction is 240 (lines) ÷ 8 (bits) = 30, whereas the number of memory cells in the column direction is 320 ( Book) × 8 (bits) ÷ 2 (number of ICs) = 1280. In the memory address space of FIG. 3B, the page address is [0, 1, 2,... 29]. In the column direction of FIG. 3B, since the present embodiment reads and writes data in units of 1 byte, the number of column addresses is 1280 ÷ 8 = 160. In this embodiment, the column address of the RAM 100 in the first-stage signal line drive IC 22 is [0, 1, 2,... 159]. The column address of the RAM 100 in the second-stage signal line drive IC 24 is [160, 161,... 319]. When a maximum of four signal line drive ICs are connected in cascade, the maximum column address value is [639].
[0046]
FIG. 4 is a circuit diagram of the RAM 100 and its peripheral circuits. A memory cell 102 is connected to each of 30 word lines WL1 to WL30 and bit line pairs BL and / BL in 1280 columns.
[0047]
The 16 bus lines connected to the RAM I / O buffer 124 shown in FIG. 2 are connected to the bit line pairs BL and / BL of 1280 columns via the respective column switches 104 as shown in FIG. ing.
[0048]
The column address control circuit 122 shown in FIG. 2 has 160 column address decoders 122A for simultaneously turning on / off the eight column switches 104 connected to one transfer gate 106, as shown in FIG. Each of the column address decoders 122A decodes the 10-bit column address from the MPU system control circuit 120 and the 2-bit logic of the two external terminals LR0 and LR1, and simultaneously turns on the eight column switches 104. Turn off. Each column address decoder 122A is common to each signal drive IC as a mask ROM, but the set potentials of the two external terminals LR0 and LR1 are changed for each signal drive IC. Thereby, each column address [0-159] can be decoded by the first-stage signal drive IC 22, and each column address [160-319] can be decoded by the second-stage signal drive IC 24. When “L” is output from only one column decoder 122A, one transfer gate 106 is turned on by the output “H” of the inverter 108 and the signal “H” of the column control signal (CALCTL). The eight column switches 104 connected thereto are turned on simultaneously.
[0049]
As shown in FIG. 4, the latch circuit 132 shown in FIG. 2 has a latch signal SELR and a switch 132A that is turned on / off by its inverted signal / SELR, and a latch gate circuit 132B that latches its output. With this configuration, for example, when the word line WL1 in the first row is activated by the page address control circuit 140, the latch signal SELR is activated, so that the display address space in FIG. Pixel data connected to the first to fourth lines are simultaneously latched. Similarly, when the latch inversion signal / SELR is active, the pixel data connected to the fifth to eighth lines in the display address space of FIG. 3A are simultaneously latched. By switching the activated word line by the page address control circuit 140, the data in the memory cells 102 connected to all the word lines are sequentially latched by four lines.
[0050]
The decoder circuit 134 shown in FIG. 2 decodes the signal for MLS driving with simultaneous selection of four lines. PR (decode precharge signal), FR (liquid crystal alternating signal) and F1, F2 (shown in FIG. 4) The latch output is decoded based on a field signal for distinguishing MLS patterns.
[0051]
The liquid crystal drive circuit 136 shown in FIG. 2 determines the signal voltage applied to the signal line from the output of the decoder circuit 134 and various voltages as shown in FIG.
[0052]
(Regarding a configuration in which the input / output terminal of the input / output circuit 112 has high impedance)
The 160 column address decoders 122A shown in FIG. 4 each output “L” when reading or writing data in the RAM 100. The above-described inverters 108 are provided at the output ends of the 160 column address decoders 122A, respectively, and a total of 160 inverters are arranged.
[0053]
In this embodiment, a monitor circuit 200 is provided for monitoring whether or not data is being read / written to / from the RAM 100 based on the outputs of the 160 column address decoders 122A.
[0054]
This monitor circuit 200 has 160 N-type transistors 202 to which the outputs of 160 inverters 108 are respectively applied to the bases, and one common connection line 204.
[0055]
The emitters of the 160 N-type transistors 202 are grounded, and the collectors are commonly connected to the common connection line 204. Accordingly, when “L” is output from any one of the column address decoders 122 A, one N-type transistor 202 is turned on by the output “H” of one inverter 108 connected thereto, and the potential of the common connection line 204 is set. Becomes “L” (ground potential).
[0056]
The monitor circuit 200 further includes one monitor inverter 206 at the final stage of the common connection line 204 to which 160 N-type transistors 202 are connected. Therefore, when “L” is output from any one of the column address decoders 122A in the signal drive IC, the potential of the common connection line 204 becomes “L”, which is inverted by the monitor inverter 206, and is monitored. “H” is obtained as the output of the circuit 200. As a result, it is possible to monitor whether one of the two signal drivers 22 and 24 is reading or writing data.
[0057]
The monitor circuit 200 further includes a precharge circuit 210 for precharging the potential of the common connection line 204 to “H”. The precharge circuit 210 has a transfer gate 212 composed of two P-type transistors 214 and 216. Two collectors of the P-type transistors 214 and 216 are connected to the power supply voltage VDD, and two emitters are connected to a common connection line 204 which is an input line of the monitor inverter 206. The column control signal (CALCTL) is input to the base of the P-type transistor 214. The base of the P-type transistor 216 is connected to the output line of the monitor inverter 206. The column control signal (CALCTL) is “H” at the time of reading or writing, and “L” at other times. Therefore, the P-type transistor 214 is turned on and the common connection line 204 is precharged by “L” of the column control signal (CALCTL) before reading or writing. At this time, since “L” is output by the monitoring inverter 214, the P-type transistor 216 is also turned on. Therefore, even if the column control signal (CALCTL) becomes “H”, the potential of the common connection line 204 is maintained at “H” by the P-type transistor 216 unless “L” is output from any one of the column decoders 122A. Is done. In this way, unless “L” is output from any one of the column decoders 136A, the output of the monitor circuit 200 is “L”, and erroneous detection can be prevented.
[0058]
Next, an example in which the input / output terminal of the input / output circuit 112 of FIG. 4 is set to high impedance based on the output of the monitor circuit 200 will be described with reference to FIG. FIG. 5 shows an output port having a clocked inverter 220 provided in the input / output circuit 112. When “H” is input as the control signal CONT to the control terminal of the clocked inverter 220, a signal inverted from IN is output to OUT and can be output. When “H” is output from the monitor circuit 200, the control signal is set to “L”. As a result, OUT of the clocked inverter 220 becomes high impedance.
[0059]
Therefore, for example, when data in the RAM 100 in the first-stage signal drive IC 22 is being read, the output terminal of the input / output circuit 112 is set to high impedance by the monitor circuit 200 in the second-stage signal drive IC 24. . Therefore, the data potential from the input / output circuit 112 of the first stage signal drive IC 22 does not fluctuate.
[0060]
The logic of the monitor output signal from the monitor circuit 200 is output from the column address control unit 122 in FIG. 2 and is input to the status setting circuit 118 via the MPU control circuit 120 and the command decoder 116, for example. Then, the status setting circuit 118 outputs a control signal to the clocked inverter 220 described above.
[0061]
(Configuration and operation for read / write of specific area of RAM)
FIG. 6 shows a peripheral drive circuit of the RAM 100. The column address control circuit 122 shown in FIG. 1 has a column address counter circuit 1322B in addition to the column address decode circuit 123A having 160 column decoders 122A shown in FIG. The page (row) address control unit 140 shown in FIG. 1 includes a page address decoding circuit 140A and a page address counter circuit 140B. Further, the MPU control circuit 120 shown in FIG. 1 includes a clock control circuit 120A that controls the column address counter circuit 123B and the page address counter circuit 140B.
[0062]
Examples of the configuration of the clock control circuit 120A, the column address counter circuit 123B, and the page address counter circuit 140B are shown in FIGS. 7, 8, and 9, respectively, which will be described later.
[0063]
FIG. 10 shows the operation of writing and reading data into the specific area B of the storage area A of the RAM 100. Hereinafter, with reference to FIG. 10 as well, the function of accessing the RAM 100 in the apparatus of the present embodiment. explain.
[0064]
The following description is for the case where the 80-series MPU 20 is used. Here, when the 80-series MPU 20 is used, the data / address bus is identified by the combination of the terminals AO, / RD, and / WR as follows.
[0065]
Figure 0003873336
First, the outline of the RAM access in the column direction will be described. The column address counter circuit 123B uses the column address set by a column address set command described later as start address data (column address [10] in FIG. 10). Auto increment every time. In this embodiment, automatic decrement is also possible by a column address direction set command described later. In the column increment mode, the column address counter circuit 123B in FIG. 6 is count-locked at the final column address [639] when a maximum of four signal drive ICs are cascade-connected, and the increment operation is performed beyond that. Absent. In the case of the decrement operation, the column address counter circuit 123B of FIG. 6 is count-locked with the column address [0], and no further decrement operation is performed.
[0066]
Next, the RAM access in the page (row) direction uses the page address data (page address [5] in FIG. 10) set by the page address set command as a start address, and the page address counter circuit 140B performs RAM access. It is automatically incremented every time. At this time, the actual start position can be changed by a page address direction set command described later. The page address counter circuit 140B shown in FIG. 6 is count-locked with respect to a nonexistent address whose page address exceeds [29], and no further increment operation is performed. Then, the page lock setting is performed again to release the count lock.
[0067]
The 80-system MPU interface 110 starts a command by inputting “L” to the / RD terminal at the time of reading and “H” to the / WR terminal at the time of writing. Various commands necessary for the above-described automatic increment (decrement) operation are as follows.
[0068]
Page address set command: This command and subsequent parameters can specify the page (row) address of the start position when the RAM 100 is accessed from the MPU side. The page (row) address data has 5 bits and corresponds to 30 pages. Even if the page address is changed, the display on the liquid crystal panel 10 does not fluctuate.
[0069]
Page address direction set command: This command can reverse the position of the page address “0” in the RAM 100. Therefore, when the MPU 20 handles display data in the page direction, the scan direction of the page address can be reversed. In this embodiment, substantially the same operation as decrement is possible by inverting the scan direction of the page address without decrementing the page address. The present invention is not limited to this, and a configuration in which the page address is decremented similarly to the column address may be employed.
[0070]
Column address set command: This command and subsequent parameters can be used to specify an address when the RAM 100 is accessed in the column direction from the MPU 20 side. The column address data is 10 bits and supports up to 640 dots, which is the number of pixels when four drive ICs of this embodiment are used in the column direction. Even if the column address is changed, the display state of the liquid crystal panel 10 does not change.
[0071]
Column address direction set command: This command designates the operation (increment or decrement) of the column address counter circuit 123B.
[0072]
Scan direction select command: When the MPU 20 performs continuous access to the RAM 100, it determines whether to perform in the page direction or in the column direction.
[0073]
Display data write command... When the MPU 20 writes data to the RAM 100, this command enters a data entry state. By writing data following this command, the contents of the RAM 100 are rewritten.
[0074]
Display data read command: When the MPU 20 reads data from the RAM 100, a data read state is entered by this command. By performing a read operation following this command, the contents of the RAM 100 are read.
[0075]
Next, with reference to FIGS. 11A and 12, an operation of writing data by accessing the specific area B shown in FIG. 10 in the storage area A of the RAM 100 in the column direction will be described. As shown in FIG. 12, the chip select inversion signal / CS is set to “L” in advance, and all the drive ICs are in an operable state. When the input to the AO terminal becomes “L”, the column address set command is input to the terminals DO to D7, and the clock to the / WR terminal is “L”, the data is written to the bus holder 114 in FIG. (A) Step 1). This command is decoded by the command decoder 116 in FIG. 2 and recognized by the MPU control circuit 120. The same applies to commands input thereafter.
[0076]
Thereafter, “H” is input to the AO terminal, and the column address data of upper 5 bits and lower 5 bits are respectively input to the D0 to D7 terminals following the column address set command (step 2 in FIG. 11A). ). These column address data are loaded into the column address counter circuit 123B of the column address control circuit 122 via the bus holder 114 and the MPU control circuit 110 in FIG. Note that the column address for each of the upper and lower 5 bits is for designating the column start address [10] in FIG.
[0077]
Here, the column address data is first set in the column address registers 300 and 302 of the column address counter circuit 123B shown in FIG. 8, and then loaded into the subsequent column address counters 304, 306, and 308. Details of the configuration of FIG. 8 will be described later.
[0078]
Similarly, for the page address, the input at the AO terminal becomes “L”, and the page address set command is input to the terminals DO to D7 (step 3 in FIG. 11A). Thereafter, “H” is input to the AO terminal, and a 5-bit page address is input to the D0 to D7 terminals (step 4 in FIG. 11A). These column address data are loaded into the page address counter circuit 140B of the page address control circuit 140 via the bus holder 114 and the MPU control circuit 110 in FIG. This 5-bit page address data is for designating the page start address [5] in FIG.
[0079]
Here, the page address data is first set in the page address registers 320 and 322 of the page address counter circuit 140B shown in FIG. 9, and then loaded into the page address counters 324 and 326 in the subsequent stages. Details of the configuration of FIG. 9 will be described later.
[0080]
Next, “L” is input to the AO terminal, and a write start command is input to the terminals D0 to D7 (step 5 in FIG. 11A). Thereafter, write data for one line along the column direction of the specific region B in FIG. 10 is input to the terminals D0 to D7 (step 6 in FIG. 11A). This data is input to the I / O buffer 124 of FIGS. 2 and 6, automatically incremented by the column address counter circuit 123B, and written to the RAM 100 according to the column address decoded by the column address decode circuit 123A. .
[0081]
Thereafter, when the terminal AO becomes “L” and a return command is input to the terminals DO to D7 (YES in step 7 in FIG. 11A), the process returns to step 5 in FIG. In this embodiment, since the column and page address data are set in the registers 300, 302, 320, and 322 shown in FIGS. 8 and 9, it is not necessary to receive supply of those address data from the MPU 60 again. Therefore, it is not necessary to perform steps 1 to 4 in FIG. After this, as long as the determination in step 7 of FIG. 11A is YES, steps 5 and 6 are repeated while changing the word line selected by the page address counter circuit 140B, to the specific area B of FIG. The data writing is performed.
[0082]
Next, with reference to FIGS. 11B and 13, an operation of reading data by accessing the specific area B shown in FIG. 10 in the storage area A of the RAM 100 in the page direction will be described. Also in the case of FIG. 13, similarly to FIG. 12, the chip select inversion signal / CS is set to “L” beforehand, and all the drive ICs are in an operable state. Also in the case of FIG. 13, the column start address and the page start address [10, 5] are designated in the same manner as in FIG. 12 (steps 1 to 4 in FIG. 11B).
[0083]
Next, “L” is input to the AO terminal, and a read start command is input to the terminals D0 to D7 (step 5 in FIG. 11B). Thereafter, the input to the AO terminal and the / WR terminal is maintained at “H”, and the clock is input to the / RD terminal. Then, read data for one line along the page direction of the specific region B in FIG. 10 is output from the terminals D0 to D7 (step 6 in FIG. 11B). The read data is automatically incremented by the page address counter circuit 140B and read from the RAM 100 in accordance with the page address decoded by the page address decoding circuit 123A, and is read from the I / O buffer 124 of FIGS. Is output via.
[0084]
Thereafter, when the terminal AO becomes “L” and a return command is input to the terminals DO to D7 (YES in step 7 in FIG. 11B), the process returns to step 5 in FIG. Thereafter, as long as the determination in step 7 in FIG. 11B is YES, steps 5 and 6 are repeated in the same manner as in FIG. 11A to read data from the specific area B in FIG. It will be.
[0085]
Next, generation of a column address and a page address for the above data writing and data reading will be described with reference to FIGS.
[0086]
FIG. 7 shows an example of the clock control circuit 120A of FIG. As shown in FIG. 7, information input to the clock control circuit 120A includes a return command signal (RETURN), information on the increment directory (INDIR), and an increment clock (INCCLK). The information of the increment directory is “L” in the case of the operation of FIG. 12, and this indicates the automatic increment of the column. The increment clock is generated by the MPU control circuit 120 of FIG. 2 based on the input clock to the / WR terminal or / RD. In the operation example shown in FIG. 12, it is generated corresponding to the write data input after the write start command. In the operation example shown in FIG. 13, the error occurs in correspondence with the read data output after the read start command.
[0087]
Outputs from the clock control circuit 120A in FIG. 7 are a column clock (CMCLK), a page clock (PACLK), a page address load signal (PALOAD), and a column address load signal (PALOAD). Here, the column clock (CMCLK) and the page clock (PACLK) are active when “H”, and the page address load signal (PALOAD) and the column address counted up or down by the counter to which this clock is input. The load signal (PALOAD) is active when “L”, and the address data from the register is loaded into the counter.
[0088]
In the case of the operation of FIG. 12, the information in the increment directory (INCDIR) is “L”. At this time, the increment clock (INCCLK) in FIG. 7 is output as it is as the column clock (CMCLK). Further, the page address load signal (PALOAD) in FIG. 7 is always “H” as shown in FIG. Further, when the return command signal (RETURN) in FIG. 7 is “H”, the page clock (PACLK) becomes “H” as shown in FIG. When the return command signal (RETURN) in FIG. 7 is “H”, the column address load signal (CMLOAD) becomes “L” as shown in FIG.
[0089]
In the case of the operation example of FIG. 13, the information of the increment directory (INCDIR) is “H”. At this time, the increment clock (INCCLK) in FIG. 7 is output as it is as the page clock (PACLK) as shown in FIG. Further, the column address load signal (CMLOAD) in FIG. 7 is always “H” as shown in FIG. Further, when the return command signal (RETURN) in FIG. 7 is “H”, the column clock (CMCLK) becomes “H” as shown in FIG. When the return (RETURN) in FIG. 7 is “H”, the page address load signal (PALOAD) becomes “L” as shown in FIG.
[0090]
Next, the operation of the column address counter circuit 123B will be described with reference to FIG. In FIG. 8, a first register 300 and a second register 302 are provided, and cascaded first and second 4-bit counters 304 and 306 and a 2-bit counter 308 are provided in the subsequent stage. ing. 11A or 11B, the lower and upper bits of the column address are set in the registers 300 and 302 by “L” of the column address write clocks AWCLK 1 and 2, respectively. The Further, the column address data of the registers 300 and 302 are loaded to the counters 304, 306, and 308 at “L” of the column address write clock AWCLK2. When the column address load signal (CMLOAD) is “L”, the column addresses from the registers 300 and 302 are reloaded into the counters 304, 306, and 308. The first 4-bit counter 304 is loaded with the lower 4 bits of the column address, the 2-bit counter 308 is loaded with the upper 2 bits of the column address, and the second 4-bit counter 306 is loaded with the remaining addresses. The
[0091]
The first 4-bit counter 304 counts the column clock (CMCLK) and increments the lower 4-bit column address. The second 4-bit counter 306 and the 2-bit counter 308 count the carry of the counter on the lower bit side of the column address with the column clock (CMCLK), and increment the column address of the corresponding bit.
[0092]
In FIG. 8, a first address end detector 310 that detects a column address [639] and a second address end detector 312 that detects a column address [0] are provided. One of the outputs of the first and second address end detectors 310 and 312 is “L” when the column address is [639] and [0], and both are “H” otherwise. Here, a logic circuit 314 for inputting the outputs of the first and second address detectors 310 and 312 and the scan direction inversion signal (INVRT) is provided. The scan direction inversion signal (INVRT) is “H” in the increment mode when the column address direction set command is “H”, and “L” in the decrement mode when the column address direction set command is “L”. Is. Accordingly, when the column address reaches [639] in the increment mode and when the column address reaches [0] in the decrement mode, the output of the logic circuit 314 becomes “L”. When the output of the logic circuit 314 is “L”, the clocks input to the first and second 4-bit counters 304 and 306 and the 2-bit counter 308 are “L” and are count-locked. However, this counter lock is released by loading the column address again.
[0093]
Next, the operation of the page address counter circuit 140B will be described with reference to FIG. In FIG. 9, a third register 320 and a fourth register 322 are provided, and a cascaded third 4-bit counter 324 and a 1-bit counter 326 are provided in the subsequent stage. By executing Steps 1 and 2 in FIG. 11A or FIG. 11B, the lower 4 bits and the upper 1 bit of the page address are set in the registers 320 and 322, respectively. Further, the page address data of the registers 320 and 322 is loaded into the counters 324 and 326. When the page address load signal (PALOAD) is “L”, the page address data in the registers 320 and 322 is reloaded into the counters 324 and 326. The third 4-bit counter 324 is loaded with the lower 4 bits of the page address, and the 1-bit counter 326 is loaded with the upper 1 bit of the page address.
[0094]
The third 4-bit counter 324 counts the page clock (PACLK) and increments the lower 4-bit page address. The 1-bit counter 326 counts the carry of the third 4-bit counter 324 with the page clock (PACLK) and increments the page address of the upper 1 bit.
[0095]
In FIG. 9, a third address end detector 328 for detecting the page address [29] is provided. The output of the third address end detector 328 is “L” when the page address is [29] or higher, and is always “H” otherwise. Therefore, after the page address reaches [29], the clocks input to the counters 324 and 326 are “L” and are count-locked. However, the counter lock is released when the page address is loaded again.
[0096]
(Read / modify / write operation)
The drive ICs 22 and 24 of this embodiment read inversion data from the bit line / BL from the memory cell 102 in FIG. 4 when a read-modify-write command is input from the MPU 20, and the inversion data is read from the bit line BL. Thus, it is possible to perform a read-modify-write operation to write to the original memory cell 102. With this function, for example, the data in the specific area B shown in FIG. 10 can be inverted and only the specific area can be inverted on the liquid crystal panel 10 without performing data processing in the MPU 20.
[0097]
Therefore, for example, in the I / O buffer 124, the circuit shown in FIG. 14 is provided for each data line line pair DL, / DL shown in FIG. Data lines DLO, / DL0 shown in FIG. 14 indicate one set of 16 data lines DL0, / DL0, DL1, / DL1, DL2,... / DL7 shown in FIG. The data lines DL0 and / DL0 are connected to the bit line pair BL1 and / BL1 in FIG.
[0098]
A latch circuit 400 is connected to the data line DL0 shown in FIG. 14 via a write input line 410 and a read output line 420 connected in parallel. The latch circuit 400 is connected to the terminal D0 of the input / output circuit shown in FIG. The latch circuit 400 can be composed of, for example, two inverters INV1 and INV2. The data line / DL0 shown in FIG. 14 is connected to the write input line 410 between the first clocked inverter 410 and the inverter INV3. Further, the data line / DL0 shown in FIG. 14 is also connected to the latch circuit 400 via the inverted output line 430.
[0099]
In the present embodiment apparatus, when the above-described normal data write operation is performed, write data is input via the write input line 410. When a normal data read operation is performed, read data is output via the read output line 420. When the read-modify-write operation is performed, the inverted data read from the inverted output line 430 is latched by the latch circuit 400, and the inverted data is input via the write input line 410. In this way, the data in the memory cell 102 is inverted.
[0100]
The write input line 410 is provided with a first clocked inverter 412 and an inverter INV3, and the read output line 420 is provided with a second clocked inverter 422 and an inverter INV4.
[0101]
The first clock CL1 input to the first clocked inverter 412 becomes “H” during a normal data write operation and a read-modify-write operation. The first clocked inverter 412 inverts and outputs the logic of the input data when the first clock CL1 is “H”. The output of the first clocked inverter 412 is inverted again by the inverter INV3. Therefore, the write input line 410 can transmit the input data from the terminal D0 of the input / output circuit 112 of FIG. 2 while maintaining its data logic during a normal write operation. The write input line 410 can transmit the inverted data latched by the latch circuit 400 to the data line DL0 while maintaining the data logic during the read-modify-write operation. The inverted data latched by the latch circuit 400 during the read-modify-write operation is inverted by the first clocked inverter 410 and then transmitted to the data line / DL0.
[0102]
The second clocked inverter 412 provided in the read output line 420 inverts and outputs the input data based on the second clock CL2 that becomes “H” during normal data reading. Since data read via the bit line BL0 and the data line DL0 are inverted by the inverter INV4 and the second clocked inverter 422, respectively, the data logic on the bit line BL0 is maintained and output.
[0103]
The third clocked inverter 432 provided on the inverting output line 430 inverts and outputs the input data based on the third clock CL3 that becomes “H” during the read-modify-write operation. Inverted data read via the bit line / BL0 and the data line / DL0 are inverted by the inverter INV5 and the third clocked inverter 432, respectively, and are output while maintaining the data logic on the bit line / BL0. And latched by the latch circuit 400.
[0104]
FIG. 15 shows a timing chart in the case where the read-modify-write operation is performed on the data in the specific area B shown in FIG. 15 is compared with the normal data write and data read operations of FIGS. 12 and 13, in the case of FIG. 15, data is input / output via the terminals DO to D7 after the column address and page address are set. There is no need to do this, and data processing in the drive IC is possible. For this reason, in the case of the operation shown in FIG. 15, after the page address value is input, the read-modify-write command is input to the terminals D0 to D7. By this command input, an increment clock (INCCLK) shown in FIG. 15 is generated. In addition, in the operation example of FIG. 15, the information of the increment directory (INCDIR) is “L”, so that the same clocks as the column clock (CMCLK) and page clock (PACLK) of the operation example of FIG. The column address load signal (CMLOAD) and the page address load signal (PALOAD) are generated as shown in FIG. Thereby, the data in the specific area B of FIG. 10 can be rewritten to the inverted data.
[0105]
(Description of electronic equipment)
An electronic device configured using the liquid crystal display device of the above-described embodiment includes a display information output source 1000, a display information processing circuit 1002, a display driving circuit 1004, a display panel 1006 such as a liquid crystal panel, and a clock generation circuit shown in FIG. 1008 and the power supply circuit 1010 are comprised. The display information output source 1000 is configured to include a memory such as a ROM and a RAM, a tuning circuit that tunes and outputs a television signal, and outputs display information such as a video signal based on the clock from the clock generation circuit 1008. To do. The display information processing circuit 1002 processes display information based on the clock from the clock generation circuit 1008 and outputs it. The display information processing circuit 1002 can include, for example, an amplification / polarity inversion circuit, a phase expansion circuit, a rotation circuit, a gamma correction circuit, or a clamp circuit. The display driving circuit 1004 includes a scanning side driving circuit and a data side driving circuit, and drives the liquid crystal panel 1006 to display. The data side drive circuit in the display drive circuit 1004 includes the signal line drive ICs 22 and 24 described above. The power supply circuit 1010 supplies power to each of the circuits described above.
[0106]
As an electronic device having such a configuration, a liquid crystal projector shown in FIG. 17, a personal computer (PC) and engineering workstation (EWS) corresponding to multimedia shown in FIG. 18, a pager shown in FIG. 19, or a mobile phone, a word processor, Examples include a television, a viewfinder type or a monitor direct view type video tape recorder, an electronic notebook, an electronic desk calculator, a car navigation device, a POS terminal, and a device equipped with a touch panel.
[0107]
The liquid crystal projector shown in FIG. 17 is a projection type projector using a transmissive liquid crystal panel as a light valve, and uses, for example, a three-plate prism type optical system. In FIG. 17, in the projector 1100, the projection light emitted from the lamp unit 1102 of the white light source is divided into the three primary colors R, G, and B by a plurality of mirrors 1106 and two dichroic mirrors 1108 inside the light guide 1104. Are guided to the three liquid crystal panels 1110R, 1110G, and 1110B that display images of the respective colors. The light modulated by the respective liquid crystal panels 1110R, 1110G, and 1110B is incident on the dichroic prism 1112 from three directions. In the dichroic prism 1112, the red R and blue B lights are bent by 90 °, and the green G light travels straight, so that images of the respective colors are synthesized, and a color image is projected onto a screen or the like through the projection lens 1114.
[0108]
A personal computer 1200 illustrated in FIG. 18 includes a main body 1204 provided with a keyboard 1202 and a liquid crystal display screen 1206.
[0109]
A pager 1300 shown in FIG. 19 includes a liquid crystal display substrate 1304, a light guide 1306 having a backlight 1306a, a circuit board 1308, first and second shield plates 1310 and 1312, and two elastic conductors in a metal frame 1302. It has a body 1314, 1316 and a film carrier tape 1318. Two elastic conductors 1314 and 1316 and a film carrier tape 1318 connect the liquid crystal display substrate 1304 and the circuit substrate 1308.
[0110]
Here, the liquid crystal display substrate 1304 is obtained by sealing liquid crystal between two transparent substrates 1304a and 1304b, thereby forming at least a dot matrix type liquid crystal display panel. A driving circuit 1004 shown in FIG. 16 or a display information processing circuit 1002 can be formed on one transparent substrate. The circuit that is not mounted on the liquid crystal display substrate 1304 is an external circuit of the liquid crystal display substrate, and can be mounted on the circuit substrate 1308 in the case of FIG.
[0111]
FIG. 19 shows the configuration of the pager, so that a circuit board 1308 is required in addition to the liquid crystal display board 1304. However, a liquid crystal display device is used as a component for electronic equipment, and When a display driving circuit or the like is mounted, the minimum unit of the liquid crystal display device is a liquid crystal display substrate 1304. Alternatively, a liquid crystal display substrate 1304 fixed to a metal frame 1302 as a housing can be used as a liquid crystal display device which is a component for electronic equipment. Further, in the case of the backlight type, a liquid crystal display device can be configured by incorporating a liquid crystal display substrate 1304 and a light guide 1306 provided with a backlight 1306a in a metal frame 1302. Instead of these, as shown in FIG. 20, a polyimide tape 1322 in which a metal conductive film is formed on one of two transparent substrates 1304a and 1304b constituting the liquid crystal display substrate 1304 is connected to a signal line drive IC or the like. A TCP (Tape Carrier Package) 1320 mounted with an IC chip 1324 can be connected to be used as a liquid crystal display device which is a component for electronic devices.
[0112]
In addition, this invention is not limited to the said Example, A various deformation | transformation implementation is possible within the range of the summary of this invention. For example, the present invention can be applied not only to driving the above-described various liquid crystal panels but also to electroluminescence and plasma display devices.
[0113]
[Brief description of the drawings]
FIG. 1 is a block diagram of an electronic apparatus including a liquid crystal display device to which the present invention is applied.
2 is a block diagram showing a configuration of a signal line driver shown in FIG. 1. FIG.
3A is a schematic explanatory diagram showing a display space address of the liquid crystal display panel of FIG. 1, and FIG. 3B is a schematic explanatory diagram showing a pixel address of a RAM in the signal line drive IC shown in FIG. is there.
4 is a circuit diagram showing the RAM shown in FIG. 2 and its peripheral circuits. FIG.
5 is a schematic explanatory diagram showing a clocked inverter of the input / output circuit shown in FIG. 2. FIG.
6 is a block diagram of a drive circuit of the RAM shown in FIG.
7 is a circuit diagram of the clock control circuit shown in FIG. 6. FIG.
FIG. 8 is a circuit diagram of the column counter shown in FIG.
9 is a circuit diagram of the page counter shown in FIG. 6. FIG.
10 is a schematic explanatory diagram for explaining a data rewrite operation in a specific area in the storage area of the RAM shown in FIG. 6;
11A and 11B are flowcharts for explaining data write and read operations in the specific area of FIG.
12 is a timing chart of the data write operation shown in FIG.
FIG. 13 is a timing chart of the data read operation shown in FIG.
FIG. 14 is a circuit diagram for carrying out a read-modify-write operation.
FIG. 15 is a timing chart of a read-modify-write operation.
FIG. 16 is a block diagram of an electronic apparatus to which the present invention is applied.
FIG. 17 is a schematic explanatory diagram of a projector to which the present invention is applied.
FIG. 18 is an external view of a personal computer to which the present invention is applied.
FIG. 19 is an exploded perspective view of a pager to which the present invention is applied.
FIG. 20 is a schematic explanatory diagram illustrating an example of an image display device including an external circuit.
FIG. 21 is a flowchart showing a procedure conventionally required for the data rewrite operation in the specific area in FIG. 10;
[Explanation of symbols]
10 Liquid crystal display panel
20 Signal line driver
22 First signal line drive IC
24 Second signal line drive IC
30 Scan line driver
32, 34 Scan line drive IC
40 Power supply circuit
50 External circuit for oscillation
60 MPU
100 Display data RAM
102 memory cells
104 Column switch
106 Transfer gate
108 Inverter
110 MPU interface
111 bus line
112 I / O circuit
114 Bus holder
116 Command decoder
118 Status setting circuit
120 MPU control circuit
120A clock control circuit
122 Column address control circuit
122A column address decoder
123A column address decoder circuit
123B Column address counter circuit
124 I / O buffer
130 LCD control circuit
132 Latch circuit
134 Decoding circuit
136 Liquid crystal drive circuit
140 Page address control circuit
140A Page (Row) Address Decoder Circuit
140B page address counter circuit
150 Internal oscillator circuit
200 Monitor circuit
202 N-type transistor
204 Common connection line
206 Inverter for monitor
210 Precharge circuit
212 Transfer gate
214,216 P-type transistor
300, 302 Column address register
304 to 308 Column address counter
310 First address end detector
312 Second address end detector
320, 322 Page address register
324, 326 page (row) address counter
328 Third address end detector
400 Latch circuit
410 Light input line
412 First clocked inverter
420 Lead output line
422 Second clocked inverter
430 Inverted output line
432 Third clocked inverter

Claims (5)

複数行のワード線と複数列のビット線対に接続された複数のメモリセルを有するメモリと、
前記メモリをアクセスするためのスタート位置のカラムアドレスデータが記憶されるカラムアドレスレジスタと、
前記カラムアドレスレジスタから前記カラムアドレスデータがロードされ、カラムクロックに基づいて前記カラムアドレスデータをインクリメント又はディクリメントしてカラムアドレス信号を出力するカラムアドレスカウンタと、
前記カラムアドレス信号をデコードして、そのカラムアドレスに一致する前記ビット線対を選択する信号を出力するカラムアドレスデコーダと、
前記メモリをアクセスするためのスタート位置のロウアドレスデータが記憶されるロウアドレスレジスタと、
前記ロウアドレスレジスタから前記ロウアドレスデータがロードされ、ロウクロックに基づいて前記ロウアドレスデータをインクリメント又はディクリメントしてロウアドレス信号を出力するロウアドレスカウンタと、
前記ロウアドレス信号をデコードして、そのロウアドレスに一致する前記ワード線をアクティブにする信号を出力するロウアドレスデコーダと、
リターンコマンド信号に基づいて、前記カラムアドレスカウンタ及び前記ロウアドレスカウンタの一方のカウンタに、該カウンタに接続された前記カラムアドレスレジスタ又は前記ロウアドレスレジスタの一方より前記カラムアドレスデータ又は前記ロウアドレスデータを再ロードするロード信号を発生する信号発生手段と、
を有し、
前記信号発生手段は、
前記リターンコマンド信号に加えて、インクリメントクロックが入力され、さらに、カラムアドレスインクリメントモードとロウアドレスインクリメントモードとを切り換えるモード切換信号が入力され、
前記モード切換信号に基づいて、前記カラムアドレスレジスタより前記カラムアドレスカウンタに前記カラムアドレスデータをロードさせるカラムアドレスロード信号と、前記ロウアドレスレジスタより前記ロウアドレスカウンタに前記ロウアドレスデータをロードさせるロウアドレスロード信号と、のいずれか一方をアクティブとし、
前記モード切換信号により前記カラムアドレスインクリメントモードが設定された時に、前記インクリメントクロックを前記カラムクロックとして出力し、かつ、前記ロウアドレスロード信号をノンアクティブとし、前記リターンコマンド信号に基づいて、前記ロウアドレスクロック及び前記カラムアドレスロード信号をアクティブとし、
前記モード切換信号により前記ロウアドレスインクリメントモードが設定された時に、前記インクリメントクロックを前記ロウクロックとして出力し、かつ、前記カラムアドレスロード信号を常時ノンアクティブとし、前記リターンコマンドに基づいて、前記カラムアドレスクロック及び前記ロウアドレスロード信号をアクティブとすることを特徴とする半導体集積回路。A memory having a plurality of memory cells connected to a plurality of rows of word lines and a plurality of columns of bit lines;
A column address register for storing column address data of a start position for accessing the memory;
A column address counter that is loaded with the column address data from the column address register and outputs a column address signal by incrementing or decrementing the column address data based on a column clock;
A column address decoder that decodes the column address signal and outputs a signal for selecting the bit line pair that matches the column address;
A row address register for storing row address data at a start position for accessing the memory;
A row address counter that is loaded with the row address data from the row address register and that increments or decrements the row address data based on a row clock and outputs a row address signal;
A row address decoder that decodes the row address signal and outputs a signal that activates the word line that matches the row address;
Based on the return command signal, one of the column address counter and the row address counter receives the column address data or the row address data from one of the column address register or the row address register connected to the counter. Signal generating means for generating a load signal for reloading;
Have
The signal generating means includes
In addition to the return command signal, an increment clock is input, and a mode switching signal for switching between a column address increment mode and a row address increment mode is input.
Based on the mode switching signal, a column address load signal for loading the column address data from the column address register to the column address counter, and a row address for loading the row address data from the row address register to the row address counter. Either one of the load signals or
When the column address increment mode is set by the mode switching signal, the increment clock is output as the column clock, the row address load signal is made inactive, and the row address is determined based on the return command signal. Activate the clock and the column address load signal,
When the row address increment mode is set by the mode switching signal, the increment clock is output as the row clock, the column address load signal is always inactive, and the column address is determined based on the return command. A semiconductor integrated circuit, wherein a clock and the row address load signal are activated. 請求項１において、
データ反転コマンド信号に基づいて、前記カラムアドレスデコーダにて選択された前記ビット線対のうちの一方の反転ビット線を介して、所定のメモリセルに記憶されたデータ電位とは論理が反転された反転データを読み出す手段と、
読み出された前記反転データを、データ読み出し元の前記所定のメモリセルに接続された前記ビット線対の他方のビット線に供給して、前記所定のメモリセルに前記反転データを書き込む手段と、
をさらに有することを特徴とする半導体集積回路。In claim 1,
Based on a data inversion command signal, the logic of the data potential stored in a predetermined memory cell is inverted through one of the bit line pairs selected by the column address decoder. Means for reading the inverted data;
Means for supplying the read inverted data to the other bit line of the bit line pair connected to the predetermined memory cell from which data is read, and writing the inverted data to the predetermined memory cell;
The semiconductor integrated circuit further comprising: マイクロプロセッシングユニットと表示部とに接続され、前記マイクロプロセッシングユニットとの間で表示データが入出力され、前記表示データを前記表示部に表示駆動制御する表示駆動制御回路において、
請求項１または２に記載の半導体集積回路を有することを特徴とする表示駆動制御回路。In a display drive control circuit that is connected to a microprocessing unit and a display unit, display data is input / output between the microprocessing unit, and the display data is displayed and controlled on the display unit.
A display drive control circuit comprising the semiconductor integrated circuit according to claim 1. 複数本のデータ線と複数本の走査線とが交差することで画素が形成された画像表示部と、
複数本の前記データ線にデータ信号を供給する信号線ドライブ回路として用いられる請求項１または２に記載の半導体集積回路装置と、
を有することを特徴とする画像表示装置。An image display unit in which pixels are formed by crossing a plurality of data lines and a plurality of scanning lines;
3. The semiconductor integrated circuit device according to claim 1, wherein the semiconductor integrated circuit device is used as a signal line drive circuit for supplying a data signal to a plurality of data lines.
An image display device comprising: 請求項４に記載の画像表示装置を有することを特徴とする電子機器。  An electronic apparatus comprising the image display device according to claim 4.
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