JP3621352B2 - Image display device and display control circuit - Google Patents
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Description
【0001】
【発明の属する技術分野】
本発明は、階調数可変の画像表示装置及びそのための表示制御回路に関するものであり、例えば、表示部に液晶パネルを使用した階調数可変の画像表示装置及びそのための液晶コントローラに関する。
【0002】
【従来の技術】
携帯電話や、PDA(Personal Digital Assistant)、ノート型コンピュータ等の携帯用情報機器では、処理性能の向上と利用の高度化などによって、より表示色の多い高品位の表示能力が要求されるようになってきている。このため、これらの携帯用情報機器で使用される表示装置においても、高品位の表示能力への要求に対応すべく、従来のパッシブマトリクス型液晶表示装置の代わりにTFT(Thin Film Transisitor)方式によるアクティブマトリクス型液晶表示装置が使用されはじめている。一方、このような携帯情報機器では搭載バッテリーの持続時間の長期化の観点から、消費電力の低減化が強く求められている。したがって、今後、携帯情報機器で使用される液晶表示装置などの画像表示装置においては、高表示品位と低消費電力との両立が求められ、その結果、使用状況に応じて表示品位を変更するという構成が必要となる。例えば、携帯情報機器における表示内容から多くの情報を正確に得たい状況や室内での使用時など商用電源の利用が容易な状況では、消費電力低減よりも表示品位を優先させて階調数を多くし、屋外や出張先などで長時間使用するような状況では、表示品位よりも消費電力低減を優先させて階調数を少なくするというように、消費電力の低減化と連動した階調数可変の構成が必要となる。
【0003】
これに対し、特開平9−244572号公報では、R、G、Bの各色データを主機側から表示装置へ伝送する場合に、主機側において、R,G,Bの各色データの値が等しい白黒の階調データを送信する場合には、例えばRの色データのみを送信し、他のG、Bの色データは送信せず、G,Bの色データに対応する信号ラインを高インピーダンスにする、という構成が開示されている。
【0004】
【発明が解決しようとする課題】
上記従来の構成によれば、携帯情報機器に例えば文字情報のみを表示させる状況では白黒の階調表示とし、カラー画像を表示させる状況ではカラーの階調表示とするように、表示態様を使用状況に応じて切り換えることで、表示装置における消費電力を低減することができる。しかし、この構成では、カラー画像から白黒画像へと切り換えることなく携帯情報機器の使用状況に応じて階調数を変更したい場合には、消費電力を低減することはできない。
【0005】
これに対し、本願出願人が平成12年8月12日に出願した特願2000−242123号には、画像信号の階調に応じた信号線駆動信号を出力する信号線駆動回路のバッファの電源を遮断する第1スイッチ、分圧回路への電源を遮断する第2スイッチ、基準電源を直接選択する直結基準電圧、又はデコードテーブルを変更できるデコード回路の少なくとも一を有し、前記スイッチ及びデコード回路を制御することにより省電力の程度を任意に選択するようにした画像表示装置が開示されている。このような画像表示装置によれば、画像信号の階調数に応じて第1若しくは第2スイッチ、またはデコード回路を制御できるので、使用状況に応じて階調数を変更することで信号線駆動回路の消費電力を低減できる。
【0006】
しかし、PDAや携帯電話などにTFT方式の液晶表示装置が導入されるに伴い、高表示品位と低消費電力との両立がより強く求められる。このような高表示品位と低消費電力との両立についての強い要求に応えるには、上記のように液晶パネルなどの駆動信号の生成における消費電力のみを使用状況に応じた階調数の変更で低減可能とする構成では不十分である。
【0007】
そこで、本発明は、表示制御回路から駆動回路に供給されるデジタル画像信号の伝送や処理における消費電力を、使用状況に応じて階調数を変更することで低減可能とする画像表示装置および表示制御回路を提供することを目的とする。
【0008】
【課題を解決するための手段】
第1の発明は、画像データと予め決められた最大階調数以下の範囲で階調数を選択するための階調制御情報とを受け取り、当該階調制御情報によって選択される階調数である選択階調数で、当該画像データの表す画像を画像表示部に表示させる階調数可変の画像表示装置であって、前記最大階調数に対応するビット数分の画像出力端子を有し、当該画像出力端子のうち前記選択階調数に対応する端子である有効出力端子から、前記画像データのうち前記選択階調数に対応する画像データをデジタル画像信号として出力する表示制御回路と、前記画像出力端子のそれぞれに接続される端子からなる前記ビット数分の画像入力端子を有し、当該画像入力端子のうち前記有効出力端子に接続される端子である有効入力端子にて前記デジタル画像信号を受け取り、前記デジタル画像信号に基づき前記画像を表示するための駆動信号を前記画像表示部に出力する駆動回路とを備え、前記表示制御回路は、前記階調制御情報に基づき、前記有効出力端子以外の前記画像出力端子である無効出力端子を高インピーダンス状態に保持する出力制御回路を含むことを特徴とする。
【0009】
このような第1の発明によれば、表示制御回路の画像出力端子のうち、選択階調数で表示部に画像を表示させるのに必要な画像データを駆動回路に供給するために使用される出力端子以外の端子(無効出力端子)は、高インピーダンス状態に保持される。このため、使用状況に応じて選択階調数を変更することで、駆動回路へのデジタル画像信号の伝送における消費電力が低減される。
【0010】
第2の発明は、前記出力制御回路は、前記画像入力端子のいずれかにプルアップ抵抗が接続されている場合には、当該プルアップ抵抗の接続された前記画像入力端子に接続される前記無効出力端子をハイレベルまたは高インピーダンス状態に保持し、前記画像入力端子のいずれかにプルダウン抵抗が接続されている場合には、当該プルダウン抵抗の接続された前記画像入力端子に接続される前記無効出力端子をローレベルまたは高インピーダンス状態に保持することを特徴とする。
【0011】
このような第2の発明によれば、表示制御回路の無効出力端子が接続される駆動回路の画像入力端子の入力形式に応じて、無効出力端子がハイレベル、ローレベル、高インピーダンス状態のうちのいずれかに保持され、無効出力端子に接続される信号線に直流電流が流れるのが防止される。このため、使用状況に応じて階調数を変更することで、駆動回路へのデジタル画像信号の伝送における消費電力がより確実に低減される。
【0012】
第3の発明は、前記最大階調数に対応するビット数分のデータ入力端子および当該ビット数分のデータ出力端子を別個に又は入出力兼用で有し、前記画像データを一時的に格納する外部記憶回路を更に備え、前記表示制御回路は、前記データ入力端子のそれぞれに接続される端子からなる前記ビット数分の書込用出力端子と前記データ出力端子のそれぞれに接続される端子からなる前記ビット数分の読出用入力端子とを、別個に又は入出力兼用で有し、前記書込用出力端子のうち前記選択階調数に対応する端子である書込用有効出力端子を介して前記画像データのうち前記選択階調数に対応する画像データを前記外部記憶回路に書き込むと共に、前記外部記憶回路に格納されている前記画像データを読み出すメモリ制御回路と、前記階調制御情報に基づき、前記書込用有効出力端子以外の前記書込用出力端子である書込用無効出力端子を固定レベルまたは高インピーダンス状態に保持する書込用出力制御回路とを更に含むことを特徴とする。
【0013】
このような第3の発明によれば、表示制御回路の書込用出力端子のうち、選択階調数で表示部に画像を表示させるのに必要な画像データを外部記憶回路に格納するために使用される出力端子以外の端子(書込用無効出力端子)は、固定レベルまたは高インピーダンス状態に保持される。このため、使用状況に応じて選択階調数を変更することで、表示制御回路から外部記憶装置への画像データの伝送における消費電力が低減される。
【0014】
第4の発明は、前記最大階調数に対応するビット数分のデータ入力端子および当該ビット数分のデータ出力端子を別個に又は入出力兼用で有し、前記画像データを一時的に格納する外部記憶回路を更に備え、前記表示制御回路は、前記データ入力端子のそれぞれに接続される端子からなる前記ビット数分の書込用出力端子と前記データ出力端子のそれぞれに接続される端子からなる前記ビット数分の読出用入力端子とを、別個に又は入出力兼用で有し、前記画像データを前記外部記憶回路に書き込むと共に、前記データ出力端子のうち前記選択階調数に対応する端子であるデータ有効出力端子を介して、前記外部記憶回路に格納された前記画像データのうち前記選択階調数に対応する画像データを読み出すメモリ制御回路を更に含み、前記外部記憶回路は、前記階調制御情報に基づき、前記データ有効出力端子以外の前記データ出力端子を固定レベルまたは高インピーダンス状態に保持するデータ出力制御回路を更に含むことを特徴とする。
【0015】
このような第4の発明によれば、外部記憶回路のデータ出力端子のうち、選択階調数で表示部に画像を表示させるのに必要な画像データを外部記憶回路から出力するために使用されるデータ出力端子以外の端子は、固定レベルまたは高インピーダンス状態に保持される。このため、使用状況に応じて選択階調数を変更することで、外部記憶回路から表示制御回路への画像データの伝送における消費電力が低減される。
【0016】
第5の発明は、前記画像データを一時的に格納するための外部記憶回路を更に備え、前記表示制御回路は、前記画像データを前記外部記憶回路に書き込むと共に、前記外部記憶回路に格納されている前記画像データを読み出すメモリ制御回路を更に含み、前記外部記憶回路は、前記階調制御情報に基づき、前記外部記憶回路におけるデータ格納領域のうち前記選択階調数に対応する前記画像データを格納すべき領域以外の領域へのアクセスを抑止するアクセス制限回路を含むことを特徴とする。
【0017】
このような第5の発明によれば、外部記憶回路におけるデータ格納領域のうち選択階調数で表示部に画像を表示させるのに必要な画像データを格納すべき領域以外の領域(無効領域)にデータを書き込んだり、そのような無効領域からデータを読み出したりすることが、外部記憶回路内で抑止される。このため、使用状況に応じて選択階調数を変更することで、外部記憶回路における消費電力が低減される。
【0018】
第6の発明は、画像データと予め決められた最大階調数以下の範囲で階調数を選択するための階調制御情報とを受け取り、当該画像データの表す画像を当該階調制御情報によって選択される階調数である選択階調数で表示部に表示させるためのデジタル画像信号を当該表示部の駆動回路に供給する表示制御回路であって、前記最大階調数に対応するビット数分の端子であって前記デジタル信号を前記駆動回路に供給するための画像出力端子と、前記階調制御情報に基づき、前記画像出力端子のうち前記デジタル画像信号を前記駆動回路に供給するために使用される端子以外の端子である無効出力端子を高インピーダンス状態に保持する出力制御回路とを備えることを特徴とする。
【0019】
このような第6の発明によれば、第1の発明と同様、表示制御回路の無効出力端子は固定レベルまたは高インピーダンス状態に保持されるので、使用状況に応じて選択階調数を変更することで、駆動回路に供給されるデジタル画像信号の伝送における消費電力が低減される。
【0020】
第7の発明は、前記画像データを一時的に格納するための内部記憶回路と、前記画像データを前記内部記憶回路に書き込むと共に、前記内部記憶回路に格納されている前記画像データを読み出すメモリ制御回路とを更に備え、前記内部記憶回路は、前記階調制御情報に基づき、前記内部記憶回路におけるデータ格納領域のうち前記選択階調数に対応する前記画像データを格納すべき領域以外の領域へのアクセスを抑止するアクセス制限回路を有することを特徴とする。
【0021】
このような第7の発明によれば、内部記憶回路におけるデータ格納領域のうち、選択階調数で表示部に画像を表示させるのに必要な画像データを格納すべき領域以外の領域(無効領域)にデータを書き込んだり、そのような無効領域からデータを読み出したりすることが抑止される。このため、使用状況に応じて選択階調数を変更することで、内部記憶回路における消費電力すなわち画像データの書き込みおよび読み出しにおける消費電力が低減される。
【0022】
本願に係る上記以外の発明及びその効果並びに上記発明の他の効果については、上記の発明および効果と後述する発明の実施形態の説明より明らかになるので、ここでは説明を省略する。
【0023】
【発明の実施の形態】
以下、本発明の実施形態について添付図面を参照して説明する。
【0024】
<1.第1の実施形態>
<1.1 画像表示装置の全体構成および動作>
図1は、本発明の第1の実施形態に係る画像表示装置の構成を示すブロック図である。この画像表示装置は、携帯電話やPDAなど携帯用情報機器においてカラーの階調表示を行うために使用される液晶表示装置であって、表示制御回路(通常「液晶コントローラ」と呼ばれる)200と、2個の信号線駆動回路3001,3002と、走査線駆動回路400と、液晶パネル500とを備えている。なお、本実施形態では、信号線駆動回路は2個の回路ブロックとしての2個のICチップで構成されるが、この個数は限定されるものではなく、要求される表示容量(1画面の画素数)等に応じて適切な個数が選定される。
【0025】
この画像表示装置における表示部としての液晶パネル500は、CPU10から受け取る画像データDvの表す画像における水平走査線にそれぞれが対応する複数本の走査信号線と、それら複数本の走査信号線のそれぞれと交差する複数本のデータ信号線(以下「駆動用画像信号線」という)と、それら複数本の走査信号線と複数本の駆動用画像信号線との交差点にそれぞれ設けられた画素形成手段を含む。各画素形成手段は、駆動用画像信号線に印加される画像信号に応じた電圧を微小な液晶層部分に印加する構造を有しているが、その具体的構成としては、種々のものが提案されている。しかし本実施形態では、画素形成手段につき採用すべき具体的構成を限定する必要はなく、周知の各種構成の液晶パネルを使用可能である。そして、本実施形態では、液晶パネル500に選択階調数で画像を適切に表示させるために液晶パネル500の駆動用画像信号線および走査信号線に印加すべき信号が、画素形成手段の具体的構成(およびそれに対応する駆動方式)に応じて、信号線駆動回路3001,3002と走査線駆動回路400でそれぞれ生成される。
【0026】
本実施形態に係る画像表示装置では、液晶パネル500に表示すべき画像を表す(狭義の)画像データおよび表示動作のタイミング等を決めるデータ(表示用クロックの周波数や階調数を示すデータ等)(以下「表示制御データ」という)は、携帯情報機器の本体回路100における中央処置装置としてのCPU10から表示制御回路200に送られる(以下、CPU10から送られるこれらのデータDvを「広義の画像データ」という)。すなわち、CPU10は、広義の画像データDvを構成する(狭義の)画像データおよび表示制御データを、アドレス信号ADwを表示制御回路200に供給して、表示制御回路200内の後述の表示メモリおよびレジスタにそれぞれ書き込む。
【0027】
表示制御回路200は、レジスタに書き込まれた表示制御データに基づき、表示用のクロック信号や、予め決められた最大階調数(本画像表示装置で表示可能な階調数の最大値)以下の範囲で階調数を指定する階調制御信号GS1,GS2、水平同期信号HSY、垂直同期信号VSYなどを生成する。また、表示制御回路200は、CPU10によって表示メモリに書き込まれた(狭義の)画像データのうち、階調制御信号GS1,GS2によって指定される階調数(以下「選択階調数」という)に対応するデータ、すなわち選択階調数で画像を表示するのに必要なデータを、表示メモリから読み出して3種類のデジタル画像信号OR,OG,OBとして出力する。ここで、デジタル画像信号ORは、表示すべき画像の赤色成分を表す画像信号(以下「赤色画像信号」という)であり、デジタル画像信号OGは、表示すべき画像の緑色成分を表す画像信号(以下「緑色画像信号」という)であり、デジタル画像信号OBは、表示すべき画像の青色成分を表す画像信号(以下「青色画像信号」という)である。このようにして、表示制御回路200によって生成または出力される信号のうち、クロック信号CKは信号線駆動回路3001,3002に、水平同期信号HSYは信号線駆動回路3001,3002および走査線駆動回路400に、垂直同期信号VSYは走査線駆動回路400に、デジタル画像信号OR,OG,OBは信号線駆動回路3001,3002に、それぞれ供給される。なお、本実施形態では、最大階調数は64であり、3種類のデジタル画像信号OR,OG,OBのそれぞれの有効なビットは最大6ビットである。したがって、表示制御回路200から信号線駆動回路3001,3002にデジタル画像信号OR,OG,OBを供給するための信号線として、6×3=18本の信号線(以下「画像伝送用信号線」という)が配線されている。
【0028】
信号線駆動回路3001,3002には、上記のようにして、液晶パネル500に表示すべき画像を表すデータが画素単位でシリアルにデジタル画像信号OR,OG,OBとして供給されると共に、タイミングを示す信号としてクロック信号CKおよび水平同期信号HSYが供給される。信号線駆動回路3001,3002は、これらのデジタル画像信号OR,OG,OBとクロック信号CKおよび水平同期信号HSYとに基づき、液晶パネル500を駆動するための画像信号(以下「駆動用画像信号」という)を生成し、これを液晶パネル500の各駆動用画像信号線に印加する。この駆動用画像信号の具体的態様は、液晶パネル500の構造や駆動方式などによって種々異なるが、本実施形態は、その駆動用画像信号の態様として特定の態様を前提とするものではない。本実施形態における信号線駆動回路3001,3002は、周知のいずれかのパネル構造および駆動方式に対応する周知のいずれかの具体的態様の画像駆動信号を生成するものとする。
【0029】
走査線駆動回路400は、水平同期信号HSYおよび垂直同期信号VSYに基づき、液晶パネル500における走査信号線を1水平走査期間ずつ順に選択するために各走査信号線に印加すべき走査信号を生成し、全走査信号線のそれぞれを順に選択するための走査信号の各走査信号線への印加を1垂直走査期間を周期として繰り返す。
【0030】
液晶パネル500は、上記のようにして、駆動用画像信号線には信号線駆動回路3001,3002によってデジタル画像信号OR,OG,OBに基づく駆動用画像信号が印加され、走査信号線には走査線駆動回路400によって走査信号が印加される。これにより液晶パネル500は、CPU10から受け取った画像データDvの表すカラー画像を選択階調数で表示する。
【0031】
<1.2 表示制御回路>
図2は、上記の画像表示装置における表示制御回路200の構成を示すブロック図である。この表示制御回路200は、入力制御回路20と表示メモリ21とレジスタ22とタイミング発生回路23とメモリ制御回路24と出力制御回路25とを備えている。
【0032】
本体回路100のCPU10から出力される広義の画像データDvを示す信号(以下、この信号も符号“Dv”で表すものとする)およびアドレス信号ADwは、表示制御回路200の入力制御回路20に入力される。入力制御回路20は、アドレス信号ADwに基づき、広義の画像データDvを、3種類のカラー画像データR,G,Bと表示制御データDcとに振り分ける。そして、カラー画像データR,G,Bを表す信号(以下、これらの信号も符号“R”,“G”,“B”で表すものとする)をアドレス信号ADwに基づくアドレス信号ADと共に表示メモリ21に供給することで3種類の画像データR,G,Bを表示メモリ21に書き込むと共に、表示制御データDcをレジスタ22に書き込む。ここで、3種類の画像データR,G,Bは、画像データDvの表す画像の赤色成分、緑色成分、青色成分をそれぞれ表すデータである。表示制御データDcは、クロック信号CKの周波数や画像データDvの表す画像を表示するための水平走査期間および垂直走査期間を指定するタイミング情報と、液晶パネル500に表示すべき画像の階調数である選択階調数を示す階調制御情報とを含んでいる。
【0033】
タイミング発生回路(以下「TG」と略記する)23は、レジスタ22の保持する上記表示制御データに基づきタイミング信号や制御信号を生成する。すなわち、タイミング情報に基づきクロック信号CK、水平同期信号HSYおよび垂直同期信号VSYを生成し、階調制御情報に基づき階調制御信号GS1,GS2を生成する(図3(b)参照)。また、TG23は、表示メモリ21およびメモリ制御回路24をクロック信号CKに同期させて動作させるためのタイミング信号を生成する。
【0034】
メモリ制御回路24は、CPU10から入力制御回路20を介して表示メモリ21に格納された画像データR,G,Bのうち、液晶パネル500に表示すべき画像を表すデータを読み出すためのアドレス信号ADrと、表示メモリ21の動作を制御するための信号とを生成する。これらのアドレス信号ADrおよび制御信号は表示メモリ21に与えられ、これにより、液晶パネル500に表示すべき画像の赤色成分、緑色成分、青色成分をそれぞれ表すデータが表示メモリ21から読み出され、メモリ画像信号MR,MG,MBとして出力制御回路25に入力される。なお、表示メモリ21には階調制御信号GS1,GS2が供給され、これに基づき、表示メモリ21における内部の格納領域のうち選択階調数で画像を表示するのに必要な画像データを格納すべき領域以外の領域(以下「無効領域」)へのアクセスが抑止される(詳細は後述)。しかし、既述のように本実施形態では最大階調数は64であり、3種類のメモリ画像信号MR,MG,MBは、それぞれ、常に最大階調数に対応する6ビット幅の信号線で出力制御回路25に入力される。したがって、選択階調数が最大階調数よりも少ない場合には、メモリ画像信号MR,MG,MBは無効な信号も含んでいる。
【0035】
出力制御回路25は、階調制御信号SG1,SG2に基づき、3種類のメモリ画像信号MR,MG,MBのそれぞれを構成する6ビットのうち選択階調数に対応するビット以外のビットをHレベル(ハイレベル)に固定した信号を生成し、これらを赤色画像信号OR、緑色画像信号OG、青色画像信号OBという3種類のデジタル画像信号からなるカラー画像信号として出力する。これらのデジタル画像信号OR,OG,OBは、既述のように信号線駆動回路3001,3002に供給される。
【0036】
<1.2.1 出力制御回路>
以下、図3を参照しつつ、出力制御回路25の詳細について説明する。なお、以下において言及する論理回路は全て正論理で動作するものとする(他の実施形態においても同様)。また、以下では、論理回路における信号の値を示す論理レベルのうちHレベル(ハイレベル)を“H”で、Lレベル(ローレベル)を“L”で、それぞれ示すものとする。
【0037】
本実施形態では、階調制御信号GS1,GS2の値に応じて、階調数を示すモード(以下「階調モード」という)が図3(b)に示すように設定される。具体的には、GS1=GS2=“H”の場合には、各デジタル画像信号OR,OG,OBを6ビットで表現する「6ビットモード」に設定され、最大階調数である64が選択階調数として指定される。GS1=“H”かつGS2=“L”の場合には、各デジタル画像信号OR,OG,OBを4ビットで表現する「4ビットモード」に設定され、選択階調数として16が指定される。GS1=“L”かつGS2=“H”の場合には、各デジタル画像信号OR,OG,OBを3ビットで表現する「3ビットモード」に設定され、選択階調数として8が指定される。GS1=GS2=“L”の場合には、各デジタル画像信号OR,OG,OBを1ビットで表現する「1ビットモード」に設定され、選択階調数として2が指定される。
【0038】
図3(b)に示すような階調制御信号GS1,GS2による階調モードの設定(選択階調数の指定)に対応して、選択階調数での画像表示に使用されるビット以外のビットの値をLレベルに固定すべく、本実施形態における出力制御回路25は、図3(a)に示すように構成されている。すなわち、この出力制御回路25では、階調制御信号GS1とGS2の論理積の信号GSaを生成するANDゲート251と、階調制御信号GS1とGS2の論理和の信号GSbを生成するORゲート252と、メモリ画像信号MR,MG,MBの所定ビットをマスクするための15個のANDゲートとが、各メモリ画像信号MR,MG,MBの最上位ビット以外のビットが以下に述べる如くマスクされるように接続されている。すなわち、階調制御信号GS1(以下「第1階調制御ビット」という)および階調制御信号GS2(以下「第2階調制御ビット」という)が共にHレベルの場合(GS1=GS2=“H”の場合)には、各メモリ画像信号MR,MG,MBを構成する6ビットのいずれもマスクされずに出力制御回路25から出力される。GS1=“H”かつGS2=“L”の場合には、各メモリ画像信号MR,MG,MBの下位2ビット(MR0,MR1,MG0,MG1,MB0,MB1)がマスクされてLレベルに固定され、他のビットはマスクされずにそのまま出力される。GS1=“L”かつGS2=“H”の場合には、各メモリ画像信号MR,MG,MBの下位3ビット(MR0〜MR2,MG0〜MG2,MB0〜MB2)がマスクされてLレベルに固定され、他のビットはマスクされずにそのまま出力される。GS1=GS2=“L”の場合は、各メモリ画像信号MR,MG,MBの下位4ビット(MR0〜MR3,MG0〜MG3,MB0〜MB3)がマスクされてLレベルに固定され、最上位ビットのみがマスクされずにそのまま出力される。
【0039】
このような構成によれば、出力制御回路200から出力される各デジタル画像信号OR,OG,OBは、GS1=GS2=“H”の場合には、6ビットですなわち64階調で各画像成分(赤色画像成分、緑色画像成分、青色画像成分)を表現し、GS1=“H”かつGS2=“L”の場合には、上位4ビットですなわち16階調で各画像成分を表現し、GS1=“L”かつGS2=“H”の場合には、上位3ビットですなわち8階調で各画像成分を表現し、GS1=GS2=“L”の場合には、最上位の1ビットですなわち2階調で各画像成分を表現し、各画像成分の表現に使用されないビット(以下「無効ビット」という)は、Lレベルに固定される。このようにして、表示制御回路200から各デジタル画像信号OR,OG,OBを信号線駆動回路3001,3002に向けて出力するための18個の画像伝送用の出力端子(以下「画像出力端子」という)のうち、階調制御信号GS1,GSで指定される選択階調数に応じて、無効ビットに対応する出力端子(以下「無効出力端子」という)はLレベルに固定される。そして、それら18個の画像出力端子のうち無効ビット以外のビットに対応する出力端子(以下「有効出力端子」という)からは、メモリ画像信号MR,MG,MBのうち選択階調数で画像を表示するのに必要な画像信号が出力される。
【0040】
図4〜図6は、このようにして出力制御回路25から出力されるデジタル画像信号OR,OG,OBのうち赤色画像信号ORを、水平同期信号HSYおよびクロック信号CKと共に示す信号波形図である。階調モードが6ビットモードの場合(選択階調数が64の場合)には、各デジタル画像信号OR,OG,OBを構成する6ビットが全て有効であり、水平帰線期間とその前後を含む所定期間を除き、6ビット全てが各デジタル画像信号OR,OG,OBの値に応じクロック信号CKに同期して変化する。図4は、この6ビットモードの場合の赤色画像信号ORの信号波形を示している。これに対し、階調モードが3ビットモードの場合(選択階調数が8の場合)には、各デジタル画像信号OR,OG,OBを構成する6ビットのうち上位3ビットは、水平帰線期間とその前後を含む所定期間を除き、各デジタル画像信号OR,OG,OBの値に応じクロック信号CKに同期して変化するが、下位3ビットはLレベルに固定されたままである。図5は、この3ビットモードの場合の赤色画像信号ORの信号波形を示している。また、階調モードが1ビットモードの場合(選択階調数が2の場合)には、各デジタル画像信号OR,OG,OBを構成する6ビットのうち最上位ビットは、水平帰線期間とその前後を含む所定期間を除き、各デジタル画像信号OR,OG,OBの値に応じクロック信号CKに同期して変化するが、下位5ビットはLレベルに固定されたままである。図6は、この1ビットモードの場合の赤色画像信号ORの信号波形を示している。
【0041】
このようにして、階調制御信号GS1,GS2によって指定される選択階調数に応じて、無効ビットがLレベルに固定されたデジタル画像信号OR,OG,OBが出力制御回路25から出力される。そして、これらのデジタル画像信号OR,OG,OBは、表示制御回路200の画像出力端子から出力され、各ビット毎の画像伝送用信号線を介して信号線駆動回路3001,3002に供給される。このときデジタル画像信号OR,OG,OBは、ICチップ外部の信号線を経て他のICチップである信号線駆動回路3001,3002に入力されることになるので、ICチップ内部での信号伝送に比べて負荷容量が格段に大きなものとなる。この負荷容量は、主として、ICチップ間を接続する信号線の容量とデジタル画像信号OR,OG,ORが入力されるICチップとしての信号線駆動回路3001,3002の入力容量などからなり、例えば信号線1本当たり(デジタル画像信号OR,OG,ORを構成する各ビット当たり)数10pF〜100pF程度となる。ところで、負荷容量による電力消費はその容量値Cとその信号の周波数fに比例し、このようなICチップ間の信号伝送に伴う電力消費は、携帯情報機器において低消費電力化を図る上で無視し得ないものである。
【0042】
これに対し、上記のような出力制御回路25の動作によれば、各デジタル画像信号を構成するビットのうち選択階調数に応じて無効ビットは、例えば図5および図6に示すようにLレベルに固定されるため、その無効ビットについては信号の周波数f=0となる。このため、本実施形態に係る画像表示装置を使用する携帯情報機器の使用状況に応じて選択階調数を変更することで、消費電力の低減が可能となる。
【0043】
ところで、上記のデジタル画像信号OR,OG,OBが入力される信号線駆動回路3001,3002の入力形式として、図7(a)、(b)または(c)に示すような3種類の典型的な形式が存在する。以下、これらの図を参照して、上記の出力制御回路25による無効ビットの論理レベルの固定化による消費電力の低減化に際しての入力形式の影響を検討する。
【0044】
選択階調数に応じて無効ビットがLレベルに固定されたデジタル画像信号OR,OG,OBは、図7(a)、(b)または(c)に示すように、表示制御回路200の各画像出力端子から出力される。すなわち、赤色画像信号ORを構成する各ビットOR5〜OR0は画像出力端子Tc18〜Tc13からそれぞれ出力され、緑色画像信号OGを構成する各ビットOG5〜OG0は画像出力端子Tc12〜Tc7からそれぞれ出力され、青色画像信号OBを構成する各ビットOB5〜OB0は画像出力端子Tc6〜Tc1からそれぞれ出力される。なお、信号線駆動回路は、それぞれがICチップとして実現される2個の回路ブロック3001,3002からなるが、図7では、説明の便宜のため、1つの信号線駆動回路300で代表させている。表示制御回路200の出力端子Tc18〜Tc1は、図7(a)、(b)または(c)に示すように、各出力端子につき1本の画像伝送用信号線で信号線駆動回路300の入力端子Td18〜Td1のそれぞれに接続される。ここで、図7(a)は、信号線駆動回路300の入力端子Td18〜Td1のそれぞれにはオープンゲートなどの入力バッファが接続され、入力端子Td18〜Td1のいずれにもプルアップ抵抗もプルダウン抵抗も接続されない場合を示している(以下、このときの信号線駆動回路の入力形式を「単純入力」という)。これに対し、図7(b)は、信号線駆動回路300の入力端子Td18〜Td1のそれぞれにプルダウン抵抗Rdが接続される場合を示している(以下、このときの信号線駆動回路における入力形式を「プルダウン入力」という)を。そして、図7(c)は、信号線駆動回路300の入力端子Td18〜Td1のそれぞれにプルアップ抵抗Ruが接続される場合を示している(以下、このときの信号線駆動回路における入力形式を「プルアップ入力」という)。
【0045】
選択階調数が最大階調数よりも少ない場合には、上述のように、表示制御回路の画像出力端子Tc18〜Tc1のうち無効ビットに対応する無効出力端子はLレベルに固定され、その無効出力端子に接続される画像伝送用信号線上では信号値が変化せず電流(交流電流)が流れないので、消費電力が低減される。このとき、その無効出力端子が接続される信号線駆動回路300の入力端子(以下「無効入力端子」という)の入力形式が図7(a)に示す単純入力の場合や図7(b)に示すプルダウン入力の場合には、その無効出力端子に接続される画像伝送用信号線には直流電流も流れない。しかし、無効入力端子の入力形式が図7(c)に示すプルアップ入力の場合には、無効出力端子がLレベルに固定されると、信号線駆動回路300における電源ラインからプルアップ抵抗Ruおよび無効入力端子を経て、その無効入力端子に接続された無効出力端子へと直流電流が流れる。このため、表示制御回路200において出力制御回路25によって無効出力端子をLレベルに固定しても、消費電力を十分に低減できない。
【0046】
しかし、信号線駆動回路300における無効入力端子の入力形式が図7(c)に示すプルアップ入力の場合には、出力制御回路25を図3(a)に示す構成に代えて図8(a)に示す構成とすることによって、無効出力端子をHレベルに固定することで、この問題を解消することができる。例えば、階調モードが3ビットモードの場合(選択階調数が8の場合)には、図9に示すように、各デジタル画像信号OR,OG,OBの下位3ビットがHレベルに固定される。このため、無効出力端子と無効入力端子との間に直流電流が流れることはない。ただし、無効入力端子の入力形式が図7(b)に示すプルダウン入力の場合に出力制御回路25を図8(a)に示す構成とすると、表示制御回路200における無効出力端子から、その無効出力端子の接続された信号線駆動回路300における無効入力端子およびプルダウン抵抗Rdを経て接地ラインへと直流電流が流れる。一方、信号線駆動回路300における無効入力端子の入力形式が図7(a)に示す単純入力の場合には、このような問題は生じない。なお、図8(a)では、出力制御回路25のうち緑色画像信号OGを出力する部分および青色画像信号OBを出力する部分が省略されているが、これらの部分は赤色画像信号ORを出力する部分と同様である。
【0047】
このように、出力制御回路25の構成すなわち無効出力端子をLレベルに固定するかHレベルに固定するかは、無効出力端子に接続される画像伝送用信号線に直流電流が流れないように、信号線駆動回路300の入力形式に応じて選択することが好ましい。
【0048】
これに対し、出力制御回路25を図8(b)に示す構成とすれば、信号線駆動回路300における無効入力端子の入力形式が単純入力、プルダウン入力、プルアップ入力のいずれの場合であっても、無効出力端子と無効入力端子との間に直流電流が流れることはない。すなわち、図8(b)に示す構成では、ANDゲートやNANDゲートに代えてトライステートゲート(3ステートゲート)を使用することにより、階調制御信号GS1,GS2に基づき、各デジタル画像信号OR,OG,OBにおける無効ビットが高インピーダンス状態に固定される。例えば、階調モードが3ビットモードの場合(選択階調数が8の場合)には、図10に示すように、各デジタル画像信号OR,OG,OBの下位3ビットに対応する無効出力端子が高インピーダンス状態に固定される。このため、無効出力端子と無効入力端子との間に直流電流が流れることはない。ただし、信号線駆動回路300における無効入力端子の入力形式が図7(a)に示す単純入力の場合には、図8(b)に示す構成とすると、無効出力端子と無効入力端子とを接続する画像伝送用信号線がフローティング状態すなわち電気的に浮いた状態となる。これは、信号線駆動回路300への雑音の影響を防止するという観点から好ましくなく、加えて、信号線駆動回路300の入力端子が完全にオープンとなり、信号線駆動回路300の動作が不安定となる観点からも好ましくない。したがって、無効入力端子の入力形式が単純入力の場合には、出力制御回路25を図3(a)または図8(a)に示す構成とするのが好ましい。
【0049】
<1.2.2 表示メモリ>
図11は、本実施形態における表示メモリ21の構成を示すブロック図である。以下、この図を参照して表示メモリ21の詳細について説明する。なお以下では、表示メモリ21には、CPU10からのアドレス信号ADwに基づく書き込み用のアドレス信号ADと、メモリ制御回路24からの読み出し用アドレス信号ADrとの2種類のアドレス信号が供給されるが、それらのアドレス信号は、表示メモリ21の内部では、メモリ制御回路24からの制御信号に基づきA0〜Anとして共通化されているものとする。また、表示メモリ21には、CPU10からの画像データR,G,Bを示す信号が入力され、一方、表示メモリ21から読み出される画像データはメモリ画像信号MR,MG,MBとして出力されるが、これらのデータ信号(画像信号)も、表示メモリ21の内部では、メモリ制御回路24からの制御信号に基づき共通化されているものとする。
【0050】
この表示メモリ21では、本体回路100のCPU10から送られてくる画像データR,G,Bを格納すべき領域は、表示すべき画像の各画素を表す画素データの各ビット(R5〜R0,G5〜G0,B5〜B0)毎に1つのメモリセルアレイとして実現されている。例えば、1画面の画像の青色画像成分を構成する全ての画素についての画素データの最上位ビットB5を格納すべき領域は、B5メモリセルアレイとして実現されている(以下、各メモリセルアレイは、そこに格納すべき画素データのビットを示す符号を前に付けて区別するものとする)。なお、符号R5〜R0は、赤色画像成分の各画素を表す赤色画像データRの各ビットを示し、符号G5〜G0は、緑色画像成分の各画素を表す緑色画像データGの各ビットを示し、符号B5〜B0は、青色画像成分の各画素を表す青色画像データBの各ビットを示している。また、各メモリセルアレイは、書き換え自在のメモリの構成要素としてのメモリセルアレイであればよく、その具体的構成は限定されない。したがって、各メモリセルアレイは、DRAM(Dynamic Random Access Memory)を構成するメモリセルアレイであってもよいし、SRAM(Static Random Access Memory)を構成するメモリセルアレイであってもよい。
【0051】
上記のようにして、表示メモリ21は、3×6=18個のメモリセルアレイを有している。そして、これらのメモリセルアレイのへのアクセスのための回路として、共通の行デコーダ214と、各メモリセルアレイ毎に設けられた列デコーダとを備えている。更に表示メモリ21は、行デコーダ214から出力される選択信号S0〜Smを階調制御信号GS1,GS2に基づいてマスクするためのアクセス制限回路220〜224と、それらで使用されるマスク用の信号GSa,GSb,GS1を生成するANDゲート211およびORゲート212とを備えている。なお、マスク用の信号GSa,GSb,GS1は、画素データの最上位ビットB5,G5,R5以外のビットを格納するためのメモリセルアレイ毎に設けられた列デコーダにも入力され、階調制御信号GS1,GS2に基づき列デコーダの動作(センスアンプなどの動作も含む)も制限される。
【0052】
上記構成により、階調モードが6ビットモード(選択階調数が64)の場合には、図3(b)に示すようにGS1=GS2=“H”であるので、選択信号S0〜Smは、アクセス制限回路220〜224によってマスクされることなく、各メモリセルアレイに入力され、各列デコーダを介して各メモリセルへのアクセス(書き込みおよび読み出し)が行われる。しかし、6ビットモード以外の階調モードの場合すなわち選択階調数が64よりも少ない場合には、階調制御信号GS1,G2に基づき、各メモリセルアレイに入力すべき選択信号S0〜Smは下記のようにマスクされ、列デコーダの動作は下記のように制限される。
【0053】
すなわち、4ビットモード(選択階調数が16)の場合には、GS1=“H”かつGS2=“L”であるので、アクセス制限回路220,221により、画素データの下位2ビットB1,G1,R1,B0,G0,R0を格納するためのメモリセルアレイへ入力すべき選択信号S0〜Smが全てマスクされ、これらのメモリセルアレイへのアクセスが抑止される。この場合、これらのメモリセルアレイに接続される列デコーダも、階調制御信号GS1とGS2の論理積の信号GSaに基づき、その動作を停止する。
【0054】
3ビットモード(選択階調数が8)の場合には、GS1=“L”かつGS2=“H”であるので、アクセス制限回路220〜222により、画素データの下位3ビットB2〜B0,G2〜G0,R2〜R0を格納するためのメモリセルアレイへ入力すべき選択信号S0〜Smが全てマスクされ、これらのメモリセルアレイへのアクセスが抑止される。この場合、これらのメモリセルアレイに接続される列デコーダも、階調制御信号GS1とGS2の論理積の信号GSa、および第1階調制御ビットの信号GS1に基づき、その動作を停止する。
【0055】
1ビットモード(選択階調数が2)の場合には、GS1=“L”かつGS2=“L”であるので、アクセス制限回路220〜224により、画素データの下位5ビットB4〜B0,G4〜G0,R4〜R0を格納するためのメモリセルアレイへ入力すべき選択信号S0〜Smが全てマスクされ、これらのメモリセルアレイへのアクセスが抑止される。この場合、これらのメモリセルアレイに接続される列デコーダも、階調制御信号GS1とGS2の論理積の信号GSa、階調制御信号GS1とGS2の論理和の信号GSb、および第1階調制御ビットの信号GS1に基づき、その動作を停止する。
【0056】
上記のように構成された表示メモリ21によれば、各メモリセルアレイによって実現される画像データの格納領域のうち無効領域(選択階調数で画像を表示するのに必要な画像データを格納すべき領域以外の領域)へのアクセスが、階調制御信号GS1,GS2に基づいて抑止される。また、無効領域へのアクセスのための列デコーダの動作も停止する。したがって、このような表示メモリ21の構成も、使用状況に応じて選択階調数を変更することで消費電力が低減される、という効果に寄与する。
【0057】
なお、図11に示した構成は一例にすぎず、このような構成以外の構成であっても、階調制御信号GS1,GS2に基づき無効領域へのアクセスやアクセスのための動作を抑止する構成であれば、同様の効果が得られる。
【0058】
<2.第2の実施形態>
次に、本発明の第2の実施形態に係る画像表示装置について説明する。この画像表示装置も、携帯電話やPDAなど携帯用情報機器においてカラーの階調表示を行うために使用される液晶表示装置である。しかし、本実施形態における表示制御回路は、第1の実施形態における表示制御回路200とは異なり、表示メモリ21を内蔵せず、本実施形態における表示メモリは、表示制御回路を実現するICチップの外部の記憶回路として実現されている。
【0059】
<2.1 表示制御回路および記憶回路>
図12は、本実施形態における表示制御回路600および記憶回路700の構成を示すブロック図である。表示制御回路600は、入力制御回路60とレジスタ62とタイミング発生回路(TG)63とメモリ制御回路64と信号線駆動回路300向けの出力制御回路65と記憶回路700向けの出力制御回路66とを備えている。また、記憶回路700は、表示メモリ71と出力制御回路75とを備えている。本実施形態における他の部分の構成については、第1の実施形態と同様であるので、同一の構成要素については同一の参照符号を付して詳しい説明を省略する。
【0060】
本実施形態に係る画像表示装置においても、第1の実施形態と同様、液晶パネル500に表示すべき画像を表す(狭義の)画像データおよび表示制御データは、広義の画像データDvとして、それを格納すべき書き込み用のアドレス信号ADwと共に、携帯情報機器の本体回路100のCPU10から表示制御回路600に送られる。
【0061】
表示制御回路600では、CPU10からの広義の画像データDvとアドレス信号ADwは入力制御回路60に入力される。入力制御回路60は、アドレス信号ADwに基づき、広義の画像データDvを、3種類のカラー画像データR,G,Bと表示制御データDcとに振り分ける。そして、表示制御データDcをレジスタ62に書き込む。また、カラー画像データR,G,Bを表す信号を出力制御回路66に入力すると共に、アドレス信号ADwに基づくアドレス信号ADをメモリ制御回路64に供給する。このカラー画像データR,G,Bは、出力制御回路66を介して記憶回路700における表示メモリ71に供給され、アドレス信号ADも、メモリ制御回路64を介して記憶回路700における表示メモリ71に供給される。これにより、3種類のカラー画像データR,G,Bが表示メモリ71に書き込まれる。
【0062】
TG63は、レジスタ62の保持する表示制御データDcに含まれるタイミング情報に基づきクロック信号CK、水平同期信号HSYおよび垂直同期信号VSYを生成し、表示制御データDcに含まれる階調制御情報に基づき階調制御信号GS1,GS2を生成する(図3(b)参照)。また、TG63は、メモリ制御回路64をクロック信号CKに同期させて動作させるためのタイミング信号を生成する。
【0063】
メモリ制御回路64は、CPU10から入力制御回路60および出力制御回路66を介して表示メモリ71に画像データR,G,Bを書き込むためのアドレス信号ADを出力する。また、表示メモリ71に格納されている画像データR,G,Bのうち、液晶パネル500に表示すべき画像を表すデータを読み出すためのアドレス信号AD(信号線は書き込み用のアドレス信号と同じものが使用される)と表示メモリ71に対する制御信号を生成する。そして、メモリ制御回路64は、読み出し用のアドレス信号ADおよび制御信号を表示メモリ71に供給することにより、液晶パネル500に表示すべき画像の赤色成分、緑色成分、青色成分をそれぞれ表すデータを表示メモリ71から読み出す。表示メモリ71から読み出されたデータは、メモリ画像信号mR,mG,mBとして記憶回路700内の出力制御回路75に入力される。また、表示メモリ71には表示制御回路700から階調制御信号GS1,GS2が供給され、これに基づき、表示メモリ71における内部の格納領域のうち選択階調数で画像を表示するのに必要な画像データを格納すべき領域以外の領域(無効領域)へのアクセスが抑止される(詳細は後述)。
【0064】
信号線駆動回路300向けの出力制御回路65は、第1の実施形態における出力制御回路25と同様の構成であって同様の効果が得られる。また、記憶回路700向けの出力制御回路66や記憶回路700における出力制御回路75も、下記に述べるように、実質的に第1の実施形態における出力制御回路25と同様の構成である。
【0065】
すなわち、記憶回路700向けの出力制御回路66は、第1の実施形態における出力制御回路25と同様、階調制御信号SG1,SG2に基づき、3種類のカラー画像信号R,G,Bのそれぞれを構成する6ビットのうちの選択階調数に対応するビット以外のビットすなわち無効ビットの論理レベルを、Lレベル若しくHレベルまたは高インピーダンス状態に固定する。具体的には、無効ビットをLレベルに固定する場合には図3(a)に示す構成が、無効ビットをHレベルに固定する場合には図8(a)に示す構成が、無効ビットを高インピーダンス状態に固定する場合には図8(b)に示す構成が、それぞれ採用される。ここで、無効ビットの論理レベルをLレベル、Hレベル、高インピーダンス状態のいずれに固定するのが好ましいかは、既述のように、それらの無効ビットの入力されるICチップの入力形式に依存する。したがって、図3(a)、図8(a)または図8(b)のいずれの構成を採用するかは、記憶回路700でのそれらの無効ビットに対する入力形式に応じて決定される。このようにして決定される構成による出力制御回路66によれば、表示制御回路600と記憶回路700との間でカラー画像信号R,G,Bを伝送する信号線のうち無効ビットに対応する信号線上では、信号変化がなく直流電流も流れない。したがって、本実施形態に係る画像表示装置を含む携帯情報機器などの使用状況に応じて階調数を変更することで、消費電力を低減できる。
【0066】
記憶回路700における出力制御回路75も、第1の実施形態における出力制御回路25と同様、階調制御信号SG1,SG2に基づき、表示メモリ71から読み出される3種類の画像信号mR,mG,mBのそれぞれを構成する6ビットのうちの無効ビットの論理レベルを、Lレベル若しくHレベルまたは高インピーダンス状態に固定する。出力制御回路75の構成として図3(a)、図8(a)または図8(b)のいずれの構成を採用するかは、表示制御回路600でのそれらの無効ビットに対する入力形式に応じて決定される。このようにして決定される構成による出力制御回路75によれば、記憶回路700と表示制御回路600の間でメモリ画像信号MR,MG,MBを伝送する信号線のうち無効ビットに対応する信号線上では、信号変化がなく直流電流も流れない。したがって、このような出力制御回路75も、使用状況に応じて階調数を変更することで消費電力が低減されるという効果に寄与する。
【0067】
なお、図12に示した記憶回路700の構成では、表示メモリ71に書き込むべき画像データR,G,Bを入力するための経路と、表示メモリ71から読み出した画像データmR,mG,mBを出力するための経路とが、分離して描かれているが、記憶回路700が入出力兼用の共通の端子を介して画像データR,G,Bを入力し画像データmR,mG,mBを出力するようにしてもよい。ただし、この場合、表示制御回路600の出力制御回路66と記憶回路700の出力制御回路75とが接続されるので、無効ビットに対して固定される論理レベルを両出力制御回路で同一にするか、または、少なくとも一方の出力制御回路において無効ビットに対応する端子を高インピーダンス状態に固定する必要がある。
【0068】
<2.2 表示メモリ>
図13は、本実施形態における記憶回路700内の表示メモリ71の構成を示すブロック図である。この表示メモリ71には、CPU10から表示制御回路600内の入力制御回路60および出力制御回路66を介して送られてくる画像データR,G,Bを示す信号(以下「入力画像信号」という)が入力され、一方、表示メモリ71から読み出される画像データを示す信号が画像信号mR,mG,mBとして出力されるが(画像信号mR,mG,mBを記憶回路700の外部へ出力されるメモリ画像信号MR,MG,MBと区別するために「内部メモリ画像信号」と呼ぶことにする)、これらの入力画像信号R,G,Bおよび内部メモリ画像信号mR,mG,mBは、表示メモリ71の内部では、メモリ制御回路74からの制御信号に基づき共通化されているものとする。
【0069】
この表示メモリ71では、本体回路100のCPU10から送られてくる画像データR,G,Bを格納すべき領域は、表示すべき画像の各画素を表す画素データの各ビット(R5〜R0,G5〜G0,B5〜B0)毎に1つのメモリブロックとして構成されている。例えば、1画面を構成する全ての画素についての画素データの赤色画像成分、緑色画像成分、青色画像成分をそれぞれ構成する最上位ビットR5,G5,B5を格納すべき領域は、R5G5B5データ格納ブロック715として、1個または複数個のICチップによって実現されている。同様に、ビットR4,G4,B4を格納すべき領域はR4G4B4データ格納ブロック714として、ビットR3,G3,B3を格納すべき領域はR3G3B3データ格納ブロック713として、ビットR2,G2,B2を格納すべき領域はR2G2B2データ格納ブロック712として、ビットR1,G1,B1を格納すべき領域はR1G1B1データ格納ブロック711として、ビットR0,G0,B0を格納すべき領域はR0G0B0データ格納ブロック710として、それぞれ、1個または複数個のICチップによって実現されている。各データ格納ブロック710〜715は、書き換え自在のメモリであればよく、その具体的構成は限定されない。したがって、各データ格納ブロック710〜715は、1個または複数個のDRAMチップで構成されていてもよいし、1個または複数個のSRAMチップで構成されていてもよい。
【0070】
上記の各データ格納ブロック710〜715には、入力端子としてイネーブル端子ENが設けられており、各データ格納ブロック710〜715は、そのイネーブル端子ENにHレベルが与えられている間はアクセス(書き込みおよび読み出し)が可能であるが、そのイネーブル端子ENにLレベルが与えられと待機状態となってアクセス不能となる。この待機状態においては、非待機状態に比べて各データ格納ブロック710〜715での消費電力が格段に低減される。このイネーブル端子は、例えば、各データ格納ブロック710〜715を構成するRAMチップのチップセレクト信号またはチップイネーブル信号の入力端子とすればよい。
【0071】
表示メモリ71では、R5G5B5データ格納ブロック715のイネーブル端子ENには常にHレベルが与えられ、それ以外の各データ格納ブロック710〜714のイネーブル端子には、階調制御信号GS1とGS2の論理積の信号GSa、GS1とGS2の論理和の信号GSb、および第1階調制御ビットの信号GS1のいずれかが供給される。すなわち、R4G4B4データ格納ブロック714とR3G3B3データ格納ブロック713のイネーブル端子ENには論理和の信号GSbが与えられ、R2G2B2データ格納ブロック712のイネーブル端子ENには第1階調制御ビットの信号GS1が与えられ、R1G1B1データ格納ブロック711とR0G0B0データ格納ブロック710のイネーブル端子ENには論理積の信号GSaが与えられる。
【0072】
上記のように構成された表示メモリ71によれば、それに含まれる6個のデータ格納ブロック710〜715のうち無効ビット(液晶パネル500に表示すべき画像の表現に使用されないビット)を格納するデータ格納ブロックは、そのイネーブル端子ENにLレベルが与えられる。これにより、無効ビットを格納するデータ格納ブロックはアクセスを抑止されて待機状態となるので、そのブロックでの消費電力が格段に低減される。したがって、このような表示メモリ71の構成も、使用状況に応じて選択階調数を変更することで消費電力が低減される、という効果に寄与する。
【0073】
また図示はしないが、前記データ格納ブロックには、クロックや電源も入力されている。これら、クロックや電源についても必要なデータ格納ブロックにのみ供給すれば、不要なデータ格納ブロックを完全に停止させて、必要なデータ格納ブロックのみを動作させることができるので、より一層の消費電力低減効果に寄与する。具体的には、階調制御信号GS1,GS2により作成される信号Gsa,Gsbを用いてクロック、電源をスイッチ等すればよい。
【0074】
<3.変形例など>
上記各実施形態では、液晶パネルを表示部として使用する液晶表示装置を例に挙げているが、本発明は、これに限定されるものではなく、PDP(Plasma Display Panel)や、EL(Electroluminescence)パネル、FED(Field Emission Display)パネルなどの他の表示デバイスを表示部として使用するような画像表示装置にも適用可能であり、同様の効果が得られる。
【0075】
また、上記各実施形態では、カラー画像を表示する画像表示装置を例に挙げているが、本発明は、白黒画像を表示する画像表示装置にも適用可能であることは明らかである。
【0076】
なお、上記各実施形態において、選択階調数に応じて無効ビットに対応する画像伝送用信号線が出力制御回路によってLレベルまたはHレベルに保持されると、消費電力のみならず不要輻射も低減される。したがって、上記各実施形態は、電磁障害防止の点でも有効である。
【0077】
【発明の効果】
以上説明したように、本発明に従えば、表示制御回路の画像出力端子のうち、選択階調数で表示部に画像を表示させるのに必要な画像データを駆動回路に供給するために使用される出力端子以外の端子(無効出力端子)は、固定レベルまたは高インピーダンス状態に保持される。このため、使用状況に応じて選択階調数を変更することで、駆動回路へのデジタル画像信号の伝送における消費電力が低減されるという効果を奏する。
【0078】
本発明に従えば、表示制御回路の無効出力端子が接続される駆動回路の画像入力端子の入力形式に応じて、無効出力端子がハイレベル、ローレベル、高インピーダンス状態のうちのいずれかに保持され、無効出力端子に接続される信号線に直流電流が流れるのが防止される。このため、使用状況に応じて階調数を変更することで、駆動回路へのデジタル画像信号の伝送における消費電力がより確実に低減されるという効果を奏する。
【0079】
また、表示制御回路の書込用出力端子のうち、選択階調数で表示部に画像を表示させるのに必要な画像データを外部記憶回路に格納するために使用される出力端子以外の端子(書込用無効出力端子)は、固定レベルまたは高インピーダンス状態に保持される。このため、使用状況に応じて選択階調数を変更することで、表示制御回路から外部記憶装置への画像データの伝送における消費電力が低減されるという効果を奏する。
【0080】
また、外部記憶回路のデータ出力端子のうち、選択階調数で表示部に画像を表示させるのに必要な画像データを外部記憶回路から出力するために使用されるデータ出力端子以外の端子は、固定レベルまたは高インピーダンス状態に保持される。このため、使用状況に応じて選択階調数を変更することで、外部記憶回路から表示制御回路への画像データの伝送における消費電力が低減されるという効果を奏する。
【0081】
また、外部記憶回路におけるデータ格納領域のうち選択階調数で表示部に画像を表示させるのに必要な画像データを格納すべき領域以外の領域(無効領域)にデータを書き込んだり、そのような無効領域からデータを読み出したりすることが、外部記憶回路内で抑止される。このため、使用状況に応じて選択階調数を変更することで、外部記憶回路における消費電力が低減されるという効果を奏する。
【0082】
本発明に従えば、表示制御回路の無効出力端子は固定レベルまたは高インピーダンス状態に保持されるので、使用状況に応じて選択階調数を変更することで、駆動回路に供給されるデジタル画像信号の伝送における消費電力が低減されるという効果を奏する。
【0083】
また、内部記憶回路におけるデータ格納領域のうち、選択階調数で表示部に画像を表示させるのに必要な画像データを格納すべき領域以外の領域(無効領域)にデータを書き込んだり、そのような無効領域からデータを読み出したりすることが抑止される。このため、使用状況に応じて選択階調数を変更することで、内部記憶回路における消費電力すなわち画像データの書き込みおよび読み出しにおける消費電力が低減されるという効果を奏する。
【0084】
本願に係る上記以外の効果については、前述した発明の実施形態の説明より明らかになるので、ここでは説明を省略する。
【図面の簡単な説明】
【図1】本発明の第1の実施形態に係る画像表示装置の構成を示すブロック図。
【図2】第1の実施形態における表示制御回路の構成を示すブロック図。
【図3】第1の実施形態における表示制御回路の出力制御回路を示す回路図。
【図4】第1の実施形態において6ビットモードの階調で画像が表示される場合の信号波形図。
【図5】第1の実施形態において3ビットモードの階調で画像が表示される場合の信号波形図。
【図6】第1の実施形態において1ビットモードの階調で画表が示される場合の信号波形図。
【図7】第1の実施形態における信号線駆動回路の入力部の構成を説明するための回路図。
【図8】第1の実施形態における信号線駆動回路の出力制御回路の他の構成例を示す回路図。
【図9】第1の実施形態における信号線駆動回路の出力制御回路において他の構成を採用した場合の信号波形図。
【図10】第1の実施形態における信号線駆動回路の出力制御回路において他の構成を採用した場合の信号波形図。
【図11】第1の実施形態における表示制御回路内の表示メモリの構成を示すブロック図。
【図12】本発明の第2の実施形態に係る画像表示装置の要部の構成を示すブロック図。
【図13】第2の実施形態における記憶回路内の表示メモリの構成を示すブロック図。
【符号の説明】
21 …表示メモリ
23 …タイミング生成回路(TG)
25 …出力制御回路
63 …タイミング生成回路
65 …出力制御回路(信号線駆動回路向け)
66 …出力制御回路(記憶回路向け)
70 …出力制御回路(表示制御回路向け)
71 …表示メモリ
200 …表示制御回路
300,3001,3002 …信号線駆動回路
400 …走査線駆動回路
500 …液晶パネル
600 …表示制御回路
700 …記憶回路
710〜715 …データ格納ブロック
Tc1〜Tc18 …(表示制御回路の)出力端子
Td1〜Td18 …(信号線駆動回路の)入力端子
OR,OG,OB …デジタル画像信号
MR,MG,MB …メモリ画像信号
GS1,GS2 …階調制御信号
EN …イネーブル端子[0001]
BACKGROUND OF THE INVENTION
The present invention relates to an image display device with variable number of gradations and a display control circuit therefor, for example, an image display device with variable number of gradations using a liquid crystal panel as a display unit, and a liquid crystal controller therefor.
[0002]
[Prior art]
Mobile information devices such as mobile phones, PDAs (Personal Digital Assistants), and notebook computers are required to have high-quality display capability with more display colors due to improved processing performance and advanced use. It has become to. For this reason, even in display devices used in these portable information devices, a TFT (Thin Film Transistor) system is used instead of the conventional passive matrix liquid crystal display device in order to meet the demand for high-quality display capability. Active matrix liquid crystal display devices are beginning to be used. On the other hand, in such portable information devices, reduction of power consumption is strongly demanded from the viewpoint of extending the duration of the on-board battery. Therefore, in the future, in image display devices such as liquid crystal display devices used in portable information devices, it is required to achieve both high display quality and low power consumption, and as a result, display quality will be changed according to usage conditions. Configuration is required. For example, in situations where it is desired to accurately obtain a lot of information from the display contents of portable information devices or in situations where the use of a commercial power source is easy, such as when used indoors, the display quality is given priority over the reduction in power consumption. The number of gradations linked to the reduction in power consumption, such as reducing the number of gradations by prioritizing the reduction of power consumption over display quality in situations where they are used for a long time outdoors or on business trips. A variable configuration is required.
[0003]
On the other hand, in Japanese Patent Laid-Open No. 9-244572, when R, G, B color data is transmitted from the main machine side to the display device, the R, G, B color data values are equal on the main machine side. For example, only the R color data is transmitted, the other G and B color data are not transmitted, and the signal lines corresponding to the G and B color data are set to high impedance. , A configuration is disclosed.
[0004]
[Problems to be solved by the invention]
According to the above-described conventional configuration, the display mode is used so that, for example, only the character information is displayed on the portable information device, black and white gradation is displayed, and in the situation where a color image is displayed, color gradation is displayed. By switching according to the power consumption, power consumption in the display device can be reduced. However, with this configuration, power consumption cannot be reduced when it is desired to change the number of gradations in accordance with the usage status of the portable information device without switching from a color image to a monochrome image.
[0005]
On the other hand, Japanese Patent Application No. 2000-242123 filed on August 12, 2000 by the applicant of the present application discloses a buffer power supply for a signal line driving circuit that outputs a signal line driving signal corresponding to the gradation of an image signal. A first switch that cuts off power, a second switch that cuts off power to the voltage dividing circuit, a directly connected reference voltage that directly selects a reference power supply, or a decoding circuit that can change a decoding table, the switch and the decoding circuit An image display apparatus is disclosed in which the degree of power saving is arbitrarily selected by controlling. According to such an image display device, the first or second switch or the decoding circuit can be controlled in accordance with the number of gradations of the image signal. Therefore, the signal line driving is performed by changing the number of gradations according to the use situation. The power consumption of the circuit can be reduced.
[0006]
However, with the introduction of TFT-type liquid crystal display devices in PDAs, mobile phones, etc., there is a strong demand for both high display quality and low power consumption. In order to meet such strong demands for both high display quality and low power consumption, only the power consumption in the generation of drive signals for liquid crystal panels, etc. can be changed by changing the number of gradations according to the usage situation as described above. The configuration enabling reduction is not sufficient.
[0007]
Accordingly, the present invention provides an image display apparatus and a display that can reduce power consumption in transmission and processing of a digital image signal supplied from a display control circuit to a drive circuit by changing the number of gradations according to the use situation. An object is to provide a control circuit.
[0008]
[Means for Solving the Problems]
The first invention receives image data and gradation control information for selecting a gradation number within a predetermined maximum number of gradations, and uses the gradation number selected by the gradation control information. An image display device having a variable number of gradations for displaying an image represented by the image data on an image display unit with a certain number of gradations, and having an image output terminal for the number of bits corresponding to the maximum number of gradations. A display control circuit for outputting, as a digital image signal, image data corresponding to the selected gradation number among the image data from an effective output terminal which is a terminal corresponding to the selected gradation number among the image output terminals; There are image input terminals corresponding to the number of bits composed of terminals connected to the image output terminals, and the digital image at the effective input terminal that is connected to the effective output terminal among the image input terminals. signal A drive circuit that receives and outputs a drive signal for displaying the image based on the digital image signal to the image display unit, the display control circuit based on the gradation control information other than the effective output terminal The invalid output terminal which is the image output terminal of High impedance state And an output control circuit for holding the output.
[0009]
According to the first aspect, the image output terminal of the display control circuit is used to supply image data necessary for displaying an image on the display unit with the selected number of gradations to the drive circuit. Terminals other than output terminals (invalid output terminals) High impedance state Retained. For this reason, the power consumption in the transmission of the digital image signal to the drive circuit is reduced by changing the number of selected gradations according to the use situation.
[0010]
The second invention is ,Previous When a pull-up resistor is connected to any of the image input terminals, the output control circuit sets the invalid output terminal connected to the image input terminal connected to the pull-up resistor to a high level or When the pull-down resistor is connected to any one of the image input terminals, the invalid output terminal connected to the image input terminal to which the pull-down resistor is connected is set to a low level or a high level. The impedance state is maintained.
[0011]
According to such a second invention, the invalid output terminal is in a high level, low level, or high impedance state according to the input format of the image input terminal of the drive circuit to which the invalid output terminal of the display control circuit is connected. The direct current is prevented from flowing through the signal line connected to the invalid output terminal. For this reason, the power consumption in transmission of the digital image signal to a drive circuit is more reliably reduced by changing the number of gradations according to a use condition.
[0012]
The third invention is ,Previous A data input terminal corresponding to the number of bits corresponding to the maximum number of gradations and a data output terminal corresponding to the number of bits are provided separately or as an input / output, and further provided with an external storage circuit for temporarily storing the image data. The display control circuit reads out the number of bits composed of the write output terminal corresponding to the number of bits composed of a terminal connected to each of the data input terminals and the terminal connected to each of the data output terminals. A separate input or input / output terminal, and the write output terminal is a terminal corresponding to the selected number of gradations and the write effective output terminal is used for the image data. Write image data corresponding to the selected number of gradations to the external storage circuit and read out the image data stored in the external storage circuit; Characterized in that it further comprises a write output control circuit for holding the invalid output terminal writing a write enable output said write output terminal other than the terminal to a fixed level or a high impedance state.
[0013]
According to the third aspect of the invention, in order to store the image data necessary for displaying an image on the display unit with the selected number of gradations among the write output terminals of the display control circuit, in the external storage circuit. Terminals other than the output terminal used (invalid output terminal for writing) are held at a fixed level or a high impedance state. For this reason, the power consumption in the transmission of the image data from the display control circuit to the external storage device is reduced by changing the number of selected gradations according to the use situation.
[0014]
The fourth invention is ,Previous A data input terminal corresponding to the number of bits corresponding to the maximum number of gradations and a data output terminal corresponding to the number of bits are provided separately or as an input / output, and further provided with an external storage circuit for temporarily storing the image data. The display control circuit reads out the number of bits composed of the write output terminal corresponding to the number of bits composed of a terminal connected to each of the data input terminals and the terminal connected to each of the data output terminals. A data valid output terminal which is a terminal corresponding to the selected number of gradations among the data output terminals. A memory control circuit that reads out image data corresponding to the selected gradation number from among the image data stored in the external storage circuit, and the external storage circuit Based on the gradation control information, characterized in that it contains the data valid output the data output terminals other than the terminal further data output control circuit for holding a fixed level or a high impedance state.
[0015]
According to such a fourth aspect of the present invention, among the data output terminals of the external storage circuit, it is used for outputting from the external storage circuit image data necessary to display an image on the display unit with the selected number of gradations. Terminals other than the data output terminal are held at a fixed level or high impedance state. For this reason, the power consumption in the transmission of the image data from the external storage circuit to the display control circuit is reduced by changing the number of selected gradations according to the use situation.
[0016]
The fifth invention is ,Previous An external storage circuit for temporarily storing image data; and the display control circuit writes the image data to the external storage circuit and reads the image data stored in the external storage circuit The external storage circuit further includes a memory control circuit, and the external storage circuit is an area other than an area where the image data corresponding to the selected gradation number is to be stored in a data storage area in the external storage circuit based on the gradation control information It includes an access restriction circuit that inhibits access to.
[0017]
According to the fifth aspect of the invention, the area other than the area where the image data necessary for displaying the image on the display unit with the selected gradation number is stored (invalid area) in the data storage area in the external storage circuit. Writing data to or reading data from such an invalid area is suppressed in the external storage circuit. For this reason, the power consumption in the external storage circuit is reduced by changing the number of selected gradations according to the use situation.
[0018]
The sixth invention receives image data and gradation control information for selecting the number of gradations within a predetermined maximum number of gradations, and the image represented by the image data is received by the gradation control information. A display control circuit that supplies a digital image signal to be displayed on a display unit with a selected number of gradations that is a selected number of gradations to a drive circuit of the display unit, the number of bits corresponding to the maximum number of gradations And an image output terminal for supplying the digital signal to the drive circuit, and for supplying the digital image signal to the drive circuit out of the image output terminals based on the gradation control information. Invalid output terminals that are not used High impedance state And an output control circuit held in the circuit.
[0019]
According to the sixth invention, as in the first invention, the invalid output terminal of the display control circuit is held at a fixed level or a high impedance state, so that the number of selected gradations is changed according to the use situation. Thus, power consumption in transmission of the digital image signal supplied to the drive circuit is reduced.
[0020]
The seventh invention ,Previous An internal storage circuit for temporarily storing the image data; and a memory control circuit for writing the image data to the internal storage circuit and reading the image data stored in the internal storage circuit; The internal storage circuit is configured to suppress access to an area other than an area where the image data corresponding to the selected gradation number is to be stored among data storage areas in the internal storage circuit based on the gradation control information. It has a limiting circuit.
[0021]
According to the seventh aspect of the invention, of the data storage areas in the internal storage circuit, areas other than areas where image data necessary for displaying an image on the display unit with the selected number of gradations (invalid areas) are stored. ) And reading data from such invalid areas is prevented. For this reason, the power consumption in the internal storage circuit, that is, the power consumption in writing and reading of the image data is reduced by changing the number of selected gradations according to the use situation.
[0022]
Since the invention other than the above according to the present application and the effects thereof and other effects of the above invention will become apparent from the above-described invention and effects and the description of the embodiments of the invention described later, the description thereof is omitted here.
[0023]
DETAILED DESCRIPTION OF THE INVENTION
Embodiments of the present invention will be described below with reference to the accompanying drawings.
[0024]
<1. First Embodiment>
<1.1 Overall Configuration and Operation of Image Display Device>
FIG. 1 is a block diagram showing a configuration of an image display apparatus according to the first embodiment of the present invention. This image display device is a liquid crystal display device used for performing color gradation display in a portable information device such as a mobile phone or a PDA, and includes a display control circuit (usually called “liquid crystal controller”) 200, Two signal
[0025]
The
[0026]
In the image display device according to the present embodiment, image data (in a narrow sense) representing an image to be displayed on the
[0027]
The
[0028]
The signal
[0029]
Based on the horizontal synchronization signal HSY and the vertical synchronization signal VSY, the scanning
[0030]
In the
[0031]
<1.2 Display control circuit>
FIG. 2 is a block diagram showing a configuration of the
[0032]
A signal indicating image data Dv in a broad sense output from the
[0033]
A timing generation circuit (hereinafter abbreviated as “TG”) 23 generates a timing signal and a control signal based on the display control data held in the
[0034]
The memory control circuit 24 reads an address signal ADr for reading out data representing an image to be displayed on the
[0035]
Based on the gradation control signals SG1 and SG2, the
[0036]
<1.2.1 Output control circuit>
Hereinafter, the details of the
[0037]
In the present embodiment, a mode indicating the number of gradations (hereinafter referred to as “gradation mode”) is set as shown in FIG. 3B in accordance with the values of the gradation control signals GS1 and GS2. Specifically, when GS1 = GS2 = “H”, each digital image signal OR, OG, OB is set to “6-bit mode” that expresses in 6 bits, and the
[0038]
Corresponding to the setting of the gradation mode (designation of the number of selected gradations) by the gradation control signals GS1 and GS2 as shown in FIG. 3B, other than bits used for image display at the selected number of gradations In order to fix the value of the bit to the L level, the
[0039]
According to such a configuration, each digital image signal OR, OG, OB output from the
[0040]
4 to 6 are signal waveform diagrams showing the red image signal OR of the digital image signals OR, OG, and OB output from the
[0041]
In this way, the digital image signals OR, OG, OB in which the invalid bits are fixed at the L level are output from the
[0042]
On the other hand, according to the operation of the
[0043]
By the way, as the input formats of the signal
[0044]
The digital image signals OR, OG, and OB in which the invalid bit is fixed at the L level according to the number of selected gradations are displayed on the
[0045]
When the number of selected gradations is smaller than the maximum number of gradations, as described above, the invalid output terminal corresponding to the invalid bit among the image output terminals Tc18 to Tc1 of the display control circuit is fixed to the L level, and the invalidity thereof. Since the signal value does not change and no current (alternating current) flows on the image transmission signal line connected to the output terminal, power consumption is reduced. At this time, the input format of the input terminal (hereinafter referred to as “invalid input terminal”) of the signal line driver circuit 300 to which the invalid output terminal is connected is a simple input shown in FIG. 7A or FIG. 7B. In the case of the pull-down input shown, no DC current flows through the image transmission signal line connected to the invalid output terminal. However, in the case where the input format of the invalid input terminal is the pull-up input shown in FIG. 7C, when the invalid output terminal is fixed to the L level, the pull-up resistor Ru and the power line in the signal line driving circuit 300 are fixed. A direct current flows through the invalid input terminal to the invalid output terminal connected to the invalid input terminal. For this reason, even if the invalid output terminal is fixed to the L level by the
[0046]
However, when the input format of the invalid input terminal in the signal line driver circuit 300 is the pull-up input shown in FIG. 7C, the
[0047]
As described above, the configuration of the
[0048]
On the other hand, if the
[0049]
<1.2.2 Display memory>
FIG. 11 is a block diagram showing a configuration of the
[0050]
In the
[0051]
As described above, the
[0052]
With the above configuration, when the gradation mode is the 6-bit mode (the number of selected gradations is 64), GS1 = GS2 = “H” as shown in FIG. The data is input to each memory cell array without being masked by the access restriction circuits 220 to 224, and access (write and read) to each memory cell is performed via each column decoder. However, in gradation modes other than the 6-bit mode, that is, when the number of selected gradations is less than 64, the selection signals S0 to Sm to be input to each memory cell array based on the gradation control signals GS1 and G2 are as follows. The column decoder operation is limited as follows.
[0053]
That is, in the 4-bit mode (the number of selected gradations is 16), since GS1 = "H" and GS2 = "L", the lower two bits B1, G1 of the pixel data are obtained by the access restriction circuits 220, 221. , R1, B0, G0, R0 are all masked with selection signals S0 to Sm to be input to the memory cell array, and access to these memory cell arrays is inhibited. In this case, the column decoders connected to these memory cell arrays also stop their operations based on the logical product signal GSa of the gradation control signals GS1 and GS2.
[0054]
In the case of the 3-bit mode (the number of selected gradations is 8), since GS1 = "L" and GS2 = "H", the lower three bits B2 to B0, G2 of the pixel data are obtained by the access restriction circuits 220 to 222. All the selection signals S0 to Sm to be input to the memory cell array for storing .about.G0, R2 to R0 are masked, and access to these memory cell arrays is inhibited. In this case, the column decoders connected to these memory cell arrays also stop their operations based on the logical product signal GSa of the gradation control signals GS1 and GS2 and the signal GS1 of the first gradation control bit.
[0055]
In the 1-bit mode (the number of selected gradations is 2), since GS1 = "L" and GS2 = "L", the access restriction circuits 220 to 224 cause the lower 5 bits B4 to B0 and G4 of the pixel data. All the selection signals S0 to Sm to be input to the memory cell array for storing .about.G0, R4 to R0 are masked, and access to these memory cell arrays is inhibited. In this case, the column decoder connected to these memory cell arrays also includes the logical product signal GSa of the gradation control signals GS1 and GS2, the logical sum signal GSb of the gradation control signals GS1 and GS2, and the first gradation control bit. The operation is stopped based on the signal GS1.
[0056]
According to the
[0057]
Note that the configuration shown in FIG. 11 is merely an example, and even in configurations other than such a configuration, access to invalid areas and operations for access are suppressed based on the gradation control signals GS1 and GS2. If so, the same effect can be obtained.
[0058]
<2. Second Embodiment>
Next, an image display apparatus according to a second embodiment of the present invention will be described. This image display device is also a liquid crystal display device used for color gradation display in portable information devices such as mobile phones and PDAs. However, unlike the
[0059]
<2.1 Display control circuit and memory circuit>
FIG. 12 is a block diagram showing the configuration of the display control circuit 600 and the storage circuit 700 in this embodiment. The display control circuit 600 includes an input control circuit 60, a
[0060]
Also in the image display apparatus according to the present embodiment, as in the first embodiment, the image data (in a narrow sense) and the display control data representing an image to be displayed on the
[0061]
In the display control circuit 600, the broad image data Dv and the address signal ADw from the
[0062]
The
[0063]
The
[0064]
The output control circuit 65 for the signal line drive circuit 300 has the same configuration as that of the
[0065]
In other words, the
[0066]
Similarly to the
[0067]
In the configuration of the storage circuit 700 shown in FIG. 12, the path for inputting the image data R, G, B to be written to the
[0068]
<2.2 Display memory>
FIG. 13 is a block diagram showing a configuration of the
[0069]
In this
[0070]
Each of the data storage blocks 710 to 715 is provided with an enable terminal EN as an input terminal. Each
[0071]
In the
[0072]
According to the
[0073]
Although not shown, a clock and a power source are also input to the data storage block. If these clocks and power supplies are supplied only to the necessary data storage blocks, the unnecessary data storage blocks can be completely stopped and only the necessary data storage blocks can be operated, further reducing power consumption. Contributes to the effect. Specifically, a clock and a power source may be switched using signals Gsa and Gsb generated by the gradation control signals GS1 and GS2.
[0074]
<3. Variations>
In each of the above embodiments, a liquid crystal display device using a liquid crystal panel as a display unit is taken as an example. However, the present invention is not limited to this, and is not limited to this, but is a PDP (Plasma Display Panel) or EL (Electroluminescence). The present invention can also be applied to an image display apparatus that uses another display device such as a panel or an FED (Field Emission Display) panel as a display unit, and the same effect can be obtained.
[0075]
In each of the above embodiments, an image display device that displays a color image is taken as an example. However, it is obvious that the present invention can also be applied to an image display device that displays a monochrome image.
[0076]
In each of the above embodiments, if the image transmission signal line corresponding to the invalid bit is held at the L level or the H level by the output control circuit according to the number of selected gradations, not only power consumption but also unnecessary radiation is reduced. Is done. Therefore, the above embodiments are also effective in preventing electromagnetic interference.
[0077]
【The invention's effect】
As described above, according to the present invention, among the image output terminals of the display control circuit, it is used to supply image data necessary for displaying an image on the display unit with the selected number of gradations to the drive circuit. Terminals other than output terminals (invalid output terminals) are held at a fixed level or high impedance state. Therefore, by changing the number of selected gradations according to the usage situation, there is an effect that power consumption in transmission of the digital image signal to the drive circuit is reduced.
[0078]
According to the present invention, the invalid output terminal is held in a high level, low level, or high impedance state according to the input format of the image input terminal of the drive circuit to which the invalid output terminal of the display control circuit is connected. This prevents a direct current from flowing through the signal line connected to the invalid output terminal. For this reason, by changing the number of gradations according to the use situation, there is an effect that power consumption in transmission of the digital image signal to the drive circuit is more reliably reduced.
[0079]
Of the output terminals for writing of the display control circuit, terminals other than the output terminals used for storing the image data necessary for displaying the image on the display unit with the selected number of gradations in the external storage circuit ( The write invalid output terminal) is held at a fixed level or high impedance state. Therefore, by changing the number of selected gradations according to the usage situation, there is an effect that power consumption in transmission of image data from the display control circuit to the external storage device is reduced.
[0080]
Further, among the data output terminals of the external storage circuit, terminals other than the data output terminal used for outputting the image data necessary for displaying an image on the display unit with the selected number of gradations from the external storage circuit, Hold at a fixed level or high impedance state. Therefore, by changing the number of selected gradations according to the use situation, there is an effect that power consumption in transmission of image data from the external storage circuit to the display control circuit is reduced.
[0081]
In addition, data is written in an area (invalid area) other than an area where image data necessary for displaying an image on the display unit with a selected number of gradations is stored in the data storage area in the external storage circuit. Reading data from the invalid area is inhibited in the external storage circuit. For this reason, there is an effect that the power consumption in the external storage circuit is reduced by changing the number of selected gradations according to the use situation.
[0082]
According to the present invention, since the invalid output terminal of the display control circuit is held at a fixed level or a high impedance state, the digital image signal supplied to the drive circuit can be changed by changing the number of selected gradations according to the use situation. There is an effect that power consumption in the transmission is reduced.
[0083]
In addition, data is written into an area (invalid area) other than the area where image data necessary for displaying an image on the display unit with the selected number of gradations is stored in the data storage area in the internal storage circuit. Reading data from invalid invalid areas is prevented. Therefore, by changing the number of selected gradations according to the usage situation, there is an effect that power consumption in the internal storage circuit, that is, power consumption in writing and reading of image data is reduced.
[0084]
Since effects other than those described above according to the present application will be apparent from the description of the embodiment of the invention described above, the description thereof is omitted here.
[Brief description of the drawings]
FIG. 1 is a block diagram showing a configuration of an image display device according to a first embodiment of the present invention.
FIG. 2 is a block diagram showing a configuration of a display control circuit in the first embodiment.
FIG. 3 is a circuit diagram showing an output control circuit of a display control circuit in the first embodiment.
FIG. 4 is a signal waveform diagram in the case where an image is displayed with a gradation of a 6-bit mode in the first embodiment.
FIG. 5 is a signal waveform diagram when an image is displayed with a gradation of a 3-bit mode in the first embodiment.
FIG. 6 is a signal waveform diagram in the case where an image table is displayed with gradation in a 1-bit mode in the first embodiment.
FIG. 7 is a circuit diagram for explaining a configuration of an input unit of the signal line driver circuit according to the first embodiment;
FIG. 8 is a circuit diagram showing another configuration example of the output control circuit of the signal line driver circuit in the first embodiment.
FIG. 9 is a signal waveform diagram when another configuration is adopted in the output control circuit of the signal line driving circuit in the first embodiment.
FIG. 10 is a signal waveform diagram when another configuration is adopted in the output control circuit of the signal line driver circuit in the first embodiment.
FIG. 11 is a block diagram showing a configuration of a display memory in the display control circuit according to the first embodiment.
FIG. 12 is a block diagram showing a configuration of a main part of an image display device according to a second embodiment of the present invention.
FIG. 13 is a block diagram showing a configuration of a display memory in a memory circuit according to the second embodiment.
[Explanation of symbols]
21 Display memory
23 ... Timing generation circuit (TG)
25 ... Output control circuit
63 ... Timing generation circuit
65 ... Output control circuit (for signal line drive circuit)
66 ... Output control circuit (for memory circuit)
70 ... Output control circuit (for display control circuit)
71 ... display memory
200 ... display control circuit
300, 3001, 3002 ... signal line drive circuit
400 Scanning line drive circuit
500 ... LCD panel
600 ... display control circuit
700 ... Memory circuit
710 to 715 ... Data storage block
Tc1 to Tc18 (output control circuit) output terminals
Td1 to Td18 (input terminals of signal line driving circuit)
OR, OG, OB ... Digital image signal
MR, MG, MB ... Memory image signal
GS1, GS2 ... gradation control signal
EN: Enable pin
Claims (11)
前記階調制御信号によって選択された、前記最大階調数以下の範囲の3段階以上の階調数に対応可能であり、前記最大階調数に対応するビット数分の画像出力端子を有し、当該画像出力端子のうち前記選択階調数に対応する端子である有効出力端子から、前記画像データのうち前記選択階調数に対応する画像データをデジタル画像信号として出力する表示制御回路と、前記画像出力端子のそれぞれに接続される端子からなる前記ビット数分の画像入力端子を有し、当該画像入力端子のうち前記有効出力端子に接続される端子である有効入力端子にて前記デジタル画像信号を受け取り、前記デジタル画像信号に基づき前記画像を表示するための駆動信号を前記画像表示部に出力する駆動回路とを備え、前記表示制御回路は、前記階調制御情報に基づき、前記有効出力端子以外の前記画像出力端子である無効出力端子を固定レベルまたは高インピーダンス状態に保持する出力制御回路を含むことを特徴とする画像表示装置。Receives image data and gradation control information for selecting the number of gradations when an image is displayed on the image display unit within a predetermined maximum gradation number range, and is selected by the gradation control information. An image display device having a variable number of gradations for displaying an image represented by the image data on an image display unit with a selected number of gradations which is the number of gradations,
The number of gradations selected by the gradation control signal can correspond to the number of gradations of three or more levels within the range of the maximum number of gradations, and has image output terminals for the number of bits corresponding to the maximum number of gradations. A display control circuit for outputting, as a digital image signal, image data corresponding to the selected gradation number among the image data from an effective output terminal which is a terminal corresponding to the selected gradation number among the image output terminals; There are image input terminals corresponding to the number of bits composed of terminals connected to the image output terminals, and the digital image at the effective input terminal that is connected to the effective output terminal among the image input terminals. A drive circuit that receives a signal and outputs a drive signal for displaying the image based on the digital image signal to the image display unit, and the display control circuit includes the gradation control information. Hazuki, an image display device which comprises an output control circuit for holding the invalid output terminal which is the image output terminal other than the effective output to a fixed level or a high impedance state.
前記出力制御回路は、前記画像入力端子のいずれかにプルアップ抵抗が接続されている場合には、当該プルアップ抵抗の接続された前記画像入力端子に接続される前記無効出力端子をハイレベルまたは高インピーダンス状態に保持し、前記画像入力端子のいずれかにプルダウン抵抗が接続されている場合には、当該プルダウン抵抗の接続された前記画像入力端子に接続される前記無効出力端子をローレベルまたは高インピーダンス状態に保持することを特徴とする画像表示装置。 Receives image data and gradation control information for selecting the number of gradations within a predetermined maximum number of gradations, and selects the number of gradations selected by the gradation control information. , An image display device having a variable number of gradations for displaying an image represented by the image data on an image display unit, the image display terminal having image output terminals corresponding to the number of bits corresponding to the maximum number of gradations, A display control circuit for outputting, as a digital image signal, image data corresponding to the selected gradation number among the image data from an effective output terminal which is a terminal corresponding to the selected gradation number, and each of the image output terminals The image input terminals for the number of bits composed of terminals connected to the digital image signal are received at an effective input terminal which is a terminal connected to the effective output terminal among the image input terminals. A drive circuit that outputs a drive signal for displaying the image based on the digital image signal to the image display unit, and the display control circuit is configured to output the image other than the effective output terminal based on the gradation control information. Including an output control circuit that holds the invalid output terminal, which is an output terminal, at a fixed level or high impedance state;
When a pull-up resistor is connected to any of the image input terminals, the output control circuit sets the invalid output terminal connected to the image input terminal to which the pull-up resistor is connected to a high level or When the pull-down resistor is connected to any one of the image input terminals, the invalid output terminal connected to the image input terminal to which the pull-down resistor is connected is set to a low level or a high level. An image display device characterized by being held in an impedance state.
前記最大階調数に対応するビット数分のデータ入力端子および当該ビット数分のデータ出力端子を別個に又は入出力兼用で有し、前記画像データを一時的に格納する外部記憶回路を更に備え、前記表示制御回路は、前記データ入力端子のそれぞれに接続される端子からなる前記ビット数分の書込用出力端子と前記データ出力端子のそれぞれに接続される端子からなる前記ビット数分の読出用入力端子とを、別個に又は入出力兼用で有し、前記書込用出力端子のうち前記選択階調数に対応する端子である書込用有効出力端子を介して前記画像データのうち前記選択階調数に対応する画像データを前記外部記憶回路に書き込むと共に、前記外部記憶回路に格納されている前記画像データを読み出すメモリ制御回路と、前記階調制御情報に基づき、前記書込用有効出力端子以外の前記書込用出力端子である書込用無効出力端子を固定レベルまたは高インピーダンス状態に保持する書込用出力制御回路とを更に含むことを特徴とする画像表示装置。 Receives image data and gradation control information for selecting the number of gradations within a predetermined maximum number of gradations, and selects the number of gradations selected by the gradation control information. , An image display device having a variable number of gradations for displaying an image represented by the image data on an image display unit, the image display terminal having image output terminals corresponding to the number of bits corresponding to the maximum number of gradations, A display control circuit for outputting, as a digital image signal, image data corresponding to the selected gradation number among the image data from an effective output terminal which is a terminal corresponding to the selected gradation number, and each of the image output terminals The image input terminals for the number of bits composed of terminals connected to the digital image signal are received at an effective input terminal which is a terminal connected to the effective output terminal among the image input terminals. A drive circuit that outputs a drive signal for displaying the image based on the digital image signal to the image display unit, and the display control circuit is configured to output the image other than the effective output terminal based on the gradation control information. Including an output control circuit that holds the invalid output terminal, which is an output terminal, at a fixed level or high impedance state;
A data input terminal corresponding to the number of bits corresponding to the maximum number of gradations and a data output terminal corresponding to the number of bits are provided separately or as an input / output, and further includes an external storage circuit for temporarily storing the image data. The display control circuit reads out the number of bits composed of the write output terminal corresponding to the number of bits composed of a terminal connected to each of the data input terminals and the terminal connected to each of the data output terminals. A separate input or input / output terminal, and the write output terminal is a terminal corresponding to the selected number of gradations and the write effective output terminal is used for the image data. Based on the gradation control information, the memory control circuit for reading the image data stored in the external storage circuit and writing the image data corresponding to the selected gradation number to the external storage circuit, Image display, characterized by further comprising a write output control circuit for holding the invalid output terminal writing is the write output terminals other than the valid output terminal Kishokomi a fixed level or a high impedance state apparatus.
前記最大階調数に対応するビット数分のデータ入力端子および当該ビット数分のデータ出力端子を別個に又は入出力兼用で有し、前記画像データを一時的に格納する外部記憶回路を更に備え、前記表示制御回路は、前記データ入力端子のそれぞれに接続される端子からなる前記ビット数分の書込用出力端子と前記データ出力端子のそれぞれに接続される端子からなる前記ビット数分の読出用入力端子とを、別個に又は入出力兼用で有し、前記画像データを前記外部記憶回路に書き込むと共に、前記データ出力端子のうち前記選択階調数に対応する端子であるデータ有効出力端子を介して、前記外部記憶回路に格納された前記画像データのうち前記選択階調数に対応する画像データを読み出すメモリ制御回路を更に含み、前記外部記憶回路は、前記階調制御情報に基づき、前記データ有効出力端子以外の前記データ出力端子を固定レベルまたは高インピーダンス状態に保持するデータ出力制御回路を更に含むことを特徴とする画像表示装置。 Receives image data and gradation control information for selecting the number of gradations within a predetermined maximum number of gradations, and selects the number of gradations selected by the gradation control information. , An image display device having a variable number of gradations for displaying an image represented by the image data on an image display unit, the image display terminal having image output terminals corresponding to the number of bits corresponding to the maximum number of gradations, A display control circuit for outputting, as a digital image signal, image data corresponding to the selected gradation number among the image data from an effective output terminal which is a terminal corresponding to the selected gradation number, and each of the image output terminals The image input terminals for the number of bits composed of terminals connected to the digital image signal are received at an effective input terminal which is a terminal connected to the effective output terminal among the image input terminals. A drive circuit that outputs a drive signal for displaying the image based on the digital image signal to the image display unit, and the display control circuit is configured to output the image other than the effective output terminal based on the gradation control information. Including an output control circuit that holds the invalid output terminal, which is an output terminal, at a fixed level or high impedance state;
A data input terminal corresponding to the number of bits corresponding to the maximum number of gradations and a data output terminal corresponding to the number of bits are provided separately or as an input / output, and further includes an external storage circuit for temporarily storing the image data. The display control circuit reads out the number of bits composed of the write output terminal corresponding to the number of bits composed of a terminal connected to each of the data input terminals and the terminal connected to each of the data output terminals. A data valid output terminal which is a terminal corresponding to the selected number of gradations among the data output terminals. A memory control circuit that reads out image data corresponding to the selected gradation number from among the image data stored in the external storage circuit, and the external storage circuit includes: Based on Kikaicho control information, the image display apparatus further comprising a data output control circuit for holding the data output terminal other than the data valid output terminal to a fixed level or a high impedance state.
前記画像データを一時的に格納するための外部記憶回路を更に備え、前記表示制御回路は、前記画像データを前記外部記憶回路に書き込むと共に、前記外部記憶回路に格納されている前記画像データを読み出すメモリ制御回路を更に含み、前記外部記憶回路は、前記階調制御情報に基づき、前記外部記憶回路におけるデータ格納領域のうち前記選択階調数に対応する前記画像データを格納すべき領域以外の領域へのアクセスを抑止するアクセス制限回路を含むことを特徴とする画像表示装置。 Receives image data and gradation control information for selecting the number of gradations within a predetermined maximum number of gradations, and selects the number of gradations selected by the gradation control information. , the image represented by those the image data. the image display device of the gradation number variable to be displayed on the image display unit includes an image output terminal of a few bits minutes corresponding to the maximum number of gradations, the image output terminal A display control circuit that outputs image data corresponding to the selected gradation number of the image data as a digital image signal from an effective output terminal that is a terminal corresponding to the selected gradation number, and the image output terminal The image input terminals corresponding to the number of bits, each of which is connected to each other, receive the digital image signal at an effective input terminal that is connected to the effective output terminal among the image input terminals, A drive circuit that outputs a drive signal for displaying the image based on the digital image signal to the image display unit, and the display control circuit is configured to output the image other than the effective output terminal based on the gradation control information. Including an output control circuit that holds the invalid output terminal, which is an output terminal, at a fixed level or high impedance state;
The image processing apparatus further includes an external storage circuit for temporarily storing the image data, and the display control circuit writes the image data to the external storage circuit and reads the image data stored in the external storage circuit The external storage circuit further includes a memory control circuit, and the external storage circuit is an area other than an area where the image data corresponding to the selected gradation number is to be stored in a data storage area in the external storage circuit based on the gradation control information An image display device comprising an access restriction circuit that inhibits access to the device.
前記最大階調数に対応するビット数分の端子であって前記デジタル信号を前記駆動回路に供給するための画像出力端子と、前記階調制御情報に基づき、前記画像出力端子のうち前記デジタル画像信号を前記駆動回路に供給するために使用される端子以外の端子である無効出力端子を固定レベルまたは高インピーダンス状態に保持する出力制御回路とを備えることを特徴とする表示制御回路。It receives the tone control information for selecting the number of gradations for displaying an image on the image display unit at the maximum tone number following range predetermined with the image data, selected by said tone control information The number of gradations of three or more levels within the range of the maximum number of gradations can be accommodated, and the image represented by the image data is displayed with a selected gradation number that is the number of gradations selected by the gradation control information. A display control circuit for supplying a digital image signal for display on a display unit to a drive circuit of the display unit,
An image output terminal for supplying the digital signal to the drive circuit, the number of bits corresponding to the maximum number of gradations, and the digital image among the image output terminals based on the gradation control information A display control circuit comprising: an output control circuit that holds an invalid output terminal, which is a terminal other than a terminal used for supplying a signal to the driving circuit, at a fixed level or a high impedance state.
前記画像データを一時的に格納するための内部記憶回路と、前記画像データを前記内部記憶回路に書き込むと共に、前記内部記憶回路に格納されている前記画像データを読み出すメモリ制御回路とを更に備え、前記内部記憶回路は、前記階調制御情報に基づき、前記内部記憶回路におけるデータ格納領域のうち前記選択階調数に対応する前記画像データを格納すべき領域以外の領域へのアクセスを抑止するアクセス制限回路を有することを特徴とする表示制御回路。 Receives image data and gradation control information for selecting the number of gradations within a predetermined maximum number of gradations, and selects the number of gradations selected by the gradation control information for the image represented by the image data A display control circuit that supplies a digital image signal to be displayed on the display unit with a selected number of gradations to a drive circuit of the display unit, and is a terminal corresponding to the number of bits corresponding to the maximum number of gradations. An image output terminal for supplying the digital signal to the drive circuit and a terminal other than the terminal used for supplying the digital image signal to the drive circuit among the image output terminals based on the gradation control information An output control circuit that holds the invalid output terminal, which is a terminal, at a fixed level or high impedance state,
An internal storage circuit for temporarily storing the image data; and a memory control circuit for writing the image data to the internal storage circuit and reading the image data stored in the internal storage circuit; The internal storage circuit is configured to suppress access to an area other than an area where the image data corresponding to the selected gradation number is to be stored among data storage areas in the internal storage circuit based on the gradation control information. A display control circuit comprising a limiting circuit.
前記最大階調数に対応するビット数分のデータ入力端子および当該ビット数分のデータ出力端子を別個に又は入出力兼用で有する外部記憶回路に前記画像データを書き込むと共に、当該外部記憶回路に格納された前記画像データを読み出すためのメモリ制御回路を更に含み、前記データ入力端子のそれぞれに接続される端子からなる前記ビット数分の書込用出力端子と前記データ出力端子のそれぞれに接続される端子からなる前記ビット数分の読出用入力端子とを、別個に又は入出力兼用で有し、前記階調制御情報に基づき、前記書込用出力端子のうち前記選択階調数に対応する端子以外の端子を固定レベルまたは高インピーダンス状態に保持する書込用出力制御回路を更に含むことを特徴とする表示制御回路。 Receives image data and gradation control information for selecting the number of gradations within a predetermined maximum number of gradations, and selects the number of gradations selected by the gradation control information for the image represented by the image data A display control circuit that supplies a digital image signal to be displayed on the display unit with a selected number of gradations to a drive circuit of the display unit, and is a terminal corresponding to the number of bits corresponding to the maximum number of gradations. An image output terminal for supplying the digital signal to the drive circuit and a terminal other than the terminal used for supplying the digital image signal to the drive circuit among the image output terminals based on the gradation control information An output control circuit that holds the invalid output terminal, which is a terminal, at a fixed level or high impedance state,
The image data is written to an external storage circuit having a data input terminal corresponding to the maximum number of gradations and a data output terminal corresponding to the number of bits and a data output terminal corresponding to the number of bits, and is also stored in the external storage circuit A memory control circuit for reading the image data, and connected to each of the write output terminals and the data output terminals for the number of bits, each of which is connected to each of the data input terminals. A terminal corresponding to the selected number of gradations among the output terminals for writing based on the gradation control information. A display control circuit, further comprising a write output control circuit for holding terminals other than those at a fixed level or a high impedance state.
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