JP3621352B2 - Image display device and display control circuit - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は、階調数可変の画像表示装置及びそのための表示制御回路に関するものであり、例えば、表示部に液晶パネルを使用した階調数可変の画像表示装置及びそのための液晶コントローラに関する。
【０００２】
【従来の技術】
携帯電話や、ＰＤＡ（Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ Ａｓｓｉｓｔａｎｔ）、ノート型コンピュータ等の携帯用情報機器では、処理性能の向上と利用の高度化などによって、より表示色の多い高品位の表示能力が要求されるようになってきている。このため、これらの携帯用情報機器で使用される表示装置においても、高品位の表示能力への要求に対応すべく、従来のパッシブマトリクス型液晶表示装置の代わりにＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｉｔｏｒ）方式によるアクティブマトリクス型液晶表示装置が使用されはじめている。一方、このような携帯情報機器では搭載バッテリーの持続時間の長期化の観点から、消費電力の低減化が強く求められている。したがって、今後、携帯情報機器で使用される液晶表示装置などの画像表示装置においては、高表示品位と低消費電力との両立が求められ、その結果、使用状況に応じて表示品位を変更するという構成が必要となる。例えば、携帯情報機器における表示内容から多くの情報を正確に得たい状況や室内での使用時など商用電源の利用が容易な状況では、消費電力低減よりも表示品位を優先させて階調数を多くし、屋外や出張先などで長時間使用するような状況では、表示品位よりも消費電力低減を優先させて階調数を少なくするというように、消費電力の低減化と連動した階調数可変の構成が必要となる。
【０００３】
これに対し、特開平９−２４４５７２号公報では、Ｒ、Ｇ、Ｂの各色データを主機側から表示装置へ伝送する場合に、主機側において、Ｒ，Ｇ，Ｂの各色データの値が等しい白黒の階調データを送信する場合には、例えばＲの色データのみを送信し、他のＧ、Ｂの色データは送信せず、Ｇ，Ｂの色データに対応する信号ラインを高インピーダンスにする、という構成が開示されている。
【０００４】
【発明が解決しようとする課題】
上記従来の構成によれば、携帯情報機器に例えば文字情報のみを表示させる状況では白黒の階調表示とし、カラー画像を表示させる状況ではカラーの階調表示とするように、表示態様を使用状況に応じて切り換えることで、表示装置における消費電力を低減することができる。しかし、この構成では、カラー画像から白黒画像へと切り換えることなく携帯情報機器の使用状況に応じて階調数を変更したい場合には、消費電力を低減することはできない。
【０００５】
これに対し、本願出願人が平成１２年８月１２日に出願した特願２０００−２４２１２３号には、画像信号の階調に応じた信号線駆動信号を出力する信号線駆動回路のバッファの電源を遮断する第１スイッチ、分圧回路への電源を遮断する第２スイッチ、基準電源を直接選択する直結基準電圧、又はデコードテーブルを変更できるデコード回路の少なくとも一を有し、前記スイッチ及びデコード回路を制御することにより省電力の程度を任意に選択するようにした画像表示装置が開示されている。このような画像表示装置によれば、画像信号の階調数に応じて第１若しくは第２スイッチ、またはデコード回路を制御できるので、使用状況に応じて階調数を変更することで信号線駆動回路の消費電力を低減できる。
【０００６】
しかし、ＰＤＡや携帯電話などにＴＦＴ方式の液晶表示装置が導入されるに伴い、高表示品位と低消費電力との両立がより強く求められる。このような高表示品位と低消費電力との両立についての強い要求に応えるには、上記のように液晶パネルなどの駆動信号の生成における消費電力のみを使用状況に応じた階調数の変更で低減可能とする構成では不十分である。
【０００７】
そこで、本発明は、表示制御回路から駆動回路に供給されるデジタル画像信号の伝送や処理における消費電力を、使用状況に応じて階調数を変更することで低減可能とする画像表示装置および表示制御回路を提供することを目的とする。
【０００８】
【課題を解決するための手段】
第１の発明は、画像データと予め決められた最大階調数以下の範囲で階調数を選択するための階調制御情報とを受け取り、当該階調制御情報によって選択される階調数である選択階調数で、当該画像データの表す画像を画像表示部に表示させる階調数可変の画像表示装置であって、前記最大階調数に対応するビット数分の画像出力端子を有し、当該画像出力端子のうち前記選択階調数に対応する端子である有効出力端子から、前記画像データのうち前記選択階調数に対応する画像データをデジタル画像信号として出力する表示制御回路と、前記画像出力端子のそれぞれに接続される端子からなる前記ビット数分の画像入力端子を有し、当該画像入力端子のうち前記有効出力端子に接続される端子である有効入力端子にて前記デジタル画像信号を受け取り、前記デジタル画像信号に基づき前記画像を表示するための駆動信号を前記画像表示部に出力する駆動回路とを備え、前記表示制御回路は、前記階調制御情報に基づき、前記有効出力端子以外の前記画像出力端子である無効出力端子を高インピーダンス状態に保持する出力制御回路を含むことを特徴とする。
【０００９】
このような第１の発明によれば、表示制御回路の画像出力端子のうち、選択階調数で表示部に画像を表示させるのに必要な画像データを駆動回路に供給するために使用される出力端子以外の端子（無効出力端子）は、高インピーダンス状態に保持される。このため、使用状況に応じて選択階調数を変更することで、駆動回路へのデジタル画像信号の伝送における消費電力が低減される。
【００１０】
第２の発明は、前記出力制御回路は、前記画像入力端子のいずれかにプルアップ抵抗が接続されている場合には、当該プルアップ抵抗の接続された前記画像入力端子に接続される前記無効出力端子をハイレベルまたは高インピーダンス状態に保持し、前記画像入力端子のいずれかにプルダウン抵抗が接続されている場合には、当該プルダウン抵抗の接続された前記画像入力端子に接続される前記無効出力端子をローレベルまたは高インピーダンス状態に保持することを特徴とする。
【００１１】
このような第２の発明によれば、表示制御回路の無効出力端子が接続される駆動回路の画像入力端子の入力形式に応じて、無効出力端子がハイレベル、ローレベル、高インピーダンス状態のうちのいずれかに保持され、無効出力端子に接続される信号線に直流電流が流れるのが防止される。このため、使用状況に応じて階調数を変更することで、駆動回路へのデジタル画像信号の伝送における消費電力がより確実に低減される。
【００１２】
第３の発明は、前記最大階調数に対応するビット数分のデータ入力端子および当該ビット数分のデータ出力端子を別個に又は入出力兼用で有し、前記画像データを一時的に格納する外部記憶回路を更に備え、前記表示制御回路は、前記データ入力端子のそれぞれに接続される端子からなる前記ビット数分の書込用出力端子と前記データ出力端子のそれぞれに接続される端子からなる前記ビット数分の読出用入力端子とを、別個に又は入出力兼用で有し、前記書込用出力端子のうち前記選択階調数に対応する端子である書込用有効出力端子を介して前記画像データのうち前記選択階調数に対応する画像データを前記外部記憶回路に書き込むと共に、前記外部記憶回路に格納されている前記画像データを読み出すメモリ制御回路と、前記階調制御情報に基づき、前記書込用有効出力端子以外の前記書込用出力端子である書込用無効出力端子を固定レベルまたは高インピーダンス状態に保持する書込用出力制御回路とを更に含むことを特徴とする。
【００１３】
このような第３の発明によれば、表示制御回路の書込用出力端子のうち、選択階調数で表示部に画像を表示させるのに必要な画像データを外部記憶回路に格納するために使用される出力端子以外の端子（書込用無効出力端子）は、固定レベルまたは高インピーダンス状態に保持される。このため、使用状況に応じて選択階調数を変更することで、表示制御回路から外部記憶装置への画像データの伝送における消費電力が低減される。
【００１４】
第４の発明は、前記最大階調数に対応するビット数分のデータ入力端子および当該ビット数分のデータ出力端子を別個に又は入出力兼用で有し、前記画像データを一時的に格納する外部記憶回路を更に備え、前記表示制御回路は、前記データ入力端子のそれぞれに接続される端子からなる前記ビット数分の書込用出力端子と前記データ出力端子のそれぞれに接続される端子からなる前記ビット数分の読出用入力端子とを、別個に又は入出力兼用で有し、前記画像データを前記外部記憶回路に書き込むと共に、前記データ出力端子のうち前記選択階調数に対応する端子であるデータ有効出力端子を介して、前記外部記憶回路に格納された前記画像データのうち前記選択階調数に対応する画像データを読み出すメモリ制御回路を更に含み、前記外部記憶回路は、前記階調制御情報に基づき、前記データ有効出力端子以外の前記データ出力端子を固定レベルまたは高インピーダンス状態に保持するデータ出力制御回路を更に含むことを特徴とする。
【００１５】
このような第４の発明によれば、外部記憶回路のデータ出力端子のうち、選択階調数で表示部に画像を表示させるのに必要な画像データを外部記憶回路から出力するために使用されるデータ出力端子以外の端子は、固定レベルまたは高インピーダンス状態に保持される。このため、使用状況に応じて選択階調数を変更することで、外部記憶回路から表示制御回路への画像データの伝送における消費電力が低減される。
【００１６】
第５の発明は、前記画像データを一時的に格納するための外部記憶回路を更に備え、前記表示制御回路は、前記画像データを前記外部記憶回路に書き込むと共に、前記外部記憶回路に格納されている前記画像データを読み出すメモリ制御回路を更に含み、前記外部記憶回路は、前記階調制御情報に基づき、前記外部記憶回路におけるデータ格納領域のうち前記選択階調数に対応する前記画像データを格納すべき領域以外の領域へのアクセスを抑止するアクセス制限回路を含むことを特徴とする。
【００１７】
このような第５の発明によれば、外部記憶回路におけるデータ格納領域のうち選択階調数で表示部に画像を表示させるのに必要な画像データを格納すべき領域以外の領域（無効領域）にデータを書き込んだり、そのような無効領域からデータを読み出したりすることが、外部記憶回路内で抑止される。このため、使用状況に応じて選択階調数を変更することで、外部記憶回路における消費電力が低減される。
【００１８】
第６の発明は、画像データと予め決められた最大階調数以下の範囲で階調数を選択するための階調制御情報とを受け取り、当該画像データの表す画像を当該階調制御情報によって選択される階調数である選択階調数で表示部に表示させるためのデジタル画像信号を当該表示部の駆動回路に供給する表示制御回路であって、前記最大階調数に対応するビット数分の端子であって前記デジタル信号を前記駆動回路に供給するための画像出力端子と、前記階調制御情報に基づき、前記画像出力端子のうち前記デジタル画像信号を前記駆動回路に供給するために使用される端子以外の端子である無効出力端子を高インピーダンス状態に保持する出力制御回路とを備えることを特徴とする。
【００１９】
このような第６の発明によれば、第１の発明と同様、表示制御回路の無効出力端子は固定レベルまたは高インピーダンス状態に保持されるので、使用状況に応じて選択階調数を変更することで、駆動回路に供給されるデジタル画像信号の伝送における消費電力が低減される。
【００２０】
第７の発明は、前記画像データを一時的に格納するための内部記憶回路と、前記画像データを前記内部記憶回路に書き込むと共に、前記内部記憶回路に格納されている前記画像データを読み出すメモリ制御回路とを更に備え、前記内部記憶回路は、前記階調制御情報に基づき、前記内部記憶回路におけるデータ格納領域のうち前記選択階調数に対応する前記画像データを格納すべき領域以外の領域へのアクセスを抑止するアクセス制限回路を有することを特徴とする。
【００２１】
このような第７の発明によれば、内部記憶回路におけるデータ格納領域のうち、選択階調数で表示部に画像を表示させるのに必要な画像データを格納すべき領域以外の領域（無効領域）にデータを書き込んだり、そのような無効領域からデータを読み出したりすることが抑止される。このため、使用状況に応じて選択階調数を変更することで、内部記憶回路における消費電力すなわち画像データの書き込みおよび読み出しにおける消費電力が低減される。
【００２２】
本願に係る上記以外の発明及びその効果並びに上記発明の他の効果については、上記の発明および効果と後述する発明の実施形態の説明より明らかになるので、ここでは説明を省略する。
【００２３】
【発明の実施の形態】
以下、本発明の実施形態について添付図面を参照して説明する。
【００２４】
＜１．第１の実施形態＞
＜１．１ 画像表示装置の全体構成および動作＞
図１は、本発明の第１の実施形態に係る画像表示装置の構成を示すブロック図である。この画像表示装置は、携帯電話やＰＤＡなど携帯用情報機器においてカラーの階調表示を行うために使用される液晶表示装置であって、表示制御回路（通常「液晶コントローラ」と呼ばれる）２００と、２個の信号線駆動回路３００１，３００２と、走査線駆動回路４００と、液晶パネル５００とを備えている。なお、本実施形態では、信号線駆動回路は２個の回路ブロックとしての２個のＩＣチップで構成されるが、この個数は限定されるものではなく、要求される表示容量（１画面の画素数）等に応じて適切な個数が選定される。
【００２５】
この画像表示装置における表示部としての液晶パネル５００は、ＣＰＵ１０から受け取る画像データＤｖの表す画像における水平走査線にそれぞれが対応する複数本の走査信号線と、それら複数本の走査信号線のそれぞれと交差する複数本のデータ信号線（以下「駆動用画像信号線」という）と、それら複数本の走査信号線と複数本の駆動用画像信号線との交差点にそれぞれ設けられた画素形成手段を含む。各画素形成手段は、駆動用画像信号線に印加される画像信号に応じた電圧を微小な液晶層部分に印加する構造を有しているが、その具体的構成としては、種々のものが提案されている。しかし本実施形態では、画素形成手段につき採用すべき具体的構成を限定する必要はなく、周知の各種構成の液晶パネルを使用可能である。そして、本実施形態では、液晶パネル５００に選択階調数で画像を適切に表示させるために液晶パネル５００の駆動用画像信号線および走査信号線に印加すべき信号が、画素形成手段の具体的構成（およびそれに対応する駆動方式）に応じて、信号線駆動回路３００１，３００２と走査線駆動回路４００でそれぞれ生成される。
【００２６】
本実施形態に係る画像表示装置では、液晶パネル５００に表示すべき画像を表す（狭義の）画像データおよび表示動作のタイミング等を決めるデータ（表示用クロックの周波数や階調数を示すデータ等）（以下「表示制御データ」という）は、携帯情報機器の本体回路１００における中央処置装置としてのＣＰＵ１０から表示制御回路２００に送られる（以下、ＣＰＵ１０から送られるこれらのデータＤｖを「広義の画像データ」という）。すなわち、ＣＰＵ１０は、広義の画像データＤｖを構成する（狭義の）画像データおよび表示制御データを、アドレス信号ＡＤｗを表示制御回路２００に供給して、表示制御回路２００内の後述の表示メモリおよびレジスタにそれぞれ書き込む。
【００２７】
表示制御回路２００は、レジスタに書き込まれた表示制御データに基づき、表示用のクロック信号や、予め決められた最大階調数（本画像表示装置で表示可能な階調数の最大値）以下の範囲で階調数を指定する階調制御信号ＧＳ１，ＧＳ２、水平同期信号ＨＳＹ、垂直同期信号ＶＳＹなどを生成する。また、表示制御回路２００は、ＣＰＵ１０によって表示メモリに書き込まれた（狭義の）画像データのうち、階調制御信号ＧＳ１，ＧＳ２によって指定される階調数（以下「選択階調数」という）に対応するデータ、すなわち選択階調数で画像を表示するのに必要なデータを、表示メモリから読み出して３種類のデジタル画像信号ＯＲ，ＯＧ，ＯＢとして出力する。ここで、デジタル画像信号ＯＲは、表示すべき画像の赤色成分を表す画像信号（以下「赤色画像信号」という）であり、デジタル画像信号ＯＧは、表示すべき画像の緑色成分を表す画像信号（以下「緑色画像信号」という）であり、デジタル画像信号ＯＢは、表示すべき画像の青色成分を表す画像信号（以下「青色画像信号」という）である。このようにして、表示制御回路２００によって生成または出力される信号のうち、クロック信号ＣＫは信号線駆動回路３００１，３００２に、水平同期信号ＨＳＹは信号線駆動回路３００１，３００２および走査線駆動回路４００に、垂直同期信号ＶＳＹは走査線駆動回路４００に、デジタル画像信号ＯＲ，ＯＧ，ＯＢは信号線駆動回路３００１，３００２に、それぞれ供給される。なお、本実施形態では、最大階調数は６４であり、３種類のデジタル画像信号ＯＲ，ＯＧ，ＯＢのそれぞれの有効なビットは最大６ビットである。したがって、表示制御回路２００から信号線駆動回路３００１，３００２にデジタル画像信号ＯＲ，ＯＧ，ＯＢを供給するための信号線として、６×３＝１８本の信号線（以下「画像伝送用信号線」という）が配線されている。
【００２８】
信号線駆動回路３００１，３００２には、上記のようにして、液晶パネル５００に表示すべき画像を表すデータが画素単位でシリアルにデジタル画像信号ＯＲ，ＯＧ，ＯＢとして供給されると共に、タイミングを示す信号としてクロック信号ＣＫおよび水平同期信号ＨＳＹが供給される。信号線駆動回路３００１，３００２は、これらのデジタル画像信号ＯＲ，ＯＧ，ＯＢとクロック信号ＣＫおよび水平同期信号ＨＳＹとに基づき、液晶パネル５００を駆動するための画像信号（以下「駆動用画像信号」という）を生成し、これを液晶パネル５００の各駆動用画像信号線に印加する。この駆動用画像信号の具体的態様は、液晶パネル５００の構造や駆動方式などによって種々異なるが、本実施形態は、その駆動用画像信号の態様として特定の態様を前提とするものではない。本実施形態における信号線駆動回路３００１，３００２は、周知のいずれかのパネル構造および駆動方式に対応する周知のいずれかの具体的態様の画像駆動信号を生成するものとする。
【００２９】
走査線駆動回路４００は、水平同期信号ＨＳＹおよび垂直同期信号ＶＳＹに基づき、液晶パネル５００における走査信号線を１水平走査期間ずつ順に選択するために各走査信号線に印加すべき走査信号を生成し、全走査信号線のそれぞれを順に選択するための走査信号の各走査信号線への印加を１垂直走査期間を周期として繰り返す。
【００３０】
液晶パネル５００は、上記のようにして、駆動用画像信号線には信号線駆動回路３００１，３００２によってデジタル画像信号ＯＲ，ＯＧ，ＯＢに基づく駆動用画像信号が印加され、走査信号線には走査線駆動回路４００によって走査信号が印加される。これにより液晶パネル５００は、ＣＰＵ１０から受け取った画像データＤｖの表すカラー画像を選択階調数で表示する。
【００３１】
＜１．２ 表示制御回路＞
図２は、上記の画像表示装置における表示制御回路２００の構成を示すブロック図である。この表示制御回路２００は、入力制御回路２０と表示メモリ２１とレジスタ２２とタイミング発生回路２３とメモリ制御回路２４と出力制御回路２５とを備えている。
【００３２】
本体回路１００のＣＰＵ１０から出力される広義の画像データＤｖを示す信号（以下、この信号も符号“Ｄｖ”で表すものとする）およびアドレス信号ＡＤｗは、表示制御回路２００の入力制御回路２０に入力される。入力制御回路２０は、アドレス信号ＡＤｗに基づき、広義の画像データＤｖを、３種類のカラー画像データＲ，Ｇ，Ｂと表示制御データＤｃとに振り分ける。そして、カラー画像データＲ，Ｇ，Ｂを表す信号（以下、これらの信号も符号“Ｒ”，“Ｇ”，“Ｂ”で表すものとする）をアドレス信号ＡＤｗに基づくアドレス信号ＡＤと共に表示メモリ２１に供給することで３種類の画像データＲ，Ｇ，Ｂを表示メモリ２１に書き込むと共に、表示制御データＤｃをレジスタ２２に書き込む。ここで、３種類の画像データＲ，Ｇ，Ｂは、画像データＤｖの表す画像の赤色成分、緑色成分、青色成分をそれぞれ表すデータである。表示制御データＤｃは、クロック信号ＣＫの周波数や画像データＤｖの表す画像を表示するための水平走査期間および垂直走査期間を指定するタイミング情報と、液晶パネル５００に表示すべき画像の階調数である選択階調数を示す階調制御情報とを含んでいる。
【００３３】
タイミング発生回路（以下「ＴＧ」と略記する）２３は、レジスタ２２の保持する上記表示制御データに基づきタイミング信号や制御信号を生成する。すなわち、タイミング情報に基づきクロック信号ＣＫ、水平同期信号ＨＳＹおよび垂直同期信号ＶＳＹを生成し、階調制御情報に基づき階調制御信号ＧＳ１，ＧＳ２を生成する（図３（ｂ）参照）。また、ＴＧ２３は、表示メモリ２１およびメモリ制御回路２４をクロック信号ＣＫに同期させて動作させるためのタイミング信号を生成する。
【００３４】
メモリ制御回路２４は、ＣＰＵ１０から入力制御回路２０を介して表示メモリ２１に格納された画像データＲ，Ｇ，Ｂのうち、液晶パネル５００に表示すべき画像を表すデータを読み出すためのアドレス信号ＡＤｒと、表示メモリ２１の動作を制御するための信号とを生成する。これらのアドレス信号ＡＤｒおよび制御信号は表示メモリ２１に与えられ、これにより、液晶パネル５００に表示すべき画像の赤色成分、緑色成分、青色成分をそれぞれ表すデータが表示メモリ２１から読み出され、メモリ画像信号ＭＲ，ＭＧ，ＭＢとして出力制御回路２５に入力される。なお、表示メモリ２１には階調制御信号ＧＳ１，ＧＳ２が供給され、これに基づき、表示メモリ２１における内部の格納領域のうち選択階調数で画像を表示するのに必要な画像データを格納すべき領域以外の領域（以下「無効領域」）へのアクセスが抑止される（詳細は後述）。しかし、既述のように本実施形態では最大階調数は６４であり、３種類のメモリ画像信号ＭＲ，ＭＧ，ＭＢは、それぞれ、常に最大階調数に対応する６ビット幅の信号線で出力制御回路２５に入力される。したがって、選択階調数が最大階調数よりも少ない場合には、メモリ画像信号ＭＲ，ＭＧ，ＭＢは無効な信号も含んでいる。
【００３５】
出力制御回路２５は、階調制御信号ＳＧ１，ＳＧ２に基づき、３種類のメモリ画像信号ＭＲ，ＭＧ，ＭＢのそれぞれを構成する６ビットのうち選択階調数に対応するビット以外のビットをＨレベル（ハイレベル）に固定した信号を生成し、これらを赤色画像信号ＯＲ、緑色画像信号ＯＧ、青色画像信号ＯＢという３種類のデジタル画像信号からなるカラー画像信号として出力する。これらのデジタル画像信号ＯＲ，ＯＧ，ＯＢは、既述のように信号線駆動回路３００１，３００２に供給される。
【００３６】
＜１．２．１ 出力制御回路＞
以下、図３を参照しつつ、出力制御回路２５の詳細について説明する。なお、以下において言及する論理回路は全て正論理で動作するものとする（他の実施形態においても同様）。また、以下では、論理回路における信号の値を示す論理レベルのうちＨレベル（ハイレベル）を“Ｈ”で、Ｌレベル（ローレベル）を“Ｌ”で、それぞれ示すものとする。
【００３７】
本実施形態では、階調制御信号ＧＳ１，ＧＳ２の値に応じて、階調数を示すモード（以下「階調モード」という）が図３（ｂ）に示すように設定される。具体的には、ＧＳ１＝ＧＳ２＝“Ｈ”の場合には、各デジタル画像信号ＯＲ，ＯＧ，ＯＢを６ビットで表現する「６ビットモード」に設定され、最大階調数である６４が選択階調数として指定される。ＧＳ１＝“Ｈ”かつＧＳ２＝“Ｌ”の場合には、各デジタル画像信号ＯＲ，ＯＧ，ＯＢを４ビットで表現する「４ビットモード」に設定され、選択階調数として１６が指定される。ＧＳ１＝“Ｌ”かつＧＳ２＝“Ｈ”の場合には、各デジタル画像信号ＯＲ，ＯＧ，ＯＢを３ビットで表現する「３ビットモード」に設定され、選択階調数として８が指定される。ＧＳ１＝ＧＳ２＝“Ｌ”の場合には、各デジタル画像信号ＯＲ，ＯＧ，ＯＢを１ビットで表現する「１ビットモード」に設定され、選択階調数として２が指定される。
【００３８】
図３（ｂ）に示すような階調制御信号ＧＳ１，ＧＳ２による階調モードの設定（選択階調数の指定）に対応して、選択階調数での画像表示に使用されるビット以外のビットの値をＬレベルに固定すべく、本実施形態における出力制御回路２５は、図３（ａ）に示すように構成されている。すなわち、この出力制御回路２５では、階調制御信号ＧＳ１とＧＳ２の論理積の信号ＧＳａを生成するＡＮＤゲート２５１と、階調制御信号ＧＳ１とＧＳ２の論理和の信号ＧＳｂを生成するＯＲゲート２５２と、メモリ画像信号ＭＲ，ＭＧ，ＭＢの所定ビットをマスクするための１５個のＡＮＤゲートとが、各メモリ画像信号ＭＲ，ＭＧ，ＭＢの最上位ビット以外のビットが以下に述べる如くマスクされるように接続されている。すなわち、階調制御信号ＧＳ１（以下「第１階調制御ビット」という）および階調制御信号ＧＳ２（以下「第２階調制御ビット」という）が共にＨレベルの場合（ＧＳ１＝ＧＳ２＝“Ｈ”の場合）には、各メモリ画像信号ＭＲ，ＭＧ，ＭＢを構成する６ビットのいずれもマスクされずに出力制御回路２５から出力される。ＧＳ１＝“Ｈ”かつＧＳ２＝“Ｌ”の場合には、各メモリ画像信号ＭＲ，ＭＧ，ＭＢの下位２ビット（ＭＲ０，ＭＲ１，ＭＧ０，ＭＧ１，ＭＢ０，ＭＢ１）がマスクされてＬレベルに固定され、他のビットはマスクされずにそのまま出力される。ＧＳ１＝“Ｌ”かつＧＳ２＝“Ｈ”の場合には、各メモリ画像信号ＭＲ，ＭＧ，ＭＢの下位３ビット（ＭＲ０〜ＭＲ２，ＭＧ０〜ＭＧ２，ＭＢ０〜ＭＢ２）がマスクされてＬレベルに固定され、他のビットはマスクされずにそのまま出力される。ＧＳ１＝ＧＳ２＝“Ｌ”の場合は、各メモリ画像信号ＭＲ，ＭＧ，ＭＢの下位４ビット（ＭＲ０〜ＭＲ３，ＭＧ０〜ＭＧ３，ＭＢ０〜ＭＢ３）がマスクされてＬレベルに固定され、最上位ビットのみがマスクされずにそのまま出力される。
【００３９】
このような構成によれば、出力制御回路２００から出力される各デジタル画像信号ＯＲ，ＯＧ，ＯＢは、ＧＳ１＝ＧＳ２＝“Ｈ”の場合には、６ビットですなわち６４階調で各画像成分（赤色画像成分、緑色画像成分、青色画像成分）を表現し、ＧＳ１＝“Ｈ”かつＧＳ２＝“Ｌ”の場合には、上位４ビットですなわち１６階調で各画像成分を表現し、ＧＳ１＝“Ｌ”かつＧＳ２＝“Ｈ”の場合には、上位３ビットですなわち８階調で各画像成分を表現し、ＧＳ１＝ＧＳ２＝“Ｌ”の場合には、最上位の１ビットですなわち２階調で各画像成分を表現し、各画像成分の表現に使用されないビット（以下「無効ビット」という）は、Ｌレベルに固定される。このようにして、表示制御回路２００から各デジタル画像信号ＯＲ，ＯＧ，ＯＢを信号線駆動回路３００１，３００２に向けて出力するための１８個の画像伝送用の出力端子（以下「画像出力端子」という）のうち、階調制御信号ＧＳ１，ＧＳで指定される選択階調数に応じて、無効ビットに対応する出力端子（以下「無効出力端子」という）はＬレベルに固定される。そして、それら１８個の画像出力端子のうち無効ビット以外のビットに対応する出力端子（以下「有効出力端子」という）からは、メモリ画像信号ＭＲ，ＭＧ，ＭＢのうち選択階調数で画像を表示するのに必要な画像信号が出力される。
【００４０】
図４〜図６は、このようにして出力制御回路２５から出力されるデジタル画像信号ＯＲ，ＯＧ，ＯＢのうち赤色画像信号ＯＲを、水平同期信号ＨＳＹおよびクロック信号ＣＫと共に示す信号波形図である。階調モードが６ビットモードの場合（選択階調数が６４の場合）には、各デジタル画像信号ＯＲ，ＯＧ，ＯＢを構成する６ビットが全て有効であり、水平帰線期間とその前後を含む所定期間を除き、６ビット全てが各デジタル画像信号ＯＲ，ＯＧ，ＯＢの値に応じクロック信号ＣＫに同期して変化する。図４は、この６ビットモードの場合の赤色画像信号ＯＲの信号波形を示している。これに対し、階調モードが３ビットモードの場合（選択階調数が８の場合）には、各デジタル画像信号ＯＲ，ＯＧ，ＯＢを構成する６ビットのうち上位３ビットは、水平帰線期間とその前後を含む所定期間を除き、各デジタル画像信号ＯＲ，ＯＧ，ＯＢの値に応じクロック信号ＣＫに同期して変化するが、下位３ビットはＬレベルに固定されたままである。図５は、この３ビットモードの場合の赤色画像信号ＯＲの信号波形を示している。また、階調モードが１ビットモードの場合（選択階調数が２の場合）には、各デジタル画像信号ＯＲ，ＯＧ，ＯＢを構成する６ビットのうち最上位ビットは、水平帰線期間とその前後を含む所定期間を除き、各デジタル画像信号ＯＲ，ＯＧ，ＯＢの値に応じクロック信号ＣＫに同期して変化するが、下位５ビットはＬレベルに固定されたままである。図６は、この１ビットモードの場合の赤色画像信号ＯＲの信号波形を示している。
【００４１】
このようにして、階調制御信号ＧＳ１，ＧＳ２によって指定される選択階調数に応じて、無効ビットがＬレベルに固定されたデジタル画像信号ＯＲ，ＯＧ，ＯＢが出力制御回路２５から出力される。そして、これらのデジタル画像信号ＯＲ，ＯＧ，ＯＢは、表示制御回路２００の画像出力端子から出力され、各ビット毎の画像伝送用信号線を介して信号線駆動回路３００１，３００２に供給される。このときデジタル画像信号ＯＲ，ＯＧ，ＯＢは、ＩＣチップ外部の信号線を経て他のＩＣチップである信号線駆動回路３００１，３００２に入力されることになるので、ＩＣチップ内部での信号伝送に比べて負荷容量が格段に大きなものとなる。この負荷容量は、主として、ＩＣチップ間を接続する信号線の容量とデジタル画像信号ＯＲ，ＯＧ，ＯＲが入力されるＩＣチップとしての信号線駆動回路３００１，３００２の入力容量などからなり、例えば信号線１本当たり（デジタル画像信号ＯＲ，ＯＧ，ＯＲを構成する各ビット当たり）数１０ｐＦ〜１００ｐＦ程度となる。ところで、負荷容量による電力消費はその容量値Ｃとその信号の周波数ｆに比例し、このようなＩＣチップ間の信号伝送に伴う電力消費は、携帯情報機器において低消費電力化を図る上で無視し得ないものである。
【００４２】
これに対し、上記のような出力制御回路２５の動作によれば、各デジタル画像信号を構成するビットのうち選択階調数に応じて無効ビットは、例えば図５および図６に示すようにＬレベルに固定されるため、その無効ビットについては信号の周波数ｆ＝０となる。このため、本実施形態に係る画像表示装置を使用する携帯情報機器の使用状況に応じて選択階調数を変更することで、消費電力の低減が可能となる。
【００４３】
ところで、上記のデジタル画像信号ＯＲ，ＯＧ，ＯＢが入力される信号線駆動回路３００１，３００２の入力形式として、図７（ａ）、（ｂ）または（ｃ）に示すような３種類の典型的な形式が存在する。以下、これらの図を参照して、上記の出力制御回路２５による無効ビットの論理レベルの固定化による消費電力の低減化に際しての入力形式の影響を検討する。
【００４４】
選択階調数に応じて無効ビットがＬレベルに固定されたデジタル画像信号ＯＲ，ＯＧ，ＯＢは、図７（ａ）、（ｂ）または（ｃ）に示すように、表示制御回路２００の各画像出力端子から出力される。すなわち、赤色画像信号ＯＲを構成する各ビットＯＲ５〜ＯＲ０は画像出力端子Ｔｃ１８〜Ｔｃ１３からそれぞれ出力され、緑色画像信号ＯＧを構成する各ビットＯＧ５〜ＯＧ０は画像出力端子Ｔｃ１２〜Ｔｃ７からそれぞれ出力され、青色画像信号ＯＢを構成する各ビットＯＢ５〜ＯＢ０は画像出力端子Ｔｃ６〜Ｔｃ１からそれぞれ出力される。なお、信号線駆動回路は、それぞれがＩＣチップとして実現される２個の回路ブロック３００１，３００２からなるが、図７では、説明の便宜のため、１つの信号線駆動回路３００で代表させている。表示制御回路２００の出力端子Ｔｃ１８〜Ｔｃ１は、図７（ａ）、（ｂ）または（ｃ）に示すように、各出力端子につき１本の画像伝送用信号線で信号線駆動回路３００の入力端子Ｔｄ１８〜Ｔｄ１のそれぞれに接続される。ここで、図７（ａ）は、信号線駆動回路３００の入力端子Ｔｄ１８〜Ｔｄ１のそれぞれにはオープンゲートなどの入力バッファが接続され、入力端子Ｔｄ１８〜Ｔｄ１のいずれにもプルアップ抵抗もプルダウン抵抗も接続されない場合を示している（以下、このときの信号線駆動回路の入力形式を「単純入力」という）。これに対し、図７（ｂ）は、信号線駆動回路３００の入力端子Ｔｄ１８〜Ｔｄ１のそれぞれにプルダウン抵抗Ｒｄが接続される場合を示している（以下、このときの信号線駆動回路における入力形式を「プルダウン入力」という）を。そして、図７（ｃ）は、信号線駆動回路３００の入力端子Ｔｄ１８〜Ｔｄ１のそれぞれにプルアップ抵抗Ｒｕが接続される場合を示している（以下、このときの信号線駆動回路における入力形式を「プルアップ入力」という）。
【００４５】
選択階調数が最大階調数よりも少ない場合には、上述のように、表示制御回路の画像出力端子Ｔｃ１８〜Ｔｃ１のうち無効ビットに対応する無効出力端子はＬレベルに固定され、その無効出力端子に接続される画像伝送用信号線上では信号値が変化せず電流（交流電流）が流れないので、消費電力が低減される。このとき、その無効出力端子が接続される信号線駆動回路３００の入力端子（以下「無効入力端子」という）の入力形式が図７（ａ）に示す単純入力の場合や図７（ｂ）に示すプルダウン入力の場合には、その無効出力端子に接続される画像伝送用信号線には直流電流も流れない。しかし、無効入力端子の入力形式が図７（ｃ）に示すプルアップ入力の場合には、無効出力端子がＬレベルに固定されると、信号線駆動回路３００における電源ラインからプルアップ抵抗Ｒｕおよび無効入力端子を経て、その無効入力端子に接続された無効出力端子へと直流電流が流れる。このため、表示制御回路２００において出力制御回路２５によって無効出力端子をＬレベルに固定しても、消費電力を十分に低減できない。
【００４６】
しかし、信号線駆動回路３００における無効入力端子の入力形式が図７（ｃ）に示すプルアップ入力の場合には、出力制御回路２５を図３（ａ）に示す構成に代えて図８（ａ）に示す構成とすることによって、無効出力端子をＨレベルに固定することで、この問題を解消することができる。例えば、階調モードが３ビットモードの場合（選択階調数が８の場合）には、図９に示すように、各デジタル画像信号ＯＲ，ＯＧ，ＯＢの下位３ビットがＨレベルに固定される。このため、無効出力端子と無効入力端子との間に直流電流が流れることはない。ただし、無効入力端子の入力形式が図７（ｂ）に示すプルダウン入力の場合に出力制御回路２５を図８（ａ）に示す構成とすると、表示制御回路２００における無効出力端子から、その無効出力端子の接続された信号線駆動回路３００における無効入力端子およびプルダウン抵抗Ｒｄを経て接地ラインへと直流電流が流れる。一方、信号線駆動回路３００における無効入力端子の入力形式が図７（ａ）に示す単純入力の場合には、このような問題は生じない。なお、図８（ａ）では、出力制御回路２５のうち緑色画像信号ＯＧを出力する部分および青色画像信号ＯＢを出力する部分が省略されているが、これらの部分は赤色画像信号ＯＲを出力する部分と同様である。
【００４７】
このように、出力制御回路２５の構成すなわち無効出力端子をＬレベルに固定するかＨレベルに固定するかは、無効出力端子に接続される画像伝送用信号線に直流電流が流れないように、信号線駆動回路３００の入力形式に応じて選択することが好ましい。
【００４８】
これに対し、出力制御回路２５を図８（ｂ）に示す構成とすれば、信号線駆動回路３００における無効入力端子の入力形式が単純入力、プルダウン入力、プルアップ入力のいずれの場合であっても、無効出力端子と無効入力端子との間に直流電流が流れることはない。すなわち、図８（ｂ）に示す構成では、ＡＮＤゲートやＮＡＮＤゲートに代えてトライステートゲート（３ステートゲート）を使用することにより、階調制御信号ＧＳ１，ＧＳ２に基づき、各デジタル画像信号ＯＲ，ＯＧ，ＯＢにおける無効ビットが高インピーダンス状態に固定される。例えば、階調モードが３ビットモードの場合（選択階調数が８の場合）には、図１０に示すように、各デジタル画像信号ＯＲ，ＯＧ，ＯＢの下位３ビットに対応する無効出力端子が高インピーダンス状態に固定される。このため、無効出力端子と無効入力端子との間に直流電流が流れることはない。ただし、信号線駆動回路３００における無効入力端子の入力形式が図７（ａ）に示す単純入力の場合には、図８（ｂ）に示す構成とすると、無効出力端子と無効入力端子とを接続する画像伝送用信号線がフローティング状態すなわち電気的に浮いた状態となる。これは、信号線駆動回路３００への雑音の影響を防止するという観点から好ましくなく、加えて、信号線駆動回路３００の入力端子が完全にオープンとなり、信号線駆動回路３００の動作が不安定となる観点からも好ましくない。したがって、無効入力端子の入力形式が単純入力の場合には、出力制御回路２５を図３（ａ）または図８（ａ）に示す構成とするのが好ましい。
【００４９】
＜１．２．２ 表示メモリ＞
図１１は、本実施形態における表示メモリ２１の構成を示すブロック図である。以下、この図を参照して表示メモリ２１の詳細について説明する。なお以下では、表示メモリ２１には、ＣＰＵ１０からのアドレス信号ＡＤｗに基づく書き込み用のアドレス信号ＡＤと、メモリ制御回路２４からの読み出し用アドレス信号ＡＤｒとの２種類のアドレス信号が供給されるが、それらのアドレス信号は、表示メモリ２１の内部では、メモリ制御回路２４からの制御信号に基づきＡ０〜Ａｎとして共通化されているものとする。また、表示メモリ２１には、ＣＰＵ１０からの画像データＲ，Ｇ，Ｂを示す信号が入力され、一方、表示メモリ２１から読み出される画像データはメモリ画像信号ＭＲ，ＭＧ，ＭＢとして出力されるが、これらのデータ信号（画像信号）も、表示メモリ２１の内部では、メモリ制御回路２４からの制御信号に基づき共通化されているものとする。
【００５０】
この表示メモリ２１では、本体回路１００のＣＰＵ１０から送られてくる画像データＲ，Ｇ，Ｂを格納すべき領域は、表示すべき画像の各画素を表す画素データの各ビット（Ｒ５〜Ｒ０，Ｇ５〜Ｇ０，Ｂ５〜Ｂ０）毎に１つのメモリセルアレイとして実現されている。例えば、１画面の画像の青色画像成分を構成する全ての画素についての画素データの最上位ビットＢ５を格納すべき領域は、Ｂ５メモリセルアレイとして実現されている（以下、各メモリセルアレイは、そこに格納すべき画素データのビットを示す符号を前に付けて区別するものとする）。なお、符号Ｒ５〜Ｒ０は、赤色画像成分の各画素を表す赤色画像データＲの各ビットを示し、符号Ｇ５〜Ｇ０は、緑色画像成分の各画素を表す緑色画像データＧの各ビットを示し、符号Ｂ５〜Ｂ０は、青色画像成分の各画素を表す青色画像データＢの各ビットを示している。また、各メモリセルアレイは、書き換え自在のメモリの構成要素としてのメモリセルアレイであればよく、その具体的構成は限定されない。したがって、各メモリセルアレイは、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）を構成するメモリセルアレイであってもよいし、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）を構成するメモリセルアレイであってもよい。
【００５１】
上記のようにして、表示メモリ２１は、３×６＝１８個のメモリセルアレイを有している。そして、これらのメモリセルアレイのへのアクセスのための回路として、共通の行デコーダ２１４と、各メモリセルアレイ毎に設けられた列デコーダとを備えている。更に表示メモリ２１は、行デコーダ２１４から出力される選択信号Ｓ０〜Ｓｍを階調制御信号ＧＳ１，ＧＳ２に基づいてマスクするためのアクセス制限回路２２０〜２２４と、それらで使用されるマスク用の信号ＧＳａ，ＧＳｂ，ＧＳ１を生成するＡＮＤゲート２１１およびＯＲゲート２１２とを備えている。なお、マスク用の信号ＧＳａ，ＧＳｂ，ＧＳ１は、画素データの最上位ビットＢ５，Ｇ５，Ｒ５以外のビットを格納するためのメモリセルアレイ毎に設けられた列デコーダにも入力され、階調制御信号ＧＳ１，ＧＳ２に基づき列デコーダの動作（センスアンプなどの動作も含む）も制限される。
【００５２】
上記構成により、階調モードが６ビットモード（選択階調数が６４）の場合には、図３（ｂ）に示すようにＧＳ１＝ＧＳ２＝“Ｈ”であるので、選択信号Ｓ０〜Ｓｍは、アクセス制限回路２２０〜２２４によってマスクされることなく、各メモリセルアレイに入力され、各列デコーダを介して各メモリセルへのアクセス（書き込みおよび読み出し）が行われる。しかし、６ビットモード以外の階調モードの場合すなわち選択階調数が６４よりも少ない場合には、階調制御信号ＧＳ１，Ｇ２に基づき、各メモリセルアレイに入力すべき選択信号Ｓ０〜Ｓｍは下記のようにマスクされ、列デコーダの動作は下記のように制限される。
【００５３】
すなわち、４ビットモード（選択階調数が１６）の場合には、ＧＳ１＝“Ｈ”かつＧＳ２＝“Ｌ”であるので、アクセス制限回路２２０，２２１により、画素データの下位２ビットＢ１，Ｇ１，Ｒ１，Ｂ０，Ｇ０，Ｒ０を格納するためのメモリセルアレイへ入力すべき選択信号Ｓ０〜Ｓｍが全てマスクされ、これらのメモリセルアレイへのアクセスが抑止される。この場合、これらのメモリセルアレイに接続される列デコーダも、階調制御信号ＧＳ１とＧＳ２の論理積の信号ＧＳａに基づき、その動作を停止する。
【００５４】
３ビットモード（選択階調数が８）の場合には、ＧＳ１＝“Ｌ”かつＧＳ２＝“Ｈ”であるので、アクセス制限回路２２０〜２２２により、画素データの下位３ビットＢ２〜Ｂ０，Ｇ２〜Ｇ０，Ｒ２〜Ｒ０を格納するためのメモリセルアレイへ入力すべき選択信号Ｓ０〜Ｓｍが全てマスクされ、これらのメモリセルアレイへのアクセスが抑止される。この場合、これらのメモリセルアレイに接続される列デコーダも、階調制御信号ＧＳ１とＧＳ２の論理積の信号ＧＳａ、および第１階調制御ビットの信号ＧＳ１に基づき、その動作を停止する。
【００５５】
１ビットモード（選択階調数が２）の場合には、ＧＳ１＝“Ｌ”かつＧＳ２＝“Ｌ”であるので、アクセス制限回路２２０〜２２４により、画素データの下位５ビットＢ４〜Ｂ０，Ｇ４〜Ｇ０，Ｒ４〜Ｒ０を格納するためのメモリセルアレイへ入力すべき選択信号Ｓ０〜Ｓｍが全てマスクされ、これらのメモリセルアレイへのアクセスが抑止される。この場合、これらのメモリセルアレイに接続される列デコーダも、階調制御信号ＧＳ１とＧＳ２の論理積の信号ＧＳａ、階調制御信号ＧＳ１とＧＳ２の論理和の信号ＧＳｂ、および第１階調制御ビットの信号ＧＳ１に基づき、その動作を停止する。
【００５６】
上記のように構成された表示メモリ２１によれば、各メモリセルアレイによって実現される画像データの格納領域のうち無効領域（選択階調数で画像を表示するのに必要な画像データを格納すべき領域以外の領域）へのアクセスが、階調制御信号ＧＳ１，ＧＳ２に基づいて抑止される。また、無効領域へのアクセスのための列デコーダの動作も停止する。したがって、このような表示メモリ２１の構成も、使用状況に応じて選択階調数を変更することで消費電力が低減される、という効果に寄与する。
【００５７】
なお、図１１に示した構成は一例にすぎず、このような構成以外の構成であっても、階調制御信号ＧＳ１，ＧＳ２に基づき無効領域へのアクセスやアクセスのための動作を抑止する構成であれば、同様の効果が得られる。
【００５８】
＜２．第２の実施形態＞
次に、本発明の第２の実施形態に係る画像表示装置について説明する。この画像表示装置も、携帯電話やＰＤＡなど携帯用情報機器においてカラーの階調表示を行うために使用される液晶表示装置である。しかし、本実施形態における表示制御回路は、第１の実施形態における表示制御回路２００とは異なり、表示メモリ２１を内蔵せず、本実施形態における表示メモリは、表示制御回路を実現するＩＣチップの外部の記憶回路として実現されている。
【００５９】
＜２．１ 表示制御回路および記憶回路＞
図１２は、本実施形態における表示制御回路６００および記憶回路７００の構成を示すブロック図である。表示制御回路６００は、入力制御回路６０とレジスタ６２とタイミング発生回路（ＴＧ）６３とメモリ制御回路６４と信号線駆動回路３００向けの出力制御回路６５と記憶回路７００向けの出力制御回路６６とを備えている。また、記憶回路７００は、表示メモリ７１と出力制御回路７５とを備えている。本実施形態における他の部分の構成については、第１の実施形態と同様であるので、同一の構成要素については同一の参照符号を付して詳しい説明を省略する。
【００６０】
本実施形態に係る画像表示装置においても、第１の実施形態と同様、液晶パネル５００に表示すべき画像を表す（狭義の）画像データおよび表示制御データは、広義の画像データＤｖとして、それを格納すべき書き込み用のアドレス信号ＡＤｗと共に、携帯情報機器の本体回路１００のＣＰＵ１０から表示制御回路６００に送られる。
【００６１】
表示制御回路６００では、ＣＰＵ１０からの広義の画像データＤｖとアドレス信号ＡＤｗは入力制御回路６０に入力される。入力制御回路６０は、アドレス信号ＡＤｗに基づき、広義の画像データＤｖを、３種類のカラー画像データＲ，Ｇ，Ｂと表示制御データＤｃとに振り分ける。そして、表示制御データＤｃをレジスタ６２に書き込む。また、カラー画像データＲ，Ｇ，Ｂを表す信号を出力制御回路６６に入力すると共に、アドレス信号ＡＤｗに基づくアドレス信号ＡＤをメモリ制御回路６４に供給する。このカラー画像データＲ，Ｇ，Ｂは、出力制御回路６６を介して記憶回路７００における表示メモリ７１に供給され、アドレス信号ＡＤも、メモリ制御回路６４を介して記憶回路７００における表示メモリ７１に供給される。これにより、３種類のカラー画像データＲ，Ｇ，Ｂが表示メモリ７１に書き込まれる。
【００６２】
ＴＧ６３は、レジスタ６２の保持する表示制御データＤｃに含まれるタイミング情報に基づきクロック信号ＣＫ、水平同期信号ＨＳＹおよび垂直同期信号ＶＳＹを生成し、表示制御データＤｃに含まれる階調制御情報に基づき階調制御信号ＧＳ１，ＧＳ２を生成する（図３（ｂ）参照）。また、ＴＧ６３は、メモリ制御回路６４をクロック信号ＣＫに同期させて動作させるためのタイミング信号を生成する。
【００６３】
メモリ制御回路６４は、ＣＰＵ１０から入力制御回路６０および出力制御回路６６を介して表示メモリ７１に画像データＲ，Ｇ，Ｂを書き込むためのアドレス信号ＡＤを出力する。また、表示メモリ７１に格納されている画像データＲ，Ｇ，Ｂのうち、液晶パネル５００に表示すべき画像を表すデータを読み出すためのアドレス信号ＡＤ（信号線は書き込み用のアドレス信号と同じものが使用される）と表示メモリ７１に対する制御信号を生成する。そして、メモリ制御回路６４は、読み出し用のアドレス信号ＡＤおよび制御信号を表示メモリ７１に供給することにより、液晶パネル５００に表示すべき画像の赤色成分、緑色成分、青色成分をそれぞれ表すデータを表示メモリ７１から読み出す。表示メモリ７１から読み出されたデータは、メモリ画像信号ｍＲ，ｍＧ，ｍＢとして記憶回路７００内の出力制御回路７５に入力される。また、表示メモリ７１には表示制御回路７００から階調制御信号ＧＳ１，ＧＳ２が供給され、これに基づき、表示メモリ７１における内部の格納領域のうち選択階調数で画像を表示するのに必要な画像データを格納すべき領域以外の領域（無効領域）へのアクセスが抑止される（詳細は後述）。
【００６４】
信号線駆動回路３００向けの出力制御回路６５は、第１の実施形態における出力制御回路２５と同様の構成であって同様の効果が得られる。また、記憶回路７００向けの出力制御回路６６や記憶回路７００における出力制御回路７５も、下記に述べるように、実質的に第１の実施形態における出力制御回路２５と同様の構成である。
【００６５】
すなわち、記憶回路７００向けの出力制御回路６６は、第１の実施形態における出力制御回路２５と同様、階調制御信号ＳＧ１，ＳＧ２に基づき、３種類のカラー画像信号Ｒ，Ｇ，Ｂのそれぞれを構成する６ビットのうちの選択階調数に対応するビット以外のビットすなわち無効ビットの論理レベルを、Ｌレベル若しくＨレベルまたは高インピーダンス状態に固定する。具体的には、無効ビットをＬレベルに固定する場合には図３（ａ）に示す構成が、無効ビットをＨレベルに固定する場合には図８（ａ）に示す構成が、無効ビットを高インピーダンス状態に固定する場合には図８（ｂ）に示す構成が、それぞれ採用される。ここで、無効ビットの論理レベルをＬレベル、Ｈレベル、高インピーダンス状態のいずれに固定するのが好ましいかは、既述のように、それらの無効ビットの入力されるＩＣチップの入力形式に依存する。したがって、図３（ａ）、図８（ａ）または図８（ｂ）のいずれの構成を採用するかは、記憶回路７００でのそれらの無効ビットに対する入力形式に応じて決定される。このようにして決定される構成による出力制御回路６６によれば、表示制御回路６００と記憶回路７００との間でカラー画像信号Ｒ，Ｇ，Ｂを伝送する信号線のうち無効ビットに対応する信号線上では、信号変化がなく直流電流も流れない。したがって、本実施形態に係る画像表示装置を含む携帯情報機器などの使用状況に応じて階調数を変更することで、消費電力を低減できる。
【００６６】
記憶回路７００における出力制御回路７５も、第１の実施形態における出力制御回路２５と同様、階調制御信号ＳＧ１，ＳＧ２に基づき、表示メモリ７１から読み出される３種類の画像信号ｍＲ，ｍＧ，ｍＢのそれぞれを構成する６ビットのうちの無効ビットの論理レベルを、Ｌレベル若しくＨレベルまたは高インピーダンス状態に固定する。出力制御回路７５の構成として図３（ａ）、図８（ａ）または図８（ｂ）のいずれの構成を採用するかは、表示制御回路６００でのそれらの無効ビットに対する入力形式に応じて決定される。このようにして決定される構成による出力制御回路７５によれば、記憶回路７００と表示制御回路６００の間でメモリ画像信号ＭＲ，ＭＧ，ＭＢを伝送する信号線のうち無効ビットに対応する信号線上では、信号変化がなく直流電流も流れない。したがって、このような出力制御回路７５も、使用状況に応じて階調数を変更することで消費電力が低減されるという効果に寄与する。
【００６７】
なお、図１２に示した記憶回路７００の構成では、表示メモリ７１に書き込むべき画像データＲ，Ｇ，Ｂを入力するための経路と、表示メモリ７１から読み出した画像データｍＲ，ｍＧ，ｍＢを出力するための経路とが、分離して描かれているが、記憶回路７００が入出力兼用の共通の端子を介して画像データＲ，Ｇ，Ｂを入力し画像データｍＲ，ｍＧ，ｍＢを出力するようにしてもよい。ただし、この場合、表示制御回路６００の出力制御回路６６と記憶回路７００の出力制御回路７５とが接続されるので、無効ビットに対して固定される論理レベルを両出力制御回路で同一にするか、または、少なくとも一方の出力制御回路において無効ビットに対応する端子を高インピーダンス状態に固定する必要がある。
【００６８】
＜２．２ 表示メモリ＞
図１３は、本実施形態における記憶回路７００内の表示メモリ７１の構成を示すブロック図である。この表示メモリ７１には、ＣＰＵ１０から表示制御回路６００内の入力制御回路６０および出力制御回路６６を介して送られてくる画像データＲ，Ｇ，Ｂを示す信号（以下「入力画像信号」という）が入力され、一方、表示メモリ７１から読み出される画像データを示す信号が画像信号ｍＲ，ｍＧ，ｍＢとして出力されるが（画像信号ｍＲ，ｍＧ，ｍＢを記憶回路７００の外部へ出力されるメモリ画像信号ＭＲ，ＭＧ，ＭＢと区別するために「内部メモリ画像信号」と呼ぶことにする）、これらの入力画像信号Ｒ，Ｇ，Ｂおよび内部メモリ画像信号ｍＲ，ｍＧ，ｍＢは、表示メモリ７１の内部では、メモリ制御回路７４からの制御信号に基づき共通化されているものとする。
【００６９】
この表示メモリ７１では、本体回路１００のＣＰＵ１０から送られてくる画像データＲ，Ｇ，Ｂを格納すべき領域は、表示すべき画像の各画素を表す画素データの各ビット（Ｒ５〜Ｒ０，Ｇ５〜Ｇ０，Ｂ５〜Ｂ０）毎に１つのメモリブロックとして構成されている。例えば、１画面を構成する全ての画素についての画素データの赤色画像成分、緑色画像成分、青色画像成分をそれぞれ構成する最上位ビットＲ５，Ｇ５，Ｂ５を格納すべき領域は、Ｒ５Ｇ５Ｂ５データ格納ブロック７１５として、１個または複数個のＩＣチップによって実現されている。同様に、ビットＲ４，Ｇ４，Ｂ４を格納すべき領域はＲ４Ｇ４Ｂ４データ格納ブロック７１４として、ビットＲ３，Ｇ３，Ｂ３を格納すべき領域はＲ３Ｇ３Ｂ３データ格納ブロック７１３として、ビットＲ２，Ｇ２，Ｂ２を格納すべき領域はＲ２Ｇ２Ｂ２データ格納ブロック７１２として、ビットＲ１，Ｇ１，Ｂ１を格納すべき領域はＲ１Ｇ１Ｂ１データ格納ブロック７１１として、ビットＲ０，Ｇ０，Ｂ０を格納すべき領域はＲ０Ｇ０Ｂ０データ格納ブロック７１０として、それぞれ、１個または複数個のＩＣチップによって実現されている。各データ格納ブロック７１０〜７１５は、書き換え自在のメモリであればよく、その具体的構成は限定されない。したがって、各データ格納ブロック７１０〜７１５は、１個または複数個のＤＲＡＭチップで構成されていてもよいし、１個または複数個のＳＲＡＭチップで構成されていてもよい。
【００７０】
上記の各データ格納ブロック７１０〜７１５には、入力端子としてイネーブル端子ＥＮが設けられており、各データ格納ブロック７１０〜７１５は、そのイネーブル端子ＥＮにＨレベルが与えられている間はアクセス（書き込みおよび読み出し）が可能であるが、そのイネーブル端子ＥＮにＬレベルが与えられと待機状態となってアクセス不能となる。この待機状態においては、非待機状態に比べて各データ格納ブロック７１０〜７１５での消費電力が格段に低減される。このイネーブル端子は、例えば、各データ格納ブロック７１０〜７１５を構成するＲＡＭチップのチップセレクト信号またはチップイネーブル信号の入力端子とすればよい。
【００７１】
表示メモリ７１では、Ｒ５Ｇ５Ｂ５データ格納ブロック７１５のイネーブル端子ＥＮには常にＨレベルが与えられ、それ以外の各データ格納ブロック７１０〜７１４のイネーブル端子には、階調制御信号ＧＳ１とＧＳ２の論理積の信号ＧＳａ、ＧＳ１とＧＳ２の論理和の信号ＧＳｂ、および第１階調制御ビットの信号ＧＳ１のいずれかが供給される。すなわち、Ｒ４Ｇ４Ｂ４データ格納ブロック７１４とＲ３Ｇ３Ｂ３データ格納ブロック７１３のイネーブル端子ＥＮには論理和の信号ＧＳｂが与えられ、Ｒ２Ｇ２Ｂ２データ格納ブロック７１２のイネーブル端子ＥＮには第１階調制御ビットの信号ＧＳ１が与えられ、Ｒ１Ｇ１Ｂ１データ格納ブロック７１１とＲ０Ｇ０Ｂ０データ格納ブロック７１０のイネーブル端子ＥＮには論理積の信号ＧＳａが与えられる。
【００７２】
上記のように構成された表示メモリ７１によれば、それに含まれる６個のデータ格納ブロック７１０〜７１５のうち無効ビット（液晶パネル５００に表示すべき画像の表現に使用されないビット）を格納するデータ格納ブロックは、そのイネーブル端子ＥＮにＬレベルが与えられる。これにより、無効ビットを格納するデータ格納ブロックはアクセスを抑止されて待機状態となるので、そのブロックでの消費電力が格段に低減される。したがって、このような表示メモリ７１の構成も、使用状況に応じて選択階調数を変更することで消費電力が低減される、という効果に寄与する。
【００７３】
また図示はしないが、前記データ格納ブロックには、クロックや電源も入力されている。これら、クロックや電源についても必要なデータ格納ブロックにのみ供給すれば、不要なデータ格納ブロックを完全に停止させて、必要なデータ格納ブロックのみを動作させることができるので、より一層の消費電力低減効果に寄与する。具体的には、階調制御信号ＧＳ１，ＧＳ２により作成される信号Ｇｓａ，Ｇｓｂを用いてクロック、電源をスイッチ等すればよい。
【００７４】
＜３．変形例など＞
上記各実施形態では、液晶パネルを表示部として使用する液晶表示装置を例に挙げているが、本発明は、これに限定されるものではなく、ＰＤＰ（Ｐｌａｓｍａ Ｄｉｓｐｌａｙ Ｐａｎｅｌ）や、ＥＬ（Ｅｌｅｃｔｒｏｌｕｍｉｎｅｓｃｅｎｃｅ）パネル、ＦＥＤ（Ｆｉｅｌｄ Ｅｍｉｓｓｉｏｎ Ｄｉｓｐｌａｙ）パネルなどの他の表示デバイスを表示部として使用するような画像表示装置にも適用可能であり、同様の効果が得られる。
【００７５】
また、上記各実施形態では、カラー画像を表示する画像表示装置を例に挙げているが、本発明は、白黒画像を表示する画像表示装置にも適用可能であることは明らかである。
【００７６】
なお、上記各実施形態において、選択階調数に応じて無効ビットに対応する画像伝送用信号線が出力制御回路によってＬレベルまたはＨレベルに保持されると、消費電力のみならず不要輻射も低減される。したがって、上記各実施形態は、電磁障害防止の点でも有効である。
【００７７】
【発明の効果】
以上説明したように、本発明に従えば、表示制御回路の画像出力端子のうち、選択階調数で表示部に画像を表示させるのに必要な画像データを駆動回路に供給するために使用される出力端子以外の端子（無効出力端子）は、固定レベルまたは高インピーダンス状態に保持される。このため、使用状況に応じて選択階調数を変更することで、駆動回路へのデジタル画像信号の伝送における消費電力が低減されるという効果を奏する。
【００７８】
本発明に従えば、表示制御回路の無効出力端子が接続される駆動回路の画像入力端子の入力形式に応じて、無効出力端子がハイレベル、ローレベル、高インピーダンス状態のうちのいずれかに保持され、無効出力端子に接続される信号線に直流電流が流れるのが防止される。このため、使用状況に応じて階調数を変更することで、駆動回路へのデジタル画像信号の伝送における消費電力がより確実に低減されるという効果を奏する。
【００７９】
また、表示制御回路の書込用出力端子のうち、選択階調数で表示部に画像を表示させるのに必要な画像データを外部記憶回路に格納するために使用される出力端子以外の端子（書込用無効出力端子）は、固定レベルまたは高インピーダンス状態に保持される。このため、使用状況に応じて選択階調数を変更することで、表示制御回路から外部記憶装置への画像データの伝送における消費電力が低減されるという効果を奏する。
【００８０】
また、外部記憶回路のデータ出力端子のうち、選択階調数で表示部に画像を表示させるのに必要な画像データを外部記憶回路から出力するために使用されるデータ出力端子以外の端子は、固定レベルまたは高インピーダンス状態に保持される。このため、使用状況に応じて選択階調数を変更することで、外部記憶回路から表示制御回路への画像データの伝送における消費電力が低減されるという効果を奏する。
【００８１】
また、外部記憶回路におけるデータ格納領域のうち選択階調数で表示部に画像を表示させるのに必要な画像データを格納すべき領域以外の領域（無効領域）にデータを書き込んだり、そのような無効領域からデータを読み出したりすることが、外部記憶回路内で抑止される。このため、使用状況に応じて選択階調数を変更することで、外部記憶回路における消費電力が低減されるという効果を奏する。
【００８２】
本発明に従えば、表示制御回路の無効出力端子は固定レベルまたは高インピーダンス状態に保持されるので、使用状況に応じて選択階調数を変更することで、駆動回路に供給されるデジタル画像信号の伝送における消費電力が低減されるという効果を奏する。
【００８３】
また、内部記憶回路におけるデータ格納領域のうち、選択階調数で表示部に画像を表示させるのに必要な画像データを格納すべき領域以外の領域（無効領域）にデータを書き込んだり、そのような無効領域からデータを読み出したりすることが抑止される。このため、使用状況に応じて選択階調数を変更することで、内部記憶回路における消費電力すなわち画像データの書き込みおよび読み出しにおける消費電力が低減されるという効果を奏する。
【００８４】
本願に係る上記以外の効果については、前述した発明の実施形態の説明より明らかになるので、ここでは説明を省略する。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る画像表示装置の構成を示すブロック図。
【図２】第１の実施形態における表示制御回路の構成を示すブロック図。
【図３】第１の実施形態における表示制御回路の出力制御回路を示す回路図。
【図４】第１の実施形態において６ビットモードの階調で画像が表示される場合の信号波形図。
【図５】第１の実施形態において３ビットモードの階調で画像が表示される場合の信号波形図。
【図６】第１の実施形態において１ビットモードの階調で画表が示される場合の信号波形図。
【図７】第１の実施形態における信号線駆動回路の入力部の構成を説明するための回路図。
【図８】第１の実施形態における信号線駆動回路の出力制御回路の他の構成例を示す回路図。
【図９】第１の実施形態における信号線駆動回路の出力制御回路において他の構成を採用した場合の信号波形図。
【図１０】第１の実施形態における信号線駆動回路の出力制御回路において他の構成を採用した場合の信号波形図。
【図１１】第１の実施形態における表示制御回路内の表示メモリの構成を示すブロック図。
【図１２】本発明の第２の実施形態に係る画像表示装置の要部の構成を示すブロック図。
【図１３】第２の実施形態における記憶回路内の表示メモリの構成を示すブロック図。
【符号の説明】
２１ …表示メモリ
２３ …タイミング生成回路（ＴＧ）
２５ …出力制御回路
６３ …タイミング生成回路
６５ …出力制御回路（信号線駆動回路向け）
６６ …出力制御回路（記憶回路向け）
７０ …出力制御回路（表示制御回路向け）
７１ …表示メモリ
２００ …表示制御回路
３００，３００１，３００２ …信号線駆動回路
４００ …走査線駆動回路
５００ …液晶パネル
６００ …表示制御回路
７００ …記憶回路
７１０〜７１５ …データ格納ブロック
Ｔｃ１〜Ｔｃ１８ …（表示制御回路の）出力端子
Ｔｄ１〜Ｔｄ１８ …（信号線駆動回路の）入力端子
ＯＲ，ＯＧ，ＯＢ …デジタル画像信号
ＭＲ，ＭＧ，ＭＢ …メモリ画像信号
ＧＳ１，ＧＳ２ …階調制御信号
ＥＮ …イネーブル端子[0001]
BACKGROUND OF THE INVENTION
The present invention relates to an image display device with variable number of gradations and a display control circuit therefor, for example, an image display device with variable number of gradations using a liquid crystal panel as a display unit, and a liquid crystal controller therefor.
[0002]
[Prior art]
Mobile information devices such as mobile phones, PDAs (Personal Digital Assistants), and notebook computers are required to have high-quality display capability with more display colors due to improved processing performance and advanced use. It has become to. For this reason, even in display devices used in these portable information devices, a TFT (Thin Film Transistor) system is used instead of the conventional passive matrix liquid crystal display device in order to meet the demand for high-quality display capability. Active matrix liquid crystal display devices are beginning to be used. On the other hand, in such portable information devices, reduction of power consumption is strongly demanded from the viewpoint of extending the duration of the on-board battery. Therefore, in the future, in image display devices such as liquid crystal display devices used in portable information devices, it is required to achieve both high display quality and low power consumption, and as a result, display quality will be changed according to usage conditions. Configuration is required. For example, in situations where it is desired to accurately obtain a lot of information from the display contents of portable information devices or in situations where the use of a commercial power source is easy, such as when used indoors, the display quality is given priority over the reduction in power consumption. The number of gradations linked to the reduction in power consumption, such as reducing the number of gradations by prioritizing the reduction of power consumption over display quality in situations where they are used for a long time outdoors or on business trips. A variable configuration is required.
[0003]
On the other hand, in Japanese Patent Laid-Open No. 9-244572, when R, G, B color data is transmitted from the main machine side to the display device, the R, G, B color data values are equal on the main machine side. For example, only the R color data is transmitted, the other G and B color data are not transmitted, and the signal lines corresponding to the G and B color data are set to high impedance. , A configuration is disclosed.
[0004]
[Problems to be solved by the invention]
According to the above-described conventional configuration, the display mode is used so that, for example, only the character information is displayed on the portable information device, black and white gradation is displayed, and in the situation where a color image is displayed, color gradation is displayed. By switching according to the power consumption, power consumption in the display device can be reduced. However, with this configuration, power consumption cannot be reduced when it is desired to change the number of gradations in accordance with the usage status of the portable information device without switching from a color image to a monochrome image.
[0005]
On the other hand, Japanese Patent Application No. 2000-242123 filed on August 12, 2000 by the applicant of the present application discloses a buffer power supply for a signal line driving circuit that outputs a signal line driving signal corresponding to the gradation of an image signal. A first switch that cuts off power, a second switch that cuts off power to the voltage dividing circuit, a directly connected reference voltage that directly selects a reference power supply, or a decoding circuit that can change a decoding table, the switch and the decoding circuit An image display apparatus is disclosed in which the degree of power saving is arbitrarily selected by controlling. According to such an image display device, the first or second switch or the decoding circuit can be controlled in accordance with the number of gradations of the image signal. Therefore, the signal line driving is performed by changing the number of gradations according to the use situation. The power consumption of the circuit can be reduced.
[0006]
However, with the introduction of TFT-type liquid crystal display devices in PDAs, mobile phones, etc., there is a strong demand for both high display quality and low power consumption. In order to meet such strong demands for both high display quality and low power consumption, only the power consumption in the generation of drive signals for liquid crystal panels, etc. can be changed by changing the number of gradations according to the usage situation as described above. The configuration enabling reduction is not sufficient.
[0007]
Accordingly, the present invention provides an image display apparatus and a display that can reduce power consumption in transmission and processing of a digital image signal supplied from a display control circuit to a drive circuit by changing the number of gradations according to the use situation. An object is to provide a control circuit.
[0008]
[Means for Solving the Problems]
The first invention receives image data and gradation control information for selecting a gradation number within a predetermined maximum number of gradations, and uses the gradation number selected by the gradation control information. An image display device having a variable number of gradations for displaying an image represented by the image data on an image display unit with a certain number of gradations, and having an image output terminal for the number of bits corresponding to the maximum number of gradations. A display control circuit for outputting, as a digital image signal, image data corresponding to the selected gradation number among the image data from an effective output terminal which is a terminal corresponding to the selected gradation number among the image output terminals; There are image input terminals corresponding to the number of bits composed of terminals connected to the image output terminals, and the digital image at the effective input terminal that is connected to the effective output terminal among the image input terminals. signal A drive circuit that receives and outputs a drive signal for displaying the image based on the digital image signal to the image display unit, the display control circuit based on the gradation control information other than the effective output terminal The invalid output terminal which is the image output terminal of High impedance state And an output control circuit for holding the output.
[0009]
According to the first aspect, the image output terminal of the display control circuit is used to supply image data necessary for displaying an image on the display unit with the selected number of gradations to the drive circuit. Terminals other than output terminals (invalid output terminals) High impedance state Retained. For this reason, the power consumption in the transmission of the digital image signal to the drive circuit is reduced by changing the number of selected gradations according to the use situation.
[0010]
The second invention is ,Previous When a pull-up resistor is connected to any of the image input terminals, the output control circuit sets the invalid output terminal connected to the image input terminal connected to the pull-up resistor to a high level or When the pull-down resistor is connected to any one of the image input terminals, the invalid output terminal connected to the image input terminal to which the pull-down resistor is connected is set to a low level or a high level. The impedance state is maintained.
[0011]
According to such a second invention, the invalid output terminal is in a high level, low level, or high impedance state according to the input format of the image input terminal of the drive circuit to which the invalid output terminal of the display control circuit is connected. The direct current is prevented from flowing through the signal line connected to the invalid output terminal. For this reason, the power consumption in transmission of the digital image signal to a drive circuit is more reliably reduced by changing the number of gradations according to a use condition.
[0012]
The third invention is ,Previous A data input terminal corresponding to the number of bits corresponding to the maximum number of gradations and a data output terminal corresponding to the number of bits are provided separately or as an input / output, and further provided with an external storage circuit for temporarily storing the image data. The display control circuit reads out the number of bits composed of the write output terminal corresponding to the number of bits composed of a terminal connected to each of the data input terminals and the terminal connected to each of the data output terminals. A separate input or input / output terminal, and the write output terminal is a terminal corresponding to the selected number of gradations and the write effective output terminal is used for the image data. Write image data corresponding to the selected number of gradations to the external storage circuit and read out the image data stored in the external storage circuit; Characterized in that it further comprises a write output control circuit for holding the invalid output terminal writing a write enable output said write output terminal other than the terminal to a fixed level or a high impedance state.
[0013]
According to the third aspect of the invention, in order to store the image data necessary for displaying an image on the display unit with the selected number of gradations among the write output terminals of the display control circuit, in the external storage circuit. Terminals other than the output terminal used (invalid output terminal for writing) are held at a fixed level or a high impedance state. For this reason, the power consumption in the transmission of the image data from the display control circuit to the external storage device is reduced by changing the number of selected gradations according to the use situation.
[0014]
The fourth invention is ,Previous A data input terminal corresponding to the number of bits corresponding to the maximum number of gradations and a data output terminal corresponding to the number of bits are provided separately or as an input / output, and further provided with an external storage circuit for temporarily storing the image data. The display control circuit reads out the number of bits composed of the write output terminal corresponding to the number of bits composed of a terminal connected to each of the data input terminals and the terminal connected to each of the data output terminals. A data valid output terminal which is a terminal corresponding to the selected number of gradations among the data output terminals. A memory control circuit that reads out image data corresponding to the selected gradation number from among the image data stored in the external storage circuit, and the external storage circuit Based on the gradation control information, characterized in that it contains the data valid output the data output terminals other than the terminal further data output control circuit for holding a fixed level or a high impedance state.
[0015]
According to such a fourth aspect of the present invention, among the data output terminals of the external storage circuit, it is used for outputting from the external storage circuit image data necessary to display an image on the display unit with the selected number of gradations. Terminals other than the data output terminal are held at a fixed level or high impedance state. For this reason, the power consumption in the transmission of the image data from the external storage circuit to the display control circuit is reduced by changing the number of selected gradations according to the use situation.
[0016]
The fifth invention is ,Previous An external storage circuit for temporarily storing image data; and the display control circuit writes the image data to the external storage circuit and reads the image data stored in the external storage circuit The external storage circuit further includes a memory control circuit, and the external storage circuit is an area other than an area where the image data corresponding to the selected gradation number is to be stored in a data storage area in the external storage circuit based on the gradation control information It includes an access restriction circuit that inhibits access to.
[0017]
According to the fifth aspect of the invention, the area other than the area where the image data necessary for displaying the image on the display unit with the selected gradation number is stored (invalid area) in the data storage area in the external storage circuit. Writing data to or reading data from such an invalid area is suppressed in the external storage circuit. For this reason, the power consumption in the external storage circuit is reduced by changing the number of selected gradations according to the use situation.
[0018]
The sixth invention receives image data and gradation control information for selecting the number of gradations within a predetermined maximum number of gradations, and the image represented by the image data is received by the gradation control information. A display control circuit that supplies a digital image signal to be displayed on a display unit with a selected number of gradations that is a selected number of gradations to a drive circuit of the display unit, the number of bits corresponding to the maximum number of gradations And an image output terminal for supplying the digital signal to the drive circuit, and for supplying the digital image signal to the drive circuit out of the image output terminals based on the gradation control information. Invalid output terminals that are not used High impedance state And an output control circuit held in the circuit.
[0019]
According to the sixth invention, as in the first invention, the invalid output terminal of the display control circuit is held at a fixed level or a high impedance state, so that the number of selected gradations is changed according to the use situation. Thus, power consumption in transmission of the digital image signal supplied to the drive circuit is reduced.
[0020]
The seventh invention ,Previous An internal storage circuit for temporarily storing the image data; and a memory control circuit for writing the image data to the internal storage circuit and reading the image data stored in the internal storage circuit; The internal storage circuit is configured to suppress access to an area other than an area where the image data corresponding to the selected gradation number is to be stored among data storage areas in the internal storage circuit based on the gradation control information. It has a limiting circuit.
[0021]
According to the seventh aspect of the invention, of the data storage areas in the internal storage circuit, areas other than areas where image data necessary for displaying an image on the display unit with the selected number of gradations (invalid areas) are stored. ) And reading data from such invalid areas is prevented. For this reason, the power consumption in the internal storage circuit, that is, the power consumption in writing and reading of the image data is reduced by changing the number of selected gradations according to the use situation.
[0022]
Since the invention other than the above according to the present application and the effects thereof and other effects of the above invention will become apparent from the above-described invention and effects and the description of the embodiments of the invention described later, the description thereof is omitted here.
[0023]
DETAILED DESCRIPTION OF THE INVENTION
Embodiments of the present invention will be described below with reference to the accompanying drawings.
[0024]
<1. First Embodiment>
<1.1 Overall Configuration and Operation of Image Display Device>
FIG. 1 is a block diagram showing a configuration of an image display apparatus according to the first embodiment of the present invention. This image display device is a liquid crystal display device used for performing color gradation display in a portable information device such as a mobile phone or a PDA, and includes a display control circuit (usually called “liquid crystal controller”) 200, Two signal line driver circuits 3001 and 3002, a scanning line driver circuit 400, and a liquid crystal panel 500 are provided. In this embodiment, the signal line driver circuit is composed of two IC chips as two circuit blocks. However, the number is not limited, and a required display capacity (pixels of one screen) The appropriate number is selected according to the number).
[0025]
The liquid crystal panel 500 as a display unit in the image display device includes a plurality of scanning signal lines corresponding to horizontal scanning lines in an image represented by the image data Dv received from the CPU 10, and each of the plurality of scanning signal lines. A plurality of intersecting data signal lines (hereinafter referred to as “driving image signal lines”) and pixel forming means provided at intersections of the plurality of scanning signal lines and the plurality of driving image signal lines, respectively. . Each pixel forming means has a structure in which a voltage corresponding to an image signal applied to a drive image signal line is applied to a minute liquid crystal layer portion, but various specific configurations have been proposed. Has been. However, in this embodiment, it is not necessary to limit the specific configuration to be adopted for the pixel forming means, and liquid crystal panels having various known configurations can be used. In the present embodiment, signals to be applied to the drive image signal lines and the scanning signal lines of the liquid crystal panel 500 in order to appropriately display an image with the selected number of gradations on the liquid crystal panel 500 are specific to the pixel forming means. The signal line driving circuits 3001 and 3002 and the scanning line driving circuit 400 respectively generate them in accordance with the configuration (and the corresponding driving method).
[0026]
In the image display device according to the present embodiment, image data (in a narrow sense) representing an image to be displayed on the liquid crystal panel 500 and data for determining the timing of the display operation (data indicating the frequency of the display clock, the number of gradations, etc.) (Hereinafter referred to as “display control data”) is sent from the CPU 10 as the central treatment device in the main body circuit 100 of the portable information device to the display control circuit 200 (hereinafter, these data Dv sent from the CPU 10 are referred to as “broadly defined image data”. "). That is, the CPU 10 supplies image data and display control data (in a narrow sense) constituting the image data Dv in a broad sense to the display control circuit 200 by supplying an address signal ADw, and a display memory and a register, which will be described later, in the display control circuit 200. Write to each.
[0027]
The display control circuit 200 is based on display control data written in the register, and is equal to or less than a display clock signal and a predetermined maximum number of gradations (maximum number of gradations that can be displayed by the image display apparatus). Gradation control signals GS1, GS2, a horizontal synchronization signal HSY, a vertical synchronization signal VSY, and the like that specify the number of gradations in a range are generated. In addition, the display control circuit 200 sets the number of gradations (hereinafter referred to as “selected gradation number”) designated by the gradation control signals GS1 and GS2 among the image data (in a narrow sense) written in the display memory by the CPU 10. Corresponding data, that is, data necessary for displaying an image with the selected number of gradations is read from the display memory and output as three types of digital image signals OR, OG, and OB. Here, the digital image signal OR is an image signal representing the red component of the image to be displayed (hereinafter referred to as “red image signal”), and the digital image signal OG is an image signal representing the green component of the image to be displayed ( The digital image signal OB is an image signal representing the blue component of the image to be displayed (hereinafter referred to as “blue image signal”). In this way, among the signals generated or output by the display control circuit 200, the clock signal CK is sent to the signal line drive circuits 3001 and 3002, and the horizontal synchronization signal HSY is sent to the signal line drive circuits 3001 and 3002 and the scanning line drive circuit 400. The vertical synchronizing signal VSY is supplied to the scanning line driving circuit 400, and the digital image signals OR, OG, and OB are supplied to the signal line driving circuits 3001 and 3002, respectively. In the present embodiment, the maximum number of gradations is 64, and the effective bits of each of the three types of digital image signals OR, OG, and OB are a maximum of 6 bits. Therefore, 6 × 3 = 18 signal lines (hereinafter referred to as “image transmission signal lines”) are provided as signal lines for supplying the digital image signals OR, OG, OB from the display control circuit 200 to the signal line drive circuits 3001, 3002. Are wired).
[0028]
The signal line driving circuits 3001 and 3002 are supplied with data representing an image to be displayed on the liquid crystal panel 500 serially as digital image signals OR, OG, and OB in units of pixels as described above, and indicate timing. A clock signal CK and a horizontal synchronization signal HSY are supplied as signals. The signal line drive circuits 3001 and 3002 are based on the digital image signals OR, OG, OB, the clock signal CK, and the horizontal synchronization signal HSY, and drive image signals (hereinafter referred to as “drive image signals”). Is applied to each driving image signal line of the liquid crystal panel 500. The specific mode of the driving image signal varies depending on the structure and driving method of the liquid crystal panel 500, but this embodiment does not assume a specific mode as the mode of the driving image signal. The signal line drive circuits 3001 and 3002 in the present embodiment generate image drive signals in any known specific mode corresponding to any known panel structure and drive method.
[0029]
Based on the horizontal synchronization signal HSY and the vertical synchronization signal VSY, the scanning line driving circuit 400 generates a scanning signal to be applied to each scanning signal line in order to sequentially select the scanning signal lines in the liquid crystal panel 500 by one horizontal scanning period. The application of the scanning signal for sequentially selecting all the scanning signal lines to each scanning signal line is repeated with one vertical scanning period as a cycle.
[0030]
In the liquid crystal panel 500, as described above, driving image signals based on the digital image signals OR, OG, and OB are applied to the driving image signal lines by the signal line driving circuits 3001 and 3002, and the scanning signal lines are scanned. A scanning signal is applied by the line driving circuit 400. Thereby, the liquid crystal panel 500 displays the color image represented by the image data Dv received from the CPU 10 with the selected number of gradations.
[0031]
<1.2 Display control circuit>
FIG. 2 is a block diagram showing a configuration of the display control circuit 200 in the image display apparatus. The display control circuit 200 includes an input control circuit 20, a display memory 21, a register 22, a timing generation circuit 23, a memory control circuit 24, and an output control circuit 25.
[0032]
A signal indicating image data Dv in a broad sense output from the CPU 10 of the main body circuit 100 (hereinafter, this signal is also represented by “Dv”) and an address signal ADw are input to the input control circuit 20 of the display control circuit 200. Is done. Based on the address signal ADw, the input control circuit 20 distributes the broad image data Dv into three types of color image data R, G, B and display control data Dc. Then, the display memory displays signals representing the color image data R, G, B (hereinafter, these signals are also represented by symbols “R”, “G”, “B”) together with the address signal AD based on the address signal ADw. By supplying to the display 21, three types of image data R, G, and B are written into the display memory 21, and the display control data Dc is written into the register 22. Here, the three types of image data R, G, and B are data respectively representing the red component, the green component, and the blue component of the image represented by the image data Dv. The display control data Dc is the timing information specifying the horizontal scanning period and the vertical scanning period for displaying the image represented by the frequency of the clock signal CK and the image data Dv, and the number of gradations of the image to be displayed on the liquid crystal panel 500. And gradation control information indicating a certain number of gradations.
[0033]
A timing generation circuit (hereinafter abbreviated as “TG”) 23 generates a timing signal and a control signal based on the display control data held in the register 22. That is, the clock signal CK, the horizontal synchronization signal HSY, and the vertical synchronization signal VSY are generated based on the timing information, and the gradation control signals GS1, GS2 are generated based on the gradation control information (see FIG. 3B). In addition, the TG 23 generates a timing signal for operating the display memory 21 and the memory control circuit 24 in synchronization with the clock signal CK.
[0034]
The memory control circuit 24 reads an address signal ADr for reading out data representing an image to be displayed on the liquid crystal panel 500 from the image data R, G, B stored in the display memory 21 from the CPU 10 via the input control circuit 20. And a signal for controlling the operation of the display memory 21 are generated. The address signal ADr and the control signal are supplied to the display memory 21, whereby data representing the red component, the green component, and the blue component of the image to be displayed on the liquid crystal panel 500 are read from the display memory 21, and the memory The image signals MR, MG, and MB are input to the output control circuit 25. The display memory 21 is supplied with gradation control signals GS1 and GS2, and based on this, image data necessary for displaying an image with a selected number of gradations in an internal storage area in the display memory 21 is stored. Access to areas other than power areas (hereinafter referred to as “invalid areas”) is suppressed (details will be described later). However, as described above, in the present embodiment, the maximum number of gradations is 64, and the three types of memory image signals MR, MG, MB are always signal lines having a 6-bit width corresponding to the maximum number of gradations. Input to the output control circuit 25. Therefore, when the selected number of gradations is smaller than the maximum number of gradations, the memory image signals MR, MG, and MB include invalid signals.
[0035]
Based on the gradation control signals SG1 and SG2, the output control circuit 25 outputs bits other than the bit corresponding to the selected gradation number among the 6 bits constituting each of the three types of memory image signals MR, MG, and MB. Signals fixed at (high level) are generated, and these are output as color image signals made up of three types of digital image signals: a red image signal OR, a green image signal OG, and a blue image signal OB. These digital image signals OR, OG, and OB are supplied to the signal line driving circuits 3001 and 3002 as described above.
[0036]
<1.2.1 Output control circuit>
Hereinafter, the details of the output control circuit 25 will be described with reference to FIG. Note that all of the logic circuits mentioned below operate with positive logic (the same applies to other embodiments). In the following, among the logic levels indicating the signal values in the logic circuit, the H level (high level) is indicated by “H” and the L level (low level) is indicated by “L”.
[0037]
In the present embodiment, a mode indicating the number of gradations (hereinafter referred to as “gradation mode”) is set as shown in FIG. 3B in accordance with the values of the gradation control signals GS1 and GS2. Specifically, when GS1 = GS2 = “H”, each digital image signal OR, OG, OB is set to “6-bit mode” that expresses in 6 bits, and the maximum gradation number 64 is selected. It is specified as the number of gradations. When GS1 = "H" and GS2 = "L", each digital image signal OR, OG, OB is set to "4-bit mode" representing 4 bits, and 16 is selected as the number of selected gradations. . When GS1 = "L" and GS2 = "H", each digital image signal OR, OG, OB is set to "3-bit mode" representing 3 bits, and 8 is specified as the number of selected gradations. . When GS1 = GS2 = “L”, each digital image signal OR, OG, OB is set to “1 bit mode” that expresses by 1 bit, and 2 is designated as the selected gradation number.
[0038]
Corresponding to the setting of the gradation mode (designation of the number of selected gradations) by the gradation control signals GS1 and GS2 as shown in FIG. 3B, other than bits used for image display at the selected number of gradations In order to fix the value of the bit to the L level, the output control circuit 25 in the present embodiment is configured as shown in FIG. That is, in the output control circuit 25, an AND gate 251 that generates a logical product signal GSa of the gradation control signals GS1 and GS2, and an OR gate 252 that generates a logical sum signal GSb of the gradation control signals GS1 and GS2. The 15 AND gates for masking predetermined bits of the memory image signals MR, MG, MB are masked so that bits other than the most significant bit of each memory image signal MR, MG, MB are masked as described below. It is connected to the. That is, when the gradation control signal GS1 (hereinafter referred to as “first gradation control bit”) and the gradation control signal GS2 (hereinafter referred to as “second gradation control bit”) are both at the H level (GS1 = GS2 = “H”). In the case of "", none of the 6 bits constituting each memory image signal MR, MG, MB is output from the output control circuit 25 without being masked. When GS1 = "H" and GS2 = "L", the lower 2 bits (MR0, MR1, MG0, MG1, MB0, MB1) of each memory image signal MR, MG, MB are masked and fixed at the L level. The other bits are output as they are without being masked. When GS1 = "L" and GS2 = "H", the lower 3 bits (MR0 to MR2, MG0 to MG2, MB0 to MB2) of each memory image signal MR, MG, MB are masked and fixed at the L level. The other bits are output as they are without being masked. When GS1 = GS2 = “L”, the lower 4 bits (MR0 to MR3, MG0 to MG3, MB0 to MB3) of each memory image signal MR, MG, MB are masked and fixed to the L level, and the most significant bit Are output without being masked.
[0039]
According to such a configuration, each digital image signal OR, OG, OB output from the output control circuit 200 has 6 bits, that is, 64 gradations, when GS1 = GS2 = “H”. (Red image component, green image component, blue image component) are expressed, and when GS1 = "H" and GS2 = "L", each image component is expressed by the upper 4 bits, that is, 16 gradations, and GS1 = “L” and GS2 = “H”, each image component is expressed by the upper 3 bits, that is, 8 gradations. When GS1 = GS2 = “L”, the most significant 1 bit is expressed, Bits that express each image component with two gradations and are not used to represent each image component (hereinafter referred to as “invalid bits”) are fixed at the L level. In this way, 18 image transmission output terminals (hereinafter referred to as “image output terminals”) for outputting the respective digital image signals OR, OG, and OB from the display control circuit 200 to the signal line drive circuits 3001 and 3002. The output terminal corresponding to the invalid bit (hereinafter referred to as “invalid output terminal”) is fixed at the L level in accordance with the number of selected gradations specified by the gradation control signals GS1 and GS. Then, from the output terminals corresponding to bits other than the invalid bits among these 18 image output terminals (hereinafter referred to as “effective output terminals”), an image is selected with the selected number of gradations among the memory image signals MR, MG, and MB. An image signal necessary for display is output.
[0040]
4 to 6 are signal waveform diagrams showing the red image signal OR of the digital image signals OR, OG, and OB output from the output control circuit 25 in this way, together with the horizontal synchronization signal HSY and the clock signal CK. . When the gradation mode is the 6-bit mode (when the number of gradations selected is 64), all 6 bits constituting each digital image signal OR, OG, OB are valid, and the horizontal blanking period and before and after it are displayed. Except for a predetermined period, all six bits change in synchronization with the clock signal CK according to the values of the digital image signals OR, OG, and OB. FIG. 4 shows a signal waveform of the red image signal OR in the 6-bit mode. On the other hand, when the gradation mode is the 3-bit mode (when the selected gradation number is 8), the upper 3 bits among the 6 bits constituting each digital image signal OR, OG, OB are horizontal blanking. Except for the period and a predetermined period including the period before and after, the period changes in synchronization with the clock signal CK according to the values of the digital image signals OR, OG, and OB, but the lower three bits remain fixed at the L level. FIG. 5 shows a signal waveform of the red image signal OR in the case of the 3-bit mode. When the gradation mode is the 1-bit mode (when the selected gradation number is 2), the most significant bit among the 6 bits constituting each digital image signal OR, OG, OB is the horizontal blanking period. Except for a predetermined period including before and after that, it changes in synchronization with the clock signal CK according to the value of each digital image signal OR, OG, OB, but the lower 5 bits remain fixed at the L level. FIG. 6 shows a signal waveform of the red image signal OR in the 1-bit mode.
[0041]
In this way, the digital image signals OR, OG, OB in which the invalid bits are fixed at the L level are output from the output control circuit 25 in accordance with the number of selected gradations specified by the gradation control signals GS1, GS2. . These digital image signals OR, OG, and OB are output from the image output terminal of the display control circuit 200 and supplied to the signal line driving circuits 3001 and 3002 through the image transmission signal lines for each bit. At this time, the digital image signals OR, OG, and OB are input to the signal line driving circuits 3001 and 3002 which are other IC chips via the signal lines outside the IC chip. Compared with the load capacity, the load capacity is much larger. This load capacity is mainly composed of the capacity of signal lines connecting between IC chips and the input capacity of signal line driving circuits 3001 and 3002 as IC chips to which digital image signals OR, OG, OR are inputted. The number is about several tens of pF to 100 pF per line (per bit constituting the digital image signals OR, OG, OR). By the way, the power consumption due to the load capacity is proportional to the capacity value C and the frequency f of the signal, and such power consumption accompanying the signal transmission between the IC chips is ignored in order to reduce the power consumption in the portable information device. It cannot be done.
[0042]
On the other hand, according to the operation of the output control circuit 25 as described above, the invalid bits according to the number of selected gradations among the bits constituting each digital image signal are, for example, L as shown in FIGS. Since the level is fixed, the signal frequency f = 0 for the invalid bit. For this reason, it is possible to reduce power consumption by changing the number of selected gradations according to the usage status of the portable information device that uses the image display apparatus according to the present embodiment.
[0043]
By the way, as the input formats of the signal line drive circuits 3001 and 3002 to which the digital image signals OR, OG and OB are input, there are three typical types as shown in FIG. 7 (a), (b) or (c). There are various forms. Hereinafter, the influence of the input format when reducing the power consumption by fixing the logic level of the invalid bit by the output control circuit 25 will be examined with reference to these drawings.
[0044]
The digital image signals OR, OG, and OB in which the invalid bit is fixed at the L level according to the number of selected gradations are displayed on the display control circuit 200 as shown in FIG. 7 (a), (b), or (c). Output from the image output terminal. That is, the bits OR5 to OR0 constituting the red image signal OR are respectively output from the image output terminals Tc18 to Tc13, and the bits OG5 to OG0 constituting the green image signal OG are respectively output from the image output terminals Tc12 to Tc7. The bits OB5 to OB0 constituting the blue image signal OB are output from the image output terminals Tc6 to Tc1, respectively. Note that the signal line driver circuit includes two circuit blocks 3001 and 3002 each realized as an IC chip. In FIG. 7, one signal line driver circuit 300 is represented for convenience of explanation. . As shown in FIGS. 7A, 7B, or 7C, the output terminals Tc18 to Tc1 of the display control circuit 200 are input to the signal line driving circuit 300 with one image transmission signal line for each output terminal. Connected to each of the terminals Td18 to Td1. Here, FIG. 7A shows an input buffer such as an open gate connected to each of the input terminals Td18 to Td1 of the signal line driving circuit 300. A pull-up resistor and a pull-down resistor are connected to any of the input terminals Td18 to Td1. (Hereinafter, the input format of the signal line driver circuit at this time is referred to as “simple input”). On the other hand, FIG. 7B shows a case where a pull-down resistor Rd is connected to each of the input terminals Td18 to Td1 of the signal line driving circuit 300 (hereinafter, the input format in the signal line driving circuit at this time). Is called "pull-down input"). FIG. 7C shows a case where a pull-up resistor Ru is connected to each of the input terminals Td18 to Td1 of the signal line driver circuit 300 (hereinafter, the input format in the signal line driver circuit at this time is shown). "Pull-up input").
[0045]
When the number of selected gradations is smaller than the maximum number of gradations, as described above, the invalid output terminal corresponding to the invalid bit among the image output terminals Tc18 to Tc1 of the display control circuit is fixed to the L level, and the invalidity thereof. Since the signal value does not change and no current (alternating current) flows on the image transmission signal line connected to the output terminal, power consumption is reduced. At this time, the input format of the input terminal (hereinafter referred to as “invalid input terminal”) of the signal line driver circuit 300 to which the invalid output terminal is connected is a simple input shown in FIG. 7A or FIG. 7B. In the case of the pull-down input shown, no DC current flows through the image transmission signal line connected to the invalid output terminal. However, in the case where the input format of the invalid input terminal is the pull-up input shown in FIG. 7C, when the invalid output terminal is fixed to the L level, the pull-up resistor Ru and the power line in the signal line driving circuit 300 are fixed. A direct current flows through the invalid input terminal to the invalid output terminal connected to the invalid input terminal. For this reason, even if the invalid output terminal is fixed to the L level by the output control circuit 25 in the display control circuit 200, the power consumption cannot be reduced sufficiently.
[0046]
However, when the input format of the invalid input terminal in the signal line driver circuit 300 is the pull-up input shown in FIG. 7C, the output control circuit 25 is replaced with the configuration shown in FIG. With this configuration, this problem can be solved by fixing the invalid output terminal to the H level. For example, when the gradation mode is the 3-bit mode (when the selected gradation number is 8), as shown in FIG. 9, the lower 3 bits of each digital image signal OR, OG, OB are fixed at the H level. The For this reason, a direct current does not flow between the invalid output terminal and the invalid input terminal. However, when the input format of the invalid input terminal is the pull-down input shown in FIG. 7B, if the output control circuit 25 is configured as shown in FIG. 8A, the invalid output from the invalid output terminal in the display control circuit 200 is displayed. A direct current flows to the ground line through the invalid input terminal and the pull-down resistor Rd in the signal line driving circuit 300 to which the terminals are connected. On the other hand, when the input format of the invalid input terminal in the signal line driver circuit 300 is the simple input shown in FIG. 7A, such a problem does not occur. In FIG. 8 (a), the output control circuit 25 omits the portion that outputs the green image signal OG and the portion that outputs the blue image signal OB, but these portions output the red image signal OR. It is the same as the part.
[0047]
As described above, the configuration of the output control circuit 25, that is, whether the invalid output terminal is fixed to the L level or the H level is determined so that a direct current does not flow through the image transmission signal line connected to the invalid output terminal. It is preferable to select according to the input format of the signal line driver circuit 300.
[0048]
On the other hand, if the output control circuit 25 is configured as shown in FIG. 8B, the input format of the invalid input terminal in the signal line driving circuit 300 is any of simple input, pull-down input, and pull-up input. However, no direct current flows between the invalid output terminal and the invalid input terminal. That is, in the configuration shown in FIG. 8B, each digital image signal OR, based on the gradation control signals GS1 and GS2 is obtained by using a tristate gate (three state gate) instead of the AND gate and the NAND gate. Invalid bits in OG and OB are fixed to a high impedance state. For example, when the gradation mode is the 3-bit mode (when the selected gradation number is 8), as shown in FIG. 10, the invalid output terminal corresponding to the lower 3 bits of each digital image signal OR, OG, OB. Is fixed in a high impedance state. For this reason, a direct current does not flow between the invalid output terminal and the invalid input terminal. However, when the input format of the invalid input terminal in the signal line driver circuit 300 is the simple input shown in FIG. 7A, the invalid output terminal and the invalid input terminal are connected with the configuration shown in FIG. 8B. The image transmission signal line to be floated, that is, electrically floated. This is not preferable from the viewpoint of preventing the influence of noise on the signal line driver circuit 300. In addition, the input terminal of the signal line driver circuit 300 is completely opened, and the operation of the signal line driver circuit 300 is unstable. From the viewpoint of Therefore, when the input format of the invalid input terminal is a simple input, the output control circuit 25 is preferably configured as shown in FIG. 3A or FIG.
[0049]
<1.2.2 Display memory>
FIG. 11 is a block diagram showing a configuration of the display memory 21 in the present embodiment. Details of the display memory 21 will be described below with reference to this figure. In the following, the display memory 21 is supplied with two types of address signals: a write address signal AD based on the address signal ADw from the CPU 10 and a read address signal ADr from the memory control circuit 24. These address signals are assumed to be shared as A0 to An based on the control signal from the memory control circuit 24 in the display memory 21. The display memory 21 receives signals indicating the image data R, G, and B from the CPU 10, while the image data read from the display memory 21 is output as memory image signals MR, MG, and MB. These data signals (image signals) are also shared in the display memory 21 based on a control signal from the memory control circuit 24.
[0050]
In the display memory 21, the area in which the image data R, G, B sent from the CPU 10 of the main body circuit 100 is to be stored is each bit (R5 to R0, G5) of pixel data representing each pixel of the image to be displayed. ... (G0, B5 to B0) are realized as one memory cell array. For example, an area in which the most significant bit B5 of pixel data for all pixels constituting a blue image component of an image of one screen is to be stored is realized as a B5 memory cell array (hereinafter, each memory cell array is stored therein). A code indicating a bit of pixel data to be stored is preceded and distinguished). The symbols R5 to R0 indicate the bits of the red image data R representing the pixels of the red image component, the symbols G5 to G0 indicate the bits of the green image data G that represent the pixels of the green image component, Reference numerals B5 to B0 indicate each bit of the blue image data B representing each pixel of the blue image component. Each memory cell array may be a memory cell array as a rewritable memory component, and its specific configuration is not limited. Therefore, each memory cell array may be a memory cell array constituting a DRAM (Dynamic Random Access Memory) or a memory cell array constituting an SRAM (Static Random Access Memory).
[0051]
As described above, the display memory 21 has 3 × 6 = 18 memory cell arrays. As a circuit for accessing these memory cell arrays, a common row decoder 214 and a column decoder provided for each memory cell array are provided. Further, the display memory 21 has access restriction circuits 220 to 224 for masking the selection signals S0 to Sm output from the row decoder 214 based on the gradation control signals GS1 and GS2, and a mask signal used in them. An AND gate 211 and an OR gate 212 for generating GSa, GSb, and GS1 are provided. The mask signals GSa, GSb, and GS1 are also input to a column decoder provided for each memory cell array for storing bits other than the most significant bits B5, G5, and R5 of the pixel data, and the gradation control signal Based on GS1 and GS2, the operation of the column decoder (including the operation of the sense amplifier and the like) is also restricted.
[0052]
With the above configuration, when the gradation mode is the 6-bit mode (the number of selected gradations is 64), GS1 = GS2 = “H” as shown in FIG. The data is input to each memory cell array without being masked by the access restriction circuits 220 to 224, and access (write and read) to each memory cell is performed via each column decoder. However, in gradation modes other than the 6-bit mode, that is, when the number of selected gradations is less than 64, the selection signals S0 to Sm to be input to each memory cell array based on the gradation control signals GS1 and G2 are as follows. The column decoder operation is limited as follows.
[0053]
That is, in the 4-bit mode (the number of selected gradations is 16), since GS1 = "H" and GS2 = "L", the lower two bits B1, G1 of the pixel data are obtained by the access restriction circuits 220, 221. , R1, B0, G0, R0 are all masked with selection signals S0 to Sm to be input to the memory cell array, and access to these memory cell arrays is inhibited. In this case, the column decoders connected to these memory cell arrays also stop their operations based on the logical product signal GSa of the gradation control signals GS1 and GS2.
[0054]
In the case of the 3-bit mode (the number of selected gradations is 8), since GS1 = "L" and GS2 = "H", the lower three bits B2 to B0, G2 of the pixel data are obtained by the access restriction circuits 220 to 222. All the selection signals S0 to Sm to be input to the memory cell array for storing .about.G0, R2 to R0 are masked, and access to these memory cell arrays is inhibited. In this case, the column decoders connected to these memory cell arrays also stop their operations based on the logical product signal GSa of the gradation control signals GS1 and GS2 and the signal GS1 of the first gradation control bit.
[0055]
In the 1-bit mode (the number of selected gradations is 2), since GS1 = "L" and GS2 = "L", the access restriction circuits 220 to 224 cause the lower 5 bits B4 to B0 and G4 of the pixel data. All the selection signals S0 to Sm to be input to the memory cell array for storing .about.G0, R4 to R0 are masked, and access to these memory cell arrays is inhibited. In this case, the column decoder connected to these memory cell arrays also includes the logical product signal GSa of the gradation control signals GS1 and GS2, the logical sum signal GSb of the gradation control signals GS1 and GS2, and the first gradation control bit. The operation is stopped based on the signal GS1.
[0056]
According to the display memory 21 configured as described above, an invalid area (image data necessary to display an image with a selected number of gradations should be stored among the image data storage areas realized by each memory cell array. Access to an area other than the area is inhibited based on the gradation control signals GS1 and GS2. The operation of the column decoder for accessing the invalid area is also stopped. Therefore, such a configuration of the display memory 21 also contributes to the effect that the power consumption is reduced by changing the number of selected gradations according to the use situation.
[0057]
Note that the configuration shown in FIG. 11 is merely an example, and even in configurations other than such a configuration, access to invalid areas and operations for access are suppressed based on the gradation control signals GS1 and GS2. If so, the same effect can be obtained.
[0058]
<2. Second Embodiment>
Next, an image display apparatus according to a second embodiment of the present invention will be described. This image display device is also a liquid crystal display device used for color gradation display in portable information devices such as mobile phones and PDAs. However, unlike the display control circuit 200 in the first embodiment, the display control circuit in the present embodiment does not include the display memory 21, and the display memory in the present embodiment is an IC chip that realizes the display control circuit. It is realized as an external storage circuit.
[0059]
<2.1 Display control circuit and memory circuit>
FIG. 12 is a block diagram showing the configuration of the display control circuit 600 and the storage circuit 700 in this embodiment. The display control circuit 600 includes an input control circuit 60, a register 62, a timing generation circuit (TG) 63, a memory control circuit 64, an output control circuit 65 for the signal line driver circuit 300, and an output control circuit 66 for the storage circuit 700. I have. The storage circuit 700 includes a display memory 71 and an output control circuit 75. Since the configuration of other parts in the present embodiment is the same as that of the first embodiment, the same components are denoted by the same reference numerals and detailed description thereof is omitted.
[0060]
Also in the image display apparatus according to the present embodiment, as in the first embodiment, the image data (in a narrow sense) and the display control data representing an image to be displayed on the liquid crystal panel 500 are defined as image data Dv in a broad sense. Along with the address signal ADw for writing to be stored, it is sent to the display control circuit 600 from the CPU 10 of the main body circuit 100 of the portable information device.
[0061]
In the display control circuit 600, the broad image data Dv and the address signal ADw from the CPU 10 are input to the input control circuit 60. The input control circuit 60 distributes the image data Dv in a broad sense into three types of color image data R, G, B and display control data Dc based on the address signal ADw. Then, the display control data Dc is written in the register 62. In addition, signals representing the color image data R, G, and B are input to the output control circuit 66, and an address signal AD based on the address signal ADw is supplied to the memory control circuit 64. The color image data R, G, B are supplied to the display memory 71 in the storage circuit 700 via the output control circuit 66, and the address signal AD is also supplied to the display memory 71 in the storage circuit 700 via the memory control circuit 64. Is done. As a result, three types of color image data R, G, and B are written in the display memory 71.
[0062]
The TG 63 generates a clock signal CK, a horizontal synchronization signal HSY, and a vertical synchronization signal VSY based on the timing information included in the display control data Dc held by the register 62, and generates a scale based on the gradation control information included in the display control data Dc. The tone control signals GS1 and GS2 are generated (see FIG. 3B). The TG 63 generates a timing signal for operating the memory control circuit 64 in synchronization with the clock signal CK.
[0063]
The memory control circuit 64 outputs an address signal AD for writing image data R, G, B to the display memory 71 from the CPU 10 via the input control circuit 60 and the output control circuit 66. Further, among the image data R, G, and B stored in the display memory 71, an address signal AD for reading data representing an image to be displayed on the liquid crystal panel 500 (the signal line is the same as the address signal for writing). Control signal for the display memory 71 is generated. The memory control circuit 64 supplies the read address signal AD and the control signal to the display memory 71 to display data representing the red component, the green component, and the blue component of the image to be displayed on the liquid crystal panel 500. Read from the memory 71. Data read from the display memory 71 is input to the output control circuit 75 in the storage circuit 700 as memory image signals mR, mG, mB. The display memory 71 is supplied with gradation control signals GS1 and GS2 from the display control circuit 700. Based on the gradation control signals GS1 and GS2, the display memory 71 is required to display an image with the selected number of gradations in the internal storage area. Access to an area (invalid area) other than the area where image data is to be stored is suppressed (details will be described later).
[0064]
The output control circuit 65 for the signal line drive circuit 300 has the same configuration as that of the output control circuit 25 in the first embodiment, and the same effect can be obtained. Further, the output control circuit 66 for the storage circuit 700 and the output control circuit 75 in the storage circuit 700 have substantially the same configuration as the output control circuit 25 in the first embodiment as described below.
[0065]
In other words, the output control circuit 66 for the memory circuit 700, as with the output control circuit 25 in the first embodiment, outputs each of the three types of color image signals R, G, and B based on the gradation control signals SG1 and SG2. The logic level of the bits other than the bit corresponding to the selected number of gradations among the 6 bits, that is, the invalid bit is fixed to the L level, the H level, or the high impedance state. Specifically, when the invalid bit is fixed at the L level, the configuration shown in FIG. 3A is used. When the invalid bit is fixed at the H level, the configuration shown in FIG. In the case of fixing to a high impedance state, the configuration shown in FIG. Here, as described above, whether the logic level of the invalid bit is preferably fixed to the L level, the H level, or the high impedance state depends on the input format of the IC chip to which those invalid bits are input. To do. Therefore, which of FIGS. 3A, 8A, or 8B is adopted is determined according to the input format for those invalid bits in the memory circuit 700. According to the output control circuit 66 having the configuration thus determined, a signal corresponding to an invalid bit among signal lines for transmitting the color image signals R, G, and B between the display control circuit 600 and the storage circuit 700. On the line, there is no signal change and no direct current flows. Therefore, the power consumption can be reduced by changing the number of gradations according to the usage status of a portable information device including the image display apparatus according to the present embodiment.
[0066]
Similarly to the output control circuit 25 in the first embodiment, the output control circuit 75 in the memory circuit 700 also has three types of image signals mR, mG, and mB read from the display memory 71 based on the gradation control signals SG1 and SG2. The logic level of the invalid bit among the 6 bits constituting each is fixed to the L level, the H level, or the high impedance state. Whether the output control circuit 75 is configured as shown in FIG. 3A, FIG. 8A, or FIG. 8B depends on the input format for those invalid bits in the display control circuit 600. It is determined. According to the output control circuit 75 having the configuration thus determined, the signal line corresponding to the invalid bit among the signal lines for transmitting the memory image signals MR, MG, and MB between the storage circuit 700 and the display control circuit 600. Then, there is no signal change and no direct current flows. Therefore, such an output control circuit 75 also contributes to the effect of reducing power consumption by changing the number of gradations according to the usage situation.
[0067]
In the configuration of the storage circuit 700 shown in FIG. 12, the path for inputting the image data R, G, B to be written to the display memory 71 and the image data mR, mG, mB read from the display memory 71 are output. The storage circuit 700 inputs image data R, G, and B through a common input / output terminal and outputs image data mR, mG, and mB. You may do it. However, in this case, since the output control circuit 66 of the display control circuit 600 and the output control circuit 75 of the memory circuit 700 are connected, whether the logic level fixed for the invalid bit is the same for both output control circuits. Alternatively, it is necessary to fix the terminal corresponding to the invalid bit in the high impedance state in at least one of the output control circuits.
[0068]
<2.2 Display memory>
FIG. 13 is a block diagram showing a configuration of the display memory 71 in the storage circuit 700 in the present embodiment. In the display memory 71, signals indicating image data R, G, and B sent from the CPU 10 via the input control circuit 60 and the output control circuit 66 in the display control circuit 600 (hereinafter referred to as “input image signal”). On the other hand, a signal indicating image data read from the display memory 71 is output as the image signals mR, mG, mB (the memory image in which the image signals mR, mG, mB are output to the outside of the storage circuit 700). The input image signals R, G, B and the internal memory image signals mR, mG, mB are stored in the display memory 71 in order to distinguish them from the signals MR, MG, MB. Internally, it is assumed that they are shared based on a control signal from the memory control circuit 74.
[0069]
In this display memory 71, the area for storing the image data R, G, B sent from the CPU 10 of the main body circuit 100 is each bit (R5 to R0, G5) of the pixel data representing each pixel of the image to be displayed. -G0, B5-B0) are configured as one memory block. For example, the area in which the most significant bits R5, G5, and B5 constituting the red image component, the green image component, and the blue image component of the pixel data for all the pixels that constitute one screen are to be stored is the R5G5B5 data storage block 715. As described above, it is realized by one or a plurality of IC chips. Similarly, an area where bits R4, G4 and B4 are to be stored stores bits R2, G2 and B2 as an R4G4B4 data storage block 714, and an area where bits R3, G3 and B3 are to be stored is an R3G3B3 data storage block 713. The area to be stored is the R2G2B2 data storage block 712, the area to store the bits R1, G1, and B1 is the R1G1B1 data storage block 711, the area to store the bits R0, G0, and B0 is the R0G0B0 data storage block 710, respectively. This is realized by one or a plurality of IC chips. Each data storage block 710-715 may be a rewritable memory, and its specific configuration is not limited. Accordingly, each data storage block 710 to 715 may be composed of one or a plurality of DRAM chips, or may be composed of one or a plurality of SRAM chips.
[0070]
Each of the data storage blocks 710 to 715 is provided with an enable terminal EN as an input terminal. Each data storage block 710 to 715 is accessed (written) while the H level is applied to the enable terminal EN. However, if the L level is given to the enable terminal EN, it becomes a standby state and becomes inaccessible. In this standby state, the power consumption in each of the data storage blocks 710 to 715 is significantly reduced compared to the non-standby state. This enable terminal may be, for example, an input terminal for a chip select signal or a chip enable signal of a RAM chip that constitutes each data storage block 710-715.
[0071]
In the display memory 71, the H level is always given to the enable terminal EN of the R5G5B5 data storage block 715, and the logical product of the gradation control signals GS1 and GS2 is supplied to the enable terminals of the other data storage blocks 710 to 714. One of the signals GSa, the signal GSb of the logical sum of GS1 and GS2, and the signal GS1 of the first gradation control bit is supplied. That is, the logical sum signal GSb is given to the enable terminal EN of the R4G4B4 data storage block 714 and the R3G3B3 data storage block 713, and the signal GS1 of the first gradation control bit is given to the enable terminal EN of the R2G2B2 data storage block 712. The logical product signal GSa is applied to the enable terminals EN of the R1G1B1 data storage block 711 and the R0G0B0 data storage block 710.
[0072]
According to the display memory 71 configured as described above, data for storing invalid bits (bits not used for representing an image to be displayed on the liquid crystal panel 500) among the six data storage blocks 710 to 715 included therein. The storage block is given L level to its enable terminal EN. As a result, since the data storage block storing the invalid bit is inhibited from being accessed and is in a standby state, the power consumption in that block is significantly reduced. Therefore, such a configuration of the display memory 71 also contributes to the effect that the power consumption is reduced by changing the number of selected gradations according to the use situation.
[0073]
Although not shown, a clock and a power source are also input to the data storage block. If these clocks and power supplies are supplied only to the necessary data storage blocks, the unnecessary data storage blocks can be completely stopped and only the necessary data storage blocks can be operated, further reducing power consumption. Contributes to the effect. Specifically, a clock and a power source may be switched using signals Gsa and Gsb generated by the gradation control signals GS1 and GS2.
[0074]
<3. Variations>
In each of the above embodiments, a liquid crystal display device using a liquid crystal panel as a display unit is taken as an example. However, the present invention is not limited to this, and is not limited to this, but is a PDP (Plasma Display Panel) or EL (Electroluminescence). The present invention can also be applied to an image display apparatus that uses another display device such as a panel or an FED (Field Emission Display) panel as a display unit, and the same effect can be obtained.
[0075]
In each of the above embodiments, an image display device that displays a color image is taken as an example. However, it is obvious that the present invention can also be applied to an image display device that displays a monochrome image.
[0076]
In each of the above embodiments, if the image transmission signal line corresponding to the invalid bit is held at the L level or the H level by the output control circuit according to the number of selected gradations, not only power consumption but also unnecessary radiation is reduced. Is done. Therefore, the above embodiments are also effective in preventing electromagnetic interference.
[0077]
【The invention's effect】
As described above, according to the present invention, among the image output terminals of the display control circuit, it is used to supply image data necessary for displaying an image on the display unit with the selected number of gradations to the drive circuit. Terminals other than output terminals (invalid output terminals) are held at a fixed level or high impedance state. Therefore, by changing the number of selected gradations according to the usage situation, there is an effect that power consumption in transmission of the digital image signal to the drive circuit is reduced.
[0078]
According to the present invention, the invalid output terminal is held in a high level, low level, or high impedance state according to the input format of the image input terminal of the drive circuit to which the invalid output terminal of the display control circuit is connected. This prevents a direct current from flowing through the signal line connected to the invalid output terminal. For this reason, by changing the number of gradations according to the use situation, there is an effect that power consumption in transmission of the digital image signal to the drive circuit is more reliably reduced.
[0079]
Of the output terminals for writing of the display control circuit, terminals other than the output terminals used for storing the image data necessary for displaying the image on the display unit with the selected number of gradations in the external storage circuit ( The write invalid output terminal) is held at a fixed level or high impedance state. Therefore, by changing the number of selected gradations according to the usage situation, there is an effect that power consumption in transmission of image data from the display control circuit to the external storage device is reduced.
[0080]
Further, among the data output terminals of the external storage circuit, terminals other than the data output terminal used for outputting the image data necessary for displaying an image on the display unit with the selected number of gradations from the external storage circuit, Hold at a fixed level or high impedance state. Therefore, by changing the number of selected gradations according to the use situation, there is an effect that power consumption in transmission of image data from the external storage circuit to the display control circuit is reduced.
[0081]
In addition, data is written in an area (invalid area) other than an area where image data necessary for displaying an image on the display unit with a selected number of gradations is stored in the data storage area in the external storage circuit. Reading data from the invalid area is inhibited in the external storage circuit. For this reason, there is an effect that the power consumption in the external storage circuit is reduced by changing the number of selected gradations according to the use situation.
[0082]
According to the present invention, since the invalid output terminal of the display control circuit is held at a fixed level or a high impedance state, the digital image signal supplied to the drive circuit can be changed by changing the number of selected gradations according to the use situation. There is an effect that power consumption in the transmission is reduced.
[0083]
In addition, data is written into an area (invalid area) other than the area where image data necessary for displaying an image on the display unit with the selected number of gradations is stored in the data storage area in the internal storage circuit. Reading data from invalid invalid areas is prevented. Therefore, by changing the number of selected gradations according to the usage situation, there is an effect that power consumption in the internal storage circuit, that is, power consumption in writing and reading of image data is reduced.
[0084]
Since effects other than those described above according to the present application will be apparent from the description of the embodiment of the invention described above, the description thereof is omitted here.
[Brief description of the drawings]
FIG. 1 is a block diagram showing a configuration of an image display device according to a first embodiment of the present invention.
FIG. 2 is a block diagram showing a configuration of a display control circuit in the first embodiment.
FIG. 3 is a circuit diagram showing an output control circuit of a display control circuit in the first embodiment.
FIG. 4 is a signal waveform diagram in the case where an image is displayed with a gradation of a 6-bit mode in the first embodiment.
FIG. 5 is a signal waveform diagram when an image is displayed with a gradation of a 3-bit mode in the first embodiment.
FIG. 6 is a signal waveform diagram in the case where an image table is displayed with gradation in a 1-bit mode in the first embodiment.
FIG. 7 is a circuit diagram for explaining a configuration of an input unit of the signal line driver circuit according to the first embodiment;
FIG. 8 is a circuit diagram showing another configuration example of the output control circuit of the signal line driver circuit in the first embodiment.
FIG. 9 is a signal waveform diagram when another configuration is adopted in the output control circuit of the signal line driving circuit in the first embodiment.
FIG. 10 is a signal waveform diagram when another configuration is adopted in the output control circuit of the signal line driver circuit in the first embodiment.
FIG. 11 is a block diagram showing a configuration of a display memory in the display control circuit according to the first embodiment.
FIG. 12 is a block diagram showing a configuration of a main part of an image display device according to a second embodiment of the present invention.
FIG. 13 is a block diagram showing a configuration of a display memory in a memory circuit according to the second embodiment.
[Explanation of symbols]
21 Display memory
23 ... Timing generation circuit (TG)
25 ... Output control circuit
63 ... Timing generation circuit
65 ... Output control circuit (for signal line drive circuit)
66 ... Output control circuit (for memory circuit)
70 ... Output control circuit (for display control circuit)
71 ... display memory
200 ... display control circuit
300, 3001, 3002 ... signal line drive circuit
400 Scanning line drive circuit
500 ... LCD panel
600 ... display control circuit
700 ... Memory circuit
710 to 715 ... Data storage block
Tc1 to Tc18 (output control circuit) output terminals
Td1 to Td18 (input terminals of signal line driving circuit)
OR, OG, OB ... Digital image signal
MR, MG, MB ... Memory image signal
GS1, GS2 ... gradation control signal
EN: Enable pin

Claims (11)

画像データと予め決められた最大階調数以下の範囲で階調数を選択するための階調制御情報とを受け取り、当該階調制御情報によって選択される階調数である選択階調数で、当該画像データの表す画像を画像表示部に表示させる階調数可変の画像表示装置であって、前記最大階調数に対応するビット数分の画像出力端子を有し、当該画像出力端子のうち前記選択階調数に対応する端子である有効出力端子から、前記画像データのうち前記選択階調数に対応する画像データをデジタル画像信号として出力する表示制御回路と、前記画像出力端子のそれぞれに接続される端子からなる前記ビット数分の画像入力端子を有し、当該画像入力端子のうち前記有効出力端子に接続される端子である有効入力端子にて前記デジタル画像信号を受け取り、前記デジタル画像信号に基づき前記画像を表示するための駆動信号を前記画像表示部に出力する駆動回路とを備え、前記表示制御回路は、前記階調制御情報に基づき、前記有効出力端子以外の前記画像出力端子である無効出力端子を高インピーダンス状態に保持する出力制御回路を含むことを特徴とする画像表示装置。Receives image data and gradation control information for selecting the number of gradations within a predetermined maximum number of gradations, and selects the number of gradations selected by the gradation control information. , An image display device having a variable number of gradations for displaying an image represented by the image data on an image display unit, the image display terminal having image output terminals corresponding to the number of bits corresponding to the maximum number of gradations, A display control circuit for outputting, as a digital image signal, image data corresponding to the selected gradation number among the image data from an effective output terminal which is a terminal corresponding to the selected gradation number, and each of the image output terminals The image input terminals for the number of bits composed of terminals connected to the digital image signal are received at an effective input terminal which is a terminal connected to the effective output terminal among the image input terminals. A drive circuit that outputs a drive signal for displaying the image based on the digital image signal to the image display unit, and the display control circuit is configured to output the image other than the effective output terminal based on the gradation control information. An image display device comprising an output control circuit for holding an invalid output terminal as an output terminal in a high impedance state . 画像データと予め決められた最大階調数以下の範囲で画像を画像表示部に表示する際の階調数を選択するための階調制御情報とを受け取り、当該階調制御情報によって選択される階調数である選択階調数で、当該画像データの表す画像を画像表示部に表示させる階調数可変の画像表示装置であって、
前記階調制御信号によって選択された、前記最大階調数以下の範囲の３段階以上の階調数に対応可能であり、前記最大階調数に対応するビット数分の画像出力端子を有し、当該画像出力端子のうち前記選択階調数に対応する端子である有効出力端子から、前記画像データのうち前記選択階調数に対応する画像データをデジタル画像信号として出力する表示制御回路と、前記画像出力端子のそれぞれに接続される端子からなる前記ビット数分の画像入力端子を有し、当該画像入力端子のうち前記有効出力端子に接続される端子である有効入力端子にて前記デジタル画像信号を受け取り、前記デジタル画像信号に基づき前記画像を表示するための駆動信号を前記画像表示部に出力する駆動回路とを備え、前記表示制御回路は、前記階調制御情報に基づき、前記有効出力端子以外の前記画像出力端子である無効出力端子を固定レベルまたは高インピーダンス状態に保持する出力制御回路を含むことを特徴とする画像表示装置。Receives image data and gradation control information for selecting the number of gradations when an image is displayed on the image display unit within a predetermined maximum gradation number range, and is selected by the gradation control information. An image display device having a variable number of gradations for displaying an image represented by the image data on an image display unit with a selected number of gradations which is the number of gradations,
The number of gradations selected by the gradation control signal can correspond to the number of gradations of three or more levels within the range of the maximum number of gradations, and has image output terminals for the number of bits corresponding to the maximum number of gradations. A display control circuit for outputting, as a digital image signal, image data corresponding to the selected gradation number among the image data from an effective output terminal which is a terminal corresponding to the selected gradation number among the image output terminals; There are image input terminals corresponding to the number of bits composed of terminals connected to the image output terminals, and the digital image at the effective input terminal that is connected to the effective output terminal among the image input terminals. A drive circuit that receives a signal and outputs a drive signal for displaying the image based on the digital image signal to the image display unit, and the display control circuit includes the gradation control information. Hazuki, an image display device which comprises an output control circuit for holding the invalid output terminal which is the image output terminal other than the effective output to a fixed level or a high impedance state. 画像データと予め決められた最大階調数以下の範囲で階調数を選択するための階調制御情報とを受け取り、当該階調制御情報によって選択される階調数である選択階調数で、当該画像データの表す画像を画像表示部に表示させる階調数可変の画像表示装置であって、前記最大階調数に対応するビット数分の画像出力端子を有し、当該画像出力端子のうち前記選択階調数に対応する端子である有効出力端子から、前記画像データのうち前記選択階調数に対応する画像データをデジタル画像信号として出力する表示制御回路と、前記画像出力端子のそれぞれに接続される端子からなる前記ビット数分の画像入力端子を有し、当該画像入力端子のうち前記有効出力端子に接続される端子である有効入力端子にて前記デジタル画像信号を受け取り、前記デジタル画像信号に基づき前記画像を表示するための駆動信号を前記画像表示部に出力する駆動回路とを備え、前記表示制御回路は、前記階調制御情報に基づき、前記有効出力端子以外の前記画像出力端子である無効出力端子を固定レベルまたは高インピーダンス状態に保持する出力制御回路を含み、
前記出力制御回路は、前記画像入力端子のいずれかにプルアップ抵抗が接続されている場合には、当該プルアップ抵抗の接続された前記画像入力端子に接続される前記無効出力端子をハイレベルまたは高インピーダンス状態に保持し、前記画像入力端子のいずれかにプルダウン抵抗が接続されている場合には、当該プルダウン抵抗の接続された前記画像入力端子に接続される前記無効出力端子をローレベルまたは高インピーダンス状態に保持することを特徴とする画像表示装置。 Receives image data and gradation control information for selecting the number of gradations within a predetermined maximum number of gradations, and selects the number of gradations selected by the gradation control information. , An image display device having a variable number of gradations for displaying an image represented by the image data on an image display unit, the image display terminal having image output terminals corresponding to the number of bits corresponding to the maximum number of gradations, A display control circuit for outputting, as a digital image signal, image data corresponding to the selected gradation number among the image data from an effective output terminal which is a terminal corresponding to the selected gradation number, and each of the image output terminals The image input terminals for the number of bits composed of terminals connected to the digital image signal are received at an effective input terminal which is a terminal connected to the effective output terminal among the image input terminals. A drive circuit that outputs a drive signal for displaying the image based on the digital image signal to the image display unit, and the display control circuit is configured to output the image other than the effective output terminal based on the gradation control information. Including an output control circuit that holds the invalid output terminal, which is an output terminal, at a fixed level or high impedance state;
When a pull-up resistor is connected to any of the image input terminals, the output control circuit sets the invalid output terminal connected to the image input terminal to which the pull-up resistor is connected to a high level or When the pull-down resistor is connected to any one of the image input terminals, the invalid output terminal connected to the image input terminal to which the pull-down resistor is connected is set to a low level or a high level. An image display device characterized by being held in an impedance state. 画像データと予め決められた最大階調数以下の範囲で階調数を選択するための階調制御情報とを受け取り、当該階調制御情報によって選択される階調数である選択階調数で、当該画像データの表す画像を画像表示部に表示させる階調数可変の画像表示装置であって、前記最大階調数に対応するビット数分の画像出力端子を有し、当該画像出力端子のうち前記選択階調数に対応する端子である有効出力端子から、前記画像データのうち前記選択階調数に対応する画像データをデジタル画像信号として出力する表示制御回路と、前記画像出力端子のそれぞれに接続される端子からなる前記ビット数分の画像入力端子を有し、当該画像入力端子のうち前記有効出力端子に接続される端子である有効入力端子にて前記デジタル画像信号を受け取り、前記デジタル画像信号に基づき前記画像を表示するための駆動信号を前記画像表示部に出力する駆動回路とを備え、前記表示制御回路は、前記階調制御情報に基づき、前記有効出力端子以外の前記画像出力端子である無効出力端子を固定レベルまたは高インピーダンス状態に保持する出力制御回路を含み、
前記最大階調数に対応するビット数分のデータ入力端子および当該ビット数分のデータ出力端子を別個に又は入出力兼用で有し、前記画像データを一時的に格納する外部記憶回路を更に備え、前記表示制御回路は、前記データ入力端子のそれぞれに接続される端子からなる前記ビット数分の書込用出力端子と前記データ出力端子のそれぞれに接続される端子からなる前記ビット数分の読出用入力端子とを、別個に又は入出力兼用で有し、前記書込用出力端子のうち前記選択階調数に対応する端子である書込用有効出力端子を介して前記画像データのうち前記選択階調数に対応する画像データを前記外部記憶回路に書き込むと共に、前記外部記憶回路に格納されている前記画像データを読み出すメモリ制御回路と、前記階調制御情報に基づき、前記書込用有効出力端子以外の前記書込用出力端子である書込用無効出力端子を固定レベルまたは高インピーダンス状態に保持する書込用出力制御回路とを更に含むことを特徴とする画像表示装置。 Receives image data and gradation control information for selecting the number of gradations within a predetermined maximum number of gradations, and selects the number of gradations selected by the gradation control information. , An image display device having a variable number of gradations for displaying an image represented by the image data on an image display unit, the image display terminal having image output terminals corresponding to the number of bits corresponding to the maximum number of gradations, A display control circuit for outputting, as a digital image signal, image data corresponding to the selected gradation number among the image data from an effective output terminal which is a terminal corresponding to the selected gradation number, and each of the image output terminals The image input terminals for the number of bits composed of terminals connected to the digital image signal are received at an effective input terminal which is a terminal connected to the effective output terminal among the image input terminals. A drive circuit that outputs a drive signal for displaying the image based on the digital image signal to the image display unit, and the display control circuit is configured to output the image other than the effective output terminal based on the gradation control information. Including an output control circuit that holds the invalid output terminal, which is an output terminal, at a fixed level or high impedance state;
A data input terminal corresponding to the number of bits corresponding to the maximum number of gradations and a data output terminal corresponding to the number of bits are provided separately or as an input / output, and further includes an external storage circuit for temporarily storing the image data. The display control circuit reads out the number of bits composed of the write output terminal corresponding to the number of bits composed of a terminal connected to each of the data input terminals and the terminal connected to each of the data output terminals. A separate input or input / output terminal, and the write output terminal is a terminal corresponding to the selected number of gradations and the write effective output terminal is used for the image data. Based on the gradation control information, the memory control circuit for reading the image data stored in the external storage circuit and writing the image data corresponding to the selected gradation number to the external storage circuit, Image display, characterized by further comprising a write output control circuit for holding the invalid output terminal writing is the write output terminals other than the valid output terminal Kishokomi a fixed level or a high impedance state apparatus. 画像データと予め決められた最大階調数以下の範囲で階調数を選択するための階調制御情報とを受け取り、当該階調制御情報によって選択される階調数である選択階調数で、当該画像データの表す画像を画像表示部に表示させる階調数可変の画像表示装置であって、前記最大階調数に対応するビット数分の画像出力端子を有し、当該画像出力端子のうち前記選択階調数に対応する端子である有効出力端子から、前記画像データのうち前記選択階調数に対応する画像データをデジタル画像信号として出力する表示制御回路と、前記画像出力端子のそれぞれに接続される端子からなる前記ビット数分の画像入力端子を有し、当該画像入力端子のうち前記有効出力端子に接続される端子である有効入力端子にて前記デジタル画像信号を受け取り、前記デジタル画像信号に基づき前記画像を表示するための駆動信号を前記画像表示部に出力する駆動回路とを備え、前記表示制御回路は、前記階調制御情報に基づき、前記有効出力端子以外の前記画像出力端子である無効出力端子を固定レベルまたは高インピーダンス状態に保持する出力制御回路を含み、
前記最大階調数に対応するビット数分のデータ入力端子および当該ビット数分のデータ出力端子を別個に又は入出力兼用で有し、前記画像データを一時的に格納する外部記憶回路を更に備え、前記表示制御回路は、前記データ入力端子のそれぞれに接続される端子からなる前記ビット数分の書込用出力端子と前記データ出力端子のそれぞれに接続される端子からなる前記ビット数分の読出用入力端子とを、別個に又は入出力兼用で有し、前記画像データを前記外部記憶回路に書き込むと共に、前記データ出力端子のうち前記選択階調数に対応する端子であるデータ有効出力端子を介して、前記外部記憶回路に格納された前記画像データのうち前記選択階調数に対応する画像データを読み出すメモリ制御回路を更に含み、前記外部記憶回路は、前記階調制御情報に基づき、前記データ有効出力端子以外の前記データ出力端子を固定レベルまたは高インピーダンス状態に保持するデータ出力制御回路を更に含むことを特徴とする画像表示装置。 Receives image data and gradation control information for selecting the number of gradations within a predetermined maximum number of gradations, and selects the number of gradations selected by the gradation control information. , An image display device having a variable number of gradations for displaying an image represented by the image data on an image display unit, the image display terminal having image output terminals corresponding to the number of bits corresponding to the maximum number of gradations, A display control circuit for outputting, as a digital image signal, image data corresponding to the selected gradation number among the image data from an effective output terminal which is a terminal corresponding to the selected gradation number, and each of the image output terminals The image input terminals for the number of bits composed of terminals connected to the digital image signal are received at an effective input terminal which is a terminal connected to the effective output terminal among the image input terminals. A drive circuit that outputs a drive signal for displaying the image based on the digital image signal to the image display unit, and the display control circuit is configured to output the image other than the effective output terminal based on the gradation control information. Including an output control circuit that holds the invalid output terminal, which is an output terminal, at a fixed level or high impedance state;
A data input terminal corresponding to the number of bits corresponding to the maximum number of gradations and a data output terminal corresponding to the number of bits are provided separately or as an input / output, and further includes an external storage circuit for temporarily storing the image data. The display control circuit reads out the number of bits composed of the write output terminal corresponding to the number of bits composed of a terminal connected to each of the data input terminals and the terminal connected to each of the data output terminals. A data valid output terminal which is a terminal corresponding to the selected number of gradations among the data output terminals. A memory control circuit that reads out image data corresponding to the selected gradation number from among the image data stored in the external storage circuit, and the external storage circuit includes: Based on Kikaicho control information, the image display apparatus further comprising a data output control circuit for holding the data output terminal other than the data valid output terminal to a fixed level or a high impedance state. 画像データと予め決められた最大階調数以下の範囲で階調数を選択するための階調制御情報とを受け取り、当該階調制御情報によって選択される階調数である選択階調数で、当 該画像データの表す画像を画像表示部に表示させる階調数可変の画像表示装置であって、前記最大階調数に対応するビット数分の画像出力端子を有し、当該画像出力端子のうち前記選択階調数に対応する端子である有効出力端子から、前記画像データのうち前記選択階調数に対応する画像データをデジタル画像信号として出力する表示制御回路と、前記画像出力端子のそれぞれに接続される端子からなる前記ビット数分の画像入力端子を有し、当該画像入力端子のうち前記有効出力端子に接続される端子である有効入力端子にて前記デジタル画像信号を受け取り、前記デジタル画像信号に基づき前記画像を表示するための駆動信号を前記画像表示部に出力する駆動回路とを備え、前記表示制御回路は、前記階調制御情報に基づき、前記有効出力端子以外の前記画像出力端子である無効出力端子を固定レベルまたは高インピーダンス状態に保持する出力制御回路を含み、
前記画像データを一時的に格納するための外部記憶回路を更に備え、前記表示制御回路は、前記画像データを前記外部記憶回路に書き込むと共に、前記外部記憶回路に格納されている前記画像データを読み出すメモリ制御回路を更に含み、前記外部記憶回路は、前記階調制御情報に基づき、前記外部記憶回路におけるデータ格納領域のうち前記選択階調数に対応する前記画像データを格納すべき領域以外の領域へのアクセスを抑止するアクセス制限回路を含むことを特徴とする画像表示装置。 Receives image data and gradation control information for selecting the number of gradations within a predetermined maximum number of gradations, and selects the number of gradations selected by the gradation control information. , the image represented by those the image data. the image display device of the gradation number variable to be displayed on the image display unit includes an image output terminal of a few bits minutes corresponding to the maximum number of gradations, the image output terminal A display control circuit that outputs image data corresponding to the selected gradation number of the image data as a digital image signal from an effective output terminal that is a terminal corresponding to the selected gradation number, and the image output terminal The image input terminals corresponding to the number of bits, each of which is connected to each other, receive the digital image signal at an effective input terminal that is connected to the effective output terminal among the image input terminals, A drive circuit that outputs a drive signal for displaying the image based on the digital image signal to the image display unit, and the display control circuit is configured to output the image other than the effective output terminal based on the gradation control information. Including an output control circuit that holds the invalid output terminal, which is an output terminal, at a fixed level or high impedance state;
The image processing apparatus further includes an external storage circuit for temporarily storing the image data, and the display control circuit writes the image data to the external storage circuit and reads the image data stored in the external storage circuit The external storage circuit further includes a memory control circuit, and the external storage circuit is an area other than an area where the image data corresponding to the selected gradation number is to be stored in a data storage area in the external storage circuit based on the gradation control information An image display device comprising an access restriction circuit that inhibits access to the device. 画像データと予め決められた最大階調数以下の範囲で階調数を選択するための階調制御情報とを受け取り、当該画像データの表す画像を当該階調制御情報によって選択される階調数である選択階調数で表示部に表示させるためのデジタル画像信号を当該表示部の駆動回路に供給する表示制御回路であって、前記最大階調数に対応するビット数分の端子であって前記デジタル信号を前記駆動回路に供給するための画像出力端子と、前記階調制御情報に基づき、前記画像出力端子のうち前記デジタル画像信号を前記駆動回路に供給するために使用される端子以外の端子である無効出力端子を高インピーダンス状態に保持する出力制御回路とを備えることを特徴とする表示制御回路。Receives image data and gradation control information for selecting the number of gradations within a predetermined maximum number of gradations, and selects the number of gradations selected by the gradation control information for the image represented by the image data A display control circuit that supplies a digital image signal to be displayed on the display unit with a selected number of gradations to a drive circuit of the display unit, and is a terminal corresponding to the number of bits corresponding to the maximum number of gradations. An image output terminal for supplying the digital signal to the drive circuit and a terminal other than the terminal used for supplying the digital image signal to the drive circuit among the image output terminals based on the gradation control information A display control circuit comprising: an output control circuit that holds an invalid output terminal as a terminal in a high impedance state . 画像データと予め決められた最大階調数以下の範囲で画像を画像表示部に表示する際の階調数を選択するための階調制御情報とを受け取り、前記階調制御情報によって選択された、前記最大階調数以下の範囲の３段階以上の階調数に対応可能であり、当該画像データの表す画像を当該階調制御情報によって選択される階調数である選択階調数で表示部に表示させるためのデジタル画像信号を当該表示部の駆動回路に供給する表示制御回路であって、
前記最大階調数に対応するビット数分の端子であって前記デジタル信号を前記駆動回路に供給するための画像出力端子と、前記階調制御情報に基づき、前記画像出力端子のうち前記デジタル画像信号を前記駆動回路に供給するために使用される端子以外の端子である無効出力端子を固定レベルまたは高インピーダンス状態に保持する出力制御回路とを備えることを特徴とする表示制御回路。It receives the tone control information for selecting the number of gradations for displaying an image on the image display unit at the maximum tone number following range predetermined with the image data, selected by said tone control information The number of gradations of three or more levels within the range of the maximum number of gradations can be accommodated, and the image represented by the image data is displayed with a selected gradation number that is the number of gradations selected by the gradation control information. A display control circuit for supplying a digital image signal for display on a display unit to a drive circuit of the display unit,
An image output terminal for supplying the digital signal to the drive circuit, the number of bits corresponding to the maximum number of gradations, and the digital image among the image output terminals based on the gradation control information A display control circuit comprising: an output control circuit that holds an invalid output terminal, which is a terminal other than a terminal used for supplying a signal to the driving circuit, at a fixed level or a high impedance state. 画像データと予め決められた最大階調数以下の範囲で階調数を選択するための階調制御情報とを受け取り、当該画像データの表す画像を当該階調制御情報によって選択される階調数である選択階調数で表示部に表示させるためのデジタル画像信号を当該表示部の駆動回路に供給する表示制御回路であって、前記最大階調数に対応するビット数分の端子であって前記デジタル信号を前記駆動回路に供給するための画像出力端子と、前記階調制御情報に基づき、前記画像出力端子のうち前記デジタル画像信号を前記駆動回路に供給するために使用される端子以外の端子である無効出力端子を固定レベルまたは高インピーダンス状態に保持する出力制御回路とを備え、
前記画像データを一時的に格納するための内部記憶回路と、前記画像データを前記内部記憶回路に書き込むと共に、前記内部記憶回路に格納されている前記画像データを読み出すメモリ制御回路とを更に備え、前記内部記憶回路は、前記階調制御情報に基づき、前記内部記憶回路におけるデータ格納領域のうち前記選択階調数に対応する前記画像データを格納すべき領域以外の領域へのアクセスを抑止するアクセス制限回路を有することを特徴とする表示制御回路。 Receives image data and gradation control information for selecting the number of gradations within a predetermined maximum number of gradations, and selects the number of gradations selected by the gradation control information for the image represented by the image data A display control circuit that supplies a digital image signal to be displayed on the display unit with a selected number of gradations to a drive circuit of the display unit, and is a terminal corresponding to the number of bits corresponding to the maximum number of gradations. An image output terminal for supplying the digital signal to the drive circuit and a terminal other than the terminal used for supplying the digital image signal to the drive circuit among the image output terminals based on the gradation control information An output control circuit that holds the invalid output terminal, which is a terminal, at a fixed level or high impedance state,
An internal storage circuit for temporarily storing the image data; and a memory control circuit for writing the image data to the internal storage circuit and reading the image data stored in the internal storage circuit; The internal storage circuit is configured to suppress access to an area other than an area where the image data corresponding to the selected gradation number is to be stored among data storage areas in the internal storage circuit based on the gradation control information. A display control circuit comprising a limiting circuit. 前記メモリ制御回路は、前記データ格納領域のうち前記画像データを書き込むべき領域および読み出すべき領域を指定するためのアドレス信号を生成し、前記内部記憶回路は、前記最大階調数に対応するビット数に応じた数の部分データ格納領域であって独立に選択可能な複数の部分データ格納領域と、前記アドレス信号に基づき選択信号を生成し、当該選択信号を前記複数の部分データ格納領域のそれぞれに供給する選択信号生成回路とを含み、前記アクセス制限回路は、前記階調制御情報に基づき、前記複数の部分データ格納領域のうち前記選択階調数に対応する前記画像データを格納すべき部分データ格納領域以外の領域に供給される選択信号を全て非アクティブにする選択制限回路を有することを特徴とする、請求項９に記載の表示制御回路。 The memory control circuit generates an address signal for designating an area in which the image data is to be written and an area in which the image data is to be read out of the data storage area, and the internal storage circuit has a bit number corresponding to the maximum number of gradations A plurality of partial data storage areas corresponding to the number of partial data storage areas that can be independently selected, and a selection signal is generated based on the address signal, and the selection signal is transmitted to each of the plurality of partial data storage areas A selection signal generation circuit to be supplied, wherein the access restriction circuit stores partial data to store the image data corresponding to the number of selected gradations among the plurality of partial data storage areas based on the gradation control information characterized in that all the selection signal supplied to regions other than the storage area having a selection limiting circuit to deactivate display of claim 9 Your circuit. 画像データと予め決められた最大階調数以下の範囲で階調数を選択するための階調制御情報とを受け取り、当該画像データの表す画像を当該階調制御情報によって選択される階調数である選択階調数で表示部に表示させるためのデジタル画像信号を当該表示部の駆動回路に供給する表示制御回路であって、前記最大階調数に対応するビット数分の端子であって前記デジタル信号を前記駆動回路に供給するための画像出力端子と、前記階調制御情報に基づき、前記画像出力端子のうち前記デジタル画像信号を前記駆動回路に供給するために使用される端子以外の端子である無効出力端子を固定レベルまたは高インピーダンス状態に保持する出力制御回路とを備え、
前記最大階調数に対応するビット数分のデータ入力端子および当該ビット数分のデータ出力端子を別個に又は入出力兼用で有する外部記憶回路に前記画像データを書き込むと共に、当該外部記憶回路に格納された前記画像データを読み出すためのメモリ制御回路を更に含み、前記データ入力端子のそれぞれに接続される端子からなる前記ビット数分の書込用出力端子と前記データ出力端子のそれぞれに接続される端子からなる前記ビット数分の読出用入力端子とを、別個に又は入出力兼用で有し、前記階調制御情報に基づき、前記書込用出力端子のうち前記選択階調数に対応する端子以外の端子を固定レベルまたは高インピーダンス状態に保持する書込用出力制御回路を更に含むことを特徴とする表示制御回路。 Receives image data and gradation control information for selecting the number of gradations within a predetermined maximum number of gradations, and selects the number of gradations selected by the gradation control information for the image represented by the image data A display control circuit that supplies a digital image signal to be displayed on the display unit with a selected number of gradations to a drive circuit of the display unit, and is a terminal corresponding to the number of bits corresponding to the maximum number of gradations. An image output terminal for supplying the digital signal to the drive circuit and a terminal other than the terminal used for supplying the digital image signal to the drive circuit among the image output terminals based on the gradation control information An output control circuit that holds the invalid output terminal, which is a terminal, at a fixed level or high impedance state,
The image data is written to an external storage circuit having a data input terminal corresponding to the maximum number of gradations and a data output terminal corresponding to the number of bits and a data output terminal corresponding to the number of bits, and is also stored in the external storage circuit A memory control circuit for reading the image data, and connected to each of the write output terminals and the data output terminals for the number of bits, each of which is connected to each of the data input terminals. A terminal corresponding to the selected number of gradations among the output terminals for writing based on the gradation control information. A display control circuit, further comprising a write output control circuit for holding terminals other than those at a fixed level or a high impedance state.
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