JP2002246608A

JP2002246608A - 半導体装置

Info

Publication number: JP2002246608A
Application number: JP2001342686A
Authority: JP
Inventors: Jun Koyama; 潤小山
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 2000-11-09
Filing date: 2001-11-08
Publication date: 2002-08-30

Abstract

(57)【要約】【課題】多結晶半導体ＴＦＴによって構成される、従
来のアナログバッファ回路では、出力のバラツキが大き
い。そのため、補正回路をつけるなどの対策がなされて
きたが、回路が複雑になることや、駆動の操作が複雑に
なるといった問題点があった。【解決手段】そこで、本発明では、アナログバッファ
回路を構成するＴＦＴのゲート長及びゲート幅を大きく
した。また、マルチゲート型構造にした。加えて、チャ
ネル部分の配置を工夫した。これにより、補正回路を用
いないで、バラツキの少ないアナログバッファ回路を
得、バラツキの少ない半導体装置を提供することができ
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置に関す
る。特に、多結晶半導体層を有するＴＦＴ（薄膜トラン
ジスタ）により構成されるアナログバッファ回路を有す
る半導体装置に関する。また、画像表示装置としての半
導体装置に関する。

【０００２】

【従来の技術】近年、情報通信の活発化により、情報通
信機器の需要が高まっている。ここで、これらの情報通
信機器には、画像を表示するための表示装置が欠かせな
い。表示装置としては、液晶を用いた液晶表示装置やＥ
Ｌ（エレクトロルミネッセンス）素子を用いたＥＬ表示
装置等があるが、表示部の大型化及び高精細化に伴い、
画素毎にＴＦＴを配置したアクティブマトリクス型の表
示装置が主流となりつつある。

【０００３】図８にアクティブマトリクス型の表示装置
のブロック図を示す。画素部周りに、ソース信号線駆動
回路、ゲート信号線駆動回路が配置されている。画素
部、ソース信号線駆動回路及びゲート信号線駆動回路
は、基板上に一体形成されている。ソース信号線駆動回
路から出力される信号は、ソース信号線に入力され、各
画素に伝達される。また、ゲート信号線駆動回路から出
力される信号は、ゲート信号線に入力され、各画素に伝
達される。画素部の構成としては、液晶を用いたものや
ＥＬ素子を用いたものなどがあるが、ここでは、ＥＬ素
子を用いた場合の画素の構造についての例を図１５に示
す。

【０００４】なお、本明細書において、ＥＬ素子とは、
一重項状態からの発光（蛍光）をおこなうものと、三重
項状態からの発光（燐光）をおこなうものの両方を含む
ものとする。

【０００５】スイッチング用ＴＦＴのゲート電極はゲー
ト信号線に接続され、ソース領域もしくはドレイン領域
の一方は、ソース信号線に接続され、もう一方はコンデ
ンサの一方の電極及びＥＬ駆動用ＴＦＴのゲート電極に
接続されている。コンデンサの電極でスイッチング用Ｔ
ＦＴと接続されていない側は、電源供給線に接続されて
いる。ＥＬ駆動用ＴＦＴのソース領域もしくはドレイン
領域の一方は、電源供給線に接続されており、もう一方
はＥＬ素子に接続されている。

【０００６】上記構成の画素の駆動方法を簡単に説明す
る。

【０００７】ゲート信号線が選択された画素において、
ソース信号線より入力されたアナログの信号電圧は導通
状態になったスイッチング用ＴＦＴを介して、コンデン
サ及びＥＬ駆動用ＴＦＴのゲート電極に印加される。こ
の印加電圧によってＥＬ駆動用ＴＦＴを介して電源供給
線からＥＬ素子に、若しくはその逆方向に電流が流れ
る。流れた電流に応じた輝度でＥＬ素子は発光する。

【０００８】表示装置を小型化し、また作製上のコスト
も低減するために、画素部及び駆動回路部（ソース信号
線駆動回路及びゲート信号線駆動回路）を１つの基板上
に作製する試みがなされている。この際、多結晶半導体
層を用いて、画素部及び駆動回路部を構成するＴＦＴを
作製する。

【０００９】ここで、ソース信号線にアナログ信号を出
力するソース信号線駆動回路の構成を挙げる。なお、ｘ
（ｘは自然数）本のソース信号線にアナログ信号を出力
するソース信号線駆動回路を想定する。このソース信号
線駆動回路の駆動方法としては、点順次駆動と線順次駆
動が挙げられる。

【００１０】まず、点順次駆動について説明する。点順
次駆動では、ソース信号線１本ずつに順に信号を入力し
ていく。点順次駆動のソース信号線駆動回路のブロック
図を、図９に示す。

【００１１】ソース信号線駆動回路は、シフトレジスタ
９０１、アナログ信号入力線９０３及びスイッチング回
路９０４（ＳＷ．１〜ＳＷ．ｘ）によって構成され、ソ
ース信号線Ｓ１〜Ｓｘに信号を出力している。

【００１２】シフトレジスタ９０１からのサンプリング
信号によって、アナログ信号入力線９０３より入力され
たアナログの信号電圧は、スイッチング回路９０４（Ｓ
Ｗ．１〜ＳＷ．ｘ）によって順に、ソース信号線Ｓ１〜
Ｓｘに出力される。

【００１３】この際、有効水平走査期間の長さをＨ１
（水平走査期間の約８０％）としてソース信号線の数
（横方向の画素数）をＮとすると、ソース信号線一本あ
たりに信号を入力するために使用することのできる期間
は、Ｈ１／Ｎとなる。

【００１４】この駆動方法では、駆動回路の構成を簡単
にすることができるという利点がある。しかし、１画素
あたりの信号出力の期間Ｈ１／Ｎは、大きな表示部を持
つ表示装置や高精細の表示装置ではＮが大きくなるため
に短くなり、十分に設定することができなくなる。その
ため次に説明する、線順次駆動が中心になっている。

【００１５】線順次駆動のソース信号線駆動回路のブロ
ック図を図１０に示す。

【００１６】図１０のソース信号線駆動回路は、シフト
レジスタ１０１、アナログ信号入力線１０３、信号転送
線１０６、保持容量１０５、１０８、第一のスイッチン
グ回路（ＳＷ１・１〜ＳＷ１・ｘ）１０４、第二のスイ
ッチング回路（ＳＷ２・１〜ＳＷ２・ｘ）１０７、アナ
ログバッファ回路（ＡＢ．１〜ＡＢ．ｘ）１０９によっ
て構成されている。シフトレジスタ１０１からのサンプ
リング信号によって、アナログ信号入力線１０３より入
力されるアナログの信号をサンプリングし、第一のスイ
ッチング回路１０４を介して保持容量１０５に保持す
る。１ライン分の信号を保持したら、信号転送線１０６
に入力される信号によって第ニのスイッチング回路１０
７を介して次の保持容量１０８に保持する。ここで、保
持された信号は、１ライン分一斉にソース信号線Ｓ１〜
Ｓｘに出力される。ここで、ソース信号線Ｓ１〜Ｓｘに
出力がなされている間に、つまり、第二のスイッチング
回路１０７に信号が出力された後に直ちに、次の１水平
ライン分の信号がアナログ信号入力線から第一のスイッ
チング回路１０４を介して保持容量１０５に順に保持さ
れる。

【００１７】この駆動方法では、ソース信号線駆動回路
において、出力の信号を１水平ライン分保持した後、一
斉にソース信号線に出力する。そのため、画素数が多い
表示装置においても、ソース信号線に信号を出力する期
間を十分に設定することができる。

【００１８】ここで、大きなパネルになるとソース信号
線１本あたりに付く負荷が大きくなる。負荷による信号
のなまりの影響を低減するために、信号増幅回路が必要
となる。そのため、図１０のブロック図では、ソース信
号線に信号を出力する前に信号増幅回路として、アナロ
グバッファ回路（ＡＢ．１〜ＡＢ．ｘ）１０９が配置さ
れている。このアナログバッファ回路の例を図５に示
す。

【００１９】図５において、アナログバッファ回路は、
差動回路５５０１とカレントミラー回路５５０２及び定
電流源５５０３によって構成されている。差動回路５５
０１は、ＴＦＴ５５０５及びＴＦＴ５５０６によって構
成されている。カレントミラー回路５５０２は、ＴＦＴ
５５０７及びＴＦＴ５５０８によって構成されている。
定電流源５５０３は、ＴＦＴ５５０４によって構成され
ている。

【００２０】ＴＦＴ５５０７とＴＦＴ５５０８のゲート
電極は、互いに接続されている。ＴＦＴ５５０７及びＴ
ＦＴ５５０８のソース領域もしくはドレイン領域は、一
方は電源線Ｖｄｄに接続され、もう一方はＴＦＴ５５０
５及びＴＦＴ５５０６のソース領域もしくはドレイン領
域のどちらか一方に、それぞれ接続されている。ＴＦＴ
５５０７のソース領域もしくはドレイン領域で電源線Ｖ
ｄｄと接続されていない側はＴＦＴ５５０７のゲート電
極と接続されている。ＴＦＴ５５０６のソース領域もし
くはドレイン領域のどちらか一方でＴＦＴ５５０８と接
続されている側は、ＴＦＴ５５０６のゲート電極と接続
され、出力端子に接続されている。ＴＦＴ５５０５のゲ
ート電極は入力信号が入力される入力端子と接続されて
いる。ＴＦＴ５５０４のソース領域もしくはドレイン領
域は一方は、ＴＦＴ５５０５及びＴＦＴ５５０６のソー
ス領域もしくはドレイン領域でＴＦＴ５５０７及びＴＦ
Ｔ５５０８と接続されていない側と接続され、もう一方
は、接地されている。ＴＦＴ５５０４のゲート電極には
バイアス電圧が入力される。

【００２１】入力端子に入力されたアナログの信号電圧
は、インピーダンス変換され電流能力を高められて出力
端子より出力される。これにより、信号を出力するソー
ス信号線の負荷が大きい場合でも、なまりの影響を抑
え、信号を伝達することができる。

【００２２】なお、図９及び図１０では、アナログ信号
を入力し、アナログ信号を出力するソース信号線駆動回
路を例に挙げた。一方、デジタル信号を入力し、デジタ
ル／アナログ変換器（Ｄ／Ａコンバータ）によりアナロ
グ信号に変換しソース信号線に信号を出力するソース信
号線駆動回路についても同様に、大型のパネルにおいて
は、線順次駆動を適用し、アナログバッファ回路を設け
ている。このソース信号線駆動回路の例を図１８に示
す。

【００２３】なお図１８では、４ビットのデジタル信号
を並列に入力し、サンプリングする構成のソース信号線
駆動回路の例を示す。

【００２４】図１８において、ソース信号線駆動回路
は、シフトレジスタ、デジタル信号入力線ＶＤ、ラッチ
１（ＬＡＴ１，１〜ＬＡＴ１，ｘ）、ラッチ２（ＬＡＴ
２，１〜ＬＡＴ２，ｘ）、ラッチパルス線、Ｄ／Ａコン
バータ（ＤＡＣ１〜ＤＡＣｘ）及びアナログバッファ回
路（ＡＢ．１〜ＡＢ．ｘ）によって構成されている。

【００２５】シフトレジスタのタイミング信号によっ
て、デジタル信号入力線ＶＤよりラッチ１に信号がサン
プリングされ、１ライン期間分の信号がラッチ１に保持
される。

【００２６】なお、図１８において、デジタル信号入力
線ＶＤは、４本の配線によって表されている。４本の配
線は、第１のビット〜第４のビットの信号に対応する。
シフトレジスタのタイミング信号によって、各ソース信
号線に対応する信号毎に、第１のビット〜第４のビット
の信号が同時にラッチ１にサンプリングされる。

【００２７】この後、ラッチパルス線に入力されるラッ
チパルスによって、１ライン期間分の信号がラッチ２に
転送される。ラッチ２の信号が、Ｄ／Ａコンバータによ
りアナログ変換される。変換されたアナログ信号は、ア
ナログバッファ回路を介して、一斉にソース信号線Ｓ１
〜Ｓｘに転送される。こうして、線順次駆動によって画
像を表示する。

【００２８】

【発明が解決しようとする課題】図５で示したアナログ
バッファ回路を、チャネル領域が多結晶半導体層により
形成されるＴＦＴを用いて構成したとする。本明細書で
は、チャネル領域が多結晶半導体層により構成されるＴ
ＦＴを多結晶ＴＦＴと呼ぶことにする。

【００２９】ここで、このアナログバッファ回路が正常
に動作するためには、差動回路を構成する２つ（１対）
のＴＦＴの特性が同じであり、また、カレントミラー回
路を構成する２つ（１対）のＴＦＴの特性が同じでなく
てはならない。ここで２つのＴＦＴの特性が同じである
とは、2つのＴＦＴに同じゲート電圧を印加した際に、
それぞれ同じドレイン電流が流れることを示すものとす
る。しかし、実際にはこれらのＴＦＴの特性は大きくバ
ラついてしまう。というのも、ＴＦＴの特性が、そのチ
ャネル領域の多結晶半導体層の結晶状態等に大きく依存
してしまうためである。

【００３０】そのため、アナログバッファ回路は、入力
電圧に対してオフセット電圧が生じ、個々のアナログバ
ッファ回路によってこのオフセット電圧の分だけ出力電
圧がバラついてしまう。そこで、補正回路を設けて、ア
ナログバッファ回路の出力電圧のバラつきを低減する試
みがなされている。これらの手法は、特開平２−１８９
３号公報や特開平７−１６２７８８号公報に記載されて
いる。

【００３１】今までに提案された補正回路の例を示し、
その動作を説明する。

【００３２】アナログバッファ回路に、基準電圧Ｖ₀を
入力すると、アナログバッファ回路の出力電圧は、（Ｖ
₀＋ΔＶ）となり、オフセット電圧ΔＶの差が生じるも
のとする。このアナログバッファ回路に補正回路を追加
する。補正回路は、始めにアナログバッファ回路に基準
電位Ｖ₀を入力した際の出力電圧（Ｖ₀＋ΔＶ）と基準電
圧Ｖ₀との差をオフセット電圧ΔＶとして検出する。こ
の後、入力信号電圧Ｖからオフセット電圧ΔＶを減算し
た電圧（Ｖ−ΔＶ）をアナログバッファ回路に入力す
る。これにより、アナログバッファ回路の出力電圧は、
オフセット電圧ΔＶが相殺されて電圧Ｖが出力される。

【００３３】このような補正回路の具体的な例につい
て、説明する。なおここでは特開平７−１６２７８８号
公報に記載された補正回路を例に説明する。

【００３４】図６は、補正回路６２がついたアナログバ
ッファ回路６１の回路図の例である。補正回路６２は、
コンデンサ６３とスイッチングＴＦＴ６４〜６８によっ
て構成される。

【００３５】アナログバッファ回路６１の入力端子６１
ａは、スイッチングＴＦＴ６４を介して、電源線Ｖ₀に
接続されていると同時に、スイッチングＴＦＴ６５を介
して、コンデンサ６３の一方の電極に接続されている。
コンデンサ６３の電極で、スイッチングＴＦＴ６５と接
続されている側は、スイッチングＴＦＴ６６を介して、
補正回路付アナログバッファ回路の入力端子７１ａに接
続されている。

【００３６】コンデンサ６３のもう一方の電極は、スイ
ッチングＴＦＴ６８を介して、電源線Ｖ₀に接続されて
いると同時に、スイッチングＴＦＴ６７を介して、アナ
ログバッファ回路６１の出力端子６１ｂに接続されてい
る。アナログバッファ回路６１の出力端子６１ｂが補正
回路付アナログバッファ回路の出力端子７１ｂに相当す
る。

【００３７】スイッチングＴＦＴ６４〜６８のゲート電
極には、それぞれＶ_g64〜Ｖ_g68の信号が入力されるとす
る。

【００３８】図６の動作について、図７のタイミングチ
ャートを用いて説明する。なお、図７のタイミングチャ
ートは、スイッチングＴＦＴ６４〜６８として、ｎチャ
ネル型ＴＦＴを用いた場合に対応する。しかし、スイッ
チングＴＦＴ６４〜６８として、ｐチャネル型ＴＦＴを
用いても問題ない。このときは、信号Ｖ_g64〜Ｖ_g68は、
ｎチャネル型ＴＦＴを用いた場合と位相が逆になる。

【００３９】まず、時刻ｔ₁において、信号Ｖ_g64、Ｖ
_g65、Ｖ_g67に、Ｈｉレベルの信号電圧が入力される。一
方、信号Ｖ_g66及びＶ_g68は、Ｌｏレベルの信号が入力さ
れている。これにより、スイッチングＴＦＴ６４、６
５、６７が導通状態にあり、スイッチングＴＦＴ６６、
６８が非導通状態にある。

【００４０】このとき、電源線Ｖ₀の電圧Ｖ₀は、スイッ
チングＴＦＴ６４を介して、アナログバッファ回路６１
の入力端子６１ａに入力されると共に、スイッチングＴ
ＦＴ６５を介して、コンデンサ６３に印加される。

【００４１】次に時刻ｔ₂において、Ｖ_g64及びＶ_g67は
Ｈｉレベルのまま、Ｖ_g68はＬｏレベルのままである
が、Ｖ_g65をＬｏレベルに変化させ、Ｖ_g66をＨｉレベル
に変化させる。するとスイッチングＴＦＴ６４、６６、
６７が導通状態となり、スイッチングＴＦＴ６５、６８
が非導通状態となる。これにより、入力電圧Ｖが、スイ
ッチングＴＦＴ６６を介して、コンデンサ６３に入力さ
れる。

【００４２】その後、時刻ｔ₃において、スイッチング
ＴＦＴ６４、６７は導通状態のまま、信号Ｖ_g66がＬｏ
レベルに変化し、スイッチングＴＦＴ６６が非導通状態
となる。

【００４３】次に時刻ｔ₄において、Ｖ_g64、Ｖ_g65、Ｖ
_g66の信号電圧は変わらず、Ｖ_g67は、Ｌｏレベルとな
り、Ｖ_g68はＨｉレベルに変化する。すると、スイッチ
ングＴＦＴ６４、６８は導通状態で、スイッチングＴＦ
Ｔ６５、６６、６７は非導通状態となる。

【００４４】これにより、電源線Ｖ₀の電圧Ｖ₀が、スイ
ッチングＴＦＴ６８を介して、コンデンサ６３の電極に
印加される。

【００４５】その後、時刻ｔ₅において、Ｖ_g66〜Ｖ_g68
はそのままで、Ｖ_g64がＬｏレベルになり、Ｖ_g65がＨｉ
レベルになる。するとスイッチングＴＦＴ６５、６８が
導通状態、スイッチングＴＦＴ６４、６６、６７が非導
通状態となる。

【００４６】これにより、コンデンサ６３の電極間の電
圧が、スイッチングＴＦＴ６５を介して、アナログバッ
ファ回路６１の入力端子６１ａに入力される。

【００４７】ここで、コンデンサ６３の電極間の電圧
は、（Ｖ−ΔＶ）であるので、この電圧が入力される
と、アナログバッファ回路６１の出力はＶとなる。

【００４８】このように補正回路６２を設けることで、
アナログバッファ回路６１からオフセット電圧ΔＶを除
いた電圧を出力することができる。

【００４９】しかし、オフセット電圧ΔＶを補正するの
に、（ｔ₅−ｔ₁）の時間がかかる上、Ｖ_g64〜Ｖ_g68の信
号電圧を印加する為には、専用の信号を新たに作らなけ
ればならず信号系を複雑にし、素子数の増大をまねくと
いう問題がある。

【００５０】なお、図６の構成の補正回路を設けたアナ
ログバッファ回路に限らず、他の構成の補正回路を設け
たものも提案されているが、いずれにしてもアナログバ
ッファ回路の出力を一度保持した後、この出力電圧を元
に、アナログバッファ回路の入力電圧を変化させ、アナ
ログバッファ回路の出力からオフセット電圧を除いてい
るため、同様の問題がある。

【００５１】

【課題を解決するための手段】差動回路、カレントミラ
ー回路及び定電流源を含むアナログバッファ回路におい
て、回路を構成する、多結晶ＴＦＴの構造や配置を工夫
することによって、個々のＴＦＴの特性の差が減じられ
るようにする。また、複数のＴＦＴを用い、その平均的
な特性を用いて回路が動作するようにする。これらによ
って、バラつきの少ないアナログバッファ回路が提供さ
れる。

【００５２】以下に本発明の構成を示す。

【００５３】本発明によって、多結晶半導体によって形
成されるチャネル領域を有する薄膜トランジスタによっ
て構成されるアナログバッファ回路をもつ半導体装置に
おいて、前記アナログバッファ回路は、差動回路、カレ
ントミラー回路のうち少なくとも1つを有し、前記差動
回路もしくは前記カレントミラー回路を構成する薄膜ト
ランジスタのゲート長（またはチャネル長）は、７μｍ
以上であり、ゲート幅（またはチャネル幅）は、５０μ
ｍ以上であることを特徴とした半導体装置が提供され
る。

【００５４】本発明によって、多結晶半導体によって形
成されるチャネル領域を有する薄膜トランジスタによっ
て構成されるアナログバッファ回路をもつ半導体装置に
おいて、前記アナログバッファ回路は、差動回路、カレ
ントミラー回路のうち少なくとも1つを有し、前記差動
回路もしくは前記カレントミラー回路を構成する薄膜ト
ランジスタは、マルチゲート構造であることを特徴とす
る半導体装置が提供される。

【００５５】本発明によって、多結晶半導体によって形
成されるチャネル領域を有する薄膜トランジスタによっ
て構成されるアナログバッファ回路をもつ半導体装置に
おいて、前記アナログバッファ回路は、差動回路、カレ
ントミラー回路のうち少なくとも1つを有し、前記差動
回路もしくは前記カレントミラー回路を構成する薄膜ト
ランジスタは、複数の薄膜トランジスタを並列接続した
ものによって構成されていることを特徴とする半導体装
置が提供される。

【００５６】前記複数の薄膜トランジスタは、たすきが
け配置されていることを特徴とする半導体装置であって
もよい。

【００５７】本発明によって、多結晶半導体によって形
成されるチャネル領域を有する薄膜トランジスタによっ
て構成されるアナログバッファ回路をもつ半導体装置に
おいて、前記アナログバッファ回路は、ソースフォロワ
によって構成され、前記ソースフォロワを構成する薄膜
トランジスタのゲート長（またはチャネル長）は、７μ
ｍ以上であり、ゲート幅（またはチャネル幅）は、５０
μｍ以上であることを特徴とする半導体装置が提供され
る。

【００５８】本発明によって、多結晶半導体によって形
成されるチャネル領域を有する薄膜トランジスタによっ
て構成されるアナログバッファ回路をもつ半導体装置に
おいて、前記アナログバッファ回路は、ソースフォロワ
によって構成され、前記ソースフォロワを構成する薄膜
トランジスタは、マルチゲート構造であることを特徴と
する半導体装置が提供される。

【００５９】

【発明の実施の形態】本発明のアナログバッファ回路の
構造について説明する。

【００６０】アナログバッファ回路を構成する素子とし
て、多結晶ＴＦＴを使用する。このＴＦＴのチャネル部
分の多結晶半導体層の結晶性が、ＴＦＴの特性を決める
大きな要因である。

【００６１】ここで、チャネル領域が多結晶半導体層に
よって形成されている場合、多結晶のグレイン（結晶
粒）間の境界（結晶粒界）が問題となってくる。結晶粒
界は、結晶粒内部と異なり結晶性が乱れており、また、
不純物の偏析などの問題があるのでキャリアの移動を妨
げる障壁として働く。そのため、ＴＦＴのチャネル部分
に、結晶粒界がどれくらい存在するかによって、そのＴ
ＦＴの特性が大きく異なる。

【００６２】近年、ＴＦＴの微細化が進み、結晶粒のサ
イズと同等のチャネル領域の幅を有するＴＦＴが形成さ
れるようになった。そのため、チャネル領域に結晶粒界
が存在するかしないかにより、ＴＦＴの特性は激変す
る。

【００６３】多結晶半導体層の結晶粒界の配置と、チャ
ネル領域の関係を図１６に模式的に示す。

【００６４】図１６（Ａ）では、結晶粒界がチャネル領
域を横切るように存在するため、キャリアはこの結晶粒
界の影響を受けてしまい移動度が下がる。一方、図１６
（Ｂ）では、チャネル領域がちょうど結晶粒内部に位置
し、結晶粒界が存在しない。この場合は、キャリアはほ
ぼ単結晶内部を移動するようなものであるため、図１６
（Ａ）と比べると、移動度は高い。

【００６５】このように、チャネル領域に結晶粒界が存
在するかしないかによってＴＦＴの特性は大きく変わる
ことになる。また、結晶粒界がチャネル領域に存在する
場合であっても、その数によって、ＴＦＴ毎の特性のバ
ラつきが大きくなる。

【００６６】各ＴＦＴ間での、キャリアがチャネル部分
を伝播する際障害となる結晶粒界の数のバラつきが小さ
くなるのが好ましい。

【００６７】そこで、第１の実施の形態として、アナロ
グバッファ回路において、ＴＦＴのゲート長（またはチ
ャネル長）及びゲート幅（またはチャネル幅）を大きく
とることによって、チャネル部分に含まれる結晶粒を多
くする。この模式図を図１４に示す。こうして、比較的
特性のそろったＴＦＴが得られる。

【００６８】図１９に、ゲート幅が８μｍのＴＦＴとゲ
ート幅が２００μｍのＴＦＴの、しきい値（Ｖｔｈ）の
バラつきを示す。図１９（Ａ）は、ゲート幅が８μｍの
ＴＦＴのしきい値のバラつきであり、図１９（Ｂ）は、
ゲート幅が２００μｍのＴＦＴのしきい値のバラつきで
ある。ここで、ゲート酸化膜（ＧＩ）が、９５０Åと１
１５０Åの２つの場合の測定結果を示している。

【００６９】図１９より、ゲート幅が大きいほうがＴＦ
Ｔのしきい値のバラつきが小さくなることがわかる。

【００７０】ゲート幅（またはチャネル幅）は、５０μ
ｍ以上であることが望ましい。

【００７１】また、ＴＦＴのゲート長とドレイン電流Ｉ
_Dとドレイン・ソース間電圧Ｖ_DSには、図４のグラフに
示したような関係がある。

【００７２】一般に、ＦＥＴ（Field Effect Transiste
r:電界効果型トランジスタ）では、ドレイン電圧によっ
て空乏層の長さが変化するため、それによって実効チャ
ネル長が変化する。これはチャネル長が短いほど相対的
な影響が大さい。

【００７３】Ｓ₂は、ゲート長Ｌが比較的短いＴＦＴの
ドレイン・ソース電圧Ｖ_DSに対するドレイン電流Ｉ_Dの
特性を示す曲線である。

【００７４】一方、Ｓ₁は、ゲート長Ｌが比較的長いＴ
ＦＴのドレイン・ソース間電圧Ｖ_DSに対するドレイン電
流Ｉ_Dの特性を示す曲線である。このグラフにより、領
域Ａにおいて、ゲート長が短いＴＦＴに比べて、長いＴ
ＦＴの方がドレイン・ソース間の電圧Ｖ_DSの変化に対し
てドレイン電流Ｉ_Dの変化が少ないことがわかる。その
ため、ゲート長Ｌを大きくすることで、特性バラつきの
少ないＴＦＴが得られる。

【００７５】このためには、ゲート長（またはチャネル
長）を７μｍ以上にすることが望ましい。

【００７６】また、第２の実施の形態として、ＴＦＴの
特性バラつきを抑えるために、ＴＦＴをマルチゲート型
にする。これによって、複数のチャネル領域を有するた
めＴＦＴの特性が平均化され、バラつきの少ないＴＦＴ
が得られる。また、マルチゲート型構造のＴＦＴでは、
ドレイン周辺の高電界を緩和し、ホットキャリアの発生
を抑制することができるため、ＴＦＴの劣化を防止する
ことができる。更に、前記の空乏層対策にもなる。

【００７７】第３の実施の形態として、複数のＴＦＴを
並列に接続し、各ＴＦＴのゲート電極電位を共通とする
ことで、1つの素子として用いる。これによって平均化
された特性を有する素子が得られる。

【００７８】ここで、これらのゲート電極電位が共通で
並列接続された複数のＴＦＴを、本明細書では１組のＴ
ＦＴと呼ぶことにする。つまり、差動回路及びカレント
ミラー回路は、それぞれ２組（一対）のＴＦＴで構成さ
れていることになる。つまり、これら２組（一対）のＴ
ＦＴの平均的な特性がそろえば、アナログバッファ回路
のオフセット電圧の問題は解決される。

【００７９】第４の実施の形態として、１組のＴＦＴを
構成する複数のＴＦＴの配置を工夫し、２組のＴＦＴの
平均的な特性をそろえる手法について説明する。

【００８０】始めに、多結晶半導体薄膜の結晶性を決め
る重要な要素である、成膜の手法について説明する。ま
ず、一般に広く用いられている、レーザーを用いた手法
について説明する。

【００８１】これは、非晶質半導体薄膜に、レーザーを
照射して結晶化させる手法である。

【００８２】ここで、１パネル全体を一度に多結晶化す
るのは、パネルが大きくなるほど困難となる。というの
も、パネル全面に均一にレーザーを照射することが難し
く、パネル内の場所によって、照射ムラが生じる。これ
により多結晶半導体膜の特性が大きく異なってしまうか
らである。

【００８３】そのため、パネルの大型化に伴い、以下の
ようなレーザーの照射方法が提案されている。例えば、
線状レーザーを用い、線状レーザーの位置を順次ずらす
事によって、均一な特性の多結晶薄膜を得る工夫がなさ
れている。しかし、線状レーザーを順次移動させていく
際の重なり具合や、レーザー自体の照射エネルギーのバ
ラつきのために、全面が均一な特性を有する多結晶半導
体膜を得るのはやはり難しい。

【００８４】そこで、線状レーザーの走査方向に垂直
に、つまり、一度に照射される線上の極近い位置にＴＦ
Ｔのチャネル領域を作製することにより、比較的特性の
似たＴＦＴを得ることができる。

【００８５】また、別の結晶化の手法には、金属触媒を
用い、熱を加えることで結晶化させる方法がある。

【００８６】この手法では、非晶質半導体層に金属触媒
を添加し、熱を加えることによって金属触媒を拡散移動
させ、この移動の経路に沿って非晶質半導体層の結晶化
を進める。

【００８７】そのため、金属触媒の添加領域を中心にし
て結晶化が進むため、多結晶化された半導体層の特性
も、添加領域からの距離に対してバラつきを持つ。そこ
で、金属触媒添加領域からの距離が等しい位置にＴＦＴ
のチャネル部分を配置することによって、比較的特性の
そろったＴＦＴを得ることができる。

【００８８】なお、レーザーを用いて結晶化する手法
と、金属触媒を用いて結晶化する手法は併用することも
できる。

【００８９】本発明のアナログバッファ回路では、上記
のことを考慮して、ＴＦＴを配置した。この配置を示す
模式図を図１１に示す。

【００９０】なお、図１１では、ゲート電極電位が共通
な２つのＴＦＴを並列に接続し、１組のＴＦＴとして、
その平均的な特性を用いて動作する差動回路を例として
示すが、カレントミラー回路においても、同様にＴＦＴ
を配置することができる。

【００９１】図１１（Ａ）は、ＴＦＴの配置を示した上
面図の模式図である。また、図１１（Ｂ）は、図１１
（Ａ）の回路図である。図１１（Ａ）と図１１（Ｂ）を
比較する。

【００９２】図１１（Ａ）において、差動回路を構成す
るＴＦＴ１１１１〜１１１４は、ＴＦＴ１１１１とＴＦ
Ｔ１１１２が１組のＴＦＴを構成し、ＴＦＴ１１１３と
ＴＦＴ１１１４がもう１組のＴＦＴを形成している。こ
こで、図１１（Ｂ）において、ＴＦＴ１１１１とＴＦＴ
１１１２のチャネル部分は、幾何学的に点対称の位置に
配置され、ＴＦＴ１１１３とＴＦＴ１１１４のチャネル
部分は、幾何学的に点対称の位置に配置され、この２組
の対象中心の位置は一致している。この構成によって、
位置に依存する結晶性のバラつき及びその他の製造上の
バラつきを、複数のＴＦＴのチャネル領域の配置によっ
て平均化することができる。そのため、比較的特性のそ
ろった２組のＴＦＴが得られ、バラつきの少ないアナロ
グバッファ回路が得られる。

【００９３】図１１（Ａ）の様に、いわゆる、たすきが
けの配置を行うことによって、位置に依存する結晶性の
バラつき及びその他の製造上のバラつきを低減すること
が可能である。

【００９４】なお、ＴＦＴのチャネル領域の配置は、結
晶性のバラつきを複数のＴＦＴのチャネル領域の配置に
よって平均化することができるならば、図１１で示した
ような点対称の配置に限らない。

【００９５】また、１組のＴＦＴは、２つのＴＦＴで構
成されている必要はなく、２つ以上のＴＦＴで構成され
ていても良い。より多くのＴＦＴを並列に接続しその平
均的な性質を用いて回路を駆動させれば、よりバラつき
の少ない回路が得られる。

【００９６】上述した第１の実施の形態〜第４の実施の
形態によってＴＦＴの特性バラつきを抑え、また、ＴＦ
Ｔの特性バラつきによる影響を低減することによって、
オフセット電圧を低減したアナログバッファ回路が得ら
れる。

【００９７】なお、第1の実施の形態〜第４の実施の形
態は自由に組み合わせて実施することが可能である。

【００９８】例えば、第１の実施の形態を第２の実施の
形態と組み合わせた構成、つまり、マルチゲート型ＴＦ
Ｔが有する複数のゲート電極それぞれに対応して、ゲー
ト幅（またはチャネル幅）を５０μｍ以上、ゲート長
（またはチャネル長）を７μｍ以上とする構成は有効で
ある。

【００９９】また、第１の実施の形態と第３の実施の形
態を組みあわせた構成、つまり、ゲート電極電位が共通
で並列に接続された複数のＴＦＴそれぞれのゲート幅
（またはチャネル幅）を５０μｍ以上、ゲート長（また
はチャネル長）を７μｍ以上とする構成は有効である。

【０１００】

【実施例】以下に、本発明の実施例について説明する。

【０１０１】（実施例１）本発明のアナログバッファ回
路の例を図１に示す。

【０１０２】差動回路１１は、ＴＦＴ１及びＴＦＴ２に
よって構成され、カレントミラー回路１２は、ＴＦＴ３
及びＴＦＴ４によって構成され、定電流源１３はＴＦＴ
５によって構成される。図５に示した従来のアナログバ
ッファ回路の構成に対して図１では、差動回路１１、カ
レントミラー回路１２及び定電流源１３の各ＴＦＴをダ
ブルゲート型のＴＦＴで形成している。

【０１０３】ＴＦＴ３とＴＦＴ４のゲート電極は、接続
されている。ＴＦＴ３及びＴＦＴ４のソース領域もしく
はドレイン領域は、一方は電源線Ｖｄｄに接続され、も
う一方はＴＦＴ１及びＴＦＴ２のソース領域もしくはド
レイン領域のどちらか一方に、それぞれ接続されてい
る。ＴＦＴ３のソース領域もしくはドレイン領域で電源
線Ｖｄｄと接続されていない側はＴＦＴ３のゲート電極
と接続されている。ＴＦＴ２のソース領域もしくはドレ
イン領域のどちらか一方でＴＦＴ４と接続されている側
は、ＴＦＴ２のゲート電極と接続され、出力が取り出さ
れる出力端子と接続されている。ＴＦＴ１のゲート電極
は入力信号が入力される入力端子と接続されている。Ｔ
ＦＴ５のソース領域もしくはドレイン領域は一方は、Ｔ
ＦＴ１及びＴＦＴ２のソース領域もしくはドレイン領域
でＴＦＴ３及びＴＦＴ４と接続されていない側と接続さ
れ、もう一方は、接地されている。ＴＦＴ５のゲート電
極にはバイアス電圧が入力される。

【０１０４】なお、ＴＦＴ１〜５としては、ダブルゲー
ト型に限らず更にゲート本数の多いマルチゲート型のＴ
ＦＴでもかまわない。

【０１０５】このようなダブルゲート型や更にゲート本
数の多いマルチゲート型のＴＦＴを用いることで、チャ
ネル領域の特性を平均化し、特性バラつきの少ない素子
が得られる。また、ホットキャリアによるＴＦＴの劣化
を抑えることができる。

【０１０６】なお図では、差動回路１１を構成する素子
として、ｎチャネル型ＴＦＴを用い、カレントミラー回
路１２を構成する素子として、ｐチャネル型ＴＦＴを用
いているが、差動回路１１を構成する素子としてｐチャ
ネル型ＴＦＴを用い、カレントミラー回路１２を構成す
る素子としてｎチャネル型ＴＦＴを用いる場合にも応用
することができる。

【０１０７】図１で示したアナログバッファ回路を構成
するＴＦＴのゲート長及びゲート幅は、アナログバッフ
ァ回路を組み込むソース信号線駆動回路を構成する他の
ＴＦＴ（このＴＦＴをロジック部分のＴＦＴと呼ぶこと
にする）と比較して倍以上大きく設定されている。

【０１０８】具体的には、ゲート長は７μｍ以上で、ゲ
ート幅は５０μｍ以上に設定されている。

【０１０９】上記構成によって、バラツキの少ないアナ
ログバッファ回路が得られる。

【０１１０】（実施例２）本実施例では、実施例１とは
異なる構成のアナログバッファ回路の例を図２示す。な
お、図１と同じ部分は、同じ符号で示し説明は省略す
る。

【０１１１】図２のアナログバッファ回路は、図１で示
したアナログバッファに第１の増幅回路１４及び第２の
増幅回路１５を付けたものである。

【０１１２】第１の増幅回路１４は、ＴＦＴ２０、ＴＦ
Ｔ２２、ＴＦＴ２３及びＴＦＴ２４とコンデンサ２１に
よって構成されている。第２の増幅回路１５は、ＴＦＴ
２５及びＴＦＴ２６によって構成されている。

【０１１３】ＴＦＴ３とＴＦＴ４のゲート電極は、接続
されている。ＴＦＴ３及びＴＦＴ４のソース領域もしく
はドレイン領域は、一方は電源線Ｖｄｄに接続され、も
う一方はＴＦＴ１及びＴＦＴ２のソース領域もしくはド
レイン領域のどちらか一方に、それぞれ接続されてい
る。ＴＦＴ４のソース領域もしくはドレイン領域で電源
線Ｖｄｄと接続されていない側は、ＴＦＴ４のゲート電
極と接続されている。ＴＦＴ３のソース領域もしくはド
レイン領域で電源線Ｖｄｄと接続されていない側はＴＦ
Ｔ２０のゲート電極及びコンデンサ２１と接続されてい
る。ＴＦＴ２のゲート電極と、ＴＦＴ２５及びＴＦＴ２
６のソース領域もしくはドレイン領域のどちらか一方は
接続され、出力が取り出される出力端子に接続されてい
る。ＴＦＴ１のゲート電極は入力信号が入力される入力
端子と接続されている。ＴＦＴ５のソース領域もしくは
ドレイン領域の一方は、ＴＦＴ１及びＴＦＴ２のソース
領域もしくはドレイン領域でＴＦＴ３及びＴＦＴ４と接
続されていない側と接続され、もう一方は、接地されて
いる。ＴＦＴ５のゲート電極にはバイアス電圧が入力さ
れる。ＴＦＴ２０のソース領域とドレイン領域のどちら
か一方は、電源線Ｖｄｄと接続され、もう一方は、コン
デンサ２１のＴＦＴ１及びＴＦＴ３と接続されていない
側、及びＴＦＴ２２のソース領域もしくはドレイン領域
及びゲート電極と接続されている。ＴＦＴ２２のゲート
電極は、ＴＦＴ２５のゲート電極と接続されている。Ｔ
ＦＴ２２のソース領域もしくはドレイン領域のＴＦＴ２
０と接続されていない側は、ＴＦＴ２３のソース領域も
しくはドレイン領域のどちらか一方と接続されている。
ＴＦＴ２３のソース領域もしくはドレイン領域のＴＦＴ
２２と接続されていない側は、ＴＦＴ２３のゲート電極
及び、ＴＦＴ２４のソース領域もしくはドレイン領域の
どちらか一方及びＴＦＴ２６のゲート電極と接続されて
いる。ＴＦＴ２４のソース領域もしくはドレイン領域の
ＴＦＴ２３と接続されていない側は、接地されている。
ＴＦＴ２４のゲート電極は、バイアス電圧が入力されて
いる。ＴＦＴ２５のソース領域もしくはドレイン領域の
ＴＦＴ２と接続されている側は、ＴＦＴ２６のソース領
域もしくはドレイン領域のどちらか一方と接続されてい
る。ＴＦＴ２５のソース領域もしくはドレイン領域のＴ
ＦＴ２と接続されていない側は、電源線Ｖｄｄに接続さ
れている。ＴＦＴ２６のソース領域もしくはドレイン領
域のＴＦＴ２５と接続されていない側は、接地されてい
る。

【０１１４】回路を構成するＴＦＴは一部、ダブルゲー
ト型により構成されている。なお、更にゲート本数の多
いマルチゲート型でもかまわない。

【０１１５】このようなダブルゲート型や更にゲート本
数の多いマルチゲート型のＴＦＴを用いることで、チャ
ネル領域の特性を平均化し、特性バラつきの少ない素子
が得られる。また、ホットキャリアによるＴＦＴの劣化
を抑えることができる。

【０１１６】なお図では、差動回路１１を構成する素子
として、ｎチャネル型ＴＦＴを用い、カレントミラー回
路１２を構成する素子として、ｐチャネル型ＴＦＴを用
いているが、差動回路１１を構成する素子としてｐチャ
ネル型ＴＦＴを用い、カレントミラー回路１２を構成す
る素子としてｎチャネル型ＴＦＴを用いる場合にも応用
することができる。

【０１１７】図２で示したアナログバッファ回路を構成
するＴＦＴのゲート長及びゲート幅は、アナログバッフ
ァ回路を組み込むソース信号線駆動回路を構成する他の
ＴＦＴ（このＴＦＴをロジック部分のＴＦＴと呼ぶこと
にする）と比較して倍以上大きく設定されている。

【０１１８】具体的には、ゲート長は７μｍ以上で、ゲ
ート幅は５０μｍ以上に設定されている。

【０１１９】上記構成によって、バラツキの少ないアナ
ログバッファ回路が得られる。

【０１２０】（実施例３）本実施例では、実施例１や実
施例２とは異なる構成のアナログバッファの例について
図３を用いて説明する。

【０１２１】図３のアナログバッファ回路は、増幅ＴＦ
Ｔ３３０１及び定電流源３３０２によって構成されるソ
ースフォロワ型のものである。定電流源３３０２は、Ｔ
ＦＴ３３０３によって構成されている。

【０１２２】増幅ＴＦＴ３３０１のゲート電極に信号が
入力される。増幅ＴＦＴ３３０１のソース領域もしくは
ドレイン領域の一方は、電源線Ｖｄｄに接続され、もう
一方はＴＦＴ３３０３のソース領域もしくはドレイン領
域に接続され出力がとられている。ＴＦＴ３３０３のＴ
ＦＴ３３０１と接続されていない側は、接地されてい
る。ＴＦＴ３３０３のゲート電極はバイアス電圧が入力
されている。

【０１２３】増幅ＴＦＴ３３０１及び定電流源３３０２
を構成するＴＦＴ３３０３は、ダブルゲート型構造であ
る。なお、ダブルゲート構造に限らず、更にゲート本数
の多いマルチゲート構造でもかまわない。

【０１２４】このようなダブルゲート型や更にゲート本
数の多いマルチゲート型のＴＦＴを用いることで、チャ
ネル領域の特性を平均化し、特性バラつきの少ない素子
が得られる。また、ホットキャリアによるＴＦＴの劣化
を抑えることができる。

【０１２５】図３で示したアナログバッファ回路を構成
するＴＦＴのゲート長及びゲート幅は、アナログバッフ
ァ回路を組み込むソース信号線駆動回路を構成する他の
ＴＦＴ（ロジック部分のＴＦＴ）と比較して倍以上大き
く設定されている。

【０１２６】具体的には、ゲート長は７μｍ以上で、ゲ
ート幅は５０μｍ以上に設定されている。

【０１２７】上記構成によって、バラツキの少ないアナ
ログバッファ回路が得られる。

【０１２８】なお、本実施例において、ソースフォロワ
を複数並列接続させてもよい。

【０１２９】（実施例４）本実施例では、実施例１〜実
施例３で示したものとは異なる構成のアナログバッファ
回路について、図１２を用いて説明する。

【０１３０】アナログバッファ回路は、差動回路１２
１、１２３、カレントミラー回路１２２、１２４、定電
流源１２５によって構成される。

【０１３１】図１２においては、回路を構成するＴＦＴ
はダブルゲート型である。なお、ダブルゲート構造に限
らず、更にゲート本数の多いマルチゲート構造でもかま
わない。

【０１３２】このようなダブルゲート型や更にゲート本
数の多いマルチゲート型のＴＦＴを用いることで、チャ
ネル領域の特性を平均化し、特性バラつきの少ない素子
が得られる。また、ホットキャリアによるＴＦＴの劣化
を抑えることができる。

【０１３３】図１２で示したアナログバッファ回路を構
成するＴＦＴのゲート長及びゲート幅は、アナログバッ
ファ回路を組み込むソース信号線駆動回路を構成する他
のＴＦＴ（ロジック部分のＴＦＴ）と比較して倍以上大
きく設定されている。

【０１３４】具体的には、ゲート長は７μｍ以上で、ゲ
ート幅は５０μｍ以上に設定されている。

【０１３５】また、差動回路１２１、１２３及びカレン
トミラー回路１２２、１２４において、それぞれ２つず
つのＴＦＴ１２０１とＴＦＴ１２０２、ＴＦＴ１２０３
とＴＦＴ１２０４、ＴＦＴ１２０５とＴＦＴ１２０６、
ＴＦＴ１２０７とＴＦＴ１２０８、ＴＦＴ１２０９とＴ
ＦＴ１２１０、ＴＦＴ１２１１とＴＦＴ１２１２、ＴＦ
Ｔ１２１３とＴＦＴ１２１４、ＴＦＴ１２１５とＴＦＴ
１２１６を並列に接続して、それぞれ１組のＴＦＴ１２
２１、１２２２、１２２５、１２２６、１２２３、１２
２４、１２２７、１２２８として用いている。

【０１３６】上記構成によって、２つのＴＦＴの平均的
な特性を用いて回路を駆動することができるため、全体
としてバラつきの少ない回路を得ることができる。

【０１３７】また、１つの差動回路及び１つのカレント
ミラー回路の組２つ（１２６及び１２７）を並列につな
げて用いている。これによって、アナログバッファ回路
のバラつきをより低減することができる。

【０１３８】図１２に示した回路を実際に作製した時の
ＴＦＴの配置の例を図１３に示す。

【０１３９】これは、多結晶半導体層が形成された基板
を上面より観察した例である。

【０１４０】図１３では、実施の形態において述べたよ
うに、同じ特性を求められるＴＦＴをそれぞれ複数のＴ
ＦＴを並列に接続したものとして構成し、それらの複数
のＴＦＴのチャネル領域の配置を工夫し、多結晶半導体
膜の結晶性の位置依存性によるＴＦＴの特性バラつきを
緩和している。

【０１４１】ここで、わかりやすくするために、図１３
におけるＴＦＴの配置を、図１２における符号で示した
図を図１７に示す。

【０１４２】図１２と図１７を比較する。ここで、図１
２において、同じ特性が求められる２組のＴＦＴ１２２
１と１２２２に注目して説明する。

【０１４３】１組のＴＦＴ１２２１を構成するＴＦＴ１
２０１及びＴＦＴ１２０２は、ある対象中心に対して点
対称に配置されている。一方、もう１組のＴＦＴ１２２
２を構成するＴＦＴ１２０３及びＴＦＴ１２０４も、あ
る対象中心に対して点対象に配置されている。この２組
のＴＦＴの対象中心は一致する。これによって、特性が
似た２組のＴＦＴが得られる。その他の２組のＴＦＴ１
２２３と１２２４、１２２５と１２２６、１２２７と１
２２８についても同様の配置をとっている。

【０１４４】差動回路を構成する２組のＴＦＴについて
述べたが、カレントミラー回路を構成する２組のＴＦＴ
についても同様である。

【０１４５】このように、いわゆるたすきがけにＴＦＴ
のチャネル領域を配置することによって、バラつきの少
ないアナログバッファ回路が得られる。

【０１４６】上記構成のアナログバッファ回路の特性を
図２０に示す。

【０１４７】図２０（Ａ）は、アナログバッファ回路の
入力電圧Ｖ_inに対する出力電圧Ｖ_ou _tの特性を示したグ
ラフである。

【０１４８】図２０（Ｂ）は、アナログバッファ回路の
入力電圧Ｖ_inが４．０Ｖに対する出力電圧Ｖ_outの値を
示したグラフである。４０個の測定点の結果について示
す。

【０１４９】図２０（Ｃ）は、アナログバッファ回路の
入力電圧Ｖ_inが８．０Ｖに対する出力電圧Ｖ_outの値を
示したグラフである。４０個の測定点の結果について示
す。

【０１５０】図２０（Ｄ）は、アナログバッファ回路の
入力電圧Ｖ_inが１２．０Ｖに対する出力電圧Ｖ_outの値
を示したグラフである。４０個の測定点の結果について
示す。

【０１５１】多結晶ＴＦＴを用いたアナログバッファ回
路で、出力電圧のバラつきを５０ｍＶ以下にすることが
できた。

【０１５２】上記構成によって、バラつきの少ないアナ
ログバッファ回路が得られる。

【０１５３】（実施例５）本実施例では、本発明のアナ
ログバッファ回路を有する半導体装置として、ＥＬ表示
装置を作製した場合について説明する。このＥＬ表示装
置において、同一基板上に画素部と、画素部の周辺に設
ける駆動回路のＴＦＴ（ｎチャネル型ＴＦＴ及びｐチャ
ネル型ＴＦＴを代表的に示す）を同時に作製する方法に
ついて、図２１〜図２４を用いて詳細に説明する。

【０１５４】まず、本実施例ではコーニング社の＃７０
５９ガラスや＃１７３７ガラスなどに代表されるバリウ
ムホウケイ酸ガラス、またはアルミノホウケイ酸ガラス
などのガラスからなる基板３００を用いる。なお、基板
３００としては、透光性を有する基板であれば限定され
ず、石英基板を用いても良い。また、本実施例の処理温
度に耐えうる耐熱性を有するプラスチック基板を用いて
もよい。

【０１５５】次いで、基板３００上に酸化珪素膜、窒化
珪素膜または酸化窒化珪素膜などの絶縁膜から成る下地
膜３０１を形成する。本実施例では下地膜３０１として
２層構造を用いるが、前記絶縁膜の単層膜または２層以
上積層させた構造を用いても良い。下地膜３０１の１層
目としては、プラズマＣＶＤ法を用い、ＳｉＨ₄、Ｎ
Ｈ₃、及びＮ₂Ｏを反応ガスとして成膜される酸化窒化珪
素膜３０１ａを１０〜２００ｎｍ（好ましくは５０〜１
００ｎｍ）形成する。本実施例では、膜厚５０ｎｍの酸
化窒化珪素膜３０１ａ（組成比Ｓｉ＝３２％、Ｏ＝２７
％、Ｎ＝２４％、Ｈ＝１７％）を形成した。次いで、下
地膜３０１の２層目としては、プラズマＣＶＤ法を用
い、ＳｉＨ₄、及びＮ₂Ｏを反応ガスとして成膜される酸
化窒化珪素膜３０１ｂを５０〜２００ｎｍ（好ましくは
１００〜１５０ｎｍ）の厚さに積層形成する。本実施例
では、膜厚１００ｎｍの酸化窒化珪素膜３０１ｂ（組成
比Ｓｉ＝３２％、Ｏ＝５９％、Ｎ＝７％、Ｈ＝２％）を
形成した。

【０１５６】次いで、下地膜上に半導体層３０２〜３０
５、３８１を形成する。半導体層３０２〜３０５、３８
１は、非晶質構造を有する半導体膜を公知の手段（スパ
ッタ法、ＬＰＣＶＤ法、またはプラズマＣＶＤ法等）に
より成膜した後、公知の結晶化処理（レーザー結晶化
法、熱結晶化法、またはニッケルなどの触媒を用いた熱
結晶化法等）を行って得られた結晶質半導体膜を所望の
形状にパターニングして形成する。この半導体層３０２
〜３０５、３８１の厚さは２５〜８０ｎｍ（好ましくは
３０〜６０ｎｍ）の厚さで形成する。結晶質半導体膜の
材料に限定はないが、好ましくは珪素（シリコン）また
はシリコンゲルマニウム（Ｓｉ_XＧｅ_1-X（Ｘ＝０．００
０１〜０．０２））合金などで形成すると良い。本実施
例では、プラズマＣＶＤ法を用い、５５ｎｍの非晶質珪
素膜を成膜した後、ニッケルを含む溶液を非晶質珪素膜
上に保持させた。この非晶質珪素膜に脱水素化（５００
℃、１時間）を行った後、熱結晶化（５５０℃、４時
間）を行い、さらに結晶化を改善するためのレーザーア
ニ―ル処理を行って結晶質珪素膜を形成した。そして、
この結晶質珪素膜をフォトリソグラフィ法を用いたパタ
ーニング処理によって、半導体層３０２〜３０５、３８
１を形成した。

【０１５７】また、半導体層３０２〜３０５、３８１を
形成した後、ＴＦＴのしきい値電圧を制御するために微
量な不純物元素（ボロンまたはリン）のドーピングを行
ってもよい。

【０１５８】また、レーザー結晶化法で結晶質半導体膜
を作製する場合には、パルス発振型または連続発光型の
エキシマレーザーやＹＡＧレーザー、ＹＶＯ₄レーザー
を用いることができる。これらのレーザーを用いる場合
には、レーザー発振器から放射されたレーザー光を光学
系で線状に集光し半導体膜に照射する方法を用いると良
い。結晶化の条件は実施者が適宣選択するものである
が、エキシマレーザーを用いる場合はパルス発振周波数
３０Ｈｚとし、レーザーエネルギー密度を１００〜４０
０ｍＪ/ｃｍ²(代表的には２００〜３００ｍＪ/ｃｍ²)と
する。また、ＹＡＧレーザーを用いる場合にはその第２
高調波を用いパルス発振周波数１〜１０ｋＨｚとし、レ
ーザーエネルギー密度を３００〜６００ｍＪ/ｃｍ²(代
表的には３５０〜５００ｍＪ/ｃｍ²)とすると良い。そ
して幅１００〜１０００μｍ、例えば４００μｍで線状
に集光したレーザー光を基板全面に渡って照射し、この
時の線状レーザー光の重ね合わせ率（オーバーラップ
率）を５０〜９０％として行えばよい。

【０１５９】次いで、半導体層３０２〜３０５、３８１
を覆うゲート絶縁膜３０６を形成する。ゲート絶縁膜３
０６はプラズマＣＶＤ法またはスパッタ法を用い、厚さ
を４０〜１５０ｎｍとして珪素を含む絶縁膜で形成す
る。本実施例では、プラズマＣＶＤ法により１１０ｎｍ
の厚さで酸化窒化珪素膜（組成比Ｓｉ＝３２％、Ｏ＝５
９％、Ｎ＝７％、Ｈ＝２％）で形成した。勿論、ゲート
絶縁膜は酸化窒化珪素膜に限定されるものでなく、他の
珪素を含む絶縁膜を単層または積層構造として用いても
良い。

【０１６０】また、酸化珪素膜を用いる場合には、プラ
ズマＣＶＤ法でＴＥＯＳ（Tetraethyl Orthosilicate）
とＯ₂とを混合し、反応圧力４０Ｐａ、基板温度３００
〜４００℃とし、高周波（１３．５６ＭＨｚ）、電力密
度０．５〜０．８Ｗ/ｃｍ²で放電させて形成することが
できる。このようにして作製される酸化珪素膜は、その
後４００〜５００℃の熱アニールによりゲート絶縁膜と
して良好な特性を得ることができる。

【０１６１】次いで、図２１（Ａ）に示すように、ゲー
ト絶縁膜３０６上に膜厚２０〜１００ｎｍの第１の導電
膜３０７と、膜厚１００〜４００ｎｍの第２の導電膜３
０８とを積層形成する。本実施例では、膜厚３０ｎｍの
ＴａＮ膜からなる第１の導電膜３０７と、膜厚３７０ｎ
ｍのＷ膜からなる第２の導電膜３０８を積層形成した。
ＴａＮ膜はスパッタ法で形成し、Ｔａのターゲットを用
い、窒素を含む雰囲気内でスパッタした。また、Ｗ膜
は、Ｗのターゲットを用いたスパッタ法で形成した。そ
の他に６フッ化タングステン（ＷＦ₆）を用いる熱ＣＶ
Ｄ法で形成することもできる。いずれにしてもゲート電
極として使用するためには低抵抗化を図る必要があり、
Ｗ膜の抵抗率は２０μΩｃｍ以下にすることが望まし
い。Ｗ膜は結晶粒を大きくすることで低抵抗率化を図る
ことができるが、Ｗ膜中に酸素などの不純物元素が多い
場合には結晶化が阻害され高抵抗化する。従って、本実
施例では、高純度のＷ（純度９９．９９９９％）のター
ゲットを用いたスパッタ法で、さらに成膜時に気相中か
らの不純物の混入がないように十分配慮してＷ膜を形成
することにより、抵抗率９〜２０μΩｃｍを実現するこ
とができた。

【０１６２】なお、本実施例では、第１の導電膜３０７
をＴａＮ、第２の導電膜３０８をＷとしたが、特に限定
されず、いずれもＴａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕ、
Ｃｒ、Ｎｄから選ばれた元素、または前記元素を主成分
とする合金材料若しくは化合物材料で形成してもよい。
また、リン等の不純物元素をドーピングした多結晶珪素
膜に代表される半導体膜を用いてもよい。また、Ａｇ、
Ｐｄ、Ｃｕからなる合金を用いてもよい。また、第１の
導電膜をタンタル（Ｔａ）膜で形成し、第２の導電膜を
Ｗ膜とする組み合わせ、第１の導電膜を窒化チタン（Ｔ
ｉＮ）膜で形成し、第２の導電膜をＷ膜とする組み合わ
せ、第１の導電膜を窒化タンタル（ＴａＮ）膜で形成
し、第２の導電膜をＡｌ膜とする組み合わせ、第１の導
電膜を窒化タンタル（ＴａＮ）膜で形成し、第２の導電
膜をＣｕ膜とする組み合わせとしてもよい。

【０１６３】次に、図２１（Ｂ）に示すようにフォトリ
ソグラフィ法を用いてレジストからなるマスク３０９〜
３１３を形成し、電極及び配線を形成するための第１の
エッチング処理を行う。第１のエッチング処理では第１
及び第２のエッチング条件で行う。本実施例では第１の
エッチング条件として、ＩＣＰ（Inductively Coupled
Plasma：誘導結合型プラズマ）エッチング法を用い、エ
ッチング用ガスにＣＦ ₄とＣｌ₂とＯ₂とを用い、それぞ
れのガス流量比を２５／２５／１０（ｓｃｃｍ）とし、
１Ｐａの圧力でコイル型の電極に５００ＷのＲＦ（１
３.５６ＭＨｚ）電力を投入してプラズマを生成してエ
ッチングを行った。ここでは、松下電器産業（株）製の
ＩＣＰを用いたドライエッチング装置（Model Ｅ６４
５−□ＩＣＰ）を用いた。基板側（試料ステージ）にも
１５０ＷのＲＦ（１３.５６ＭＨｚ）電力を投入し、実
質的に負の自己バイアス電圧を印加する。この第１のエ
ッチング条件によりＷ膜をエッチングして第１の導電層
の端部をテーパー形状とする。第１のエッチング条件で
のＷに対するエッチング速度は２００．３９ｎｍ／ｍｉ
ｎ、ＴａＮに対するエッチング速度は８０.３２ｎｍ／
ｍｉｎであり、ＴａＮに対するＷの選択比は約２.５で
ある。また、この第１のエッチング条件によって、Ｗの
テーパー角は、約２６°となる。

【０１６４】この後、図２１（Ｂ）に示すようにレジス
トからなるマスク３０９〜３１３を除去せずに第２のエ
ッチング条件に変え、エッチング用ガスにＣＦ₄とＣｌ₂
とを用い、それぞれのガス流量比を３０／３０（ｓｃｃ
ｍ）とし、１Ｐａの圧力でコイル型の電極に５００Ｗの
ＲＦ（１３.５６ＭＨｚ）電力を投入してプラズマを生
成して約３０秒程度のエッチングを行った。基板側（試
料ステージ）にも２０ＷのＲＦ（１３.５６ＭＨｚ）電
力を投入し、実質的に負の自己バイアス電圧を印加す
る。ＣＦ₄とＣｌ₂を混合した第２のエッチング条件では
Ｗ膜及びＴａＮ膜とも同程度にエッチングされる。第２
のエッチング条件でのＷに対するエッチング速度は５
８.９７ｎｍ／ｍｉｎ、ＴａＮに対するエッチング速度
は６６.４３ｎｍ／ｍｉｎである。なお、ゲート絶縁膜
上に残渣を残すことなくエッチングするためには、１０
〜２０％程度の割合でエッチング時間を増加させると良
い。

【０１６５】上記第１のエッチング処理では、レジスト
からなるマスクの形状を適したものとすることにより、
基板側に印加するバイアス電圧の効果により第１の導電
層及び第２の導電層の端部がテーパー形状となる。この
テーパー部の角度は１５〜４５°とすればよい。こうし
て、第１のエッチング処理により第１の導電層と第２の
導電層から成る第１の形状の導電層３１４〜３１８（第
１の導電層３１４ａ〜３１８ａと第２の導電層３１４ｂ
〜３１８ｂ）を形成する。３１９はゲート絶縁膜であ
り、第１の形状の導電層３１４〜３１８で覆われない領
域は２０〜５０ｎｍ程度エッチングされ薄くなった領域
が形成される。

【０１６６】そして、レジストからなるマスクを除去せ
ずに第１のドーピング処理を行い、半導体層にｎ型を付
与する不純物元素を添加する（図２１（Ｂ））。ドーピ
ング処理はイオンドープ法、若しくはイオン注入法で行
えば良い。イオンドープ法の条件はドーズ量を１×１０
¹³〜５×１０¹⁵ａｔｏｍｓ/ｃｍ³とし、加速電圧を６０
〜１００ｋｅＶとして行う。本実施例ではドーズ量を
１．５×１０¹⁵ａｔｏｍｓ/ｃｍ³とし、加速電圧を８０
ｋｅＶとして行った。ｎ型を付与する不純物元素として
１５族に属する元素、典型的にはリン（Ｐ）または砒素
（Ａｓ）を用いるが、ここではリン（Ｐ）を用いた。こ
の場合、導電層３１４〜３１８がｎ型を付与する不純物
元素に対するマスクとなり、自己整合的に高濃度不純物
領域３２０〜３２３、３８２が形成される。高濃度不純
物領域３２０〜３２３、３８２には１×１０²⁰〜１×１
０²¹ａｔｏｍｓ/ｃｍ³の濃度範囲でｎ型を付与する不純
物元素を添加する。

【０１６７】次いで、図２１（Ｃ）に示すようにレジス
トからなるマスクを除去せずに第２のエッチング処理を
行う。ここでは、エッチング用ガスにＣＦ₄とＣｌ₂とＯ
₂とを用い、それぞれのガス流量比を２０／２０／２０
（ｓｃｃｍ）とし、１Ｐａの圧力でコイル型の電極に５
００ＷのＲＦ（１３.５６ＭＨｚ）電力を投入してプラ
ズマを生成してエッチングを行った。基板側（試料ステ
ージ）にも２０ＷのＲＦ（１３.５６ＭＨｚ）電力を投
入し、実質的に負の自己バイアス電圧を印加する。第２
のエッチング処理でのＷに対するエッチング速度は１２
４．６２ｎｍ／ｍｉｎ、ＴａＮに対するエッチング速度
は２０．６７ｎｍ／ｍｉｎであり、ＴａＮに対するＷの
選択比は６．０５である。従って、Ｗ膜が選択的にエッ
チングされる。この第２のエッチングによりＷのテーパ
ー角は７０°となった。この第２のエッチング処理によ
り第２の導電層３２４ｂ〜３２８ｂを形成する。一方、
第１の導電層３１４ａ〜３１８ａは、ほとんどエッチン
グされないため、第１の導電層３２４ａ〜３２８ａの形
状は、第１の導電層３１４ａ〜３１８ａとほぼ同じであ
る。

【０１６８】次いで、図２２（Ａ）に示すように第２の
ドーピング処理を行う。ドーピングは第２の導電層３２
４ｂ〜３２８ｂを不純物元素に対するマスクとして用
い、第１の導電層３２４ａ〜３２８ａのテーパー部下方
の半導体層に不純物元素が添加されるようにドーピング
する。本実施例では、不純物元素としてＰ（リン）を用
い、ドーズ量１．５×１０¹⁴ａｔｏｍｓ/ｃｍ³、電流密
度０．５μＡ、加速電圧９０ｋｅＶにてプラズマドーピ
ングを行った。こうして、第１の導電層と重なる低濃度
不純物領域３２９〜３３２を自己整合的に形成する。こ
の低濃度不純物領域３２９〜３３２へ添加されたリン
（Ｐ）の濃度は、１×１０¹⁷〜５×１０¹⁸ａｔｏｍｓ/
ｃｍ³であり、且つ、第１の導電層のテーパー部の膜厚
に従って緩やかな濃度勾配を有している。なお、第１の
導電層のテーパー部と重なる半導体層において、第１の
導電層のテーパー部の端部から内側に向かって若干、不
純物濃度が低くなっているものの、ほぼ同程度の濃度で
ある。また、高濃度不純物領域３２０〜３２３、３８２
にも不純物元素が添加され、高濃度不純物領域３３３〜
３３７を形成する。

【０１６９】次いで、図２２（Ｂ）に示すようにレジス
トからなるマスクを除去してからフォトリソグラフィー
法を用いて、第３のエッチング処理を行う。この第３の
エッチング処理では第１の導電層のテーパー部を部分的
にエッチングして、第２の導電層と重なる形状にするた
めに行われる。ただし、第３のエッチングを行わない領
域には、図２２（Ｂ）に示すようにレジストマスク（３
３８、３３９）を形成する。

【０１７０】第３のエッチング処理におけるエッチング
条件は、エッチングガスとしてＣｌ ₂とＳＦ₆とを用い、
それぞれのガス流量比を１０／５０（ｓｃｃｍ）として
第１及び第２のエッチングと同様にＩＣＰエッチング法
を用いて行う。なお、第３のエッチング処理でのＴａＮ
に対するエッチング速度は、１１１.２ｎｍ/ｍｉｎであ
り、ゲート絶縁膜に対するエッチング速度は、１２.８
ｎｍ/ｍｉｎである。

【０１７１】本実施例では、１.３Ｐａの圧力でコイル
型の電極に５００ＷのＲＦ（１３.５６ＭＨｚ）電力を
投入してプラズマを生成してエッチングを行った。基板
側（試料ステージ）にも１０ＷのＲＦ（１３.５６ＭＨ
ｚ）電力を投入し、実質的に負の自己バイアス電圧を印
加する。以上により、第１の導電層３４０ａ〜３４２ａ
が形成される。

【０１７２】上記第３のエッチングによって、第１の導
電層３４０ａ〜３４２ａと重ならない不純物領域（ＬＤ
Ｄ領域）３４３〜３４５が形成される。なお、不純物領
域（ＧＯＬＤ領域）３４６および３４７は、第１の導電
層３２４ａおよび３２６ａと重なったままである。

【０１７３】また、第１の導電層３２４ａと第２の導電
層３２４ｂとで形成された電極は、最終的に駆動回路の
ｎチャネル型ＴＦＴのゲート電極となり、また、第１の
導電層３４０ａと第２の導電層３４０ｂとで形成された
電極は、最終的に駆動回路のｐチャネル型ＴＦＴのゲー
ト電極となる。

【０１７４】同様に、第１の導電層３４１ａと第２の導
電層３４１ｂとで形成された電極は、最終的に画素部の
ｎチャネル型ＴＦＴのゲート電極となり、第１の導電層
３４２ａと第２の導電層３４２ｂとで形成された電極
は、最終的に画素部のｐチャネル型ＴＦＴのゲート電極
となる。さらに第１の導電層３２６ａと第２の導電層３
２６ｂとで形成された電極は、最終的に画素部のコンデ
ンサ（保持容量）の一方の電極となる。

【０１７５】このようにして、本実施例は、第１の導電
層３４０ａ〜３４２ａと重ならない不純物領域（ＬＤＤ
領域）３４３〜３４５と、第１の導電層３２４ａおよび
３２６ａと重なる不純物領域（ＧＯＬＤ領域）３４６お
よび３４７を同時に形成することができ、ＴＦＴ特性に
応じた作り分けが可能となる。

【０１７６】次にレジストからなるマスク３３８、３３
９を除去した後、ゲート絶縁膜３１９をエッチング処理
する。ここでのエッチング処理は、エッチングガスにＣ
ＨＦ ₃を用い、反応性イオンエッチング法（ＲＩＥ法）
を用いて行う。本実施例では、チャンバー圧力６．７Ｐ
ａ、ＲＦ電力８００Ｗ、ＣＨＦ₃ガス流量３５ｓｃｃｍ
で第３のエッチング処理を行った。

【０１７７】これにより、高濃度不純物領域３３３〜３
３７の一部は露呈し、絶縁膜３５６ａ〜３５６ｅが形成
される。

【０１７８】次いで、新たにレジストからなるマスク３
４８、３４９を形成して第３のドーピング処理を行う。
この第３のドーピング処理により、ｐチャネル型ＴＦＴ
の活性層となる半導体層に前記一導電型（ｎ型）とは逆
の導電型（ｐ型）を付与する不純物元素が添加された不
純物領域３５０〜３５５を形成する。（図２２（Ｃ））
第１の導電層３４０ａ、３２６ａおよび３４２ａを不純
物元素に対するマスクとして用い、ｐ型を付与する不純
物元素を添加して自己整合的に不純物領域を形成する。

【０１７９】本実施例では、不純物領域３５０〜３５５
はジボラン（Ｂ₂Ｈ₆）を用いたイオンドープ法で形成す
る。なお、この第３のドーピング処理の際には、ｎチャ
ネル型ＴＦＴを形成する半導体層はレジストからなるマ
スク３４８、３４９で覆われている。第１のドーピング
処理及び第２のドーピング処理によって、不純物領域３
５０〜３５５にはそれぞれ異なる濃度でリンが添加され
ているが、そのいずれの領域においてもｐ型を付与する
不純物元素の濃度が２×１０²⁰〜２×１０²¹ａｔｏｍｓ
/ｃｍ³となるようにドーピング処理することにより、ｐ
チャネル型ＴＦＴのソース領域およびドレイン領域とし
て機能するために何ら問題は生じない。

【０１８０】以上までの工程でそれぞれの半導体層に不
純物領域が形成される。

【０１８１】なお、本実施例では、ゲート絶縁膜をエッ
チングした後で不純物（ボロン）のドーピングを行う方
法を示したが、ゲート絶縁膜をエッチングしないで不純
物のドーピングを行っても良い。

【０１８２】次いで、レジストからなるマスク３４８、
３４９を除去して図２３（Ａ）に示すように第１の層間
絶縁膜３５７を形成する。この第１の層間絶縁膜３５７
としては、プラズマＣＶＤ法またはスパッタ法を用い、
厚さを１００〜２００ｎｍとして珪素を含む絶縁膜で形
成する。本実施例では、プラズマＣＶＤ法により膜厚１
５０ｎｍの酸化窒化珪素膜を形成した。勿論、第１の層
間絶縁膜３５７は酸化窒化珪素膜に限定されるものでな
く、他の珪素を含む絶縁膜を単層または積層構造として
用いても良い。

【０１８３】次いで、それぞれの半導体層に添加された
不純物元素を活性化処理する工程を行う。この活性化工
程はファーネスアニール炉を用いる熱アニール法で行
う。熱アニール法としては、酸素濃度が１ｐｐｍ以下、
好ましくは０.１ｐｐｍ以下の窒素雰囲気中で４００〜
７００℃、代表的には５００〜５５０℃で行えばよく、
本実施例では５５０℃、４時間の熱処理で活性化処理を
行った。なお、熱アニール法の他に、レーザーアニール
法、またはラピッドサーマルアニール法（ＲＴＡ法）を
適用することができる。

【０１８４】なお、本実施例では、上記活性化処理と同
時に、結晶化の際に触媒として使用したニッケルが高濃
度のリンを含む不純物領域（３５０、３５１、３５２）
にゲッタリングされ、主にチャネル形成領域となる半導
体層中のニッケル濃度が低減される。このようにして作
製したチャネル形成領域を有するＴＦＴはオフ電流値が
下がり、結晶性が良いことから高い電界効果移動度が得
られ、良好な特性を達成することができる。

【０１８５】また、第１の層間絶縁膜を形成する前に活
性化処理を行っても良い。ただし、用いた配線材料が熱
に弱い場合には、本実施例のように配線等を保護するた
め層間絶縁膜（シリコンを主成分とする絶縁膜、例えば
窒化珪素膜）を形成した後で活性化処理を行うことが好
ましい。

【０１８６】その他、活性化処理を行った後でドーピン
グ処理を行い、第１の層間絶縁膜３５７を形成させても
良い。

【０１８７】さらに、３〜１００％の水素を含む雰囲気
中で、３００〜５５０℃で１〜１２時間の熱処理を行
い、半導体層を水素化する工程を行う。本実施例では水
素を約３％の含む窒素雰囲気中で４１０℃、１時間の熱
処理を行った。この工程は層間絶縁膜に含まれる水素に
より半導体層のダングリングボンドを終端する工程であ
る。水素化の他の手段として、プラズマ水素化（プラズ
マにより励起された水素を用いる）を行っても良い。

【０１８８】また、活性化処理としてレーザーアニール
法を用いる場合には、上記水素化を行った後、エキシマ
レーザーやＹＡＧレーザー等のレーザー光を照射するこ
とが望ましい。

【０１８９】次いで、図２３（Ｂ）に示すように第１の
層間絶縁膜３５７上に有機絶縁物材料から成る第２の層
間絶縁膜３５８を形成する。本実施例では膜厚１.６μ
ｍのアクリル樹脂膜を形成した。次いで、各不純物領域
３３３、３３６、３５０、３５２に達するコンタクトホ
ールを形成するためのパターニングを行う。

【０１９０】第２の層間絶縁膜３５８としては、珪素を
含む絶縁材料や有機樹脂からなる膜を用いる。珪素を含
む絶縁材料としては、酸化珪素、窒化珪素、酸化窒化珪
素を用いることができ、また有機樹脂としては、ポリイ
ミド、ポリアミド、アクリル、ＢＣＢ（ベンゾシクロブ
テン）などを用いることができる。

【０１９１】本実施例では、プラズマＣＶＤ法により形
成された酸化窒化珪素膜を形成した。なお、酸化窒化珪
素膜の膜厚として好ましくは１〜５μｍ（さらに好まし
くは２〜４μｍ）とすればよい。酸化窒化珪素膜は、膜
自身に含まれる水分が少ないためにＥＬ素子の劣化を抑
える上で有効である。

【０１９２】また、コンタクトホールの形成には、ドラ
イエッチングまたはウエットエッチングを用いることが
できるが、エッチング時における静電破壊の問題を考え
ると、ウエットエッチング法を用いるのが望ましい。

【０１９３】さらに、ここでのコンタクトホールの形成
において、第１層間絶縁膜３５７及び第２層間絶縁膜３
５８を同時にエッチングするため、コンタクトホールの
形状を考えると第２層間絶縁膜を形成する材料は、第１
層間絶縁膜３５７を形成する材料よりもエッチング速度
の速いものを用いるのが好ましい。

【０１９４】そして、各不純物領域３３３、３３６、３
５０、３５２とそれぞれ電気的に接続する配線３５９〜
３６６を形成する。そして、膜厚５０ｎｍのＴｉ膜と、
膜厚５００ｎｍの合金膜（ＡｌとＴｉとの合金膜）との
積層膜をパターニングして形成するが、他の導電膜を用
いても良い。

【０１９５】次いで、その上に透明導電膜を８０〜１２
０ｎｍの厚さで形成し、パターニングすることによって
透明電極３６７を形成する。（図２３（Ｂ））

【０１９６】なお、本実施例では、透明電極として酸化
インジウム・スズ（ＩＴＯ）膜や酸化インジウムに２〜
２０[％]の酸化亜鉛（ＺｎＯ）を混合した透明導電膜を
用いる。

【０１９７】また、透明電極３６７は、ドレイン配線３
６５と接して重ねて形成することによってＥＬ駆動用Ｔ
ＦＴのドレイン領域と電気的な接続が形成される。

【０１９８】次に、図２４（Ａ）に示すように、珪素を
含む絶縁膜（本実施例では酸化珪素膜）を５００ｎｍの
厚さに形成し、透明電極３６７に対応する位置に開口部
を形成して、バンクとして機能する第３の層間絶縁膜３
６８を形成する。開口部を形成する際、ウエットエッチ
ング法を用いることで容易にテーパー形状の側壁とする
ことが出来る。開口部の側壁が十分になだらかでないと
段差に起因するＥＬ層の劣化が顕著な問題となってしま
うため、注意が必要である。

【０１９９】なお、本実施例においては、第３の層間絶
縁膜として酸化珪素でなる膜を用いているが、場合によ
っては、ポリイミド、ポリアミド、アクリル、ＢＣＢ
（ベンゾシクロブテン）といった有機樹脂膜を用いるこ
ともできる。

【０２００】次に、ＥＬ層３６９を蒸着法により形成
し、更に蒸着法により陰極（ＭｇＡｇ電極）３７０およ
び保護電極３７１を形成する。このときＥＬ層３６９及
び陰極３７０を形成するに先立って透明電極３６７に対
して熱処理を施し、水分を完全に除去しておくことが望
ましい。なお、本実施例ではＥＬ素子の陰極としてＭｇ
Ａｇ電極を用いるが、公知の他の材料であっても良い。

【０２０１】なお、ＥＬ層３６９としては、公知の材料
を用いることができる。本実施例では正孔輸送層（Hole
transporting layer）及び発光層（Emitting layer）
でなる２層構造をＥＬ層とするが、正孔注入層、電子注
入層若しくは電子輸送層のいずれかを設ける場合もあ
る。このように組み合わせは既に様々な例が報告されて
おり、そのいずれの構成を用いても構わない。

【０２０２】本実施例では正孔輸送層としてポリフェニ
レンビニレンを蒸着法により形成する。また、発光層と
しては、ポリビニルカルバゾールに１，３，４−オキサ
ジアゾール誘導体のＰＢＤを３０〜４０％分子分散させ
たものを蒸着法により形成し、緑色の発光中心としてク
マリン６を約１％添加している。

【０２０３】また、保護電極３７１でもＥＬ層３６９を
水分や酸素から保護することは可能であるが、さらに好
ましくはパッシベーション膜３７２を設けると良い。本
実施例ではパッシベーション膜３７２として３００ｎｍ
厚の窒化珪素膜を設ける。このパッシベーション膜も保
護電極３７１の後に大気解放しないで連続的に形成して
も構わない。

【０２０４】また、保護電極３７１は陰極３７０の劣化
を防ぐために設けられ、アルミニウムを主成分とする金
属膜が代表的である。勿論、他の材料でも良い。また、
ＥＬ層３６９、陰極３７０は非常に水分に弱いので、保
護電極３７１までを大気解放しないで連続的に形成し、
外気からＥＬ層を保護することが望ましい。

【０２０５】なお、ＥＬ層３６９の膜厚は１０〜４００
ｎｍ（典型的には６０〜１５０ｎｍ）、陰極３７０の厚
さは８０〜２００ｎｍ（典型的には１００〜１５０ｎ
ｍ）とすれば良い。

【０２０６】こうして図２４（Ａ）に示すような構造の
ＥＬモジュールが完成する。なお、本実施例におけるＥ
Ｌモジュールの作製工程においては、回路の構成および
工程の関係上、ゲート電極を形成している材料であるＴ
ａ、Ｗによってソース信号線を形成し、ソース、ドレイ
ン電極を形成している配線材料であるＡｌによってゲー
ト信号線を形成しているが、異なる材料を用いても良
い。

【０２０７】また、ｎチャネル型ＴＦＴ５０１及びｐチ
ャネル型ＴＦＴ５０２を有する駆動回路５０６と、スイ
ッチング用ＴＦＴ５０３、ＥＬ駆動用ＴＦＴ５０４及び
コンデンサ５０５とを有する画素部５０７を同一基板上
に形成することができる。

【０２０８】なお、本実施例においては、スイッチング
用ＴＦＴ５０３にｎチャネル型ＴＦＴ、ＥＬ駆動用ＴＦ
Ｔ５０４にｐチャネル型ＴＦＴを用い、ＥＬ素子の素子
構成から下面出射となる構成を示したが、本実施例は、
好ましい一形態にすぎず、これに限られる必要はない。

【０２０９】駆動回路５０６のｎチャネル型ＴＦＴ５０
１はチャネル形成領域３９１、ゲート電極の一部を構成
する第１の導電層３２４ａと重なる低濃度不純物領域３
２９（ＧＯＬＤ領域）とソース領域またはドレイン領域
として機能する高濃度不純物領域３３３を有している。
ｐチャネル型ＴＦＴ５０２にはチャネル形成領域３９
２、ソース領域またはドレイン領域として機能する不純
物領域３５０および３５３を有している。

【０２１０】画素部５０７のスイッチング用ＴＦＴ５０
３はチャネル形成領域３９４、ゲート電極を形成する第
１の導電層３４１ａと重ならず、ゲート電極の外側に形
成される低濃度不純物領域３４４（ＬＤＤ領域）とソー
ス領域またはドレイン領域として機能する高濃度不純物
領域３３６を有している。

【０２１１】画素部５０７のＥＬ駆動用ＴＦＴ５０４に
はチャネル形成領域３９５、ソース領域またはドレイン
領域として機能する高濃度不純物領域３５２および３５
５を有している。また、コンデンサ５０５は、第一の導
電層３２６ａと第二の導電層３２６ｂを一方の電極とし
て機能するように形成されている。

【０２１２】なお、本実施例においては、画素電極（陽
極）上にＥＬ層を形成させた後、陰極を形成する構造を
示したが、画素電極（陰極）上にＥＬ層及び陽極を形成
させる構造としても良い。ただし、この場合には、これ
まで説明した下面出射と異なり、上面出射の形態をと
る。また、この時、スイッチング用ＴＦＴおよびＥＬ駆
動用ＴＦＴは、ｎチャネル型ＴＦＴで形成するのが望ま
しい。

【０２１３】本実施例は、実施例１〜実施例４と自由に
組み合わせて、実施することが可能である。

【０２１４】（実施例６）本発明の半導体装置は、アク
ティブマトリクス型表示装置は電気器具の表示部として
用いることができる。そのような電気器具としては、ビ
デオカメラ、デジタルカメラ、プロジェクター、プロジ
ェクションＴＶ、ゴーグル型ディスプレイ（ヘッドマウ
ントディスプレイ）、ナビゲーションシステム、音響再
生装置、ノート型パーソナルコンピュータ、ゲーム機
器、携帯情報端末（モバイルコンピュータ、携帯電話、
携帯型ゲーム機または電子書籍等）、記録媒体を備えた
画像再生装置などが挙げられる。それら電気器具の具体
例を図２５に示す。

【０２１５】図２５（Ａ）は携帯電話であり、本体３０
０１、音声出力部３００２、音声入力部３００３、表示
部３００４、操作スイッチ３００５、アンテナ３００６
で構成される。本発明の半導体装置は表示部３００４に
用いることができる。

【０２１６】図２５（Ｂ）はビデオカメラであり、本体
３１０１、表示部３１０２、音声入力部３１０３、操作
スイッチ３１０４、バッテリー３１０５、受像部３１０
６で構成される。本発明の半導体装置は表示部３１０２
に用いることができる。

【０２１７】図２５（Ｃ）はモバイルコンピュータ（モ
ービルコンピュータ）であり、本体３２０１、カメラ部
３２０２、受像部３２０３、操作スイッチ３２０４、表
示部３２０５で構成される。本発明の半導体装置は表示
部３２０５に用いることができる。

【０２１８】図２５（Ｄ）はゴーグル型ディスプレイで
あり、本体３３３１、表示部３３３２、アーム部３３３
３で構成される。本発明の半導体装置は表示部３３３２
に用いることができる。

【０２１９】図２５（Ｅ）はリアプロジェクター（プロ
ジェクションＴＶ）であり、本体３４０１、光源３４０
２、表示部３４０３、偏光ビームスプリッタ３４０４、
リフレクター３４０５、３４０６、スクリーン３４０７
で構成される。本発明の半導体装置は表示部３４０３に
用いることができる。

【０２２０】図２５（Ｆ）はフロントプロジェクターで
あり、本体３５０１、光源３５０２、表示部３５０３、
光学系３５０４、スクリーン３５０５で構成される。本
発明の半導体装置は表示部３５０３に用いることができ
る。

【０２２１】以上の様に、本発明の適用範囲は極めて広
く、あらゆる分野の電気器具に適用することが可能であ
る。

【０２２２】本実施例は、実施例１〜実施例５と自由に
組み合わせて、実施することが可能である。

【０２２３】なお、本発明は、チャネル領域がゲート電
極に対応して自己整合的に形成されるＴＦＴのみでな
く、チャネル領域がゲート電極に対応して自己整合的に
形成されないＴＦＴに対しても適用することが可能であ
る。

【０２２４】また、本明細書中に示した構成の差動回路
や、カレントミラー回路、ソースフォロワ回路等は、駆
動回路のアナログバッファ回路以外の回路において用い
てもよい。

【発明の効果】多結晶ＴＦＴにより構成されたアナログ
バッファ回路のバラつきが問題となっていた。なお、補
正回路を用いてバラつきを補正することができるが、補
正回路の分、回路や駆動操作が複雑になることが問題と
なっていた。

【０２２５】本発明では、ＴＦＴのゲート長及びゲート
幅を大きく設定する。また、ゲート電極電位が共通の複
数のＴＦＴを並列に接続して使用する。加えて、これら
の並列に接続された複数のＴＦＴのチャネル部分の配置
を工夫する。これによって、補正回路を用いないで、全
体としてバラつきの少ないアナログバッファ回路が得ら
れ、バラつきの少ない半導体装置を提供することができ
る。

【図面の簡単な説明】

【図１】本発明のアナログバッファ回路の回路図。

【図２】本発明のアナログバッファ回路の回路図。

【図３】本発明のアナログバッファ回路の回路図。

【図４】ゲート長に対するドレイン電流とソース・
ドレイン間電圧の関係を示す図。

【図５】従来のアナログバッファ回路の回路図。

【図６】従来の補正回路付のアナログバッファ回路
の回路図。

【図７】従来の補正回路付のアナログバッファ回路
のタイミングチャートを示す図。

【図８】アクティブマトリクス型表示装置のブロッ
ク図。

【図９】点順次駆動のソース信号線駆動回路の構成
を示す図。

【図１０】線順次駆動のソース信号線駆動回路の構成
を示す図。

【図１１】ＴＦＴの配置を示す平面図及び回路図。

【図１２】本発明のアナログバッファ回路の回路図。

【図１３】本発明のアナログバッファ回路の平面図。

【図１４】多結晶半導体の結晶粒界とチャネル領域の
関係を示す図。

【図１５】ＥＬ表示装置の画素の構成を示す図。

【図１６】多結晶半導体の結晶粒界とチャネル領域の
関係を示す図。

【図１７】本発明のアナログバッファ回路のＴＦＴの
配置を示す平面図。

【図１８】線順次駆動のソース信号線駆動回路の構成
を示す図。

【図１９】ＴＦＴのゲート幅としきい値特性のバラつ
きの関係を示す図。

【図２０】本発明のアナログバッファ回路の特性を示
す図。

【図２１】本発明のＥＬ表示装置の作製方法を示す
図。

【図２２】本発明のＥＬ表示装置の作製方法を示す
図。

【図２３】本発明のＥＬ表示装置の作製方法を示す
図。

【図２４】本発明のＥＬ表示装置の作製方法を示す
図。

【図２５】電子機器への応用例を示す図。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０１Ｌ 21/28 Ｈ０１Ｌ 27/08 ３３１Ｅ５Ｆ０５２ 27/08 ３３１ 29/78 ６１８Ｃ５Ｆ１１０６１２Ｂ６１７Ｎ６１４Ｆターム(参考） 2H092 GA59 JA24 JA31 JA32 KA05 KB25 MA07 MA13 MA28 MA30 4M104 AA09 BB02 BB04 BB08 BB13 BB14 BB16 BB17 BB18 BB32 CC05 DD37 DD42 DD43 DD65 FF08 FF13 GG20 5C006 BB16 BC11 BC20 BF25 BF34 BF49 FA51 GA03 5C080 AA06 AA10 BB05 DD22 DD27 DD30 EE28 FF11 JJ02 JJ03 JJ04 JJ05 JJ06 KK43 5F048 AC04 5F052 AA02 AA12 BA07 BB02 BB07 DA02 EA16 FA06 HA01 JA01 5F110 AA26 AA30 BB02 BB04 CC02 DD01 DD02 DD03 DD13 DD14 DD15 DD17 EE01 EE02 EE03 EE04 EE06 EE09 EE11 EE14 EE23 EE28 EE44 EE45 FF02 FF04 FF09 FF12 FF28 FF30 FF36 GG01 GG02 GG13 GG25 GG28 GG29 GG32 GG43 GG45 GG47 HJ01 HJ04 HJ12 HJ13 HJ23 HL04 HL06 HL07 HM13 HM15 NN03 NN04 NN22 NN23 NN24 NN27 NN35 NN72 NN73 NN77 NN78 PP03 PP05 PP06 PP10 PP29 PP34 PP35 QQ04 QQ11 QQ24 QQ25 QQ28

Claims

【特許請求の範囲】

【請求項１】差動回路、カレントミラー回路のうち少な
くとも１つを有するアナログバッファを備えた半導体装
置であって、前記差動回路または前記カレントミラー回路は、チャネ
ル領域が多結晶半導体層によって形成された複数の薄膜
トランジスタによって構成され、前記複数の薄膜トランジスタは、ゲート長が７μｍ以上
であることを特徴とする半導体装置。
【請求項２】差動回路、カレントミラー回路のうち少な
くとも１つを有するアナログバッファを備えた半導体装
置であって、前記差動回路または前記カレントミラー回路は、チャネ
ル領域が多結晶半導体層によって形成された複数の薄膜
トランジスタによって構成され、前記複数の薄膜トランジスタは、ゲート幅が５０μｍ以
上であることを特徴とする半導体装置。
【請求項３】差動回路、カレントミラー回路のうち少な
くとも１つを有するアナログバッファを備えた半導体装
置であって、前記差動回路または前記カレントミラー回路は、チャネ
ル領域が多結晶半導体層によって形成された複数の薄膜
トランジスタによって構成され、前記複数の薄膜トランジスタは、ゲート長が７μｍ以上
であり、ゲート幅が５０μｍ以上であることを特徴とす
る半導体装置。
【請求項４】差動回路、カレントミラー回路のうち少な
くとも１つを有するアナログバッファを備えた半導体装
置であって、前記差動回路または前記カレントミラー回路は、チャネ
ル領域が多結晶半導体層によって形成された複数の薄膜
トランジスタによって構成され、前記複数の薄膜トランジスタは、マルチゲート型構造で
あることを特徴とする半導体装置。
【請求項５】差動回路、カレントミラー回路のうち少な
くとも１つを有するアナログバッファを備えた半導体装
置であって、前記差動回路または前記カレントミラー回路は、チャネ
ル領域が多結晶半導体層によって形成された複数の薄膜
トランジスタによって構成され、前記複数の薄膜トランジスタは、マルチゲート型構造で
あリ、前記複数の薄膜トランジスタそれぞれの複数のゲート電
極それぞれに対応する、ゲート長が７μｍ以上であるこ
とを特徴とする半導体装置。
【請求項６】差動回路、カレントミラー回路のうち少な
くとも１つを有するアナログバッファを備えた半導体装
置であって、前記差動回路または前記カレントミラー回路は、チャネ
ル領域が多結晶半導体層によって形成された複数の薄膜
トランジスタによって構成され、前記複数の薄膜トランジスタは、マルチゲート型構造で
あリ、前記複数の薄膜トランジスタそれぞれの複数のゲート電
極それぞれに対応する、ゲート幅が５０μｍ以上である
ことを特徴とする半導体装置。
【請求項７】差動回路、カレントミラー回路のうち少な
くとも１つを有するアナログバッファを備えた半導体装
置であって、前記差動回路または前記カレントミラー回路は、チャネ
ル領域が多結晶半導体層によって形成された複数の薄膜
トランジスタによって構成され、前記複数の薄膜トランジスタは、マルチゲート型構造で
あリ、前記複数の薄膜トランジスタそれぞれの複数のゲート電
極それぞれに対応する、ゲート長が７μｍ以上であり、
ゲート幅が５０μｍ以上であることを特徴とする半導体
装置。
【請求項８】差動回路、カレントミラー回路のうち少な
くとも１つを有するアナログバッファを備えた半導体装
置であって、前記差動回路または前記カレントミラー回路は、１対の
構成を有し、前記１対の構成はそれぞれ、ゲート電極電位が等しく、
且つ並列に接続された複数の薄膜トランジスタを有し、前記並列に接続された複数の薄膜トランジスタそれぞれ
のチャネル領域は、多結晶半導体層によって形成される
ことを特徴とする半導体装置。
【請求項９】差動回路、カレントミラー回路のうち少な
くとも１つを有するアナログバッファを備えた半導体装
置であって、前記差動回路または前記カレントミラー回路は、１対の
構成を有し、前記１対の構成はそれぞれ、ゲート電極電位が等しく、
且つ並列に接続された複数の薄膜トランジスタを有し、前記並列に接続された複数の薄膜トランジスタそれぞれ
のチャネル領域は、多結晶半導体層によって形成され、
且つ、たすきがけに配置されていることを特徴とする半
導体装置。
【請求項１０】請求項８または請求項９において、前記複数の薄膜トランジスタのゲート長が７μｍ以上で
あることを特徴とする半導体装置。
【請求項１１】請求項８または請求項９において、前記複数の薄膜トランジスタのゲート幅が５０μｍ以上
であることを特徴とする半導体装置。
【請求項１２】請求項８または請求項９において、前記複数の薄膜トランジスタのゲート長が７μｍ以上で
あり、ゲート幅が５０μｍ以上であることを特徴とする
半導体装置。
【請求項１３】請求項８または請求項９において、前記複数の薄膜トランジスタはマルチゲート型構造であ
り、前記複数の薄膜トランジスタそれぞれの複数のゲート電
極それぞれに対応する、ゲート長が７μｍ以上であるこ
とを特徴とする半導体装置。
【請求項１４】請求項８または請求項９において、前記複数の薄膜トランジスタはマルチゲート型構造であ
り、前記複数の薄膜トランジスタそれぞれの複数のゲート電
極それぞれに対応する、ゲート幅が５０μｍ以上である
ことを特徴とする半導体装置。
【請求項１５】請求項８または請求項９において、前記複数の薄膜トランジスタはマルチゲート型構造であ
り、前記複数の薄膜トランジスタそれぞれの複数のゲート電
極それぞれに対応する、ゲート長が７μｍ以上であり、
ゲート幅が５０μｍ以上であることを特徴とする半導体
装置。
【請求項１６】ソースフォロワによって構成されるアナ
ログバッファを備えた半導体装置であって、前記ソースフォロワは、チャネル領域が多結晶半導体層
によって形成された薄膜トランジスタによって構成さ
れ、前記薄膜トランジスタのゲート長が７μｍ以上であるこ
とを特徴とする半導体装置。
【請求項１７】ソースフォロワによって構成されるアナ
ログバッファを備えた半導体装置であって、前記ソースフォロワは、チャネル領域が多結晶半導体層
によって形成された薄膜トランジスタによって構成さ
れ、前記薄膜トランジスタのゲート幅が５０μｍ以上である
ことを特徴とする半導体装置。
【請求項１８】ソースフォロワによって構成されるアナ
ログバッファを備えた半導体装置であって、前記ソースフォロワは、チャネル領域が多結晶半導体層
によって形成された薄膜トランジスタによって構成さ
れ、前記薄膜トランジスタのゲート長が７μｍ以上であり、
ゲート幅が５０μｍ以上であることを特徴とする半導体
装置。
【請求項１９】ソースフォロワによって構成されるアナ
ログバッファを備えた半導体装置であって、前記ソースフォロワは、チャネル領域が多結晶半導体層
によって形成された薄膜トランジスタによって構成さ
れ、前記薄膜トランジスタは、マルチゲート型構造を有する
ことを特徴とする半導体装置。
【請求項２０】ソースフォロワによって構成されるアナ
ログバッファを備えた半導体装置であって、前記ソースフォロワは、チャネル領域が多結晶半導体層
によって形成された薄膜トランジスタによって構成さ
れ、前記薄膜トランジスタは、マルチゲート型構造を有し、前記薄膜トランジスタの複数のゲート電極それぞれに対
応するゲート長が７μｍ以上であることを特徴とする半
導体装置。
【請求項２１】ソースフォロワによって構成されるアナ
ログバッファを備えた半導体装置であって、前記ソースフォロワは、チャネル領域が多結晶半導体層
によって形成された薄膜トランジスタによって構成さ
れ、前記薄膜トランジスタは、マルチゲート型構造を有し、前記薄膜トランジスタの複数のゲート電極それぞれに対
応するゲート幅が５０μｍ以上であることを特徴とする
半導体装置。
【請求項２２】ソースフォロワによって構成されるアナ
ログバッファを備えた半導体装置であって、前記ソースフォロワは、チャネル領域が多結晶半導体層
によって形成された薄膜トランジスタによって構成さ
れ、前記薄膜トランジスタは、マルチゲート型構造を有し、前記薄膜トランジスタの複数のゲート電極それぞれに対
応するゲート長が７μｍ以上であり、ゲート幅が５０μ
ｍ以上であることを特徴とする半導体装置。