JP2002231804A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
- Publication number
- JP2002231804A JP2002231804A JP2001023398A JP2001023398A JP2002231804A JP 2002231804 A JP2002231804 A JP 2002231804A JP 2001023398 A JP2001023398 A JP 2001023398A JP 2001023398 A JP2001023398 A JP 2001023398A JP 2002231804 A JP2002231804 A JP 2002231804A
- Authority
- JP
- Japan
- Prior art keywords
- film
- semiconductor substrate
- groove
- insulator
- sti
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Weting (AREA)
- Formation Of Insulating Films (AREA)
- Semiconductor Memories (AREA)
- Drying Of Semiconductors (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】
【課題】 シャロートレンチ素子分離領域付近での抉れ
を抑制し、半導体基板と上層配線間のショート不良発生
を防止する半導体装置及びその製造方法を提供する。 【解決手段】 シャロートレンチ素子分離領域６が形成
された溝部３を有する半導体基板１と、前記溝部３内に
埋め込まれ、上部周囲が突起形状１０であり、上部中央
部が凹部形状であり、前記溝部３に面した前記半導体基
板１を完全に被覆するシャロートレンチ素子分離領域６
と、このシャロートレンチ素子分離領域６上に形成され
た上層配線１１とを有する半導体装置であることで、ウ
エットエッチングによるシャロートレンチ素子分離領域
６の抉れを抑え、半導体基板１と上層配線１１間でのシ
ョート不良を抑制する。
を抑制し、半導体基板と上層配線間のショート不良発生
を防止する半導体装置及びその製造方法を提供する。 【解決手段】 シャロートレンチ素子分離領域６が形成
された溝部３を有する半導体基板１と、前記溝部３内に
埋め込まれ、上部周囲が突起形状１０であり、上部中央
部が凹部形状であり、前記溝部３に面した前記半導体基
板１を完全に被覆するシャロートレンチ素子分離領域６
と、このシャロートレンチ素子分離領域６上に形成され
た上層配線１１とを有する半導体装置であることで、ウ
エットエッチングによるシャロートレンチ素子分離領域
６の抉れを抑え、半導体基板１と上層配線１１間でのシ
ョート不良を抑制する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の素子
分離形成技術に関するもので、特に微細化されたシャロ
ートレンチ素子分離領域を有する半導体装置及びその製
造方法に関わるものである。
分離形成技術に関するもので、特に微細化されたシャロ
ートレンチ素子分離領域を有する半導体装置及びその製
造方法に関わるものである。
【０００２】
【従来の技術】年々、高集積化の進む半導体装置に於い
ては、微細化への要求として回路設計ルールの縮小化を
満たす為、素子分離の形成段階にシャロートレンチ素子
分離（Shallow Trench Isolation：以下ＳＴＩと呼
ぶ）領域形成前にゲート電極を形成するゲート電極先作
り技術を取り入れたシャロートレンチ素子分離構造が設
計段階より取り入れられる場合がある。
ては、微細化への要求として回路設計ルールの縮小化を
満たす為、素子分離の形成段階にシャロートレンチ素子
分離（Shallow Trench Isolation：以下ＳＴＩと呼
ぶ）領域形成前にゲート電極を形成するゲート電極先作
り技術を取り入れたシャロートレンチ素子分離構造が設
計段階より取り入れられる場合がある。
【０００３】このゲート電極先作りＳＴＩ構造に於いて
は、レジストパターンにより形成された所望の回路パタ
ーンを一旦、下層に位置したＴＥＯＳ膜からなるハード
マスクに転写し、レジストを除去した後、このハードマ
スクを用いて、ＣＭＰ（Chemical Mechanical Polish
ing）用ストッパー用ＳｉＮ膜、ゲート電極、ゲート酸
化膜、半導体基板を連続的に加工することにより、ＳＴ
Ｉとゲート電極間で合わせずれが発生することのないセ
ルフ／アライメント構造で形成できるという特徴があ
る。
は、レジストパターンにより形成された所望の回路パタ
ーンを一旦、下層に位置したＴＥＯＳ膜からなるハード
マスクに転写し、レジストを除去した後、このハードマ
スクを用いて、ＣＭＰ（Chemical Mechanical Polish
ing）用ストッパー用ＳｉＮ膜、ゲート電極、ゲート酸
化膜、半導体基板を連続的に加工することにより、ＳＴ
Ｉとゲート電極間で合わせずれが発生することのないセ
ルフ／アライメント構造で形成できるという特徴があ
る。
【０００４】ゲート電極先作り技術を用いた従来のＳＴ
Ｉの形成方法を図１５乃至図１９を用いて説明する。
Ｉの形成方法を図１５乃至図１９を用いて説明する。
【０００５】まず、図１５に示されるように半導体基板
３０上にゲート酸化膜３１、その上のゲート電極３２、
ＣＭＰ用ストッパーシリコン窒化膜３３が設けられ、半
導体基板３０中に素子分離領域の溝３４が形成される。
その後、ＳＴＩ−ＴＥＯＳ膜３５の成膜を行い、ＣＭＰ
処理を用いて平坦化加工が行われている。ここで、ゲー
ト電極は多結晶シリコン膜で厚さ約０．０５μｍ程度で
形成されている。
３０上にゲート酸化膜３１、その上のゲート電極３２、
ＣＭＰ用ストッパーシリコン窒化膜３３が設けられ、半
導体基板３０中に素子分離領域の溝３４が形成される。
その後、ＳＴＩ−ＴＥＯＳ膜３５の成膜を行い、ＣＭＰ
処理を用いて平坦化加工が行われている。ここで、ゲー
ト電極は多結晶シリコン膜で厚さ約０．０５μｍ程度で
形成されている。
【０００６】次に、図１６に示されるように例えば、Ｈ
3ＰＯ4を用いてウエットエッチング処理を行い、ＣＭＰ
ストッパー用シリコン窒化膜３３をゲート電極３２とＳ
ＴＩ−ＴＥＯＳ膜３５に対して選択的に除去し、ＳＴＩ
−ＴＥＯＳ膜３５が凸型の段差形状に形成される。ここ
で、凸型の段差量はＣＭＰストッパー用シリコン窒化膜
３３の膜厚相当、例えば０．０５μｍ程度に形成され
る。
3ＰＯ4を用いてウエットエッチング処理を行い、ＣＭＰ
ストッパー用シリコン窒化膜３３をゲート電極３２とＳ
ＴＩ−ＴＥＯＳ膜３５に対して選択的に除去し、ＳＴＩ
−ＴＥＯＳ膜３５が凸型の段差形状に形成される。ここ
で、凸型の段差量はＣＭＰストッパー用シリコン窒化膜
３３の膜厚相当、例えば０．０５μｍ程度に形成され
る。
【０００７】次に、図１７に示されるように、ＳＴＩ−
ＴＥＯＳ膜３５の凸型の段差部分に対して、例えばＨＦ
を用いてウエットエッチング処理を行いゲート電極３２
に対して選択的にＳＴＩ−ＴＥＯＳ膜３５の落とし込み
を行う。
ＴＥＯＳ膜３５の凸型の段差部分に対して、例えばＨＦ
を用いてウエットエッチング処理を行いゲート電極３２
に対して選択的にＳＴＩ−ＴＥＯＳ膜３５の落とし込み
を行う。
【０００８】このように凸型の段差部分を落としこむこ
とで、平坦性を得ることができる。この結果、後の工程
において、段差を抑制した構造を得ることができる。図
１７中に示した矢印は、ウエットエッチング処理によっ
てＳＴＩ−ＴＥＯＳ膜３５がエッチングされる方向（等
方性）を表したもので特にＳＴＩ−ＴＥＯＳ膜３５のコ
ーナー部に関しては、縦方向と横方向からの侵食の影響
があることを示している。
とで、平坦性を得ることができる。この結果、後の工程
において、段差を抑制した構造を得ることができる。図
１７中に示した矢印は、ウエットエッチング処理によっ
てＳＴＩ−ＴＥＯＳ膜３５がエッチングされる方向（等
方性）を表したもので特にＳＴＩ−ＴＥＯＳ膜３５のコ
ーナー部に関しては、縦方向と横方向からの侵食の影響
があることを示している。
【０００９】次に、図１８に示されるようにＳＴＩ−Ｔ
ＥＯＳ膜３５がウエットエッチング処理により形成され
た状態となる。凸型に張り出したＳＴＩ−ＴＥＯＳ膜３
５に対してウエットエッチングを行うと、ＳＴＩ−ＴＥ
ＯＳ膜３５を縦方向に落とし込むと同時に等方性エッチ
ングの効果から、ＳＴＩ−ＴＥＯＳ膜３５のコーナー部
では侵食が進むと共に、ゲート電極３２とＳＴＩ−ＴＥ
ＯＳ膜３５間の界面近傍に対しても薬液が侵入し、エッ
チングが進行する。
ＥＯＳ膜３５がウエットエッチング処理により形成され
た状態となる。凸型に張り出したＳＴＩ−ＴＥＯＳ膜３
５に対してウエットエッチングを行うと、ＳＴＩ−ＴＥ
ＯＳ膜３５を縦方向に落とし込むと同時に等方性エッチ
ングの効果から、ＳＴＩ−ＴＥＯＳ膜３５のコーナー部
では侵食が進むと共に、ゲート電極３２とＳＴＩ−ＴＥ
ＯＳ膜３５間の界面近傍に対しても薬液が侵入し、エッ
チングが進行する。
【００１０】このため図１８中にＥで示すように、ＳＴ
Ｉ−ＴＥＯＳ膜３５は素子分離部の端部で膜厚が減少
し、素子分離領域に面した半導体基板３０の表面が露出
して露出部３７が形成されている。デバイスの製造工程
上、ＳＴＩ−ＴＥＯＳ膜３５の落とし込み後、ゲート電
極材である多結晶シリコンをゲート電極上に再度、成膜
することで、必要な膜厚のゲート電極を形成できる。
Ｉ−ＴＥＯＳ膜３５は素子分離部の端部で膜厚が減少
し、素子分離領域に面した半導体基板３０の表面が露出
して露出部３７が形成されている。デバイスの製造工程
上、ＳＴＩ−ＴＥＯＳ膜３５の落とし込み後、ゲート電
極材である多結晶シリコンをゲート電極上に再度、成膜
することで、必要な膜厚のゲート電極を形成できる。
【００１１】次に、図１９に示されるように、電気的に
導電性を持つゲート電極材である燐がドープされた多結
晶シリコン膜３８を成膜する。ここで、多結晶シリコン
膜３８は、図１９中Ｆで示される領域で、露出部３７ま
で侵入し、半導体基板３０まで到達してしまう。多結晶
シリコン膜３８はゲート電極材である為、この状態で
は、半導体基板３０とゲート電極３２とが同電位となり
デバイス動作上不具合となる。
導電性を持つゲート電極材である燐がドープされた多結
晶シリコン膜３８を成膜する。ここで、多結晶シリコン
膜３８は、図１９中Ｆで示される領域で、露出部３７ま
で侵入し、半導体基板３０まで到達してしまう。多結晶
シリコン膜３８はゲート電極材である為、この状態で
は、半導体基板３０とゲート電極３２とが同電位となり
デバイス動作上不具合となる。
【００１２】
【発明が解決しようとする課題】以上のような従来の半
導体装置では、以下の課題が生じる。
導体装置では、以下の課題が生じる。
【００１３】ＳＴＩ−ＴＥＯＳ膜の高さ制御を行う場
合、ＨＦ系のウエットエッチングを用いてＳＴＩ−ＴＥ
ＯＳ膜の落とし込みを行う場合、ＳＴＩ−ＴＥＯＳ膜が
ゲート酸化膜よりも深く落ち込んだ場合、半導体基板の
側面が露出し後工程において、導電性の膜を成膜した際
には、この導電性膜を介して半導体基板と配線間でショ
ートが起きる危険性がある。この結果、本来の接合個所
とは異なる配線間で電気的接合部を形成してしまい、デ
バイス動作上の不良を発生してしまう。
合、ＨＦ系のウエットエッチングを用いてＳＴＩ−ＴＥ
ＯＳ膜の落とし込みを行う場合、ＳＴＩ−ＴＥＯＳ膜が
ゲート酸化膜よりも深く落ち込んだ場合、半導体基板の
側面が露出し後工程において、導電性の膜を成膜した際
には、この導電性膜を介して半導体基板と配線間でショ
ートが起きる危険性がある。この結果、本来の接合個所
とは異なる配線間で電気的接合部を形成してしまい、デ
バイス動作上の不良を発生してしまう。
【００１４】従来、このＳＴＩ−ＴＥＯＳ膜の落とし込
み量の抑制は、製造ロット毎に、ウエットエッチングの
処理時間の変更によって実施している。しかし、本処理
は等方性エッチングである為、特にＳＴＩ−ＴＥＯＳ膜
のコーナー部ではエッチング速度が速く、さらに、ゲー
ト電極とＳＴＩ−ＴＥＯＳ膜の界面近傍に対して薬液の
侵入により、局部的なエッチングも進行しまう為、ＳＴ
Ｉ−ＴＥＯＳ膜の抉れはプロセス的にも構造的にも生じ
易い状況にある。
み量の抑制は、製造ロット毎に、ウエットエッチングの
処理時間の変更によって実施している。しかし、本処理
は等方性エッチングである為、特にＳＴＩ−ＴＥＯＳ膜
のコーナー部ではエッチング速度が速く、さらに、ゲー
ト電極とＳＴＩ−ＴＥＯＳ膜の界面近傍に対して薬液の
侵入により、局部的なエッチングも進行しまう為、ＳＴ
Ｉ−ＴＥＯＳ膜の抉れはプロセス的にも構造的にも生じ
易い状況にある。
【００１５】又、ウエーハ面内のＣＭＰ用ストッパーシ
リコン窒化膜の残膜量ばらつきが、ゲート電極上に凸型
に張り出したＳＴＩ−ＴＥＯＳ膜の高さばらつきに直
接、反映される為、同一のウエットエッチング時間であ
ればＳＴＩ−ＴＥＯＳ膜の高さが低いところでは、より
半導体基板の露出が発生し易くなる。
リコン窒化膜の残膜量ばらつきが、ゲート電極上に凸型
に張り出したＳＴＩ−ＴＥＯＳ膜の高さばらつきに直
接、反映される為、同一のウエットエッチング時間であ
ればＳＴＩ−ＴＥＯＳ膜の高さが低いところでは、より
半導体基板の露出が発生し易くなる。
【００１６】更に、ＳＴＩ−ＴＥＯＳ膜のＣＭＰ処理過
程に於いて、半導体ウエーハ表面にスクラッチ（傷）が
発生した際には、スクラッチ部分で生じた抉れ部から、
ウエットエッチングが進行してしまうことにより、半導
体基板に対して電気的なショート不良を誘発させる危険
性もある。
程に於いて、半導体ウエーハ表面にスクラッチ（傷）が
発生した際には、スクラッチ部分で生じた抉れ部から、
ウエットエッチングが進行してしまうことにより、半導
体基板に対して電気的なショート不良を誘発させる危険
性もある。
【００１７】この為、特にゲート電極先作りＳＴＩプロ
セスに於いては、ウエットエッチングによるＳＴＩ−Ｔ
ＥＯＳ膜の高さ制御をすることは、微細化の進む半導体
装置の製造上、特に重要である。
セスに於いては、ウエットエッチングによるＳＴＩ−Ｔ
ＥＯＳ膜の高さ制御をすることは、微細化の進む半導体
装置の製造上、特に重要である。
【００１８】また、スパッタを用いて、シリサイドなど
の導電層を半導体ウエーハ表面に対して成膜する方法に
おいては、微細化の進展に伴い、アスペクト比が高くな
るコンタクトの底部には、スパッタ材が非常に堆積しが
たくなっている。すなわち、必ずしも半導体ウエーハ表
面に対して垂直にスパッタ材が進行してくるとは限ら
ず、アスペクト比が高い部分では、その影響が顕著であ
る。
の導電層を半導体ウエーハ表面に対して成膜する方法に
おいては、微細化の進展に伴い、アスペクト比が高くな
るコンタクトの底部には、スパッタ材が非常に堆積しが
たくなっている。すなわち、必ずしも半導体ウエーハ表
面に対して垂直にスパッタ材が進行してくるとは限ら
ず、アスペクト比が高い部分では、その影響が顕著であ
る。
【００１９】ここで、シリサイドを安定的に堆積するた
めには、所定値以上の堆積（量）が必要である。特にＳ
ＴＩにおいては、ＳＴＩの表面であるコンタクトの底部
に相当する部分よりもＳＴＩの側面は成膜が行われ難
い。すなわち、ＳＴＩの側面はさらに縦方向の形状であ
るため、スパッタ材がより一層付き難い状態となってい
る。また、スパッタ装置の種類によっては、ウエーハの
中央部は比較的に垂直方向に堆積するのに対し、ウエー
ハの外周部は斜め成分を持って堆積するものもあり、成
膜され難い影の部分が存在してしまう。
めには、所定値以上の堆積（量）が必要である。特にＳ
ＴＩにおいては、ＳＴＩの表面であるコンタクトの底部
に相当する部分よりもＳＴＩの側面は成膜が行われ難
い。すなわち、ＳＴＩの側面はさらに縦方向の形状であ
るため、スパッタ材がより一層付き難い状態となってい
る。また、スパッタ装置の種類によっては、ウエーハの
中央部は比較的に垂直方向に堆積するのに対し、ウエー
ハの外周部は斜め成分を持って堆積するものもあり、成
膜され難い影の部分が存在してしまう。
【００２０】本発明の目的は以上のような従来技術の課
題を解決することにある。
題を解決することにある。
【００２１】特に、本発明の目的は、シャロートレンチ
素子分離領域付近での抉れを抑制し、半導体基板と上層
配線間のショート不良発生を防止する半導体装置及びそ
の製造方法を提供することにある。
素子分離領域付近での抉れを抑制し、半導体基板と上層
配線間のショート不良発生を防止する半導体装置及びそ
の製造方法を提供することにある。
【００２２】
【課題を解決するための手段】上記目的を達成するため
に、本発明の特徴は、溝部を有する半導体基板と、前記
溝部内に埋め込まれ、上部周囲が突起形状であり、上部
中央部が凹部形状であり、前記半導体基板の前記溝部に
沿った部分を被覆するシャロートレンチ素子分離領域
と、このシャロートレンチ素子分離領域上に形成された
導電層とを有する半導体装置である。
に、本発明の特徴は、溝部を有する半導体基板と、前記
溝部内に埋め込まれ、上部周囲が突起形状であり、上部
中央部が凹部形状であり、前記半導体基板の前記溝部に
沿った部分を被覆するシャロートレンチ素子分離領域
と、このシャロートレンチ素子分離領域上に形成された
導電層とを有する半導体装置である。
【００２３】本発明の別の特徴によれば、溝部を有する
半導体基板と、前記溝部周囲の前記半導体基板上に形成
されたゲート酸化膜と、このゲート酸化膜上に形成され
たゲート電極と、前記溝部内に埋め込まれ、上部周囲が
突起形状であり、上部中央部が凹部形状であり、前記溝
部に面した前記半導体基板及び前記ゲート酸化膜の前記
溝部に沿った部分を被覆し、前記溝部に面した前記ゲー
ト電極の側面の少なくとも一部を被覆するシャロートレ
ンチ素子分離領域と、このシャロートレンチ素子分離領
域上に形成された導電層とを有する半導体装置である。
半導体基板と、前記溝部周囲の前記半導体基板上に形成
されたゲート酸化膜と、このゲート酸化膜上に形成され
たゲート電極と、前記溝部内に埋め込まれ、上部周囲が
突起形状であり、上部中央部が凹部形状であり、前記溝
部に面した前記半導体基板及び前記ゲート酸化膜の前記
溝部に沿った部分を被覆し、前記溝部に面した前記ゲー
ト電極の側面の少なくとも一部を被覆するシャロートレ
ンチ素子分離領域と、このシャロートレンチ素子分離領
域上に形成された導電層とを有する半導体装置である。
【００２４】本発明の別の特徴は、半導体基板中に溝を
形成する工程と、前記溝上以外の前記半導体基板上に平
坦化ストッパー材を形成する工程と、前記溝中に絶縁物
を埋め込む工程と、前記絶縁物を前記平坦化ストッパー
材をマスクとして平坦化して、前記溝上方以外から除去
する工程と、前記平坦化ストッパー材を除去して、前記
絶縁物を突起状に形成する工程と、前記絶縁物及び前記
半導体基板上に反射防止膜を形成する工程と、異方性エ
ッチングにより、前記絶縁物上の反射防止膜及び前記絶
縁物の一部を除去し、前記半導体基板上の前記反射防止
膜に沿って、突起状に前記絶縁物を残存させる工程と、
残存した前記反射防止膜を除去する工程と、前記溝内に
前記半導体基板が露出しないように前記絶縁物をエッチ
ングする工程と、前記絶縁物上に導電膜を形成する工程
とを有する半導体装置の製造方法である。
形成する工程と、前記溝上以外の前記半導体基板上に平
坦化ストッパー材を形成する工程と、前記溝中に絶縁物
を埋め込む工程と、前記絶縁物を前記平坦化ストッパー
材をマスクとして平坦化して、前記溝上方以外から除去
する工程と、前記平坦化ストッパー材を除去して、前記
絶縁物を突起状に形成する工程と、前記絶縁物及び前記
半導体基板上に反射防止膜を形成する工程と、異方性エ
ッチングにより、前記絶縁物上の反射防止膜及び前記絶
縁物の一部を除去し、前記半導体基板上の前記反射防止
膜に沿って、突起状に前記絶縁物を残存させる工程と、
残存した前記反射防止膜を除去する工程と、前記溝内に
前記半導体基板が露出しないように前記絶縁物をエッチ
ングする工程と、前記絶縁物上に導電膜を形成する工程
とを有する半導体装置の製造方法である。
【００２５】本発明の別の特徴によれば、半導体基板上
にゲート電極を形成する工程と、前記半導体基板中の前
記ゲート電極に接する部分に溝を形成する工程と、前記
溝上以外の前記半導体基板上に平坦化ストッパー材を形
成する工程と、前記溝中に絶縁物を埋め込む工程と、前
記絶縁物を前記平坦化ストッパー材をマスクとして平坦
化して、前記溝上方以外から除去する工程と、前記平坦
化ストッパー材を除去して、前記絶縁物を突起状に形成
する工程と、前記絶縁物及び前記半導体基板上に反射防
止膜を形成する工程と、異方性エッチングにより、前記
絶縁物上の反射防止膜及び前記絶縁物の一部を除去し、
前記半導体基板上の前記反射防止膜及び前記ゲート電極
に沿って、突起状に前記絶縁物を残存させる工程と、残
存した前記反射防止膜を除去する工程と、前記溝内に前
記半導体基板が露出しないように前記絶縁物をエッチン
グする工程と、前記絶縁物上に導電膜を形成する工程と
を有する半導体装置の製造方法である。
にゲート電極を形成する工程と、前記半導体基板中の前
記ゲート電極に接する部分に溝を形成する工程と、前記
溝上以外の前記半導体基板上に平坦化ストッパー材を形
成する工程と、前記溝中に絶縁物を埋め込む工程と、前
記絶縁物を前記平坦化ストッパー材をマスクとして平坦
化して、前記溝上方以外から除去する工程と、前記平坦
化ストッパー材を除去して、前記絶縁物を突起状に形成
する工程と、前記絶縁物及び前記半導体基板上に反射防
止膜を形成する工程と、異方性エッチングにより、前記
絶縁物上の反射防止膜及び前記絶縁物の一部を除去し、
前記半導体基板上の前記反射防止膜及び前記ゲート電極
に沿って、突起状に前記絶縁物を残存させる工程と、残
存した前記反射防止膜を除去する工程と、前記溝内に前
記半導体基板が露出しないように前記絶縁物をエッチン
グする工程と、前記絶縁物上に導電膜を形成する工程と
を有する半導体装置の製造方法である。
【００２６】
【発明の実施の形態】次に，図面を参照して、本発明の
実施の形態を説明する。以下の図面の記載において、同
一又は類似の部分には、同一又は類似の符号を付してい
る。ただし、図面は模式的なものであり，厚みと平面寸
法との関係、各層の厚みの比率等は、現実のものとは異
なる。従って、具体的な厚みや寸法は以下の説明を参酌
して判断すべきものである。また、図面相互間において
も互いの寸法の関係や比率が異なる部分が含まれてい
る。
実施の形態を説明する。以下の図面の記載において、同
一又は類似の部分には、同一又は類似の符号を付してい
る。ただし、図面は模式的なものであり，厚みと平面寸
法との関係、各層の厚みの比率等は、現実のものとは異
なる。従って、具体的な厚みや寸法は以下の説明を参酌
して判断すべきものである。また、図面相互間において
も互いの寸法の関係や比率が異なる部分が含まれてい
る。
【００２７】（第１の実施の形態）本実施の形態を図１
乃至図７を用いて説明する。
乃至図７を用いて説明する。
【００２８】図２に示されるように、半導体基板１上に
ゲート絶縁膜２を形成し、半導体基板１中に溝部３を形
成し、溝部３以外のゲート絶縁膜２上にゲート電極４を
形成する。さらにゲート電極４上にＣＭＰ用ストッパー
シリコン窒化膜５を形成する。
ゲート絶縁膜２を形成し、半導体基板１中に溝部３を形
成し、溝部３以外のゲート絶縁膜２上にゲート電極４を
形成する。さらにゲート電極４上にＣＭＰ用ストッパー
シリコン窒化膜５を形成する。
【００２９】次いで、ＳＴＩ−ＴＥＯＳ膜６を溝部３を
含む全面に形成し、ＣＭＰ法により、平坦化加工を行っ
て、ＳＴＩ−ＴＥＯＳ膜６が溝部３の上方のみに形成さ
れる。ここで、ゲート電極４の厚さは例えば、約０．０
５μｍ程度である。また、ゲート絶縁膜２５はシリコン
酸化膜又はシリコン酸窒化膜として形成されている。Ｓ
ＴＩ−ＴＥＯＳ膜６の厚さは例えば、約２〜５０ｎｍ程
度である。ここで、ＳＴＩ６に隣接するゲート電極４下
方の半導体基板１の表面はチャネルを形成する。
含む全面に形成し、ＣＭＰ法により、平坦化加工を行っ
て、ＳＴＩ−ＴＥＯＳ膜６が溝部３の上方のみに形成さ
れる。ここで、ゲート電極４の厚さは例えば、約０．０
５μｍ程度である。また、ゲート絶縁膜２５はシリコン
酸化膜又はシリコン酸窒化膜として形成されている。Ｓ
ＴＩ−ＴＥＯＳ膜６の厚さは例えば、約２〜５０ｎｍ程
度である。ここで、ＳＴＩ６に隣接するゲート電極４下
方の半導体基板１の表面はチャネルを形成する。
【００３０】次に、図３に示されるように、ウエットエ
ッチング処理として例えばＨ3ＰＯ4を用いて、ＣＭＰス
トッパー用シリコン窒化膜５をゲート電極４とＳＴＩ−
ＴＥＯＳ膜６に対して選択的に除去し、ＳＴＩ−ＴＥＯ
Ｓ膜６が凸型の段差形状に形成される。ここで、ＳＴＩ
−ＴＥＯＳ膜６が凸型の段差量は、例えば約０．０５μ
ｍ程度である。
ッチング処理として例えばＨ3ＰＯ4を用いて、ＣＭＰス
トッパー用シリコン窒化膜５をゲート電極４とＳＴＩ−
ＴＥＯＳ膜６に対して選択的に除去し、ＳＴＩ−ＴＥＯ
Ｓ膜６が凸型の段差形状に形成される。ここで、ＳＴＩ
−ＴＥＯＳ膜６が凸型の段差量は、例えば約０．０５μ
ｍ程度である。
【００３１】次に、図４に示されるように、ゲート電極
４及びＳＴＩ−ＴＥＯＳ膜６上に有機系樹脂から成る塗
布型反射防止膜７を回転塗布にて成膜する。なお、ＳＴ
Ｉ−ＴＥＯＳ膜６の凸状部分上に形成された塗布型反射
防止膜の厚さは例えば約０．０１μｍ〜０．０２μｍ程
度である。ゲート電極４に対し、ＳＴＩ−ＴＥＯＳ膜６
は凸型の段差形状を設けている為、塗布型反射防止膜７
は凹型段差を持って窪んだゲート電極４上に厚く成膜す
る。この塗布型反射防止膜７の膜厚は、例えば０．０７
μｍである。逆に、凸型形状であるＳＴＩ−ＴＥＯＳ膜
６上には、塗布型反射防止膜７がゲート電極４上に流れ
てしまう為、ゲート電極４上の厚さに比べて非常に薄く
成膜されている。
４及びＳＴＩ−ＴＥＯＳ膜６上に有機系樹脂から成る塗
布型反射防止膜７を回転塗布にて成膜する。なお、ＳＴ
Ｉ−ＴＥＯＳ膜６の凸状部分上に形成された塗布型反射
防止膜の厚さは例えば約０．０１μｍ〜０．０２μｍ程
度である。ゲート電極４に対し、ＳＴＩ−ＴＥＯＳ膜６
は凸型の段差形状を設けている為、塗布型反射防止膜７
は凹型段差を持って窪んだゲート電極４上に厚く成膜す
る。この塗布型反射防止膜７の膜厚は、例えば０．０７
μｍである。逆に、凸型形状であるＳＴＩ−ＴＥＯＳ膜
６上には、塗布型反射防止膜７がゲート電極４上に流れ
てしまう為、ゲート電極４上の厚さに比べて非常に薄く
成膜されている。
【００３２】次に、図５に示されるように、塗布型反射
防止膜７に対して比較的選択比の高いガスプラズマにさ
らすことで、ＳＴＩ−ＴＥＯＳ膜６の上に形成された膜
厚の薄い塗布型反射防止膜７を完全に除去し、さらにＳ
ＴＩ−ＴＥＯＳ膜６の一部をゲート電極４の上表面の位
置よりも下方となるまで、異方性エッチングにより除去
する。
防止膜７に対して比較的選択比の高いガスプラズマにさ
らすことで、ＳＴＩ−ＴＥＯＳ膜６の上に形成された膜
厚の薄い塗布型反射防止膜７を完全に除去し、さらにＳ
ＴＩ−ＴＥＯＳ膜６の一部をゲート電極４の上表面の位
置よりも下方となるまで、異方性エッチングにより除去
する。
【００３３】あわせて、ゲート電極４上の塗布型反射防
止膜７の一部を除去する。ここで、塗布型反射防止膜７
のエッチングレートよりもＳＴＩ−ＴＥＯＳ膜６のエッ
チングレートが大きい条件を満たすガスプラズマが用い
られる。例えば、平行平板型ダイポールマグネットＲＩ
Ｅ装置を用いて、４０ｍＴ、１７００Ｗ、にて、Ｃ4Ｆ8
／ＣＯ／Ａｒ／Ｏ2のガスプラズマ、具体的には、Ｃ4Ｆ
8／ＣＯ／Ａｒ／Ｏ2の１分あたりの標準流量としての立
方ｃｍがそれぞれ、１０／３００／３８０／３ｓｃｃｍ
からなるガスプラズマにさらすことで、塗布型反射防止
膜７に対し、ＳＴＩ−ＴＥＯＳ膜６と選択比の得られる
ガスプラズマを用いることになる。
止膜７の一部を除去する。ここで、塗布型反射防止膜７
のエッチングレートよりもＳＴＩ−ＴＥＯＳ膜６のエッ
チングレートが大きい条件を満たすガスプラズマが用い
られる。例えば、平行平板型ダイポールマグネットＲＩ
Ｅ装置を用いて、４０ｍＴ、１７００Ｗ、にて、Ｃ4Ｆ8
／ＣＯ／Ａｒ／Ｏ2のガスプラズマ、具体的には、Ｃ4Ｆ
8／ＣＯ／Ａｒ／Ｏ2の１分あたりの標準流量としての立
方ｃｍがそれぞれ、１０／３００／３８０／３ｓｃｃｍ
からなるガスプラズマにさらすことで、塗布型反射防止
膜７に対し、ＳＴＩ−ＴＥＯＳ膜６と選択比の得られる
ガスプラズマを用いることになる。
【００３４】このように、ゲート電極４上の塗布型反射
防止膜７とＳＴＩ−ＴＥＯＳ膜６の界面近傍では、エッ
チングレート差が生じ、これによりＳＴＩ−ＴＥＯＳ膜
６のゲート電極４に接する側面ではエッチングの進行が
抑制される。この為、ゲート電極４及び塗布型反射防止
膜７の側面には、上表面が凹型となったＳＴＩ-ＴＥＯ
Ｓ膜６の周辺突起部８が沿う様に形成されている。
防止膜７とＳＴＩ−ＴＥＯＳ膜６の界面近傍では、エッ
チングレート差が生じ、これによりＳＴＩ−ＴＥＯＳ膜
６のゲート電極４に接する側面ではエッチングの進行が
抑制される。この為、ゲート電極４及び塗布型反射防止
膜７の側面には、上表面が凹型となったＳＴＩ-ＴＥＯ
Ｓ膜６の周辺突起部８が沿う様に形成されている。
【００３５】ここで、ＳＴＩ-ＴＥＯＳ膜６の凹型形状
となった上表面の最も下方の面９はその高さが、ゲート
酸化膜２より上にあることが必要である。後の工程で、
エッチング処理が行われた場合に、周辺突起部８があっ
てもその厚さや高さにより半導体基板１が露出される場
合があるため、最も下方の面９がゲート酸化膜２より上
にあることが必要である。つまり、後の工程で、上層に
導電性の膜を形成した場合に、上層配線と半導体基板１
との間で、接合によるショートが起きないようにＳＴＩ
-ＴＥＯＳ膜６が介在していることが必要である。
となった上表面の最も下方の面９はその高さが、ゲート
酸化膜２より上にあることが必要である。後の工程で、
エッチング処理が行われた場合に、周辺突起部８があっ
てもその厚さや高さにより半導体基板１が露出される場
合があるため、最も下方の面９がゲート酸化膜２より上
にあることが必要である。つまり、後の工程で、上層に
導電性の膜を形成した場合に、上層配線と半導体基板１
との間で、接合によるショートが起きないようにＳＴＩ
-ＴＥＯＳ膜６が介在していることが必要である。
【００３６】次に、図６に示されるようにＯ2からなる
ガスプラズマを用いてアッシング処理とＨ2Ｏ２とＨ2Ｓ
Ｏ4から成る混合した薬品での処理を行い、塗布型反射
防止膜７の除去を行う。塗布型反射防止膜７の除去を行
うことにより、ゲート電極４とＳＴＩ−ＴＥＯＳ膜６の
界面に上表面が凹型のシリコン酸化膜からなるＳＴＩ−
ＴＥＯＳ膜６の周辺突起部８の上部を露出することがで
きる。
ガスプラズマを用いてアッシング処理とＨ2Ｏ２とＨ2Ｓ
Ｏ4から成る混合した薬品での処理を行い、塗布型反射
防止膜７の除去を行う。塗布型反射防止膜７の除去を行
うことにより、ゲート電極４とＳＴＩ−ＴＥＯＳ膜６の
界面に上表面が凹型のシリコン酸化膜からなるＳＴＩ−
ＴＥＯＳ膜６の周辺突起部８の上部を露出することがで
きる。
【００３７】ここで、アッシング処理により、大部分の
塗布型反射防止膜７は除去され、その後の薬品処理によ
って、アッシング処理において除去できなかった塗布型
反射防止膜７の剥離残り（残渣）の除去を行う。この工
程においても、ＳＴＩ-ＴＥＯＳ膜６の凹型形状となっ
た上表面の最も下方の面９はその高さが、ゲート酸化膜
２より上にあることが必要である。
塗布型反射防止膜７は除去され、その後の薬品処理によ
って、アッシング処理において除去できなかった塗布型
反射防止膜７の剥離残り（残渣）の除去を行う。この工
程においても、ＳＴＩ-ＴＥＯＳ膜６の凹型形状となっ
た上表面の最も下方の面９はその高さが、ゲート酸化膜
２より上にあることが必要である。
【００３８】次に、図７に示されるようにＳＴＩ−ＴＥ
ＯＳ膜６に対してウエットエッチング処理を例えばＨＦ
を用いて行う。図中Ａの部分に示す様に、ＳＴＩ−ＴＥ
ＯＳ膜６はゲート電極４の上面よりも下方に溝部３にの
み残る。このように半導体基板１は露出されることが防
止される。また、ゲート電極４の上面よりも上方に張り
出した周辺突起部８は、等方性のエッチングであるウエ
ットエッチング処理の際に容易に取り除かれて、ゲート
電極４の上面よりも下方に位置する周辺突起部１０とな
る。また、ＳＴＩ−ＴＥＯＳ膜６の凹型形状となった上
表面の最も下方の面９の高さが、ゲート酸化膜２より上
にあるように形成されている。
ＯＳ膜６に対してウエットエッチング処理を例えばＨＦ
を用いて行う。図中Ａの部分に示す様に、ＳＴＩ−ＴＥ
ＯＳ膜６はゲート電極４の上面よりも下方に溝部３にの
み残る。このように半導体基板１は露出されることが防
止される。また、ゲート電極４の上面よりも上方に張り
出した周辺突起部８は、等方性のエッチングであるウエ
ットエッチング処理の際に容易に取り除かれて、ゲート
電極４の上面よりも下方に位置する周辺突起部１０とな
る。また、ＳＴＩ−ＴＥＯＳ膜６の凹型形状となった上
表面の最も下方の面９の高さが、ゲート酸化膜２より上
にあるように形成されている。
【００３９】なお、デバイスの製造工程上、ＳＴＩ−Ｔ
ＥＯＳ膜６の落とし込み後、ゲート電極材である多結晶
シリコンをゲート電極上に再度、成膜することで、必要
な膜厚のゲート電極を形成できる。
ＥＯＳ膜６の落とし込み後、ゲート電極材である多結晶
シリコンをゲート電極上に再度、成膜することで、必要
な膜厚のゲート電極を形成できる。
【００４０】ここで、ＳＴＩ−ＴＥＯＳ膜６の落とし込
みに関しては、その上表面の最も下方の面９の高さが、
既に図３に示された様にガスプラズマである一定量の深
さに制御されている為、ウエットエッチングの処理時間
そのものが短く設定できる利点を有する。
みに関しては、その上表面の最も下方の面９の高さが、
既に図３に示された様にガスプラズマである一定量の深
さに制御されている為、ウエットエッチングの処理時間
そのものが短く設定できる利点を有する。
【００４１】さらに、ＳＴＩ−ＴＥＯＳ膜がウエットエ
ッチングに対して最も抉れが加速されるゲート電極４と
ＳＴＩ−ＴＥＯＳ膜６の界面では、予めＳＴＩ−ＴＥＯ
Ｓ膜６が凹型の構造で形成された事により、半導体基板
１の露出が極力発生し難い構造が得られている。
ッチングに対して最も抉れが加速されるゲート電極４と
ＳＴＩ−ＴＥＯＳ膜６の界面では、予めＳＴＩ−ＴＥＯ
Ｓ膜６が凹型の構造で形成された事により、半導体基板
１の露出が極力発生し難い構造が得られている。
【００４２】上記のように本実施の形態では、まず異方
性エッチングにてＳＴＩ−ＴＥＯＳ膜の凸部の落とし込
みを行い、その後で、ウエットエッチングにて凹型にな
ったＳＴＩ−ＴＥＯＳ膜の周辺突起部の除去を行う。
性エッチングにてＳＴＩ−ＴＥＯＳ膜の凸部の落とし込
みを行い、その後で、ウエットエッチングにて凹型にな
ったＳＴＩ−ＴＥＯＳ膜の周辺突起部の除去を行う。
【００４３】次に、図１に示されるように、電気的に導
電性を持つ多結晶シリコン膜１１を成膜する。多結晶シ
リコン膜としては、例えば燐がドープされた多結晶シリ
コン膜が用いられる。本実施の形態では、ゲート酸化膜
２の側壁に沿って、ＳＴＩ−ＴＥＯＳ膜６を凹型にし
て、ウエットエッチング処理におけるゲート電極４の側
面とＳＴＩ-ＴＥＯＳ膜６の界面近傍でのエッチングに
よる抉れを発生し難くする。さらに、ＳＴＩ−ＴＥＯＳ
膜６の凹型部の上表面の最も下方の面９をゲート酸化膜
２よりも上に配置している。
電性を持つ多結晶シリコン膜１１を成膜する。多結晶シ
リコン膜としては、例えば燐がドープされた多結晶シリ
コン膜が用いられる。本実施の形態では、ゲート酸化膜
２の側壁に沿って、ＳＴＩ−ＴＥＯＳ膜６を凹型にし
て、ウエットエッチング処理におけるゲート電極４の側
面とＳＴＩ-ＴＥＯＳ膜６の界面近傍でのエッチングに
よる抉れを発生し難くする。さらに、ＳＴＩ−ＴＥＯＳ
膜６の凹型部の上表面の最も下方の面９をゲート酸化膜
２よりも上に配置している。
【００４４】このようにゲート電極４とＳＴＩ−ＴＥＯ
Ｓ膜６の界面に周辺突起部１０を形成することにより、
図中Ｂに示す様に半導体基板１の露出を防止し、配線と
半導体基板との間のショート不良を防止することが可能
となる。
Ｓ膜６の界面に周辺突起部１０を形成することにより、
図中Ｂに示す様に半導体基板１の露出を防止し、配線と
半導体基板との間のショート不良を防止することが可能
となる。
【００４５】このように埋め込み材となるＳＴＩ−ＴＥ
ＯＳ膜６を溝部３の側面に沿って凹型に形成する事で、
ウエットエッチングによるＳＴＩ−ＴＥＯＳ膜６の抉れ
の発生を抑制し、半導体基板１と上層配線１１間でのシ
ョートの不良を抑えデバイス動作の安定性を図ることが
できる。
ＯＳ膜６を溝部３の側面に沿って凹型に形成する事で、
ウエットエッチングによるＳＴＩ−ＴＥＯＳ膜６の抉れ
の発生を抑制し、半導体基板１と上層配線１１間でのシ
ョートの不良を抑えデバイス動作の安定性を図ることが
できる。
【００４６】ここで、多結晶シリコン膜１１は膜厚が例
えば約５ｎｍ〜５００ｎｍで形成される。この多結晶シ
リコン膜１１は場合によりポリサイドや金属で形成され
ていてもよい。ここで、ポリサイドは例えば、ＷＳｉ，
ＮｉＳｉ，ＭＯＳｉ，ＴｉＳｉ，ＣｏＳｉなどが適用で
きる。また、この多結晶シリコン膜１１は、形成時には
不純物がドープされていない単結晶シリコンを用いて、
後の製造工程において、燐、砒素、ボロン等の不純物を
イオン注入して加熱して多結晶シリコンに変化させても
よい。
えば約５ｎｍ〜５００ｎｍで形成される。この多結晶シ
リコン膜１１は場合によりポリサイドや金属で形成され
ていてもよい。ここで、ポリサイドは例えば、ＷＳｉ，
ＮｉＳｉ，ＭＯＳｉ，ＴｉＳｉ，ＣｏＳｉなどが適用で
きる。また、この多結晶シリコン膜１１は、形成時には
不純物がドープされていない単結晶シリコンを用いて、
後の製造工程において、燐、砒素、ボロン等の不純物を
イオン注入して加熱して多結晶シリコンに変化させても
よい。
【００４７】上記製造方法においては、ゲート電極４上
に塗布型反射防止膜７を用いて、ＳＴＩ−ＴＥＯＳ膜６
を凹型形状に形成しているが、塗布型反射防止膜７を成
膜せずとも、ゲート電極４と直接的に選択比の得られる
エッチングガスを用いて、ＳＴＩ−ＴＥＯＳ膜の異方性
エッチングを行っても、同様の効果が得られる。
に塗布型反射防止膜７を用いて、ＳＴＩ−ＴＥＯＳ膜６
を凹型形状に形成しているが、塗布型反射防止膜７を成
膜せずとも、ゲート電極４と直接的に選択比の得られる
エッチングガスを用いて、ＳＴＩ−ＴＥＯＳ膜の異方性
エッチングを行っても、同様の効果が得られる。
【００４８】例えば、塗布型反射防止膜を使用しない場
合、Ｃ4Ｆ8／ＣＯ／Ａｒの比が１５／３００／３８０ｓ
ｃｃｍ（１分あたりの標準流量としての立方ｃｍ）で１
５秒間行うことで可能である。この場合、反射防止膜を
使用する場合と比べて工程数の削減が可能である。
合、Ｃ4Ｆ8／ＣＯ／Ａｒの比が１５／３００／３８０ｓ
ｃｃｍ（１分あたりの標準流量としての立方ｃｍ）で１
５秒間行うことで可能である。この場合、反射防止膜を
使用する場合と比べて工程数の削減が可能である。
【００４９】多結晶シリコン膜１１堆積後の工程は図示
しないが、リソグラフィによってパターニングを行い、
拡散層を形成した後、層間膜を堆積し、コンタクト、配
線を形成してＭＩＳＦＥＴを形成する。
しないが、リソグラフィによってパターニングを行い、
拡散層を形成した後、層間膜を堆積し、コンタクト、配
線を形成してＭＩＳＦＥＴを形成する。
【００５０】上記製造方法では、エッチングガスにＣ4
Ｆ8を含むガスを用いているが、凹型形状はＳＴＩ−Ｔ
ＥＯＳ膜６と塗布型反射防止膜７の選択比が、１以上あ
れば形成が可能であり、その為には、Ｃ5Ｆ8、Ｃ4Ｆ6、
Ｃ3Ｆ8、ＣＨ2Ｆ2、ＣＨＦ3、ＣＦ4等のその他のエッチ
ングガスであっても同様の効果が得られる。
Ｆ8を含むガスを用いているが、凹型形状はＳＴＩ−Ｔ
ＥＯＳ膜６と塗布型反射防止膜７の選択比が、１以上あ
れば形成が可能であり、その為には、Ｃ5Ｆ8、Ｃ4Ｆ6、
Ｃ3Ｆ8、ＣＨ2Ｆ2、ＣＨＦ3、ＣＦ4等のその他のエッチ
ングガスであっても同様の効果が得られる。
【００５１】上記製造方法では、有機系樹脂膜に塗布型
反射防止膜を用いているが、レジスト膜、カーボン膜、
Ｌｏｗ−ｋ膜を塗布型反射防止膜に代えて用いても、同
様の効果が得られる。
反射防止膜を用いているが、レジスト膜、カーボン膜、
Ｌｏｗ−ｋ膜を塗布型反射防止膜に代えて用いても、同
様の効果が得られる。
【００５２】これらはいずれもカーボンを主体とする膜
であり、適用方法は塗布型反射防止膜と同様である。そ
の際、レジスト膜、Ｌｏｗ−ｋ膜は、塗布型反射防止膜
と同様にスピンコート法を用いて成膜し、カーボン膜は
スパッター法により成膜することが可能である。
であり、適用方法は塗布型反射防止膜と同様である。そ
の際、レジスト膜、Ｌｏｗ−ｋ膜は、塗布型反射防止膜
と同様にスピンコート法を用いて成膜し、カーボン膜は
スパッター法により成膜することが可能である。
【００５３】また、周辺突起部１０をも一部とするＳＴ
Ｉ−ＴＥＯＳ膜は、ＨＤＰ−ＴＥＯＳ膜、ＬＰ−ＴＥＯ
Ｓ膜、Ｐ−ＴＥＯＳ膜、ＳＯＲＤ膜、ＢＰＳＧ膜、ＰＳ
Ｇ膜、ＢＳＧ膜のいずれかであっても構わない。
Ｉ−ＴＥＯＳ膜は、ＨＤＰ−ＴＥＯＳ膜、ＬＰ−ＴＥＯ
Ｓ膜、Ｐ−ＴＥＯＳ膜、ＳＯＲＤ膜、ＢＰＳＧ膜、ＰＳ
Ｇ膜、ＢＳＧ膜のいずれかであっても構わない。
【００５４】上記実施の形態は、フラッシュメモリへの
適用例を示したが、ゲート電極先作りの製造方法が用い
られるならば、ＤＲＡＭなど微細化された半導体装置全
般に適用することが可能である。
適用例を示したが、ゲート電極先作りの製造方法が用い
られるならば、ＤＲＡＭなど微細化された半導体装置全
般に適用することが可能である。
【００５５】また、本実施の形態はＳｉＯ2膜であるＳ
ＴＩ−ＴＥＯＳ膜６膜を凹型に形成できるので、ＤＲＡ
Ｍのスタックキャパシタの表面積をより増大させる技術
として適用することが可能である。
ＴＩ−ＴＥＯＳ膜６膜を凹型に形成できるので、ＤＲＡ
Ｍのスタックキャパシタの表面積をより増大させる技術
として適用することが可能である。
【００５６】（第１の実施の形態の変形例）上記実施の
形態では、単一エッチング条件にてＳＴＩ−ＴＥＯＳ膜
６の落とし込みを行っているが、マルチステップエッチ
ングを適用することにより、先にＯ 2を主ガスとした条
件により、塗布型反射防止膜７の落とし込みを行う。次
に、ＳＴＩ−ＴＥＯＳ膜６の落とし込みを行う。このよ
うな２段階の工程とすることにより、第１工程でのエッ
チング量の設定を変えて、ＳＴＩ−ＴＥＯＳ膜６の周辺
突起部１０の高さを任意に形成することもできる。
形態では、単一エッチング条件にてＳＴＩ−ＴＥＯＳ膜
６の落とし込みを行っているが、マルチステップエッチ
ングを適用することにより、先にＯ 2を主ガスとした条
件により、塗布型反射防止膜７の落とし込みを行う。次
に、ＳＴＩ−ＴＥＯＳ膜６の落とし込みを行う。このよ
うな２段階の工程とすることにより、第１工程でのエッ
チング量の設定を変えて、ＳＴＩ−ＴＥＯＳ膜６の周辺
突起部１０の高さを任意に形成することもできる。
【００５７】ここで、ＳＴＩ−ＴＥＯＳ膜６を周辺突起
部を持った凹型形状とするには、塗布型反射防止膜とＳ
ＴＩ−ＴＥＯＳ膜とが交わった側面に対してＳＴＩ−Ｔ
ＥＯＳ膜を形成する。
部を持った凹型形状とするには、塗布型反射防止膜とＳ
ＴＩ−ＴＥＯＳ膜とが交わった側面に対してＳＴＩ−Ｔ
ＥＯＳ膜を形成する。
【００５８】すなわち、マルチステップ エッチングと
は、始めにＳＴＩ−ＴＥＯＳ膜をエッチングしないＯ2
ガスにより、塗布型反射防止膜の高さを落とし、それに
より、ＳＴＩ−ＴＥＯＳ膜と塗布型反射防止膜との交わ
る位置（高さに相当）を変えることが可能となる。
は、始めにＳＴＩ−ＴＥＯＳ膜をエッチングしないＯ2
ガスにより、塗布型反射防止膜の高さを落とし、それに
より、ＳＴＩ−ＴＥＯＳ膜と塗布型反射防止膜との交わ
る位置（高さに相当）を変えることが可能となる。
【００５９】この状態で、次にＳＴＩ−ＴＥＯＳ膜を凹
型に形成できるエッチング条件を設定して、所望のパタ
ーンを形成することができる。
型に形成できるエッチング条件を設定して、所望のパタ
ーンを形成することができる。
【００６０】（第２の実施の形態）本実施の形態を図８
乃至図１４を用いて説明する。上記第１の実施の形態に
おいては、ゲート電極先作りシャロートレンチ素子分離
形成について説明したが、これに限られるものではな
く、シャロートレンチ素子分離領域単独での製造方法に
も適用できる。
乃至図１４を用いて説明する。上記第１の実施の形態に
おいては、ゲート電極先作りシャロートレンチ素子分離
形成について説明したが、これに限られるものではな
く、シャロートレンチ素子分離領域単独での製造方法に
も適用できる。
【００６１】図８に示されるように、半導体基板１中に
溝部３を形成し、溝部３以外の半導体基板１上にＣＭＰ
用ストッパーシリコン窒化膜５を形成する。次いで、Ｓ
ＴＩ−ＴＥＯＳ膜６を溝部３を含む全面に形成し、ＣＭ
Ｐ法により、平坦化加工を行って、ＳＴＩ−ＴＥＯＳ膜
６が溝部３の上方のみに形成される。ＳＴＩ−ＴＥＯＳ
膜６の厚さは例えば、約２〜５０ｎｍ程度である。
溝部３を形成し、溝部３以外の半導体基板１上にＣＭＰ
用ストッパーシリコン窒化膜５を形成する。次いで、Ｓ
ＴＩ−ＴＥＯＳ膜６を溝部３を含む全面に形成し、ＣＭ
Ｐ法により、平坦化加工を行って、ＳＴＩ−ＴＥＯＳ膜
６が溝部３の上方のみに形成される。ＳＴＩ−ＴＥＯＳ
膜６の厚さは例えば、約２〜５０ｎｍ程度である。
【００６２】次に、図９に示されるように、ウエットエ
ッチング処理として例えばＨ3ＰＯ4を行いて、ＣＭＰス
トッパー用シリコン窒化膜５をＳＴＩ−ＴＥＯＳ膜６に
対して選択的に除去し、ＳＴＩ−ＴＥＯＳ膜６が凸型の
段差形状に形成される。ここで、ＳＴＩ−ＴＥＯＳ膜６
が凸型の段差量は、例えば約０．０５μｍ程度である。
ッチング処理として例えばＨ3ＰＯ4を行いて、ＣＭＰス
トッパー用シリコン窒化膜５をＳＴＩ−ＴＥＯＳ膜６に
対して選択的に除去し、ＳＴＩ−ＴＥＯＳ膜６が凸型の
段差形状に形成される。ここで、ＳＴＩ−ＴＥＯＳ膜６
が凸型の段差量は、例えば約０．０５μｍ程度である。
【００６３】次に、図１０に示されるように、ＳＴＩ−
ＴＥＯＳ膜６上に有機系樹脂から成る塗布型反射防止膜
７を回転塗布にて成膜する。なお、ＳＴＩ−ＴＥＯＳ膜
６の凸状部分上に形成された塗布型反射防止膜の厚さは
例えば約０．０１μｍ〜０．０２μｍ程度である。半導
体基板１に対し、ＳＴＩ−ＴＥＯＳ膜６は凸型の段差形
状を設けている為、塗布型反射防止膜７は凹型段差を持
って窪んだ半導体基盤１上に厚く成膜する（例えば０．
０７μｍ）。逆に、凸型形状であるＳＴＩ−ＴＥＯＳ膜
６上には、塗布型反射防止膜７が半導体基板１上に流れ
てしまう為、半導体基板１上の厚さに比べて非常に薄く
成膜されている。
ＴＥＯＳ膜６上に有機系樹脂から成る塗布型反射防止膜
７を回転塗布にて成膜する。なお、ＳＴＩ−ＴＥＯＳ膜
６の凸状部分上に形成された塗布型反射防止膜の厚さは
例えば約０．０１μｍ〜０．０２μｍ程度である。半導
体基板１に対し、ＳＴＩ−ＴＥＯＳ膜６は凸型の段差形
状を設けている為、塗布型反射防止膜７は凹型段差を持
って窪んだ半導体基盤１上に厚く成膜する（例えば０．
０７μｍ）。逆に、凸型形状であるＳＴＩ−ＴＥＯＳ膜
６上には、塗布型反射防止膜７が半導体基板１上に流れ
てしまう為、半導体基板１上の厚さに比べて非常に薄く
成膜されている。
【００６４】次に、図１１に示されるように、塗布型反
射防止膜７に対して比較的選択比の高いガスプラズマに
さらすことで、ＳＴＩ−ＴＥＯＳ膜６の上に形成された
膜厚の薄い塗布型反射防止膜７を完全に除去し、さらに
ＳＴＩ−ＴＥＯＳ膜６の一部を半導体基板１の上表面の
位置よりも上方である状態を保ちながら、異方性エッチ
ングにより除去する。
射防止膜７に対して比較的選択比の高いガスプラズマに
さらすことで、ＳＴＩ−ＴＥＯＳ膜６の上に形成された
膜厚の薄い塗布型反射防止膜７を完全に除去し、さらに
ＳＴＩ−ＴＥＯＳ膜６の一部を半導体基板１の上表面の
位置よりも上方である状態を保ちながら、異方性エッチ
ングにより除去する。
【００６５】あわせて、半導体基板１上の塗布型反射防
止膜７の一部を除去する。ここで、塗布型反射防止膜７
のエッチングレートよりもＳＴＩ−ＴＥＯＳ膜６のエッ
チングレートが大きい条件を満たすガスプラズマが用い
られる。例えば、平行平板型ダイポールマグネットＲＩ
Ｅ装置を用いて、４０ｍＴ、１７００Ｗ、にて、Ｃ4Ｆ8
／ＣＯ／Ａｒ／Ｏ2のガスプラズマ、具体的には、Ｃ4Ｆ
8／ＣＯ／Ａｒ／Ｏ2の１分あたりの標準流量としての立
方ｃｍがそれぞれ、１０／３００／３８０／３ｓｃｃｍ
からなるガスプラズマにさらすことで、塗布型反射防止
膜７に対し、ＳＴＩ−ＴＥＯＳ膜６と選択比の得られる
ガスプラズマを用いることになる。
止膜７の一部を除去する。ここで、塗布型反射防止膜７
のエッチングレートよりもＳＴＩ−ＴＥＯＳ膜６のエッ
チングレートが大きい条件を満たすガスプラズマが用い
られる。例えば、平行平板型ダイポールマグネットＲＩ
Ｅ装置を用いて、４０ｍＴ、１７００Ｗ、にて、Ｃ4Ｆ8
／ＣＯ／Ａｒ／Ｏ2のガスプラズマ、具体的には、Ｃ4Ｆ
8／ＣＯ／Ａｒ／Ｏ2の１分あたりの標準流量としての立
方ｃｍがそれぞれ、１０／３００／３８０／３ｓｃｃｍ
からなるガスプラズマにさらすことで、塗布型反射防止
膜７に対し、ＳＴＩ−ＴＥＯＳ膜６と選択比の得られる
ガスプラズマを用いることになる。
【００６６】このように、半導体基板１上の塗布型反射
防止膜７とＳＴＩ−ＴＥＯＳ膜６の界面近傍では、エッ
チングレート差が生じ、これによりＳＴＩ−ＴＥＯＳ膜
６の塗布型反射防止膜７に接する側面ではエッチングの
進行が抑制される。この為、塗布型反射防止膜７の側面
には、上表面が凹型となったＳＴＩ-ＴＥＯＳ膜６の周
辺突起部１５が沿う様に形成されている。
防止膜７とＳＴＩ−ＴＥＯＳ膜６の界面近傍では、エッ
チングレート差が生じ、これによりＳＴＩ−ＴＥＯＳ膜
６の塗布型反射防止膜７に接する側面ではエッチングの
進行が抑制される。この為、塗布型反射防止膜７の側面
には、上表面が凹型となったＳＴＩ-ＴＥＯＳ膜６の周
辺突起部１５が沿う様に形成されている。
【００６７】ここで、ＳＴＩ-ＴＥＯＳ膜６の凹型形状
となった上表面の最も下方の面１６はその高さが、半導
体基板１の上表面より上にあることが必要である。後の
工程で、エッチング処理が行われた場合に、周辺突起部
１５があってもその厚さや高さにより半導体基板１が露
出される場合があるため、最も下方の面１６が半導体基
板１よりも上にあることが必要である。つまり、後の工
程で、上層に導電性の膜を形成した場合に、上層配線と
半導体基板１との間で、接合によるショートが起きない
ようにＳＴＩ-ＴＥＯＳ膜６が介在していることが必要
である。
となった上表面の最も下方の面１６はその高さが、半導
体基板１の上表面より上にあることが必要である。後の
工程で、エッチング処理が行われた場合に、周辺突起部
１５があってもその厚さや高さにより半導体基板１が露
出される場合があるため、最も下方の面１６が半導体基
板１よりも上にあることが必要である。つまり、後の工
程で、上層に導電性の膜を形成した場合に、上層配線と
半導体基板１との間で、接合によるショートが起きない
ようにＳＴＩ-ＴＥＯＳ膜６が介在していることが必要
である。
【００６８】次に、図１２に示されるようにＯ2からな
るガスプラズマを用いてアッシング処理とＨ2Ｏ２とＨ2
ＳＯ4から成る混合した薬品での処理を行い、塗布型反
射防止膜７の除去を行う。塗布型反射防止膜７の除去を
行うことにより、半導体基板１とＳＴＩ−ＴＥＯＳ膜６
の界面に上表面が凹型のシリコン酸化膜からなるＳＴＩ
−ＴＥＯＳ膜６の周辺突起部１５の上部を露出すること
ができる。ここで、アッシング処理により、大部分の塗
布型反射防止膜７は除去され、その後の薬品処理によっ
て、アッシング処理において除去できなかった塗布型反
射防止膜７の剥離残り（残渣）の除去を行う。この工程
においても、ＳＴＩ-ＴＥＯＳ膜６の凹型形状となった
上表面の最も下方の面１６はその高さが、半導体基板１
の上表面より上にあることが必要である。
るガスプラズマを用いてアッシング処理とＨ2Ｏ２とＨ2
ＳＯ4から成る混合した薬品での処理を行い、塗布型反
射防止膜７の除去を行う。塗布型反射防止膜７の除去を
行うことにより、半導体基板１とＳＴＩ−ＴＥＯＳ膜６
の界面に上表面が凹型のシリコン酸化膜からなるＳＴＩ
−ＴＥＯＳ膜６の周辺突起部１５の上部を露出すること
ができる。ここで、アッシング処理により、大部分の塗
布型反射防止膜７は除去され、その後の薬品処理によっ
て、アッシング処理において除去できなかった塗布型反
射防止膜７の剥離残り（残渣）の除去を行う。この工程
においても、ＳＴＩ-ＴＥＯＳ膜６の凹型形状となった
上表面の最も下方の面１６はその高さが、半導体基板１
の上表面より上にあることが必要である。
【００６９】次に、図１３に示されるようにＳＴＩ−Ｔ
ＥＯＳ膜６に対してウエットエッチング処理を例えばＨ
Ｆを用いて行う。図中Ｃの部分に示す様に、ＳＴＩ−Ｔ
ＥＯＳ膜６は半導体基板１の上面よりも上方に溝部３に
のみ残る。このように半導体基板１は露出されることが
防止される。また、半導体基板１の上面よりも上方に張
り出した周辺突起部１５は、等方性のエッチングである
ウエットエッチング処理の際に一部が除去されて、半導
体基板１の上面よりも上方に張り出した周辺突起部１７
となる。また、ＳＴＩ−ＴＥＯＳ膜６の凹型形状となっ
た上表面の最も下方の面１６の高さが、半導体基板１の
上表面より上にあるように形成されている。
ＥＯＳ膜６に対してウエットエッチング処理を例えばＨ
Ｆを用いて行う。図中Ｃの部分に示す様に、ＳＴＩ−Ｔ
ＥＯＳ膜６は半導体基板１の上面よりも上方に溝部３に
のみ残る。このように半導体基板１は露出されることが
防止される。また、半導体基板１の上面よりも上方に張
り出した周辺突起部１５は、等方性のエッチングである
ウエットエッチング処理の際に一部が除去されて、半導
体基板１の上面よりも上方に張り出した周辺突起部１７
となる。また、ＳＴＩ−ＴＥＯＳ膜６の凹型形状となっ
た上表面の最も下方の面１６の高さが、半導体基板１の
上表面より上にあるように形成されている。
【００７０】ここで、ＳＴＩ−ＴＥＯＳ膜６の落とし込
みに関しては、その上表面の最も下方の面１６の高さ
が、既に図９に示された様にガスプラズマである一定量
の深さに制御されている為、ウエットエッチングの処理
時間そのものが短く設定できる利点を有する。
みに関しては、その上表面の最も下方の面１６の高さ
が、既に図９に示された様にガスプラズマである一定量
の深さに制御されている為、ウエットエッチングの処理
時間そのものが短く設定できる利点を有する。
【００７１】さらに、ＳＴＩ−ＴＥＯＳ膜がウエットエ
ッチングに対して最も抉れが加速される塗布型反射防止
膜７とＳＴＩ−ＴＥＯＳ膜６の界面では、予めＳＴＩ−
ＴＥＯＳ膜６が凹型の構造で形成された事により、半導
体基板１の露出が極力発生し難い構造が得られている。
ッチングに対して最も抉れが加速される塗布型反射防止
膜７とＳＴＩ−ＴＥＯＳ膜６の界面では、予めＳＴＩ−
ＴＥＯＳ膜６が凹型の構造で形成された事により、半導
体基板１の露出が極力発生し難い構造が得られている。
【００７２】上記のように本実施の形態では、まず異方
性エッチングにてＳＴＩ−ＴＥＯＳ膜の凸部の落とし込
みを行い、その後で、ウエットエッチングにて凹型にな
ったＳＴＩ−ＴＥＯＳ膜の周辺突起部の除去を行う。
性エッチングにてＳＴＩ−ＴＥＯＳ膜の凸部の落とし込
みを行い、その後で、ウエットエッチングにて凹型にな
ったＳＴＩ−ＴＥＯＳ膜の周辺突起部の除去を行う。
【００７３】次に、図１４に示されるように、電気的に
導電性を持つ多結晶シリコン膜１８を成膜する。多結晶
シリコン膜としては、例えば燐がドープされた多結晶シ
リコン膜が用いられる。
導電性を持つ多結晶シリコン膜１８を成膜する。多結晶
シリコン膜としては、例えば燐がドープされた多結晶シ
リコン膜が用いられる。
【００７４】多結晶シリコン膜１８堆積後の工程は図示
しないが、リソグラフィによってパターニングを行い、
拡散層を形成した後、層間膜を堆積し、コンタクト、配
線を形成してＭＩＳＦＥＴを形成する。
しないが、リソグラフィによってパターニングを行い、
拡散層を形成した後、層間膜を堆積し、コンタクト、配
線を形成してＭＩＳＦＥＴを形成する。
【００７５】本実施の形態では、塗布型反射防止膜７の
側壁に沿って、ＳＴＩ−ＴＥＯＳ膜６を凹型にして、ウ
エットエッチング処理における塗布型反射防止膜７の側
面とＳＴＩ-ＴＥＯＳ膜６の界面近傍でのエッチングに
よる抉れを発生し難くする。さらに、ＳＴＩ−ＴＥＯＳ
膜６の凹型部の上表面の最も下方の面１６を半導体基板
１の上表面よりも上に配置している。
側壁に沿って、ＳＴＩ−ＴＥＯＳ膜６を凹型にして、ウ
エットエッチング処理における塗布型反射防止膜７の側
面とＳＴＩ-ＴＥＯＳ膜６の界面近傍でのエッチングに
よる抉れを発生し難くする。さらに、ＳＴＩ−ＴＥＯＳ
膜６の凹型部の上表面の最も下方の面１６を半導体基板
１の上表面よりも上に配置している。
【００７６】このように半導体基板１とＳＴＩ−ＴＥＯ
Ｓ膜６の界面に周辺突起部１７を形成することにより、
図中Ｄに示す様に半導体基板１の露出を防止し、配線と
半導体基板との間のショート不良を防止することが可能
となる。
Ｓ膜６の界面に周辺突起部１７を形成することにより、
図中Ｄに示す様に半導体基板１の露出を防止し、配線と
半導体基板との間のショート不良を防止することが可能
となる。
【００７７】このように埋め込み材となるＳＴＩ−ＴＥ
ＯＳ膜６を溝部３の側面に沿って凹型に形成する事で、
ウエットエッチングによるＳＴＩ−ＴＥＯＳ膜６の抉れ
の発生を抑制し、半導体基板１と上層配線１８間でのシ
ョートの不良を抑えデバイス動作の安定性を図ることが
できる。
ＯＳ膜６を溝部３の側面に沿って凹型に形成する事で、
ウエットエッチングによるＳＴＩ−ＴＥＯＳ膜６の抉れ
の発生を抑制し、半導体基板１と上層配線１８間でのシ
ョートの不良を抑えデバイス動作の安定性を図ることが
できる。
【００７８】上記製造方法においては、半導体基板１上
に塗布型反射防止膜７を用いて、ＳＴＩ−ＴＥＯＳ膜６
を凹型形状に形成しているが、塗布型反射防止膜７を成
膜せずとも、半導体基板１と直接的に選択比の得られる
エッチングガスを用いて、ＳＴＩ−ＴＥＯＳ膜の異方性
エッチングを行っても、同様の効果が得られる。
に塗布型反射防止膜７を用いて、ＳＴＩ−ＴＥＯＳ膜６
を凹型形状に形成しているが、塗布型反射防止膜７を成
膜せずとも、半導体基板１と直接的に選択比の得られる
エッチングガスを用いて、ＳＴＩ−ＴＥＯＳ膜の異方性
エッチングを行っても、同様の効果が得られる。
【００７９】例えば、塗布型反射防止膜を使用しない場
合、Ｃ4Ｆ8／ＣＯ／Ａｒの比が１５／３００／３８０ｓ
ｃｃｍ（１分あたりの標準流量としての立方ｃｍ）で１
５秒間行うことで可能である。この場合、反射防止膜を
使用する場合と比べて工程数の削減が可能である。
合、Ｃ4Ｆ8／ＣＯ／Ａｒの比が１５／３００／３８０ｓ
ｃｃｍ（１分あたりの標準流量としての立方ｃｍ）で１
５秒間行うことで可能である。この場合、反射防止膜を
使用する場合と比べて工程数の削減が可能である。
【００８０】ここでは、塗布型反射防止膜を使用しない
場合には、選択比が得られる条件にて加工した場合、Ｓ
ＴＩ−ＴＥＯＳ膜の上表面の最下部である凹部底面の位
置は、半導体基板表面よりは下方に位置する。しかし、
ＳＴＩ−ＴＥＯＳ膜の周辺突起部が半導体基板表面より
凸状になっていて、ＳＴＩ-ＴＥＯＳ膜の周辺全体に形
成されて、半導体基板に接しているため、半導体基板や
半導体基板中に形成された拡散層が露出することは防止
されている。
場合には、選択比が得られる条件にて加工した場合、Ｓ
ＴＩ−ＴＥＯＳ膜の上表面の最下部である凹部底面の位
置は、半導体基板表面よりは下方に位置する。しかし、
ＳＴＩ−ＴＥＯＳ膜の周辺突起部が半導体基板表面より
凸状になっていて、ＳＴＩ-ＴＥＯＳ膜の周辺全体に形
成されて、半導体基板に接しているため、半導体基板や
半導体基板中に形成された拡散層が露出することは防止
されている。
【００８１】第１の実施の形態では、ゲート電極先作り
ＳＴＩ形成方法を用いてＳＴＩ−ＴＥＯＳ膜の周辺突起
形状を得ているが、本実施の形態におけるＳＴＩ単独形
成工程のＳＴＩ−ＴＥＯＳ膜の落とし込み形成方法に於
いても半導体基板基板内に打ち込まれた拡散層の深さ方
向に対してもＳＴＩ−ＴＥＯＳ膜の抉れの発生を抑制
し、同様の効果が得られる。
ＳＴＩ形成方法を用いてＳＴＩ−ＴＥＯＳ膜の周辺突起
形状を得ているが、本実施の形態におけるＳＴＩ単独形
成工程のＳＴＩ−ＴＥＯＳ膜の落とし込み形成方法に於
いても半導体基板基板内に打ち込まれた拡散層の深さ方
向に対してもＳＴＩ−ＴＥＯＳ膜の抉れの発生を抑制
し、同様の効果が得られる。
【００８２】すなわち、ＳＴＩの側面に露出した拡散層
を介して、上層配線と拡散層とがショートすることによ
り不具合が生じるが、本実施の形態を適用することで、
不具合を防止することが可能である。
を介して、上層配線と拡散層とがショートすることによ
り不具合が生じるが、本実施の形態を適用することで、
不具合を防止することが可能である。
【００８３】上記製造方法では、ＳＴＩ−ＴＥＯＳ膜の
抉れにより半導体基板と上層配線層との間のショートの
不良抑制に付いて説明しているが、上層配線層の代わり
に、Ｔｉ、ＴｉＮ、Ｃｏ等のスパッタを行った際に、抉
れが生じたＳＴＩ−ＴＥＯＳ膜と半導体基板の界面にス
パッタが付き難い構造的な影になる様な部分の発生を抑
えられ、その結果、安定したシリサイド膜の形成にも効
果がある。
抉れにより半導体基板と上層配線層との間のショートの
不良抑制に付いて説明しているが、上層配線層の代わり
に、Ｔｉ、ＴｉＮ、Ｃｏ等のスパッタを行った際に、抉
れが生じたＳＴＩ−ＴＥＯＳ膜と半導体基板の界面にス
パッタが付き難い構造的な影になる様な部分の発生を抑
えられ、その結果、安定したシリサイド膜の形成にも効
果がある。
【００８４】すなわち、ＳＴＩ単独形成の場合に、ＳＴ
Ｉ上に対して例えば、ボーダーレスコンタクト（ＳＴＩ
の幅よりも、コンタクト径の方が大きい、又は、合わせ
マージンが極めて大きい、又は、合わせマージンが極め
て少ないデザイン）の形成の際に、ＳＴＩ−ＴＥＯＳが
抉れてしまっていた場合、コンタクトの接合はＳＴＩの
表面だけでなく、ＳＴＩ−ＴＥＯＳ膜が面する半導体基
板の側面に対しても行われることになる。この時に、許
容範囲の拡散層の深さ以上の所で、ＳＴＩの側面から電
気的に接続された場合、ショート不良が発生する。この
ようなショート不良をも本実施の形態によれば、防止す
ることができる。
Ｉ上に対して例えば、ボーダーレスコンタクト（ＳＴＩ
の幅よりも、コンタクト径の方が大きい、又は、合わせ
マージンが極めて大きい、又は、合わせマージンが極め
て少ないデザイン）の形成の際に、ＳＴＩ−ＴＥＯＳが
抉れてしまっていた場合、コンタクトの接合はＳＴＩの
表面だけでなく、ＳＴＩ−ＴＥＯＳ膜が面する半導体基
板の側面に対しても行われることになる。この時に、許
容範囲の拡散層の深さ以上の所で、ＳＴＩの側面から電
気的に接続された場合、ショート不良が発生する。この
ようなショート不良をも本実施の形態によれば、防止す
ることができる。
【００８５】すなわち、本実施の形態のようにシャロー
トレンチ素子分離領域を凹型に形成することで、半導体
基板と導電性の膜との電気的な短絡を起こすことが防止
できる。
トレンチ素子分離領域を凹型に形成することで、半導体
基板と導電性の膜との電気的な短絡を起こすことが防止
できる。
【００８６】なお、第１の実施の形態において説明した
応用例や変形例などは適宜、本実施の形態においても適
用できる。
応用例や変形例などは適宜、本実施の形態においても適
用できる。
【００８７】
【発明の効果】本発明によれば、シャロートレンチ素子
分離領域付近での抉れを抑制し、半導体基板と上層配線
間のショート不良発生を防止する半導体装置及びその製
造方法を提供することができる。
分離領域付近での抉れを抑制し、半導体基板と上層配線
間のショート不良発生を防止する半導体装置及びその製
造方法を提供することができる。
【図１】 第１の実施の形態における半導体装置の構成
を示す断面図。
を示す断面図。
【図２】 第１の実施の形態における半導体装置の製造
方法を示す一工程の断面図。
方法を示す一工程の断面図。
【図３】 第１の実施の形態における半導体装置の製造
方法を示す一工程の断面図。
方法を示す一工程の断面図。
【図４】 第１の実施の形態における半導体装置の製造
方法を示す一工程の断面図。
方法を示す一工程の断面図。
【図５】 第１の実施の形態における半導体装置の製造
方法を示す一工程の断面図。
方法を示す一工程の断面図。
【図６】 第１の実施の形態における半導体装置の製造
方法を示す一工程の断面図。
方法を示す一工程の断面図。
【図７】 第１の実施の形態における半導体装置の製造
方法を示す一工程の断面図。
方法を示す一工程の断面図。
【図８】 第２の実施の形態における半導体装置の製造
方法を示す一工程の断面図。
方法を示す一工程の断面図。
【図９】 第２の実施の形態における半導体装置の製造
方法を示す一工程の断面図。
方法を示す一工程の断面図。
【図１０】 第２の実施の形態における半導体装置の製
造方法を示す一工程の断面図。
造方法を示す一工程の断面図。
【図１１】 第２の実施の形態における半導体装置の製
造方法を示す一工程の断面図。
造方法を示す一工程の断面図。
【図１２】 第２の実施の形態における半導体装置の製
造方法を示す一工程の断面図。
造方法を示す一工程の断面図。
【図１３】 第２の実施の形態における半導体装置の製
造方法を示す一工程の断面図。
造方法を示す一工程の断面図。
【図１４】 第２の実施の形態における半導体装置の構
造を示す断面図。
造を示す断面図。
【図１５】 従来のゲート電極先作り方法によるＳＴＩ
を備えた半導体装置の製造方法を示す一工程の断面図。
を備えた半導体装置の製造方法を示す一工程の断面図。
【図１６】 従来のゲート電極先作り方法によるＳＴＩ
を備えた半導体装置の製造方法を示す一工程の断面図。
を備えた半導体装置の製造方法を示す一工程の断面図。
【図１７】 従来のゲート電極先作り方法によるＳＴＩ
を備えた半導体装置の製造方法を示す一工程の断面図。
を備えた半導体装置の製造方法を示す一工程の断面図。
【図１８】 従来のゲート電極先作り方法によるＳＴＩ
を備えた半導体装置の製造方法を示す一工程の断面図。
を備えた半導体装置の製造方法を示す一工程の断面図。
【図１９】 従来のＳＴＩを備えた半導体装置の構造を
示す断面図。
示す断面図。
１ 半導体基板 ２ ゲート酸化膜 ３ 溝部 ４ ゲート電極 ５ ＣＭＰ用ストッパーシリコン窒化膜 ６ ＳＴＩ―ＴＥＯＳ膜 ７ 塗布型反射防止膜 ８，１０，１５，１７ 周辺突起部 ９，１６ 面 １１，１８ 多結晶シリコン層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/8242 Ｈ０１Ｌ 27/10 ６２１Ｂ Ｆターム(参考） 5F004 AA16 BA04 DA00 DA01 DA23 DA26 DB03 EA10 EA22 EB04 5F032 AA34 AA39 AA44 AA49 CA17 DA03 DA04 DA10 DA23 DA24 DA25 DA26 DA28 DA30 DA33 5F043 AA31 BB22 DD16 GG05 5F058 BA02 BC05 BF25 BH20 BJ06 5F083 AD42 GA27 GA30 JA32 JA35 JA53 NA01 PR03 PR05 PR06 PR21 PR23 PR40
Claims (6)
- 【請求項１】溝部を有する半導体基板と、 前記溝部内に埋め込まれ、上部周囲が突起形状であり、
上部中央部が凹部形状であり、前記半導体基板の前記溝
部に沿った部分を被覆するシャロートレンチ素子分離領
域と、 このシャロートレンチ素子分離領域上に形成された導電
層とを有することを特徴とする半導体装置。 - 【請求項２】前記シャロートレンチ素子分離領域の上部
面の凹部面が前記半導体基板表面よりも上に凸であるこ
とを特徴とする請求項１記載の半導体装置。 - 【請求項３】溝部を有する半導体基板と、 前記溝部周囲の前記半導体基板上に形成されたゲート酸
化膜と、 このゲート酸化膜上に形成されたゲート電極と、 前記溝部内に埋め込まれ、上部周囲が突起形状であり、
上部中央部が凹部形状であり、前記溝部に面した前記半
導体基板及び前記ゲート酸化膜の前記溝部に沿った部分
を被覆し、前記溝部に面した前記ゲート電極の側面の少
なくとも一部を被覆するシャロートレンチ素子分離領域
と、 このシャロートレンチ素子分離領域上に形成された導電
層とを有することを特徴とする半導体装置。 - 【請求項４】前記シャロートレンチ素子分離領域は、Ｈ
ＤＰ−ＴＥＯＳ膜、ＬＰ−ＴＥＯＳ膜、Ｐ−ＴＥＯＳ
膜、ＳＯＲＤ膜、ＢＰＳＧ膜、ＰＳＧ膜、ＢＳＧ膜のい
ずれかから選ばれたシリコン酸化膜であることを特徴と
する請求項１乃至３いずれか１項記載の半導体装置。 - 【請求項５】半導体基板中に溝を形成する工程と、 前記溝上以外の前記半導体基板上に平坦化ストッパー材
を形成する工程と、 前記溝中に絶縁物を埋め込む工程と、 前記絶縁物を前記平坦化ストッパー材をマスクとして平
坦化して、前記溝上方以外から除去する工程と、 前記平坦化ストッパー材を除去して、前記絶縁物を突起
状に形成する工程と、 前記絶縁物及び前記半導体基板上に反射防止膜を形成す
る工程と、 異方性エッチングにより、前記絶縁物上の反射防止膜及
び前記絶縁物の一部を除去し、前記半導体基板上の前記
反射防止膜に沿って、突起状に前記絶縁物を残存させる
工程と、 残存した前記反射防止膜を除去する工程と、 前記溝内に前記半導体基板が露出しないように前記絶縁
物をエッチングする工程と、 前記絶縁物上に導電膜を形成する工程とを有することを
特徴とする半導体装置の製造方法。 - 【請求項６】半導体基板上にゲート電極を形成する工程
と、 前記半導体基板中の前記ゲート電極に接する部分に溝を
形成する工程と、 前記溝上以外の前記半導体基板上に平坦化ストッパー材
を形成する工程と、 前記溝中に絶縁物を埋め込む工程と、 前記絶縁物を前記平坦化ストッパー材をマスクとして平
坦化して、前記溝上方以外から除去する工程と、 前記平坦化ストッパー材を除去して、前記絶縁物を突起
状に形成する工程と、 前記絶縁物及び前記半導体基板上に反射防止膜を形成す
る工程と、 異方性エッチングにより、前記絶縁物上の反射防止膜及
び前記絶縁物の一部を除去し、前記半導体基板上の前記
反射防止膜及び前記ゲート電極に沿って、突起状に前記
絶縁物を残存させる工程と、 残存した前記反射防止膜を除去する工程と、 前記溝内に前記半導体基板が露出しないように前記絶縁
物をエッチングする工程と、 前記絶縁物上に導電膜を形成する工程とを有することを
特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001023398A JP2002231804A (ja) | 2001-01-31 | 2001-01-31 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001023398A JP2002231804A (ja) | 2001-01-31 | 2001-01-31 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002231804A true JP2002231804A (ja) | 2002-08-16 |
Family
ID=18888692
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001023398A Pending JP2002231804A (ja) | 2001-01-31 | 2001-01-31 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002231804A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6696743B1 (en) * | 1999-09-29 | 2004-02-24 | Sharp Kabushiki Kaisha | Semiconductor transistor having gate electrode and/or gate wiring |
| US9824904B2 (en) | 2001-04-30 | 2017-11-21 | Lam Research Corporation | Method and apparatus for controlling spatial temperature distribution |
| US20200312845A1 (en) * | 2019-03-25 | 2020-10-01 | Samsung Electronics Co., Ltd. | Semiconductor device |
| CN113643971A (zh) * | 2021-08-10 | 2021-11-12 | 长鑫存储技术有限公司 | 埋入式栅极结构的制备方法及埋入式栅极结构 |
-
2001
- 2001-01-31 JP JP2001023398A patent/JP2002231804A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6696743B1 (en) * | 1999-09-29 | 2004-02-24 | Sharp Kabushiki Kaisha | Semiconductor transistor having gate electrode and/or gate wiring |
| US9824904B2 (en) | 2001-04-30 | 2017-11-21 | Lam Research Corporation | Method and apparatus for controlling spatial temperature distribution |
| US20200312845A1 (en) * | 2019-03-25 | 2020-10-01 | Samsung Electronics Co., Ltd. | Semiconductor device |
| US11735588B2 (en) * | 2019-03-25 | 2023-08-22 | Samsung Electronics Co., Ltd. | Semiconductor device |
| CN113643971A (zh) * | 2021-08-10 | 2021-11-12 | 长鑫存储技术有限公司 | 埋入式栅极结构的制备方法及埋入式栅极结构 |
| CN113643971B (zh) * | 2021-08-10 | 2023-07-14 | 长鑫存储技术有限公司 | 埋入式栅极结构的制备方法及埋入式栅极结构 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6939798B2 (en) | Method for forming T-shaped conductor wires of semiconductor device | |
| US6171951B1 (en) | Dual damascene method comprising ion implanting to densify dielectric layer and forming a hard mask layer with a tapered opening | |
| JP4711658B2 (ja) | 微細なパターンを有する半導体装置の製造方法 | |
| US7064044B2 (en) | Contact etching utilizing multi-layer hard mask | |
| JP3312604B2 (ja) | 半導体装置の製造方法 | |
| JP2000307001A (ja) | 半導体装置の製造方法 | |
| US20070018341A1 (en) | Contact etching utilizing partially recessed hard mask | |
| US6399483B1 (en) | Method for improving faceting effect in dual damascene process | |
| US6566236B1 (en) | Gate structures with increased etch margin for self-aligned contact and the method of forming the same | |
| JP2002231804A (ja) | 半導体装置及びその製造方法 | |
| KR100619394B1 (ko) | 반도체 소자의 디싱 방지 방법 | |
| JP2000150632A (ja) | 半導体装置の製造方法 | |
| JPH09129730A (ja) | 半導体装置の製造方法 | |
| JPH09293689A (ja) | 接続孔の形成方法 | |
| JP3353524B2 (ja) | 接続孔を形成する工程を有する半導体装置の製造方法 | |
| JP3317279B2 (ja) | 半導体装置の製造方法 | |
| KR100364812B1 (ko) | 반도체 소자의 제조방법 | |
| TWI512894B (zh) | 金屬內連線結構及其製程 | |
| JP2005229052A (ja) | 半導体装置の製造方法 | |
| US20080153289A1 (en) | Method for manufacturing semiconductor devices and plug | |
| KR100643484B1 (ko) | 반도체소자의 제조방법 | |
| KR100807026B1 (ko) | 반도체 장치 제조 방법 | |
| KR101173478B1 (ko) | 반도체 소자 제조방법 | |
| KR101046717B1 (ko) | 반도체 소자의 자기정렬콘택 형성 방법 | |
| KR100607368B1 (ko) | 반도체소자의 콘택홀 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050401 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20050414 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20050606 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070724 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090515 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20090918 |